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WO2011013683A1 - 配線構造および配線構造を備えた表示装置 - Google Patents

配線構造および配線構造を備えた表示装置 Download PDF

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WO2011013683A1
WO2011013683A1 PCT/JP2010/062649 JP2010062649W WO2011013683A1 WO 2011013683 A1 WO2011013683 A1 WO 2011013683A1 JP 2010062649 W JP2010062649 W JP 2010062649W WO 2011013683 A1 WO2011013683 A1 WO 2011013683A1
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WO
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film
alloy
layer
wiring structure
wiring
Prior art date
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Ceased
Application number
PCT/JP2010/062649
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English (en)
French (fr)
Inventor
後藤　裕史
剛彰 前田
裕美 岩成
平野　貴之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
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Publication date
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Priority to KR1020127002083A priority patent/KR101320229B1/ko
Priority to US13/387,557 priority patent/US8558382B2/en
Priority to CN201080033080.0A priority patent/CN102473732B/zh
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Definitions

  • the present invention is a wiring structure comprising a wiring film and a semiconductor layer of a thin film transistor in order from the substrate side on a substrate, and the semiconductor layer is composed of an oxide semiconductor layer made of an oxide semiconductor.
  • the present invention relates to a wiring structure and a display device including the wiring structure.
  • the wiring structure of the present invention is typically used for flat panel displays such as liquid crystal displays (liquid crystal display devices) and organic EL displays. In the following, a liquid crystal display device will be typically taken up and described, but the present invention is not limited to this.
  • TFTs thin film transistors
  • a transparent conductive film oxide conductive film
  • a wiring portion such as a gate wiring and a source-drain wiring
  • a Si semiconductor layer such as amorphous silicon (a-Si) or polycrystalline silicon (p-Si)
  • the substrate is composed of a substrate, a counter substrate disposed facing the TFT substrate at a predetermined interval and provided with a common electrode, and a liquid crystal layer filled between the TFT substrate and the counter substrate.
  • a-Si is often used in the semiconductor layer of the TFT for liquid crystal.
  • next-generation displays are required to have large size, high resolution, and high speed drive, and conventional a-Si has low carrier mobility, and thus cannot satisfy this required specification. Therefore, in recent years, oxide semiconductors have attracted attention.
  • An oxide semiconductor has higher carrier mobility than a-Si.
  • a resin substrate having low heat resistance can be used, and as a result, a flexible display can be realized.
  • Patent Document 1 discloses that zinc oxide (ZnO), cadmium oxide (CdO), zinc oxide (ZnO), IIB element, IIA element, or VIB element 3d transition metal elements; or rare earth elements; or impurities that make high resistance without losing the transparency of the transparent semiconductor are used.
  • oxide semiconductors oxides (IGZO, ZTO, IZO, ITO, ZnO, AZTO, GZTO) containing at least one element selected from the group consisting of In, Ga, Zn, and Sn are very Since it has high carrier mobility, it is preferably used.
  • an Al-based alloy such as pure Al or Al—Nd, which has a relatively small electric resistance and is easy to be finely processed, is used as a wiring material such as a gate wiring and a source-drain wiring. Many are used.
  • a wiring material such as a gate wiring and a source-drain wiring.
  • problems such as signal delay and power loss due to a large wiring resistance are becoming apparent as the display device is increased in size and image quality. Therefore, copper (Cu) having a lower resistance than Al is attracting attention as a wiring material.
  • the electrical resistivity of the Al thin film is 3.0 ⁇ 10 ⁇ 6 ⁇ ⁇ cm, whereas the electrical resistivity of the Cu thin film is as low as 2.0 ⁇ 10 ⁇ 6 ⁇ ⁇ cm.
  • Cu has a problem of peeling because of its low adhesion to a glass substrate and an insulating film (such as a gate insulating film) formed thereon. Moreover, since Cu has low adhesion to a glass substrate or the like, there is a problem that it is difficult to perform wet etching or dry etching for processing into a wiring shape. Therefore, various techniques for improving the adhesion between Cu and the glass substrate have been proposed.
  • Patent Documents 2 to 4 disclose techniques for improving adhesion by interposing a refractory metal layer such as molybdenum (Mo) or chromium (Cr) between a Cu wiring and a glass substrate.
  • a refractory metal layer such as molybdenum (Mo) or chromium (Cr)
  • Mo molybdenum
  • Cr chromium
  • these techniques increase the number of steps for forming a refractory metal layer and increase the manufacturing cost of the display device.
  • different metals such as Cu and a refractory metal (Mo or the like) are laminated, there is a possibility that corrosion occurs at the interface between Cu and the refractory metal during wet etching.
  • the wiring cross section cannot be formed into a desired shape (for example, a shape having a taper angle of about 45 to 60 °). Furthermore, the electrical resistivity (about 15 ⁇ 10 ⁇ 6 ⁇ ⁇ cm) of a refractory metal such as Cr is higher than that of Cu, and signal delay and power loss due to wiring resistance are problematic.
  • FIG. 3 shows an example of “bottom gate type” in which the gate electrode is on the lower side, but “top gate type” in which the gate electrode is on the upper side is also included.
  • silicon oxide or silicon oxynitride is often used as a gate insulating film instead of a silicon nitride film. This is because the use of silicon oxide (silicon oxynitride) that can form a film in an oxidizing atmosphere is recommended because an oxide semiconductor loses its excellent characteristics in a reducing atmosphere.
  • a TFT substrate having a conventional structure using an oxide semiconductor such as IGZO has the following problems.
  • a metal electrode such as a source-drain electrode formed on the upper layer of IGZO using an acid-based etching solution or the like, IGZO and Cu
  • the etching selectivity is low that only the upper layer Cu system wiring material is selectively etched and the lower layer IGZO is not etched.
  • the etching selectivity is low that only the upper layer Cu system wiring material is selectively etched and the lower layer IGZO is not etched.
  • the conventional structure has a problem that contact resistance between the source / drain electrode and the oxide semiconductor increases when a thermal history of about 250 ° C. or higher is received.
  • a refractory metal such as Ti
  • an increase in contact resistance can be suppressed.
  • omission of a refractory metal (barrier metal layer) is strongly desired from the viewpoint of cost and productivity.
  • Ti is formed by dry etching using plasma, but is difficult to apply to wiring materials that are difficult to dry etch, such as Cu.
  • Non-Patent Document 1 This has a structure in which a gate electrode, a gate insulating film, a source-drain electrode, and an oxide semiconductor film are formed in this order from the substrate side.
  • the oxide semiconductor and the transparent conductive film (ITO in the figure) constituting the pixel electrode are substantially on the same plane as the wiring material constituting the source-drain.
  • FIG. 1 and FIG. 2 show an example of a “bottom gate type” in which the gate electrode is on the lower side, but “top gate type” in which the gate electrode is on the upper side as in the conventional structure shown in FIG. Are also included.
  • the problems of the conventional structure shown in FIG. 3 described above can be solved.
  • a high melting point metal such as Ti or Mo and a different material such as pure Cu
  • the contact resistance with the oxide semiconductor may be different.
  • the channel length is not easily determined. That is, when a refractory metal such as Ti or Mo is interposed above or below pure Cu, when the contact resistance between Ti or Mo and an oxide semiconductor is larger than the value of pure Cu, or vice versa.
  • Non-Patent Document 1 discloses a wiring structure in which Al is used as a wiring material for source-drain wiring, and Ti is interposed above and below the wiring material. Cu has a lower electrical resistivity than Al. The structure of the present invention in which is used as a wiring material has not been disclosed so far.
  • a wiring material such as a gate wiring or a source-drain wiring, a Mo or Ti single layer, or an Al alloy such as pure Al or Al—Nd (hereinafter, referred to as “gate wiring”)
  • Al-based alloys Al-based alloys
  • Al-based alloys have been adopted for reasons such as low electrical resistance and easy microfabrication. The main reason for using a refractory metal as a wiring material is that Al is very easy to oxidize.
  • an Al-based alloy wiring is directly connected to an oxide semiconductor layer, oxygen and film formation in the liquid crystal display film formation process will occur.
  • Oxygen that is sometimes added generates a high-resistance Al oxide insulating layer at the interface between the Al-based alloy wiring and the oxide semiconductor layer, which increases the connection resistance (contact resistance) with the oxide semiconductor layer. This is because the display quality deteriorates.
  • the use of a refractory metal leads to an increase in cost and a decrease in productivity, so that considering the mass production of liquid crystal displays, it is desired to omit the refractory metal. That is, it is desired to provide a novel wiring material that can reduce the contact resistance even when the barrier metal layer is omitted and the Al-based alloyed wiring is directly connected to the oxide semiconductor layer.
  • the wiring structure shown in FIG. 5 (hereinafter sometimes referred to as a conventional structure for convenience of description) is widely used as the TFT structure. ing.
  • a gate electrode, a gate insulating film, a semiconductor film, and a source-drain electrode are formed in order from the substrate side.
  • FIG. 5 shows an example of “bottom gate type” in which the gate electrode is on the lower side, but “top gate type” in which the gate electrode is on the upper side is also included.
  • SiO 2 or SiON is often used as the gate insulating film instead of the SiN film. This is because an oxide semiconductor loses its excellent characteristics under a reducing atmosphere, and therefore it is recommended to use SiO 2 (SiON) that can be formed in an oxidizing atmosphere.
  • a TFT substrate having a conventional structure using an oxide semiconductor such as IGZO has the following problems.
  • a metal electrode Al-based wiring material
  • Al Al-based wiring material
  • the etching selectivity is low that only the upper layer Al system wiring material is selectively etched and the lower layer IGZO is not etched.
  • the conventional structure has a problem that contact resistance between the source / drain electrode and the oxide semiconductor increases when a thermal history of about 250 ° C. or higher is received.
  • a refractory metal such as Ti
  • an increase in contact resistance can be suppressed.
  • omission of a refractory metal (barrier metal layer) is strongly desired from the viewpoint of cost and productivity.
  • Ti is formed by dry etching using plasma, but is difficult to apply to wiring materials that are difficult to dry etch, such as Cu.
  • FIG. 4 shows a structure in which a gate electrode, a gate insulating film, a source-drain electrode, and an oxide semiconductor film are formed in this order from the substrate side.
  • the oxide semiconductor and the transparent conductive film (ITO in the figure) constituting the pixel electrode are substantially on the same plane as the wiring material constituting the source-drain.
  • FIG. 4 shows an example of a “bottom gate type” in which the gate electrode is on the lower side, but a “top gate type” in which the gate electrode is on the upper side is included as in the conventional structure shown in FIG.
  • the structure of the present invention shown in FIG. 4 has a problem that the effective channel length cannot be determined if a refractory metal (barrier metal layer) such as Ti or Mo is interposed in a material such as pure Al that cannot directly contact an oxide semiconductor. Yes. That is, when a refractory metal such as Ti or Mo is interposed above and below pure Al, the current flowing between the source / drain electrode and IGZO (for example, the upper side) cannot be electrically connected between pure Al and IGZO. And the lower side) has a problem that it is difficult to easily determine which one should be determined as the effective channel length.
  • a refractory metal carrier metal layer
  • IGZO for example, the upper side
  • the lower side has a problem that it is difficult to easily determine which one should be determined as the effective channel length.
  • Japanese Unexamined Patent Publication No. 2002-76356 Japanese Unexamined Patent Publication No. 7-66423 Japanese Unexamined Patent Publication No. 8-8498 Japanese Unexamined Patent Publication No. 8-138461
  • a novel Cu alloy film applicable to the wiring structure shown in FIG. 1 in which a barrier metal layer is omitted and a Cu alloy film is formed on a substrate and / or silicon oxide or silicon oxynitride provided on the substrate. Even if it is electrically connected directly to an insulating film composed of, etc., it has excellent adhesiveness with these, and has a low electrical resistance characteristic of a Cu-based material, an oxide semiconductor layer and / or a pixel electrode It is strongly desired to provide a wiring structure including a Cu alloy film in which a low contact resistance with the transparent conductive film constituting the film is maintained.
  • a novel Al alloy film applicable to the structure of the present invention shown in FIG. 4 is used, and even when the barrier metal layer is omitted and the Al alloy film is directly connected to the oxide semiconductor layer, the contact resistance is kept low. It is strongly desired to provide a wiring structure provided with the Al alloy film.
  • a first object is a wiring structure including an insulating film, a Cu alloy film, and an oxide semiconductor layer of a thin film transistor in order from the substrate side. Even if the refractory metal (barrier metal layer) such as Ti or Mo is omitted and the Cu alloy film is electrically connected directly to the substrate and / or the insulating film, it has excellent adhesion to these, and Wiring having a novel Cu alloy film for a display device capable of realizing low electrical resistance and low contact resistance (contact electrical resistance with an oxide semiconductor layer and / or a transparent conductive film constituting a pixel electrode), which are characteristics of a Cu-based material
  • the object is to provide a structure and a display device including the wiring structure.
  • the second object is a novel wiring structure in which a film constituting a metal electrode such as a source-drain electrode is formed under an oxide semiconductor layer of a thin film transistor.
  • An object of the present invention is to provide a wiring structure capable of reliably realizing resistance with high reproducibility and a display device including the wiring structure.
  • the third purpose is to have an Al alloy film and an oxide semiconductor layer of a thin film transistor connected to the Al alloy film in order from the substrate side, omitting a refractory metal (barrier metal layer) such as Ti or Mo.
  • An object is to provide a wiring structure having a novel Al alloy film for a display device that can realize a low contact resistance even if the Al alloy film is directly connected to the oxide semiconductor layer, and a display device including the wiring structure. .
  • the present invention includes the following aspects.
  • the Al alloy film contains 0.10 to 2 atomic% of at least one of Ni and Co.
  • the wiring film is a Cu alloy film, A first layer (Y) made of a Cu alloy containing a total of 2 to 20 atomic% of at least one element selected from the group consisting of Zn, Ni, Ti, Al, Mg, Ca, W, Nb, and Mn; , Pure Cu or Cu alloy containing Cu as a main component and having a multilayer structure including a second layer (X) made of pure Cu or Cu alloy having a lower electrical resistivity than the first layer (Y) And The first layer (Y) is directly connected to at least one of the substrate and the insulating film, The wiring structure according to (9), wherein the second layer (X) is directly connected to the semiconductor layer.
  • the wiring film includes: A Cu alloy film containing at least one element selected from the group consisting of Mn, Ni, Zn, Al, Ti, Mg, Ca, W, and Nb, and at least of the substrate and the insulating film (1) and the wiring structure according to (9), which is directly connected to the semiconductor layer.
  • the Cu alloy film contains 0.5 to 10 atomic% of at least one element selected from the group consisting of Mn, Ni, Zn, Al, Ti, Mg, Ca, W, and Nb (13 ) Wiring structure.
  • the Cu alloy film contains at least Mn in an amount of 0.5 atomic% or more, and contains at least one element selected from the group consisting of B, Ag, C, W, Ca, and Mg in an amount of 0.3.
  • a part of Mn is precipitated and / or concentrated at an interface between at least one of the substrate and the insulating film and the Cu alloy film. Wiring structure.
  • the wiring structure including the insulating film mainly composed of silicon oxide, silicon oxynitride, or the like, the Cu alloy film, and the oxide semiconductor layer of the thin film transistor in order from the substrate side, Even if the alloy film is directly connected to the substrate and / or the insulating film, it has excellent adhesion to them; and, furthermore, the low electrical resistance characteristic of the Cu-based material, the oxide semiconductor layer and / or the pixel electrode.
  • the problems (e.g., the effective channel length is not determined) of the conventional wiring structure shown in FIG. 3 can be solved. it can.
  • the wiring structure of the present invention is configured as described above, a low contact resistance between the Cu film and the oxide semiconductor layer formed thereon can be ensured with good reproducibility.
  • the Al alloy film is directly connected to the oxide semiconductor layer. It was possible to provide a wiring structure capable of realizing a low contact resistance even when connected.
  • a refractory metal (barrier metal layer) such as Ti or Mo can be omitted, so that the problems of the wiring structure shown in FIG. 5 (for example, the effective channel length is not determined) can be solved.
  • FIG. 1 is a schematic cross-sectional explanatory view showing a typical wiring structure of the present invention.
  • FIG. 2 is a schematic cross-sectional explanatory view showing a typical wiring structure of the present invention.
  • FIG. 3 is a schematic cross-sectional explanatory view showing a conventional wiring structure.
  • FIG. 4 is a schematic cross-sectional explanatory view showing a typical wiring structure of the present invention.
  • FIG. 5 is a schematic cross-sectional explanatory view showing a conventional wiring structure.
  • FIG. 6 is a cross-sectional TEM image near the interface between the Cu alloy film and the glass substrate.
  • FIG. 7 is a partially enlarged image of FIG.
  • FIG. 8 is a graph showing the result of EDX line analysis from a cross-sectional TEM image.
  • FIG. 1 is a schematic cross-sectional explanatory view showing a typical wiring structure of the present invention.
  • FIG. 2 is a schematic cross-sectional explanatory view showing a typical wiring structure of
  • FIG. 9 is a diagram showing an electrode pattern used for measurement of contact resistivity with ITO or IZO in Examples.
  • FIG. 10 is a diagram showing an electrode pattern used for measurement of contact resistivity with IGZO or ZTO in Examples.
  • 11 shows No. 1 in Table 1.
  • FIG. 12 is a TEM image of a sample prepared for comparison.
  • FIG. 4 heat treatment temperature 350 ° C.
  • FIG. 4 is a TEM photograph (magnification 1.5 million times) after heat treatment.
  • the present inventors use a wiring structure including a wiring film and a semiconductor layer of a thin film transistor in order from the substrate side on a substrate, wherein the semiconductor layer is made of an oxide semiconductor.
  • the present invention has been completed by finding that the intended purpose is achieved.
  • the wiring film is an Al alloy containing at least one of Ni and Co and is directly connected to the semiconductor layer.
  • the present inventors used an oxide semiconductor such as IGZO as the semiconductor layer of the TFT, as shown in FIG. 4 (in order from the substrate side, an Al alloy film and an oxide of a thin film transistor connected to the Al alloy film) Wiring structure provided with a semiconductor layer), and even if the Al alloy film is directly connected to the oxide semiconductor layer by omitting a refractory metal such as Ti or Mo (barrier metal layer), the contact is low.
  • the Al alloy film is preferably directly connected to a transparent conductive film (typically ITO, IZO, etc.) constituting the pixel electrode (see FIG. 4). Further, an Al alloy film further containing Cu and / or Ge for further reduction of contact resistance, and a rare earth element (typically at least one of Nd, La, and Gd) for further improving heat resistance An Al alloy film is preferably used. Further, in order to form a precipitate and concentrated layer of Ni and / or Co, which are considered to contribute to the realization of a low contact resistance, the surface of the Al alloy film directly connected to the oxide semiconductor layer (and further transparent conductive material). The surface of the Al alloy film directly connected to the film is preferably 5 nm or more in terms of the maximum height roughness Rz.
  • control of the substrate temperature (hereinafter sometimes referred to as film formation temperature) during the formation of an Al alloy (about 200 ° C. or higher) It is effective to appropriately combine the heat treatment) and / or the heat treatment after the Al film formation (heat treatment at about 200 ° C. or higher) and a predetermined alkali treatment.
  • the substrate temperature during film formation is increased to about 200 ° C.
  • heat treatment is performed, and a predetermined alkali treatment is performed, and then an oxide semiconductor film is formed (in this case, heat treatment after film formation) Is not essential and may or may not be performed), or (II) regardless of the substrate temperature (the substrate temperature may remain at room temperature without heating, for example, heated to 200 ° C. or higher) Or a method of performing a heat treatment after the Al alloy film formation at a temperature of about 200 ° C. or more, performing a predetermined alkali treatment, and then forming an oxide semiconductor film.
  • FIG. 4 shows an example of a bottom gate type, but the invention is not limited to this, and a top gate type is also included.
  • IGZO is used as a typical example of the oxide semiconductor layer; however, the present invention is not limited to this, and any oxide semiconductor used for a display device such as a liquid crystal display device can be used.
  • the TFT substrate shown in FIG. 4 has, in order from the substrate side, a gate electrode (Al alloy in the figure), a gate insulating film (SiO 2 in the figure), a source electrode / drain electrode (Al alloy in the figure, details will be described later), It has a wiring structure (bottom gate type) in which a channel layer (oxide semiconductor layer, IGZO in the figure) and a protective layer (SiO 2 in the figure) are sequentially laminated.
  • the protective layer in FIG. 4 may be made of SiON
  • the gate insulating film may be made of SiON.
  • either the protective layer or the gate insulating film may be SiN.
  • the characteristic part of the first preferred embodiment of the present invention is that an Al alloy containing Ni and / or Co is used as the Al alloy.
  • Ni and / or Co By adding Ni and / or Co, the contact electrical resistance (contact resistance) between the Al alloy film constituting the source electrode and / or the drain electrode and the oxide semiconductor layer can be reduced. That is, the Al alloy is extremely useful as an Al alloy for direct contact. Ni and Co may be included singly or both.
  • the content of the above elements (when Ni or Co is contained alone, it is a single content, and when both are included, it is the total amount) is generally about 0. It is preferable to set it to 10 atomic% or more.
  • the contact resistance can be reduced if the content of the above elements is constant (since addition of a certain amount saturates the contact resistance), more preferably 0.2 atomic% or more, and even more preferably 0.5. It is at least atomic percent.
  • the electrical resistivity of the Al alloy film may increase, so the upper limit is preferably 2 atomic%, more preferably 1 atomic%.
  • the Al alloy film used in the first preferred embodiment of the present invention contains Ni and / or Co as described above, and the balance is Al and inevitable impurities.
  • the Al alloy film may further contain 0.05 to 2 atomic% of Cu and / or Ge. These are elements that contribute to further reduction in contact resistance, and may be added alone or in combination. In order to sufficiently exhibit such an effect, the content of the above-described elements (when Cu and Ge are contained alone, it is a single content, and when both are contained, the total amount is included) is generally about 0. It is preferable to set it to 05 atomic% or more.
  • the effect of reducing the contact resistance is sufficient if the content of the above elements is a certain amount or more, more preferably 0.1 atomic% or more, still more preferably 0.2 atomic% or more.
  • the electrical resistivity of the Al alloy film may increase, so the upper limit is preferably 2 atomic%, more preferably 1 atomic%.
  • the Al alloy film may further contain 0.05 to 1 atomic% of rare earth elements. These are elements useful for improving heat resistance, and may contain one kind of rare earth element, or two or more kinds may be used in combination.
  • a more preferable content of the above elements is 0.1 to 0.5 atomic%, more preferably 0.2. ⁇ 0.35 atomic%.
  • the rare earth element is an element group in which Sc (scandium) and Y (yttrium) are added to a lanthanoid element (a total of 15 elements from La with atomic number 57 to Lu with atomic number 71 in the periodic table). means.
  • the use of La, Nd, Y, Gd, Ce, Dy, Ti, and Ta is preferable, La, Nd, and Gd are more preferable, and La and Nd are more preferable.
  • the content of each alloy element in the Al alloy film can be determined by, for example, an ICP emission analysis (inductively coupled plasma emission analysis) method.
  • the source electrode and / or the drain electrode are composed of the Al alloy film
  • the component composition of other wiring portions is not particularly limited.
  • the gate electrode, the scanning line (not shown), and the drain wiring part (not shown) in the signal line may also be constituted by the Al alloy film.
  • the Al alloy in the TFT substrate is used. All of the wirings can have the same component composition.
  • the contact resistance between the oxide semiconductor and the Al alloy film is kept low, and this is because (I) Ni and / or Co formed at the interface thereof. And / or (II) a concentrated layer containing Ni and / or Co is presumed to be deeply involved.
  • the Al alloy film further contains Cu and / or Ge or a rare earth element, it is considered that a precipitate or a concentrated layer further containing these elements is formed at the interface.
  • Such precipitates and concentrated layers have high conductivity unlike Al oxides, and are formed partially or entirely at the interface between the oxide semiconductor and the Al alloy film as a region with low electrical resistance.
  • the contact resistance is expected to be greatly reduced.
  • the precipitation and / or concentration of Ni and / or Co is preferably performed by a combination of a predetermined heat treatment and a predetermined alkali treatment.
  • Ni or the like contained in the Al alloy is precipitated on the surface by the heat treatment, and the precipitate can be exposed and the oxide film can be removed by the alkali treatment.
  • the alkali treatment includes a method of immersing in an about 0.4 mass% aqueous solution of TMAH (tetramethylammonium hydroxide) for about 60 seconds.
  • TMAH tetramethylammonium hydroxide
  • Ar plasma irradiation is also applicable. Details of the alkali treatment applicable to the first preferred embodiment of the present invention will be described in the explanation section of Rz described later.
  • the heat treatment is performed by controlling the substrate temperature (film formation temperature) during the Al alloy film formation by sputtering (heat treatment at about 200 ° C. or higher) and / or the heat treatment after the Al film formation (about about It is effective to appropriately combine the heat treatment at 200 ° C. or higher. Details of the sputtering method will be described later. Specifically, (I) the film formation temperature is increased to about 200 ° C. or higher, heat treatment is performed, a predetermined alkali treatment is performed, and then an oxide semiconductor film is formed (in this case, heat treatment after film formation is (II) Regardless of the film formation temperature (the substrate may be left at room temperature without heating, for example, heated to 200 ° C. or higher).
  • the heat treatment is performed at a temperature of about 200 ° C. or higher, and then a predetermined alkali treatment is performed to form an oxide semiconductor film.
  • the heat treatment method of (II) described above (I) is performed after film formation without heating the substrate. It is recommended to adopt an alkali treatment method after treatment. As a result, it is possible to effectively prevent the contact resistance from being increased by forming a natural oxide film such as alumina on the surface after the Al alloy film is formed.
  • the heat treatment time at 200 ° C. or higher is preferably 5 minutes or longer and 60 minutes or shorter.
  • the upper limit of the substrate temperature (I) is preferably 250 ° C.
  • the post-deposition heating temperature (II) is preferably 250 ° C. or higher. Considering the heat-resistant temperature of the substrate, hillock resistance, etc., it is preferable that the heating temperature after film formation in (II) is about 350 ° C. or lower.
  • the heat treatment performed after the formation of the Al alloy film may be performed for the purpose of the precipitation / concentration, or a thermal history after the formation of the Al alloy film (for example, a SiN film is formed). Step) may satisfy the temperature and time.
  • the Al alloy film is preferably formed by a sputtering method using a sputtering target (hereinafter also referred to as “target”).
  • target a sputtering target
  • an Al having the same composition as the Al— (Ni / Co) alloy (preferably further containing Cu / Ge or a rare earth element) is used as the target. If an alloy sputtering target is used, there is no fear of composition deviation, and an Al alloy film having a desired component composition can be formed.
  • the shape of the target includes those processed into an arbitrary shape (such as a square plate shape, a circular plate shape, or a donut plate shape) according to the shape or structure of the sputtering apparatus.
  • a method for producing the above target a method of producing an ingot made of an Al-based alloy by a melt casting method, a powder sintering method, or a spray forming method, or a preform made of an Al-based alloy (the final dense body is prepared) Examples thereof include a method obtained by producing an intermediate before being obtained) and then densifying the preform by a densification means.
  • the surface of the Al alloy film directly connected to the oxide semiconductor layer has irregularities of 5 nm or more with a maximum height roughness Rz. This is because, before the Al alloy film formed as described above is directly connected to the oxide semiconductor layer, the surface of the Al alloy film is wet-etched with an alkali solution or with a mixed gas of SF 6 and Ar. It can be obtained by dry etching the surface of the Al alloy film. As a result, Al is eluted, and Ni and Co, which are noble alloy elements than Al, are included in the intermetallic compound and are deposited on the surface of the Al alloy film, and remain as irregularities on the surface of the Al alloy.
  • the maximum height roughness Rz is based on JIS B0601 (JIS standard after 2001 revision) (evaluation length is 4 mm).
  • the maximum height roughness Rz is preferably 8 nm or more, and more preferably 10 nm or more.
  • the upper limit of the maximum height roughness Rz is preferably about 100 nm, more preferably about 50 nm.
  • the Al alloy film surface may be wet-etched or dry-etched with an alkaline solution prior to directly connecting the Al alloy film and the oxide semiconductor layer.
  • the etching amount (etching depth) at this time is preferably 5 nm or more in order to realize 5 nm or more in the maximum height roughness Rz of the unevenness to be formed.
  • the etching process may be performed before the Al alloy film and the oxide semiconductor layer are physically directly connected, for example, before an interlayer insulating film such as silicon nitride (SiNx) is formed. The same effect is exhibited.
  • Alkaline solution for wet etching as described above is generally about pH 9 to 13 (preferably about pH 10.5 to 12.8), and it elutes Al, but elutes metal elements that are more precious than Al. Not alkaline solution.
  • an aqueous solution of a resist stripping solution “TOK106” (trade name: manufactured by Tokyo Ohka Kogyo Co., Ltd.) having a pH of about 9 to 13, or an alkaline solution (AZ 300MIF, AZ Electronic Materials Co., Ltd.) used in Examples described later.
  • TMAH tetramethylammonium hydroxide
  • a solution obtained by diluting the stock solution for pH adjustment pH about 10.5 to 13.5
  • an aqueous sodium hydroxide solution and the like.
  • TOK106 is a mixed solution of monoethanolamine and dimethylsulfoxide (DMSO), and the pH range can be adjusted by the mixing ratio thereof.
  • the preferred temperature and time for wet etching may be appropriately determined according to the alkaline solution used, the composition of the Al alloy, and the like so that the desired maximum height roughness Rz can be obtained.
  • the temperature is preferably 5 to 180 seconds at 0 ° C. (preferably, 30 to 60 ° C. for 10 to 120 seconds).
  • a mixed gas of SF 6 and Ar for example, SF 6 : 60%, Ar: 40%
  • a mixed gas of SF 6 , Ar, and O 2 is used as a mixed gas when dry-etching the silicon nitride film after the silicon nitride film is formed.
  • the object of the invention cannot be achieved.
  • the preferable conditions for dry etching may be appropriately determined depending on the type of mixed gas used, the composition of the Al alloy, and the like so that the desired maximum height roughness Rz can be obtained.
  • the precipitate containing the metal element as described above is concentrated on the surface of the Al alloy film.
  • the Al alloy film used in the present invention may preferably be directly connected to a transparent conductive film such as ITO or IZO.
  • a transparent conductive film such as ITO or IZO.
  • the surface of the Al alloy film directly connected to the transparent conductive film is Similarly to the above, it is preferable that irregularities of 5 nm or more are formed with the maximum height roughness Rz. Thereby, low contact resistance with a transparent conductive film is achieved.
  • a preferable range of Rz and a control method thereof may be performed in the same manner as described above.
  • the Al alloy film is characterized, and other constituent requirements are not particularly limited.
  • an insulating film is provided between the wiring film and the substrate, the wiring film is a Cu alloy film, and Zn, Ni, Ti, Al, Mg, Ca, W, Nb And a first layer (Y) made of a Cu alloy containing a total of 2 to 20 atomic% of at least one element selected from the group consisting of Mn, and pure Cu or a Cu alloy containing Cu as a main component.
  • an oxide semiconductor such as IGZO as the semiconductor layer of the TFT shown in FIG. 1 (in order from the substrate side, the insulating film, the Cu alloy film, and the oxide semiconductor layer of the thin film transistor).
  • Wiring structure provided with a refractory metal such as Ti and Mo, omitting a refractory metal (barrier metal layer) and electrically connecting the Cu alloy film directly to the substrate and / or the insulating film.
  • a refractory metal such as Ti and Mo
  • a refractory metal carrier metal layer
  • electrically connecting the Cu alloy film directly to the substrate and / or the insulating film it is excellent in adhesion to these, and also has a low electrical resistance of the film itself, and a novel Cu for display device that has a low contact resistance with the transparent conductive film constituting the oxide semiconductor layer and the pixel electrode.
  • a first layer (Y) made of a Cu alloy containing a total of 2 to 20 atomic% of at least one element selected from the group consisting of Zn, Ni, Ti, Al, Mg, Ca, W, Nb, and Mn;
  • a second layer (X) made of pure Cu or a Cu alloy containing Cu as a main component and having a lower electrical resistivity than the first layer (Y);
  • Has a laminated structure including The first layer (Y) is directly connected to the substrate and / or the insulating film, and the second layer (X) is formed by using a Cu alloy directly connected to the semiconductor layer. This is due to the finding that the objective is achieved.
  • the Cu alloy film is preferably directly connected to a transparent conductive film (typically ITO, IZO, etc.) constituting the pixel electrode (see FIG. 1).
  • the film thickness of the first layer (Y) constituting the laminated Cu alloy film described above is preferably 10 nm or more and 100 nm or less, and 60% or less with respect to the total film thickness of the Cu alloy film.
  • the preferable alloy element contained in the first layer (Y) is Mn, which is very excellent in adhesion with the insulating film. This is presumably because a Cu—Mn reaction layer in which a part of Mn is precipitated and / or concentrated is formed at the interface with the insulating film.
  • Such a laminated Cu alloy film having excellent adhesion is preferably produced by performing a heat treatment at a temperature of about 250 ° C. or more for 30 minutes or more after the formation of the Cu alloy film.
  • the heat treatment after the Cu alloy film is formed is generally over about 300 ° C. to about 500 ° C. It is effective to control the temperature within the above range, and it has been found that when the heat treatment is performed at a temperature of 300 ° C. or less, the contact resistance with the oxide semiconductor layer varies (Example 2-2 described later). See).
  • FIG. 1 shows an example of a bottom gate type, but the invention is not limited to this, and a top gate type is also included.
  • IGZO is used as a typical example of the oxide semiconductor layer; however, the present invention is not limited thereto, and any oxide semiconductor used for a display device such as a liquid crystal display device can be used.
  • the TFT substrate shown in FIG. 1 has, in order from the substrate side, a gate electrode (Cu alloy in the figure), a gate insulating film (SiO 2 in the figure), a source electrode / drain electrode (Cu alloy in the figure, details will be described later), It has a wiring structure (bottom gate type) in which a channel layer (oxide semiconductor layer, IGZO in the figure) and a protective layer (SiO 2 in the figure) are sequentially laminated.
  • the protective layer in FIG. 1 may be silicon oxynitride
  • the gate insulating film may be silicon oxynitride.
  • an oxide semiconductor loses its excellent characteristics in a reducing atmosphere, and therefore it is recommended to use silicon oxide (silicon oxynitride) that can be formed in an oxidizing atmosphere.
  • silicon oxide silicon oxynitride
  • either the protective layer or the gate insulating film may be silicon nitride.
  • the characteristic part of the preferable 2nd aspect of this invention exists in the place which used the laminated Cu alloy mentioned above as said Cu alloy.
  • the first layer (Y) that is in direct contact with the substrate and / or the insulating film is made of a Cu alloy containing an alloy element that contributes to improving the adhesion, whereby the substrate and / or the insulating film Improved adhesion.
  • the second layer (X) stacked on the first layer (Y) is directly connected to the oxide semiconductor layer, and has an element with low electrical resistivity (pure Cu or pure Cu). Cu alloy having a low electrical resistivity), thereby reducing the electrical resistivity of the entire Cu alloy film.
  • the laminated structure defined in the preferred second aspect of the present invention (I) a transparent conductive film that has a lower electrical resistivity than Al and forms an oxide semiconductor layer and / or a pixel electrode; (II) The low adhesion to the substrate and / or the insulating film, which has been a defect of Cu, can be remarkably enhanced while effectively maximizing the original characteristics of Cu, such that the contact resistance can be kept low. That is, the Cu alloy is extremely useful as a Cu alloy for direct contact, and is particularly preferably used as a wiring material for a source electrode and / or a drain electrode.
  • the second layer (X) is formed on (directly above) the first layer (Y) and has an electrical resistivity higher than that of pure Cu or the first layer (Y). It is comprised with Cu alloy which has low Cu as a main component.
  • the electrical resistivity of the entire Cu alloy film can be kept low.
  • the “Cu alloy having a lower electrical resistivity than the first layer (Y)” used for the second layer (X) means the first layer (Y )
  • the content and / or content of the alloy elements may be appropriately controlled so that the electrical resistivity is lower than that of the above.
  • Elements with low electrical resistivity can be easily selected from known elements with reference to numerical values described in the literature. However, even if the element has a high electrical resistivity, the electrical resistivity can be reduced by reducing the content (generally, about 0.05 to 1 atomic%), so the above can be applied to the second layer (X).
  • the alloy element is not necessarily limited to an element having a low electrical resistivity. Specifically, for example, Cu-0.5 atomic% Ni, Cu-0.5 atomic% Zn, Cu-0.3 atomic% Mn and the like are preferably used.
  • the alloy element applicable to the second layer (X) may contain a gas component of oxygen gas or nitrogen gas, and for example, Cu—O, Cu—N, or the like can be used.
  • substrate and / or insulating film may be referred to as “substrate and the like”.
  • the first layer (Y) is in direct contact with the substrate and / or the insulating film, and is selected from the group consisting of Zn, Ni, Ti, Al, Mg, Ca, W, Nb, and Mn. It is made of a Cu alloy containing 2 to 20 atomic% in total of at least one element (adhesion improving element). These elements may be contained alone or in combination of two or more. In the case of containing alone, the single amount may satisfy the above range, and in the case of containing two or more types, the total amount may satisfy the above range. These elements are selected as elements that dissolve in Cu metal but not in Cu oxide film.
  • the concentrated layer is a layer in which the above-mentioned adhesion improving element is present at a high concentration, specifically, the above-mentioned adhesion improving element at a concentration of 1.1 times or more in the matrix of the first layer (Y). It is a layer that exists.
  • FIG. 6 and 7 are TEM images (magnification: 150,000 times) in the vicinity of the interface between the Cu alloy film (4 atomic% Mn—Cu alloy: film thickness 50 nm) and the glass substrate (FIG. 7 is a part of FIG. 6).
  • FIG. 8 is a graph showing the result of EDX line analysis of the cross-sectional TEM image. FIG. 8 also shows that the concentrated layer is formed at the interface between the Cu alloy film and the glass substrate.
  • Mn and Ni are preferable, and Mn is more preferable.
  • Mn is an element in which the concentration phenomenon at the interface described above is expressed very strongly. That is, Mn is formed from the inner side to the outer side (insulated by heat treatment in the manufacturing process of a display device such as a process of forming an insulating film of SiO 2 film) during or after the Cu alloy film formation. Move toward the interface). The movement of Mn to the interface is further accelerated by the driving force of Mn oxide generated by oxidation by heat treatment.
  • Mn reaction layer a Cu—Mn reaction layer (hereinafter referred to as “Mn reaction layer”) is formed on the entire surface with good adhesion at the interface with the insulating film, and the adhesion with the insulating film is remarkably improved. It is done.
  • Such a concentrated layer (including precipitates) such as a Mn reaction layer is preferably obtained by performing a predetermined heat treatment after forming a Cu alloy by a sputtering method (details will be described later).
  • predetermined heat treatment means a heat treatment at about 250 ° C. or higher for 30 minutes or more considering adhesion, as described above; and a low resistance to the oxide semiconductor layer. From the viewpoint of ensuring with good reproducibility, this means that the temperature range of the heat treatment is controlled to be more than about 300 ° C. and 500 ° C. or less. By such heat treatment, the alloy element is easily diffused and concentrated at the interface with the insulating film. After that, an oxide semiconductor film may be formed.
  • the heat treatment may be performed for the purpose of forming the concentrated layer such as a Mn reaction layer, or a heat history (for example, a protective film such as a silicon nitride film) after the Cu alloy film is formed.
  • the film forming step may satisfy the temperature and time.
  • the content of the above elements is preferably 2 atomic% or more and 20 atomic% or less. If the content of the element is less than 2 atomic%, the adhesiveness to the transparent substrate is insufficient and satisfactory characteristics may not be obtained. For example, when the content of the element is as low as about 0.5%, good adhesion may be obtained depending on conditions, but reproducibility may be lacking. Therefore, in the present invention, considering the reproducibility, the lower limit of the content of the element is set to 2 atomic% or more. As a result, good adhesion can always be obtained regardless of the measurement conditions.
  • the content of the above elements exceeds 20 atomic%, the Cu alloy film (wiring film) itself (first layer + second layer) has an increased electrical resistivity, and residues are generated during wiring etching. Fine processing may be difficult.
  • the preferable lower limit of the content of the element is 3 atomic%, more preferably 4 atomic%.
  • a preferable upper limit is 12 atomic%, More preferably, it is 10 atomic%, More preferably, it is 4.0 atomic% (especially 3.5 atomic%).
  • Mn is preferably 3 atom% or more and 12 atom% or less, more preferably 4 atom% or more and 10 atom% or less.
  • the Cu alloy film used in the second preferred embodiment of the present invention contains the above elements, and the balance is Cu and inevitable impurities.
  • the Cu alloy constituting the first layer (Y) may further contain Fe and / or Co in a total amount (single amount in the case of a single amount) in the range of 0.02 to 1.0 atomic%.
  • the preferable content is 0.05 atomic percent or more and 0.8 atomic percent or less, and more preferably 0.1 atomic percent or more and 0.5 atomic percent or less.
  • the second layer (X) is formed on (directly above) the first layer (Y) and has a lower electrical resistivity than pure Cu or the first layer (Y). It is comprised with Cu alloy which has Cu as a main component. By providing such a second layer (X), the electrical resistivity of the entire Cu alloy film can be kept low.
  • Cu alloy which has Cu as a main component means that Cu is contained most in Cu alloy.
  • the Cu alloy film used in the present invention exhibits desired characteristics by adopting a laminated structure of the second layer (X) and the first layer (Y) having different compositions.
  • it is effective to control the film thickness of the first layer (Y) in order to exhibit the effect more effectively.
  • the film thickness of the first layer (Y) is preferably 10 nm or more, and the total film thickness of the Cu alloy film [total film thickness of the second layer (X) and the first layer (Y)] On the other hand, it is preferably 60% or less. Thereby, low electrical resistivity and high adhesion are obtained, and fine workability is more effectively exhibited.
  • the film thickness of the first layer (Y) is 20 nm or more and 50% or less with respect to the total film thickness of the Cu alloy film.
  • the upper limit of the film thickness of the first layer (Y) may be appropriately determined mainly considering the electrical resistivity of the wiring film itself, and is preferably 100 nm or less, and more preferably 80 nm or less. Further, the lower limit of the ratio of the first layer (Y) to the total thickness of the Cu alloy film is not particularly limited, but is preferably about 15% in consideration of improvement in adhesion to the transparent substrate.
  • the film thickness of the first layer (Y) may vary depending on the type of element contained in the first layer (Y). This is because the influence on adhesion and electrical resistance differs depending on the type of element.
  • the lower limit of the film thickness is preferably 10 nm or more, more preferably 20 nm or more.
  • the upper limit of the film thickness is preferably 80 nm or less, and more preferably 50 nm or less.
  • the lower limit of the film thickness is preferably 20 nm or more, more preferably 30 nm or more, and the upper limit is preferably 100 nm or less, more preferably 80 nm or less.
  • the film thickness of the entire Cu alloy film (second layer (X) + first layer (Y)) is generally preferably from 200 nm to 500 nm, more preferably from 250 nm to 400 nm.
  • the first layer (Y) may further contain oxygen in order to further improve the adhesion with a substrate or the like.
  • oxygen-containing layer containing a predetermined amount of oxygen is interposed at the interface, and a strong bond ( It is thought that chemical bonds are formed and adhesion is improved.
  • the preferable amount of oxygen contained in the first layer (Y) is 0.5 atomic% or more, more preferably 1 atomic% or more, still more preferably 2 atomic% or more, Even more preferably, it is 4 atomic% or more.
  • the amount of oxygen contained in the first layer (Y) is preferably 30 atomic% or less, more preferably 20 atomic% or less, still more preferably 15 atomic% or less, and still more preferably 10 Atomic% or less.
  • Such an oxygen-containing first layer (Y) can be obtained by supplying oxygen gas when the first layer (Y) is formed by sputtering.
  • an oxygen gas supply source in addition to oxygen (O 2 ), an oxidizing gas containing oxygen atoms (for example, O 3 ) can be used.
  • a mixed gas obtained by adding oxygen to a process gas usually used in the sputtering method is used.
  • oxygen is not added. Sputtering may be performed using a process gas. This is because the second layer (X) preferably contains no oxygen from the viewpoint of reducing electrical resistivity.
  • a rare gas for example, xenon gas or argon gas
  • argon gas is preferable.
  • the mixing ratio may be appropriately changed according to the amount of oxygen to be introduced. For example, when it is desired to introduce 1 atomic% of oxygen into the first layer (Y), approximately 10 times the amount of oxygen is mixed in the process gas, and the ratio of the oxygen gas in the process gas Is preferably about 10% by volume.
  • the Cu alloy film used in the second preferred embodiment of the present invention is excellent in adhesion to the substrate and / or the insulating film, it is preferably used as a wiring film and an electrode film that are in direct contact with them.
  • the source electrode and / or the drain electrode are preferably made of the Cu alloy film, and the component composition of other wiring portions (for example, the gate electrode) is not particularly limited.
  • the gate electrode, the scanning line (not shown), and the drain wiring portion (not shown) in the signal line may also be constituted by the Cu alloy film, and in this case, the Cu alloy in the TFT substrate. All of the wirings can have the same component composition.
  • the Cu alloy film having the above laminated structure is preferably formed by a sputtering method. Specifically, the material constituting the first layer (Y) is formed by sputtering to form the first layer (Y), and then the second layer (X) is formed thereon. A material to be formed may be formed by a sputtering method to form the second layer (X) to have a stacked structure. After forming the Cu alloy laminated film in this way, it is preferable to perform predetermined patterning and then process the cross-sectional shape into a taper shape with a taper angle of preferably about 45 to 60 ° from the viewpoint of coverage.
  • the composition of the Cu alloy film can be adjusted by adjusting the composition of the sputtering target.
  • the composition of the sputtering target may be adjusted by using a Cu alloy target having a different composition, or may be adjusted by chip-oning an alloy element metal on a pure Cu target.
  • a slight deviation may occur between the composition of the formed Cu alloy film and the composition of the sputtering target.
  • the deviation is within a few atomic percent. Therefore, if the composition of the sputtering target is controlled within a range of ⁇ 10 atomic% at the maximum, a Cu alloy film having a desired composition can be formed.
  • the Cu alloy film is characterized, and other constituent requirements are not particularly limited.
  • an insulating film is provided between the wiring film and the substrate, and the wiring film is made of Mn, Ni, Zn, Al, Ti, Mg, Ca, W, and Nb.
  • a wiring structure which is a Cu alloy film containing at least one element selected from the above, and is directly connected to at least one of the substrate and the insulating film, and the semiconductor layer.
  • an oxide semiconductor such as IGZO as the semiconductor layer of the TFT shown in FIG. 1 (in order from the substrate side, the insulating film, the Cu alloy film, and the oxide semiconductor layer of the thin film transistor).
  • Wiring structure provided with a refractory metal such as Ti and Mo, omitting a refractory metal (barrier metal layer) and electrically connecting the Cu alloy film directly to the substrate and / or the insulating film.
  • a refractory metal such as Ti and Mo
  • a refractory metal carrier metal layer
  • electrically connecting the Cu alloy film directly to the substrate and / or the insulating film it is excellent in adhesion to these, and also has a low electrical resistance of the film itself, and a novel Cu for display device that has a low contact resistance with the transparent conductive film constituting the oxide semiconductor layer and the pixel electrode.
  • Mn is included as the adhesion improving element, and at least one selected from the group consisting of B, Ag, C, W, Ca, and Mg is used.
  • the Cu alloy film is preferably directly electrically connected to the substrate and / or the insulating film and the semiconductor layer.
  • the Cu alloy film is preferably directly connected to a transparent conductive film (typically ITO, IZO, etc.) constituting the pixel electrode (see FIG. 1).
  • the preferable content of the above-mentioned adhesion improving element is generally 0.5 to 10 atomic%, and particularly those containing Mn are very excellent in adhesion to the substrate and / or insulating film. This is presumably because a Cu—Mn reaction layer in which a part of Mn is precipitated and / or concentrated is formed at the interface with the substrate and / or the insulating film.
  • Such a Cu alloy film with excellent adhesion is preferably produced by performing a heat treatment at a temperature of about 250 ° C. or more for 5 minutes or more after the formation of the Cu alloy film.
  • FIG. 1 shows an example of a bottom gate type, but the invention is not limited to this, and a top gate type is also included.
  • IGZO is used as a typical example of the oxide semiconductor layer; however, the present invention is not limited thereto, and any oxide semiconductor used for a display device such as a liquid crystal display device can be used.
  • the TFT substrate shown in FIG. 1 has, in order from the substrate side, a gate electrode (Cu alloy in the figure), a gate insulating film (SiO 2 in the figure), a source electrode / drain electrode (Cu alloy in the figure, details will be described later), It has a wiring structure (bottom gate type) in which a channel layer (oxide semiconductor layer, IGZO in the figure) and a protective layer (SiO 2 in the figure) are sequentially laminated.
  • the protective layer of FIG. 1 may be SiON, and similarly, the gate insulating film may be SiON.
  • an oxide semiconductor loses its excellent characteristics in a reducing atmosphere, and therefore it is recommended to use SiO 2 (SiON) that can be formed in an oxidizing atmosphere.
  • either the protective layer or the gate insulating film may be SiN.
  • the characteristic part of the preferred third aspect of the present invention is at least one selected from the group consisting of the above-mentioned adhesion improving element X1, that is, Mn, Ni, Zn, Al, Ti, Mg, Ca, W, and Nb.
  • a Cu-X1 alloy containing seed elements is used.
  • These adhesion improving elements X1 may be contained alone or in combination of two or more.
  • These adhesion improving elements X1 are selected as elements that dissolve in the Cu metal but do not dissolve in the Cu oxide film.
  • the adhesion improving element X1 forms a chemical bond with a substrate such as a glass substrate or an element (for example, SiO 2 ) constituting an insulating film (specifically, chemical adsorption or interfacial reaction). It may be an element that is easy to form a layer or the like.
  • a Cu alloy in which these elements are dissolved is oxidized by heat treatment or the like in the film formation process, the elements diffuse and concentrate at the grain boundaries and interfaces, and this concentrated layer allows the substrate and / or the insulating film to be concentrated. It is thought that the adhesiveness with is improved.
  • the concentrated layer is a layer in which the above-mentioned adhesion improving element is present at a high concentration, and specifically, the above-mentioned adhesion improving element is present at a concentration of 1.1 times or more in the matrix of the Cu alloy film. It is a layer.
  • FIGS. 6 and 7 are TEM images (magnification: 150,000 ⁇ ) in the vicinity of the interface between the Cu alloy film (4 atomic% Mn—Cu alloy: film thickness 50 nm) and the glass substrate (FIG. 7).
  • FIG. 8 is a graph showing the result of EDX line analysis of the cross-sectional TEM image.
  • FIG. 8 also shows that the concentrated layer is formed at the interface between the Cu alloy film and the glass substrate.
  • Mn, Ni, Ti, Al and Mg are preferable as the adhesion improving element X1, more preferably Mn and Ni, and still more preferably Mn.
  • Mn is an element in which the concentration phenomenon in the interface mentioned above is expressed very strongly. That is, Mn is formed from the inner side to the outer side (insulated by heat treatment in the manufacturing process of a display device such as a process of forming an insulating film of SiO 2 film) during or after the Cu alloy film formation. Move toward the interface). The movement of Mn to the interface is further accelerated by the driving force of Mn oxide generated by oxidation by heat treatment.
  • Mn reaction layer a Cu—Mn reaction layer (hereinafter referred to as “Mn reaction layer”) is formed partially or entirely with good adhesion at the interface with the insulating film, and the adhesion with the insulating film is remarkably improved. It is considered a thing.
  • the concentrated layer (including precipitates) such as the Mn reaction layer is preferably heat-treated at a temperature of about 250 ° C. or more for 5 minutes or more after forming a Cu alloy film by a sputtering method (details will be described later). Is obtained by performing This is because such heat treatment makes it easy for the alloy elements to diffuse and concentrate at the interface with the insulating film. After that, an oxide semiconductor film may be formed.
  • the heat treatment may be performed for the purpose of forming the concentrated layer such as a Mn reaction layer, or a heat history after the Cu alloy film is formed (for example, a protective film such as a SiN film is formed).
  • the film forming step) may satisfy the temperature and time.
  • Ti, Al, and Mg are elements that can react with SiO 2 that is the main component of the glass substrate to form a compound.
  • Al and Mg are considered to react with SiO 2 in a system of temperature: 20 to 300 ° C. and pressure: 1 atm to form composite oxides of Si—Al—O and Si—Mg—O, respectively. It is done.
  • Ti is considered to react with SiO 2 to form TiSi or TiSi 2 oxide in a system of temperature: 20 to 300 ° C. and pressure: 1 atm.
  • the element such as Ti has a diffusion coefficient in Cu larger than the self-diffusion coefficient of Cu, and even if it is contained in a small amount, it diffuses and concentrates at the interface with the glass substrate by heating after film formation, and SiO 2 at the interface. It is considered that a chemical bond is formed by reacting with the glass substrate, and the adhesion to the glass substrate is drastically improved.
  • the content of the above-mentioned adhesion improving element X1 (in the case of containing alone, it is a single amount and in the case of containing two or more types) is preferably 0.5 atomic% or more. If the content of the above elements is less than 0.5 atomic%, the adhesiveness with the substrate and / or the insulating film may be insufficient and satisfactory characteristics may not be obtained. For example, when the content of the element is as low as about 0.5%, good adhesion may be obtained depending on conditions, but reproducibility may be lacking. Therefore, in the preferred third aspect of the present invention, the lower limit of the content of the above elements is preferably 0.5 atomic% in consideration of reproducibility. As a result, good adhesion can always be obtained regardless of the measurement conditions.
  • a more preferable content of the above element is 1 atomic% or more and 3 atomic% or less, and further preferably 1 atomic% or more and 2 atomic% or less.
  • the content of each alloy element in the Cu alloy film can be determined by, for example, an ICP emission analysis (inductively coupled plasma emission analysis) method.
  • the Cu—X1 containing alloy film can be provided with excellent adhesion by performing a heat treatment after the film formation. This is presumably because the heat treatment (thermal energy) after film formation promotes the concentration of the alloy element (X1) at the glass substrate interface and the formation of chemical bonds at the interface.
  • the above heat treatment conditions are effective for improving the adhesion as the temperature is higher and the holding time is longer.
  • the heat treatment temperature needs to be lower than the heat resistant temperature of the glass substrate, and if the holding time is excessively long, the productivity of the display device (liquid crystal display or the like) is lowered. Therefore, it is preferable that the conditions for the heat treatment are generally in the range of temperature: 250 to 450 ° C. and holding time: 30 to 120 minutes. This heat treatment also works effectively to reduce the electrical resistivity of the Cu—X containing alloy film, and is therefore preferable from the viewpoint of realizing a low electrical resistance.
  • the heat treatment may be a heat treatment performed for the purpose of further improving the adhesion, or a heat history after the formation of the Cu-X1 alloy film may satisfy the above temperature and time.
  • the Cu—X1 alloy film used in the third preferred embodiment of the present invention contains the above elements, and the balance is Cu and inevitable impurities.
  • the Cu alloy film used in the third preferred embodiment of the present invention is at least one selected from the group consisting of B, Ag, C, W, Ca, and Mg in addition to the adhesion improving element X1.
  • Element X2 may be contained.
  • the element X2 is an element that contributes to further improvement in adhesion to a substrate or the like and reduction in electrical resistivity of the Cu alloy film itself.
  • B, Ag, Mg, and Ca are preferable, and B and Ag are more preferable.
  • the effect of the element X2 is particularly prominent when Mn is contained in an amount of 0.5 atomic% or more as the adhesion improving element X1, and the content (single amount or total amount) of the element X2 in that case is 0.00. It is preferable that it is 3 atomic% or more. More preferably, it is 0.5 atomic% or more. However, even if added in excess, the above action is saturated, and conversely, the electrical resistivity may increase. Therefore, the upper limit of the content of the element X2 is preferably 5 atomic%, and is preferably 2 atomic%. More preferably.
  • the Cu alloy film used in the third preferred embodiment of the present invention is preferably formed by sputtering.
  • an inert gas such as Ar is introduced into a vacuum, a plasma discharge is formed between the substrate and a sputtering target (hereinafter sometimes referred to as a target), and Ar ionized by the plasma discharge is converted into the above-mentioned
  • a thin film is produced by colliding with a target and knocking out atoms of the target and depositing them on a substrate. If the sputtering method is used, a Cu alloy film having almost the same composition as the sputtering target can be formed.
  • any sputtering method such as a DC sputtering method, an RF sputtering method, a magnetron sputtering method, or a reactive sputtering method may be employed, and the formation conditions may be set as appropriate.
  • the target is made of a Cu alloy containing a predetermined amount of the adhesion improving element X1, and a desired Cu—X1 alloy. If a sputtering target having the same composition as the film is used, a Cu—X1 alloy film having a desired component / composition can be formed without causing a composition shift.
  • the composition of the sputtering target may be adjusted by using a Cu alloy target having a different composition, or may be adjusted by chip-oning an alloy element metal on a pure Cu target.
  • a slight deviation may occur between the composition of the formed Cu alloy film and the composition of the sputtering target.
  • the deviation is within a few atomic percent. Therefore, if the composition of the sputtering target is controlled within a range of ⁇ 10 atomic% at the maximum, a Cu alloy film having a desired composition can be formed.
  • the shape of the target includes those processed into an arbitrary shape (such as a square plate shape, a circular plate shape, or a donut plate shape) according to the shape or structure of the sputtering apparatus.
  • an arbitrary shape such as a square plate shape, a circular plate shape, or a donut plate shape
  • Examples thereof include a method obtained by producing an intermediate before being obtained) and then densifying the preform by a densification means.
  • the Cu alloy film used in the third preferred embodiment of the present invention is excellent in adhesion to the substrate and / or the insulating film, it is suitably used as a wiring film and an electrode film that are in direct contact with them.
  • the source electrode and / or the drain electrode are composed of the Cu alloy film, and the component composition of other wiring portions (for example, the gate electrode) is not particularly limited.
  • the gate electrode, the scanning line (not shown), and the drain wiring portion (not shown) in the signal line may also be constituted by the Cu alloy film, and in this case, the Cu alloy in the TFT substrate. All of the wirings can have the same component composition.
  • a preferred third aspect of the present invention is characterized by the Cu alloy film, and other constituent elements are not particularly limited.
  • a preferred fourth aspect of the present invention is a wiring structure in which an insulating film is provided between the wiring film and the substrate, and the wiring film is a Cu film.
  • a wiring structure according to a preferred fourth aspect of the present invention comprises, in order from the substrate side, an insulating film mainly composed of silicon oxide, silicon oxynitride, or the like, a Cu film, and an oxide semiconductor layer of a thin film transistor. ing.
  • an insulating film mainly composed of silicon oxide, silicon oxynitride, or the like a Cu film, and an oxide semiconductor layer of a thin film transistor. ing.
  • Cu having a low electrical resistivity is used as the source-drain electrode material.
  • the electrical resistance of the film itself is low, and the contact resistance with the transparent conductive film constituting the oxide semiconductor layer and the pixel electrode can be suppressed low.
  • the heating temperature after Cu film formation is controlled within a predetermined range, a low contact resistance with the oxide semiconductor layer can be ensured with good reproducibility. It became so.
  • Cu film means a film composed of pure Cu, and pure Cu means a Cu content of approximately 99% or more.
  • pure Cu may contain, for example, Fe and / or Co in a total (in the case of a single substance) in the range of 0.02 to 1.0 atomic%.
  • the above Cu film is preferably directly connected to the oxide semiconductor layer.
  • the Cu film is preferably directly connected to a transparent conductive film (typically ITO, IZO, etc.) constituting the pixel electrode (see FIG. 2).
  • a transparent conductive film typically ITO, IZO, etc.
  • FIG. 2 shows an example of a bottom gate type, but the invention is not limited to this, and a top gate type is also included.
  • IGZO is used as a typical example of the oxide semiconductor layer; however, the present invention is not limited to this, and any oxide semiconductor used for a display device such as a liquid crystal display device can be used.
  • the TFT substrate shown in FIG. 2 has a gate electrode (Cu in the figure), a gate insulating film (SiO 2 in the figure), a source electrode / drain electrode (Cu in the figure), a channel layer (oxide semiconductor layer, In the figure, it has a wiring structure (bottom gate type) in which a protective layer (SiO 2 in the figure) is sequentially laminated.
  • the wiring film constituting the gate electrode and the source / drain electrodes is made of Cu.
  • the protective layer in FIG. 2 may be silicon oxynitride
  • the gate insulating film may be silicon oxynitride.
  • an oxide semiconductor loses its excellent characteristics in a reducing atmosphere, and therefore it is recommended to use silicon oxide (silicon oxynitride) that can be formed in an oxidizing atmosphere.
  • silicon oxide silicon oxynitride
  • either the protective layer or the gate insulating film may be silicon nitride.
  • the Cu film constituting the source electrode / drain electrode is in contact with the substrate and / or the insulating film via a refractory metal such as Mo or Cr, the adhesion between them is improved.
  • the Cu film is directly connected to the oxide semiconductor layer.
  • the electrical resistivity is lower than that of Al, and the contact resistance with the transparent conductive film constituting the oxide semiconductor layer and / or the pixel electrode can be kept low. The characteristic is exhibited.
  • the heat treatment after Cu film formation is controlled within the range of more than 300 ° C. and 450 ° C. or less, the contact resistance between the Cu film and the oxide semiconductor layer is low. Can be ensured with good reproducibility. As demonstrated in the examples described later, it has been found that when the heat treatment is performed at a temperature of 300 ° C. or less, the contact resistance with the oxide semiconductor layer varies.
  • the oxide semiconductor layer in the wiring structure of the present invention is not particularly limited as long as it is an oxide semiconductor used in a liquid crystal display device or the like.
  • In Ga
  • One made of an oxide containing at least one element selected from the group consisting of Zn, Ti, and Sn is used.
  • In oxide, In—Sn oxide, In—Zn oxide, In—Sn—Zn oxide, In—Ga oxide, Zn—Sn oxide, Zn—Ga oxide In addition, transparent oxides such as In—Ga—Zn oxide, Zn oxide, and Ti oxide, and AZTO and GZTO in which Zn—Sn oxide is doped with Al or Ga can be given.
  • examples of the transparent conductive film that forms the pixel electrode include an oxide conductive film that is usually used in a liquid crystal display device, for example, at least one selected from the group consisting of In, Ga, Zn, and Sn.
  • a conductive film made of an oxide containing an element can be given.
  • amorphous ITO, poly-ITO, IZO, ZnO and the like are exemplified.
  • an insulating film such as a gate insulating film or a protective film formed on the oxide semiconductor (hereinafter, may be represented by an insulating film) is not particularly limited, and is usually used, for example, silicon nitride , Silicon oxide, silicon oxynitride, and the like.
  • silicon oxide or silicon oxynitride that can be formed in an acidic atmosphere.
  • the insulating film does not necessarily need to be composed only of silicon oxide, and any insulating film containing at least oxygen that can effectively exhibit the characteristics of the oxide semiconductor is used in the present invention. be able to.
  • the thickness of the insulating film is preferably approximately 0.17 nm to 3 nm.
  • the maximum value of the ratio ([O] / [Si]) of the number of oxygen atoms ([O]) and the number of Si atoms ([Si]) in the oxygen-containing insulating film is generally 0.3 or more. It is preferably within the range of 0 or less.
  • the substrate is not particularly limited as long as it is used for a liquid crystal display device or the like.
  • a transparent substrate represented by a glass substrate or the like can be given.
  • the material of the glass substrate is not particularly limited as long as it is used for a display device, and examples thereof include alkali-free glass, high strain point glass, and soda lime glass. Or a flexible resin film, a metal foil, etc. can also be used.
  • a display device having the above wiring structure it is particularly limited except that the conditions of the present invention are satisfied and the heat treatment / thermal history conditions of the Cu alloy film or Al alloy film are set to the recommended conditions described above. Instead, a general process of the display device may be adopted.
  • Example 1-1 An alkali-free glass plate (thickness: 0.7 mm) is used as a substrate, and an Al alloy film (residue: Al and unavoidable impurities) having various alloy compositions shown in Table 1 is formed on the surface by DC magnetron sputtering. Filmed.
  • the film forming conditions are as follows.
  • the Al alloy target of the various composition produced with the vacuum melting method was used as a sputtering target.
  • the content of each alloy element in the Al alloy film was determined by an ICP emission analysis (inductively coupled plasma emission analysis) method.
  • the electrical resistivity of the Al alloy film itself after the heat treatment, and the Al alloy film were directly connected to the transparent pixel electrode (ITO) and the oxide semiconductor (IGZO, IZO).
  • the direct contact resistance was measured by the following methods.
  • the resist is removed, and the Al alloy thin film surface is wet-treated at room temperature with an alkaline solution (aqueous solution obtained by diluting AZ 300MIF developer (2.38 wt%) of AZ Electronic Materials Co., Ltd. to 0.4%). Etching was performed. Next, the roughness Rz [maximum height roughness Rz based on JIS B0601 (2001)] of the convex part of the Al alloy thin film was measured. The maximum height roughness Rz was measured using a Mitutoyo surface roughness measuring instrument SJ-301. The evaluation length was 4 mm, and the quality of the maximum height roughness Rz was determined according to the following criteria. (Criteria) ⁇ : 5 nm or more ⁇ : less than 5 nm
  • an ITO film transparent conductive film
  • photolithography and patterning were performed, and a contact chain pattern in which 50 10 ⁇ m square contact portions were connected in series (see FIG. 9). ) was formed.
  • the line width of the Al alloy and ITO is 80 ⁇ m.
  • the total resistance of the contact chain (contact resistance, connection resistance) is measured by using a Precision Semiconductor Parameter Analyzer of HEWLETT PACKARD 4156A and Agilent Technologies 4156C to contact the probe to the pad portions at both ends of the contact chain pattern. It was obtained by measuring IV characteristics. And the contact resistance value converted into one contact was calculated
  • IGZO film was formed by sputtering under the following conditions, and photolithography and patterning were performed to form a contact chain pattern in which 100 80 ⁇ m square contacts were connected in series.
  • the line width of Al alloy and IGZO is 80 ⁇ m.
  • the total resistance (contact resistance, connection resistance) of the contact chain is measured in the same manner as (2) described above, the contact resistance value converted into one contact is obtained, and the direct contact resistance with IGZO ( The quality of contact resistance with IGZO was determined. In this example, ⁇ or ⁇ was accepted. (Criteria) ⁇ : Less than 1000 ⁇ ⁇ : 1000 ⁇ or more and less than 3000 ⁇ ⁇ : 3000 ⁇ or more
  • a ZTO film was formed by sputtering under the following conditions, and photolithography and patterning were performed to form a contact chain pattern in which 100 80 ⁇ m square contacts were connected in series.
  • the line width of Al alloy and ZTO is 80 ⁇ m.
  • the total resistance (contact resistance, connection resistance) of the contact chain is measured in the same manner as (2) described above, the contact resistance value converted into one contact is obtained, and the direct contact resistance with ZTO ( The quality of contact resistance with ZTO was determined.
  • ⁇ or ⁇ was accepted. (Criteria) ⁇ : Less than 1000 ⁇ ⁇ : 1000 ⁇ or more and less than 3000 ⁇ ⁇ : 3000 ⁇ or more
  • Precipitate density The density of the precipitate was determined using a backscattered electron image of a scanning electron microscope. Specifically, the number of precipitates in one field of view (100 ⁇ m 2 ) was measured, the average value of the three fields of view was determined, and the quality of the precipitate density was determined according to the following criteria. In this example, ⁇ or ⁇ was accepted. (Criteria) ⁇ : 40 or more ⁇ : 30 or more and less than 40 ⁇ : less than 30
  • the column of “Heating film formation (200 ° C.)” means the substrate temperature at the time of film formation of the Al alloy, “ ⁇ ” is an example in which the substrate temperature is 200 ° C. This is an example.
  • a precipitate / concentrated layer of Ni and / or Co is formed at the interface between the Al alloy film and IGZO, ITO, or IZO.
  • the surface roughness Rz of the Al alloy film is Was also 5 nm or more.
  • the substrate temperature at the time of forming the Al alloy film is heated to 200 ° C. (heated film formation) as in No. 13, and the subsequent heat treatment is not performed; 3-5, 8-10, 14, 16, 24, 25, 27 or No. No. 28, when the heating temperature after film formation of the Al alloy is increased to 250 ° C. or 320 ° C. without heating the substrate (at room temperature); 15 or No. In any case where the substrate temperature is heated to 200 ° C.
  • the thermal film formation as in 17 and the heating temperature after the Al alloy film formation is increased to 250 ° C. or 320 ° C., the surface roughness Rz of the Al alloy film is The contact resistance was kept low because the thickness was 5 nm or more.
  • the thermal film formation was performed as shown in No. 13
  • the contact resistance with IGZO, ZTO, ITO, and IZO slightly increased ( ⁇ ) as shown in Table 1, but there is no practical problem.
  • the amount of Ni or Co added is small, the precipitate density is low ( ⁇ ), and the contact resistance is slightly increased ( ⁇ ), but there is no practical problem.
  • Example of wet treatment and heat treatment As shown in FIG. 11, precipitates containing Ni were formed at the interface between the Al alloy and IGZO, and it was confirmed that the precipitate was in direct contact with IGZO.
  • FIG. 46 is a TEM image showing the state of the interface between the Al alloy having the same alloy composition as IGZO and IGZO. In this comparative example, neither wet treatment nor heat treatment was performed, and the interface between the Al alloy and IGZO as shown in FIG. It was confirmed that a precipitate containing Ni and / or a concentrated layer containing Ni was not formed.
  • No. No. 12 is an example in which neither the heat film formation nor the heat treatment after the Al alloy film formation was performed, and the surface roughness Rz of the Al alloy film was less than 5 nm, and the IGZO, ZTO, ITO, and IZO Contact resistance increased.
  • No. 6, 20, 26, 29 and no. No. 41 is an example with a large amount of Ni. 11, 35 and no.
  • No. 51 is an example with a large amount of Co, and in all cases, the electrical resistivity increased.
  • No. 2, 21 and no. No. 36 is an example in which the amount of Ni is small.
  • 7, 30 and no. No. 47 is an example in which the amount of Co is small.
  • the precipitate density is not sufficient, and the contact resistance with IGZO, ZTO, ITO, and IZO is increased.
  • No. No. 45 is an example in which the wet treatment was not performed.
  • the surface roughness Rz of the Al alloy film was less than 5 nm, the precipitate density was not sufficient, and the contact resistance with IGZO, ZTO, ITO, and IZO was increased.
  • Example 2-1 a sample manufactured by the following method is used, and adhesion to an insulating film on a substrate (in this embodiment, a silicon oxide film or a silicon oxynitride film is manufactured by simulating a gate insulating film) Contact resistance with an oxide semiconductor (IGZO, ZTO) and contact resistance with a transparent conductive film (ITO, IZO) were measured.
  • IGZO, ZTO oxide semiconductor
  • ITO, IZO transparent conductive film
  • Example preparation First, a glass substrate (Corning Eagle 2000, size is 50.8 mm diameter ⁇ 0.7 mm thickness) is prepared, and a silicon oxide film or a silicon oxynitride film (both film thickness is 300 nm) is formed by plasma CVD. A film was formed. Silane gas and N 2 O were used to form the silicon oxide film, while silane gas and ammonia gas were used to form the silicon oxynitride film.
  • various Cu alloy films (constant at a total film thickness of 300 nm) shown in Table 3 were formed on the above insulating film by a DC magnetron sputtering method.
  • the product name “HSM-552” manufactured by Shimadzu Corporation is used as the sputtering apparatus, and the DC magnetron sputtering method [back pressure: 0.27 ⁇ 10 ⁇ 3 Pa or less, atmospheric gas: Ar, Ar gas pressure: 2 mTorr Ar gas flow rate: 30 sccm, sputtering power: DC 260 W, distance between electrodes: 50.4 mm, substrate temperature: 25 ° C. (room temperature)], a Cu alloy film of the first layer (Y) on the silicon oxide film, and A pure Cu metal film of the second layer (X) was sequentially formed to obtain a sample of a laminated wiring film.
  • pure Cu was used as a sputtering target for the formation of the pure Cu film.
  • the sputtering target produced by the vacuum melting method was used for formation of Cu alloy film of various alloy components.
  • the composition of the Cu alloy film formed as described above was confirmed by quantitative analysis using an ICP emission spectrometer (ICP emission spectrometer “ICP-8000 type” manufactured by Shimadzu Corporation).
  • the adhesion of each sample after heat treatment was evaluated by a tape peel test based on a JIS standard tape peel test. Specifically, a grid-like cut (5 ⁇ 5 grid cut) with a 1 mm interval was made on the surface of each sample with a cutter knife. Next, a black polyester tape (product number 8422B) manufactured by Sumitomo 3M is firmly attached onto the surface, and the tape is peeled off at once while holding the tape at a peeling angle of 60 °. The number of sections of the grid that were not peeled off by the tape was counted, and the ratio (film residual ratio) with respect to all sections was determined. The measurement was performed three times, and the average value of the three times was used as the film remaining rate of each sample.
  • a tape peel rate of 0 to less than 10% was judged as “good”, and 10% or more was judged as “poor”, and “good” was judged as pass (adhesion with a silicon oxide film was good).
  • an IGZO film oxide semiconductor
  • photolithography and patterning are performed to form a contact chain pattern in which 100 80 ⁇ m square contact portions are connected in series (see FIG. 10). Reference) was formed.
  • the line width of Cu alloy and IGZO is 80 ⁇ m.
  • Probe needles are brought into contact with pads arranged at both ends of the contact chain pattern, and a voltage of ⁇ 0.1 V to +0.1 V is applied using an HP4156A semiconductor parameter analyzer, and IV characteristics are measured by two-terminal measurement. Thus, the contact chain resistance was obtained.
  • a contact resistance value per contact was calculated, and converted into a unit area to obtain a contact resistivity with IGZO.
  • the measurement was performed only once.
  • the quality of contact resistance with IGZO after one measurement was determined based on the following criteria. In this example, ⁇ or ⁇ was accepted. ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 -2 [Omega] cm less than 2 ⁇ ⁇ ⁇ ⁇ contact resistivity of 10 -2 [Omega] cm 2 or more 10 0 [Omega] cm 2 or less ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 0 [Omega] cm 2 than
  • a ZTO film oxide semiconductor
  • photolithography and patterning are performed, and a contact chain pattern in which 100 80 ⁇ m square contact portions are connected in series (see FIG. 10). Reference) was formed.
  • the line width of Cu alloy and ZTO is 80 ⁇ m.
  • Probe needles are brought into contact with pads arranged at both ends of the contact chain pattern, and a voltage of ⁇ 0.1 V to +0.1 V is applied using an HP4156A semiconductor parameter analyzer, and IV characteristics are measured by two-terminal measurement.
  • the contact chain resistance was obtained.
  • the heat treatment at the time of forming the protective layer was simulated, and a heat treatment was performed at 250 ° C., 300 ° C., or 350 ° C. for 30 minutes in a vacuum atmosphere using a CVD apparatus (see Table 3). Contact chain resistance was measured.
  • a contact resistance value per contact was calculated, and converted into a unit area to obtain a contact resistivity with IGZO.
  • the quality of contact resistance with IGZO was determined based on the following criteria. In this example, ⁇ or ⁇ was accepted. ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 -2 [Omega] cm less than 2 ⁇ ⁇ ⁇ ⁇ contact resistivity of 10 -2 [Omega] cm 2 or more 10 0 [Omega] cm 2 or less ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 0 [Omega] cm 2 than
  • an ITO film transparent conductive film
  • photolithography and patterning are performed, and a contact chain pattern in which 50 10 ⁇ m square contact portions are connected in series (see FIG. 9). ) was formed.
  • the line width of Cu alloy and ITO is 80 ⁇ m.
  • the total resistance of the contact chain (contact resistance, connection resistance) is measured by using a Precision Semiconductor Parameter Analyzer of HEWLETT PACKARD 4156A and Agilent Technologies 4156C to contact the probe to the pad portions at both ends of the contact chain pattern. It was obtained by measuring IV characteristics. And the contact resistance value converted into one contact was calculated
  • the total resistance (contact resistance, connection resistance) of the contact chain was determined in the same manner as the ITO film. Then, the contact resistance value converted into one contact was obtained, and the quality of the direct contact resistance with IZO (contact resistance with IZO) was determined based on the following criteria. In this example, ⁇ or ⁇ was accepted. (Criteria) ⁇ ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 -2 [Omega] cm less than 2 ⁇ ⁇ ⁇ ⁇ contact resistivity of 10 -2 [Omega] cm 2 or more 10 0 [Omega] cm 2 or less ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 0 [Omega] cm 2 than
  • the contact resistance with IGZO, ZTO, ITO, and IZO was suppressed to be as low as that of pure Cu.
  • the electrical resistivity (wiring resistance of the Cu alloy film itself) of the above-described example of the present invention was as low as that of pure Cu (generally 2.1 to 2.5 ⁇ ). ⁇ About cm).
  • Example 2-2 In this example, the contact resistance between the Cu alloy film and the oxide semiconductor fluctuates depending on the heating temperature after the Cu alloy film is formed, resulting in variations in measured values; In order to keep it low, it is demonstrated that it is effective to control the heating temperature within a predetermined range.
  • Table 5 shows the heat treatment temperature after the electrode pattern shown in FIG. 10 is formed using a sample having the same composition as 5 and 6 (pure Cu-10 atomic% Mn, laminated Cu alloy film defined in the present invention).
  • the measurement was performed 5 times in total, and the average value was calculated.
  • the contact resistance with the oxide semiconductor was evaluated based on the same criteria as in Example 2-1, and a mark of ⁇ was passed.
  • the heating temperature after Cu alloy film formation is generally over 300 ° C and controlled to 450 ° C or less. It turned out to be effective.
  • Example 3-1 a sample manufactured by the following method is used, and adhesion to an insulating film on a substrate (in this embodiment, a silicon oxide film or a silicon oxynitride film is manufactured by simulating a gate insulating film) Contact resistance with an oxide semiconductor (IGZO, ZTO) and contact resistance with a transparent conductive film (ITO or IZO) were measured.
  • IGZO, ZTO oxide semiconductor
  • ITO or IZO transparent conductive film
  • Example preparation First, a glass substrate (Corning Eagle 2000, size is 50.8 mm diameter ⁇ 0.7 mm thickness) is prepared, and a silicon oxide film or a silicon oxynitride film (both film thickness is 300 nm) is formed by plasma CVD. A film was formed. Silane gas and N 2 O were used to form the silicon oxide film, while silane gas and ammonia gas were used to form the silicon oxynitride film.
  • various Cu alloy films (constant at a total film thickness of 300 nm) shown in Table 6 were formed on the insulating film by a DC magnetron sputtering method.
  • the product name “HSM-552” manufactured by Shimadzu Corporation is used as the sputtering apparatus, and the DC magnetron sputtering method [back pressure: 0.27 ⁇ 10 ⁇ 3 Pa or less, atmospheric gas: Ar, Ar gas pressure: 2 mTorr , Ar gas flow rate: 30 sccm, sputtering power: DC 260 W, distance between electrodes: 50.4 mm, substrate temperature: 25 ° C. (room temperature)], various Cu alloy films are formed on the silicon oxide film or silicon oxynitride film. A sample of the wiring film was obtained.
  • pure Cu was used as a sputtering target for the formation of the pure Cu film.
  • the sputtering target produced by the vacuum melting method was used for formation of Cu alloy film of various alloy components.
  • the composition of the Cu alloy film formed as described above was confirmed by quantitative analysis using an ICP emission spectrometer (ICP emission spectrometer “ICP-8000 type” manufactured by Shimadzu Corporation).
  • the adhesion of each sample after heat treatment was evaluated by a tape peel test based on a JIS standard tape peel test. Specifically, a grid-like cut (5 ⁇ 5 grid cut) with a 1 mm interval was made on the surface of each sample with a cutter knife. Next, a black polyester tape (product number 8422B) manufactured by Sumitomo 3M is firmly attached onto the surface, and the tape is peeled off at once while holding the tape at a peeling angle of 60 °. The number of sections of the grid that were not peeled off by the tape was counted, and the ratio (film residual ratio) with respect to all sections was determined. The measurement was performed three times, and the average value of the three times was used as the film remaining rate of each sample.
  • a tape peel rate of 0 to less than 10% was judged as “good”, and 10% or more was judged as “poor”, and “good” was judged as pass (adhesion with a silicon oxide film was good).
  • an IGZO film oxide semiconductor
  • photolithography and patterning are performed to form a contact chain pattern in which 100 80 ⁇ m square contact portions are connected in series (see FIG. 10). Reference) was formed.
  • the line width of Cu alloy and IGZO is 80 ⁇ m.
  • Probe needles are brought into contact with pads arranged at both ends of the contact chain pattern, and a voltage of ⁇ 0.1 V to +0.1 V is applied using an HP4156A semiconductor parameter analyzer, and IV characteristics are measured by two-terminal measurement.
  • the contact chain resistance was obtained.
  • a heat treatment at the time of forming the protective layer was simulated, and a heat treatment was performed at 250 ° C., 300 ° C., or 350 ° C. for 30 minutes in a vacuum atmosphere using a CVD apparatus (see Table 6). Contact chain resistance was measured.
  • a contact resistance value per contact was calculated, and converted into a unit area to obtain a contact resistivity with IGZO.
  • the quality of contact resistance with IGZO was determined based on the following criteria. In this example, ⁇ or ⁇ was accepted. ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 -2 [Omega] cm less than 2 ⁇ ⁇ ⁇ ⁇ contact resistivity of 10 -2 [Omega] cm 2 or more 10 0 [Omega] cm 2 or less ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 0 [Omega] cm 2 than
  • a ZTO film oxide semiconductor
  • photolithography and patterning are performed, and a contact chain pattern in which 100 80 ⁇ m square contact portions are connected in series (see FIG. 10). Reference) was formed.
  • the line width of Cu alloy and ZTO is 80 ⁇ m.
  • Probe needles are brought into contact with pads arranged at both ends of the contact chain pattern, and a voltage of ⁇ 0.1 V to +0.1 V is applied using an HP4156A semiconductor parameter analyzer, and IV characteristics are measured by two-terminal measurement.
  • the contact chain resistance was obtained.
  • a heat treatment at the time of forming the protective layer was simulated, and a heat treatment was performed at 250 ° C., 300 ° C., or 350 ° C. for 30 minutes in a vacuum atmosphere using a CVD apparatus (see Table 6). Contact chain resistance was measured.
  • a contact resistance value per contact was calculated, and converted into a unit area to obtain a contact resistivity with IGZO.
  • the quality of contact resistance with ZTO was determined based on the following criteria. In this example, ⁇ or ⁇ was accepted. ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 -2 [Omega] cm less than 2 ⁇ ⁇ ⁇ ⁇ contact resistivity of 10 -2 [Omega] cm 2 or more 10 0 [Omega] cm 2 or less ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 0 [Omega] cm 2 than
  • an ITO film transparent conductive film
  • photolithography and patterning are performed, and a contact chain pattern in which 50 10 ⁇ m square contact portions are connected in series (see FIG. 9). ) was formed.
  • the line width of Cu alloy and ITO is 80 ⁇ m.
  • the total resistance of the contact chain (contact resistance, connection resistance) is measured by using a Precision Semiconductor Parameter Analyzer of HEWLETT PACKARD 4156A and Agilent Technologies 4156C to contact the probe to the pad portions at both ends of the contact chain pattern. It was obtained by measuring IV characteristics. And the contact resistance value converted into one contact was calculated
  • the total resistance (contact resistance, connection resistance) of the contact chain was determined in the same manner as the ITO film. Then, the contact resistance value converted into one contact was obtained, and the quality of the direct contact resistance with IZO (contact resistance with IZO) was determined based on the following criteria. In this example, ⁇ or ⁇ was accepted. (Criteria) ⁇ ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 -2 [Omega] cm less than 2 ⁇ ⁇ ⁇ ⁇ contact resistivity of 10 -2 [Omega] cm 2 or more 10 0 [Omega] cm 2 or less ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 0 [Omega] cm 2 than
  • the contact resistance with IGZO, ZTO, ITO, and IZO was kept low as with pure Cu.
  • the electrical resistivity (wiring resistance of the Cu alloy film itself) of the above-described example of the present invention was approximately 2.5 to 3.5 ⁇ ⁇ cm.
  • Example 4-1 contact resistance with an oxide semiconductor (IGZO, ZTO) and a transparent conductive film (ITO or IZO) was measured using a sample manufactured by the following method.
  • the contact resistance between the Cu film and the oxide semiconductor varies depending on the heating temperature after the Cu film formation, and the measured value varies. Therefore, the contact resistance is reliably reduced with good reproducibility.
  • the contact resistance of the transparent conductive film does not vary as much as the oxide semiconductor depending on the heating temperature after Cu film formation.
  • Example preparation First, a glass substrate (Corning Eagle 2000, size: diameter 50.8 mm ⁇ thickness 0.7 mm) was prepared, and a silicon oxide film (film thickness: 300 nm) was formed by plasma CVD. Silane gas and N 2 O were used for forming the silicon oxide film.
  • a Mo film (thickness 20 nm) was formed on the insulating film by a DC magnetron sputtering method.
  • the product name “HSM-552” manufactured by Shimadzu Corporation is used as the sputtering apparatus, and the DC magnetron sputtering method [back pressure: 0.27 ⁇ 10 ⁇ 3 Pa or less, atmospheric gas: Ar, Ar gas pressure: 2 mTorr , Ar gas flow rate: 30 sccm, sputtering power: DC 260 W, distance between electrodes: 50.4 mm, substrate temperature: 25 ° C. (room temperature)], and a pure Cu film is formed thereon to obtain a sample. It was. In addition, pure Cu was used for the sputtering target for the formation of the pure Cu film.
  • an IGZO film oxide semiconductor
  • photolithography and patterning are performed to form a contact chain pattern in which 100 80 ⁇ m square contact portions are connected in series (see FIG. 10). Reference) was formed.
  • the line width of Cu and IGZO is 80 ⁇ m.
  • Probe needles are brought into contact with pads arranged at both ends of the contact chain pattern, and a voltage of ⁇ 0.1 V to +0.1 V is applied using an HP4156A semiconductor parameter analyzer, and IV characteristics are measured by two-terminal measurement. Thus, the contact chain resistance was obtained.
  • a contact resistance value per contact was calculated, and converted into a unit area to obtain a contact resistivity with IGZO.
  • the measurement was performed 5 times, and the average value was calculated.
  • the quality of contact resistance with IGZO was evaluated according to the following criteria, and ⁇ was accepted. ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 -2 [Omega] cm less than 2 ⁇ ⁇ ⁇ ⁇ contact resistivity of 10 -2 [Omega] cm 2 or more 10 0 [Omega] cm 2 or less ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 0 [Omega] cm 2 than
  • a ZTO film oxide semiconductor
  • photolithography and patterning are performed, and a contact chain pattern in which 100 80 ⁇ m square contact portions are connected in series (see FIG. 10). Reference) was formed.
  • the line width of Cu and ZTO is 80 ⁇ m.
  • Probe needles are brought into contact with pads arranged at both ends of the contact chain pattern, and a voltage of ⁇ 0.1 V to +0.1 V is applied using an HP4156A semiconductor parameter analyzer, and IV characteristics are measured by two-terminal measurement. Thus, the contact chain resistance was obtained.
  • a contact resistance value per contact was calculated, and converted into a unit area to obtain a contact resistivity with ZTO.
  • the measurement was performed 5 times, and the average value was calculated.
  • the quality of contact resistance with ZTO was evaluated according to the following criteria, and ⁇ was accepted. ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 -2 [Omega] cm less than 2 ⁇ ⁇ ⁇ ⁇ contact resistivity of 10 -2 [Omega] cm 2 or more 10 0 [Omega] cm 2 or less ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 0 [Omega] cm 2 than
  • an ITO film transparent conductive film
  • photolithography and patterning are performed, and a contact chain pattern in which 50 10 ⁇ m square contact portions are connected in series (see FIG. 9). ) was formed.
  • the line width of Cu alloy and ITO is 80 ⁇ m.
  • the total resistance of the contact chain (contact resistance, connection resistance) is measured by using a Precision Semiconductor Parameter Analyzer of HEWLETT PACKARD 4156A and Agilent Technologies 4156C to contact the probe to the pad portions at both ends of the contact chain pattern. It was obtained by measuring IV characteristics. And the contact resistance value converted into one contact was calculated
  • the total resistance (contact resistance, connection resistance) of the contact chain was determined in the same manner as the ITO film. Then, the contact resistance value converted into one contact was obtained, and the quality of the direct contact resistance with IZO (contact resistance with IZO) was determined based on the following criteria. In this example, ⁇ or ⁇ was accepted. (Criteria) ⁇ ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 -2 [Omega] cm less than 2 ⁇ ⁇ ⁇ ⁇ contact resistivity of 10 -2 [Omega] cm 2 or more 10 0 [Omega] cm 2 or less ⁇ ⁇ ⁇ ⁇ the contact resistivity of 10 0 [Omega] cm 2 than
  • the heating temperature after Cu film formation is generally over 300 ° C and controlled to 450 ° C or less. It turned out to be effective.
  • oxides such as ITO and IZO were able to maintain low contact resistance regardless of the heating temperature after Cu film formation.
  • the wiring structure including the insulating film mainly composed of silicon oxide, silicon oxynitride, or the like, the Cu alloy film, and the oxide semiconductor layer of the thin film transistor in order from the substrate side, Even if the alloy film is directly connected to the substrate and / or the insulating film, it has excellent adhesion to them; and, furthermore, the low electrical resistance characteristic of the Cu-based material, the oxide semiconductor layer and / or the pixel electrode.
  • the problems (e.g., the effective channel length is not determined) of the conventional wiring structure shown in FIG. 3 can be solved. it can.
  • the wiring structure of the present invention is configured as described above, a low contact resistance between the Cu film and the oxide semiconductor layer formed thereon can be ensured with good reproducibility.
  • the Al alloy film is directly connected to the oxide semiconductor layer. It was possible to provide a wiring structure capable of realizing a low contact resistance even when connected.
  • a refractory metal (barrier metal layer) such as Ti or Mo can be omitted, so that the problems of the wiring structure shown in FIG. 5 (for example, the effective channel length is not determined) can be solved.

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Abstract

　密着性に優れ、低電気抵抗、低コンタクト抵抗を実現できる新規な配線構造を提供する。基板の上に、基板側から順に、配線膜と、薄膜トランジスタの半導体層と、を備えた配線構造であって、前記半導体が酸化物半導体からなる配線構造を提供する。

Description

配線構造および配線構造を備えた表示装置
　本発明は、基板の上に、基板側から順に、配線膜と、薄膜トランジスタの半導体層と、を備えた配線構造であって、当該半導体層が酸化物半導体からなる酸化物半導体層で構成されている配線構造、および当該配線構造を備えた表示装置に関するものである。本発明の配線構造は、例えば液晶ディスプレイ（液晶表示装置）や有機ＥＬディスプレイ等のフラットパネルディスプレイに代表的に用いられる。以下では、液晶表示装置を代表的に取り上げ、説明するがこれに限定する趣旨ではない。
　小型の携帯電話から、３０インチを超す大型のテレビに至るまで様々な分野に用いられる液晶表示装置は、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ、以下「ＴＦＴ」と呼ぶ。）をスイッチング素子とし、画素電極を構成する透明導電膜（酸化物導電膜）と、ゲート配線およびソース－ドレイン配線等の配線部と、アモルファスシリコン（ａ－Ｓｉ）や多結晶シリコン（ｐ－Ｓｉ）などのＳｉ半導体層を備えたＴＦＴ基板と、ＴＦＴ基板に対して所定の間隔をおいて対向して配置され共通電極を備えた対向基板と、ＴＦＴ基板と対向基板との間に充填された液晶層と、から構成されている。
　現在、液晶用ＴＦＴの半導体層には、上述したようにａ－Ｓｉが多く用いられている。しかし、次世代ディスプレイには、大型・高解像度・高速駆動が求められており、従来のａ－Ｓｉではキャリア移動度が低いため、この要求スペックを満たすことができない。そこで近年、酸化物半導体が注目されている。酸化物半導体は、ａ－Ｓｉと比較して、高いキャリア移動度を有している。更に酸化物半導体は、スパッタリング法によって低温で大面積に形成できるため、耐熱性の低い樹脂基板なども使用でき、その結果、フレキシブルディスプレイの実現が可能である。
　このような酸化物半導体を半導体デバイスに用いた例として、例えば特許文献１には、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化亜鉛（ＺｎＯ）に、ＩＩＢ元素、ＩＩＡ元素、もしくはＶＩＢ元素を加えた化合物、または混合物のうちのいずれかを用い、３ｄ遷移金属元素；または希土類元素；または透明半導体の透明性を失わせずに高抵抗にする不純物；をドープしたものが用いられている。酸化物半導体のなかでも、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎよりなる群から選択される少なくとも１種以上の元素を含む酸化物（ＩＧＺＯ、ＺＴＯ、ＩＺＯ、ＩＴＯ、ＺｎＯ、ＡＺＴＯ、ＧＺＴＯ）は、非常に高いキャリア移動度を有するため、好ましく用いられている。
　ところで、液晶表示装置などに代表される表示装置では、ゲート配線やソース－ドレイン配線などの配線材料として、電気抵抗が比較的小さく微細加工が容易な純ＡｌまたはＡｌ－ＮｄなどのＡｌ系合金が多く用いられている。しかし、表示装置の大型化および高画質化が進むにつれて、配線抵抗が大きいことに起因する信号遅延および電力損失といった問題が顕在化している。そのため、配線材料として、Ａｌよりも低抵抗である銅（Ｃｕ）が注目されている。Ａｌ薄膜の電気抵抗率は３．０×１０-6Ω・ｃｍであるのに対し、Ｃｕ薄膜の電気抵抗率は２．０×１０-6Ω・ｃｍと低い。
　しかし、Ｃｕは、ガラス基板やその上に成膜される絶縁膜（ゲート絶縁膜など）との密着性が低く、剥離するという問題がある。また、Ｃｕは、ガラス基板などとの密着性が低いために、配線形状に加工するためのウェットエッチングやドライエッチングが困難であるという問題がある。そこで、Ｃｕとガラス基板との密着性を向上させるための様々な技術が提案されている。
　例えば特許文献２～４は、Ｃｕ配線とガラス基板との間に、モリブデン（Ｍｏ）やクロム（Ｃｒ）などの高融点金属層を介在させて密着性の向上を図る技術を開示している。しかし、これらの技術では、高融点金属層を成膜する工程が増加し、表示装置の製造コストが増大する。さらにＣｕと高融点金属（Ｍｏ等）という異種金属を積層させるため、ウェットエッチングの際に、Ｃｕと高融点金属との界面で腐食が生ずるおそれがある。またこれら異種金属ではエッチングレートに差が生じるため、配線断面を望ましい形状（例えばテーパー角が４５～６０°程度である形状）に形成できないという問題が生じ得る。さらに高融点金属、例えばＣｒの電気抵抗率（約１５×１０-6Ω・ｃｍ）は、Ｃｕのものよりも高く、配線抵抗による信号遅延や電力損失が問題となる。
　一方、酸化物半導体層を備えたＴＦＴ基板の配線構造に着目すると、現在、ＴＦＴの構造として、図３に示す配線構造（以下、説明の便宜上、従来構造と呼ぶ場合がある。）が汎用されている。図３では、基板側から順に、ゲート電極、ゲート絶縁膜、酸化物半導体膜、ソース－ドレイン電極が構成され、ＩＧＺＯの上層にソース－ドレイン電極などの金属電極が形成されている。前述した特許文献１に記載の半導体デバイスも、この従来構造を備えている。図３には、ゲート電極が下側にある「ボトムゲート型」の例を示しているが、ゲート電極が上側にある「トップゲート型」も包含される。また、酸化物半導体を用いる場合は、ゲート絶縁膜として、窒化シリコン膜ではなく酸化シリコンや酸窒化シリコンが多く用いられる。酸化物半導体は、還元雰囲気下ではその優れた特性が失われるため、酸化性雰囲気下で成膜可能な酸化シリコン（酸窒化シリコン）の使用が推奨されるからである。
　しかし、ＩＧＺＯなどの酸化物半導体を用いた従来構造のＴＦＴ基板は、以下の問題を抱えている。第１に、ＩＧＺＯの上層に形成されたソース－ドレイン電極などの金属電極（Ｃｕ系配線材料）を、酸系のエッチング液などを用いてウェットエッチングして配線パターンを形成する際、ＩＧＺＯとＣｕ系配線材料とのエッチング選択比がない（換言すると、上層のＣｕ系配線材料のみ選択的にエッチングし、下層のＩＧＺＯまではエッチングしないというエッチング選択性が小さい）ため、エッチングにより下のＩＧＺＯまでダメージを受けてしまうという問題がある。この対策として、例えば、ＩＧＺＯのチャネル層上に保護層としてエッチストッパ層を設ける方法が提案されているが、工程が複雑となり、生産コストの上昇をもたらす。第２に、上記の従来構造では、約２５０℃以上の熱履歴を受けるとソースドレイン電極と酸化物半導体との間のコンタクト抵抗が上昇するという問題がある。これについては、Ｔｉなどの高融点金属を介在させるとコンタクト抵抗の上昇が抑えられるが、前述したように、コストや生産性の観点から、高融点金属（バリアメタル層）の省略が強く切望されている。また、Ｔｉは、プラズマを用いたドライエッチングによって成膜されるが、Ｃｕのようなドライエッチングが難しい配線材料には、適用が困難である。
　そこで最近、図３の従来構造とは酸化物半導体膜とソース－ドレイン電極の順番が逆転した、図１や図２に示す配線構造（図３の従来構造と区別するため、説明の便宜上、本発明構造と呼ぶ場合がある。）が提案されている（例えば、非特許文献１）。これは、基板側から順に、ゲート電極、ゲート絶縁膜、ソース－ドレイン電極、酸化物半導体膜が形成された構造を有している。図１や図２に示すように、酸化物半導体と画素電極を構成する透明導電膜（図中、ＩＴＯ）は、ソース－ドレインを構成する配線材料と略同一平面上にある。図１や図２には、ゲート電極が下側にある「ボトムゲート型」の例を示しているが、前述した図３に示す従来構造と同様、ゲート電極が上側にある「トップゲート型」も包含される。
　図１や図２に示す本発明構造を採用すれば、前述した図３の従来構造が抱える問題点を解消できると考えられる。しかしながら、本発明構造では、ＴｉやＭｏなどの高融点金属（バリアメタル層）と純Ｃｕなど異種の材料を重ねた場合に、酸化物半導体とのコンタクト抵抗が異なる可能性があるために、実効チャネル長が容易に決まらないという問題を抱えている。すなわち、ＴｉやＭｏなどの高融点金属を純Ｃｕの上・下に介在させる場合、ＴｉやＭｏと酸化物半導体とのコンタクト抵抗が純Ｃｕとの値よりも大きい場合、またはその逆の場合に、ソースドレイン電極とＩＧＺＯとの間に流れる電流のいずれを実効チャネル長と定めれば良いか容易に決定し難いという問題を抱えている。また、上記の非特許文献１には、ソース－ドレイン配線の配線材料としてＡｌを用い、その上・下にＴｉを介在させた配線構造が開示されており、Ａｌよりも電気抵抗率が低いＣｕを配線材料として用いた本発明構造は、これまで開示されていない。
　ところで、ＩＧＺＯなどに代表される酸化物半導体を用いたＴＦＴ基板では、ゲート配線やソース－ドレイン配線などの配線材料として、ＭｏやＴｉ単層、あるいは純ＡｌまたはＡｌ－ＮｄなどのＡｌ合金（以下、これらをまとめて「Ａｌ系合金」ということがある。）の上および／または下にＴｉやＭｏなどの高融点金属（バリアメアタル層）を介在させた積層材料が主に使われている。Ａｌ系合金は、電気抵抗が小さく、微細加工が容易であるなどの理由により採用されている。また、配線材料に高融点金属を使用する主な理由は、Ａｌは非常に酸化され易く、Ａｌ系合金配線を酸化物半導体層と直接接続すると、液晶ディスプレイの成膜過程で生じる酸素や成膜時に添加する酸素などによってＡｌ系合金配線と酸化物半導体層との界面に高抵抗なＡｌ酸化物の絶縁層が生成し、酸化物半導体層との接続抵抗（コンタクト抵抗）が上昇し、画面の表示品位が低下するからである。しかしながら、高融点金属の使用は、コストの上昇や生産性の低下を招くため、液晶ディスプレイの大量生産を考えると、高融点金属の省略が望まれている。すなわち、バリアメタル層を省略し、Ａｌ系合金化配線を酸化物半導体層と直接接続させても、コンタクト抵抗の低減化が可能な新規な配線材料の提供が望まれている。
　一方、酸化物半導体層を備えたＴＦＴ基板の配線構造に着目すると、現在、ＴＦＴの構造として、図５に示す配線構造（以下、説明の便宜上、従来構造と呼ぶ場合がある。）が汎用されている。図５では、基板側から順に、ゲート電極、ゲート絶縁膜、半導体膜、ソース－ドレイン電極が形成されている。図５には、ゲート電極が下側にある「ボトムゲート型」の例を示しているが、ゲート電極が上側にある「トップゲート型」も包含される。また、酸化物半導体を用いる場合は、ゲート絶縁膜として、ＳｉＮ膜ではなくＳｉＯ２やＳｉＯＮが多く用いられる。酸化物半導体は、還元雰囲気下ではその優れた特性が失われるため、酸化性雰囲気下で成膜可能なＳｉＯ２（ＳｉＯＮ）の使用が推奨されるからである。
　しかし、ＩＧＺＯなどの酸化物半導体を用いた従来構造のＴＦＴ基板は、以下の問題を抱えている。第１に、ＩＧＺＯの上層に形成されたソース－ドレイン電極などの金属電極（Ａｌ系配線材料）を、酸系のエッチング液などを用いてウェットエッチングして配線パターンを形成する際、ＩＧＺＯとＡｌ系配線材料とのエッチング選択比がない（換言すると、上層のＡｌ系配線材料のみ選択的にエッチングし、下層のＩＧＺＯまではエッチングしないというエッチング選択性が小さい）ため、エッチングにより下のＩＧＺＯまでダメージを受けてしまうという問題がある。この対策として、例えば、ＩＧＺＯのチャネル層上に保護層としてエッチストッパ層を設ける方法が提案されているが、工程が複雑となり、生産コストの上昇をもたらす。第２に、上記の従来構造では、約２５０℃以上の熱履歴を受けるとソースドレイン電極と酸化物半導体との間のコンタクト抵抗が上昇するという問題がある。これについては、Ｔｉなどの高融点金属を介在させるとコンタクト抵抗の上昇が抑えられるが、前述したように、コストや生産性の観点から、高融点金属（バリアメタル層）の省略が強く切望されている。また、Ｔｉは、プラズマを用いたドライエッチングによって成膜されるが、Ｃｕのようなドライエッチングが難しい配線材料には、適用が困難である。
　そこで最近、図５の従来構造とは酸化物半導体膜とソース－ドレイン電極の順番が逆転した、図４に示す配線構造（図５の従来構造と区別するため、説明の便宜上、本発明構造と呼ぶ場合がある。）が提案されている。これは、基板側から順に、ゲート電極、ゲート絶縁膜、ソース－ドレイン電極、酸化物半導体膜が形成された構造を有している。図４に示すように、酸化物半導体と画素電極を構成する透明導電膜（図中、ＩＴＯ）は、ソース－ドレインを構成する配線材料と略同一平面上にある。図４には、ゲート電極が下側にある「ボトムゲート型」の例を示しているが、前述した図５に示す従来構造と同様、ゲート電極が上側にある「トップゲート型」も包含される。
　図４に示す本発明構造を採用すれば、前述した図５の従来構造が抱える問題点を解消できると考えられる。しかしながら、本発明構造では、ＴｉやＭｏなどの高融点金属（バリアメタル層）を純Ａｌなど直接酸化物半導体とのコンタクトができない材料に介在させると、実効チャネル長が決まらないという問題を抱えている。すなわち、ＴｉやＭｏなどの高融点金属を純Ａｌの上・下に介在させる場合、純ＡｌとＩＧＺＯの間は電気的に接続できないので、ソースドレイン電極とＩＧＺＯとの間に流れる電流（例えば上側と下側）のいずれを実効チャネル長と定めれば良いか容易に決定し難いという問題を抱えている。
日本国特開２００２－７６３５６号公報 日本国特開平７－６６４２３号公報 日本国特開平８－８４９８号公報 日本国特開平８－１３８４６１号公報
Ｔａｋｅｓｈｉ　Ｏｓａｄａら、「Ｄｅｖｅｌｏｐｍｅｎｔ　ｏｆ　Ｄｒｉｖｅｒ－Ｉｎｔｅｇｒａｔｅｄ　Ｐａｎａｅｌ　ｕｓｉｎｇ　Ａｍｏｒｐｈｏｕｓ　Ｉｎ－Ｇａ－Ｚｎ－Ｏｘｉｄｅ　ＴＦＴ」、ＴＨＥ　ＰＲＯＣＥＥＤＩＮＧ　ＯＦ　ＡＭ－ＦＰＤ‘０９、ｐ．３３－３６、Ｊｕｌｙ　１－３，２００９
　そこで、図１に示す配線構造に適用可能な新規なＣｕ合金膜であって、バリアメタル層を省略してＣｕ合金膜を、基板および／または基板の上に設けられた酸化シリコンや酸窒化シリコンなどから構成される絶縁膜と電気的に直接接続しても、これらとの密着性に優れており、しかも、Ｃｕ系材料の特徴である低電気抵抗や、酸化物半導体層および／または画素電極を構成する透明導電膜との低コンタクト抵抗が維持されたＣｕ合金膜を備えた配線構造の提供が強く望まれている。
　また、図４に示す本発明構造に適用可能な新規なＡｌ合金膜であって、バリアメタル層を省略して当該Ａｌ合金膜を酸化物半導体層と直接接続しても、コンタクト抵抗が低く抑えられたＡｌ合金膜を備えた配線構造の提供が強く望まれている。
　本発明は上記事情に鑑みてなされたものであり、第１の目的は、基板側から順に、絶縁膜と、Ｃｕ合金膜と、薄膜トランジスタの酸化物半導体層と、を備えた配線構造であって、ＴｉやＭｏなどの高融点金属（バリアメタル層）を省略してＣｕ合金膜を、基板および／または絶縁膜と電気的に直接接続しても、これらとの密着性に優れており、しかもＣｕ系材料の特徴である低電気抵抗および低いコンタクト抵抗（酸化物半導体層および／または画素電極を構成する透明導電膜との接触電気抵抗）を実現できる新規な表示装置用Ｃｕ合金膜を有する配線構造、および当該配線構造を備えた表示装置を提供することにある。
　第２の目的は、薄膜トランジスタの酸化物半導体層の下にソース－ドレイン電極などの金属電極を構成する膜が形成された新規な配線構造であっって、特に、酸化物半導体層との低い電気抵抗を、再現性良く確実に実現可能な配線構造、および当該配線構造を備えた表示装置を提供することにある。
　第３の目的は、基板側から順に、Ａｌ合金膜と、当該Ａｌ合金膜と接続する薄膜トランジスタの酸化物半導体層と、を有し、ＴｉやＭｏなどの高融点金属（バリアメタル層）を省略してＡｌ合金膜を酸化物半導体層と直接接続しても低コンタクト抵抗を実現できる新規な表示装置用Ａｌ合金膜を有する配線構造、および当該配線構造を備えた表示装置を提供することにある。
　本発明は以下の態様を含む。
（１）基板の上に、基板側から順に、配線膜と、薄膜トランジスタの半導体層と、を備えた配線構造であって、
　前記半導体層は酸化物半導体からなる配線構造。
（２）前記配線膜は、前記半導体層と直接接続する同一平面で、画素電極を構成する透明導電膜と直接接続する（１）に記載の配線構造。
（３）前記配線膜は、ＮｉおよびＣｏのうち少なくとも１つを含むＡｌ合金膜であり、前記半導体層と直接接続されている（１）又は（２）に記載の配線構造。
（４）前記Ａｌ合金膜は、ＮｉおよびＣｏのうち少なくとも１つを０．１０～２原子％含む（３）に記載の配線構造。
（５）前記Ａｌ合金膜と前記半導体層との界面に、ＮｉおよびＣｏのうち少なくとも１つの一部が析出および／または濃化している（３）又は（４）に記載の配線構造。
（６）前記Ａｌ合金膜は、更にＣｕおよびＧｅのうち少なくとも１つを０．０５～２原子％含む（３）～（５）のいずれかに記載の配線構造。
（７）前記Ａｌ合金膜は、更に希土類元素を０．０５～１原子％含む（３）～（６）のいずれかに記載の配線構造。
（８）前記半導体層と直接接続する前記Ａｌ合金膜の表面に、最大高さ粗さＲｚで５ｎｍ以上の凹凸が形成されている（３）～（７）のいずれかに記載の配線構造。
（９）前記配線膜と基板との間に絶縁膜を備える（１）又は（２）に記載の配線構造。
（１０）前記配線膜は、Ｃｕ合金膜であって、
　Ｚｎ、Ｎｉ、Ｔｉ、Ａｌ、Ｍｇ、Ｃａ、Ｗ、Ｎｂ、およびＭｎよりなる群から選択される少なくとも１種の元素を合計で２～２０原子％含むＣｕ合金からなる第一層（Ｙ）と、
　純Ｃｕ、またはＣｕを主成分とするＣｕ合金であって前記第一層（Ｙ）よりも電気抵抗率の低い純ＣｕまたはＣｕ合金からなる第二層（Ｘ）と、を含む積層構造を有し、
　前記第一層（Ｙ）は、前記基板および前記絶縁膜のうち少なくとも１つと直接接続されており、
　前記第二層（Ｘ）は、前記半導体層と直接接続されている（９）記載の配線構造。
（１１）前記第一層（Ｙ）の膜厚が１０ｎｍ以上１００ｎｍ以下であり、Ｃｕ合金膜全膜厚に対して６０％以下である（１０）に記載の配線構造。
（１２）前記基板および前記絶縁膜のうち少なくとも１つと、前記Ｃｕ合金膜との界面に、Ｍｎの一部が析出および／または濃化している（１０）又は（１１）に記載の配線構造。
（１３）前記配線膜は、
　Ｍｎ、Ｎｉ、Ｚｎ、Ａｌ、Ｔｉ、Ｍｇ、Ｃａ、Ｗ、およびＮｂよりなる群から選択される少なくとも１種の元素を含有するＣｕ合金膜であり、且つ、前記基板および前記絶縁膜のうち少なくとも１つ、並びに前記半導体層と直接接続されている（９）に記載の配線構造。
（１４）前記Ｃｕ合金膜は、Ｍｎ、Ｎｉ、Ｚｎ、Ａｌ、Ｔｉ、Ｍｇ、Ｃａ、Ｗ、およびＮｂよりなる群から選択される少なくとも１種の元素を０．５～１０原子％含む（１３）に記載の配線構造。
（１５）前記Ｃｕ合金膜は、少なくともＭｎを０．５原子％以上含み、且つ、Ｂ、Ａｇ、Ｃ、Ｗ、Ｃａ、およびＭｇよりなる群から選択される少なくとも１種の元素を０．３原子％以上含む（１３）又は（１４）に記載の配線構造。
（１６）前記基板および前記絶縁膜のうち少なくとも１つと、前記Ｃｕ合金膜との界面に、Ｍｎの一部が析出および／または濃化している（１３）～（１５）のいずれかに記載の配線構造。
（１７）前記配線膜はＣｕ膜である（９）に記載の配線構造。
（１８）前記酸化物半導体は、Ｉｎ、Ｇａ、Ｚｎ、Ｔｉ、およびＳｎよりなる群から選択される少なくとも１種の元素を含む酸化物からなる（１）～（１７）のいずれかに記載の配線構造。
（１９）（１）～（１８）のいずれかに記載の配線構造を備えた表示装置。
　本発明によれば、基板側から順に、酸化シリコンや酸窒化シリコンなどから主に構成されている絶縁膜と、Ｃｕ合金膜と、薄膜トランジスタの酸化物半導体層と、を備えた配線構造において、Ｃｕ合金膜を、基板および／または絶縁膜と直接接続しても、これらとの密着性に優れており；しかも、Ｃｕ系材料の特徴である低い電気抵抗と、酸化物半導体層および／または画素電極を構成する透明導電膜との低いコンタクト抵抗とを実現できる配線構造を提供することができた。本発明によれば、ＴｉやＭｏなどの高融点金属（バリアメタル層）を省略できるため、図３に示す従来の配線構造が抱える問題点（実効チャネル長が決まらないなど）を解消することができる。
　また、本発明の配線構造は上記のように構成されているため、Ｃｕ膜と、その上に形成された酸化物半導体層との低いコンタクト抵抗を、再現性良く確実に確保することができる。
　また、本発明によれば、基板側から順に、Ａｌ合金膜と、当該Ａｌ合金膜と接続する薄膜トランジスタの酸化物半導体層と、を備えた配線構造において、Ａｌ合金膜を酸化物半導体層と直接接続しても低コンタクト抵抗を実現できる配線構造を提供することができた。本発明によれば、ＴｉやＭｏなどの高融点金属（バリアメタル層）を省略できるため、図５に示す配線構造が抱える問題点（実効チャネル長が決まらないなど）を解消することができる。
図１は、本発明の代表的な配線構造を示す概略断面説明図である。 図２は、本発明の代表的な配線構造を示す概略断面説明図である。 図３は、従来の配線構造を示す概略断面説明図である。 図４は、本発明の代表的な配線構造を示す概略断面説明図である。 図５は、従来の配線構造を示す概略断面説明図である。 図６は、Ｃｕ合金膜とガラス基板との界面近傍の断面ＴＥＭ画像である。 図７は、図６の一部拡大画像である。 図８は、断面ＴＥＭ画像からＥＤＸライン分析した結果を示すグラフである。 図９は、実施例において、ＩＴＯ、又はＩＺＯとのコンタクト抵抗率の測定に用いた電極パターンを示す図である。 図１０は、実施例において、ＩＧＺＯ、又はＺＴＯとのコンタクト抵抗率の測定に用いた電極パターンを示す図である。 図１１は、表１のＮｏ．４６のＴＥＭ画像である。 図１２は、比較のために作製した試料のＴＥＭ画像である。 図１３は、表７のＮｏ．４（熱処理温度３５０℃）について、熱処理後のＴＥＭ写真（倍率１５０万倍）である。
　本発明者らは、基板の上に、基板側から順に、配線膜と、薄膜トランジスタの半導体層と、を備えた配線構造であって、前記半導体層が酸化物半導体からなる配線構造を用いることで、所期の目的が達成されることを見出し、本発明を完成した。
　本発明の好ましい第１の態様として、前記配線膜が、ＮｉおよびＣｏのうち少なくとも１つを含むＡｌ合金であり、前記半導体層と直接接続されている配線構造が挙げられる。これは、本発明者らが、ＴＦＴの半導体層としてＩＧＺＯなどの酸化物半導体を用いた、図４に示す構造（基板側から順に、Ａｌ合金膜と、Ａｌ合金膜と接続する薄膜トランジスタの酸化物半導体層と、を備えた配線構造）に適用可能であり、ＴｉやＭｏなどの高融点金属（バリアメタル層）を省略してＡｌ合金膜を酸化物半導体層と直接接続しても、低コンタクト抵抗を実現できる新規な表示装置用Ａｌ合金膜（以下、ダイレクトコンタクト用Ａｌ合金膜と呼ぶ場合がある。）を備えた配線構造を提供するため、検討を重ねてきた結果、Ｎｉおよび／またはＣｏを含むＡｌ合金膜を用いれば所期の目的が達成されることを見出したことに起因する。
　上記のＡｌ合金膜は、好ましくは画素電極を構成する透明導電膜（代表的にはＩＴＯやＩＺＯなど）と直接接続されている（図４を参照）。また、コンタクト抵抗の更なる低減化を目指してＣｕおよび／またはＧｅを更に含むＡｌ合金膜や、耐熱性の向上を目指して希土類元素（代表的にはＮｄ、Ｌａ、Ｇｄの少なくとも一種）を更に含むＡｌ合金膜が好適に用いられる。また、低コンタクト抵抗の実現に寄与すると考えられるＮｉおよび／またはＣｏの析出物や濃化層を形成するには、酸化物半導体層と直接接続する上記Ａｌ合金膜の表面（更には、透明導電膜と直接接続する上記Ａｌ合金膜の表面）は、最大高さ粗さＲｚで５ｎｍ以上であることが好ましい。このようなＮｉおよび／またはＣｏの析出物や濃化層を得るためには、Ａｌ合金成膜時の基板温度（以下、成膜温度と呼ぶ場合がある。）の制御（約２００℃以上の加熱処理）、および／またはＡｌ成膜後の加熱処理（約２００℃以上の加熱処理）と、所定のアルカリ処理を適切に組合わせて行なうことが有効である。例えば、（Ｉ）成膜時の基板温度を約２００℃以上に高めて加熱処理し、所定のアルカリ処理を行なってから、酸化物半導体膜を成膜する（この場合、成膜後の加熱処理は必須でなく、行なっても良いし行わなくても良い）方法や、あるいは、（ＩＩ）基板温度にかかわらず（基板温度は加熱せずに室温のままでも良いし、例えば２００℃以上に加熱しても良い）、Ａｌ合金成膜後の加熱処理を約２００℃以上の温度で行ない、所定のアルカリ処理を行なってから、酸化物半導体膜を成膜する方法などが挙げられる。
　以下、前述した図４を参照しながら、本発明の好ましい第１の態様の配線構造およびその製造方法の好ましい実施形態を説明するが、本発明はこれに限定されない。なお、図４では、ボトムゲート型の例を示しているが、これに限定されず、トップゲート型も含まれる。また、図４では、酸化物半導体層の代表例としてＩＧＺＯを用いているが、これに限定されず、液晶表示装置などの表示装置に用いられる酸化物半導体をすべて用いることができる。
　図４に示すＴＦＴ基板は、基板側から順に、ゲート電極（図ではＡｌ合金）、ゲート絶縁膜（図ではＳｉＯ2）、ソース電極・ドレイン電極（図ではＡｌ合金、詳細は後述する。）、チャネル層（酸化物半導体層、図ではＩＧＺＯ）、保護層（図ではＳｉＯ2）を順次積層した配線構造（ボトムゲート型）を有している。ここで、図４の保護層はＳｉＯＮであっても良く、同様に、ゲート絶縁膜はＳｉＯＮであっても良い。というのも、酸化物半導体は、還元雰囲気下ではその優れた特性が劣化するため、酸化性雰囲気下で成膜を行うシリコン酸化膜（ＳｉＯ2）やシリコン酸窒化膜（ＳｉＯＮ）の使用が推奨されるからである。あるいは、保護層またはゲート絶縁膜のいずれか一方はＳｉＮであっても良い。
　そして、本発明の好ましい第１の態様の特徴部分は、上記Ａｌ合金として、Ｎｉおよび／またはＣｏを含有するＡｌ合金を用いたところにある。Ｎｉおよび／またはＣｏの添加により、ソース電極および／またはドレイン電極を構成するＡｌ合金膜と酸化物半導体層との接触電気抵抗（コンタクト抵抗）を低減させることができる。すなわち、上記Ａｌ合金は、ダイレクトコンタクト用Ａｌ合金として極めて有用である。ＮｉおよびＣｏは、単独で含んでいても良いし、両方を含んでいても良い。
　このような効果を十分発揮させるには、上記元素の含有量（Ｎｉ、Ｃｏを単独で含むときは単独の含有量であり、両方を含む場合は合計量である。）を、おおむね、０．１０原子％以上とすることが好ましい。コンタクト抵抗の低減化作用は、上記元素の含有量が一定量あればよく（一定量以上加えれば、コンタクト抵抗は飽和するため）、より好ましくは０．２原子％以上、更に好ましくは０．５原子％以上である。一方、上記元素の含有量が多すぎると、Ａｌ合金膜の電気抵抗率が上昇してしまうおそれがあるため、その上限を２原子％とすることが好ましく、より好ましくは１原子％である。
　本発明の好ましい第１の態様に用いられるＡｌ合金膜は、上記のようにＮｉおよび／またはＣｏを含み、残部Ａｌ及び不可避不純物である。
　上記Ａｌ合金膜には、更にＣｕおよび／またはＧｅを０．０５～２原子％含有することができる。これらは、コンタクト抵抗の更なる低減化に寄与する元素であり、単独で添加しても良いし、両方を併用しても良い。このような効果を十分発揮させるには、上記元素の含有量（Ｃｕ、Ｇｅを単独で含むときは単独の含有量であり、両方を含む場合は合計量である。）を、おおむね、０．０５原子％以上とすることが好ましい。コンタクト抵抗の低減化作用は、上記元素の含有量が一定量以上あれば良く、より好ましくは０．１原子％以上、更に好ましくは０．２原子％以上である。一方、上記元素の含有量が多すぎると、Ａｌ合金膜の電気抵抗率が上昇してしまうおそれがあるため、その上限を２原子％とすることが好ましく、より好ましくは１原子％である。
　上記Ａｌ合金膜には、更に希土類元素を０．０５～１原子％含有することができる。これらは、耐熱性の向上に有用な元素であり、希土類元素の１種を含有しても良いし、２種以上を併用しても良い。上記元素のより好ましい含有量（単独で含む場合は単独の含有量であり、２種以上を含むときは合計量である。）は０．１～０．５原子％、更に好ましくは０．２～０．３５原子％である。ここで、希土類元素とは、ランタノイド元素（周期表において、原子番号５７のＬａから原子番号７１のＬｕまでの合計１５元素）に、Ｓｃ（スカンジウム）とＹ（イットリウム）とを加えた元素群を意味する。これらのなかでも、例えばＬａ、Ｎｄ、Ｙ、Ｇｄ、Ｃｅ、Ｄｙ、Ｔｉ、Ｔａの使用が好ましく、より好ましくは、Ｌａ、Ｎｄ、Ｇｄであり、更に好ましくはＬａ、Ｎｄである。
　上記Ａｌ合金膜における各合金元素の含有量は、例えばＩＣＰ発光分析（誘導結合プラズマ発光分析）法によって求めることができる。
　本発明の好ましい第１の態様では、少なくともソース電極および／またはドレイン電極が上記Ａｌ合金膜で構成されていれば良く、その他の配線部（例えばゲート電極）の成分組成については特に限定されない。例えば、図４において、ゲート電極、走査線（図示せず）、信号線におけるドレイン配線部（図示せず）も、上記Ａｌ合金膜で構成されていても良く、この場合、ＴＦＴ基板におけるＡｌ合金配線の全てを同一成分組成とすることができる。
　後記する実施例で実証したように、本発明によれば、酸化物半導体とＡｌ合金膜とのコンタクト抵抗が低く抑えられるが、これは、その界面に形成される(Ｉ)Ｎｉおよび／またはＣｏを含む析出物；および／または、（ＩＩ）Ｎｉおよび／またはＣｏを含む濃化層が、深く関与していると推察される。Ａｌ合金膜が、更にＣｕおよび／またはＧｅや、希土類元素を含む場合は、これらの元素を更に含む析出物や濃化層が、その界面に形成されていると考えられる。この様な析出物や濃化層は、Ａｌ酸化物とは異なって導電性が高く、酸化物半導体とＡｌ合金膜との界面に電気抵抗の低い領域として部分的または全面的に形成されることで、コンタクト抵抗が大幅に低減されるものと思われる。
　上記Ｎｉおよび／またはＣｏの析出および／または濃化は、所定の加熱処理と所定のアルカリ処理を組合わせて行なうことが好ましい。上記加熱処理によってＡｌ合金に含まれるＮｉなどが表面に析出し、上記アルカリ処理によって当該析出物を露出させると共に酸化皮膜を除去することができ、このように両方の処理を行なうことによってコンタクト抵抗を著しく低減することができる。アルカリ処理としては、代表的には、ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）の約０．４質量％水溶液に約６０秒間程度浸漬する方法が挙げられる。その他、酸による処理やＡｒプラズマ照射による物理的な酸化膜除去も適用可能である。本発明の好ましい第１の態様に適用可能なアルカリ処理の詳細は、後記するＲｚの説明部分で説明する。
　具体的には、上記加熱処理は、スパッタリング法によるＡｌ合金成膜時の基板温度（成膜温度）の制御（約２００℃以上の加熱処理）、および／またはＡｌ成膜後の加熱処理（約２００℃以上の加熱処理）を適切に組合わせて行なうことが有効である。スパッタリング法の詳細は後述する。詳細には、（Ｉ）成膜温度を約２００℃以上に高めて加熱処理し、所定のアルカリ処理を行なってから、酸化物半導体膜を成膜する（この場合、成膜後の加熱処理は必須でなく、行なっても良いし行わなくても良い）方法や、あるいは、（ＩＩ）成膜温度にかかわらず（基板は加熱せずに室温のままでも良いし、例えば２００℃以上に加熱しても良い）、Ａｌ合金成膜後の加熱処理を約２００℃以上の温度で行なってから、所定のアルカリ処理を行ない、酸化物半導体膜を成膜する方法が挙げられる。なお、本発明のようにＡｌ合金膜の上に酸化物半導体を有する配線構造では、上記（Ｉ）より、上記（ＩＩ）の熱処理方法（詳細には、基板を加熱せずに成膜後に加熱処理した後、アルカリ処理する方法）を採用することが推奨される。これにより、Ａｌ合金成膜後にアルミナなどの自然酸化膜が表面に形成されてコンタクト抵抗が上昇するのを有効に防止することができる。
　上記（Ｉ）および（ＩＩ）のいずれにおいても、２００℃以上での加熱処理時間は、５分間以上で６０分間以下とすることが好ましい。また、上記（Ｉ）の基板温度の上限は、好ましくは２５０℃とする。一方、上記（ＩＩ）の成膜後加熱温度は、好ましくは２５０℃以上である。基材の耐熱温度や、耐ヒロック性などを考慮すると、上記（ＩＩ）の成膜後加熱温度を、約３５０℃以下とすることが好ましい。
　なお、上記Ａｌ合金膜の成膜後に行う加熱処理は、前記析出・濃化を目的に行うものであってもよいし、前記Ａｌ合金膜形成後の熱履歴（例えば、ＳｉＮ膜を成膜する工程）が、前記温度・時間を満たすものであってもよい。
　上記Ａｌ合金膜は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある）を用いて形成することが望ましい。イオンプレーティング法や電子ビーム蒸着法、真空蒸着法で形成された薄膜よりも、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成できるからである。また、スパッタリング法で上記Ａｌ合金膜を形成するには、上記ターゲットとして、前述したＡｌ－（Ｎｉ／Ｃｏ）合金（好ましくは、Ｃｕ／Ｇｅや、希土類元素を更に含むもの）と同一組成のＡｌ合金スパッタリングターゲットを用いれば、組成ズレの恐れがなく、所望の成分組成のＡｌ合金膜を形成することができるのでよい。上記ターゲットの形状は、スパッタリング装置の形状や構造に応じて任意の形状（角型プレート状、円形プレート状、ドーナツプレート状など）に加工したものが含まれる。上記ターゲットの製造方法としては、溶解鋳造法や粉末焼結法、スプレイフォーミング法で、Ａｌ基合金からなるインゴットを製造して得る方法や、Ａｌ基合金からなるプリフォーム（最終的な緻密体を得る前の中間体）を製造した後、該プリフォームを緻密化手段により緻密化して得られる方法が挙げられる。
　また、酸化物半導体層と直接接続する前記Ａｌ合金膜の表面は、最大高さ粗さＲｚで５ｎｍ以上の凹凸が形成されていることが好ましい。これは、上記のようにして成膜したＡｌ合金膜を、酸化物半導体層と直接接続するのに先立って、アルカリ溶液でＡｌ合金膜の表面をウエットエッチング、またはＳＦ６とＡｒの混合ガスでＡｌ合金膜の表面をドライエッチングすることによって得られる。これにより、Ａｌは溶出し、Ａｌよりも貴な合金元素であるＮｉやＣｏは金属間化合物に含まれてＡｌ合金膜表面に析出し、Ａｌ合金表面に凹凸状として残存することになる。そして、この凹凸が最大高さ粗さＲｚで５ｎｍ以上のとき、コンタクト抵抗が低減される。ここで、最大高さ粗さＲｚとは、ＪＩＳ　Ｂ０６０１（２００１改正後のＪＩＳ規格）に基づくものである（評価長さは４ｍｍ）。
　上記のような凹凸がＡｌ合金膜表面に形成されると、その後、酸化物半導体層と直接接触させても、高接触電気抵抗となる酸化物（ＡｌＯｘ）は形成されにくい状態となる。場合によっては、Ａｌよりも貴な金属元素を含む析出物が、透明導電膜と直接接触することになる。こうした状況が実現されることによって、酸化物半導体層とＡｌ合金膜における低接触電気抵抗を実現できることになる。最大高さ粗さＲｚは大きい程、良く、おおむね、８ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましい。製造効率の向上や、透明導電膜の断線防止などの製品の品質維持などを考慮すると、最大高さ粗さＲｚの上限は、おおむね、１００ｎｍとすることが好ましく、５０ｎｍとすることがより好ましい。
　上記のような凹凸をＡｌ合金膜に形成するに当たっては、Ａｌ合金膜と酸化物半導体層とを直接接続するのに先だって、アルカリ溶液でＡｌ合金膜表面をウエットエッチングまたはドライエッチングすればよいが、このときのエッチング量（エッチング深さ）は、形成される凹凸の最大高さ粗さＲｚで５ｎｍ以上を実現するために、５ｎｍ以上とすることが好ましい。また、こうしたエッチング処理を行う時期については、Ａｌ合金膜と酸化物半導体層が物理的に直接接続する前であればよく、例えば窒化シリコン（ＳｉＮｘ）等の層間絶縁膜を形成する前であっても、同様の効果が発揮される。
　上記の様なウエットエッチングをするためのアルカリ溶液としては、おおむね、ｐＨ９～１３程度（好ましくはｐＨ１０．５～１２．８程度）であり、Ａｌを溶出するがＡｌよりも貴な金属元素を溶出しないアルカリ溶液が挙げられる。具体的には、例えばｐＨ９～１３程度のレジスト剥離液「ＴＯＫ１０６」（商品名：東京応化工業株式会社製）の水溶液、後記する実施例に用いたアルカリ溶液（ＡＺ　エレクトロニックマテリアルズ株式会社のＡＺ　３００ＭＩＦデベロッパー）、ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）を含む現像液原液またはｐＨ調整のため当該原液を希釈した溶液（ｐＨ約１０．５～１３．５）、水酸化ナトリウム水溶液等が挙げられる。上記の「ＴＯＫ１０６」は、モノエタノールアミンとジメチルスルホキシド（ＤＭＳＯ）の混合溶液であり、これらの混合比率によってｐＨの範囲を調整できる。ウエットエッチングの好ましい温度や時間は、所望の最大高さ粗さＲｚが得られるように、使用するアルカリ溶液やＡｌ合金の組成などに応じて適宜適切に定めれば良いが、おおむね、３０～７０℃で５～１８０秒間（好ましくは、３０～６０℃で１０～１２０秒間）であることが好ましい。
　またドライエッチングをするためのガスとしては、ＳＦ6とＡｒの混合ガス(例えば、ＳＦ6：６０％、Ａｒ：４０％)を用いることができる。窒化シリコン膜を形成した後にこの窒化シリコン膜をドライエッチングするときの混合ガスは、一般的にＳＦ6、ＡｒおよびＯ2の混合ガスが用いられるのであるが、こうした混合ガスによるドライエッチングでは、本発明の目的を達成することができない。ドライエッチングの好ましい条件は、所望の最大高さ粗さＲｚが得られるように、使用する混合ガスの種類やＡｌ合金の組成などに応じて適宜適切に定めれば良い。
　上記のようなアルカリ溶液または混合ガスを用いてエッチング処理することによって、上記のような金属元素を含む析出物がＡｌ合金膜表面に濃化された状態となる。
　なお、本発明に用いられるＡｌ合金膜は、好ましくはＩＴＯやＩＺＯなどの透明導電膜と直接接続されていても良いが、この場合、当該透明導電膜と直接接続するＡｌ合金膜の表面は、上記と同様に、最大高さ粗さＲｚで５ｎｍ以上の凹凸が形成されていることが好ましい。これにより、透明導電膜との低コンタクト抵抗が達成される。Ｒｚの好ましい範囲や、その制御方法は、上記と同様に行なえば良い。
　以上、本発明の好ましい第１の態様を最も特徴付けるＡｌ合金膜について詳しく説明した。
　本発明の好ましい第１の態様においては、上記Ａｌ合金膜に特徴があり、その他の構成要件は特に限定されない。
　本発明の好ましい第２の態様として、前記配線膜と基板との間に絶縁膜を備え、前記配線膜がＣｕ合金膜であって、Ｚｎ、Ｎｉ、Ｔｉ、Ａｌ、Ｍｇ、Ｃａ、Ｗ、Ｎｂ、およびＭｎよりなる群から選択される少なくとも１種の元素を合計で２～２０原子％含むＣｕ合金からなる第一層（Ｙ）と、純Ｃｕ、またはＣｕを主成分とするＣｕ合金であって前記第一層（Ｙ）よりも電気抵抗率の低い純ＣｕまたはＣｕ合金からなる第二層（Ｘ）と、を含む積層構造を有し、前記第一層（Ｙ）は、前記基板および前記絶縁膜のうち少なくとも１つと直接接続されており、前記第二層（Ｘ）は、前記半導体層と直接接続されている配線構造があげられる。これは、本発明者らが、ＴＦＴの半導体層としてＩＧＺＯなどの酸化物半導体を用いた、図１に示す構造（基板側から順に、絶縁膜と、Ｃｕ合金膜と、薄膜トランジスタの酸化物半導体層と、を備えた配線構造）に適用可能であり、ＴｉやＭｏなどの高融点金属（バリアメタル層）を省略してＣｕ合金膜を、基板および／または絶縁膜と電気的に直接接続しても、これらとの密着性に優れており、しかも、膜自体の電気抵抗も低く、酸化物半導体層や画素電極を構成する透明導電膜とのコンタクト抵抗も低く抑えられた新規な表示装置用Ｃｕ合金膜（以下、ダイレクトコンタクト用Ｃｕ合金膜と呼ぶ場合がある。）を備えた配線構造を提供するため、検討を重ねてきた結果、上記配線構造に用いられるＣｕ合金膜として、
　Ｚｎ、Ｎｉ、Ｔｉ、Ａｌ、Ｍｇ、Ｃａ、Ｗ、Ｎｂ、およびＭｎよりなる群から選択される少なくとも１種の元素を合計で２～２０原子％含むＣｕ合金からなる第一層（Ｙ）と、
　純Ｃｕ、またはＣｕを主成分とするＣｕ合金であって前記第一層（Ｙ）よりも電気抵抗率の低いＣｕ合金からなる第二層（Ｘ）と、
を含む積層構造を有しており、
　前記第一層（Ｙ）は、前記基板および／または前記絶縁膜と直接接続されており、前記第二層（Ｘ）は、前記半導体層と直接接続されているＣｕ合金を用いれば所期の目的が達成されることを見出したことに起因する。
　上記のＣｕ合金膜は、好ましくは画素電極を構成する透明導電膜（代表的にはＩＴＯやＩＺＯなど）と直接接続されている（図１を参照）。また、上述した積層のＣｕ合金膜を構成する第一層（Ｙ）の膜厚は、好ましくは１０ｎｍ以上１００ｎｍ以下であって、且つ、Ｃｕ合金膜全膜厚に対して６０％以下である。また、第一層（Ｙ）に含有される好ましい合金元素はＭｎであり、絶縁膜との密着性に非常に優れている。これは、絶縁膜との界面にＭｎの一部が析出および／または濃化したＣｕ－Ｍｎ反応層が形成されるためと推察される。このような密着性に優れた積層のＣｕ合金膜は、Ｃｕ合金膜の成膜後に、約２５０℃以上の温度で３０分間以上の加熱処理を行なうことによって作製することが好ましい。しかしながら、Ｃｕ合金膜と酸化物半導体層との低いコンタクト抵抗を、再現性良く確実に確保するという観点からすれば、Ｃｕ合金膜成膜後の加熱処理を、おおむね、３００℃超５００℃程度までの範囲内に制御して行なうことが有効であり、３００℃以下の温度で加熱処理を行なうと、酸化物半導体層とのコンタクト抵抗にバラツキが生じることが判明した（後記する実施例２－２を参照）。
　以下、前述した図１を参照しながら、本発明の配線構造およびその製造方法の好ましい実施形態を説明するが、本発明はこれに限定されない。なお、図１では、ボトムゲート型の例を示しているが、これに限定されず、トップゲート型も含まれる。また、図１では、酸化物半導体層の代表例としてＩＧＺＯを用いているが、これに限定されず、液晶表示装置などの表示装置に用いられる酸化物半導体をすべて用いることができる。
　図１に示すＴＦＴ基板は、基板側から順に、ゲート電極（図ではＣｕ合金）、ゲート絶縁膜（図ではＳｉＯ2）、ソース電極・ドレイン電極（図ではＣｕ合金、詳細は後述する。）、チャネル層（酸化物半導体層、図ではＩＧＺＯ）、保護層（図ではＳｉＯ2）を順次積層した配線構造（ボトムゲート型）を有している。ここで、図１の保護層は酸窒化シリコンであっても良く、同様に、ゲート絶縁膜は酸窒化シリコンであっても良い。前述したように、酸化物半導体は、還元雰囲気下ではその優れた特性が失われるため、酸化性雰囲気下で成膜可能な酸化シリコン（酸窒化シリコン）の使用が推奨されるからである。あるいは、保護層またはゲート絶縁膜のいずれか一方は窒化シリコンであっても良い。
　そして、本発明の好ましい第２の態様の特徴部分は、上記Ｃｕ合金として、上述した積層のＣｕ合金を用いたところにある。本発明において、基板および／または絶縁膜と直接接触する第一層（Ｙ）は、密着性向上に寄与する合金元素を含むＣｕ合金で構成されており、これにより、基板および／または絶縁膜との密着性が向上する。一方、上記第一層（Ｙ）の上に積層される第二層（Ｘ）は、酸化物半導体層と直接接続されており、電気抵抗率の低い元素（純Ｃｕ、または純Ｃｕと同程度の低電気抵抗率を有するＣｕ合金）で構成されており、これにより、Ｃｕ合金膜全体の電気抵抗率の低減を図っている。すなわち、本発明の好ましい第２の態様で規定する上記積層構造とすることにより、（Ｉ）Ａｌに比べて電気抵抗率が低く、酸化物半導体層および／または画素電極を構成する透明導電膜とのコンタクト抵抗も低く抑えられるという、Ｃｕ本来の特性を有効に最大限に発揮させつつ、（ＩＩ）Ｃｕの欠点であった基板および／または絶縁膜との低い密着性も著しく高められる。すなわち、上記Ｃｕ合金は、ダイレクトコンタクト用Ｃｕ合金として極めて有用であり、特にソース電極および／またはドレイン電極の配線材料と好適に用いられる。
　本発明の好ましい第２の態様において、第二層（Ｘ）は、第一層（Ｙ）の上（直上）に形成されており、純Ｃｕ、または第一層（Ｙ）よりも電気抵抗率の低いＣｕを主成分とするＣｕ合金で構成されている。このような第二層（Ｘ）を設けることにより、Ｃｕ合金膜全体の電気抵抗率を低く抑えることができる。ここで、第二層（Ｘ）に用いられる「第一層（Ｙ）よりも電気抵抗率の低いＣｕ合金」とは、密着性向上元素を含むＣｕ合金で構成されている第一層（Ｙ）に比べて電気抵抗率が低くなるように、合金元素の種類および／または含有量を適切に制御すれば良い。電気抵抗率が低い元素（おおむね、純Ｃｕ合金並みに低い元素）は、文献に記載の数値などを参照し、公知の元素から容易に選択することができる。ただし、電気抵抗率が高い元素であっても、含有量を少なくすれば（おおむね、０．０５～１原子％程度）電気抵抗率を低減できるため、第二層（Ｘ）に適用可能な上記合金元素は、電気抵抗率が低い元素に必ずしも限定されない。具体的には、例えば、Ｃｕ－０．５原子％Ｎｉ、Ｃｕ－０．５原子％Ｚｎ、Ｃｕ－０．３原子％Ｍｎなどが好ましく用いられる。また、第二層（Ｘ）に適用可能な上記合金元素は、酸素ガスや窒素ガスのガス成分を含んでいても良く、例えば、Ｃｕ－ＯやＣｕ－Ｎなどを用いることができる。
　以下、本発明の好ましい第２の態様を最も特徴付ける第一層（Ｙ）について詳しく説明する。以下では、説明の便宜上、「基板および／または絶縁膜」を「基板など」と呼ぶ場合がある。
　［第一層（Ｙ）について］
　上記Ｃｕ合金膜において、第一層（Ｙ）は基板および／または絶縁膜と直接接しており、Ｚｎ、Ｎｉ、Ｔｉ、Ａｌ、Ｍｇ、Ｃａ、Ｗ、Ｎｂ、およびＭｎよりなる群から選択される少なくとも１種の元素（密着性向上元素）を合計で２～２０原子％含むＣｕ合金で構成されている。これらの元素は単独で含有しても良いし、２種以上を併用しても良い。単独で含有する場合は、単独の量が上記範囲を満足すれば良く、２種以上を含有する場合は合計量が上記範囲を満足すれば良い。これらの元素は、Ｃｕ金属には固溶するがＣｕ酸化膜には固溶しない元素として選択したものである。これらの元素が固溶しているＣｕ合金が成膜過程の熱処理等によって酸化されると、上記元素はＣｕ酸化膜に固溶しないため、酸化により生成したＣｕ酸化膜の界面下に上記元素が掃き出されて濃化され、該濃化層によって、基板および／または絶縁膜との密着性が向上すると考えられる。このような濃化層の形成によって、バリアメタルを介在させずにＣｕ合金膜を基板などと直接接続しても充分な密着性を確保することができる。その結果、液晶ディスプレイの階調表示などの表示性能の劣化を防止できる。濃化層とは、上記密着性向上元素が高濃度で存在している層であり、具体的には第一層（Ｙ）のマトリックス中の１．１倍以上の濃度で上記密着性向上元素が存在している層である。
　図６、図７はＣｕ合金膜（４原子％Ｍｎ－Ｃｕ合金：膜厚５０ｎｍ）とガラス基板との界面近傍のＴＥＭ画像（倍率：１５万倍）であり（図７は図６の一部拡大画像　倍率：１５０万倍）、図８は該断面ＴＥＭ画像をＥＤＸライン分析した結果を示すグラフである。図８からも濃化層がＣｕ合金膜とガラス基板との界面に形成されていることがわかる。
　上述した密着性向上元素のうち好ましいのはＭｎ、Ｎｉであり、より好ましくはＭｎである。Ｍｎは、上述した界面での濃化現象が非常に強く発現される元素だからである。すなわち、Ｍｎは、Ｃｕ合金成膜時または成膜後の熱処理（例えば、ＳｉＯ2膜の絶縁膜を成膜する工程といった表示装置の製造過程における熱履歴を含む）によって膜の内側から外側（絶縁膜との界面など）に向って移動する。界面へのＭｎの移動は、熱処理による酸化によって生成するＭｎ酸化物が駆動力になって、更に一層促進される。その結果、絶縁膜との界面にＣｕ－Ｍｎの反応層（以下、「Ｍｎ反応層」と呼ぶ。）が全面的に密着性良く形成され、絶縁膜との密着性が著しく向上するものと考えられる。
　このようなＭｎ反応層などの上記濃化層（析出物も含む）は、好ましくは、スパッタリング法（詳細は後述する。）によるＣｕ合金成膜後、所定の加熱処理を行なうことによって得られる。ここで、「所定の加熱処理を行なう」とは、前述したように、密着性を考慮すれば約２５０℃以上で３０分間以上の加熱処理を意味し；更に酸化物半導体層との低い抵抗を再現性良く確実に確保するという観点からすれば、加熱処理の温度範囲を、特に約３００℃超５００℃以下に制御することを意味する。このよう加熱処理により、絶縁膜との界面に合金元素が拡散して濃化し易くなる。その後、酸化物半導体膜を成膜すれば良い。
　なお、上記の加熱処理は、Ｍｎ反応層などの上記濃化層の形成を目的に行うものであってもよいし、Ｃｕ合金膜形成後の熱履歴（例えば、窒化シリコン膜などの保護膜を成膜する工程）が、前記温度・時間を満たすものであってもよい。
　上記元素の含有量は２原子％以上２０原子％以下とすることが好ましい。上記元素の含有量が２原子％未満では、透明基板との密着性が不十分で満足な特性が得られないおそれがある。例えば上記元素の含有量が０．５％程度と少ない場合、条件によっては良好な密着性が得られる場合もあるが、再現性に欠けるおそれがある。そこで、本発明では、再現性をも考慮して上記元素の含有量の下限値を２原子％以上とした。これにより、測定条件等に因らず常に良好な密着性が得られる。一方、上記元素の含有量が２０原子％を超えると、Ｃｕ合金膜（配線膜）自体（第一層＋第二層）の電気抵抗率が高くなるほか、配線のエッチング時に残渣が発生するため、微細加工が難しくなるおそれがある。上記元素の含有量の好ましい下限値は３原子％、より好ましくは４原子％である。また、好ましい上限値は、１２原子％、より好ましくは１０原子％、さらに好ましくは４．０原子％（特に３．５原子％）である。
　上記元素の好ましい含有量は、厳密には、元素の種類によって異なり得る。元素の種類によって密着性および電気抵抗に対する負荷（影響）が異なるからである。例えば、Ｍｎは、３原子％以上１２原子％以下であることが好ましく、より好ましくは４原子％以上１０原子％以下である。
　本発明の好ましい第２の態様に用いられるＣｕ合金膜は、上記元素を含み、残部：Ｃｕおよび不可避不純物である。
　上記第一層（Ｙ）を構成するＣｕ合金は、更にＦｅおよび／またはＣｏを合計（単独の場合は単独の量）で、０．０２～１．０原子％の範囲で含有しても良く、これにより、低い電気抵抗率と透明基板との高い密着性が、一層向上するようになる。好ましい含有量は、０．０５原子％以上０．８原子％以下であり、より好ましくは０．１原子％以上０．５原子％以下である。
　上記Ｃｕ合金膜において、第二層（Ｘ）は、上記第一層（Ｙ）の上（直上）に形成されており、純Ｃｕ、または上記第一層（Ｙ）よりも電気抵抗率の低いＣｕを主成分とするＣｕ合金で構成されている。このような第二層（Ｘ）を設けることにより、Ｃｕ合金膜全体の電気抵抗率を低く抑えることができる。
　なお、Ｃｕを主成分とするＣｕ合金とは、Ｃｕ合金中にＣｕが最も多く含まれていることを意味する。
　このように本発明に用いられるＣｕ合金膜は、組成が異なる第二層（Ｘ）と第一層（Ｙ）の積層構成とすることによって所望の特性を発揮させるものであるが、これらの特性をより効果的に発揮させるためには、特に、第一層（Ｙ）の膜厚を制御することが有効である。具体的には、上記第一層（Ｙ）の膜厚は好ましくは１０ｎｍ以上であり、Ｃｕ合金膜全膜厚［第二層（Ｘ）と第一層（Ｙ）の合計の膜厚］に対して６０％以下とすることが好ましい。これにより、低い電気抵抗率と高い密着性が得られるほか、微細加工性がより効果的に発揮される。より好ましくは、第一層（Ｙ）の膜厚は２０ｎｍ以上であり、Ｃｕ合金膜全膜厚に対して５０％以下である。
　なお、第一層（Ｙ）の膜厚の上限は配線膜自体の電気抵抗率を主に考慮して適宜決定すれば良く、１００ｎｍ以下であることが好ましく、８０ｎｍ以下であることがより好ましい。また、Ｃｕ合金膜全膜厚に対する第一層（Ｙ）の比率の下限も特に限定されないが、透明基板との密着性向上を考慮すると、おおむね、１５％とすることが好ましい。
　上記第一層（Ｙ）の膜厚は、厳密には第一層（Ｙ）に含有される元素の種類によって異なり得る。元素の種類によって、密着性および電気抵抗に対する影響が異なるからである。例えばＭｎの場合、前記膜厚の下限は１０ｎｍ以上が好ましく、より好ましくは２０ｎｍ以上である。またＭｎの場合の前記膜厚の上限は８０ｎｍ以下が好ましく、より好ましくは５０ｎｍ以下である。またＮｉやＺｎの場合の前記膜厚の下限は、２０ｎｍ以上が好ましく、より好ましくは３０ｎｍ以上であり、上限は１００ｎｍ以下が好ましく、より好ましくは８０ｎｍ以下である。
　なお、Ｃｕ合金膜全体（第二層（Ｘ）＋第一層（Ｙ））の膜厚はおおむね、２００ｎｍ以上５００ｎｍ以下であることが好ましく、２５０ｎｍ以上４００ｎｍ以下であることがより好ましい。
　基板などとの更なる密着性向上のため、上記第一層（Ｙ）は更に酸素を含有しても良い。基板および／または絶縁と接触する第一層（Ｙ）に適量の酸素を導入することにより、その界面に、所定量の酸素を含む酸素含有層が介在され、これらとの間に強固な結合（化学的結合）が形成され、密着性が向上すると考えられる。
　上記作用を充分に発揮させるため、上記第一層（Ｙ）中に含まれる好ましい酸素量は、０．５原子％以上であり、より好ましくは１原子％以上、更に好ましくは２原子％以上、更により好ましくは４原子％以上である。一方、酸素量が過剰になり、密着性が向上し過ぎると、ウェットエッチングを行なった後に残渣が残り、ウェットエッチング性が低下する。また酸素量が過剰になると、Ｃｕ合金膜全体の電気抵抗が向上する。これらの観点を勘案し、上記第一層（Ｙ）中に含まれる酸素量は、好ましくは３０原子％以下、より好ましくは２０原子％以下、更に好ましくは１５原子％以下、更に一層好ましくは１０原子％以下である。
　このような酸素含有第一層（Ｙ）は、第一層（Ｙ）をスパッタリング法で成膜する際、酸素ガスを供給することによって得られる。酸素ガス供給源として、酸素（Ｏ2）のほか、酸素原子を含む酸化ガス（例えば、Ｏ3など）を用いることができる。具体的には、第一層（Ｙ）の成膜時には、スパッタリング法に通常用いられるプロセスガスに酸素を添加した混合ガスを用い、第二層（Ｘ）の成膜時には、酸素を添加せずにプロセスガスを用いてスパッタリングを行えば良い。第二層（Ｘ）は、電気抵抗率低減の観点から、酸素を含有しないことが好ましいからである。上記プロセスガスとしては、代表的には希ガス（例えばキセノンガス、アルゴンガス）が挙げられ、好ましくはアルゴンガスである。また、第一層（Ｙ）の成膜時にプロセスガス中の酸素ガス量を変化させれば、酸素含有量が異なる複数の下地層を形成できる。
　上記第一層（Ｙ）中の酸素量は、プロセスガス中に占める酸素ガスの混合比率によって変化し得るため、導入したい酸素量に応じて、上記の混合比率を適宜適切に変えればよい。例えば、上記第一層（Ｙ）層中に１原子％の酸素を導入したい場合には、おおむね、その約１０倍の酸素量をプロセスガス中に混合し、プロセスガス中に占める酸素ガスの比率を約１０体積％とすることが好ましい。
　本発明の好ましい第２の態様に用いられるＣｕ合金膜は、基板および／または絶縁膜との密着性に優れているため、これらと直接接触する配線膜および電極用の膜として好適に用いられる。本発明では、好ましくは、ソース電極および／またはドレイン電極が上記Ｃｕ合金膜で構成されており、その他の配線部（例えばゲート電極）の成分組成については特に限定されない。例えば、図１において、ゲート電極、走査線（図示せず）、信号線におけるドレイン配線部（図示せず）も、上記Ｃｕ合金膜で構成されていても良く、この場合、ＴＦＴ基板におけるＣｕ合金配線の全てを同一成分組成とすることができる。
　上記積層構造からなるＣｕ合金膜は、スパッタリング法によって形成することが好ましい。具体的には、上記の第一層（Ｙ）を構成する材料をスパッタリング法により成膜して第一層（Ｙ）を形成した後、その上に、上記の第二層（Ｘ）を構成する材料をスパッタリング法により成膜して第二層（Ｘ）を形成し、積層構成とすればよい。このようにしてＣｕ合金積層膜を形成した後、所定のパターニングを行ってから、断面形状をカバレッジの観点から好ましくはテーパ角度４５～６０°程度のテーパ状に加工することが好ましい。
　スパッタリング法を用いれば、スパッタリングターゲットとほぼ同じ組成のＣｕ合金膜を成膜できる。そこでスパッタリングターゲットの組成を調整することによって、Ｃｕ合金膜の組成を調整できる。スパッタリングターゲットの組成は、異なる組成のＣｕ合金ターゲットを用いて調整しても良いし、あるいは、純Ｃｕターゲットに合金元素の金属をチップオンすることによって調整しても良い。
　なおスパッタリング法では、成膜したＣｕ合金膜の組成とスパッタリングターゲットの組成との間でわずかにズレが生じることがある。しかしそのズレは概ね数原子％以内である。そこでスパッタリングターゲットの組成を最大でも±１０原子％の範囲内で制御すれば、所望の組成のＣｕ合金膜を成膜できる。
　以上、本発明の好ましい第２の態様を最も特徴付けるＣｕ合金膜について説明した。
　本発明の好ましい第２の態様においては、上記Ｃｕ合金膜に特徴があり、その他の構成要件は特に限定されない。
　本発明の好ましい第３の態様として、前記配線膜と基板との間に絶縁膜を備え、前記配線膜が、Ｍｎ、Ｎｉ、Ｚｎ、Ａｌ、Ｔｉ、Ｍｇ、Ｃａ、Ｗ、およびＮｂよりなる群から選択される少なくとも１種の元素を含有するＣｕ合金膜であり、且つ、前記基板および前記絶縁膜のうち少なくとも１つ、並びに前記半導体層と直接接続されている配線構造が挙げられる。これは、本発明者らが、ＴＦＴの半導体層としてＩＧＺＯなどの酸化物半導体を用いた、図１に示す構造（基板側から順に、絶縁膜と、Ｃｕ合金膜と、薄膜トランジスタの酸化物半導体層と、を備えた配線構造）に適用可能であり、ＴｉやＭｏなどの高融点金属（バリアメタル層）を省略してＣｕ合金膜を、基板および／または絶縁膜と電気的に直接接続しても、これらとの密着性に優れており、しかも、膜自体の電気抵抗も低く、酸化物半導体層や画素電極を構成する透明導電膜とのコンタクト抵抗も低く抑えられた新規な表示装置用Ｃｕ合金膜（以下、ダイレクトコンタクト用Ｃｕ合金膜と呼ぶ場合がある。）を備えた配線構造を提供するため、検討を重ねてきた結果、上記配線構造に用いられるＣｕ合金膜として、（Ｉ）Ｍｎ、Ｎｉ、Ｚｎ、Ａｌ、Ｔｉ、Ｍｇ、Ｃａ、Ｗ、およびＮｂよりなる群から選択される少なくとも１種の元素（以下、密着性向上元素と呼び、「Ｘ１」で代表させる場合がある。）を含有するＣｕ－Ｘ１合金膜を用いるか、（ＩＩ）好ましくは、上記密着性向上元素としてＭｎを含み、更に、Ｂ、Ａｇ、Ｃ、Ｗ、Ｃａ、およびＭｇよりなる群から選択される少なくとも１種の元素（以下、「Ｘ２」で代表させる場合がある。）を含むＣｕ－Ｘ１－Ｘ２合金膜を用いれば所期の目的が達成されることを見出したことに起因する。上記Ｃｕ合金膜は、基板および／または絶縁膜、並びに半導体層と、電気的に直接接続されていることが好ましい。
　上記のＣｕ合金膜は、好ましくは画素電極を構成する透明導電膜（代表的にはＩＴＯやＩＺＯなど）と直接接続されている（図１を参照）。また、上記密着性向上元素の好ましい含有量は、おおむね、０．５～１０原子％であり、特にＭｎを含むものは、基板および／または絶縁膜との密着性に非常に優れている。これは、基板および／または絶縁膜との界面にＭｎの一部が析出および／または濃化したＣｕ－Ｍｎ反応層が形成されるためと推察される。このような密着性に優れたＣｕ合金膜は、Ｃｕ合金膜の成膜後に、約２５０℃以上の温度で５分間以上の加熱処理を行なうことによって作製することが好ましい。
　以下、前述した図１を参照しながら、本発明の配線構造およびその製造方法の好ましい実施形態を説明するが、本発明はこれに限定されない。なお、図１では、ボトムゲート型の例を示しているが、これに限定されず、トップゲート型も含まれる。また、図１では、酸化物半導体層の代表例としてＩＧＺＯを用いているが、これに限定されず、液晶表示装置などの表示装置に用いられる酸化物半導体をすべて用いることができる。
　図１に示すＴＦＴ基板は、基板側から順に、ゲート電極（図ではＣｕ合金）、ゲート絶縁膜（図ではＳｉＯ2）、ソース電極・ドレイン電極（図ではＣｕ合金、詳細は後述する。）、チャネル層（酸化物半導体層、図ではＩＧＺＯ）、保護層（図ではＳｉＯ2）を順次積層した配線構造（ボトムゲート型）を有している。ここで、図１の保護層はＳｉＯＮであっても良く、同様に、ゲート絶縁膜はＳｉＯＮであっても良い。前述したように、酸化物半導体は、還元雰囲気下ではその優れた特性が失われるため、酸化性雰囲気下で成膜可能なＳｉＯ2（ＳｉＯＮ）の使用が推奨されるからである。あるいは、保護層またはゲート絶縁膜のいずれか一方はＳｉＮであっても良い。
　（Ｃｕ－Ｘ１合金膜）
　本発明の好ましい第３の態様の特徴部分は、上述した密着性向上元素Ｘ１、すなわち、Ｍｎ、Ｎｉ、Ｚｎ、Ａｌ、Ｔｉ、Ｍｇ、Ｃａ、Ｗ、およびＮｂよりなる群から選択される少なくとも１種の元素を含むＣｕ－Ｘ１合金を用いたところにある。これらの密着性向上元素Ｘ１は単独で含有しても良いし、２種以上を併用しても良い。これらの密着性向上元素Ｘ１は、Ｃｕ金属には固溶するがＣｕ酸化膜には固溶しない元素として選択されたものである。あるいは、上記の密着性向上元素Ｘ１は、ガラス基板などの基板や絶縁膜を構成する元素（例えば、ＳｉＯ2）との間で化学的な結合を形成（具体的には、化学吸着や界面反応層などを形成）し易い元素であり得る。これらの元素が固溶しているＣｕ合金が成膜過程の熱処理等によって酸化されると、上記元素は拡散して粒界や界面に濃化し、この濃化層によって、基板および／または絶縁膜との密着性が向上すると考えられる。その結果、バリアメタルを介在させずにＣｕ合金膜を基板などと直接接続しても、充分な密着性を確保することができ、液晶ディスプレイの階調表示などの表示性能の劣化を防止できる。濃化層とは、上記密着性向上元素が高濃度で存在している層であり、具体的にはＣｕ合金膜のマトリックス中の１．１倍以上の濃度で上記密着性向上元素が存在している層である。
　上述したように、図６、図７はＣｕ合金膜（４原子％Ｍｎ－Ｃｕ合金：膜厚５０ｎｍ）とガラス基板との界面近傍のＴＥＭ画像（倍率：１５万倍 ）であり（図７は図６の一部拡大画像　倍率：１５０万倍）、図８は該断面ＴＥＭ画像をＥＤＸライン分析した結果を示すグラフである。図８からも濃化層がＣｕ合金膜とガラス基板との界面に形成されていることがわかる。
　上記密着性向上元素Ｘ１として好ましいのは、Ｍｎ、Ｎｉ、Ｔｉ、Ａｌ、Ｍｇであり、より好ましくはＭｎ、Ｎｉであり、更に好ましくはＭｎである。
　上記元素について、密着性が向上する推定メカニズムを説明すると、まず、Ｍｎは、上述した界面での濃化現象が非常に強く発現される元素であると推察される。すなわち、Ｍｎは、Ｃｕ合金成膜時または成膜後の熱処理（例えば、ＳｉＯ2膜の絶縁膜を成膜する工程といった表示装置の製造過程における熱履歴を含む）によって膜の内側から外側（絶縁膜との界面など）に向って移動する。界面へのＭｎの移動は、熱処理による酸化によって生成するＭｎ酸化物が駆動力になって、更に一層促進される。その結果、絶縁膜との界面にＣｕ－Ｍｎの反応層（以下、「Ｍｎ反応層」と呼ぶ。）が部分的または全面的に密着性良く形成され、絶縁膜との密着性が著しく向上するものと考えられる。
　このようなＭｎ反応層などの上記濃化層（析出物も含む）は、好ましくは、スパッタリング法（詳細は後述する。）によるＣｕ合金成膜後、約２５０℃以上で５分間以上の加熱処理を行なうことによって得られる。このような加熱処理により、絶縁膜との界面に合金元素が拡散して濃化し易くなるからである。その後、酸化物半導体膜を成膜すれば良い。
　なお、上記の加熱処理は、Ｍｎ反応層などの上記濃化層の形成を目的に行うものであってもよいし、Ｃｕ合金膜形成後の熱履歴（例えば、ＳｉＮ膜などの保護膜を成膜する工程）が、前記温度・時間を満たすものであってもよい。
　一方、Ｔｉ、Ａｌ、Ｍｇはいずれも、ガラス基板の主成分であるＳｉＯ２と反応を起こし、化合物を形成可能な元素であると推察される。具体的には、ＡｌおよびＭｇは、温度：２０～３００℃、圧力：１ａｔｍの系において、ＳｉＯ２と反応し、Ｓｉ－Ａｌ－Ｏ、Ｓｉ－Ｍｇ－Ｏの複合酸化物をそれぞれ形成すると考えられる。またＴｉは、温度：２０～３００℃、圧力：１ａｔｍの系において、ＳｉＯ２と反応し、ＴｉＳｉまたはＴｉＳｉ２の酸化物を形成すると考えられる。
　上記Ｔｉなどの元素は、Ｃｕ中の拡散係数がＣｕの自己拡散係数よりも大きく、少量を含有させただけでも、成膜後の加熱によりガラス基板との界面に拡散濃化し、界面でＳｉＯ２と反応を起こして化学的な結合を形成し、ガラス基板との密着性を飛躍的に向上させると考えられる。
　上記密着性向上元素Ｘ１の含有量（単独で含有する場合は単独の量であり、２種以上を含有する場合は合計量である。）は、好ましくは０．５原子％以上とする。上記元素の含有量が０．５原子％未満では、基板および／または絶縁膜との密着性が不十分で満足な特性が得られないおそれがある。例えば上記元素の含有量が０．５％程度と少ない場合、条件によっては良好な密着性が得られる場合もあるが、再現性に欠けるおそれがある。そこで、本発明の好ましい第３の態様では、再現性をも考慮して上記元素の含有量の好ましい下限を０．５原子％とした。これにより、測定条件等に因らず常に良好な密着性が得られる。基板などとの密着性向上を考慮すれば、上記密着性向上元素の含有量は多いほど良いが、上記元素の含有量が１０原子％を超えると、Ｃｕ合金膜（配線膜）自体の電気抵抗率が高くなるほか、さらに添加量が増えると配線のエッチング時に残渣が発生するため、微細加工が難しくなるおそれがある。上記元素のより好ましい含有量は、１原子％以上３原子％以下であり、更に好ましくは、１原子％以上２原子％以下である。
　上記Ｃｕ合金膜における各合金元素の含有量は、例えばＩＣＰ発光分析（誘導結合プラズマ発光分析）法によって求めることができる。
　上述したように、上記Ｃｕ－Ｘ１含有合金膜は、成膜後に熱処理を施すことによって、格段に優れた密着力が得られる。これは、成膜後の熱処理（熱エネルギー）により、合金元素（Ｘ１）のガラス基板界面への濃化、および界面での化学結合形成が促進されるためであると推察される。
　上記熱処理の条件は、温度が高いほど、また保持時間が長いほど、密着性向上に有効に作用する。しかし、熱処理温度はガラス基板の耐熱温度以下にする必要があり、また、保持時間が過度に長いと、表示装置（液晶ディスプレイ等）の生産性の低下を招く。よって、上記熱処理の条件は、おおむね、温度：２５０～４５０℃、保持時間：３０～１２０分間の範囲内とすることが好ましい。この熱処理は、Ｃｕ－Ｘ含有合金膜の電気抵抗率低減にも有効に作用するため、低電気抵抗を実現させる観点からも好ましい。
　前記熱処理は、密着性の更なる向上を目的に行う熱処理であってもよいし、前記Ｃｕ－Ｘ１合金膜形成後の熱履歴が、上記温度・時間を満たすものであってもよい。
　本発明の好ましい第３の態様に用いられるＣｕ－Ｘ１合金膜は、上記元素を含み、残部：Ｃｕおよび不可避不純物である。
　（Ｃｕ－Ｘ１－Ｘ２合金膜）
　本発明の好ましい第３の態様に用いられるＣｕ合金膜は、上記密着性向上元素Ｘ１のほかに、更に、Ｂ、Ａｇ、Ｃ、Ｗ、Ｃａ、およびＭｇよりなる群から選択される少なくとも１種の元素Ｘ２を含んでいてもよい。上記元素Ｘ２は、基板などとの密着性の更なる向上や、Ｃｕ合金膜自体の電気抵抗率低減化に寄与する元素である。上記元素Ｘ２のうち、好ましいのはＢ、Ａｇ、Ｍｇ、Ｃａであり、より好ましくはＢ、Ａｇである。
　上記元素Ｘ２の作用は、特に、密着性向上元素Ｘ１としてＭｎを０．５原子％以上含む場合に顕著に発揮され、その場合における上記元素Ｘ２の含有量（単独量または合計量）は０．３原子％以上であることが好ましい。より好ましくは０．５原子％以上である。ただし、過剰に添加しても上記作用が飽和し、逆に電気抵抗率が増加する恐れがあるため、上記元素Ｘ２の含有量の上限は、５原子％とすることが好ましく、２原子％とすることがより好ましい。
　本発明の好ましい第３の態様に用いられる上記Ｃｕ合金膜は、スパッタリング法によって成膜することが好ましい。スパッタリング法とは、真空中にＡｒ等の不活性ガスを導入し、基板とスパッタリングターゲット（以後、ターゲットという場合がある）との間でプラズマ放電を形成し、該プラズマ放電によりイオン化したＡｒを上記ターゲットに衝突させて、該ターゲットの原子をたたき出し基板上に堆積させて薄膜を作製する方法である。スパッタリング法を用いれば、スパッタリングターゲットとほぼ同じ組成のＣｕ合金膜を成膜できる。すなわち、イオンプレーティング法や電子ビーム蒸着法、真空蒸着法で形成された薄膜よりも、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成でき、かつａｓ－ｄｅｐｏｓｉｔｅｄ状態で合金元素が均一に固溶した薄膜を形成できるため、高温耐酸化性を効果的に発現できる。スパッタリング法としては、例えばＤＣスパッタリング法、ＲＦスパッタリング法、マグネトロンスパッタリング法、反応性スパッタリング法等のいずれのスパッタリング法を採用してもよく、その形成条件は、適宜設定すればよい。
　上記スパッタリング法で、例えば、上記Ｃｕ－Ｘ１合金膜を形成するには、上記ターゲットとして、上記の密着性向上元素Ｘ１を所定量含有するＣｕ合金からなるものであって、所望のＣｕ－Ｘ１合金膜と同一の組成のスパッタリングターゲットを用いれば、組成ズレすることなく、所望の成分・組成のＣｕ－Ｘ１合金膜を形成することができるのでよい。スパッタリングターゲットの組成は、異なる組成のＣｕ合金ターゲットを用いて調整しても良いし、あるいは、純Ｃｕターゲットに合金元素の金属をチップオンすることによって調整しても良い。
　なおスパッタリング法では、成膜したＣｕ合金膜の組成とスパッタリングターゲットの組成との間でわずかにズレが生じることがある。しかしそのズレは概ね数原子％以内である。そこでスパッタリングターゲットの組成を最大でも±１０原子％の範囲内で制御すれば、所望の組成のＣｕ合金膜を成膜できる。
　ターゲットの形状は、スパッタリング装置の形状や構造に応じて任意の形状（角型プレート状、円形プレート状、ドーナツプレート状など）に加工したものが含まれる。
　上記ターゲットの製造方法としては、溶解鋳造法や粉末焼結法、スプレイフォーミング法で、Ｃｕ基合金からなるインゴットを製造して得る方法や、Ｃｕ基合金からなるプリフォーム（最終的な緻密体を得る前の中間体）を製造した後、該プリフォームを緻密化手段により緻密化して得られる方法が挙げられる。
　本発明の好ましい第３の態様に用いられるＣｕ合金膜は、基板および／または絶縁膜との密着性に優れているため、これらと直接接触する配線膜および電極用の膜として好適に用いられる。本発明の好ましい第３の態様では、好ましくは、ソース電極および／またはドレイン電極が上記Ｃｕ合金膜で構成されており、その他の配線部（例えばゲート電極）の成分組成については特に限定されない。例えば、図１において、ゲート電極、走査線（図示せず）、信号線におけるドレイン配線部（図示せず）も、上記Ｃｕ合金膜で構成されていても良く、この場合、ＴＦＴ基板におけるＣｕ合金配線の全てを同一成分組成とすることができる。
　以上、本発明の好ましい第３の態様を最も特徴付けるＣｕ合金膜について説明した。
　本発明の好ましい第３の態様は、上記Ｃｕ合金膜に特徴があり、その他の構成要件は特に限定されない。
　本発明の好ましい第４の態様として、前記配線膜と基板との間に絶縁膜を備え、前記配線膜がＣｕ膜である配線構造が挙げられる。
　本発明の好ましい第４の態様の配線構造は、基板側から順に、酸化シリコンや酸窒化シリコンなどから主に構成されている絶縁膜と、Ｃｕ膜と、薄膜トランジスタの酸化物半導体層と、を備えている。本発明の好ましい第４の態様では、前述した非特許文献１（ソース－ドレイン電極用にＡｌ材料を使用）と異なり、電気抵抗率の低いＣｕをソース－ドレイン電極用材料として用いているため、膜自体の電気抵抗も低く、酸化物半導体層や画素電極を構成する透明導電膜とのコンタクト抵抗も低く抑えられる。特に本発明の好ましい第４の態様では、Ｃｕ膜成膜後の加熱温度を所定範囲に制御しているため、酸化物半導体層との低いコンタクト抵抗を、再現性良く確実に確保することができるようになった。
　本明細書において「Ｃｕ膜」とは、純Ｃｕで構成された膜を意味し、純Ｃｕとは、Ｃｕの含有量がおおむね、９９％以上のものを意味する。上記要件を満足する限り、純Ｃｕは、例えば、Ｆｅおよび／またはＣｏを合計（単独の場合は単独の量）で、０．０２～１．０原子％の範囲で含有しても良い。
　上記のＣｕ膜は、好ましくは酸化物半導体層と直接接続されている。
　上記のＣｕ膜は、好ましくは画素電極を構成する透明導電膜（代表的にはＩＴＯやＩＺＯなど）と直接接続されている（図２を参照）。
　以下、前述した図２を参照しながら、本発明の好ましい第４の態様の配線構造およびその製造方法の好ましい実施形態を説明するが、本発明はこれに限定されない。なお、図２では、ボトムゲート型の例を示しているが、これに限定されず、トップゲート型も含まれる。また、図２では、酸化物半導体層の代表例としてＩＧＺＯを用いているが、これに限定されず、液晶表示装置などの表示装置に用いられる酸化物半導体をすべて用いることができる。
　図２に示すＴＦＴ基板は、基板側から順に、ゲート電極（図ではＣｕ）、ゲート絶縁膜（図ではＳｉＯ2）、ソース電極・ドレイン電極（図ではＣｕ）、チャネル層（酸化物半導体層、図ではＩＧＺＯ）、保護層（図ではＳｉＯ2）を順次積層した配線構造（ボトムゲート型）を有している。ゲート電極や、ソース電極・ドレイン電極を構成する配線膜は、Ｃｕで構成されている。ここで、図２の保護層は酸窒化シリコンであっても良く、同様に、ゲート絶縁膜は酸窒化シリコンであっても良い。前述したように、酸化物半導体は、還元雰囲気下ではその優れた特性が失われるため、酸化性雰囲気下で成膜可能な酸化シリコン（酸窒化シリコン）の使用が推奨されるからである。あるいは、保護層またはゲート絶縁膜のいずれか一方は窒化シリコンであっても良い。
　図２において、ソース電極・ドレイン電極を構成するＣｕ膜は、ＭｏやＣｒなどの高融点金属を介して、基板および／または絶縁膜と接触しているため、これらとの密着性が向上する。一方、上記のＣｕ膜は、酸化物半導体層と直接接続されている。本発明の好ましい第４の態様によれば、Ａｌに比べて電気抵抗率が低く、酸化物半導体層および／または画素電極を構成する透明導電膜とのコンタクト抵抗も低く抑えられるという、Ｃｕ本来の特性が発揮される。更に本発明の好ましい第４の態様では、Ｃｕ成膜後の加熱処理を、おおむね、３００℃超４５０℃以下の範囲内に制御しているため、Ｃｕ膜と酸化物半導体層との低いコンタクト抵抗を、再現性良く確実に確保することができる。後記する実施例で実証したように、３００℃以下の温度で加熱処理を行なうと、酸化物半導体層とのコンタクト抵抗にバラツキが生じることが判明した。
　上述した好ましい第１～４の態様を含め、本発明の配線構造における上記酸化物半導体層としては、液晶表示装置などに用いられる酸化物半導体であれば特に限定されず、例えば、Ｉｎ、Ｇａ、Ｚｎ、Ｔｉ、およびＳｎよりなる群から選択される少なくとも１種の元素を含む酸化物からなるものが用いられる。具体的には上記酸化物として、Ｉｎ酸化物、Ｉｎ－Ｓｎ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｚｎ酸化物、Ｉｎ－Ｇａ酸化物、Ｚｎ－Ｓｎ酸化物、Ｚｎ－Ｇａ酸化物、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｚｎ酸化物、Ｔｉ酸化物等の透明酸化物やＺｎ－Ｓｎ酸化物にＡｌやＧａをドーピングしたＡＺＴＯやＧＺＴＯが挙げられる。
　また、画素電極を構成する透明導電膜としては、液晶表示装置などに通常用いられる酸化物導電膜が挙げられ、例えば、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎよりなる群から選択される少なくとも１種の元素を含む酸化物からなる導電膜が挙げられる。代表的には、アモルファスＩＴＯやｐｏｌｙ－ＩＴＯ、ＩＺＯ、ＺｎＯなどが例示される。
　また、ゲート絶縁膜などの絶縁膜や、酸化物半導体の上に形成される保護膜（以下、絶縁膜で代表させる場合がある。）は特に限定されず、通常用いられるもの、例えば、窒化シリコン、酸化シリコン、酸窒化シリコンなどが挙げられる。ただし、酸化物半導体の特性を有効に発揮させるという観点からすれば、酸性雰囲気下で成膜が可能な酸化シリコンや酸窒化シリコンの使用が好ましい。詳細には、上記絶縁膜は、酸化シリコンのみから構成されている必要は必ずしもなく、酸化物半導体の特性を有効に発揮させる程度の酸素を少なくとも含む絶縁性の膜であれば、本発明に用いることができる。例えば、酸化シリコンの表面のみが窒化されたものや、Ｓｉの表面のみが酸化されたものなどを用いても良い。絶縁膜が酸素を含んでいる場合、当該絶縁膜の厚さは、おおむね、０．１７ｎｍ以上３ｎｍ以下であることが好ましい。また、酸素含絶縁膜中の酸素原子数（［Ｏ］）とＳｉ原子数（［Ｓｉ］）との比（［Ｏ］／［Ｓｉ］）の最大値は、おおむね、０．３以上２．０以下の範囲内であることが好ましい。
　基板は、液晶表示装置などに用いられるものであれば特に限定されない。代表的には、ガラス基板などに代表される透明基板が挙げられる。ガラス基板の材料は表示装置に用いられるものであれば特に限定されず、例えば、無アルカリガラス、高歪点ガラス、ソーダライムガラスなどが挙げられる。あるいは、フレキシブル樹脂フィルム、金属ホイルなどを用いることもできる。
　上記配線構造を備えた表示装置を製造するにあたっては、本発明の規定を満たし、かつＣｕ合金膜やＡｌ合金膜の熱処理・熱履歴条件を上述した推奨される条件とすること以外は、特に限定されず、表示装置の一般的な工程を採用すればよい。
　以下、実施例を挙げて本発明をより具体的に説明するが、本発明は以下の実施例によって制限されず、上記・下記の趣旨に適合し得る範囲で適切に改変して実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
　（実施例１－１）
　無アルカリガラス板（板厚：０．７ｍｍ）を基板とし、その表面に、表１に示す種々の合金組成のＡｌ合金膜（残部：Ａｌおよび不可避的不純物）を、ＤＣマグネトロン・スパッタ法によって成膜した。成膜条件は以下のとおりである。なお、スパッタリングターゲットとしては、真空溶解法で作製した種々の組成のＡｌ合金ターゲットを用いた。
　（Ａｌ合金膜の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝２ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）、または２００℃で３０分加熱
　　　・膜厚＝３００ｎｍ
　上記Ａｌ合金膜における各合金元素の含有量は、ＩＣＰ発光分析（誘導結合プラズマ発光分析）法によって求めた。
　上記のようにして成膜したＡｌ合金膜を用い、熱処理後のＡｌ合金膜自体の電気抵抗率、並びにＡｌ合金膜を透明画素電極（ＩＴＯ）、酸化物半導体（ＩＧＺＯ、ＩＺＯ）に直接接続したときのダイレクト接触抵抗（ＩＴＯとのコンタクト抵抗、ＩＧＺＯとのコンタクト抵抗、またはＩＺＯとのコンタクト抵抗）を、それぞれ下記に示す方法で測定した。
　（１）熱処理後のＡｌ合金膜自体の電気抵抗率
　上記Ａｌ合金膜に対し、不活性ガス雰囲気中、２５０℃で１５分間の熱処理を施してから、４探針法で電気抵抗率を測定した。そして下記基準で、熱処理後のＡｌ合金膜自体の電気抵抗率の良否を判定した。
　（判定基準）
　　　○：５．０μΩ・ｃｍ未満
　　　×：５．０μΩ・ｃｍ以上
　（２）透明画素電極（ＩＴＯ）とのコンタクト抵抗
　上記のようにして成膜したＡｌ合金膜に対し、フォトリソグラフィ、エッチングを順次施して図９に示す電極パターンを形成した。次いで、ＣＶＤ装置にて膜厚：３００ｎｍの窒化シリコン（ＳｉＮｘ）膜を形成した。このときの成膜温度は、表１に示すように２５０℃または３２０℃で行った。また、成膜時間はいずれも、１５分である。このときの熱履歴により、合金元素を析出物として析出させた。続いて、フォトリソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）装置でのエッチングを行って、ＳｉＮ膜にコンタクトホールを形成した。コンタクトホール形成後、レジストを除去し、アルカリ溶液（ＡＺ　エレクトロニックマテリアルズ株式会社のＡＺ　３００ＭＩＦデベロッパー（２．３８ｗｔ％）を薄めて０．４％にした水溶液）でＡｌ合金薄膜表面を室温でウェット処理することによりエッチングを施した。次に、Ａｌ合金薄膜の凸部の粗さＲｚ［ＪＩＳ　Ｂ０６０１（２００１）に基づく最大高さ粗さＲｚ］を測定した。最大高さ粗さＲｚの測定は、ミツトヨ製表面粗さ測定器　ＳＪ－３０１を使用して測定した。評価長さは４ｍｍとし、下記基準で、最大高さ粗さＲｚの良否を判定した。
　（判定基準）
　　　○：５ｎｍ以上
　　　×：５ｎｍ未満
　その後、ＩＴＯ膜（透明導電膜）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って１０μｍ角のコンタクト部分が５０個直列につながったコンタクトチェーンパターン（図９を参照）を形成した。図９において、Ａｌ合金およびＩＴＯの線幅は８０μｍである。
　（ＩＴＯ膜の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝０．８ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝２００ｎｍ
　上記コンタクトチェーンの全抵抗（コンタクト抵抗、接続抵抗）を、ＨＥＷＬＥＴＴ　ＰＡＣＫＡＲＤ　４１５６Ａ及びＡｇｉｌｅｎｔ　Ｔｅｃｈｎｏｌｏｇｉｅｓ　４１５６ＣのＰｒｅｃｉｓｉｏｎ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｐａｒａｍｅｔｅｒ　Ａｎａｌｙｚｅｒを用いて、該コンタクトチェーンパターンの両端のパッド部にプローブを接触させ、２端子測定にてＩ－Ｖ特性を測定することによって求めた。そして、コンタクト１個に換算したコンタクト抵抗値を求め、下記基準で、ＩＴＯとのダイレクト接触抵抗（ＩＴＯとのコンタクト抵抗）の良否を判定した。本実施例では、○または△を合格とした。
　（判定基準）
　　　○：１０００Ω未満
　　　△：１０００Ω以上３０００Ω未満
　　　×：３０００Ω以上
　（３）透明画素電極（ＩＺＯ）とのコンタクト抵抗
　ＩＴＯに代えてＩＺＯを用いた以外は、前述した（２）ＩＴＯとのコンタクト抵抗の場合と同様にして、Ａｌ合金膜に対して種々の熱処理を行い、ウェット処理してエッチングを施してＡｌ合金薄膜の凸部の最大高さ粗さＲｚを測定した。
　その後、ＩＺＯ膜（透明導電膜）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って１０μｍ角のコンタクト部分が５０個直列につながったコンタクトチェーンパターン（図９を参照）を形成した。図９において、Ａｌ合金およびＩＺＯの線幅は８０μｍである。
（ＩＺＯ膜の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝０．８ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝２００ｎｍ
　上記コンタクトチェーンの全抵抗（コンタクト抵抗、接続抵抗）を、前述した（２）と同様にして測定し、コンタクト１個に換算したコンタクト抵抗値を求め、下記基準で、ＩＺＯとのダイレクト接触抵抗（ＩＺＯとのコンタクト抵抗）の良否を判定した。本実施例では、○または△を合格とした。
（判定基準）
○：１０００Ω未満
△：１０００Ω以上３０００Ω未満
×：３０００Ω以上
　（４）酸化物半導体（ＩＧＺＯ）とのコンタクト抵抗
　図１０に示す電極パターンを用いたこと以外は前述した（２）ＩＴＯとのコンタクト抵抗の場合と同様にして、Ａｌ合金膜に対して種々の熱処理を行い、ウェット処理してエッチングを施してＡｌ合金薄膜の凸部の最大高さ粗さＲｚを測定した。
　その後、ＩＧＺＯ膜をスパッタリングで下記の条件で成膜し、フォトリソグラフィとパターンニングを行って８０μｍ角のコンタクトが１００個直列につながったコンタクトチェーンパターンを形成した。図１０において、Ａｌ合金およびＩＧＺＯの線幅は８０μｍである。ＩＧＺＯのスパッタリングターゲットに用いた組成はＩｎ：Ｇａ：Ｚｎ＝１：１：１と２：２：１のものを用いた。
　（酸化物半導体の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝５ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝１００ｎｍ
　上記コンタクトチェーンの全抵抗（コンタクト抵抗、接続抵抗）を、前述した（２）と同様にして測定し、コンタクト１個に換算したコンタクト抵抗値を求め、下記基準で、ＩＧＺＯとのダイレクト接触抵抗（ＩＧＺＯとのコンタクト抵抗）の良否を判定した。本実施例では、○または△を合格とした。
　（判定基準）
　　　○：１０００Ω未満
　　　△：１０００Ω以上３０００Ω未満
　　　×：３０００Ω以上
　（５）酸化物半導体（ＺＴＯ）とのコンタクト抵抗
　図１０に示す電極パターンを用いたこと以外は前述した（２）ＩＴＯとのコンタクト抵抗の場合と同様にして、Ａｌ合金膜に対して種々の熱処理を行い、ウェット処理してエッチングを施してＡｌ合金薄膜の凸部の最大高さ粗さＲｚを測定した。
　その後、ＺＴＯ膜をスパッタリングで下記の条件で成膜し、フォトリソグラフィとパターンニングを行って８０μｍ角のコンタクトが１００個直列につながったコンタクトチェーンパターンを形成した。図１０において、Ａｌ合金およびＺＴＯの線幅は８０μｍである。ＺＴＯのスパッタリングターゲットに用いた組成はＺｎ：Ｓｍ＝２：１のものを用いた。
　（酸化物半導体の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝５ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝１００ｎｍ
　上記コンタクトチェーンの全抵抗（コンタクト抵抗、接続抵抗）を、前述した（２）と同様にして測定し、コンタクト１個に換算したコンタクト抵抗値を求め、下記基準で、ＺＴＯとのダイレクト接触抵抗（ＺＴＯとのコンタクト抵抗）の良否を判定した。本実施例では、○または△を合格とした。
　（判定基準）
　　　○：１０００Ω未満
　　　△：１０００Ω以上３０００Ω未満
　　　×：３０００Ω以上
　（６）析出物密度
　析出物の密度は走査電子顕微鏡の反射電子像を用いて求めた。具体的には、１視野（１００μｍ２）内の析出物の個数を測定し、３視野の平均値を求め、下記基準で、析出物密度の良否を判定した。本実施例では、○または△を合格とした。
（判定基準）
○：４０個以上
△：３０個以上４０個未満
×：３０個未満
　これらの結果を表１、表２にまとめて示す。
　表１において、「加熱成膜（２００℃）」の欄はＡｌ合金成膜時の基板温度を意味し、「○」は基板温度を２００℃にした例、「－」は基板温度を室温とした例である。
　また、表１において、「Ａｌ合金膜の表面粗さＲｚ」の欄には、ＩＴＯ、ＩＺＯ、及びＩＧＺＯと直接接続するＡｌ合金膜のＲｚの結果をまとめて示しており、「○」は、両方の判定結果が○（Ｒｚ５ｎｍ以上）を意味し、「×」は、両方の判定結果がいずれも×（Ｒｚ５ｎｍ未満）を意味する。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　表１、表２に示す結果より、以下のように考察することができる。
　まず、本発明で規定するＡｌ合金（Ｎｉおよび／またはＣｏ、更にはＣｕおよび／またはＧｅ、更には希土類元素）を用いると、低い電気抵抗率を維持したまま、純Ａｌ（Ｎｏ．１）を用いた場合に比べ、ＩＧＺＯ（酸化物半導体）、ＺＴＯ（酸化物半導体）、ＩＴＯ（透明導電膜）、及びＩＺＯ（透明導電膜）とのコンタクト抵抗を低減させることができた（Ｎｏ．３～５、８～１０、１３～１９、２２～２５、２７、２８、３１～３４、３７～４０、４２～４４、４６、４８～５０を参照）。
　詳細には、これらＡｌ合金膜とＩＧＺＯ、ＩＴＯまたはＩＺＯとの界面には、Ｎｉおよび／またはＣｏの析出物／濃化層が形成されており、当該Ａｌ合金膜の表面粗さＲｚは、いずれも５ｎｍ以上であった。熱処理条件に関して言えば、Ｎｏ．１３のようにＡｌ合金成膜時の基板温度を２００℃に加熱し（加熱成膜）、その後の熱処理は行なわない場合；例えばＮｏ．３～５、８～１０、１４、１６、２４、２５、２７またはＮｏ．２８のように基板は加熱せずに（室温のまま）、Ａｌ合金成膜後の加熱温度を２５０℃または３２０℃に高めた場合；Ｎｏ．１５またはＮｏ．１７のように基板温度を２００℃に加熱し（加熱成膜）、Ａｌ合金成膜後の加熱温度を２５０℃または３２０℃に高めた場合のいずれにおいても、Ａｌ合金膜の表面粗さＲｚは５ｎｍ以上となり、コンタクト抵抗が低く抑えられていた。なお、Ｎｏ．１３のように加熱成膜を行なった例では、表１に示すようにＩＧＺＯ、ＺＴＯ、ＩＴＯ、及びＩＺＯとのコンタクト抵抗が若干上昇した（△）が、実用上支障のないものである。またＮｏ．３、８はＮｉまたはＣｏ添加量が少なく、析出物密度が低く（△）、コンタクト抵抗が若干上昇したが（△）、実用上支障のないものである。
　図１１はＮｏ．４６のＡｌ合金（Ａｌ－２原子％Ｎｉ－０．３５原子％Ｌａ）とＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ（原子比）＝１：１：１）との界面の状態を示すＴＥＭ画像であるが（ウェット処理と熱処理を行った例）、図１１に示すようにＡｌ合金とＩＧＺＯの界面にはＮｉを含む析出物が形成されており、ＩＧＺＯと直接コンタクトしていることが確認できた。なお、図１２は比較のためにＮｏ．４６と同じ合金組成のＡｌ合金とＩＧＺＯとの界面の状態を示すＴＥＭ画像であるが、この比較例はウェット処理も熱処理も行っておらず、図１２に示すようにＡｌ合金とＩＧＺＯの界面にはＮｉを含む析出物および／またはＮｉを含む濃化層が形成されていないことが確認できた。
　これに対し、Ｎｏ．１２は、加熱成膜およびＡｌ合金成膜後の加熱処理のいずれの熱処理も行なわなかった例であり、Ａｌ合金膜の表面粗さＲｚは５ｎｍ未満となり、ＩＧＺＯ、ＺＴＯ、ＩＴＯ、及びＩＺＯとのコンタクト抵抗が上昇した。
　また、Ｎｏ．６、２０、２６、２９およびＮｏ．４１はＮｉ量が多い例、Ｎｏ．１１、３５およびＮｏ．５１はＣｏ量が多い例であり、いずれも、電気抵抗率が上昇した。
　一方、Ｎｏ．２、２１およびＮｏ．３６はＮｉ量が少ない例、Ｎｏ．７、３０およびＮｏ．４７はＣｏ量が少ない例であり、いずれも、析出物密度が十分でなく、ＩＧＺＯ、ＺＴＯ、ＩＴＯ、及びＩＺＯとのコンタクト抵抗が上昇した。
　また、Ｎｏ．４５は、ウェット処理を行なわなかった例であり、Ａｌ合金膜の表面粗さＲｚが５ｎｍ未満となり、析出物密度が十分でなくＩＧＺＯ、ＺＴＯ、ＩＴＯ、及びＩＺＯとのコンタクト抵抗が上昇した。
　なお、表１の各合金組成において、ＮｄおよびＬａは、ＩＧＺＯ、ＺＴＯ、ＩＴＯ、及びＩＺＯとのコンタクト抵抗の低減化に悪影響を及ぼさず、Ｎｄの代わりにＬａを、Ｌａの代わりにＮｄを用いても同様の結果が得られることを実験により確認している。同様に、ＮｄやＬａの代わりにＧｄを用いても、同様の結果が得られることを実験により確認している。
　（実施例２－１）
　本実施例では、以下の方法によって作製した試料を用い、基板上の絶縁膜（本実施例では、ゲート絶縁膜を模擬して、シリコン酸化膜またはシリコン酸窒化膜を作製）との密着性、酸化物半導体（ＩＧＺＯ、ＺＴＯ）とのコンタクト抵抗、および透明導電膜（ＩＴＯ、ＩＺＯ）とのコンタクト抵抗を測定した。
　（試料の作製）
　まず、ガラス基板（コーニング社製の　Ｅａｇｌｅ２０００、サイズは直径５０．８ｍｍ×厚さ０．７ｍｍ）を用意し、プラズマＣＶＤによって、シリコン酸化膜またはシリコン酸窒化膜（いずれも、膜厚は３００ｎｍ）を成膜した。シリコン酸化膜の成膜には、シランガスとＮ2Ｏを用い、一方、シリコン酸窒化膜の成膜には、シランガスとアンモニアガスを用いた。
　次に、上記の絶縁膜上に表３に示す種々のＣｕ合金膜（全膜厚３００ｎｍで一定）を、ＤＣマグネトロンスパッタリング法で成膜した。詳細には、スパッタリング装置として島津製作所製の商品名「ＨＳＭ－５５２」を使用し、ＤＣマグネトロンスパッタリング法［背圧：０．２７×１０-３Ｐａ以下、雰囲気ガス：Ａｒ、Ａｒガス圧：２ｍＴｏｒｒ、Ａｒガス流量：３０ｓｃｃｍ、スパッタパワー：ＤＣ２６０Ｗ、極間距離：５０．４ｍｍ、基板温度：２５℃（室温）］によって、シリコン酸化膜の上に、第一層（Ｙ）のＣｕ合金膜、および第二層（Ｘ）の純Ｃｕ金属膜を順次成膜し、積層配線膜の試料を得た。
　なお、純Ｃｕ膜の形成には、純Ｃｕをスパッタリングターゲットに用いた。また、種々の合金成分のＣｕ合金膜の形成には、真空溶解法で作成したスパッタリングターゲットを用いた。
　上記のようにして成膜されたＣｕ合金膜の組成は、ＩＣＰ発光分光分析装置（島津製作所製のＩＣＰ発光分光分析装置「ＩＣＰ－８０００型」）を用い、定量分析して確認した。
　比較のため、純Ｃｕのみからなる試料（表３のＮｏ．１）を用意した。なお、Ｍｎ等の添加元素量が２０％を超える試料を作製したが、添加元素量が２０％を超えると、下記エッチングの際にアンダーカットが大きくなるという問題が生じたため、下記試験を行わなかった。
　（絶縁膜との密着性試験）
　上記のようにして得られた各試料に対し、表３に記載の種々の熱処理を施した。詳細には、上記熱処理は、ＣＶＤ装置内の真空中で３５０℃または２５０℃で３０分間行った。
　熱処理後の各試料の密着性を、ＪＩＳ規格のテープ剥離テストに基づき、テープによる剥離試験で評価した。詳細には、各試料の表面にカッターナイフで１ｍｍ間隔の碁盤目状の切り込み（５×５の升目の切り込み）を入れた。次いで、住友３Ｍ製黒色ポリエステルテープ（製品番号８４２２Ｂ）を上記表面上にしっかりと貼り付け、上記テープの引き剥がし角度が６０°になるように保持しつつ、上記テープを一挙に引き剥がして、上記テープにより剥離しなかった碁盤目の区画数をカウントし、全区画との比率（膜残存率）を求めた。測定は３回行い、３回の平均値を各試料の膜残存率とした。
　本実施例では、テープによる剥離率が０～１０％未満のものを○、１０％以上のものを×と判定し、○を合格（シリコン酸化膜との密着性良好）とした。
　（絶縁膜とＣｕ合金膜との界面における濃化層の有無）
　上記密着性試験を行う前に、各試料に濃化層が形成されているか確認した。詳細には、各試料をＴＥＭ画像と界面のEDXライン分析により、濃化層が基板との界面にできていることを確認した。
　本実施例では、濃化層が確認できたものを○、確認できなかったものを×と判定し、○を合格（濃化層が形成されている）とした。
　（ＩＧＺＯとのコンタクト抵抗の測定）
　上記のようにして得られた各試料に対し、フォトリソグラフィ、エッチングを順次施して図１０に示す電極パターンを形成した後、表３に記載の種々の熱処理を施した。詳細には、上記熱処理は、ＣＶＤ装置内の真空中で３５０℃または２５０℃で３０分間行った。
　次に、ＩＧＺＯ膜（酸化物半導体）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って８０μｍ角のコンタクト部分が１００個直列につながったコンタクトチェーンパターン（図１０を参照）を形成した。図１０において、Ｃｕ合金およびＩＧＺＯの線幅は８０μｍである。ＩＧＺＯのスパッタリングターゲットに用いた組成はＩｎ：Ｇａ：Ｚｎ＝１：１：１と２：２：１のものを用いた。
　（酸化物半導体の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝５ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝１００ｎｍ
　上記コンタクトチェーンパターンの両端に配置されたパッドにプローブ針を接触させ、ＨＰ４１５６Ａ半導体パラメータアナライザを用いて電圧－０．１Ｖ～＋０．１Ｖを印加し、２端子測定にてＩ－Ｖ特性を測定することによってコンタクトチェーン抵抗を求めた。
　そして、コンタクト１個あたりのコンタクト抵抗値を算出し、単位面積あたりに換算してＩＧＺＯとのコンタクト抵抗率を求めた。測定は、１回のみ行なった。測定回数１回におけるＩＧＺＯとのコンタクト抵抗の良否を、下記基準で判定した。本実施例では、○または△を合格とした。
　　　○・・・コンタクト抵抗率が１０-2Ωｃｍ2未満
　　　△・・・コンタクト抵抗率が１０-2Ωｃｍ2以上１０0Ωｃｍ2以下
　　　×・・・コンタクト抵抗率が１０0Ωｃｍ2超
　（ＺＴＯとのコンタクト抵抗の測定）
　上記のようにして得られた各試料に対し、フォトリソグラフィ、エッチングを順次施して図１０に示す電極パターンを形成した後、表３に記載の種々の熱処理を施した。詳細には、上記熱処理は、ＣＶＤ装置内の真空中で３５０℃または２５０℃で５分間行った。
　次に、ＺＴＯ膜（酸化物半導体）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って８０μｍ角のコンタクト部分が１００個直列につながったコンタクトチェーンパターン（図１０を参照）を形成した。図１０において、Ｃｕ合金およびＺＴＯの線幅は８０μｍである。ＺＴＯのスパッタリングターゲットに用いた組成はＺｎ：Ｓｎ＝２：１のものを用いた。
　（酸化物半導体の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝５ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝１００ｎｍ
　上記コンタクトチェーンパターンの両端に配置されたパッドにプローブ針を接触させ、ＨＰ４１５６Ａ半導体パラメータアナライザを用いて電圧－０．１Ｖ～＋０．１Ｖを印加し、２端子測定にてＩ－Ｖ特性を測定することによってコンタクトチェーン抵抗を求めた。更に、保護層成膜時の熱処理を模擬して、ＣＶＤ装置を用い、真空雰囲気中で２５０℃、３００℃、または３５０℃で３０分間の加熱処理を行い（表３を参照）、熱処理後のコンタクトチェーン抵抗を測定した。
　そして、コンタクト１個あたりのコンタクト抵抗値を算出し、単位面積あたりに換算してＩＧＺＯとのコンタクト抵抗率を求めた。下記基準で、ＩＧＺＯとのコンタクト抵抗の良否を判定した。本実施例では、○または△を合格とした。
　　　○・・・コンタクト抵抗率が１０-2Ωｃｍ2未満
　　　△・・・コンタクト抵抗率が１０-2Ωｃｍ2以上１０0Ωｃｍ2以下
　　　×・・・コンタクト抵抗率が１０0Ωｃｍ2超
　（ＩＴＯとのコンタクト抵抗）
　上記のようにして成膜したＣｕ合金膜に対し、フォトリソグラフィ、エッチングを順次施して図９に示す電極パターンを形成した。次いで、ＣＶＤ装置にて膜厚：３００ｎｍの窒化シリコン（ＳｉＮｘ）膜を形成した。このときの成膜温度は、表３に示すように２５０℃または３２０℃で行った。また、成膜時間はいずれも、３０分である。このときの熱履歴により、合金元素を析出物として析出させた。続いて、フォトリソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）装置でのエッチングを行って、窒化シリコン膜にコンタクトホールを形成した。
　次いで、ＩＴＯ膜（透明導電膜）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って１０μｍ角のコンタクト部分が５０個直列につながったコンタクトチェーンパターン（図９を参照）を形成した。図９において、Ｃｕ合金およびＩＴＯの線幅は８０μｍである。
　（ＩＴＯ膜の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝０．８ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝２００ｎｍ
　上記コンタクトチェーンの全抵抗（コンタクト抵抗、接続抵抗）を、ＨＥＷＬＥＴＴ　ＰＡＣＫＡＲＤ　４１５６Ａ及びＡｇｉｌｅｎｔ　Ｔｅｃｈｎｏｌｏｇｉｅｓ　４１５６ＣのＰｒｅｃｉｓｉｏｎ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｐａｒａｍｅｔｅｒ　Ａｎａｌｙｚｅｒを用いて、該コンタクトチェーンパターンの両端のパッド部にプローブを接触させ、２端子測定にてＩ－Ｖ特性を測定することによって求めた。そして、コンタクト１個に換算したコンタクト抵抗値を求め、下記基準で、ＩＴＯとのダイレクト接触抵抗（ＩＴＯとのコンタクト抵抗）の良否を判定した。本実施例では、○または△を合格とした。
　（判定基準）
　　　○・・・コンタクト抵抗率が１０-2Ωｃｍ2未満
　　　△・・・コンタクト抵抗率が１０-2Ωｃｍ2以上１００Ωｃｍ2以下
　　　×・・・コンタクト抵抗率が１０0Ωｃｍ2超
　（ＩＺＯとのコンタクト抵抗）
　上記ＩＴＯと同様にして、成膜したＣｕ合金膜に対し、フォトグラフィ、エッチングを順次施して図９に示す電極パターンを形成すると共に、窒化シリコン（ＳｉＮｘ）膜を形成し、このときの熱履歴により、合金元素を析出物として析出させた。続いて、窒化シリコン膜にコンタクトホールを形成し、ＩＺＯ（透明導電膜）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って１０μｍ角のコンタクト部分が５０個直列につながったコンタクトチェーンパターン（図９を参照）を形成した。図９において、Ｃｕ合金およびＩＺＯの線幅は８０μｍである。
　（ＩＺＯ膜の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝０．８ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝２００ｎｍ
　上記コンタクトチェーンの全抵抗（コンタクト抵抗、接続抵抗）を、上記ＩＴＯ膜と同様にして求めた。そして、コンタクト１個に換算したコンタクト抵抗値を求め、下記基準で、ＩＺＯとのダイレクト接触抵抗（ＩＺＯとのコンタクト抵抗）の良否を判定した。本実施例では、○または△を合格とした。
　（判定基準）
　　　○・・・コンタクト抵抗率が１０-2Ωｃｍ2未満
　　　△・・・コンタクト抵抗率が１０-2Ωｃｍ2以上１０0Ωｃｍ2以下
　　　×・・・コンタクト抵抗率が１０0Ωｃｍ2超
　これらの結果を表３、表４にまとめて示す。
Figure JPOXMLDOC01-appb-T000003
Figure JPOXMLDOC01-appb-T000004
　表３、４より、以下のように考察することができる。
　まず、表３に示すように、絶縁膜との密着性について、本発明で規定する積層のＣｕ合金膜を用いたＮｏ．２～３６（本実施例）はいずれも、純Ｃｕ膜（Ｎｏ．１）に比べて絶縁膜との密着性が向上した。詳細には、Ｃｕ合金膜の成膜後、２５０℃以上の熱処理を施すことによって合金元素が絶縁膜近傍に拡散したため、絶縁膜との密着性が向上したものと推察される。このような絶縁膜との高い密着性は、酸化シリコンおよび酸窒化シリコンのいずれを用いたときにも確認された。
　更に表４に示すように、上記の本発明例はいずれも、ＩＧＺＯ、ＺＴＯ、ＩＴＯ、およびＩＺＯとのコンタクト抵抗が、純Ｃｕと同様に低く抑えられていた。また、表には示していないが、上記本発明例の電気抵抗率（Ｃｕ合金膜自体の配線抵抗）は、純Ｃｕと同程度に低いものであった（おおむね、２．１～２．５μΩ・ｃｍ程度）。
　以上の結果より、本発明で規定する積層Ｃｕ合金膜を用いれば、Ｃｕ本来の低い電気抵抗率と、酸化物半導体や画素電極を構成する導電性酸化膜との低いコンタクト抵抗を維持しつつ、従来のように高融点金属のバリアメタル層を介在させなくても、絶縁膜との密着性に優れた配線構造を提供することができた。
　（実施例２－２）
　本実施例では、Ｃｕ合金膜と酸化物半導体とのコンタクト抵抗は、Ｃｕ合金成膜後の加熱温度によって変動し、測定値にバラツキが生じること；よって、上記コンタクト抵抗を、再現性良く確実に低く抑えるためには、上記加熱温度を所定範囲に制御することが有効であることを実証する。
　まず、前述した表３のＮｏ．５、６と同じ組成の試料（純Ｃｕ－１０原子％Ｍｎの、本発明で規定する積層のＣｕ合金膜）を用い、図１０に示す電極パターン形成後の熱処理温度を、表５に示すように種々の範囲に制御したこと以外は実施例２－１と同様にして、酸化物半導体（ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ（原子比）＝１：１：１と２：２：１）、ＺＴＯ（Ｚｎ：Ｓｎ（原子比）＝２：１））とのコンタクト抵抗を測定した。測定は合計５回行い、その平均値を算出した。酸化物半導体とのコンタクト抵抗の良否は、実施例２－１と同様の基準で評価し、○を合格とした。実施例２－１は、測定回数１回における酸化物半導体とのコンタクト抵抗（ｎ＝１）で良否を判定しているのに対し、本実施例では、測定回数５回における酸化物半導体とのコンタクト抵抗（ｎ＝５の平均値）で良否を判定しており、○のみを合格と厳しく判定している点で、相違している。
　これらの結果を表５に示す。
Figure JPOXMLDOC01-appb-T000005
　表５より、Ｃｕ合金膜成膜後の加熱温度を、３００℃を超える温度に制御すれば、測定回数を増やしてもＩＧＺＯとの低いコンタクト抵抗を、確実に達成できるのに対し、加熱温度を、３００℃以下にすると、コンタクト抵抗の測定値にバラツキが見られ、再現性に乏しいことが分かった。なお、表５には示していないが、加熱温度を通常のフラットパネルディスプレイのプロセス工程で用いられる上限の４５０℃程度まで高めても、ＩＧＺＯとの低いコンタクト抵抗を維持することができた。
　ここで、前述した表３のＮｏ．５（熱処理温度２５０℃）およびＮｏ．６（熱処理温３５０℃）は、本実施例に用いたＣｕ合金膜と同じ組成である。表４に示すように、測定回数１回におけるＩＧＺＯとのコンタクト抵抗は、いずれも○であり、有意な差が見られなかったのに対し、本実施例のように測定回数を増やすと有意な差が見られ、熱処理温度２５０℃では△（表５のＮｏ．２）、熱処理温３５０℃（表５のＮｏ．４）では○となった。
　上記の結果より、Ｃｕ合金膜とＩＧＺＯとの低いコンタクト抵抗を、再現性良く確実に確保するためには、Ｃｕ合金成膜後の加熱温度を、おおむね、３００℃超えとし、４５０℃以下に制御することが有効であることが分かった。
　（実施例３－１）
　本実施例では、以下の方法によって作製した試料を用い、基板上の絶縁膜（本実施例では、ゲート絶縁膜を模擬して、シリコン酸化膜またはシリコン酸窒化膜を作製）との密着性、酸化物半導体（ＩＧＺＯ、ＺＴＯ）とのコンタクト抵抗、および透明導電膜（ＩＴＯまたはＩＺＯ）とのコンタクト抵抗を測定した。
　（試料の作製）
　まず、ガラス基板（コーニング社製の　Ｅａｇｌｅ２０００、サイズは直径５０．８ｍｍ×厚さ０．７ｍｍ）を用意し、プラズマＣＶＤによって、シリコン酸化膜またはシリコン酸窒化膜（いずれも、膜厚は３００ｎｍ）を成膜した。シリコン酸化膜の成膜には、シランガスとＮ2Ｏを用い、一方、シリコン酸窒化膜の成膜には、シランガスとアンモニアガスを用いた。
　次に、上記の絶縁膜上に表６に示す種々のＣｕ合金膜（全膜厚３００ｎｍで一定）を、ＤＣマグネトロンスパッタリング法で成膜した。詳細には、スパッタリング装置として島津製作所製の商品名「ＨＳＭ－５５２」を使用し、ＤＣマグネトロンスパッタリング法［背圧：０．２７×１０-３Ｐａ以下、雰囲気ガス：Ａｒ、Ａｒガス圧：２ｍＴｏｒｒ、Ａｒガス流量：３０ｓｃｃｍ、スパッタパワー：ＤＣ２６０Ｗ、極間距離：５０．４ｍｍ、基板温度：２５℃（室温）］によって、シリコン酸化膜またはシリコン酸窒化膜の上に種々のＣｕ合金膜を成膜し、配線膜の試料を得た。
　なお、純Ｃｕ膜の形成には、純Ｃｕをスパッタリングターゲットに用いた。また、種々の合金成分のＣｕ合金膜の形成には、真空溶解法で作成したスパッタリングターゲットを用いた。
　上記のようにして成膜されたＣｕ合金膜の組成は、ＩＣＰ発光分光分析装置（島津製作所製のＩＣＰ発光分光分析装置「ＩＣＰ－８０００型」）を用い、定量分析して確認した。
　比較のため、純Ｃｕのみからなる試料（表６のＮｏ．１）を用意した。
　（絶縁膜との密着性試験）
　上記のようにして得られた各試料に対し、表６に記載の種々の熱処理を施した。詳細には、上記熱処理は、ＣＶＤ装置内の真空中で３５０℃または２５０℃で５分間行った。
　熱処理後の各試料の密着性を、ＪＩＳ規格のテープ剥離テストに基づき、テープによる剥離試験で評価した。詳細には、各試料の表面にカッターナイフで１ｍｍ間隔の碁盤目状の切り込み（５×５の升目の切り込み）を入れた。次いで、住友３Ｍ製黒色ポリエステルテープ（製品番号８４２２Ｂ）を上記表面上にしっかりと貼り付け、上記テープの引き剥がし角度が６０°になるように保持しつつ、上記テープを一挙に引き剥がして、上記テープにより剥離しなかった碁盤目の区画数をカウントし、全区画との比率（膜残存率）を求めた。測定は３回行い、３回の平均値を各試料の膜残存率とした。
　本実施例では、テープによる剥離率が０～１０％未満のものを○、１０％以上のものを×と判定し、○を合格（シリコン酸化膜との密着性良好）とした。
　（絶縁膜とＣｕ合金膜との界面における濃化層の有無）
　上記密着性試験を行う前に、各試料に濃化層が形成されているか確認した。詳細には、各試料をTEM画像と界面のEDXライン分析により、濃化層が基板との界面にできていることを確認した。
　本実施例では、濃化層が確認できたものを○、確認できなかったものを×と判定し、○を合格（濃化層が形成されている）とした。
　（ＩＧＺＯとのコンタクト抵抗の測定）
　上記のようにして得られた各試料に対し、フォトリソグラフィ、エッチングを順次施して図１０に示す電極パターンを形成した後、表６に記載の種々の熱処理を施した。詳細には、上記熱処理は、ＣＶＤ装置内の真空中で３５０℃または２５０℃で５分間行った。
　次に、ＩＧＺＯ膜（酸化物半導体）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って８０μｍ角のコンタクト部分が１００個直列につながったコンタクトチェーンパターン（図１０を参照）を形成した。図１０において、Ｃｕ合金およびＩＧＺＯの線幅は８０μｍである。ＩＧＺＯのスパッタリングターゲットに用いた組成はＩｎ：Ｇａ：Ｚｎ＝１：１：１と２：２：１のものを用いた。
　（酸化物半導体の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝５ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝１００ｎｍ
　上記コンタクトチェーンパターンの両端に配置されたパッドにプローブ針を接触させ、ＨＰ４１５６Ａ半導体パラメータアナライザを用いて電圧－０．１Ｖ～＋０．１Ｖを印加し、２端子測定にてＩ－Ｖ特性を測定することによってコンタクトチェーン抵抗を求めた。更に、保護層成膜時の熱処理を模擬して、ＣＶＤ装置を用い、真空雰囲気中で２５０℃、３００℃、または３５０℃で３０分間の加熱処理を行い（表６を参照）、熱処理後のコンタクトチェーン抵抗を測定した。
　そして、コンタクト１個あたりのコンタクト抵抗値を算出し、単位面積あたりに換算してＩＧＺＯとのコンタクト抵抗率を求めた。下記基準で、ＩＧＺＯとのコンタクト抵抗の良否を判定した。本実施例では、○または△を合格とした。
　　　○・・・コンタクト抵抗率が１０-2Ωｃｍ2未満
　　　△・・・コンタクト抵抗率が１０-2Ωｃｍ2以上１０0Ωｃｍ2以下
　　　×・・・コンタクト抵抗率が１０0Ωｃｍ2超
　（ＺＴＯとのコンタクト抵抗の測定）
　上記のようにして得られた各試料に対し、フォトリソグラフィ、エッチングを順次施して図１０に示す電極パターンを形成した後、表６に記載の種々の熱処理を施した。詳細には、上記熱処理は、ＣＶＤ装置内の真空中で３５０℃または２５０℃で５分間行った。
　次に、ＺＴＯ膜（酸化物半導体）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って８０μｍ角のコンタクト部分が１００個直列につながったコンタクトチェーンパターン（図１０を参照）を形成した。図１０において、Ｃｕ合金およびＺＴＯの線幅は８０μｍである。ＺＴＯのスパッタリングターゲットに用いた組成はＺｎ：Ｓｎ＝２：１のものを用いた。
　（酸化物半導体の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝５ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝１００ｎｍ
　上記コンタクトチェーンパターンの両端に配置されたパッドにプローブ針を接触させ、ＨＰ４１５６Ａ半導体パラメータアナライザを用いて電圧－０．１Ｖ～＋０．１Ｖを印加し、２端子測定にてＩ－Ｖ特性を測定することによってコンタクトチェーン抵抗を求めた。更に、保護層成膜時の熱処理を模擬して、ＣＶＤ装置を用い、真空雰囲気中で２５０℃、３００℃、または３５０℃で３０分間の加熱処理を行い（表６を参照）、熱処理後のコンタクトチェーン抵抗を測定した。
　そして、コンタクト１個あたりのコンタクト抵抗値を算出し、単位面積あたりに換算してＩＧＺＯとのコンタクト抵抗率を求めた。下記基準で、ＺＴＯとのコンタクト抵抗の良否を判定した。本実施例では、○または△を合格とした。
　　　○・・・コンタクト抵抗率が１０-2Ωｃｍ2未満
　　　△・・・コンタクト抵抗率が１０-2Ωｃｍ2以上１０0Ωｃｍ2以下
　　　×・・・コンタクト抵抗率が１０0Ωｃｍ2超
　（ＩＴＯとのコンタクト抵抗）
　上記のようにして成膜したＣｕ合金膜に対し、フォトリソグラフィ、エッチングを順次施して図９に示す電極パターンを形成した。次いで、ＣＶＤ装置にて膜厚：３００ｎｍの窒化シリコン（ＳｉＮｘ）膜を形成した。このときの成膜温度は、表６に示すように２５０℃または３２０℃で行った。また、成膜時間はいずれも、１５分である。このときの熱履歴により、合金元素を析出物として析出させた。続いて、フォトリソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）装置でのエッチングを行って、ＳｉＮ膜にコンタクトホールを形成した。
　次いで、ＩＴＯ膜（透明導電膜）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って１０μｍ角のコンタクト部分が５０個直列につながったコンタクトチェーンパターン（図９を参照）を形成した。図９において、Ｃｕ合金およびＩＴＯの線幅は８０μｍである。
　（ＩＴＯ膜の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝０．８ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝２００ｎｍ
　上記コンタクトチェーンの全抵抗（コンタクト抵抗、接続抵抗）を、ＨＥＷＬＥＴＴ　ＰＡＣＫＡＲＤ　４１５６Ａ及びＡｇｉｌｅｎｔ　Ｔｅｃｈｎｏｌｏｇｉｅｓ　４１５６ＣのＰｒｅｃｉｓｉｏｎ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｐａｒａｍｅｔｅｒ　Ａｎａｌｙｚｅｒを用いて、該コンタクトチェーンパターンの両端のパッド部にプローブを接触させ、２端子測定にてＩ－Ｖ特性を測定することによって求めた。そして、コンタクト１個に換算したコンタクト抵抗値を求め、下記基準で、ＩＴＯとのダイレクト接触抵抗（ＩＴＯとのコンタクト抵抗）の良否を判定した。本実施例では、○または△を合格とした。
　（判定基準）
　　　○・・・コンタクト抵抗率が１０-2Ωｃｍ2未満
　　　△・・・コンタクト抵抗率が１０-2Ωｃｍ2以上１０0Ωｃｍ2以下
　　　×・・・コンタクト抵抗率が１０0Ωｃｍ2超
　（ＩＺＯとのコンタクト抵抗）
　上記ＩＴＯと同様にして、成膜したＣｕ合金膜に対し、フォトグラフィ、エッチングを順次施して図９に示す電極パターンを形成すると共に、窒化シリコン（ＳｉＮｘ）膜を形成し、このときの熱履歴により、合金元素を析出物として析出させた。続いて、窒化シリコン膜にコンタクトホールを形成し、ＩＺＯ（透明導電膜）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って１０μｍ角のコンタクト部分が５０個直列につながったコンタクトチェーンパターン（図９を参照）を形成した。図９において、Ｃｕ合金およびＩＺＯの線幅は８０μｍである。
　（ＩＺＯ膜の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝０．８ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝２００ｎｍ
　上記コンタクトチェーンの全抵抗（コンタクト抵抗、接続抵抗）を、上記ＩＴＯ膜と同様にして求めた。そして、コンタクト１個に換算したコンタクト抵抗値を求め、下記基準で、ＩＺＯとのダイレクト接触抵抗（ＩＺＯとのコンタクト抵抗）の良否を判定した。本実施例では、○または△を合格とした。
　（判定基準）
　　　○・・・コンタクト抵抗率が１０-2Ωｃｍ2未満
　　　△・・・コンタクト抵抗率が１０-2Ωｃｍ2以上１０0Ωｃｍ2以下
　　　×・・・コンタクト抵抗率が１０0Ωｃｍ2超
　これらの結果を表６にまとめて示す。
Figure JPOXMLDOC01-appb-T000006
　　表６より、以下のように考察することができる。
　まず、絶縁膜との密着性について、本発明で規定するＣｕ－Ｘ１合金膜（Ｎｏ．５～１８）またはＣｕ－Ｘ１－Ｘ２合金膜（Ｎｏ．１９～２４）を用いた試料（本実施例）はいずれも、２５０℃以上の加熱処理が施されたものであるが、純Ｃｕ膜（Ｎｏ．１）に比べて絶縁膜との密着性が向上した。詳細には、Ｃｕ合金膜の成膜後、２５０℃以上の熱処理を施すことによって合金元素が絶縁膜近傍に拡散したため、絶縁膜との密着性が向上したものと推察される。このような絶縁膜との高い密着性は、ＳｉＯ2およびＳｉＯＮのいずれを用いたときにも確認された。
　このうち合金元素としてＭｎを用いた例は、絶縁膜との界面にＣｕ－Ｍｎ反応層の形成が確認され（図示せず）、この反応層が密着性向上に深く関与していると推察される。
　更に表６に示すように、上記の本実施例はいずれも、ＩＧＺＯ、ＺＴＯ、ＩＴＯ、およびＩＺＯとのコンタクト抵抗が、純Ｃｕと同様に低く抑えられていた。また、表には示していないが、上記本発明例の電気抵抗率（Ｃｕ合金膜自体の配線抵抗）は、おおむね、２．５～３．５μΩ・ｃｍ程度であった。
　これに対し、Ｍｎ量が少ないＮｏ．２（熱処理なし）および３（熱処理あり）は、純Ｃｕ膜（Ｎｏ．１）と同様、絶縁膜との密着性が低下した。また、Ｎｏ．４は、熱処理を施していないため、密着性が低下した。
　以上の結果より、本発明で規定するＣｕ合金膜を用いれば、Ｃｕ本来の低い電気抵抗率と、酸化物半導体や画素電極を構成する導電性酸化膜との低いコンタクト抵抗を維持しつつ、従来のように高融点金属のバリアメタル層を介在させなくても、絶縁膜との密着性に優れた配線構造を提供することができた。
　（実施例４－１）
　本実施例では、以下の方法によって作製した試料を用い、酸化物半導体（ＩＧＺＯ、ＺＴＯ）、および透明導電膜（ＩＴＯまたはＩＺＯ）とのコンタクト抵抗を測定した。特に本実施例では、Ｃｕ膜と酸化物半導体とのコンタクト抵抗は、Ｃｕ成膜後の加熱温度によって変動し、測定値にバラツキが生じること；よって、上記コンタクト抵抗を、再現性良く確実に低く抑えるためには、上記加熱温度を所定範囲に制御することが有効であることを実証する。また透明導電膜のコンタクト抵抗は、Ｃｕ成膜後の加熱温度によって酸化物半導体のように大きく変動しないことも実証する。
　（試料の作製）
　まず、ガラス基板（コーニング社製の　Ｅａｇｌｅ２０００、サイズは直径５０．８ｍｍ×厚さ０．７ｍｍ）を用意し、プラズマＣＶＤによってシリコン酸化膜（膜厚は３００ｎｍ）を成膜した。シリコン酸化膜の成膜には、シランガスとＮ2Ｏを用いた。
　次に、Ｍｏをスパッタリングターゲットに用い、上記の絶縁膜上にＭｏ膜（膜厚２０ｎｍ）を、ＤＣマグネトロンスパッタリング法で成膜した。詳細には、スパッタリング装置として島津製作所製の商品名「ＨＳＭ－５５２」を使用し、ＤＣマグネトロンスパッタリング法［背圧：０．２７×１０-３Ｐａ以下、雰囲気ガス：Ａｒ、Ａｒガス圧：２ｍＴｏｒｒ、Ａｒガス流量：３０ｓｃｃｍ、スパッタパワー：ＤＣ２６０Ｗ、極間距離：５０．４ｍｍ、基板温度：２５℃（室温）］によってＭｏを成膜し、その上に純Ｃｕ膜を成膜して試料を得た。なお、純Ｃｕ膜の形成には、純Ｃｕをスパッタリングターゲットに用いた。
　（ＩＧＺＯとのコンタクト抵抗の測定）
　上記のようにして得られた試料に対し、フォトリソグラフィ、エッチングを順次施して図１０に示す電極パターンを形成した後、ＣＶＤ装置内の真空中で、表７に記載の種々の熱処理を施した。加熱時間は、いずれも５分間とした。
　次に、ＩＧＺＯ膜（酸化物半導体）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って８０μｍ角のコンタクト部分が１００個直列につながったコンタクトチェーンパターン（図１０を参照）を形成した。図１０において、ＣｕおよびＩＧＺＯの線幅は８０μｍである。ＩＧＺＯのスパッタリングターゲットに用いた組成はＩｎ：Ｇａ：Ｚｎ＝１：１：１と２：２：１のものを用いた。
　（酸化物半導体の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝５ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝１００ｎｍ
　上記コンタクトチェーンパターンの両端に配置されたパッドにプローブ針を接触させ、ＨＰ４１５６Ａ半導体パラメータアナライザを用いて電圧－０．１Ｖ～＋０．１Ｖを印加し、２端子測定にてＩ－Ｖ特性を測定することによってコンタクトチェーン抵抗を求めた。
　そして、コンタクト１個あたりのコンタクト抵抗値を算出し、単位面積あたりに換算してＩＧＺＯとのコンタクト抵抗率を求めた。測定は５回行い、その平均値を算出した。ＩＧＺＯとのコンタクト抵抗の良否は下記基準で評価し、○を合格とした。
　　　○・・・コンタクト抵抗率が１０-2Ωｃｍ2未満
　　　△・・・コンタクト抵抗率が１０-2Ωｃｍ2以上１０0Ωｃｍ2以下
　　　×・・・コンタクト抵抗率が１０0Ωｃｍ2超
　（ＺＴＯとのコンタクト抵抗の測定）
　上記のようにして得られた試料に対し、フォトリソグラフィ、エッチングを順次施して図１０に示す電極パターンを形成した後、ＣＶＤ装置内の真空中で、表７に記載の種々の熱処理を施した。加熱時間は、いずれも５分間とした。
　次に、ＺＴＯ膜（酸化物半導体）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って８０μｍ角のコンタクト部分が１００個直列につながったコンタクトチェーンパターン（図１０を参照）を形成した。図１０において、ＣｕおよびＺＴＯの線幅は８０μｍである。ＺＴＯのスパッタリングターゲットに用いた組成はＺｎ：Ｓｎ＝２：１のものを用いた。
　（酸化物半導体の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝５ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝１００ｎｍ
　上記コンタクトチェーンパターンの両端に配置されたパッドにプローブ針を接触させ、ＨＰ４１５６Ａ半導体パラメータアナライザを用いて電圧－０．１Ｖ～＋０．１Ｖを印加し、２端子測定にてＩ－Ｖ特性を測定することによってコンタクトチェーン抵抗を求めた。
　そして、コンタクト１個あたりのコンタクト抵抗値を算出し、単位面積あたりに換算してＺＴＯとのコンタクト抵抗率を求めた。測定は５回行い、その平均値を算出した。ＺＴＯとのコンタクト抵抗の良否は下記基準で評価し、○を合格とした。
　　　○・・・コンタクト抵抗率が１０-2Ωｃｍ2未満
　　　△・・・コンタクト抵抗率が１０-2Ωｃｍ2以上１０0Ωｃｍ2以下
　　　×・・・コンタクト抵抗率が１０0Ωｃｍ2超
　（ＩＴＯとのコンタクト抵抗）
　上記のようにして成膜した純Ｃｕ膜に対し、フォトリソグラフィ、エッチングを順次施して図９に示す電極パターンを形成した。次いで、ＣＶＤ装置にて膜厚：３００ｎｍの窒化シリコン（ＳｉＮｘ）膜を形成した。このときの成膜温度は、表７に示すように２００～４００℃で行った。また、成膜時間はいずれも、１５分である。続いて、フォトリソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）装置でのエッチングを行って、窒化シリコン膜にコンタクトホールを形成した。
　次いで、ＩＴＯ膜（透明導電膜）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って１０μｍ角のコンタクト部分が５０個直列につながったコンタクトチェーンパターン（図９を参照）を形成した。図９において、Ｃｕ合金およびＩＴＯの線幅は８０μｍである。
　（ＩＴＯ膜の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝０．８ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝２００ｎｍ
　上記コンタクトチェーンの全抵抗（コンタクト抵抗、接続抵抗）を、ＨＥＷＬＥＴＴ　ＰＡＣＫＡＲＤ　４１５６Ａ及びＡｇｉｌｅｎｔ　Ｔｅｃｈｎｏｌｏｇｉｅｓ　４１５６ＣのＰｒｅｃｉｓｉｏｎ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｐａｒａｍｅｔｅｒ　Ａｎａｌｙｚｅｒを用いて、該コンタクトチェーンパターンの両端のパッド部にプローブを接触させ、２端子測定にてＩ－Ｖ特性を測定することによって求めた。そして、コンタクト１個に換算したコンタクト抵抗値を求め、下記基準で、ＩＴＯとのダイレクト接触抵抗（ＩＴＯとのコンタクト抵抗）の良否を判定した。本実施例では、○または△を合格とした。
　（判定基準）
　　　○・・・コンタクト抵抗率が１０-2Ωｃｍ2未満
　　　△・・・コンタクト抵抗率が１０-2Ωｃｍ2以上１００Ωｃｍ2以下
　　　×・・・コンタクト抵抗率が１０0Ωｃｍ2超
　（ＩＺＯとのコンタクト抵抗）
　上記ＩＴＯと同様にして、成膜した純Ｃｕ膜に対し、フォトグラフィ、エッチングを順次施して図９に示す電極パターンを形成すると共に、窒化シリコン（ＳｉＮｘ）膜を形成した。続いて、窒化シリコン膜にコンタクトホールを形成し、ＩＺＯ（透明導電膜）をスパッタリング法にて下記の条件で成膜し、フォトリソグラフィとパターンニングを行って１０μｍ角のコンタクト部分が５０個直列につながったコンタクトチェーンパターン（図９を参照）を形成した。図９において、Ｃｕ合金およびＩＺＯの線幅は８０μｍである。
　（ＩＺＯ膜の成膜条件）
　　　・雰囲気ガス＝アルゴン
　　　・圧力＝０．８ｍＴｏｒｒ
　　　・基板温度＝２５℃（室温）
　　　・膜厚＝２００ｎｍ
　上記コンタクトチェーンの全抵抗（コンタクト抵抗、接続抵抗）を、上記ＩＴＯ膜と同様にして求めた。そして、コンタクト１個に換算したコンタクト抵抗値を求め、下記基準で、ＩＺＯとのダイレクト接触抵抗（ＩＺＯとのコンタクト抵抗）の良否を判定した。本実施例では、○または△を合格とした。
　（判定基準）
　　　○・・・コンタクト抵抗率が１０-2Ωｃｍ2未満
　　　△・・・コンタクト抵抗率が１０-2Ωｃｍ2以上１０0Ωｃｍ2以下
　　　×・・・コンタクト抵抗率が１０0Ωｃｍ2超
　これらの結果を表７に示す。
Figure JPOXMLDOC01-appb-T000007
　表７より、Ｃｕ成膜後の加熱温度を、３００℃を超える温度に制御すれば、測定回数を増やしてもＩＧＺＯ、ＺＴＯとの低いコンタクト抵抗を、確実に達成できるのに対し、加熱温度を、３００℃以下にすると、コンタクト抵抗の測定値にバラツキが見られ、再現性に乏しいことが分かった。なお、表７には示していないが、通常のフラットパネルディスプレイのプロセス工程で用いられる上限の４５０℃まで高めても、ＩＧＺＯ、ＺＴＯとの低いコンタクト抵抗を維持することができた。
　上記の結果より、Ｃｕ膜とＩＧＺＯ、ＺＴＯとの低いコンタクト抵抗を、再現性良く確実に確保するためには、Ｃｕ成膜後の加熱温度を、おおむね、３００℃超えとし、４５０℃以下に制御することが有効であることが分かった。
　一方、ＩＴＯやＩＺＯなどの酸化物はＣｕ成膜後の加熱温度にかかわらず、低いコンタクト抵抗を維持することができた。
　参考のため、図１３（ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ（原子比）＝１：１：１））に、表７のＮｏ．４（熱処理温度３５０℃）について、熱処理後のＴＥＭ写真（倍率１５０万倍）を示す。ＥＤＸ分析により、ＣｕがＩＧＺＯ側に２０ｎｍ程度拡散していることが確認できた。
　本出願を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
　本出願は、2009年7月27日出願の日本特許出願（特願2009－174801）、2009年7月27日出願の日本特許出願（特願2009－174802）、2009年7月27日出願の日本特許出願（特願2009－174803）、2009年9月25日出願の日本特許出願（特願2009－221470）、2009年9月25日出願の日本特許出願（特願2009－221471）に基づくものであり、その内容はここに参照として取り込まれる。
　本発明によれば、基板側から順に、酸化シリコンや酸窒化シリコンなどから主に構成されている絶縁膜と、Ｃｕ合金膜と、薄膜トランジスタの酸化物半導体層と、を備えた配線構造において、Ｃｕ合金膜を、基板および／または絶縁膜と直接接続しても、これらとの密着性に優れており；しかも、Ｃｕ系材料の特徴である低い電気抵抗と、酸化物半導体層および／または画素電極を構成する透明導電膜との低いコンタクト抵抗とを実現できる配線構造を提供することができた。本発明によれば、ＴｉやＭｏなどの高融点金属（バリアメタル層）を省略できるため、図３に示す従来の配線構造が抱える問題点（実効チャネル長が決まらないなど）を解消することができる。
　また、本発明の配線構造は上記のように構成されているため、Ｃｕ膜と、その上に形成された酸化物半導体層との低いコンタクト抵抗を、再現性良く確実に確保することができる。
　また、本発明によれば、基板側から順に、Ａｌ合金膜と、当該Ａｌ合金膜と接続する薄膜トランジスタの酸化物半導体層と、を備えた配線構造において、Ａｌ合金膜を酸化物半導体層と直接接続しても低コンタクト抵抗を実現できる配線構造を提供することができた。本発明によれば、ＴｉやＭｏなどの高融点金属（バリアメタル層）を省略できるため、図５に示す配線構造が抱える問題点（実効チャネル長が決まらないなど）を解消することができる。

Claims (19)

  1. 　基板の上に、基板側から順に、配線膜と、薄膜トランジスタの半導体層と、を備えた配線構造であって、
    　前記半導体層は酸化物半導体からなる配線構造。
  2. 　前記配線膜は、前記半導体層と直接接続する同一平面で、画素電極を構成する透明導電膜と直接接続する請求項１に記載の配線構造。
  3. 　前記配線膜は、ＮｉおよびＣｏのうち少なくとも１つを含むＡｌ合金膜であり、前記半導体層と直接接続されている請求項１に記載の配線構造。
  4. 　前記Ａｌ合金膜は、ＮｉおよびＣｏのうち少なくとも１つを０．１０～２原子％含む請求項３に記載の配線構造。
  5. 　前記Ａｌ合金膜と前記半導体層との界面に、ＮｉおよびＣｏのうち少なくとも１つの一部が析出および／または濃化している請求項３に記載の配線構造。
  6. 　前記Ａｌ合金膜は、更にＣｕおよびＧｅのうち少なくとも１つを０．０５～２原子％含む請求項３に記載の配線構造。
  7. 　前記Ａｌ合金膜は、更に希土類元素を０．０５～１原子％含む請求項３に記載の配線構造。
  8. 　前記半導体層と直接接続する前記Ａｌ合金膜の表面に、最大高さ粗さＲｚで５ｎｍ以上の凹凸が形成されている請求項３に記載の配線構造。
  9. 　前記配線膜と基板との間に絶縁膜を備える請求項１に記載の配線構造。
  10. 　前記配線膜は、Ｃｕ合金膜であって、
    　Ｚｎ、Ｎｉ、Ｔｉ、Ａｌ、Ｍｇ、Ｃａ、Ｗ、Ｎｂ、およびＭｎよりなる群から選択される少なくとも１種の元素を合計で２～２０原子％含むＣｕ合金からなる第一層（Ｙ）と、
    　純Ｃｕ、またはＣｕを主成分とするＣｕ合金であって前記第一層（Ｙ）よりも電気抵抗率の低い純ＣｕまたはＣｕ合金からなる第二層（Ｘ）と、を含む積層構造を有し、
    　前記第一層（Ｙ）は、前記基板および前記絶縁膜のうち少なくとも１つと直接接続されており、
    　前記第二層（Ｘ）は、前記半導体層と直接接続されている請求項９記載の配線構造。
  11. 　前記第一層（Ｙ）の膜厚が１０ｎｍ以上１００ｎｍ以下であり、Ｃｕ合金膜全膜厚に対して６０％以下である請求項１０に記載の配線構造。
  12. 　前記基板および前記絶縁膜のうち少なくとも１つと、前記Ｃｕ合金膜との界面に、Ｍｎの一部が析出および／または濃化している請求項１０に記載の配線構造。
  13. 　前記配線膜は、
    　Ｍｎ、Ｎｉ、Ｚｎ、Ａｌ、Ｔｉ、Ｍｇ、Ｃａ、Ｗ、およびＮｂよりなる群から選択される少なくとも１種の元素を含有するＣｕ合金膜であり、且つ、前記基板および前記絶縁膜のうち少なくとも１つ、並びに前記半導体層と直接接続されている請求項９に記載の配線構造。
  14. 　前記Ｃｕ合金膜は、Ｍｎ、Ｎｉ、Ｚｎ、Ａｌ、Ｔｉ、Ｍｇ、Ｃａ、Ｗ、およびＮｂよりなる群から選択される少なくとも１種の元素を０．５～１０原子％含む請求項１３に記載の配線構造。
  15. 　前記Ｃｕ合金膜は、少なくともＭｎを０．５原子％以上含み、且つ、Ｂ、Ａｇ、Ｃ、Ｗ、Ｃａ、およびＭｇよりなる群から選択される少なくとも１種の元素を０．３原子％以上含む請求項１３に記載の配線構造。
  16. 　前記基板および前記絶縁膜のうち少なくとも１つと、前記Ｃｕ合金膜との界面に、Ｍｎの一部が析出および／または濃化している請求項１３に記載の配線構造。
  17. 　前記配線膜はＣｕ膜である請求項９記載の配線構造。
  18. 　前記酸化物半導体は、Ｉｎ、Ｇａ、Ｚｎ、Ｔｉ、およびＳｎよりなる群から選択される少なくとも１種の元素を含む酸化物からなる請求項１に記載の配線構造。
  19. 　請求項１に記載の配線構造を備えた表示装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011142064A1 (ja) * 2010-05-11 2011-11-17 シャープ株式会社 アクティブマトリクス基板及び表示パネル
WO2012132871A1 (ja) * 2011-03-31 2012-10-04 株式会社神戸製鋼所 Ｃｕ合金膜、及びそれを備えた表示装置または電子装置
WO2012141089A1 (ja) * 2011-04-11 2012-10-18 株式会社日立製作所 表示装置およびその製造方法
JP2012212064A (ja) * 2011-03-31 2012-11-01 Kobe Steel Ltd Ｃｕ合金膜、及びそれを備えた表示装置または電子装置
WO2012157326A1 (ja) * 2011-05-13 2012-11-22 株式会社神戸製鋼所 配線構造および表示装置
EP2657969A3 (en) * 2012-04-23 2013-11-20 LG Display Co., Ltd. Array substrate and method of fabricating the same
US20150295058A1 (en) * 2012-12-28 2015-10-15 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Thin-film transistor and manufacturing method therefor
JPWO2018189965A1 (ja) * 2017-04-13 2020-03-05 株式会社アルバック 液晶表示装置、有機ｅｌ表示装置、半導体素子、配線膜、配線基板、ターゲット
CN112259557A (zh) * 2020-10-15 2021-01-22 Tcl华星光电技术有限公司 显示面板及其制备方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009038589B4 (de) * 2009-08-26 2014-11-20 Heraeus Materials Technology Gmbh & Co. Kg TFT-Struktur mit Cu-Elektroden
KR20130130879A (ko) * 2009-10-21 2013-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
JP5723262B2 (ja) 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
JP5977569B2 (ja) 2011-04-22 2016-08-24 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
KR20130006999A (ko) 2011-06-28 2013-01-18 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
TWI498974B (zh) 2012-03-03 2015-09-01 中華映管股份有限公司 畫素結構的製作方法及畫素結構
KR101621644B1 (ko) 2012-05-09 2016-05-16 가부시키가이샤 고베 세이코쇼 박막 트랜지스터 및 표시 장치
JP6068232B2 (ja) 2012-05-30 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
CN104335353B (zh) 2012-06-06 2017-04-05 株式会社神户制钢所 薄膜晶体管
JP6002088B2 (ja) 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
JP2014225626A (ja) 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6134230B2 (ja) * 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
WO2014136612A1 (ja) * 2013-03-07 2014-09-12 シャープ株式会社 半導体装置およびその製造方法
US20160204126A1 (en) * 2013-08-27 2016-07-14 Joled Inc. Thin-film transistor substrate and method for fabricating the same
JP5802343B2 (ja) 2014-01-15 2015-10-28 株式会社神戸製鋼所 薄膜トランジスタ
KR102281846B1 (ko) 2015-01-02 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20170050729A (ko) * 2015-10-30 2017-05-11 엘지디스플레이 주식회사 유기 발광 표시 장치
EP3394904B8 (en) * 2015-12-21 2021-04-14 Raytheon Technologies Corporation Method of forming electrodes on electrocaloric film
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
JP7053290B2 (ja) * 2018-02-05 2022-04-12 株式会社神戸製鋼所 有機ｅｌディスプレイ用の反射アノード電極
TWI694521B (zh) * 2019-03-22 2020-05-21 友達光電股份有限公司 半導體結構及其製作方法
KR20230025585A (ko) * 2021-08-13 2023-02-22 삼성전자주식회사 반도체 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349583A (ja) * 2003-05-23 2004-12-09 Sharp Corp トランジスタの製造方法
JP2007165861A (ja) * 2005-11-15 2007-06-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2008205451A (ja) * 2007-01-25 2008-09-04 Toppan Printing Co Ltd 薄膜トランジスタアレイおよびその製造方法
JP2008547237A (ja) * 2005-06-27 2008-12-25 スリーエム イノベイティブ プロパティズ カンパニー 金属酸化物ナノ粒子を使用して電子デバイスを製造する方法
JP2009141341A (ja) * 2007-11-15 2009-06-25 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置

Family Cites Families (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2733006B2 (ja) 1993-07-27 1998-03-30 株式会社神戸製鋼所 半導体用電極及びその製造方法並びに半導体用電極膜形成用スパッタリングターゲット
JPH0766423A (ja) 1993-08-31 1995-03-10 Toshiba Corp 液晶表示装置用アレイ基板
JPH088498A (ja) 1994-06-21 1996-01-12 Canon Inc 配線構造、その製造方法および該配線構造を用いた画像形成装置
JP3048858B2 (ja) 1994-11-02 2000-06-05 シャープ株式会社 導電性薄膜を有する基板の製造方法
JP3365954B2 (ja) 1997-04-14 2003-01-14 株式会社神戸製鋼所 半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜および半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜形成用スパッタリングターゲット
JPH11337976A (ja) 1998-03-26 1999-12-10 Toshiba Corp 表示装置用アレイ基板及びこのアレイ基板を備えた平面表示装置
JP4663829B2 (ja) 1998-03-31 2011-04-06 三菱電機株式会社 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置
JP4458563B2 (ja) 1998-03-31 2010-04-28 三菱電機株式会社 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置の製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4783525B2 (ja) 2001-08-31 2011-09-28 株式会社アルバック 薄膜アルミニウム合金及び薄膜アルミニウム合金形成用スパッタリングターゲット
JP2003273109A (ja) 2002-03-14 2003-09-26 Advanced Display Inc Ａｌ配線用薄膜及びその製造方法並びにこれを用いた液晶表示装置
KR100897505B1 (ko) * 2002-11-19 2009-05-15 삼성전자주식회사 액정 표시 장치의 박막 트랜지스터 기판 및 이의 제조 방법
JP3940385B2 (ja) 2002-12-19 2007-07-04 株式会社神戸製鋼所 表示デバイスおよびその製法
JP2005303003A (ja) 2004-04-12 2005-10-27 Kobe Steel Ltd 表示デバイスおよびその製法
JP4541787B2 (ja) 2004-07-06 2010-09-08 株式会社神戸製鋼所 表示デバイス
JP4330517B2 (ja) 2004-11-02 2009-09-16 株式会社神戸製鋼所 Ｃｕ合金薄膜およびＣｕ合金スパッタリングターゲット並びにフラットパネルディスプレイ
KR20060090523A (ko) * 2005-02-07 2006-08-11 삼성전자주식회사 표시 장치용 배선 및 상기 배선을 포함하는 박막트랜지스터 표시판
JP4579709B2 (ja) 2005-02-15 2010-11-10 株式会社神戸製鋼所 Ａｌ−Ｎｉ−希土類元素合金スパッタリングターゲット
JP4117001B2 (ja) 2005-02-17 2008-07-09 株式会社神戸製鋼所 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
KR100683760B1 (ko) * 2005-02-18 2007-02-15 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치
KR100959579B1 (ko) * 2005-04-26 2010-05-27 미쓰이 긴조꾸 고교 가부시키가이샤 Ａｌ-Ｎｉ-Ｂ 합금 배선 재료 및 그것을 사용한 소자 구조
JP3979605B2 (ja) 2005-04-26 2007-09-19 三井金属鉱業株式会社 Ａｌ−Ｎｉ−Ｂ合金配線材料及びそれを用いた素子構造
JP4542008B2 (ja) 2005-06-07 2010-09-08 株式会社神戸製鋼所 表示デバイス
US7411298B2 (en) 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
US7683370B2 (en) 2005-08-17 2010-03-23 Kobe Steel, Ltd. Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices
JP2007123672A (ja) * 2005-10-31 2007-05-17 Mitsubishi Electric Corp 導電体構造、導電体構造の製造方法、素子基板および素子基板の製造方法
KR101050767B1 (ko) * 2005-11-15 2011-07-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
JP4117002B2 (ja) * 2005-12-02 2008-07-09 株式会社神戸製鋼所 薄膜トランジスタ基板および表示デバイス
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7781767B2 (en) 2006-05-31 2010-08-24 Kobe Steel, Ltd. Thin film transistor substrate and display device
JP5247448B2 (ja) 2006-08-10 2013-07-24 株式会社アルバック 導電膜形成方法、薄膜トランジスタの製造方法
JP2008098611A (ja) * 2006-09-15 2008-04-24 Kobe Steel Ltd 表示装置
JP4280277B2 (ja) 2006-09-28 2009-06-17 株式会社神戸製鋼所 表示デバイスの製法
CN101523612B (zh) * 2006-10-13 2011-07-06 株式会社神户制钢所 薄膜晶体管基板及显示器件
JP2008127623A (ja) 2006-11-20 2008-06-05 Kobelco Kaken:Kk Ａｌ基合金スパッタリングターゲットおよびその製造方法
JP4377906B2 (ja) 2006-11-20 2009-12-02 株式会社コベルコ科研 Ａｌ−Ｎｉ−Ｌａ系Ａｌ基合金スパッタリングターゲット、およびその製造方法
JP4170367B2 (ja) 2006-11-30 2008-10-22 株式会社神戸製鋼所 表示デバイス用Ａｌ合金膜、表示デバイス、及びスパッタリングターゲット
JP4355743B2 (ja) 2006-12-04 2009-11-04 株式会社神戸製鋼所 Ｃｕ合金配線膜とそのＣｕ合金配線膜を用いたフラットパネルディスプレイ用ＴＦＴ素子、及びそのＣｕ合金配線膜を作製するためのＣｕ合金スパッタリングターゲット
TWI478347B (zh) * 2007-02-09 2015-03-21 出光興產股份有限公司 A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
JP4705062B2 (ja) 2007-03-01 2011-06-22 株式会社神戸製鋼所 配線構造およびその作製方法
JP4496237B2 (ja) * 2007-05-14 2010-07-07 株式会社 日立ディスプレイズ 液晶表示装置
JP2009004518A (ja) 2007-06-20 2009-01-08 Kobe Steel Ltd 薄膜トランジスタ基板、および表示デバイス
KR101386194B1 (ko) * 2007-06-22 2014-04-18 삼성디스플레이 주식회사 표시패널 및 이의 제조방법
US20090001373A1 (en) * 2007-06-26 2009-01-01 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel Ltd.) Electrode of aluminum-alloy film with low contact resistance, method for production thereof, and display unit
JP2009008770A (ja) * 2007-06-26 2009-01-15 Kobe Steel Ltd 積層構造およびその製造方法
JP2009010052A (ja) * 2007-06-26 2009-01-15 Kobe Steel Ltd 表示装置の製造方法
JP5143649B2 (ja) 2007-07-24 2013-02-13 株式会社コベルコ科研 Ａｌ−Ｎｉ−Ｌａ−Ｓｉ系Ａｌ合金スパッタリングターゲットおよびその製造方法
KR101102891B1 (ko) * 2007-09-04 2012-01-10 삼성전자주식회사 배선구조 및 이를 이용한 박막 트랜지스터
JP5215620B2 (ja) * 2007-09-12 2013-06-19 三菱電機株式会社 半導体デバイス、表示装置及び半導体デバイスの製造方法
US7972898B2 (en) * 2007-09-26 2011-07-05 Eastman Kodak Company Process for making doped zinc oxide
JP2009105390A (ja) * 2007-10-05 2009-05-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP4611417B2 (ja) 2007-12-26 2011-01-12 株式会社神戸製鋼所 反射電極、表示デバイス、および表示デバイスの製造方法
KR101163329B1 (ko) 2008-02-22 2012-07-05 가부시키가이샤 고베 세이코쇼 터치 패널 센서
KR100918404B1 (ko) * 2008-03-03 2009-09-24 삼성모바일디스플레이주식회사 박막 트랜지스터 및 이를 이용한 평판 표시 장치
TWI434421B (zh) 2008-03-31 2014-04-11 Kobe Steel Ltd A display device, a manufacturing method thereof, and a sputtering target
JP5432550B2 (ja) 2008-03-31 2014-03-05 株式会社コベルコ科研 Ａｌ基合金スパッタリングターゲットおよびその製造方法
JP5475260B2 (ja) 2008-04-18 2014-04-16 株式会社神戸製鋼所 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
KR20100127290A (ko) 2008-04-23 2010-12-03 가부시키가이샤 고베 세이코쇼 표시 장치용 Ａｌ 합금막, 표시 장치 및 스퍼터링 타깃
WO2010001998A1 (ja) 2008-07-03 2010-01-07 株式会社神戸製鋼所 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
JP5414213B2 (ja) * 2008-07-18 2014-02-12 株式会社ジャパンディスプレイ 画像表示装置およびその製造方法
KR101534008B1 (ko) * 2008-08-12 2015-07-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP2010065317A (ja) * 2008-08-14 2010-03-25 Kobe Steel Ltd 表示装置およびこれに用いるＣｕ合金膜
KR101542840B1 (ko) * 2008-09-09 2015-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
US8698142B2 (en) * 2008-09-22 2014-04-15 Seiko Epson Corporation Organic semiconductor element, method of manufacturing organic semiconductor element, electronic device, electronic equipment and insulating layer forming composition
WO2010053135A1 (ja) 2008-11-05 2010-05-14 株式会社神戸製鋼所 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
JP2010135300A (ja) 2008-11-10 2010-06-17 Kobe Steel Ltd 有機ｅｌディスプレイ用の反射アノード電極およびその製造方法
KR101609727B1 (ko) * 2008-12-17 2016-04-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
TWI464887B (zh) * 2008-12-25 2014-12-11 Au Optronics Corp 光電池元件及顯示面板
JP4567091B1 (ja) 2009-01-16 2010-10-20 株式会社神戸製鋼所 表示装置用Ｃｕ合金膜および表示装置
WO2010101160A1 (ja) 2009-03-02 2010-09-10 株式会社神戸製鋼所 Ａｌ合金反射膜、及び、自動車用灯具、照明具、装飾部品、ならびに、Ａｌ合金スパッタリングターゲット
US8013339B2 (en) * 2009-06-01 2011-09-06 Ishiang Shih Thin film transistors and arrays with controllable threshold voltages and off state leakage current
US8314421B2 (en) * 2009-06-01 2012-11-20 Qiu Cindy X Thin film transistors and circuits with metal oxynitride active channel layers
KR101604577B1 (ko) * 2009-06-30 2016-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
US20120138943A1 (en) * 2009-08-21 2012-06-07 Sharp Kabushiki Kaisha Liquid crystal display device and method of manufacturing liquid crystal display device
KR101399609B1 (ko) * 2010-02-05 2014-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349583A (ja) * 2003-05-23 2004-12-09 Sharp Corp トランジスタの製造方法
JP2008547237A (ja) * 2005-06-27 2008-12-25 スリーエム イノベイティブ プロパティズ カンパニー 金属酸化物ナノ粒子を使用して電子デバイスを製造する方法
JP2007165861A (ja) * 2005-11-15 2007-06-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2008205451A (ja) * 2007-01-25 2008-09-04 Toppan Printing Co Ltd 薄膜トランジスタアレイおよびその製造方法
JP2009141341A (ja) * 2007-11-15 2009-06-25 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8592811B2 (en) 2010-05-11 2013-11-26 Sharp Kabushiki Kaisha Active matrix substrate and display panel
WO2011142064A1 (ja) * 2010-05-11 2011-11-17 シャープ株式会社 アクティブマトリクス基板及び表示パネル
JP5133467B2 (ja) * 2010-05-11 2013-01-30 シャープ株式会社 アクティブマトリクス基板及び表示パネル
WO2012132871A1 (ja) * 2011-03-31 2012-10-04 株式会社神戸製鋼所 Ｃｕ合金膜、及びそれを備えた表示装置または電子装置
JP2012211378A (ja) * 2011-03-31 2012-11-01 Kobe Steel Ltd Ｃｕ合金膜、及びそれを備えた表示装置または電子装置
JP2012212064A (ja) * 2011-03-31 2012-11-01 Kobe Steel Ltd Ｃｕ合金膜、及びそれを備えた表示装置または電子装置
CN103460351A (zh) * 2011-03-31 2013-12-18 株式会社神户制钢所 Cu合金膜和具备它的显示装置或电子装置
WO2012141089A1 (ja) * 2011-04-11 2012-10-18 株式会社日立製作所 表示装置およびその製造方法
US9024322B2 (en) 2011-05-13 2015-05-05 Kobe Steel, Ltd. Wiring structure and display device
JP2012243779A (ja) * 2011-05-13 2012-12-10 Kobe Steel Ltd Ｃｕ合金膜および表示装置
CN103503117A (zh) * 2011-05-13 2014-01-08 株式会社神户制钢所 布线构造以及显示装置
WO2012157326A1 (ja) * 2011-05-13 2012-11-22 株式会社神戸製鋼所 配線構造および表示装置
TWI493623B (zh) * 2011-05-13 2015-07-21 神戶製鋼所股份有限公司 Wiring construction and display device
EP2657969A3 (en) * 2012-04-23 2013-11-20 LG Display Co., Ltd. Array substrate and method of fabricating the same
US9564532B2 (en) 2012-04-23 2017-02-07 Lg Display Co., Ltd. Array substrate and method of fabricating the same
US9842934B2 (en) 2012-04-23 2017-12-12 Lg Display Co., Ltd. Array substrate and method of fabricating the same
US20150295058A1 (en) * 2012-12-28 2015-10-15 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Thin-film transistor and manufacturing method therefor
JPWO2018189965A1 (ja) * 2017-04-13 2020-03-05 株式会社アルバック 液晶表示装置、有機ｅｌ表示装置、半導体素子、配線膜、配線基板、ターゲット
CN112259557A (zh) * 2020-10-15 2021-01-22 Tcl华星光电技术有限公司 显示面板及其制备方法

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