[go: up one dir, main page]

WO2011142064A1 - アクティブマトリクス基板及び表示パネル - Google Patents

アクティブマトリクス基板及び表示パネル Download PDF

Info

Publication number
WO2011142064A1
WO2011142064A1 PCT/JP2011/000808 JP2011000808W WO2011142064A1 WO 2011142064 A1 WO2011142064 A1 WO 2011142064A1 JP 2011000808 W JP2011000808 W JP 2011000808W WO 2011142064 A1 WO2011142064 A1 WO 2011142064A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
contact hole
wiring
layer
active matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2011/000808
Other languages
English (en)
French (fr)
Inventor
鈴木正彦
近間義雅
太田純史
吉田徳生
中川興史
春本祥征
宮本恵信
山下徹也
Yuuji MIZUNO (水野裕二)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to US13/697,106 priority Critical patent/US8592811B2/en
Priority to JP2012514682A priority patent/JP5133467B2/ja
Priority to KR1020127031712A priority patent/KR101278353B1/ko
Priority to CN201180022972.5A priority patent/CN102893315B/zh
Publication of WO2011142064A1 publication Critical patent/WO2011142064A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H10D86/443—Interconnections, e.g. scanning lines adapted for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • the present invention relates to an active matrix substrate and a display panel, and more particularly to an active matrix substrate using copper wiring and a display panel including the same.
  • An active matrix substrate constituting a display panel such as a liquid crystal display panel has a plurality of gate wirings provided so as to extend in parallel with each other and a plurality of source wirings provided so as to extend in parallel with each other in a direction orthogonal to each gate wiring. And display wiring.
  • the wiring structure using the copper wiring has a large screen of the liquid crystal display panel.
  • the copper in the copper wiring in the amorphous silicon film or silicon oxide film in the manufacturing process and operation under high temperature and high humidity atmosphere For example, when copper diffuses on the back channel side of the TFT, the threshold voltage (Vth) of the TFT fluctuates, or when copper diffuses into the liquid crystal material, the liquid crystal material deteriorates. There is a problem that.
  • Patent Document 1 discloses a display device in which, in an electrode layer used for a display element, the concentration of ionic impurities that contaminate a liquid crystal material or a light emitting material used for the display element is reduced to 100 ppm or less.
  • the present invention has been made in view of such a point, and an object of the present invention is to suppress the diffusion of copper by suppressing an increase in manufacturing steps.
  • the present invention is such that a source electrode and a drain electrode made of copper or a copper alloy are covered with a semiconductor layer made of an oxide semiconductor.
  • an active matrix substrate is connected to each of a plurality of pixel electrodes provided in a matrix and each of the pixel electrodes, and each covers a gate electrode provided on an insulating substrate and the gate electrode.
  • the source electrode and the drain electrode on the gate insulating film are made of copper or a copper alloy, a semiconductor in which the source electrode and the drain electrode are made of an oxide semiconductor is feared to diffuse copper. Since it is covered with a layer, diffusion to the upper layer of copper is suppressed.
  • the semiconductor layer for suppressing the diffusion to the upper layer of copper is formed by using an oxide semiconductor instead of the conventionally used amorphous silicon and covering the source electrode and the drain electrode. The increase of the process is suppressed, and the diffusion of copper is suppressed. Further, since copper diffusion is suppressed, fluctuations in the threshold voltage (Vth) of the thin film transistor are suppressed.
  • a barrier layer for suppressing copper diffusion from the source electrode and the drain electrode may be provided on the gate insulating film side of the source electrode and the drain electrode.
  • the barrier layer is provided on the gate insulating film side of the source electrode and the drain electrode, diffusion to the lower layer of copper is suppressed.
  • the gate insulating film may be made of a silicon oxide film.
  • the gate insulating film is made of a silicon oxide film, for example, generation of oxygen vacancies in the semiconductor layer (made of an oxide semiconductor) due to hydrogen desorption in the film which is a concern with the silicon nitride film is suppressed. Is done.
  • the gate insulating film is made of a silicon oxide film, there is a concern about diffusion from the source electrode and the drain electrode to the lower layer of copper, but a barrier layer is provided on the gate insulating film side of the source electrode and the drain electrode. In this case, diffusion of copper into the lower layer is effectively suppressed.
  • An interlayer insulating film made of a silicon oxide film may be provided so as to cover each thin film transistor.
  • the interlayer insulating film made of the silicon oxide film is provided so as to cover each thin film transistor, for example, due to hydrogen desorption in the film which is concerned about the silicon nitride film (from the oxide semiconductor) The generation of oxygen vacancies in the semiconductor layer is suppressed.
  • an interlayer insulating film made of a silicon oxide film is provided so as to cover each thin film transistor, the source electrode and the drain electrode are covered although there is a concern about diffusion from the source electrode and the drain electrode to the upper layer of copper.
  • the semiconductor layer which consists of an oxide semiconductor is provided, the spreading
  • Each of the pixel electrodes is provided on the interlayer insulating film, and is connected to a drain electrode of each of the thin film transistors through a contact hole formed in the interlayer insulating film and a contact hole formed in the semiconductor layer.
  • the contact hole formed in the interlayer insulating film is larger in plan view than the contact hole formed in the semiconductor layer, and the inner wall of the contact hole formed in the interlayer insulating film and the contact hole formed in the semiconductor layer A step may be provided between the inner wall and the inner wall.
  • the pixel electrode and the drain electrode are connected to each other through the contact holes of the interlayer insulating film and the semiconductor layer, and the contact hole of the interlayer insulating film is larger in plan view than the contact hole of the semiconductor layer, Since a step is provided between the inner wall of the contact hole of the interlayer insulating film and the inner wall of the contact hole of the semiconductor layer, for example, the inner wall of the contact hole of the interlayer insulating film and the inner wall of the contact hole of the semiconductor layer are continuous. Therefore, the overall inclination of the inner wall of the contact hole becomes gentler by the amount of the step than when no step is provided between the two. Accordingly, since the transparent conductive film for forming the pixel electrode is easily formed on the entire inner wall surface of the contact hole, the pixel electrode and the thin film transistor (the drain electrode thereof) are more reliably connected.
  • the terminal layer is connected to each other through a contact hole formed in the interlayer insulating film and a contact hole formed in the gate insulating film, and the gate insulating film is interposed between the gate insulating film and the interlayer insulating film.
  • Another semiconductor layer may be provided in the shape of a ring with the same material as the semiconductor layer so as to surround the contact hole formed in the semiconductor layer and to be exposed from the contact hole formed in the interlayer insulating film.
  • the lower layer wiring and the wiring terminal layer are connected to each other through the contact holes of the interlayer insulating film and the gate insulating film, and the contact of the gate insulating film is between the gate insulating film and the interlayer insulating film. Since another semiconductor layer is provided in a ring shape so as to surround the hole and to be exposed from the contact hole of the interlayer insulating film, the other semiconductor layer made of an oxide semiconductor forms a contact hole in the interlayer insulating film.
  • the contact hole of the interlayer insulating film is larger in plan view than the contact hole of the gate insulating film, and between the inner wall of the contact hole of the interlayer insulating film and the inner wall of the contact hole of the gate insulating film Will be provided with a step. Therefore, for example, the entire inner wall of the contact hole is inclined more than the case where the inner wall of the contact hole of the interlayer insulating film and the inner wall of the contact hole of the gate insulating film are continuous and there is no step between them. It becomes loose by the level difference. Thereby, since the transparent conductive film for forming the wiring terminal layer is easily formed on the entire surface of the inner wall of the contact hole, the wiring terminal layer and the lower layer wiring are more reliably connected.
  • the lower layer wiring may be a gate wiring connected to the gate electrode.
  • the lower layer wiring is the gate wiring connected to the gate electrode, the wiring terminal layer and the gate wiring are more reliably connected.
  • the source electrode and the drain electrode are provided with the same material in the same layer, covered with the semiconductor layer and connected to the source electrode, and the pixel electrodes are provided with the same material in the same layer.
  • a wiring connection layer for connecting the lower layer wiring and the source wiring to each other, and the source wiring and the wiring connection layer are connected via a contact hole formed in the interlayer insulating film and a contact hole formed in the semiconductor layer.
  • the contact holes formed in the interlayer insulating film are larger in the plan view than the contact holes formed in the semiconductor layer at the connection portion of the source wiring and the wiring connection layer, and are formed in the interlayer insulating film.
  • a step is provided between the inner wall of the contact hole formed and the inner wall of the contact hole formed in the semiconductor layer.
  • the wiring connection layer are connected to each other through a contact hole formed in the interlayer insulating film and a contact hole formed in the gate insulating film, and the semiconductor layer is connected at the connection portion of the lower layer wiring and the wiring connection layer.
  • it may be provided between the gate insulating film and the interlayer insulating film so as to surround a contact hole formed in the gate insulating film and to be exposed from the contact hole formed in the interlayer insulating film.
  • the source wiring and the wiring connection layer are connected to each other through the contact holes of the interlayer insulating film and the semiconductor layer, and the contact hole of the interlayer insulating film is larger in plan view than the contact hole of the semiconductor layer. Since the step is provided between the inner wall of the contact hole of the interlayer insulating film and the inner wall of the contact hole of the semiconductor layer, for example, the inner wall of the contact hole of the interlayer insulating film and the inner wall of the contact hole of the semiconductor layer are continuous. Thus, the overall inclination of the inner wall of the contact hole becomes gentler by the amount of the step than when no step is provided between them.
  • the lower layer wiring and the wiring connection layer are connected to each other through the contact holes of the interlayer insulating film and the gate insulating film, and in the connection portion of the lower layer wiring and the wiring connection layer, between the gate insulating film and the interlayer insulating film, Since the semiconductor layer is provided so as to surround the contact hole of the gate insulating film and to be exposed from the contact hole of the interlayer insulating film, etching when the semiconductor layer made of an oxide semiconductor forms a contact hole in the interlayer insulating film By functioning as a stopper, the contact hole of the interlayer insulating film is larger in plan view than the contact hole of the gate insulating film, and there is a step between the inner wall of the contact hole of the interlayer insulating film and the inner wall of the contact hole of the gate insulating film.
  • the entire inner wall of the contact hole is inclined more than the case where the inner wall of the contact hole of the interlayer insulating film and the inner wall of the contact hole of the gate insulating film are continuous and there is no step between them. It becomes loose by the level difference. Thereby, since the transparent conductive film for forming the wiring connection layer is easily formed on the entire surface of the inner wall of each contact hole, the source wiring and the lower layer wiring are more reliably connected.
  • the display panel according to the present invention is a display panel including an active matrix substrate and a counter substrate provided so as to face each other, and a display medium layer provided between the active matrix substrate and the counter substrate.
  • the active matrix substrate is connected to each of the plurality of pixel electrodes provided in a matrix and each of the pixel electrodes, and is provided so as to cover the gate electrode provided on the insulating substrate and the gate electrode, respectively.
  • the source electrode and the drain electrode on the gate insulating film are made of copper or a copper alloy in the active matrix substrate, there is a concern about copper diffusion, but the source electrode and the drain electrode are oxidized. Since it is covered with a semiconductor layer made of a physical semiconductor, diffusion to the upper layer of copper is suppressed.
  • the semiconductor layer for suppressing the diffusion of copper to the upper layer is formed by using an oxide semiconductor instead of the conventionally used amorphous silicon and covering the source electrode and the drain electrode.
  • an increase in the manufacturing process is suppressed, and copper diffusion is suppressed.
  • Vth threshold voltage
  • the source electrode and the drain electrode made of copper or a copper alloy are covered with the semiconductor layer made of an oxide semiconductor, the increase in the manufacturing process can be suppressed and the diffusion of copper can be suppressed. .
  • FIG. 1 is a plan view of an active matrix substrate according to the first embodiment.
  • FIG. 2 is a cross-sectional view of an active matrix substrate and a liquid crystal display panel including the active matrix substrate along the line II-II in FIG.
  • FIG. 3 is a cross-sectional view of the active matrix substrate along the line III-III in FIG.
  • FIG. 4 is a plan view of a wiring terminal portion of the active matrix substrate according to the first embodiment.
  • FIG. 5 is a cross-sectional view of the wiring terminal portion of the active matrix substrate along the line VV in FIG.
  • FIG. 6 is a plan view of a wiring connection portion of the active matrix substrate according to the first embodiment.
  • FIG. 7 is a cross-sectional view of the wiring connection portion of the active matrix substrate along the line VII-VII in FIG.
  • FIG. 8 is an explanatory view showing the method of manufacturing the active matrix substrate according to the first embodiment in a cross section of the pixel portion.
  • FIG. 9 is an explanatory view showing the method of manufacturing the active matrix substrate according to the first embodiment in a cross section of the wiring terminal portion.
  • FIG. 10 is an explanatory view showing the method of manufacturing the active matrix substrate according to the first embodiment in a cross section of the wiring connection portion.
  • FIG. 11 is a cross-sectional view of a liquid crystal display panel including an active matrix substrate according to the second embodiment.
  • FIG. 12 is a plan view of a wiring terminal portion of the active matrix substrate according to the second embodiment.
  • FIG. 13 is a cross-sectional view of the wiring terminal portion of the active matrix substrate along the line XIII-XIII in FIG. FIG.
  • FIG. 14 is a plan view of a wiring connection portion of the active matrix substrate according to the second embodiment.
  • FIG. 15 is a cross-sectional view of the wiring connection portion of the active matrix substrate along the line XV-XV in FIG.
  • FIG. 16 is an explanatory view showing the method of manufacturing the active matrix substrate according to the second embodiment in a cross section of the pixel portion.
  • FIG. 17 is an explanatory view showing the method of manufacturing the active matrix substrate according to the second embodiment in a cross section of the wiring terminal portion.
  • FIG. 18 is an explanatory view showing the method of manufacturing the active matrix substrate according to the second embodiment in a cross section of the wiring connection portion.
  • Embodiment 1 of the Invention 1 to 10 show Embodiment 1 of an active matrix substrate and a display panel according to the present invention.
  • FIG. 1 is a plan view of the active matrix substrate 20a of the present embodiment
  • FIG. 2 is an active matrix substrate 20a along the line II-II in FIG. 1 and a liquid crystal display panel 50a including the active matrix substrate 20a.
  • FIG. 3 is a cross-sectional view of the active matrix substrate 20a taken along line III-III in FIG. 4 is a plan view of the wiring terminal portion of the active matrix substrate 20a
  • FIG. 5 is a cross-sectional view taken along line VV in FIG.
  • FIG. 6 is a plan view of a wiring connection portion of the active matrix substrate 20a
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
  • the liquid crystal display panel 50a includes an active matrix substrate 20a and a counter substrate 30 provided so as to face each other, and a liquid crystal provided as a display medium layer between the active matrix substrate 20a and the counter substrate 30.
  • a sealing material (not shown) provided in a frame shape for adhering the layer 40 to the active matrix substrate 20a and the counter substrate 30 and enclosing the liquid crystal layer 40 between the active matrix substrate 20a and the counter substrate 30; It has.
  • the active matrix substrate 20a includes an insulating substrate 10a, a plurality of gate wirings 11a provided as lower wirings on the insulating substrate 10a so as to extend in parallel with each other, and each gate wiring 11a.
  • a plurality of source lines 15a provided so as to extend in parallel to each other in a direction orthogonal to each other, a plurality of TFTs 5 provided for each pixel line, a crossing portion of each gate line 11a and each source line 15a, each pixel,
  • An interlayer insulating film 17a provided so as to cover the TFT 5, a plurality of pixel electrodes 18a provided in a matrix on the interlayer insulating film 17a, and an alignment film (not shown) provided so as to cover each pixel electrode 18a And.
  • the TFT 5 includes a gate electrode (11a) provided on the insulating substrate 10a, a gate insulating film 12a provided so as to cover the gate electrode (11a), and a gate insulating film 12a.
  • the semiconductor layer 16a provided with the channel region C so as to overlap the gate electrode (11a) is overlapped with the gate electrode (11a) on the gate insulating film 12a and separated from each other via the channel region C of the semiconductor layer 16a.
  • a source electrode 15aa and a drain electrode 15b are provided.
  • the gate electrode (11a) is a part of each gate wiring 11a as shown in FIG.
  • the source electrode 15aa is a portion in which each source wiring 15a protrudes in an L shape sideways. Further, as shown in FIG. 2, the source wiring 15a and the source electrode 15aa include a barrier layer 13a provided on the gate insulating film 12a and a wiring layer 14a made of copper stacked on the barrier layer 13a. Yes.
  • the drain electrode 15b is connected to the pixel electrode 18a through a contact hole Ha formed in the semiconductor 16a and a contact hole Hb formed in the interlayer insulating film 17a.
  • the drain electrode 15b includes a barrier layer 13b provided on the gate insulating film 12a and a wiring layer 14b made of copper laminated on the barrier layer 13b.
  • the contact hole Hb formed in the interlayer insulating film 17a is larger in plan view than the contact hole Ha formed in the semiconductor layer 16a, and is formed in the interlayer insulating film 17a.
  • a step S is provided between the inner wall of the contact hole Hb and the inner wall of the contact hole Ha formed in the semiconductor layer 16a.
  • the semiconductor layer 16a is made of an oxide semiconductor such as In—Ga—Zn—O, for example, and has a channel region C between the source electrode 15aa and the drain electrode 15b as shown in FIG. Further, as shown in FIGS. 1 to 3, the semiconductor layer 16a is provided so as to cover the source wiring 15a, the source electrode 15aa, and the drain electrode 15b.
  • oxide semiconductor such as In—Ga—Zn—O
  • the gate wiring 11a is drawn outside the display area for image display, and is formed in the contact hole Hc and the interlayer insulating film 17a formed in the gate insulating film 12a at the end as shown in FIGS.
  • the contact terminals Hb are arranged along the extending direction of the source wiring 15a through the contact holes Hd.
  • the contact hole Hc formed in the gate insulating film 12a is surrounded and formed in the interlayer insulating film 17a between the gate insulating film 12a and the interlayer insulating film 17a.
  • the semiconductor layer 16b is provided in a ring shape so as to be exposed from the contact hole Hd. That is, as shown in FIGS. 4 and 5, a step S is provided between the inner wall of the contact hole Hd formed in the interlayer insulating film 17a and the inner wall of the contact hole Hc formed in the gate insulating film 12a. ing.
  • the source line 15a is led out of the display area, and as shown in FIGS. 6 and 7, is connected to a source lead line 11b provided as another lower layer line through a wiring connection layer 18c at its end,
  • the source lead wiring 11b is connected to each wiring terminal layer 18b arranged along the extending direction of the gate wiring 11a in the same manner as the gate wiring 11a (see FIGS. 4 and 5).
  • the source wiring 15a is connected to the wiring connection layer 18c through the contact hole He formed in the semiconductor 16a and the contact hole Hf formed in the interlayer insulating film 17a. Yes.
  • the contact hole Hf formed in the interlayer insulating film 17a is larger in plan view than the contact hole He formed in the semiconductor layer 16a, and is formed in the interlayer insulating film 17a.
  • a step S is provided between the inner wall of the contact hole Hf and the inner wall of the contact hole He formed in the semiconductor layer 16a.
  • the source lead wiring 11b is connected to the wiring connection layer 18c through the contact hole Hg formed in the gate insulating film 12a and the contact hole Hh formed in the interlayer insulating film 17a. Has been. Then, as shown in FIGS.
  • the semiconductor layer 16a is formed on the gate insulating film 12a between the gate insulating film 12a and the interlayer insulating film 17a at the connection portion between the source lead wiring 11b and the wiring connecting layer 18c.
  • the contact hole Hg is provided so as to be exposed from the contact hole Hh formed in the interlayer insulating film 17a. That is, as shown in FIGS. 6 and 7, a step S is provided between the inner wall of the contact hole Hh formed in the interlayer insulating film 17a and the inner wall of the contact hole Hg formed in the gate insulating film 12a. ing.
  • the counter substrate 30 includes an insulating substrate 10b, a black matrix provided in a lattice shape on the insulating substrate 10b, and a red layer, a green layer, and a blue layer provided between the lattices of the black matrix.
  • a color filter 21 having a plurality of colored layers such as a layer, a common electrode 22 provided to cover the color filter 21, and an alignment film (not shown) provided to cover the common electrode 22. .
  • the liquid crystal layer 40 is made of a nematic liquid crystal material having electro-optical characteristics.
  • the liquid crystal display panel 50a having the above configuration applies a predetermined voltage for each pixel to the liquid crystal layer 40 disposed between each pixel electrode 18a on the active matrix substrate 20a and the common electrode 22 on the counter substrate 30, By changing the alignment state of the liquid crystal layer 40, the transmittance of light transmitted through the panel is adjusted for each pixel to display an image.
  • FIG. 8, FIG. 9 and FIG. 10 are explanatory views showing the method of manufacturing the active matrix substrate 20a in cross sections of the pixel portion, the wiring terminal portion and the wiring connection portion, respectively.
  • the manufacturing method of this embodiment includes an active matrix substrate manufacturing process, a counter substrate manufacturing process, and a liquid crystal injection process.
  • a titanium film, an aluminum film, a titanium film, and the like are sequentially formed on the entire substrate of the insulating substrate 10a such as a glass substrate by a sputtering method to obtain a Ti / Al / Ti film (thickness of about 100 nm to 500 nm).
  • 8A, FIG. 9A, and FIG. 9B are formed by performing photolithography, wet etching, dry etching, and resist peeling cleaning on the metal laminated film after forming the metal laminated film such as FIG.
  • the gate wiring 11a and the source lead wiring 11b are formed.
  • an inorganic insulating film 12 such as a silicon oxide film (thickness of about 200 nm to 500 nm) is formed on the entire substrate on which the gate wiring 11a and the source lead wiring 11b are formed by a CVD (Chemical Vapor Deposition) method (FIG. 8).
  • FIG. 9 (b) and FIG. 10 (b)) are formed, and further, for example, a barrier film such as a titanium film (thickness of about 10 nm to 100 nm) and a copper film (thickness) are formed by sputtering.
  • a source wiring 15a, a source electrode 15aa, and a drain electrode 15b are formed.
  • an In—Ga—Zn—O-based oxide semiconductor film such as InGaZnO 4 (with a thickness of 20 nm to 200 nm) is formed on the entire substrate on which the source wiring 15a, the source electrode 15aa, and the drain electrode 15b are formed by sputtering. 8c), 9c, and 10c are performed on the oxide semiconductor film by performing photolithography, wet etching, and resist peeling cleaning. As shown, a semiconductor layer 16a having contact holes Ha, He and Hg and a semiconductor layer 16b having contact holes Hc are formed.
  • an inorganic insulating film such as a silicon oxide film (having a thickness of about 100 nm to 300 nm) is formed on the entire substrate on which the semiconductor layers 16a and 16b are formed by a CVD method.
  • 8D, 9D, and 10D are performed by performing photolithography, wet etching, dry etching, and resist peeling cleaning on the inorganic insulating film 12 formed in FIG.
  • the gate insulating film 12a having the contact holes Hc and Hg and the interlayer insulating film 17a having the contact holes Hb, Hd, Hf, and Hh are formed.
  • the semiconductor layers 16a and 16b function as an etching stopper.
  • a transparent conductive film such as, for example, an ITO (Indium Tin Oxide) film (thickness of about 50 nm to 200 nm) is formed by sputtering on the entire substrate on which the gate insulating film 12a and the interlayer insulating film 17a are formed. Thereafter, the transparent conductive film is subjected to photolithography, wet etching, and resist peeling and cleaning, so that the pixel electrode 18a, the wiring terminal layer 18b, and the wiring connection layer are formed as shown in FIGS. 18c is formed.
  • ITO Indium Tin Oxide
  • the active matrix substrate 20a can be manufactured as described above.
  • a black colored photosensitive resin is applied to the entire substrate of the insulating substrate 10b such as a glass substrate by spin coating or slit coating, and then the coated film is exposed and developed to obtain black.
  • the matrix is formed to a thickness of about 1.0 ⁇ m.
  • a photosensitive resin colored in red, green, or blue is applied to the entire substrate on which the black matrix is formed by spin coating or slit coating, and then the coating film is exposed and developed.
  • a colored layer for example, a red layer
  • the color filters 21 are formed by forming the other two colored layers (for example, a green layer and a blue layer) to a thickness of about 2.0 ⁇ m. .
  • the common electrode 22 is formed on the substrate on which the color filter 21 has been formed by depositing a transparent conductive film such as an ITO film (thickness of about 50 nm to 200 nm) by sputtering, for example.
  • a transparent conductive film such as an ITO film (thickness of about 50 nm to 200 nm) by sputtering, for example.
  • the counter substrate 30 can be manufactured as described above.
  • a polyimide resin film is applied to each surface of the active matrix substrate 20a manufactured in the active matrix substrate manufacturing process and the counter substrate 30 manufactured in the counter substrate manufacturing process by a printing method, and then the coating film is applied.
  • an alignment film is formed by performing baking and rubbing treatment.
  • a sealing material made of UV (ultraviolet) curing and thermosetting resin is printed on the surface of the counter substrate 30 on which the alignment film is formed in a frame shape, a liquid crystal material is formed inside the sealing material. Is dripped.
  • the bonded bonded body is released to atmospheric pressure. The surface and the back surface of the bonded body are pressurized.
  • the sealing material is hardened by heating the bonding body, and the liquid crystal layer 40 is enclosed between the active matrix substrate 20a and the opposing substrate 30 To do.
  • the unnecessary part is removed by dividing the bonded body enclosing the liquid crystal layer 40 by, for example, dicing.
  • the liquid crystal display panel 50a of the present embodiment can be manufactured.
  • the source electrode 15aa and the drain electrode 15b on the gate insulating film 12a are made of copper.
  • the semiconductor layer 16a made of an oxide semiconductor since the source electrode 15aa and the drain electrode 15b are covered with the semiconductor layer 16a made of an oxide semiconductor, diffusion to the upper layer of copper can be suppressed.
  • the semiconductor layer 16a for suppressing the diffusion of copper into the upper layer is formed by covering the source electrode 15aa and the drain electrode 15b by using an oxide semiconductor instead of the conventionally used amorphous silicon. Therefore, an increase in the manufacturing process can be suppressed and copper diffusion can be suppressed.
  • Vth threshold voltage
  • the barrier layers 13a and 13b are provided on the gate insulating film 12a side of the source electrode 15aa and the drain electrode 15b. Diffusion into the lower layer can be suppressed.
  • the gate insulating film 12a is made of a silicon oxide film. Oxygen vacancies in the semiconductor layer 13a can be suppressed.
  • the interlayer insulating film 17a made of a silicon oxide film is provided so as to cover the TFTs 5. Therefore, for example, silicon nitride Occurrence of oxygen vacancies in the semiconductor layer 16a due to hydrogen desorption in the film, which is a concern for the film, can be suppressed.
  • the pixel electrode 18a and the drain electrode 15b are formed via the contact holes Hb and Ha of the interlayer insulating film 17a and the semiconductor layer 16a.
  • the contact hole Hb of the interlayer insulating film 17a is larger than the contact hole Ha of the semiconductor layer 16a in plan view, and is connected between the inner wall of the contact hole Hb of the interlayer insulating film 17a and the inner wall of the contact hole Ha of the semiconductor layer 16a. Since the step S is provided in the contact hole Ha, for example, the inner wall of the contact hole of the interlayer insulating film and the inner wall of the contact hole of the semiconductor layer are continuously provided with no step between them.
  • the step S It can be loosely.
  • a transparent conductive film for forming the pixel electrode 18a is easily formed on the entire inner walls of the contact holes Ha and Hb, so that the pixel electrode 18a and the drain electrode 15b of the TFT 5 are more reliably connected. Can do.
  • the lower layer wiring (the gate wiring 11a or the gate wiring 11a or the gate wiring 11a or the gate wiring 11a or the gate insulating film 12a is interposed through the contact holes Hd and Hc.
  • the source lead-out wiring 11b) and the wiring terminal layer 18b are connected to each other.
  • the contact hole Hc of the gate insulating film 12a is surrounded and from the contact hole Hd of the interlayer insulating film 17a.
  • the semiconductor layer 16b Since the semiconductor layer 16b is provided in a ring shape so as to be exposed, the semiconductor layer 16b made of an oxide semiconductor functions as an etching stopper when the contact hole Hd is formed in the interlayer insulating film 17a.
  • the contact hole Hd of the film 17a is connected to the gate insulating film 12a. Larger in plan view than the contact hole Hc, so that the step S is provided between the inner wall of the contact hole Hc of the inner wall and the gate insulating film 12a of the contact hole Hd of the interlayer insulating film 17a.
  • the inner wall of the contact hole of the interlayer insulating film and the inner wall of the contact hole of the gate insulating film are continuously formed, and the contact hole having the contact holes Hc and Hd is formed compared to the case where no step is provided between the two.
  • the overall inclination of the inner wall can be relaxed by the level difference S.
  • a transparent conductive film for forming the wiring terminal layer 18b is easily formed over the entire inner wall surface of each contact hole Hc and Hd, so that the wiring terminal layer 18b and the lower layer wiring (gate wiring 11a or source lead wiring) 11b) can be connected more reliably.
  • the source wiring 15a and the wiring connection layer 18c are provided via the contact holes Hf and He of the interlayer insulating film 17a and the semiconductor layer 16a.
  • the contact hole Hf of the interlayer insulating film 17a is larger than the contact hole He of the semiconductor layer 16a in plan view, and the inner wall of the contact hole Hf of the interlayer insulating film 17a and the inner wall of the contact hole He of the semiconductor layer 16a Since the step S is provided between the contact hole and the inner wall of the contact hole of the interlayer insulating film and the inner wall of the contact hole of the semiconductor layer, for example, the contact hole is more than the case where the step is not provided between them.
  • the overall inclination of the inner wall of the contact hole with He and Hf is the level difference S. It can be loosely.
  • the source lead-out wiring 11b and the wiring connection layer 18c are connected to each other through the contact holes Hh and Hg of the interlayer insulating film 17a and the gate insulating film 12a.
  • the semiconductor layer 16a is provided between the gate insulating film 12a and the interlayer insulating film 17a so as to surround the contact hole Hg of the gate insulating film 12a and to be exposed from the contact hole Hh of the interlayer insulating film 17a.
  • the contact hole Hh of the interlayer insulating film 17a is larger in plan view than the contact hole Hg of the gate insulating film 12a, and the interlayer insulating film 17a Inner wall of contact hole Hh and gate insulating film Step S between the inner wall of the contact hole of Hg 2a so that is provided. For this reason, for example, the inner wall of the contact hole of the interlayer insulating film and the inner wall of the contact hole of the gate insulating film are continuously formed, and the contact hole having the contact holes Hg and Hh is formed as compared with the case where no step is provided therebetween.
  • the overall inclination of the inner wall can be relaxed by the level difference S.
  • the transparent conductive film for forming the wiring connection layer 18c is easily formed on the entire inner surface of each contact hole He, Hf, Hg, and Hh, the source wiring 15a and the source lead-out wiring 11b can be more reliably connected. Can be connected to.
  • the semiconductor layer 16a made of an oxide semiconductor is provided as a channel, so that high mobility, high reliability, and low off-state are achieved.
  • a TFT 5 having good characteristics such as current can be realized.
  • the wiring layers 14a and 14b made of copper are used, so that the display panel has a large screen, high definition, and double speed driving. Display and low power consumption can be effectively realized.
  • FIG. 11 is a cross-sectional view of a liquid crystal display panel 50b including the active matrix substrate 20b of the present embodiment.
  • 12 is a plan view of the wiring terminal portion of the active matrix substrate 20b
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG.
  • FIG. 14 is a plan view of a wiring connection portion of the active matrix substrate 20b
  • FIG. 15 is a cross-sectional view taken along line XV-XV in FIG.
  • the same portions as those in FIGS. 1 to 10 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the liquid crystal display panel including the active matrix substrate 20a provided with the single-layer interlayer insulating film 17a is illustrated.
  • the multilayer interlayer insulating films 17b and 19 are provided.
  • the liquid crystal display panel 50b provided with the active matrix substrate 20b is illustrated.
  • the liquid crystal display panel 50b includes an active matrix substrate 20b and a counter substrate 30 provided so as to face each other, and a liquid crystal provided as a display medium layer between the active matrix substrate 20b and the counter substrate 30.
  • the layer 40 is bonded to the active matrix 20b and the counter substrate 30, and a sealing material (not shown) provided in a frame shape to enclose the liquid crystal layer 40 between the active matrix substrate 20b and the counter substrate 30. I have.
  • a first interlayer insulating film 17b and a second interlayer insulating film 19 are sequentially stacked so as to cover each TFT 5, and a plurality of pixel electrodes 18a are formed on the second interlayer insulating film 19. Are provided in a matrix.
  • the drain electrode 15 b includes contact holes Ha formed in the semiconductor 16 a, (contact holes Hb formed in the first interlayer insulating film 17 a), and contact holes formed in the second interlayer insulating film 19. It is connected to the pixel electrode 18a through Hi.
  • the inner wall of the contact hole Hi of the second interlayer insulating film 19 is provided such that its upper layer portion is gently inclined.
  • the gate line 11a is drawn to the outside of the display region, and as shown in FIGS. 12 and 13, at the end thereof (contact hole Hj formed in the laminated film of the gate insulating film 12a and the first interlayer insulating film 17a and ) It is connected to each wiring terminal layer 18b arranged along the extending direction of the source wiring 15a through a contact hole Hk formed in the second interlayer insulating film 19.
  • the inner wall of the contact hole Hk of the second interlayer insulating film 19 is provided such that its upper layer portion is gently inclined.
  • the source wiring 15a is led out of the display area, and as shown in FIGS. 14 and 15, is connected to a source lead wiring 11b provided as another lower layer wiring via a wiring connection layer 18c at its end,
  • the source lead wiring 11b is connected to each wiring terminal layer 18b arranged along the extending direction of the gate wiring 11a in the same manner as the gate wiring 11a (see FIGS. 12 and 13).
  • the source wiring 15 a includes a contact hole Hl formed in the semiconductor 16 a, a (contact hole Hm formed in the first interlayer insulating film 17 b), and a second interlayer insulating film 19. It is connected to the wiring connection layer 18c through the contact hole Hn formed in. Then, as shown in FIG.
  • the inner wall of the contact hole Hk of the second interlayer insulating film 19 is provided so that the upper layer portion thereof is gently inclined.
  • the source lead wiring 11b is formed in the second interlayer insulating film 19 (as well as the contact hole Ho formed in the laminated film of the gate insulating film 12a and the first interlayer insulating film 17b) as shown in FIGS.
  • the contact hole Hp is connected to the wiring connection layer 18c. Then, as shown in FIG. 15, the inner wall of the contact hole Hp of the second interlayer insulating film 19 is provided such that the upper layer portion thereof is gently inclined.
  • the liquid crystal display panel 50b configured as described above applies a predetermined voltage for each pixel to the liquid crystal layer 40 disposed between each pixel electrode 18a on the active matrix substrate 20b and the common electrode 22 on the counter substrate 30, By changing the alignment state of the liquid crystal layer 40, the transmittance of light transmitted through the panel is adjusted for each pixel to display an image.
  • FIG. 16, FIG. 17 and FIG. 18 are explanatory views showing the method of manufacturing the active matrix substrate 20b in cross sections of the pixel portion, the wiring terminal portion, and the wiring connection portion.
  • the manufacturing method according to the present embodiment includes an active matrix substrate manufacturing process, a counter substrate manufacturing process, and a liquid crystal injection process.
  • the counter substrate manufacturing process and the liquid crystal injection process are substantially the same as those in the first embodiment. Therefore, an active matrix substrate manufacturing process will be described below.
  • a titanium film, an aluminum film, a titanium film, and the like are sequentially formed on the entire substrate of the insulating substrate 10a such as a glass substrate by a sputtering method to obtain a Ti / Al / Ti film (thickness of about 100 nm to 500 nm).
  • 16A, 17A and 17B are formed by performing photolithography, wet etching or dry etching, and resist peeling cleaning on the metal laminated film after forming the metal laminated film such as FIG.
  • a gate line 11a and a source lead line 11b are formed.
  • an inorganic insulating film 12 such as a silicon oxide film (thickness: about 200 nm to 500 nm) is formed on the entire substrate on which the gate wiring 11a and the source lead wiring 11b are formed by CVD (FIG. 16B, FIG. 16 (b) and FIG. 16 (b)), and further, for example, a barrier film such as a titanium film (thickness of about 10 nm to 100 nm) and a copper film (thickness of about 100 nm to 300 nm) by sputtering.
  • a barrier film such as a titanium film (thickness of about 10 nm to 100 nm) and a copper film (thickness of about 100 nm to 300 nm) by sputtering.
  • a source wiring 15a, a source electrode 15aa, and a drain electrode 15b are formed.
  • an In—Ga—Zn—O-based oxide semiconductor film such as InGaZnO 4 (with a thickness of 20 nm to 200 nm) is formed on the entire substrate on which the source wiring 15a, the source electrode 15aa, and the drain electrode 15b are formed by sputtering.
  • the oxide semiconductor film is subjected to photolithography, wet etching, and resist peeling and cleaning, so that FIG. 16C, FIG. 17C, and FIG. As shown, a semiconductor layer 16a having contact holes Ha and Hl is formed.
  • an inorganic insulating film such as a silicon oxide film (having a thickness of about 100 nm to 300 nm) is formed on the entire substrate on which the semiconductor layer 16a is formed by a CVD method, the inorganic insulating film and the previously formed film are formed.
  • the formed inorganic insulating film 12 is subjected to photolithography, wet etching or dry etching, and resist peeling and cleaning, whereby the gate insulating film 12a and the first interlayer insulating film having the contact holes Hb, Hj, Hm, and Ho. 17b is formed (see FIGS. 16D, 17D, and 18D).
  • a photosensitive resin is applied to the entire substrate on which the gate insulating film 12a and the first interlayer insulating film 17b are formed by a spin coat method or a slit coat method, and then the applied film is exposed, developed, and baked. Accordingly, as shown in FIGS. 16D, 17D, and 18D, the second interlayer insulating film 19 having the contact holes Hi, Hk, Hn, and Hp is formed to a thickness of about 2.0 ⁇ m. Form.
  • the inner layer of each contact hole Hi, Hk, Hn, and Hp of the second interlayer insulating film 19 is gently inclined by the baking process.
  • the pixel electrode 18a, the wiring terminal layer 18b, and the wiring connection layer 18c are formed as shown in FIGS.
  • the active matrix substrate 20b can be manufactured as described above.
  • the source electrode 15aa and the drain electrode 15b made of copper are made of an oxide semiconductor as in the first embodiment. Since it is covered with the semiconductor layer 16a, the increase in the manufacturing process can be suppressed and the diffusion of copper can be suppressed.
  • a liquid crystal display panel is exemplified as the display panel.
  • the present invention is also applicable to other display panels such as an organic EL (Electro-Luminescence) panel, an inorganic EL display panel, and an electrophoretic display panel. can do.
  • copper is exemplified as the wiring layer constituting the source wiring, the source electrode, and the drain electrode.
  • it is a copper alloy such as Cu—Mn, Cu—Ca, or Cu—Mg. Also good.
  • the Cu / Ti two-layer structure is exemplified as the source wiring, the source electrode, and the drain electrode, but a three-layer or more structure may be used.
  • Ti is exemplified as the barrier layer for the source wiring, the source electrode, and the drain electrode, but other metals may be used.
  • the gate insulating film made of a silicon oxide film and the (first) interlayer insulating film are exemplified.
  • the gate insulating film and the (first) interlayer insulating film are made of a silicon oxide film on the semiconductor layer side.
  • a laminated film with a silicon nitride film or the like may be used.
  • the ITO film is exemplified as the transparent conductive film constituting the pixel electrode and the common electrode.
  • an IZO (IndiumInZinc Oxide) film may be used.
  • the liquid crystal display panel in which the color filter is provided on the counter substrate is illustrated.
  • the present invention also applies to a liquid crystal display panel having a color filter on array structure in which the color filter is provided on the active matrix substrate. Can be applied.
  • a liquid crystal display panel manufactured using an ODF (One Drop Drop Fill) method has been exemplified.
  • ODF One Drop Drop Fill
  • the present invention provides a blank cell substrate by vacuum injection after creating a blank cell under normal pressure.
  • the present invention can also be applied to a liquid crystal display panel manufactured by injecting a liquid crystal material therebetween.
  • an In—Ga—Zn—O-based oxide semiconductor layer has been exemplified.
  • the present invention can be applied to In—Si—Zn—O, In—Al—Zn—O, Sn— Si—Zn—O, Sn—Al—Zn—O, Sn—Ga—Zn—O, Ga—Si—Zn—O, Ga—Al—Zn—O, In—Cu—Zn—O
  • oxide-based semiconductor layers such as Sn-Cu-Zn-O-based, Zn-O-based, and In-O-based.
  • an active matrix substrate in which the electrode of the TFT connected to the pixel electrode is used as the drain electrode is illustrated.
  • the present invention is an active matrix in which the electrode of the TFT connected to the pixel electrode is referred to as a source electrode. It can also be applied to a substrate.
  • the active matrix substrate in which the capacitor line constituting the auxiliary capacitor is not arranged in each pixel is exemplified.
  • the active line substrate in which the capacitor line constituting the auxiliary capacitor is arranged in each pixel can also be applied to a matrix substrate.
  • the present invention can suppress the increase of the manufacturing process and suppress the diffusion of copper, and is useful for the display panel including the active matrix substrate using the copper wiring.
  • TFT 10a Insulating substrate 11a Gate wiring (gate electrode) 11b Source lead wiring (lower layer wiring) 12a Gate insulating films 13a and 13b Barrier layer 15a Source wiring 15aa Source electrode 15b Drain electrodes 16a and 16b Semiconductor layer 17a Interlayer insulating film 18a Pixel electrode 18b Wiring terminal layer 18c Wiring connection layers 20a and 20b Active matrix substrate 30 Counter substrate 40 Liquid crystal layer (Display medium layer) 50a, 50b LCD panel

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

　マトリクス状に設けられた複数の画素電極（１８ａ）と、各画素電極（１８ａ）にそれぞれ接続され、各々、絶縁基板（１０ａ）に設けられたゲート電極（１１ａ）、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜（１２ａ）、ゲート絶縁膜（１２ａ）上にゲート電極（１１ａ）に重なるようにチャネル領域（Ｃ）が設けられた半導体層（１６ａ）、並びにゲート絶縁膜（１２ａ）上に半導体層（１６ａ）のチャネル領域（Ｃ）を介して互いに離間するように銅又は銅合金により設けられたソース電極（１５ａａ）及びドレイン電極（１５ｂ）を有する複数のＴＦＴ（５）とを備えたアクティブマトリクス基板（２０ａ）であって、半導体層（１６ａ）は、酸化物半導体によりソース電極（１５ａａ）及びドレイン電極（１５ｂ）を覆うように設けられている。

Description

アクティブマトリクス基板及び表示パネル
　本発明は、アクティブマトリクス基板及び表示パネルに関し、特に、銅配線を用いたアクティブマトリクス基板及びそれを備えた表示パネルに関するものである。
　液晶表示パネルなどの表示パネルを構成するアクティブマトリクス基板は、互いに平行に延びるように設けられた複数のゲート配線や各ゲート配線と直交する方向に互いに平行に延びるように設けられた複数のソース配線などの表示用配線を備えている。
　このアクティブマトリクス基板では、近年、半導体デバイスと同様に、上記表示用配線として、従来のアルミニウム配線よりも電気抵抗が低い銅配線を用いた配線構造が提案されている。
　ここで、銅配線を用いたアクティブマトリクス基板を備えた液晶表示パネルでは、上述したように、銅配線の電気抵抗が比較的低いので、銅配線を用いた配線構造が液晶表示パネルの大画面化、高精細化、倍速駆動表示化及び低消費電力化などに有効であるものの、その製造工程や高温高湿雰囲気下での動作において、銅配線中の銅がアモルファスシリコン膜や酸化シリコン膜中に拡散し易いので、例えば、ＴＦＴのバックチャネル側に銅が拡散した場合には、ＴＦＴの閾値電圧（Ｖｔｈ）が変動したり、液晶材料中に銅が拡散した場合には、液晶材料が劣化したりする、という問題がある。
　例えば、特許文献１には、表示素子に用いる電極層において、表示素子に用いられる液晶材料や発光材料などを汚染するイオン性不純物の濃度が１００ｐｐｍ以下に低減された表示装置が開示されている。
特開２００９－１５３１６号公報
　ところで、銅配線を用いた配線構造では、上述した銅の拡散を防止するために、銅配線との界面に、バリア層を設けることが常套手段になっている。しかしながら、アクティブマトリクス基板において、銅配線を用いた表示用配線の表面にバリア層を形成する場合には、バリア層を形成するための薄膜を成膜する工程及びその薄膜をパターニングする工程が必要になるので、製造工程が増加してしまう。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、製造工程の増加を抑制して、銅の拡散を抑制することにある。
　上記目的を達成するために、本発明は、銅又は銅合金からなるソース電極及びドレイン電極を酸化物半導体からなる半導体層で覆うようにしたものである。
　具体的に本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素電極と、上記各画素電極にそれぞれ接続され、各々、絶縁基板に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた半導体層、並びに該ゲート絶縁膜上に該半導体層のチャネル領域を介して互いに離間するように銅又は銅合金により設けられたソース電極及びドレイン電極を有する複数の薄膜トランジスタとを備えたアクティブマトリクス基板であって、上記半導体層は、酸化物半導体により上記ソース電極及びドレイン電極を覆うように設けられていることを特徴とする。
　上記の構成によれば、ゲート絶縁膜上のソース電極及びドレイン電極が銅又は銅合金により構成されているので、銅の拡散が懸念されるものの、ソース電極及びドレイン電極が酸化物半導体からなる半導体層で覆われているので、銅の上層への拡散が抑制される。ここで、銅の上層への拡散を抑制するための半導体層は、従来より用いられてきたアモルファスシリコンの代わりに酸化物半導体を用い、ソース電極及びドレイン電極を覆うことにより形成されるので、製造工程の増加を抑制して、銅の拡散が抑制される。また、銅の拡散が抑制されるので、薄膜トランジスタの閾値電圧（Ｖｔｈ）の変動が抑制される。
　上記ソース電極及びドレイン電極の上記ゲート絶縁膜側には、該ソース電極及びドレイン電極からの銅の拡散を抑制するためのバリア層が設けられていてもよい。
　上記の構成によれば、ソース電極及びドレイン電極のゲート絶縁膜側にバリア層が設けられているので、銅の下層への拡散が抑制される。
　上記ゲート絶縁膜は、酸化シリコン膜からなっていてもよい。
　上記の構成によれば、ゲート絶縁膜が酸化シリコン膜からなるので、例えば、窒化シリコン膜で懸念される膜中の水素脱離による（酸化物半導体からなる）半導体層の酸素欠損の発生が抑制される。また、ゲート絶縁膜が酸化シリコン膜からなるので、ソース電極及びドレイン電極からの銅の下層への拡散が懸念されるものの、ソース電極及びドレイン電極のゲート絶縁膜側にバリア層が設けられている場合には、銅の下層への拡散が有効に抑制される。
　上記各薄膜トランジスタを覆うように、酸化シリコン膜からなる層間絶縁膜が設けられていてもよい。
　上記の構成によれば、各薄膜トランジスタを覆うように、酸化シリコン膜からなる層間絶縁膜が設けられているので、例えば、窒化シリコン膜で懸念される膜中の水素脱離による（酸化物半導体からなる）半導体層の酸素欠損の発生が抑制される。また、各薄膜トランジスタを覆うように、酸化シリコン膜からなる層間絶縁膜が設けられているので、ソース電極及びドレイン電極からの銅の上層への拡散が懸念されるものの、ソース電極及びドレイン電極を覆うように酸化物半導体からなる半導体層が設けられているので、銅の上層への拡散が有効に抑制される。
　上記各画素電極は、上記層間絶縁膜上に設けられ、該層間絶縁膜に形成されたコンタクトホール、及び上記半導体層に形成されたコンタクトホールを介して、上記各薄膜トランジスタのドレイン電極に接続され、上記層間絶縁膜に形成されたコンタクトホールは、上記半導体層に形成されたコンタクトホールよりも平面視で大きく、該層間絶縁膜に形成されたコンタクトホールの内壁と該半導体層に形成されたコンタクトホールの内壁との間には、段差が設けられていてもよい。
　上記の構成によれば、層間絶縁膜及び半導体層の各コンタクトホールを介して、画素電極及びドレイン電極が互いに接続され、層間絶縁膜のコンタクトホールが半導体層のコンタクトホールよりも平面視で大きく、層間絶縁膜のコンタクトホールの内壁と半導体層のコンタクトホールの内壁との間に段差が設けられているので、例えば、層間絶縁膜のコンタクトホールの内壁と半導体層のコンタクトホールの内壁とが連続して両者の間に段差が設けられていない場合よりも、コンタクトホールの内壁の全体的な傾斜が段差の分だけ緩くなる。これにより、画素電極を形成するための透明導電膜がコンタクトホールの内壁の表面全体に成膜され易くなるので、画素電極及び薄膜トランジスタ（のドレイン電極）がより確実に接続される。
　上記ゲート電極と同一層に同一材料により設けられた下層配線と、上記各画素電極と同一層に同一材料により設けられ、上記下層配線に接続された配線端子層とを備え、上記下層配線及び配線端子層は、上記層間絶縁膜に形成されたコンタクトホール、及び上記ゲート絶縁膜に形成されたコンタクトホールを介して互いに接続され、上記ゲート絶縁膜及び層間絶縁膜の間には、上記ゲート絶縁膜に形成されたコンタクトホールを囲むと共に、上記層間絶縁膜に形成されたコンタクトホールから露出するように、上記半導体層と同一材料により他の半導体層がリング状に設けられていてもよい。
　上記の構成によれば、層間絶縁膜及びゲート絶縁膜の各コンタクトホールを介して、下層配線及び配線端子層が互いに接続され、ゲート絶縁膜及び層間絶縁膜の間には、ゲート絶縁膜のコンタクトホールを囲むと共に、層間絶縁膜のコンタクトホールから露出するように、他の半導体層がリング状に設けられているので、酸化物半導体からなる他の半導体層が層間絶縁膜にコンタクトホールを形成する際のエッチングストッパとして機能することにより、層間絶縁膜のコンタクトホールがゲート絶縁膜のコンタクトホールよりも平面視で大きく、層間絶縁膜のコンタクトホールの内壁とゲート絶縁膜のコンタクトホールの内壁との間に段差が設けられることになる。そのため、例えば、層間絶縁膜のコンタクトホールの内壁とゲート絶縁膜のコンタクトホールの内壁とが連続して両者の間に段差が設けられていない場合よりも、コンタクトホールの内壁の全体的な傾斜が段差の分だけ緩くなる。これにより、配線端子層を形成するための透明導電膜がコンタクトホールの内壁の表面全体に成膜され易くなるので、配線端子層及び下層配線がより確実に接続される。
　上記下層配線は、上記ゲート電極に接続されたゲート配線であってもよい。
　上記の構成によれば、下層配線がゲート電極に接続されたゲート配線であるので、配線端子層及びゲート配線がより確実に接続される。
　上記ソース電極及びドレイン電極と同一層に同一材料により設けられ、上記半導体層で覆われ、且つ該ソース電極に接続されたソース配線と、上記各画素電極と同一層に同一材料により設けられ、上記下層配線及びソース配線を互いに接続するための配線接続層とを備え、上記ソース配線及び配線接続層は、上記層間絶縁膜に形成されたコンタクトホール、及び上記半導体層に形成されたコンタクトホールを介して互いに接続され、上記ソース配線及び配線接続層の接続部分では、上記層間絶縁膜に形成されたコンタクトホールが上記半導体層に形成されたコンタクトホールよりも平面視で大きく、該層間絶縁膜に形成されたコンタクトホールの内壁と該半導体層に形成されたコンタクトホールの内壁との間に段差が設けられ、上記下層配線及び配線接続層は、上記層間絶縁膜に形成されたコンタクトホール、及び上記ゲート絶縁膜に形成されたコンタクトホールを介して互いに接続され、上記下層配線及び配線接続層の接続部分では、上記半導体層が、上記ゲート絶縁膜及び層間絶縁膜の間において、上記ゲート絶縁膜に形成されたコンタクトホールを囲むと共に、上記層間絶縁膜に形成されたコンタクトホールから露出するように設けられていてもよい。
　上記の構成によれば、層間絶縁膜及び半導体層の各コンタクトホールを介して、ソース配線及び配線接続層が互いに接続され、層間絶縁膜のコンタクトホールが半導体層のコンタクトホールよりも平面視で大きく、層間絶縁膜のコンタクトホールの内壁と半導体層のコンタクトホールの内壁との間に段差が設けられているので、例えば、層間絶縁膜のコンタクトホールの内壁と半導体層のコンタクトホールの内壁とが連続して両者の間に段差が設けられていない場合よりも、コンタクトホールの内壁の全体的な傾斜が段差の分だけ緩くなる。また、層間絶縁膜及びゲート絶縁膜の各コンタクトホールを介して、下層配線及び配線接続層が互いに接続され、下層配線及び配線接続層の接続部分では、ゲート絶縁膜及び層間絶縁膜の間において、ゲート絶縁膜のコンタクトホールを囲むと共に、層間絶縁膜のコンタクトホールから露出するように半導体層が設けられているので、酸化物半導体からなる半導体層が層間絶縁膜にコンタクトホールを形成する際のエッチングストッパとして機能することにより、層間絶縁膜のコンタクトホールがゲート絶縁膜のコンタクトホールよりも平面視で大きく、層間絶縁膜のコンタクトホールの内壁とゲート絶縁膜のコンタクトホールの内壁との間に段差が設けられることになる。そのため、例えば、層間絶縁膜のコンタクトホールの内壁とゲート絶縁膜のコンタクトホールの内壁とが連続して両者の間に段差が設けられていない場合よりも、コンタクトホールの内壁の全体的な傾斜が段差の分だけ緩くなる。これにより、配線接続層を形成するための透明導電膜が各コンタクトホールの内壁の表面全体に成膜され易くなるので、ソース配線及び下層配線がより確実に接続される。
　また、本発明に係る表示パネルは、互いに対向するように設けられたアクティブマトリクス基板及び対向基板と、上記アクティブマトリクス基板及び対向基板の間に設けられた表示媒体層とを備えた表示パネルであって、上記アクティブマトリクス基板は、マトリクス状に設けられた複数の画素電極と、上記各画素電極にそれぞれ接続され、各々、絶縁基板に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた半導体層、並びに該ゲート絶縁膜上に該半導体層のチャネル領域を介して互いに離間するように銅又は銅合金により設けられたソース電極及びドレイン電極を有する複数の薄膜トランジスタとを備え、上記半導体層は、酸化物半導体により上記ソース電極及びドレイン電極を覆うように設けられていることを特徴とすることを特徴とする。
　上記の構成によれば、アクティブマトリクス基板において、ゲート絶縁膜上のソース電極及びドレイン電極が銅又は銅合金により構成されているので、銅の拡散が懸念されるものの、ソース電極及びドレイン電極が酸化物半導体からなる半導体層で覆われているので、銅の上層への拡散が抑制される。ここで、銅の上層への拡散を抑制するための半導体層は、従来より用いられてきたアモルファスシリコンの代わりに酸化物半導体を用い、ソース電極及びドレイン電極を覆うことにより形成されるので、アクティブマトリクス基板を備えた表示パネルにおいて、製造工程の増加を抑制して、銅の拡散が抑制される。また、銅の拡散が抑制されるので、薄膜トランジスタの閾値電圧（Ｖｔｈ）の変動が抑制されると共に、表示媒体層を構成する表示媒体材料の劣化が抑制される。
　本発明によれば、銅又は銅合金からなるソース電極及びドレイン電極が酸化物半導体からなる半導体層で覆われているので、製造工程の増加を抑制して、銅の拡散を抑制することができる。
図１は、実施形態１に係るアクティブマトリクス基板の平面図である。 図２は、図１中のII－II線に沿ったアクティブマトリクス基板及びそれを備えた液晶表示パネルの断面図である。 図３は、図１中のIII－III線に沿ったアクティブマトリクス基板の断面図である。 図４は、実施形態１に係るアクティブマトリクス基板の配線端子部の平面図である。 図５は、図４中のV－V線に沿ったアクティブマトリクス基板の配線端子部の断面図である。 図６は、実施形態１に係るアクティブマトリクス基板の配線接続部の平面図である。 図７は、図６中のVII－VII線に沿ったアクティブマトリクス基板の配線接続部の断面図である。 図８は、実施形態１に係るアクティブマトリクス基板の製造方法を画素部の断面で示す説明図である。 図９は、実施形態１に係るアクティブマトリクス基板の製造方法を配線端子部の断面で示す説明図である。 図１０は、実施形態１に係るアクティブマトリクス基板の製造方法を配線接続部の断面で示す説明図である。 図１１は、実施形態２に係るアクティブマトリクス基板を備えた液晶表示パネルの断面図である。 図１２は、実施形態２に係るアクティブマトリクス基板の配線端子部の平面図である。 図１３は、図１２中のXIII－XIII線に沿ったアクティブマトリクス基板の配線端子部の断面図である。 図１４は、実施形態２に係るアクティブマトリクス基板の配線接続部の平面図である。 図１５は、図１４中のXV－XV線に沿ったアクティブマトリクス基板の配線接続部の断面図である。 図１６は、実施形態２に係るアクティブマトリクス基板の製造方法を画素部の断面で示す説明図である。 図１７は、実施形態２に係るアクティブマトリクス基板の製造方法を配線端子部の断面で示す説明図である。 図１８は、実施形態２に係るアクティブマトリクス基板の製造方法を配線接続部の断面で示す説明図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図１０は、本発明に係るアクティブマトリクス基板及び表示パネルの実施形態１を示している。具体的に、図１は、本実施形態のアクティブマトリクス基板２０ａの平面図であり、図２は、図１中のII－II線に沿ったアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０ａの断面図であり、図３は、図１中のIII－III線に沿ったアクティブマトリクス基板２０ａの断面図である。また、図４は、アクティブマトリクス基板２０ａの配線端子部の平面図であり、図５は、図４中のV－V線に沿ったその断面図である。さらに、図６は、アクティブマトリクス基板２０ａの配線接続部の平面図であり、図７は、図６中のVII－VII線に沿ったその断面図である。
　液晶表示パネル５０ａは、図２に示すように、互いに対向するように設けられたアクティブマトリクス基板２０ａ及び対向基板３０と、アクティブマトリクス基板２０ａ及び対向基板３０の間に表示媒体層として設けられた液晶層４０と、アクティブマトリクス基板２０ａ及び対向基板３０を互いに接着すると共に、アクティブマトリクス基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材（不図示）とを備えている。
　アクティブマトリクス基板２０ａは、図１及び図２に示すように、絶縁基板１０ａと、絶縁基板１０ａ上に互いに平行に延びるように下層配線として設けられた複数のゲート配線１１ａと、各ゲート配線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース配線１５ａと、各ゲート配線１１ａ及び各ソース配線１５ａの交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５と、各ＴＦＴ５を覆うように設けられた層間絶縁膜１７ａと、層間絶縁膜１７ａ上にマトリクス状に設けられた複数の画素電極１８ａと、各画素電極１８ａを覆うように設けられた配向膜（不図示）とを備えている。
　ＴＦＴ５は、図１及び図２に示すように、絶縁基板１０ａ上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上にゲート電極（１１ａ）に重なるようにチャネル領域Ｃが設けられた半導体層１６ａと、ゲート絶縁膜１２ａ上にゲート電極（１１ａ）に重なると共に、半導体層１６ａのチャネル領域Ｃを介して互いに離間するように設けられたソース電極１５ａａ及びドレイン電極１５ｂとを備えている。
　ゲート電極（１１ａ）は、図１に示すように、各ゲート配線１１ａの一部である。
　ソース電極１５ａａは、図１に示すように、各ソース配線１５ａが側方にＬ字状に突出した部分である。また、ソース配線１５ａ及びソース電極１５ａａは、図２に示すように、ゲート絶縁膜１２ａ上に設けられたバリア層１３ａと、バリア層１３ａ上に積層された銅からなる配線層１４ａとを備えている。
　ドレイン電極１５ｂは、図１及び図２に示すように、半導体１６ａに形成されたコンタクトホールＨａ及び層間絶縁膜１７ａに形成されたコンタクトホールＨｂを介して画素電極１８ａに接続されている。また、ドレイン電極１５ｂは、図２に示すように、ゲート絶縁膜１２ａ上に設けられたバリア層１３ｂと、バリア層１３ｂ上に積層された銅からなる配線層１４ｂとを備えている。ここで、図１及び図２に示すように、層間絶縁膜１７ａに形成されたコンタクトホールＨｂは、半導体層１６ａに形成されたコンタクトホールＨａよりも平面視で大きく、層間絶縁膜１７ａに形成されたコンタクトホールＨｂの内壁と半導体層１６ａに形成されたコンタクトホールＨａの内壁との間には、段差Ｓが設けられている。
　半導体層１６ａは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系などの酸化物半導体からなり、図２に示すように、ソース電極１５ａａ及びドレイン電極１５ｂの間にチャネル領域Ｃを有している。また、半導体層１６ａは、図１～図３に示すように、ソース配線１５ａ、ソース電極１５ａａ及びドレイン電極１５ｂを覆うように設けられている。
　ゲート配線１１ａは、画像表示を行う表示領域の外側に引き出され、図４及び図５に示すように、その端部でゲート絶縁膜１２ａに形成されたコンタクトホールＨｃ及び層間絶縁膜１７ａに形成されたコンタクトホールＨｄを介してソース配線１５ａの延びる方向に沿って配列した各配線端子層１８ｂに接続されている。ここで、ゲート配線１１ａ及び配線端子層１８ｂの接続部分では、ゲート絶縁膜１２ａ及び層間絶縁膜１７ａの間において、ゲート絶縁膜１２ａに形成されたコンタクトホールＨｃを囲むと共に、層間絶縁膜１７ａに形成されたコンタクトホールＨｄから露出するように、半導体層１６ｂがリング状に設けられている。すなわち、図４及び図５に示すように、層間絶縁膜１７ａに形成されたコンタクトホールＨｄの内壁とゲート絶縁膜１２ａに形成されたコンタクトホールＨｃの内壁との間には、段差Ｓが設けられている。
　ソース配線１５ａは、表示領域の外側に引き出され、図６及び図７に示すように、その端部で配線接続層１８ｃを介して他の下層配線として設けられたソース引出配線１１ｂに接続され、そのソース引出配線１１ｂが、ゲート配線１１ａと同様に、ゲート配線１１ａの延びる方向に沿って配列した各配線端子層１８ｂに接続されている（図４及び図５参照）。ここで、ソース配線１５ａは、図６及び図７に示すように、半導体１６ａに形成されたコンタクトホールＨｅ及び層間絶縁膜１７ａに形成されたコンタクトホールＨｆを介して配線接続層１８ｃに接続されている。そして、図６及び図７に示すように、層間絶縁膜１７ａに形成されたコンタクトホールＨｆは、半導体層１６ａに形成されたコンタクトホールＨｅよりも平面視で大きく、層間絶縁膜１７ａに形成されたコンタクトホールＨｆの内壁と半導体層１６ａに形成されたコンタクトホールＨｅの内壁との間には、段差Ｓが設けられている。また、ソース引出配線１１ｂは、図６及び図７に示すように、ゲート絶縁膜１２ａに形成されたコンタクトホールＨｇ及び層間絶縁膜１７ａに形成されたコンタクトホールＨｈを介して配線接続層１８ｃに接続されている。そして、ソース引出配線１１ｂ及び配線接続層１８ｃの接続部分では、図６及び図７に示すように、ゲート絶縁膜１２ａ及び層間絶縁膜１７ａの間において、半導体層１６ａがゲート絶縁膜１２ａに形成されたコンタクトホールＨｇを囲むと共に、層間絶縁膜１７ａに形成されたコンタクトホールＨｈから露出するように設けられている。すなわち、図６及び図７に示すように、層間絶縁膜１７ａに形成されたコンタクトホールＨｈの内壁とゲート絶縁膜１２ａに形成されたコンタクトホールＨｇの内壁との間には、段差Ｓが設けられている。
　対向基板３０は、図２に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス並びにそのブラックマトリクスの各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの複数の着色層を有するカラーフィルター２１と、カラーフィルター２１を覆うように設けられた共通電極２２と、共通電極２２を覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４０は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示パネル５０ａは、アクティブマトリクス基板２０ａ上の各画素電極１８ａと対向基板３０上の共通電極２２との間に配置する液晶層４０に各画素毎に所定の電圧を印加して、液晶層４０の配向状態を変えることにより、各画素毎にパネル内を透過する光の透過率を調整して、画像を表示するように構成されている。
　次に、本実施形態の液晶表示パネル５０ａの製造方法について、図８～図１０を用いて説明する。ここで、図８、図９及び図１０は、アクティブマトリクス基板２０ａの製造方法を画素部、配線端子部及び配線接続部の断面でそれぞれ示す説明図である。なお、本実施形態の製造方法は、アクティブマトリクス基板製造工程、対向基板製造工程及び液晶注入工程を備える。
　＜アクティブマトリクス基板製造工程＞
　まず、ガラス基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、チタン膜、アルミニウム膜及びチタン膜などを順に成膜して、Ｔｉ／Ａｌ／Ｔｉ膜（厚さ１００ｎｍ～５００ｎｍ程度）などの金属積層膜を成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図８（ａ）、図９（ａ）及び図１０（ａ）に示すように、ゲート配線１１ａ及びソース引出配線１１ｂを形成する。
　続いて、ゲート配線１１ａ及びソース引出配線１１ｂが形成された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により、例えば、酸化シリコン膜（厚さ２００ｎｍ～５００ｎｍ程度）などの無機絶縁膜１２（図８（ｂ）、図９（ｂ）及び図１０（ｂ）参照）を成膜し、さらに、スパッタリング法により、例えば、チタン膜（厚さ１０ｎｍ～１００ｎｍ程度）などのバリア膜及び銅膜（厚さ１００ｎｍ～３００ｎｍ程度）を順に成膜した後に、そのバリア膜及び銅膜の積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図８（ｂ）及び図１０（ｂ）に示すように、ソース配線１５ａ、ソース電極１５ａａ及びドレイン電極１５ｂを形成する。
　そして、ソース配線１５ａ、ソース電極１５ａａ及びドレイン電極１５ｂが形成された基板全体に、スパッタリング法により、例えば、ＩｎＧａＺｎＯ4などのＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体膜（厚さ２０ｎｍ～２００ｎｍ程度）を成膜した後に、その酸化物半導体膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図８（ｃ）、図９（ｃ）及び図１０（ｃ）に示すように、コンタクトホールＨａ、Ｈｅ及びＨｇを有する半導体層１６ａ並びにコンタクトホールＨｃを有する半導体層１６ｂを形成する。
　続いて、半導体層１６ａ及び１６ｂが形成された基板全体に、ＣＶＤ法により、例えば、酸化シリコン膜（厚さ１００ｎｍ～３００ｎｍ程度）などの無機絶縁膜を成膜した後に、その無機絶縁膜及び先に成膜された無機絶縁膜１２に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図８（ｄ）、図９（ｄ）及び図１０（ｄ）に示すように、コンタクトホールＨｃ及びＨｇを有するゲート絶縁膜１２ａ、並びにコンタクトホールＨｂ、Ｈｄ、Ｈｆ及びＨｈを有する層間絶縁膜１７ａを形成する。ここで、無機絶縁膜１２をエッチングして、ゲート絶縁膜１２ａを形成する際には、半導体層１６ａ及び１６ｂがエッチングストッパと機能することになる。
　最後に、ゲート絶縁膜１２ａ及び層間絶縁膜１７ａが形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ（Indium Tin Oxide）膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図２、図５及び図７に示すように、画素電極１８ａ、配線端子層１８ｂ及び配線接続層１８ｃを形成する。
　以上のようにして、アクティブマトリクス基板２０ａを製造することができる。
　＜対向基板製造工程＞
　まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、ブラックマトリクスを厚さ１．０μｍ程度に形成する。
　続いて、上記ブラックマトリクスが形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、選択した色の着色層（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成することにより、カラーフィルター２１を形成する。
　最後に、カラーフィルター２１が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜することにより、共通電極２２を形成する。
　以上のようにして、対向基板３０を製造することができる。
　＜液晶注入工程＞
　まず、上記アクティブマトリクス基板製造工程で製造されたアクティブマトリクス基板２０ａ、及び上記対向基板製造工程で製造された対向基板３０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
　続いて、例えば、上記配向膜が形成された対向基板３０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化併用型樹脂などからなるシール材を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
　さらに、上記液晶材料が滴下された対向基板３０と、上記配向膜が形成されたアクティブマトリクス基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　そして、上記貼合体に挟持されたシール材にＵＶ光を照射した後に、その貼合体を加熱することによりシール材を硬化させて、アクティブマトリクス基板２０ａ及び対向基板３０の間に液晶層４０を封入する。
　最後に、液晶層４０を封入した貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
　以上のようにして、本実施形態の液晶表示パネル５０ａを製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０ａによれば、ゲート絶縁膜１２ａ上のソース電極１５ａａ及びドレイン電極１５ｂが銅により構成されているので、銅の拡散が懸念されるものの、ソース電極１５ａａ及びドレイン電極１５ｂが酸化物半導体からなる半導体層１６ａで覆われているので、銅の上層への拡散を抑制することができる。ここで、銅の上層への拡散を抑制するための半導体層１６ａは、従来より用いられてきたアモルファスシリコンの代わりに酸化物半導体を用い、ソース電極１５ａａ及びドレイン電極１５ｂを覆うことにより形成されるので、製造工程の増加を抑制して、銅の拡散を抑制することができる。また、銅の拡散を抑制することができるので、ＴＦＴ５の閾値電圧（Ｖｔｈ）の変動を抑制することができると共に、液晶層４０を構成する液晶材料の劣化を抑制することができ、銅配線を用いても、信頼性の高い表示パネルを実現することができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０ａによれば、ソース電極１５ａａ及びドレイン電極１５ｂのゲート絶縁膜１２ａ側にバリア層１３ａ及び１３ｂが設けられているので、銅の下層への拡散を抑制することができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０ａによれば、ゲート絶縁膜１２ａが酸化シリコン膜からなるので、例えば、窒化シリコン膜で懸念される膜中の水素脱離による半導体層１３ａの酸素欠損の発生を抑制することができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０ａによれば、各ＴＦＴ５を覆うように、酸化シリコン膜からなる層間絶縁膜１７ａが設けられているので、例えば、窒化シリコン膜で懸念される膜中の水素脱離による半導体層１６ａの酸素欠損の発生を抑制することができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０ａによれば、層間絶縁膜１７ａ及び半導体層１６ａの各コンタクトホールＨｂ及びＨａを介して、画素電極１８ａ及びドレイン電極１５ｂが互いに接続され、層間絶縁膜１７ａのコンタクトホールＨｂが半導体層１６ａのコンタクトホールＨａよりも平面視で大きく、層間絶縁膜１７ａのコンタクトホールＨｂの内壁と半導体層１６ａのコンタクトホールＨａの内壁との間に段差Ｓが設けられているので、例えば、層間絶縁膜のコンタクトホールの内壁と半導体層のコンタクトホールの内壁とが連続して両者の間に段差が設けられていない場合よりも、コンタクトホールＨａ及びＨｂを有するコンタクトホールの内壁の全体的な傾斜を段差Ｓの分だけ緩くすることができる。これにより、画素電極１８ａを形成するための透明導電膜が各コンタクトホールＨａ及びＨｂの内壁の表面全体に成膜され易くなるので、画素電極１８ａ及びＴＦＴ５のドレイン電極１５ｂをより確実に接続することができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０ａによれば、層間絶縁膜１７ａ及びゲート絶縁膜１２ａの各コンタクトホールＨｄ及びＨｃを介して、下層配線（ゲート配線１１ａ又はソース引出配線１１ｂ）及び配線端子層１８ｂが互いに接続され、ゲート絶縁膜１２ａ及び層間絶縁膜１７ａの間には、ゲート絶縁膜１２ａのコンタクトホールＨｃを囲むと共に、層間絶縁膜１７ａのコンタクトホールＨｄから露出するように、半導体層１６ｂがリング状に設けられているので、酸化物半導体からなる半導体層１６ｂが層間絶縁膜１７ａにコンタクトホールＨｄを形成する際のエッチングストッパとして機能することにより、層間絶縁膜１７ａのコンタクトホールＨｄがゲート絶縁膜１２ａのコンタクトホールＨｃよりも平面視で大きく、層間絶縁膜１７ａのコンタクトホールＨｄの内壁とゲート絶縁膜１２ａのコンタクトホールＨｃの内壁との間に段差Ｓが設けられることになる。そのため、例えば、層間絶縁膜のコンタクトホールの内壁とゲート絶縁膜のコンタクトホールの内壁とが連続して両者の間に段差が設けられていない場合よりも、コンタクトホールＨｃ及びＨｄを有するコンタクトホールの内壁の全体的な傾斜を段差Ｓの分だけ緩くすることができる。これにより、配線端子層１８ｂを形成するための透明導電膜が各コンタクトホールＨｃ及びＨｄの内壁の表面全体に成膜され易くなるので、配線端子層１８ｂ及び下層配線（ゲート配線１１ａ又はソース引出配線１１ｂ）をより確実に接続することができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０ａによれば、層間絶縁膜１７ａ及び半導体層１６ａの各コンタクトホールＨｆ及びＨｅを介して、ソース配線１５ａ及び配線接続層１８ｃが互いに接続され、層間絶縁膜１７ａのコンタクトホールＨｆが半導体層１６ａのコンタクトホールＨｅよりも平面視で大きく、層間絶縁膜１７ａのコンタクトホールＨｆの内壁と半導体層１６ａのコンタクトホールＨｅの内壁との間に段差Ｓが設けられているので、例えば、層間絶縁膜のコンタクトホールの内壁と半導体層のコンタクトホールの内壁とが連続して両者の間に段差が設けられていない場合よりも、コンタクトホールＨｅ及びＨｆを有するコンタクトホールの内壁の全体的な傾斜を段差Ｓの分だけ緩くすることができる。また、層間絶縁膜１７ａ及びゲート絶縁膜１２ａの各コンタクトホールＨｈ及びＨｇを介して、ソース引出配線１１ｂ及び配線接続層１８ｃが互いに接続され、ソース引出配線１１ｂ及び配線接続層１８ｃの接続部分では、ゲート絶縁膜１２ａ及び層間絶縁膜１７ａの間において、ゲート絶縁膜１２ａのコンタクトホールＨｇを囲むと共に、層間絶縁膜１７ａのコンタクトホールＨｈから露出するように半導体層１６ａが設けられているので、半導体層１６ａが層間絶縁膜１７ａにコンタクトホールを形成する際のエッチングストッパとして機能することにより、層間絶縁膜１７ａのコンタクトホールＨｈがゲート絶縁膜１２ａのコンタクトホールＨｇよりも平面視で大きく、層間絶縁膜１７ａのコンタクトホールＨｈの内壁とゲート絶縁膜１２ａのコンタクトホールＨｇの内壁との間に段差Ｓが設けられることになる。そのため、例えば、層間絶縁膜のコンタクトホールの内壁とゲート絶縁膜のコンタクトホールの内壁とが連続して両者の間に段差が設けられていない場合よりも、コンタクトホールＨｇ及びＨｈを有するコンタクトホールの内壁の全体的な傾斜を段差Ｓの分だけ緩くすることができる。これにより、配線接続層１８ｃを形成するための透明導電膜が各コンタクトホールＨｅ、Ｈｆ、Ｈｇ及びＨｈの内壁の表面全体に成膜され易くなるので、ソース配線１５ａ及びソース引出配線１１ｂをより確実に接続することができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０ａによれば、チャネルとして酸化物半導体からなる半導体層１６ａが設けられているので、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴ５を実現することができる。
　また、本実施形態のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示パネル５０ａによれば、銅からなる配線層１４ａ及び１４ｂを用いているので、表示パネルの大画面化、高精細化、倍速駆動表示化及び低消費電力化を有効に実現することができる。
　《発明の実施形態２》
　図１１～図１８は、本発明に係るアクティブマトリクス基板及び表示パネルの実施形態２を示している。具体的に図１１は、本実施形態のアクティブマトリクス基板２０ｂを備えた液晶表示パネル５０ｂの断面図である。また、図１２は、アクティブマトリクス基板２０ｂの配線端子部の平面図であり、図１３は、図１２中のXIII－XIII線に沿ったその断面図である。さらに、図１４は、アクティブマトリクス基板２０ｂの配線接続部の平面図であり、図１５は、図１４中のXV－XV線に沿ったその断面図である。なお、以下の実施形態において、図１～図１０と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、単層の層間絶縁膜１７ａが設けられたアクティブマトリクス基板２０ａを備えた液晶表示パネルを例示したが、本実施形態では、複層の層間絶縁膜１７ｂ及び１９が設けられたアクティブマトリクス基板２０ｂを備えた液晶表示パネル５０ｂを例示する。
　液晶表示パネル５０ｂは、図１１に示すように、互いに対向するように設けられたアクティブマトリクス基板２０ｂ及び対向基板３０と、アクティブマトリクス基板２０ｂ及び対向基板３０の間に表示媒体層として設けられた液晶層４０と、アクティブマトリクス２０ｂ及び対向基板３０を互いに接着すると共に、アクティブマトリクス基板２０ｂ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材（不図示）とを備えている。
　アクティブマトリクス基板２０ｂでは、図１１に示すように、各ＴＦＴ５を覆うように第１層間絶縁膜１７ｂ及び第２層間絶縁膜１９が順に積層され、第２層間絶縁膜１９上に複数の画素電極１８ａがマトリクス状に設けられている。
　ドレイン電極１５ｂは、図１１に示すように、半導体１６ａに形成されたコンタクトホールＨａ、（第１層間絶縁膜１７ａに形成されたコンタクトホールＨｂ）及び第２層間絶縁膜１９に形成されたコンタクトホールＨｉを介して画素電極１８ａに接続されている。ここで、第２層間絶縁膜１９のコンタクトホールＨｉの内壁は、図１１に示すように、その上層部分が緩やかに傾斜するように設けられている。
　ゲート配線１１ａは、表示領域の外側に引き出され、図１２及び図１３に示すように、その端部で（ゲート絶縁膜１２ａ及び第１層間絶縁膜１７ａの積層膜に形成されたコンタクトホールＨｊ並びに）第２層間絶縁膜１９に形成されたコンタクトホールＨｋを介してソース配線１５ａの延びる方向に沿って配列した各配線端子層１８ｂに接続されている。ここで、第２層間絶縁膜１９のコンタクトホールＨｋの内壁は、図１３に示すように、その上層部分が緩やかに傾斜するように設けられている。
　ソース配線１５ａは、表示領域の外側に引き出され、図１４及び図１５に示すように、その端部で配線接続層１８ｃを介して他の下層配線として設けられたソース引出配線１１ｂに接続され、そのソース引出配線１１ｂが、ゲート配線１１ａと同様に、ゲート配線１１ａの延びる方向に沿って配列した各配線端子層１８ｂに接続されている（図１２及び図１３参照）。ここで、ソース配線１５ａは、図１４及び図１５に示すように、半導体１６ａに形成されたコンタクトホールＨｌ、（第１層間絶縁膜１７ｂに形成されたコンタクトホールＨｍ）及び第２層間絶縁膜１９に形成されたコンタクトホールＨｎを介して配線接続層１８ｃに接続されている。そして、第２層間絶縁膜１９のコンタクトホールＨｋの内壁は、図１５に示すように、その上層部分が緩やかに傾斜するように設けられている。また、ソース引出配線１１ｂは、図１４及び図１５に示すように、（ゲート絶縁膜１２ａ及び第１層間絶縁膜１７ｂの積層膜に形成されたコンタクトホールＨｏ並びに）第２層間絶縁膜１９に形成されたコンタクトホールＨｐを介して配線接続層１８ｃに接続されている。そして、第２層間絶縁膜１９のコンタクトホールＨｐの内壁は、図１５に示すように、その上層部分が緩やかに傾斜するように設けられている。
　上記構成の液晶表示パネル５０ｂは、アクティブマトリクス基板２０ｂ上の各画素電極１８ａと対向基板３０上の共通電極２２との間に配置する液晶層４０に各画素毎に所定の電圧を印加して、液晶層４０の配向状態を変えることにより、各画素毎にパネル内を透過する光の透過率を調整して、画像を表示するように構成されている。
　次に、本実施形態の液晶表示パネル５０ｂの製造方法について、図１６～図１８を用いて説明する。ここで、図１６、図１７及び図１８は、アクティブマトリクス基板２０ｂの製造方法を画素部、配線端子部及び配線接続部の断面でそれぞれ示す説明図である。なお、本実施形態の製造方法は、アクティブマトリクス基板製造工程、対向基板製造工程及び液晶注入工程を備えるが、対向基板製造工程及び液晶注入工程については、上記実施形態１と実質的に同じであるので、以下に、アクティブマトリクス基板製造工程について説明する。
　まず、ガラス基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、チタン膜、アルミニウム膜及びチタン膜などを順に成膜して、Ｔｉ／Ａｌ／Ｔｉ膜（厚さ１００ｎｍ～５００ｎｍ程度）などの金属積層膜を成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図１６（ａ）、図１７（ａ）及び図１８（ａ）に示すように、ゲート配線１１ａ及びソース引出配線１１ｂを形成する。
　続いて、ゲート配線１１ａ及びソース引出配線１１ｂが形成された基板全体に、ＣＶＤ法により、例えば、酸化シリコン膜（厚さ２００ｎｍ～５００ｎｍ程度）などの無機絶縁膜１２（図１６（ｂ）、図１６（ｂ）及び図１６（ｂ）参照）を成膜し、さらに、スパッタリング法により、例えば、チタン膜（厚さ１０ｎｍ～１００ｎｍ程度）などのバリア膜及び銅膜（厚さ１００ｎｍ～３００ｎｍ程度）を順に成膜した後に、そのバリア膜及び銅膜の積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、図１６（ｂ）及び図１８（ｂ）に示すように、ソース配線１５ａ、ソース電極１５ａａ及びドレイン電極１５ｂを形成する。
　そして、ソース配線１５ａ、ソース電極１５ａａ及びドレイン電極１５ｂが形成された基板全体に、スパッタリング法により、例えば、ＩｎＧａＺｎＯ4などのＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体膜（厚さ２０ｎｍ～２００ｎｍ程度）を成膜した後に、その酸化物半導体膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１６（ｃ）、図１７（ｃ）及び図１８（ｃ）に示すように、コンタクトホールＨａ及びＨｌを有する半導体層１６ａを形成する。
　続いて、半導体層１６ａが形成された基板全体に、ＣＶＤ法により、例えば、酸化シリコン膜（厚さ１００ｎｍ～３００ｎｍ程度）などの無機絶縁膜を成膜した後に、その無機絶縁膜及び先に成膜された無機絶縁膜１２に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング及びレジストの剥離洗浄を行うことにより、コンタクトホールＨｂ、Ｈｊ、Ｈｍ及びＨｏを有するゲート絶縁膜１２ａ及び第１層間絶縁膜１７ｂを形成する（図１６（ｄ）、図１７（ｄ）及び図１８（ｄ）参照）。
　さらに、ゲート絶縁膜１２ａ及び第１層間絶縁膜１７ｂが形成された基板全体に、スピンコート法又はスリットコート法により、例えば、感光性樹脂を塗布した後に、その塗布膜を露光、現像及びベークすることにより、図１６（ｄ）、図１７（ｄ）及び図１８（ｄ）に示すように、コンタクトホールＨｉ、Ｈｋ、Ｈｎ及びＨｐを有する第２層間絶縁膜１９を厚さ２．０μｍ程度に形成する。ここで、第２層間絶縁膜１９の各コンタクトホールＨｉ、Ｈｋ、Ｈｎ及びＨｐの内壁は、上記ベーク工程により、その上層部分が緩やかに傾斜することになる。
　最後に、第２層間絶縁膜１９が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図１１、図１３及び図１５に示すように、画素電極１８ａ、配線端子層１８ｂ及び配線接続層１８ｃを形成する。
　以上のようにして、アクティブマトリクス基板２０ｂを製造することができる。
　以上説明したように、本実施形態のアクティブマトリクス基板２０ｂ及びそれを備えた液晶表示パネル５０ｂによれば、上記実施形態１と同様に、銅からなるソース電極１５ａａ及びドレイン電極１５ｂが酸化物半導体からなる半導体層１６ａで覆われているので、製造工程の増加を抑制して、銅の拡散を抑制することができる。
　なお、上記各実施形態では、表示パネルとして、液晶表示パネルを例示したが、本発明は、有機ＥＬ（Electro Luminescence）パネル、無機ＥＬ表示パネル、電気泳動表示パネルなどの他の表示パネルにも適用することができる。
　また、上記各実施形態では、ソース配線、ソース電極及びドレイン電極を構成する配線層として、銅を例示したが、Ｃｕ－Ｍｎ系、Ｃｕ－Ｃａ系、Ｃｕ－Ｍｇ系などの銅合金であってもよい。
　また、上記各実施形態では、ソース配線、ソース電極及びドレイン電極として、Ｃｕ／Ｔｉの２層構造のものを例示したが、３層以上の構造であってもよい。
　また、上記各実施形態では、ソース配線、ソース電極及びドレイン電極とのバリア層として、Ｔｉを例示したが、その他の金属であってもよい。
　また、上記各実施形態では、酸化シリコン膜からなるゲート絶縁膜及び（第１）層間絶縁膜を例示したが、ゲート絶縁膜及び（第１）層間絶縁膜は、半導体層側が酸化シリコン膜からなり、例えば、窒化シリコン膜などとの積層膜であってもよい。
　また、上記各実施形態では、画素電極や共通電極を構成する透明導電膜としてＩＴＯ膜を例示したが、例えば、ＩＺＯ（Indium Zinc Oxide）膜などであってもよい。
　また、上記各実施形態では、カラーフィルターが対向基板に設けられた液晶表示パネルを例示したが、本発明は、カラーフィルターがアクティブマトリクス基板に設けられたカラーフィルターオンアレイ構造の液晶表示パネルにも適用することができる。
　また、上記各実施形態では、ＯＤＦ（One Drop Fill）法を用いて製造された液晶表示パネルを例示したが、本発明は、常圧下で空セルを作成した後に真空注入法により空セルの基板間に液晶材料を注入して製造される液晶表示パネルにも適用することができる。
　また、上記各実施形態では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体層を例示したが、本発明は、Ｉｎ-Ｓｉ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｓｎ－Ｓｉ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ｇａ－Ｓｉ－Ｚｎ－Ｏ系、Ｇａ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｃｕ－Ｚｎ－Ｏ系、Ｓｎ－Ｃｕ－Ｚｎ－Ｏ系、Ｚｎ－Ｏ系、Ｉｎ－Ｏ系などの酸化物半導体層にも適用することができる。
　また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたアクティブマトリクス基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶアクティブマトリクス基板にも適用することができる。
　また、上記各実施形態では、補助容量を構成する容量線が各画素に配置されていないアクティブマトリクス基板を例示したが、本発明は、補助容量を構成する容量線が各画素に配置されたアクティブマトリクス基板にも適用することができる。
　以上説明したように、本発明は、製造工程の増加を抑制して、銅の拡散を抑制することができるので、銅配線を用いたアクティブマトリクス基板を備えた表示パネルについて有用である。
Ｃ　　　　　チャネル領域
Ｈａ～Ｈｈ　　　　コンタクトホール
Ｓ　　　　　段差
５　　　　　ＴＦＴ
１０ａ　　　絶縁基板
１１ａ　　　ゲート配線（ゲート電極）
１１ｂ　　　ソース引出配線（下層配線）
１２ａ　　　ゲート絶縁膜
１３ａ，１３ｂ　　バリア層
１５ａ　　　ソース配線
１５ａａ　　ソース電極
１５ｂ　　　ドレイン電極
１６ａ，１６ｂ　　半導体層
１７ａ　　　層間絶縁膜
１８ａ　　　画素電極
１８ｂ　　　配線端子層
１８ｃ　　　配線接続層
２０ａ，２０ｂ　　アクティブマトリクス基板
３０　　　　対向基板
４０　　　　液晶層（表示媒体層）
５０ａ，５０ｂ　　液晶表示パネル

Claims (9)

  1. 　マトリクス状に設けられた複数の画素電極と、
    　上記各画素電極にそれぞれ接続され、各々、絶縁基板に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた半導体層、並びに該ゲート絶縁膜上に該半導体層のチャネル領域を介して互いに離間するように銅又は銅合金により設けられたソース電極及びドレイン電極を有する複数の薄膜トランジスタとを備えたアクティブマトリクス基板であって、
    　上記半導体層は、酸化物半導体により上記ソース電極及びドレイン電極を覆うように設けられていることを特徴とするアクティブマトリクス基板。
  2. 　請求項１に記載されたアクティブマトリクス基板において、
    　上記ソース電極及びドレイン電極の上記ゲート絶縁膜側には、該ソース電極及びドレイン電極からの銅の拡散を抑制するためのバリア層が設けられていることを特徴とするアクティブマトリクス基板。
  3. 　請求項１又は２に記載されたアクティブマトリクス基板において、
    　上記ゲート絶縁膜は、酸化シリコン膜からなることを特徴とするアクティブマトリクス基板。
  4. 　請求項１乃至３の何れか１つに記載されたアクティブマトリクス基板において、
    　上記各薄膜トランジスタを覆うように、酸化シリコン膜からなる層間絶縁膜が設けられていることを特徴とするアクティブマトリクス基板。
  5. 　請求項４に記載されたアクティブマトリクス基板において、
    　上記各画素電極は、上記層間絶縁膜上に設けられ、該層間絶縁膜に形成されたコンタクトホール、及び上記半導体層に形成されたコンタクトホールを介して、上記各薄膜トランジスタのドレイン電極に接続され、
    　上記層間絶縁膜に形成されたコンタクトホールは、上記半導体層に形成されたコンタクトホールよりも平面視で大きく、該層間絶縁膜に形成されたコンタクトホールの内壁と該半導体層に形成されたコンタクトホールの内壁との間には、段差が設けられていることを特徴とするアクティブマトリクス基板。
  6. 　請求項４又は５に記載されたアクティブマトリクス基板において、
    　上記ゲート電極と同一層に同一材料により設けられた下層配線と、
    　上記各画素電極と同一層に同一材料により設けられ、上記下層配線に接続された配線端子層とを備え、
    　上記下層配線及び配線端子層は、上記層間絶縁膜に形成されたコンタクトホール、及び上記ゲート絶縁膜に形成されたコンタクトホールを介して互いに接続され、
    　上記ゲート絶縁膜及び層間絶縁膜の間には、上記ゲート絶縁膜に形成されたコンタクトホールを囲むと共に、上記層間絶縁膜に形成されたコンタクトホールから露出するように、上記半導体層と同一材料により他の半導体層がリング状に設けられていることを特徴とするアクティブマトリクス基板。
  7. 　請求項６に記載されたアクティブマトリクス基板において、
    　上記下層配線は、上記ゲート電極に接続されたゲート配線であることを特徴とするアクティブマトリクス基板。
  8. 　請求項６に記載されたアクティブマトリクス基板において、
    　上記ソース電極及びドレイン電極と同一層に同一材料により設けられ、上記半導体層で覆われ、且つ該ソース電極に接続されたソース配線と、
    　上記各画素電極と同一層に同一材料により設けられ、上記下層配線及びソース配線を互いに接続するための配線接続層とを備え、
    　上記ソース配線及び配線接続層は、上記層間絶縁膜に形成されたコンタクトホール、及び上記半導体層に形成されたコンタクトホールを介して互いに接続され、
    　上記ソース配線及び配線接続層の接続部分では、上記層間絶縁膜に形成されたコンタクトホールが上記半導体層に形成されたコンタクトホールよりも平面視で大きく、該層間絶縁膜に形成されたコンタクトホールの内壁と該半導体層に形成されたコンタクトホールの内壁との間に段差が設けられ、
    　上記下層配線及び配線接続層は、上記層間絶縁膜に形成されたコンタクトホール、及び上記ゲート絶縁膜に形成されたコンタクトホールを介して互いに接続され、
    　上記下層配線及び配線接続層の接続部分では、上記半導体層が、上記ゲート絶縁膜及び層間絶縁膜の間において、上記ゲート絶縁膜に形成されたコンタクトホールを囲むと共に、上記層間絶縁膜に形成されたコンタクトホールから露出するように設けられていることを特徴とするアクティブマトリクス基板。
  9. 　互いに対向するように設けられたアクティブマトリクス基板及び対向基板と、
    　上記アクティブマトリクス基板及び対向基板の間に設けられた表示媒体層とを備えた表示パネルであって、
    　上記アクティブマトリクス基板は、
    　マトリクス状に設けられた複数の画素電極と、
    　上記各画素電極にそれぞれ接続され、各々、絶縁基板に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた半導体層、並びに該ゲート絶縁膜上に該半導体層のチャネル領域を介して互いに離間するように銅又は銅合金により設けられたソース電極及びドレイン電極を有する複数の薄膜トランジスタとを備え、
    　上記半導体層は、酸化物半導体により上記ソース電極及びドレイン電極を覆うように設けられていることを特徴とする表示パネル。
PCT/JP2011/000808 2010-05-11 2011-02-14 アクティブマトリクス基板及び表示パネル Ceased WO2011142064A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US13/697,106 US8592811B2 (en) 2010-05-11 2011-02-14 Active matrix substrate and display panel
JP2012514682A JP5133467B2 (ja) 2010-05-11 2011-02-14 アクティブマトリクス基板及び表示パネル
KR1020127031712A KR101278353B1 (ko) 2010-05-11 2011-02-14 액티브 매트릭스 기판 및 표시패널
CN201180022972.5A CN102893315B (zh) 2010-05-11 2011-02-14 有源矩阵基板和显示面板

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010109411 2010-05-11
JP2010-109411 2010-05-11

Publications (1)

Publication Number Publication Date
WO2011142064A1 true WO2011142064A1 (ja) 2011-11-17

Family

ID=44914127

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/000808 Ceased WO2011142064A1 (ja) 2010-05-11 2011-02-14 アクティブマトリクス基板及び表示パネル

Country Status (5)

Country Link
US (1) US8592811B2 (ja)
JP (1) JP5133467B2 (ja)
KR (1) KR101278353B1 (ja)
CN (1) CN102893315B (ja)
WO (1) WO2011142064A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103765597A (zh) * 2012-11-02 2014-04-30 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置和阻挡层
JP2016502264A (ja) * 2012-11-02 2016-01-21 京東方科技集團股▲ふん▼有限公司 薄膜トランジスター及びその製作方法、アレイ基板、表示装置及びストップ層
WO2017145939A1 (ja) * 2016-02-24 2017-08-31 シャープ株式会社 薄膜トランジスタ基板及び表示パネル
WO2018003633A1 (ja) * 2016-06-28 2018-01-04 シャープ株式会社 アクティブマトリクス基板、光シャッタ基板、表示装置、アクティブマトリクス基板の製造方法
WO2018061851A1 (ja) * 2016-09-27 2018-04-05 シャープ株式会社 アクティブマトリクス基板およびその製造方法
JP2018113370A (ja) * 2017-01-12 2018-07-19 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456740B (zh) 2013-08-22 2016-02-24 京东方科技集团股份有限公司 像素单元及其制造方法、阵列基板和显示装置
CN103794651A (zh) 2014-01-23 2014-05-14 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
CN104733475A (zh) * 2015-03-26 2015-06-24 南京中电熊猫液晶显示科技有限公司 一种阵列基板及其制造方法
CN104867985A (zh) * 2015-05-18 2015-08-26 京东方科技集团股份有限公司 一种薄膜晶体管、其制备方法、阵列基板及显示装置
US10386950B2 (en) * 2015-07-22 2019-08-20 Sharp Kabushiki Kaisha Touch-panel-equipped display device and method for manufacturing touch-panel-equipped display device
KR20170080320A (ko) 2015-12-31 2017-07-10 엘지디스플레이 주식회사 박막트랜지스터, 그를 갖는 표시장치, 및 박막트랜지스터의 제조방법
US10942409B2 (en) * 2016-09-01 2021-03-09 Sharp Kabushiki Kaisha Active-matrix substrate and display device
CN110476200B (zh) * 2017-03-29 2021-11-16 夏普株式会社 Tft基板、tft基板的制造方法、显示装置
US11189645B2 (en) * 2017-03-31 2021-11-30 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display device
US10847733B2 (en) * 2017-08-04 2020-11-24 Sharp Kabushiki Kaisha Display device
CN110190028A (zh) * 2019-06-10 2019-08-30 北海惠科光电技术有限公司 薄膜晶体管阵列基板制备方法
CN114464629B (zh) * 2022-01-21 2025-11-21 武汉华星光电半导体显示技术有限公司 显示面板及显示面板的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051463A (ja) * 2001-05-29 2003-02-21 Sharp Corp 金属配線の製造方法およびその方法を用いた金属配線基板
JP2005190992A (ja) * 2003-11-14 2005-07-14 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
JP2010056136A (ja) * 2008-08-26 2010-03-11 Toshiba Mobile Display Co Ltd 配線、その製造方法、薄膜トランジスタおよび表示素子
JP2010103360A (ja) * 2008-10-24 2010-05-06 Semiconductor Energy Lab Co Ltd 酸化物半導体、薄膜トランジスタ並びに表示装置
WO2011013683A1 (ja) * 2009-07-27 2011-02-03 株式会社神戸製鋼所 配線構造および配線構造を備えた表示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688372B1 (ko) * 2002-04-16 2007-03-02 샤프 가부시키가이샤 기판, 그 기판을 구비한 액정 표시 장치 및 기판을제조하는 방법
US7859187B2 (en) 2003-11-14 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Display device and method for fabricating the same
KR101086477B1 (ko) * 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 제조 방법
KR101107682B1 (ko) * 2004-12-31 2012-01-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101158903B1 (ko) * 2005-08-05 2012-06-25 삼성전자주식회사 표시장치용 기판, 그 제조방법 및 이를 갖는 표시장치
WO2008149874A1 (en) 2007-06-08 2008-12-11 Semiconductor Energy Laboratory Co., Ltd. Display device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051463A (ja) * 2001-05-29 2003-02-21 Sharp Corp 金属配線の製造方法およびその方法を用いた金属配線基板
JP2005190992A (ja) * 2003-11-14 2005-07-14 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
JP2010056136A (ja) * 2008-08-26 2010-03-11 Toshiba Mobile Display Co Ltd 配線、その製造方法、薄膜トランジスタおよび表示素子
JP2010103360A (ja) * 2008-10-24 2010-05-06 Semiconductor Energy Lab Co Ltd 酸化物半導体、薄膜トランジスタ並びに表示装置
WO2011013683A1 (ja) * 2009-07-27 2011-02-03 株式会社神戸製鋼所 配線構造および配線構造を備えた表示装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103765597A (zh) * 2012-11-02 2014-04-30 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置和阻挡层
JP2016502264A (ja) * 2012-11-02 2016-01-21 京東方科技集團股▲ふん▼有限公司 薄膜トランジスター及びその製作方法、アレイ基板、表示装置及びストップ層
US9331165B2 (en) 2012-11-02 2016-05-03 Boe Technology Group Co., Ltd. Thin-film transistor (TFT), manufacturing method thereof, array substrate, display device and barrier layer
CN103765597B (zh) * 2012-11-02 2016-09-28 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置和阻挡层
WO2017145939A1 (ja) * 2016-02-24 2017-08-31 シャープ株式会社 薄膜トランジスタ基板及び表示パネル
US10768496B2 (en) 2016-02-24 2020-09-08 Sharp Kabushiki Kaisha Thin film transistor substrate and display panel
WO2018003633A1 (ja) * 2016-06-28 2018-01-04 シャープ株式会社 アクティブマトリクス基板、光シャッタ基板、表示装置、アクティブマトリクス基板の製造方法
WO2018061851A1 (ja) * 2016-09-27 2018-04-05 シャープ株式会社 アクティブマトリクス基板およびその製造方法
JP2018113370A (ja) * 2017-01-12 2018-07-19 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器

Also Published As

Publication number Publication date
CN102893315B (zh) 2014-01-22
JPWO2011142064A1 (ja) 2013-07-22
JP5133467B2 (ja) 2013-01-30
KR20130000430A (ko) 2013-01-02
CN102893315A (zh) 2013-01-23
US20130207114A1 (en) 2013-08-15
KR101278353B1 (ko) 2013-06-25
US8592811B2 (en) 2013-11-26

Similar Documents

Publication Publication Date Title
JP5133467B2 (ja) アクティブマトリクス基板及び表示パネル
CN103155153B (zh) 半导体装置、显示装置以及半导体装置和显示装置的制造方法
CN103201843B (zh) 半导体装置、显示装置以及半导体装置和显示装置的制造方法
US8957418B2 (en) Semiconductor device and display apparatus
TWI546975B (zh) 半導體裝置、液晶顯示裝置及半導體裝置之製造方法
JP5347071B2 (ja) アクティブマトリクス基板の製造方法及びその方法により製造されたアクティブマトリクス基板、並びに表示パネル
KR102075530B1 (ko) 박막트랜지스터 어레이 기판 및 그 제조방법, 및 이를 포함하는 표시장치
WO2012144165A1 (ja) 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法
JP5253686B2 (ja) アクティブマトリクス基板、表示装置、およびアクティブマトリクス基板の製造方法
WO2012008080A1 (ja) 薄膜トランジスタ基板
JP5243665B2 (ja) 表示装置の製造方法
JP5275517B2 (ja) 基板及びその製造方法、表示装置
WO2013008403A1 (ja) 薄膜トランジスタ基板及びその製造方法
CN111199982B (zh) 薄膜晶体管基板及其制造方法、具备其的液晶显示装置
WO2010092725A1 (ja) 接続端子及び該接続端子を備えた表示装置
WO2013008441A1 (ja) アクティブマトリクス基板及びその製造方法
JP6727414B2 (ja) 薄膜トランジスタ基板及びその製造方法
WO2011155174A1 (ja) 薄膜トランジスタ基板及びその製造方法
WO2012101994A1 (ja) 薄膜トランジスタ基板の製造方法及びその製造方法により製造された薄膜トランジスタ基板

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201180022972.5

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11780325

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2012514682

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 13697106

Country of ref document: US

ENP Entry into the national phase

Ref document number: 20127031712

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 11780325

Country of ref document: EP

Kind code of ref document: A1