TWI694521B - 半導體結構及其製作方法 - Google Patents

Abstract

一種半導體結構配置於基板上，包括第一金屬層設置於基板上、閘絕緣層設置於基板上、氧化物半導體層設置於閘絕緣層上、蝕刻阻擋圖案設置於氧化物半導體層上以及第二金屬層設置於蝕刻阻擋圖案上。第一金屬層包括閘極線。閘絕緣層覆蓋閘極線。氧化物半導體層的圖案化定義出氧化物半導體圖案。第二金屬層包括源極與汲極電性連接至氧化物半導體圖案。部分蝕刻阻擋圖案位於第二金屬層與氧化物半導體層之間。第二金屬層更包括訊號線設置於蝕刻阻擋圖案上並電性連接氧化物半導體圖案。一種半導體結構的製作方法亦被提出。

Description

半導體結構及其製作方法

本發明是有關於一種半導體結構及其製作方法，且特別是有關於一種包括蝕刻阻擋圖案的半導體結構及其製作方法。

隨著現代資訊科技的進步，各種不同規格的顯示器已被廣泛地應用在消費者電子產品的螢幕之中。以目前市場的潮流來說，高畫質的液晶顯示器(Liquid Crystal Display，LCD)及有機電激發光顯示器(Organic Electro-luminescent Display，OELD或稱為OLED)的製程包括將半導體元件陣列排列於基板上，而半導體元件包含薄膜電晶體(Thin Film Transistor，TFT)以及畫素結構。

一般而言，高畫質顯示器的薄膜電晶體選用金屬氧化物半導體層。金屬氧化物半導體層(例如：氧化銦鎵鋅(Indium Gallium Zinc Oxide，IGZO))會因為氧空缺而產生載子(電子)，因此本身即為導通狀態，且起始電壓(threshold voltage，Vt) 一般為負值而會導致漏電流的問題。如此一來，習知的製程方法不能在同層製作連接至金屬氧化物半導體層的源極、汲極以及其它訊號線之後，即進行開路及短路測試與導線修補程序。因此，如何開發出一種具有優良電性以及方便進行檢測及修補程序的半導體結構，實為研發者所欲達成的目標之一。

本發明提供一種半導體結構及其製作方法，適於方便進行檢測及修補程序、且具有優良電性，還可以減少光罩數量並降低成本。

本發明的半導體結構的製作方法，包括以下步驟。提供基板。形成第一金屬層於基板上並圖案化第一金屬層以定義出閘極線與遮蔽金屬圖案。形成閘絕緣層於基板上並覆蓋閘極線與遮蔽金屬圖案。形成氧化物半導體材料層於閘絕緣層上。對氧化物半導體材料層進行退火處理。形成蝕刻阻擋材料層於氧化物半導體材料層上。形成光阻材料層於蝕刻阻擋材料層上。以半調式光罩定義光阻材料層，以形成光阻圖案。以光阻圖案做為罩幕，圖案化蝕刻阻擋材料層，以形成蝕刻阻擋圖案。以光阻圖案做為罩幕，圖案化氧化物半導體材料層，以形成氧化物半導體層並定義第一開口，且第一開口重疊閘絕緣層。進行灰化程序，以移除光阻圖案。透過蝕刻阻擋圖案做為罩幕，圖案化閘絕緣層，以形成第一接觸窗，且第一接觸窗重疊遮蔽金屬圖案，其中第一接觸窗於基板上的正投影位於第一開口於基板上的正投影之內。形成第二金屬層於蝕刻阻擋圖案上並圖案化第二金屬層以定義出源極、汲極、訊號線以及資料線。部分蝕刻阻擋圖案位於第二金屬層與氧化物半導體材料層之間，且資料線透過第一接觸窗以電性連接至遮蔽金屬圖案。以及，圖案化氧化物半導體層，以定義出氧化物半導體圖案。源極與汲極及訊號線電性連接至氧化物半導體圖案。

本發明的半導體結構配置於基板上，包括第一金屬層設置於基板上，且包括閘極線電性連接至閘極、閘絕緣層設置於基板上並覆蓋閘極線、氧化物半導體層設置於閘絕緣層上且具有一第一開口、蝕刻阻擋圖案設置於氧化物半導體層上及氧化物半導體圖案的部分上、以及第二金屬層設置於蝕刻阻擋圖案上。閘絕緣層具有第一接觸窗重疊第一金屬層。氧化物半導體層的圖案化定義出氧化物半導體圖案。第二金屬層包括源極與汲極電性連接至氧化物半導體圖案，且部分蝕刻阻擋圖案位於第二金屬層與氧化物半導體之間。第二金屬層更包括訊號線設置於蝕刻阻擋圖案上並電性連接至氧化物半導體圖案，且第二金屬層透過第一接觸窗以電性連接至第一金屬層。

基於上述，本發明一實施例的半導體結構及其製作方法，可透過將具有氧原子的蝕刻阻擋圖案直接設置於在氧化物半導體層及/或氧化物半導體圖案上，因此蝕刻阻擋圖案可用以提供氧原子至氧化物半導體層及/或氧化物半導體圖案，進而改善氧空缺的問題。如此一來，除了提升氧化物半導體圖案的電性，並可使其具有半導體的特性。如此，本實施例的半導體結構可在完成形成源極、汲極以及訊號線的步驟之後，即可直接進行開路測試與短路測試。如此，不需另外進行開口程序而適於方便進行檢測及修補程序，還可減少斷線的風險以具有優良電性，進而縮短製程時間並降低成本。再者，可透過一道光罩以形成蝕刻阻擋圖案以及氧化物半導體層，並透過將蝕刻阻擋圖案做為罩幕而對閘絕緣層進行圖案化。因此，本發明的半導體結構及其製作方法可以減少所使用之光罩數量，進一步地降低製作成本。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。如本領域技術人員將認識到的，可以以各種不同的方式修改所描述的實施例，而不脫離本發明的精神或範圍。

在附圖中，為了清楚起見，放大了各元件等的厚度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如層、膜、區域或基板的元件被稱為在“另一元件上”、或“連接到另一元件”、“重疊於另一元件”時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或 “直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電連接。

應當理解，儘管術語“第一”、“第二”、“第三”等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的“第一元件”、“部件”、“區域”、“層”、或“部分”可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。

這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地指示，否則單數形式“一”、“一個”和“該”旨在包括複數形式，包括“至少一個”。“或”表示“及/或”。如本文所使用的，術語“及/或”包括一個或多個相關所列項目的任何和所有組合。還應當理解，當在本說明書中使用時，術語“包括”及/或“包括”指定所述特徵、區域、整體、步驟、操作、元件的存在及/或部件，但不排除一個或多個其他特徵、區域整體、步驟、操作、元件、部件及/或其組合的存在或添加。

此外，諸如“下”或“底部”和“上”或“頂部”的相對術語可在本文中用於描述一個元件與另一元件的關係，如圖所示。應當理解，相對術語旨在包括除了圖中所示的方位之外的裝置的不同方位。例如，如果一個附圖中的裝置翻轉，則被描述為在其他元件的“下”側的元件將被定向在其他元件的“上”側。因此，示例性術語“下”可以包括“下”和“上”的取向，取決於附圖的特定取向。類似地，如果一個附圖中的裝置翻轉，則被描述為在其他元件“下方”或“下方”的元件將被定向為在其他元件 “上方”。因此，示例性術語“下面”或“下面”可以包括上方和下方的取向。

本文使用的“約”、“實質上”、“基本上”、或“近似”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。

除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

本文參考作為理想化實施例的示意圖的截面圖來描述示例性實施例。因此，可以預期到作為例如製造技術及/或公差的結果的圖示的形狀變化。因此，本文所述的實施例不應被解釋為限於如本文所示的區域的特定形狀，而是包括例如由製造導致的形狀偏差。例如，示出或描述為平坦的區域通常可以具有粗糙及/或非線性特徵。此外，所示的銳角可以是圓的。因此，圖中所示的區域本質上是示意性的，並且它們的形狀不是旨在示出區域的精確形狀，並且不是旨在限制權利要求的範圍。

圖1為本發明的一實施例的半導體結構的局部上視示意圖，圖1為了方便說明及觀察，僅示意性地繪示部分構件。圖2A至圖2H為圖1沿剖面線A-A’及B-B’的製作流程的剖面示意圖。圖3A至圖3D為圖1沿剖面線C-C’的製作流程的剖面示意圖。請先參考圖1及圖2H，本實施例的半導體結構10是配置於基板100上，且半導體結構10包括第一金屬層M1、閘絕緣層120、氧化物半導體層140、氧化物半導體圖案142、蝕刻阻擋圖案160、第二金屬層M2、第一平坦層191、色阻層CF、第二平坦層192以及畫素電極PE。在本實施例中，第一金屬層M1可定義出閘極線111與遮蔽金屬層112。第二金屬層M2可定義出源極S、汲極D、訊號線210以及資料線DL。在一些實施例中，第一金屬層M1還可以定義出多條共用電極線COM。共用電極線COM平行於閘極線111設置並交錯訊號線210與資料線DL。如圖1所示，共用電極線COM可部分地與儲存電容C1、C2重疊。在本實施例中，儲存電容C1可電性連接至氧化物半導體圖案142。儲存電容C2可電性連接至汲極D。如此，儲存電容C1、C2可提升半導體結構10充電及放電的效率及性能。以下將以一實施例簡單說明半導體結構10的製作方法。

請參考圖1及圖2A，半導體結構10的製作方法包括以下步驟。首先，提供基板100。基板100可為剛性基板或可撓性基板。舉例而言，剛性基板的材質可為厚玻璃或其它可適用的材料，可撓性基板的材質可為薄玻璃、聚醯亞胺（Polyimide；PI）、聚萘二甲酸乙二醇酯（Polyethylene Naphthalate；PEN）、聚乙烯對苯二甲酸酯（polyethylene terephthalate；PET）、聚醚碸（Polyethersulfone；PES）、薄金屬、或其它可適用的材料，但本發明不以此為限。

請參考圖2A，接著，在基板100上形成第一金屬層M1。第一金屬層M1可被圖案化以定義出閘極線111以及遮蔽金屬圖案112。在一些實施例中，第一金屬層M1還可定義出共用電極線COM，但本發明不以此為限。在其他的實施例中，共用電極線COM也可以與第一金屬層M1同時地分別形成在基板100上，而不屬於相同膜層。在本實施例中，閘極線111例如為掃描線，且閘極線111可電性連接至閘極G。如圖1所示，閘極G可直接製作於閘極線111中，但本發明不以此為限。在本實施例中，第一金屬層M1與共用電極線COM例如為金屬材料，但本發明不限於此，在其他實施例中，第一金屬層M1與共用電極線COM也可以使用其他導電材料（例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層）。在本實施例中，第一金屬層M1與共用電極線COM的形成方法包括物理氣相沉積法（Physical Vapor Deposition，PVD）、化學氣相沉積法（Chemical Vapor Deposition，CVD）或原子層沉積法（Atomic Layer Deposition，ALD）或其他合適方法，本發明不以此為限。

請參考圖2B，然後，在基板100上形成閘絕緣層120，以覆蓋閘極線111、閘極G、共用電極線COM與部份基板100。閘絕緣層120的材料可為無機材料（例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層）、有機材料或上述之組合。

接著，在閘絕緣層120上形成氧化物半導體材料層140’。在本實施例中，氧化物半導體材料層140’的材質例如是包括氧化銦鎵鋅(Indium Gallium Zinc Oxide，IGZO)、氧化銦鋅(Indium Zinc Oxide，IZO)、氧化銦鎵(Indium Gallium Oxide，IGO)、氧化銦錫鋅(Indium Tin Zinc Oxide，ITZO)、氧化鋅(Zinc oxide，ZnO)或其他合適的材料。氧化物半導體材料層140’可為上述材質任一者的單層或是上述材質的其中多者的疊層，本發明不以此為限。在一些實施例中，氧化物半導體材料層140’的材質還可以包括金屬矽化物，例如為銦矽化物（Indium Silicide，IS），但本發明不以此為限。在本實施例中，氧化物半導體材料層140’的形成方法例如包括物理氣相沉積法、化學氣相沉積法或原子層沉積法或其他合適方法，本發明不以此為限。

然後，對氧化物半導體材料層140’進行退火處理（annealing），以使氧化物半導體材料層140’結晶化而具有電性。此時，氧化物半導體材料層140’可例如因為氧空缺（oxygen vacancy）而產生載子（電子），因此氧化物半導體材料層140’為導通狀態。

接著，在氧化物半導體材料層140’上形成蝕刻阻擋材料層160’。在本實施例中，蝕刻阻擋材料層160’的材質例如是氧化物，包括氧化鉿、氧化矽或氧化鋁或其他合適的材料，但本發明不以此為限。在本實施例中，蝕刻阻擋材料層160’的形成方法例如包括物理氣相沉積法、化學氣相沉積法或原子層沉積法或其他合適方法，本發明不以此為限。

值得一提的是，由於具有氧原子的蝕刻阻擋材料層160’可直接設置於在氧化物半導體材料層140’上，因此蝕刻阻擋材料層160’可用以提供氧原子至氧化物半導體材料層140’而改善氧空缺的問題。如此一來，氧化物半導體材料層140’的起始電壓可為正值，進而可改善漏電流的問題，提升氧化物半導體材料層140’的電性。在上述的設置下，氧化物半導體材料層140’還可以呈不導通的狀態，而具有半導體的特性。

請參考圖2C，然後，在蝕刻阻擋材料層160’上形成光阻材料層180’。光阻材料層180’例如可為正型光阻材料或負型光阻材料。本實施例例如是以光阻材料層180’為正型光阻材料舉例進行說明。換句話說，光阻材料層180’的曝光的部分會溶於顯影劑中。然而，本發明不以此為限。

請同時參考圖2C及圖2D，接著，光阻材料層180’可藉由半調式光罩（half tone mask，HTM）、相轉移光罩(phase shift mask)、或灰階光罩(gray tone mask)做為罩幕（未繪示），對光阻材料層180’進行曝光及顯影的程序，以定義光阻材料層180’。詳細而言，如圖2C所示，可先透過半調式光罩（未繪示）對光阻材料層180’上不同的部位進行不同程度的曝光程序，再透顯影程序對上述不同的部位溶於顯影劑中以定義出不同厚度的部位。舉例而言，光阻材料層180’可包括凸部182’以及凹部184’且凸部182’以及凹部184’是連續的設置於蝕刻阻擋材料層160’上。凸部182’的厚度較凹部184’的厚度來得大。換句話說，凸部182’的第一厚度H1大於凹部184’的第二厚度H2。如圖2C所示，第一厚度H1例如是第二厚度H2的兩倍，但本發明不以此為限。在一些實施例中，依據使用者的需求，第一厚度H1也可以例如是第二厚度H2的三倍、四倍或更多倍。在一些實施例中，第一厚度H1例如為2.4微米，但本發明不以此為限。

如圖2C及2D所示，持續以半調式光罩定義光阻材料層180’並進行顯影程序，以先移除光阻材料層180’中凹部184’的部分，而留下顯影後的凸部182的部分以形成光阻圖案180。在本實施例中，凸部182’的厚度大於顯影後的凸部182的厚度。從另一角度而言，顯影後的凸部182的厚度例如為凸部182’的第一厚度H1的一半，但本發明不以此為限。

請參考圖2D及圖2E，在本實施例中，於垂直基板100的方向上，圖案化的光阻圖案180僅重疊部分蝕刻阻擋材料層160’，而暴露出蝕刻阻擋材料層160’的表面。然後，以光阻圖案180做為罩幕，對蝕刻阻擋材料160’進行圖案化，以形成蝕刻阻擋圖案160。對蝕刻阻擋材料160’進行圖案化的方法包括使用酸性或鹼性溶液以去除未重疊光阻圖案180的部分蝕刻阻擋材料160’，但本發明不以此為限。如圖2E所示，蝕刻阻擋圖案160是重疊於光阻圖案180，因而將光阻圖案180的圖案移轉至蝕刻阻擋圖案160上。

如圖2D及圖2E所示，在形成蝕刻阻擋圖案160的步驟之後，可先以光阻圖案180及蝕刻阻擋圖案160做為罩幕，對氧化物半導體材料層140’進行圖案化以形成氧化物半導體層140。如圖2E所示，氧化物半導體層140部分的重疊閘極線111而不重疊共用電極線COM，但本發明不以此為限。在一些實施例中，氧化物半導體層140也可以重疊共用電極線COM。從另一角度而言，上述的對氧化物半導體材料層140’進行圖案化的步驟中，可以移除部分的氧化物半導體材料層140’而暴露部分的閘絕緣層120。在上述的步驟中，還可以同時定義出第一開口O1（繪示於圖3C），以於後續的製程中使第一金屬層M1電性連接至第二金屬層M2。上述定義第一開口O1的步驟會於稍後的說明書段落中進行說明。此外需注意的是，圖2E繪示為圖1的半導體結構10沿剖面線A-A’及B-B’的局部剖面圖，因此沒有示出圖案化氧化物半導體材料層140’以形成具有第一開口O1的氧化物半導體層140。

請參考圖1、圖2E及圖2F，然後，進行灰化（ashing）程序，以移除光阻圖案180。接著，在蝕刻阻擋圖案160上形成第二金屬層M2。第二金屬層M2可以部分地覆蓋閘絕緣層120、氧化物半導體層140以及蝕刻阻擋圖案160。從另一角度而言，部分蝕刻阻擋圖案160可位於第二金屬層M2與氧化物半導體層140之間。

接著，第二金屬層M2可被圖案化以定義出源極S、汲極D、訊號線210以及資料線DL。在一些實施例中，第二金屬層M2還可以定義出儲存電容C1（繪示於圖1）、C2，但本發明不以此為限。在一些實施例中，儲存電容C1、C2也可與第二金屬層M2分別設置。如圖1及圖2F所示，儲存電容C2電性連接至汲極D而屬於同一膜層，且儲存電容C2可以部分重疊共用電極線COM。如此，可在儲存電容C2與共用電極線COM之間的閘絕緣層120產生電容。

然後，對氧化物半導體層140進行圖案化以定義出氧化物半導體圖案142。換句話說，如圖1及圖2F所示，氧化物半導體圖案142與氧化物半導體層140為同一膜層且氧化物半導體圖案142可被定義為重疊源極S、汲極D及訊號線210的氧化物半導體層140之部分。從另一角度而言，氧化物半導體圖案142於基板100上的正投影重疊閘極G於該基板100上的正投影的部分。基於導電性考量，在本實施例中，第二金屬層M2（例如包括：源極S、汲極D、訊號線210及資料線DL）通常使用金屬材料製作，然而，本發明不限於此，在其他實施例中，第二金屬層M2也可使用其他導電材質（例如：合金、金屬氮化物、金屬氧化物、金屬氮氧化物或其他適合的材料）或金屬材料與其他導電材料的堆疊層製作。於此，便完成了本實施例的半導體結構10的薄膜電晶體T（Thin Film Transistor，TFT）。

請參考圖1及圖2F，在本實施例中，薄膜電晶體T配置於基板100上，包括閘極G、氧化物半導體圖案142、源極S與汲極D。源極S與汲極D分別相對地設置於蝕刻阻擋圖案160上。閘極G與氧化物半導體圖案142之間由閘絕緣層120隔開。源極S與汲極D之間的氧化物半導體圖案142為通道區CH，且通道區CH重疊閘極線111上的閘極G。在本實施例中，部分的蝕刻阻擋圖案160可以重疊通道區CH以及閘極G。蝕刻阻擋圖案160可以暴露出部分氧化物半導體圖案142，以使源極S與汲極D電性連接氧化物半導體圖案142在本實施例中，薄膜電晶體T例如是底閘極型薄膜電晶體（bottom-gate TFT），但本發明不以此為限。在其他實施例中，薄膜電晶體T也可以是頂閘極型薄膜電晶體（top-gate TFT）或其他合適類型的薄膜電晶體。在此需注意的是，圖1及圖2F僅繪示一個薄膜電晶體T，然而其數量不以圖1及圖2F所示的數量為限。本技術領域具有通常知識者應當能理解，實際上基板100上可以陣列方式設置多個薄膜電晶體T，而具有上千個、上萬個或上百萬個薄膜電晶體T。

在本實施例中，如圖1所示，資料線DL是由金屬層M2所定義出。資料線DL與閘極線111交錯設置且屬於不同水平面的膜層。在本實施例中，薄膜電晶體T電性連接至閘極線111與資料線DL。詳細而言，閘極G與閘極線111電性連接，而源極S與資料線DL電性連接。

如圖1及圖2F所示，第二金屬層M2更可定義出訊號線210，且訊號線210的延伸方向大至平行於資料線DL的延伸方向。在本實施例中，訊號線210部分重疊蝕刻阻擋圖案160並透過蝕刻阻擋圖案160上的開口（未標示）以接觸氧化物半導體圖案142。如此一來，訊號線210可透過氧化物半導體圖案142而電性連接至薄膜電晶體T。在本實施例中，半導體結構10的薄膜電晶體T可藉由訊號線210達成分壓的效果，因此，可提升半導體結構10的性能。

在本實施例中，訊號線210的邊緣與氧化物半導體圖案142的邊緣之間具有一距離K1。詳細而言，如圖1及圖2F所示，氧化物半導體圖案142具有一短邊143以及相對前述短邊143的一另一短邊141。氧化物半導體圖案142於基板100上的正投影之一短邊143與重疊氧化物半導體圖案142之訊號線210於基板100上的正投影之一長邊213平行。長邊213為相鄰氧化物半導體圖案142之短邊143的邊緣。短邊143與長邊213之間的距離K1為0.5微米至1微米。換句話說，氧化物半導體圖案142於基板100上的正投影突出於訊號線210於基板100上的正投影，但本發明不以此為限。

在本實施例中，源極S的邊緣與氧化物半導體圖案142的邊緣之間具有一距離K2。詳細而言，如圖1所示，氧化物半導體圖案142於基板100上的正投影之另一短邊141與源極S於基板100上的正投影之一長邊Sa平行。長邊Sa為相鄰氧化物半導體圖案142之另一短邊141的邊緣。另一短邊141與該長邊Sa之間的距離K2為0.5微米至1微米。換句話說，氧化物半導體圖案142於基板100上的正投影突出於源極S於基板100上的正投影，但本發明不以此為限。

值得一提的是，本實施例可透過將蝕刻阻擋圖案160直接設置於在氧化物半導體層140及/或氧化物半導體圖案142上，以提供氧原子至氧化物半導體層140及/或氧化物半導體圖案142，進而改善氧空缺的問題。如此，相較於習知製程於形成源極S與汲極D後，再形成保護層於氧化物半導體圖案142上，才能進行開路測試與短路測試，本實施例的氧化物半導體圖案142已在形成蝕刻阻擋圖案160的步驟後而具有半導體的特性。因此，本實施例在完成第二金屬層M2的圖案化（例如：形成源極S、汲極D、訊號線210以及資料線DL的步驟）以及定義出氧化物半導體圖案142的步驟之後，即可進行電性測試程序（未繪示）。藉此，對源極S、汲極D以及訊號線210直接進行開路測試與短路測試。在上述的設置下，除了不需另外進行開口程序暴露待測試的源極S、汲極D以及訊號線210而適於方便進行檢測及修補程序，還可以避免開孔暴露源極S、汲極D以及訊號線210的程序，減少斷線的風險以具有優良電性。如此一來，還可以縮短製程時間並降低成本。

請參考圖2G，接著，在蝕刻阻擋圖案160上形成第一平坦層191。第一平坦層191覆蓋部分的閘絕緣層120、蝕刻阻擋圖案160以及第二金屬層M2（例如：源極S、汲極D、訊號線210以及儲存電容C2）。第一平坦層191具有第二接觸窗V2。如圖1及圖2G所示，於垂直基板100的方向上，第二接觸窗V2重疊儲存電容C1、C2的部分。從另一角度而言，第二接觸窗V2可以暴露出儲存電容C1、C2（圖2G僅繪示儲存電容C2）的表面。在本實施例中，第一平坦層191的材質例如包括無機材料。無機材料例如是包括氧化矽、氮化矽、氮氧化矽或上述至少二種材料的堆疊層，但本發明不以此為限。

然後，在第一平坦層191上形成色阻層CF。色阻層CF舉例為具有彩色濾光功能之光阻層。在本實施例中，色阻層CF設置於具有薄膜電晶體T陣列的基板100上。換句話說，基板100例如是將彩色濾光層（color filter layer）整合至陣列基板（Color Filter on Array，COA）的技術。然而，本發明不以此為限，在一些實施例中，色阻層CF也可設置於彩光基板上而設置於基板100的對向。

在本實施例中，色阻層CF具有第二開口O2，且於垂直基板100的方向上，第二開口O2重疊第二接觸窗V2與儲存電容C2。換句話說，第二開口O2與第二接觸窗V2共同暴露出儲存電容C2。此外，如圖2G所示，第二接觸窗V2於該基板100上的正投影位於該第二開口O2於該基板100上的正投影之內。

接著，在色阻層CF上形成第二平坦層192。第二平坦層192具有第三開口O3，且於垂直基板100的方向上，第三開口O3重疊該第二接觸窗V2。在本實施例中，第三開口O3可以完全重疊第二接觸窗V2，但本發明不以此為限。在本實施例中，第二平坦層192的材質例如包括有機材料。有機材料例如是包括聚酯類(PET)、聚烯類、聚丙醯類、聚碳酸酯類、聚環氧烷類、聚苯烯類、聚醚類、聚酮類、聚醇類、聚醛類、其它合適的材料、或上述之組合，但本發明不以此為限。在其他實施例中，第二平坦層192的材質也可以包括光阻材料。

上述是以形成第一平坦層191、色阻層CF及第二平坦層192時分別形成第二接觸窗V2、第二開口O2以及第三開口O3為例進行說明，但本發明不以此為限。在一些實施例中，可以在形成色阻層CF之後，對色阻層CF進行圖案化以形成第二開口O2。接著形成第二平坦層192，且部分共形地填入第二開口O2。之後，再進行一次微影蝕刻程序以同時對第一平坦層191與第二平坦層192進行圖案化，而同時形成第三開口O3以及重疊第三開口O3的第二接觸窗V2，並暴露出汲極D。藉此，第三開口O3與第二接觸窗V2於基板100上的正投影均位於第二開口O2於基板100上的正投影之內，但本發明不以此為限。

請參考圖2H，然後，在第二平坦層192上形成畫素電極PE。在本實施例中，畫素電極PE與薄膜電晶體T電性連接。詳細而言，畫素電極PE可透過第二開口O2、第三開口O3以及第二接觸窗V2與儲存電容C2電性連接。接著，透過儲存電容C2接觸汲極D而電性連接至薄膜電晶體T。畫素電極PE為透明導電材料，其包括金屬氧化物，例如是銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、或其它合適的氧化物、或者是上述至少二者之堆疊層，但本發明不以此為限。至此，以大致完成半導體結構10的薄膜電晶體T的製作。

值得一提的是，本實施例可以透過形成蝕刻阻擋圖案160的光罩以同時對閘絕緣層120進行圖案化並定義出第一接觸窗V1。以下將以一實施例簡單說明將第一金屬層M1電性連接至第二金屬層M2的方法。

請參考圖1、圖2A及圖3A，在本實施例中，於第一金屬層M1定義出閘極線111的步驟時，可同時定義出遮蔽金屬圖案112。如圖1所示，遮蔽金屬圖案112的數量可為多個，例如4個，但其數量不以圖1所示為限。

請參考圖1、圖2C及圖3B，接著，在遮蔽金屬圖案112上依序形成閘絕緣層120、氧化物半導體層140’以及蝕刻阻擋材料層160’。接著，在蝕刻阻擋材料層160’上形成光阻材料層180’。如圖3B所示，光阻材料層180’包括相對較厚的凸部182’以及相對較薄的凹部184’。圖3B的光阻材料層180’的凸部182’與凹部184’的形成方法於圖2C所示方法相同，故不再贅述。

請參考圖1、圖2D、圖3B及圖3C，然後，透過半調式光罩（未繪示）定義光阻材料層180’並進行顯影程序，以先移除光阻材料層180’中凹部184’的部分，而留下顯影後的凸部182的部分以形成光阻圖案180。請參考圖2E及圖3C，接著，以光阻圖案180做為罩幕，形成蝕刻阻擋圖案160以及氧化物半導體層140。在本實施例中，蝕刻阻擋圖案160以及氧化物半導體層140的邊緣可以切齊，但不以此為限。在上述形成氧化物半導體層140的步驟中，可於重疊遮蔽圖案112之處定義出第一開口O1。如圖3C所示，於垂直基板100的方向上，第一開口O1重疊閘絕緣層120以及遮蔽圖案112。從另一角度而言，第一開口O1暴露閘絕緣層120。

請參考圖1、圖2F、圖3C及圖3D，接著，透過光阻圖案180及蝕刻阻擋圖案160做為罩幕對閘絕緣層120進行圖案化，以形成第一接觸窗V1。如圖1及圖3D所示，第一接觸窗V1重疊遮蔽金屬圖案112。從另一角度而言，第一接觸窗V1於基板100上的正投影位於第一開口O1於該基板100上的正投影之內。

簡言之，在上述的設置下，本實施例可透過一道光罩以形成蝕刻阻擋圖案160以及氧化物半導體層140，並透過將蝕刻阻擋圖案160做為罩幕而對閘絕緣層120進行圖案化形成第一接觸窗V1。因此，本實施例可以將習知圖案化氧化物半導體材料層140’的光罩與圖案化閘絕緣層120的光罩整合為同一道光罩，以減少所使用之光罩數量，進而降低製作成本。

接著，如圖2F及圖3D所示，於移除光阻圖案180後，在蝕刻阻擋圖案160上形成第二金屬層M2，並定義出資料線DL。在本實施例中，資料線DL設置於蝕刻阻擋圖案160上並共形地填入第一開口O1及第一接觸窗V1中。因此，第二金屬層M2的資料線DL可以透過第一接觸窗V1以電性連接至第一金屬層M1的遮蔽金屬層112。此外，如圖1及圖3D所示，資料線DL與遮蔽金屬圖案112之間夾設有蝕刻阻擋圖案160及氧化物半導體層140。另外，資料線DL部分重疊遮蔽金屬圖案112。

在本實施例中，資料線DL的邊緣與氧化物半導體層140的邊緣之間具有一距離K3。詳細而言，如圖1及3D所示，氧化物半導體層140於基板100上的正投影之側邊145與遮蔽金屬圖案112的側邊112a切齊，且與資料線DL於基板100上的正投影之側邊DLa平行。側邊DLa為相鄰氧化物半導體層140之側邊145的邊緣。側邊145與側邊DLa之間的距離K3為0.5微米至1微米。換句話說，氧化物半導體140於基板100上的正投影突出於資料線DL於基板100上的正投影，但本發明不以此為限。

在上述的設置下，可以進一步降低資料線DL與遮蔽金屬層112之間產生寄生電容的機率。另外，資料線DL還可以透過電性連接至遮蔽金屬層112來增加傳遞訊號的面積以及降低斷線導致開路的風險，增加半導體結構10的性能及可靠性。

圖4為圖1沿剖面線D-D’的剖面示意圖。請參考圖1、圖3D及圖4。圖4所繪示的資料線DL的剖面示意圖與圖3D所繪示的資料線DL的剖面示意圖相似，其差異在於，圖4的資料線DL不電性連接至遮蔽金屬圖案112。具體而言，資料線DL與遮蔽金屬圖案112之間夾設有閘絕緣層120、氧化物半導體層140以及蝕刻阻擋圖案160。此外，資料線DL的側邊DLa於基板100上的正投影與氧化物半導體層140的側邊145於基板100上的正投影之間具有距離K3，且距離K3為0.5微米至1微米。在上述的設置下，閘絕緣層120、氧化物半導體層140以及蝕刻阻擋圖案160可以進一步降低資料線DL與遮蔽金屬層112之間產生寄生電容的機率，而增加半導體結構10的性能。

綜上所述，本發明一實施例的半導體結構及其製作方法可透過將具有氧原子的蝕刻阻擋圖案直接設置於在氧化物半導體層及/或氧化物半導體圖案上，因此蝕刻阻擋圖案可用以提供氧原子至氧化物半導體層及/或氧化物半導體圖案，進而改善氧空缺的問題。如此一來，氧化物半導體圖案的起始電壓可為正值，進而可改善漏電流的問題，提升氧化物半導體圖案的電性，且具有半導體的特性。如此，本實施例的半導體結構可在完成形成源極、汲極以及訊號線的步驟之後，即可直接進行開路測試與短路測試。如此，不需另外進行開口程序而適於方便進行檢測及修補程序，還可減少斷線的風險以具有優良電性，進而縮短製程時間並降低成本。

再者，本發明的半導體結構及其製作方法可透過一道光罩以形成蝕刻阻擋圖案以及氧化物半導體層，並透過將蝕刻阻擋圖案做為罩幕而對閘絕緣層進行圖案化。因此，本發明可以將習知圖案化氧化物半導體材料層的光罩與圖案化閘絕緣層的光罩整合為同一道光罩，以減少所使用之光罩數量，進一步地降低製作成本。

此外，半導體結構的資料線還可以透過電性連接至遮蔽金屬層來增加傳遞訊號的面積以及降低斷線導致開路的風險，增加半導體結構的性能及可靠性。另外，資料線與遮蔽金屬圖案之間還可以夾設有閘絕緣層、氧化物半導體層以及蝕刻阻擋圖案，以進一步降低資料線與遮蔽金屬層之間產生寄生電容的機率，進而增加半導體結構的性能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:半導體結構 100:基板 111:閘極線 112:遮蔽金屬圖案 112a、145、DLa:側邊 120:閘絕緣層 140:氧化物半導體層 140’:氧化物半導體材料層 141:另一短邊 142:氧化物半導體圖案 143:短邊 160:蝕刻阻擋圖案 160’:蝕刻阻擋材料層 180:光阻圖案 180’:光阻材料層 182:顯影後的凸部 182’:凸部 184’:凹部 191:第一平坦層 192:第二平坦層 210:訊號線 213、Sa:長邊 A-A’、B-B’、C-C’、D-D’:剖面線 C1、C2:儲存電容 CF:色阻層 CH:通道區 COM:共用電極線 D:汲極 DL:資料線 G:閘極 H1:第一厚度 H2:第二厚度 K1、K2、K3:距離 M1:第一金屬層 M2:第二金屬層 O1:第一開口 O2:第二開口 O3:第三開口 PE:畫素電極 S:源極 T:薄膜電晶體 V1:第一接觸窗 V2:第二接觸窗

圖1為本發明的一實施例的半導體結構的局部上視示意圖。 圖2A至圖2H為圖1沿剖面線A-A’及B-B’的製作流程的剖面示意圖。 圖3A至圖3D為圖1沿剖面線C-C’的製作流程的剖面示意圖。 圖4為圖1沿剖面線D-D’的剖面示意圖。

10:半導體結構

100:基板

111:閘極線

120:閘絕緣層

140:氧化物半導體層

142:氧化物半導體圖案

143:短邊

160:蝕刻阻擋圖案

191:第一平坦層

192:第二平坦層

210:訊號線

213、Sa:長邊

A-A’、B-B’:剖面線

C2:儲存電容

CF:色阻層

CH:通道區

COM:共用電極線

D:汲極

G:閘極

M1:第一金屬層

M2:第二金屬層

O2:第二開口

O3:第三開口

PE:畫素電極

S:源極

T:薄膜電晶體

V2:第二接觸窗

Claims (11)

1. 一種半導體結構的製作方法，包括： 提供一基板； 形成一第一金屬層於該基板上並圖案化該第一金屬層以定義出一閘極線與一遮蔽金屬圖案，且該閘極線電性連接一閘極； 形成一閘絕緣層於該基板上並覆蓋該閘極線及該遮蔽金屬圖案； 形成一氧化物半導體材料層於該閘絕緣層上； 對該氧化物半導體材料層進行退火處理； 形成一蝕刻阻擋材料層於該氧化物半導體材料層上； 形成一光阻材料層於該蝕刻阻擋材料層上； 以半調式光罩定義該光阻材料層，以形成一光阻圖案； 以該光阻圖案做為罩幕，圖案化該蝕刻阻擋材料層，以形成一蝕刻阻擋圖案； 以該光阻圖案做為罩幕，圖案化該氧化物半導體材料層，以形成氧化物半導體層並定義一第一開口，該第一開口重疊該閘絕緣層； 進行灰化程序，以移除該光阻圖案； 透過該蝕刻阻擋圖案做為罩幕，圖案化該閘絕緣層，以形成一第一接觸窗，且該第一接觸窗重疊該遮蔽金屬圖案，其中該第一接觸窗於該基板上的正投影位於該第一開口於該基板上的正投影之內； 形成一第二金屬層於該蝕刻阻擋圖案上並圖案化該第二金屬層以定義出一源極、一汲極、一訊號線以及一資料線，部分該蝕刻阻擋圖案位於該第二金屬層與該氧化物半導體層之間，且該資料線透過該第一接觸窗以電性連接至該遮蔽金屬圖案；以及 圖案化該氧化物半導體層，以定義出一氧化物半導體圖案，該源極與該汲極及該訊號線電性連接至該氧化物半導體圖案。
2. 如申請專利範圍第1項所述的半導體結構的製作方法，更包括： 形成一第一平坦層於該蝕刻阻擋圖案上，且覆蓋部分的該閘絕緣層、該蝕刻阻擋圖案、以及該第二金屬層，該第一平坦層具有一第二接觸窗； 形成一色阻層於該第一平坦層上，該色阻層具有一第二開口重疊該第二接觸窗，且該第二接觸窗於該基板上的正投影位於該第二開口於該基板上的正投影之內； 形成一第二平坦層於該色阻層上，該第二平坦層具有一第三開口重疊該第二接觸窗；以及 形成一畫素電極於該第二平坦層上，該畫素電極透過該第二接觸窗電性連接至該汲極。
3. 如申請專利範圍第1項所述的半導體結構的製作方法，其中該氧化物半導體材料層的材質包括選自氧化銦鎵鋅、氧化銦鋅、氧化銦鎵或氧化銦錫鋅的其中任一者或多者的疊層。
4. 如申請專利範圍第1項所述的半導體結構的製作方法，其中該蝕刻阻擋材料層的材質包括氧化鉿、氧化矽或氧化鋁。
5. 如申請專利範圍第1項所述的半導體結構的製作方法，其中於定義出該氧化物半導體圖案的步驟之後，更包括進行一電性測試程序以檢測該源極、該汲極以及該訊號線。
6. 一種半導體結構，配置於一基板上，包括： 一第一金屬層設置於該基板上，該第一金屬層包括一閘極線電性連接至一閘極； 一閘絕緣層設置於該基板上並覆蓋該閘極線，該閘絕緣層具有一第一接觸窗重疊該第一金屬層； 一氧化物半導體層設置於該閘絕緣層上，該氧化物半導體層具有一第一開口，且該氧化物半導體層的圖案化定義出一氧化物半導體圖案； 一蝕刻阻擋圖案設置於該氧化物半導體層上以及該氧化物半導體圖案的部分上；以及 一第二金屬層設置於該蝕刻阻擋圖案上，該第二金屬層包括一源極與一汲極電性連接至該氧化物半導體圖案，且部分該蝕刻阻擋圖案位於該第二金屬層與該氧化物半導體層之間， 其中該第二金屬層更包括一訊號線設置於該蝕刻阻擋圖案上並電性連接至該氧化物半導體圖案，且該第二金屬層透過該第一接觸窗以電性連接至該第一金屬層。
7. 如申請專利範圍第6項所述的半導體結構，其中該第一金屬層更包括一遮蔽金屬圖案，該第二金屬層更包括一資料線，且該資料線與該遮蔽金屬圖案之間夾設有該蝕刻阻擋圖案及氧化物半導體層。
8. 如申請專利範圍第7項所述的半導體結構，其中該資料線透過該第一接觸窗以電性連接至該遮蔽金屬圖案，且該第一接觸窗於該基板上的正投影位於該第一開口於該基板上的正投影之內。
9. 如申請專利範圍第6項所述的半導體結構，更包括： 一第一平坦層設置於蝕刻阻擋圖案上，且覆蓋部分的該閘絕緣層、該蝕刻阻擋圖案、以及該第二金屬層，該第一平坦層具有一第二接觸窗； 一色阻層設置於該第一平坦層上，該色阻層具有一第二開口重疊該第二接觸窗； 一第二平坦層設置於該色阻層上，該第二平坦層具有一第三開口重疊該第二接觸窗；以及 一畫素電極設置於該第二平坦層上，該畫素電極透過該第二接觸窗電性連接至該汲極。
10. 如申請專利範圍第6項所述的半導體結構，其中該氧化物半導體圖案於該基板上的正投影之一短邊與重疊該氧化物半導體圖案之該訊號線於該基板上的正投影之一長邊平行，且該短邊與該長邊之間的距離為0.5微米至1微米。
11. 如申請專利範圍第6項所述的半導體結構，其中該氧化物半導體圖案於該基板上的正投影之另一短邊與該源極於該基板上的正投影之一長邊平行，且該另一短邊與該長邊之間的距離為0.5微米至1微米。

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