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WO2010131572A1 - 半導体装置 - Google Patents

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WO2010131572A1
WO2010131572A1 PCT/JP2010/057444 JP2010057444W WO2010131572A1 WO 2010131572 A1 WO2010131572 A1 WO 2010131572A1 JP 2010057444 W JP2010057444 W JP 2010057444W WO 2010131572 A1 WO2010131572 A1 WO 2010131572A1
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WO
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layer
silicon carbide
sic
substrate
semiconductor device
Prior art date
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Application number
PCT/JP2010/057444
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English (en)
French (fr)
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和田　圭司
原田　真
増田　健良
美紗子 穂永
佐々木　信
太郎 西口
靖生 並川
藤原　伸介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to CA2761245A priority patent/CA2761245A1/en
Priority to EP10774830.3A priority patent/EP2432020A4/en
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Priority to CN2010800205020A priority patent/CN102422424A/zh
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    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device capable of achieving a reduction in on-resistance while suppressing generation of stacking faults due to heat treatment in a device manufacturing process.
  • silicon carbide (SiC) is being adopted as a material constituting a semiconductor device in order to enable a semiconductor device to have a high breakdown voltage, low loss, and use in a high temperature environment.
  • Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material for forming semiconductor devices. Therefore, by adopting silicon carbide as a material constituting the semiconductor device, it is possible to achieve a high breakdown voltage and a low on-resistance of the semiconductor device.
  • a semiconductor device that employs silicon carbide as a material has an advantage that a decrease in characteristics when used in a high temperature environment is small as compared with a semiconductor device that employs silicon as a material.
  • a process of preparing a silicon carbide substrate (silicon carbide substrate) and forming an SiC epitaxial growth layer on the silicon carbide substrate is employed. Is effective. For example, when manufacturing a vertical power device (vertical MOSFET; Metal Oxide Semiconductor Field Effect Transistor, etc.) using a silicon carbide substrate, the on-resistance of the device is reduced by reducing the resistivity in the thickness direction of the substrate as much as possible. Can be reduced.
  • vertical MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the resistivity of the substrate is reduced by simply introducing impurities into the substrate at a high concentration
  • the following problems occur. That is, when a semiconductor device is manufactured using a silicon carbide substrate, a heat treatment is performed on the silicon carbide substrate, for example, thermal cleaning for cleaning the surface of the silicon carbide substrate. At this time, a stacking fault occurs in a silicon carbide substrate containing a high concentration of impurities. And when the epitaxial growth layer which consists of SiC is formed on the said silicon carbide substrate, the said stacking fault propagates also in the said SiC layer.
  • the structure of the stacking fault generated is the 3C type having a smaller band gap than the 4H type. Therefore, the band gap is locally reduced in the region where the stacking fault has occurred.
  • problems such as a decrease in breakdown voltage and an increase in leakage current occur.
  • an object of the present invention is to provide a semiconductor device capable of achieving a reduction in on-resistance while suppressing generation of stacking faults due to heat treatment in a device manufacturing process.
  • a semiconductor device includes a silicon carbide substrate, a single crystal silicon carbide, an active layer disposed on one main surface of the silicon carbide substrate, a first electrode disposed on the active layer, And a second electrode formed on the other main surface of the silicon carbide substrate.
  • the silicon carbide substrate includes a base layer made of silicon carbide and a SiC layer made of single crystal silicon carbide and disposed on the base layer.
  • the impurity concentration of the base layer is larger than 2 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration of the SiC layer is larger than 5 ⁇ 10 18 cm ⁇ 3 and smaller than 2 ⁇ 10 19 cm ⁇ 3 .
  • the present inventor has conducted detailed studies on a method for reducing resistivity in the thickness direction while suppressing generation of stacking faults due to heat treatment in a device manufacturing process in a silicon carbide substrate. As a result, if the impurity concentration is less than 2 ⁇ 10 19 cm ⁇ 3 , generation of stacking faults due to the heat treatment can be suppressed, whereas if it exceeds 2 ⁇ 10 19 cm ⁇ 3 , it is difficult to suppress stacking faults. I found.
  • impurity refers to an impurity introduced to generate majority carriers in the silicon carbide substrate.
  • the base layer and the SiC layer are bonded, for example.
  • a silicon carbide substrate on which an SiC layer is arranged can be easily obtained while suppressing the propagation of defects in the base layer.
  • the base layer and the SiC layer may be directly bonded or may be bonded via an intermediate layer.
  • the impurity contained in the base layer may be different from the impurity contained in the SiC layer.
  • the semiconductor device provided with the silicon carbide substrate containing the suitable impurity according to the objective can be provided.
  • the impurity contained in the base layer is nitrogen or phosphorus, and the impurity contained in the SiC layer can also be nitrogen or phosphorus. Nitrogen and phosphorus are suitable as impurities for supplying electrons as majority carriers to SiC.
  • the base layer is made of single crystal silicon carbide, and the half width of the X-ray rocking curve of the SiC layer may be smaller than the half width of the X-ray rocking curve of the base layer.
  • SiC does not have a liquid phase at normal pressure. Therefore, normally, in the sublimation recrystallization method used in the case of producing bulk single crystal SiC by growing in the ⁇ 0001> direction of hexagonal crystal, the crystal growth temperature is very high as 2000 ° C. or more, Its stabilization is difficult. Therefore, it is difficult to increase the diameter of a substrate made of single crystal SiC while maintaining high quality. On the other hand, in order to efficiently manufacture a semiconductor device using a silicon carbide substrate, a substrate having a predetermined shape and size is required.
  • the silicon carbide substrate of the present invention on the base layer processed into the predetermined shape and size, for example, the half width of the X-ray rocking curve is smaller than that of the base layer.
  • a SiC layer that is high but does not have a desired shape or the like can be disposed. Since such a silicon carbide substrate is unified with a predetermined shape and size of the base layer, the manufacturing of the semiconductor device can be made efficient. Moreover, since it is possible to manufacture a semiconductor device using such a high quality SiC layer of a silicon carbide substrate, high quality single crystal silicon carbide can be used effectively. As a result, the manufacturing cost of the semiconductor device can be reduced.
  • the active layer is disposed on a silicon carbide substrate and has a first conductivity type drift layer made of single crystal silicon carbide, and a first main surface of the drift layer opposite to the silicon carbide substrate.
  • a first conductivity type well region disposed so as to include a first conductivity type well region including a first main surface in the well region and in contact with the first electrode;
  • An insulating film made of an insulator and a third electrode arranged on the insulating film may be further provided on the main surface so as to be in contact with the well region.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the insulating film may be made of silicon dioxide. Thereby, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) can be obtained.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the main surface of the SiC layer opposite to the base layer may have an off angle of 50 ° or more and 65 ° or less with respect to the ⁇ 0001 ⁇ plane.
  • Hexagonal single crystal silicon carbide can be produced in a ⁇ 0001> direction to efficiently produce a high quality single crystal. And from the silicon carbide single crystal grown in the ⁇ 0001> direction, a silicon carbide substrate having a ⁇ 0001 ⁇ plane as a main surface can be efficiently collected. On the other hand, there may be a case where a high-performance semiconductor device can be manufactured by using a silicon carbide substrate having a main surface with an off angle with respect to the plane orientation ⁇ 0001 ⁇ of 50 ° to 65 °.
  • a silicon carbide substrate used for manufacturing a MOSFET for example, generally has a main surface with an off angle of about 0.3 ° to 8 ° with respect to the plane orientation ⁇ 0001 ⁇ . Then, an epitaxial growth layer (active layer) is formed on the main surface, and an insulating film (oxide film), an electrode, and the like are formed on the active layer to obtain a MOSFET. In this MOSFET, a channel region is formed in a region including the interface between the active layer and the insulating film.
  • an active layer in which a channel region is formed due to an off angle of about 0.3 ° to 8 ° with respect to the plane orientation ⁇ 0001 ⁇ of the main surface of the substrate In the vicinity of the interface between the insulating film and the insulating film, many interface states are formed and carriers are trapped, or channel mobility decreases due to scattering by trapped carriers.
  • the off-angle of the main surface of the SiC layer opposite to the base layer with respect to the ⁇ 0001 ⁇ plane is 50 ° or more and 65 ° or less, thereby reducing the formation of the interface state.
  • a MOSFET with reduced on-resistance can be manufactured.
  • the angle formed between the off orientation of the main surface of the SiC layer opposite to the base layer and the ⁇ 1-100> direction may be 5 ° or less.
  • the ⁇ 1-100> direction is a typical off orientation in the silicon carbide substrate. Then, by setting the variation in the off orientation due to the variation in slicing in the substrate manufacturing process to 5 ° or less, it is possible to easily form the epitaxial growth layer (active layer) on the silicon carbide substrate.
  • the off-angle of the main surface of the SiC layer opposite to the base layer with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 1-100> direction is not less than ⁇ 3 ° and not more than 5 °. Good.
  • the channel mobility when a MOSFET is fabricated using a silicon carbide substrate can be further improved.
  • the off angle with respect to the plane orientation ⁇ 03-38 ⁇ is set to ⁇ 3 ° or more and + 5 ° or less.
  • the channel mobility is particularly high within this range. Is based on the obtained.
  • the “off angle with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 1-100> direction” is an orthogonal projection of the normal of the principal surface to the plane extending in the ⁇ 1-100> direction and the ⁇ 0001> direction, This is an angle formed with the normal of the ⁇ 03-38 ⁇ plane, and its sign is positive when the orthographic projection approaches parallel to the ⁇ 1-100> direction, and the orthographic projection is in the ⁇ 0001> direction. The case of approaching parallel to is negative.
  • the plane orientation of the main surface is substantially ⁇ 03-38 ⁇ .
  • the surface orientation of the main surface is substantially ⁇ 03-38 ⁇ , taking into account the processing accuracy of the substrate, etc., the substrate is within an off-angle range where the surface orientation can be substantially regarded as ⁇ 03-38 ⁇ .
  • the off angle range is, for example, a range of ⁇ 2 ° with respect to ⁇ 03-38 ⁇ .
  • the angle formed between the off orientation of the main surface of the SiC layer opposite to the base layer and the ⁇ 11-20> direction may be 5 ° or less.
  • ⁇ 11-20> is a typical off orientation in the silicon carbide substrate, similarly to the above ⁇ 1-100> direction. Then, by setting the variation in the off orientation due to the variation in the slice processing in the substrate manufacturing process to ⁇ 5 °, it is possible to facilitate the formation of the epitaxial growth layer (active layer) on the SiC substrate.
  • the base layer may be made of single crystal silicon carbide.
  • the defect density of the SiC layer is preferably lower than the defect density of the base layer.
  • the micropipe density of the SiC layer is preferably smaller than the micropipe density of the base layer.
  • the dislocation density of the SiC layer is lower than the dislocation density of the base layer.
  • the threading screw dislocation density of the SiC layer is smaller than the threading screw dislocation density of the base layer.
  • the threading edge dislocation density of the SiC layer is smaller than the threading edge dislocation density of the base layer.
  • the basal plane dislocation density of the SiC layer is smaller than the basal plane dislocation density of the base layer.
  • the mixed dislocation density of the SiC layer is smaller than the mixed dislocation density of the base layer.
  • the stacking fault density of the SiC layer is smaller than the stacking fault density of the base layer.
  • the point defect density of the SiC layer is smaller than the point defect density of the base layer.
  • a high quality active layer can be formed on the SiC layer.
  • the active layer can be formed, for example, by combining epitaxial growth and impurity ion implantation.
  • a plurality of SiC layers may be stacked. Thereby, the semiconductor device provided with the some SiC layer according to the target function can be obtained.
  • the silicon carbide substrate further includes an intermediate layer made of a conductor or a semiconductor, disposed between the base layer and the SiC layer, and the intermediate layer joins the base layer and the SiC layer. May be.
  • the impurity concentration is 5 ⁇ 10 18 cm ⁇ on the base layer having an impurity concentration higher than 2 ⁇ 10 19 cm ⁇ 3.
  • 3 can be easily obtained a semiconductor device having a silicon carbide substrate disposed small SiC layer than 2 ⁇ 10 19 cm -3 greater than.
  • the intermediate layer is made of a conductor or a semiconductor, it is possible to ensure electrical connection between the base layer and the SiC layer.
  • the intermediate layer may be made of metal. A part of the metal constituting the intermediate layer may be silicided. In the semiconductor device, the intermediate layer may be made of carbon. The intermediate layer may be made of amorphous silicon carbide. This makes it possible to easily ensure electrical connection between the base layer and the SiC layer in the thickness direction of the substrate.
  • the base layer may include a single crystal layer made of single crystal silicon carbide so as to include a main surface on the side facing the SiC layer.
  • a difference in physical properties for example, a difference in linear expansion coefficient
  • the region other than the single crystal layer of the base layer is made of polycrystalline silicon carbide, amorphous silicon carbide, or silicon carbide sintered body. It may be a non-single crystal layer. Thereby, the manufacturing cost of the semiconductor device can be reduced.
  • the half width of the X-ray rocking curve of the SiC layer is smaller than the half width of the X-ray rocking curve of the single crystal layer.
  • the micropipe density of a SiC layer is lower than the micropipe density of a single crystal layer.
  • the dislocation density of the SiC layer is preferably lower than the dislocation density of the single crystal layer.
  • the semiconductor device of the present invention it is possible to provide a semiconductor device capable of achieving a reduction in on-resistance while suppressing generation of stacking faults due to heat treatment in the device manufacturing process.
  • FIG. 11 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide substrate in the second embodiment.
  • FIG. 11 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide substrate in the second embodiment.
  • FIG. 11 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide substrate in the second embodiment.
  • FIG. 7 is a schematic cross sectional view showing a structure of a silicon carbide substrate in a third embodiment.
  • FIG. 6 is a schematic cross sectional view showing a structure of a silicon carbide substrate in a fourth embodiment. 6 is a flowchart showing an outline of a method for manufacturing a silicon carbide substrate in a fourth embodiment.
  • FIG. 11 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide substrate in the second embodiment.
  • FIG. 11 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide substrate in the second embodiment.
  • FIG. 11 is a schematic cross sectional view for illustrating the method
  • FIG. 6 is a schematic cross sectional view showing a structure of a silicon carbide substrate in a fifth embodiment.
  • 10 is a flowchart showing an outline of a method for manufacturing a silicon carbide substrate in a fifth embodiment.
  • FIG. 10 is a schematic cross sectional view showing a structure of a silicon carbide substrate in a sixth embodiment.
  • 17 is a flowchart showing an outline of a method for manufacturing a silicon carbide substrate in a sixth embodiment.
  • FIG. 12 is a schematic cross sectional view for illustrating the method for manufacturing the silicon carbide substrate in the sixth embodiment. It is a figure which shows the relationship between the impurity concentration and mobility in n type 4H-SiC.
  • MOSFET 100 which is a semiconductor device in the present embodiment, includes a silicon carbide substrate 1 having a conductivity type of n type (first conductivity type) and a buffer made of silicon carbide and having a conductivity type of n type.
  • Layer 2 made of silicon carbide and having a conductivity type of n type, a pair of well regions 4 having a conductivity type of p type (second conductivity type), and n + as a source region having a conductivity type of n type.
  • a region 5 and a p + region 6 as a high-concentration second conductivity type region having a p-type conductivity are provided.
  • Buffer layer 2 is formed on one main surface of silicon carbide substrate 1 and has an n-type conductivity by containing an n-type impurity.
  • Drift layer 3 is formed on buffer layer 2 and has an n-type conductivity by including an n-type impurity.
  • the n-type impurity contained in the drift layer 3 is, for example, N (nitrogen), and is contained at a lower concentration (density) than the n-type impurity contained in the buffer layer 2.
  • the pair of well regions 4 are formed separately from each other so as to include a main surface 3A opposite to the main surface on the silicon carbide substrate 1 side in the drift layer 3, and p-type impurities (conductivity type is p-type). By including an impurity, the conductivity type is p-type (second conductivity type).
  • the p-type impurity contained in the well region 4 is, for example, aluminum (Al), boron (B), or the like.
  • the n + region 5 is formed inside each of the pair of well regions 4 so as to include the main surface 3 ⁇ / b > A and be surrounded by the well region 4.
  • the n + region 5 contains an n-type impurity, such as P, at a higher concentration (density) than the n-type impurity contained in the drift layer 3.
  • the p + region 6 includes the main surface 3 A, is surrounded by the well region 4, and is formed inside each of the pair of well regions 4 so as to be adjacent to the n + region 5.
  • the p + region 6 contains a p-type impurity such as Al at a higher concentration (density) than the p-type impurity contained in the well region 4.
  • the buffer layer 2, drift layer 3, well region 4, n + region 5 and p + region 6 constitute an active layer 7.
  • MOSFET 100 includes a gate oxide film 91 as a gate insulating film, a gate electrode 93, a pair of source contact electrodes 92, an interlayer insulating film 94, a source wiring 95, and a drain electrode 96. And.
  • Gate oxide film 91 is formed on main surface 3A of drift layer 3 so as to be in contact with main surface 3A and to extend from the upper surface of one n + region 5 to the upper surface of the other n + region 5.
  • it is made of silicon dioxide (SiO 2 ).
  • Gate electrode 93 is arranged in contact with gate oxide film 91 so as to extend from one n + region 5 to the other n + region 5.
  • the gate electrode 93 is made of a conductor such as polysilicon or Al to which impurities are added.
  • Source contact electrode 92 extends from each of the pair of n + regions 5 in a direction away from gate oxide film 91 to reach p + region 6 and is in contact with main surface 3A. .
  • the source contact electrode 92 is made of a material capable of ohmic contact with the n + region 5 such as Ni x Si y (nickel silicide).
  • Interlayer insulating film 94 is formed on main surface 3A of drift layer 3 so as to surround gate electrode 93 and to extend from one well region 4 to the other well region 4, and is, for example, an insulator. It consists of silicon dioxide (SiO 2 ).
  • Source wiring 95 surrounds interlayer insulating film 94 on main surface 3 ⁇ / b> A of drift layer 3 and extends to the upper surface of source contact electrode 92.
  • the source wiring 95 is made of a conductor such as Al and is electrically connected to the n + region 5 through the source contact electrode 92.
  • Drain electrode 96 is formed in contact with the main surface of silicon carbide substrate 1 opposite to the side on which drift layer 3 is formed. Drain electrode 96 is made of a material capable of making ohmic contact with silicon carbide substrate 1 such as Ni x Si y , and is electrically connected to silicon carbide substrate 1.
  • MOSFET 100 in the state where the voltage of gate electrode 93 is lower than the threshold voltage, that is, in the off state, well region 4 and drift layer 3 located immediately below gate oxide film 91 are applied even when a voltage is applied to the drain electrode.
  • a positive voltage equal to or higher than the threshold voltage is applied to the gate electrode 93, an inversion layer is formed in the channel region in the vicinity of the well region 4 in contact with the gate oxide film 91.
  • n + region 5 and drift layer 3 are electrically connected, and a current flows between source line 95 and drain electrode 96.
  • silicon carbide substrate 1 constituting MOSFET 100 in the present embodiment includes base layer 10 made of silicon carbide and single crystal silicon carbide, on one main surface 10 ⁇ / b> A of base layer 10. And SiC layer 20 disposed on the substrate.
  • the impurity concentration of the base layer 10 is larger than 2 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration of the SiC layer 20 is larger than 5 ⁇ 10 18 cm ⁇ 3 and smaller than 2 ⁇ 10 19 cm ⁇ 3 . Therefore, MOSFET 100 in the present embodiment is a semiconductor device that can achieve a reduction in on-resistance while suppressing generation of stacking faults due to heat treatment in the device manufacturing process.
  • Base layer 10 may be made of, for example, single crystal silicon carbide, polycrystalline silicon carbide, amorphous silicon carbide, silicon carbide sintered body, or a combination thereof.
  • base layer 10 may be made of single crystal silicon carbide.
  • the micropipe density of SiC layer 20 is preferably smaller than the micropipe density of base layer 10.
  • the threading screw dislocation density of the SiC layer 20 is preferably smaller than the threading screw dislocation density of the base layer 10.
  • the threading edge dislocation density of SiC layer 20 is preferably smaller than the threading edge dislocation density of base layer 10.
  • the basal plane dislocation density of SiC layer 20 is preferably smaller than the basal plane dislocation density of base layer 10.
  • the mixed dislocation density of SiC layer 20 is preferably smaller than the mixed dislocation density of base layer 10.
  • the stacking fault density of SiC layer 20 is preferably smaller than the stacking fault density of base layer 10.
  • the point defect density of SiC layer 20 is preferably smaller than the point defect density of base layer 10.
  • the SiC layer in which the defect density such as the micropipe density, the threading screw dislocation density, the threading edge dislocation density, the basal plane dislocation density, the mixed dislocation density, the stacking fault density, and the point defect density is reduced as compared with the base layer 10.
  • the high-quality active layer 7 can be formed on the SiC layer 20.
  • base layer 10 is made of single-crystal silicon carbide, and the half width of the X-ray rocking curve of SiC layer 20 is smaller than the half width of the X-ray rocking curve of base layer 10. Also good.
  • the SiC layer 20 has high crystallinity.
  • Single crystal silicon carbide in which a desired shape or the like is not realized can be used effectively. As a result, the manufacturing cost of the semiconductor device can be reduced.
  • main surface 20A of SiC layer 20 opposite to base layer 10 in silicon carbide substrate 1 has an off angle of 50 ° to 65 ° with respect to the ⁇ 0001 ⁇ plane. preferable.
  • the active layer 7 is formed by epitaxial growth and ion implantation of impurities, the formation of interface states in the vicinity of the interface with the gate oxide film 91 serving as the channel region in the active layer 7 is suppressed, and the on-resistance of the MOSFET 100 is reduced. Can be reduced.
  • the angle formed between the off orientation of main surface 20A opposite to base layer 10 in SiC layer 20 and the ⁇ 1-100> direction is 5 ° or less. Is preferred.
  • the ⁇ 1-100> direction is a typical off orientation in the silicon carbide substrate. Then, the variation in the off orientation caused by the variation in the slice processing in the manufacturing process of the substrate is set to 5 ° or less, thereby facilitating the formation of the epitaxial growth layer (active layer 7) on the silicon carbide substrate 1. it can.
  • MOSFET 100 in silicon carbide substrate 1, off-angle with respect to ⁇ 03-38 ⁇ plane in the ⁇ 1-100> direction of main surface 20A of SiC layer 20 opposite to base layer 10 is ⁇ 3 °.
  • the angle is preferably 5 ° or less.
  • the angle formed between the off orientation of main surface 20 ⁇ / b> A opposite to base layer 10 in SiC layer 20 and the ⁇ 11-20> direction is 5 ° or less. Good.
  • ⁇ 11-20> is a typical off orientation in the silicon carbide substrate, similarly to the above ⁇ 1-100> direction. Then, the variation of the off orientation caused by the variation of the slice processing in the manufacturing process of the substrate is set to ⁇ 5 °, whereby the formation of the epitaxial growth layer (active layer 7) on the SiC layer 20 can be facilitated. .
  • the impurity contained in base layer 10 and the impurity contained in SiC layer 20 may be different.
  • MOSFET 100 provided with silicon carbide substrate 1 containing an appropriate impurity according to the purpose of use can be obtained.
  • the impurity contained in the base layer 10 can be nitrogen or phosphorus
  • the impurity contained in the SiC layer 20 can also be nitrogen or phosphorus.
  • a silicon carbide substrate preparation step is performed as a step (S110).
  • base layer 10 including a base layer 10 made of single crystal silicon carbide and SiC layer 20 made of single crystal silicon carbide and disposed on base layer 10 is included.
  • a silicon carbide substrate 1 is prepared in which the impurity concentration of the SiC layer 20 is greater than 2 ⁇ 10 19 cm ⁇ 3 and the impurity concentration of the SiC layer 20 is greater than 5 ⁇ 10 18 cm ⁇ 3 and smaller than 2 ⁇ 10 19 cm ⁇ 3. .
  • single crystal is included so as to include main surface 10A on the side facing SiC layer 20 instead of base layer 10 made entirely of single crystal silicon carbide.
  • Base layer 10 including single crystal layer 10B made of silicon carbide and other region 10C made of polycrystalline silicon carbide, amorphous silicon carbide, or silicon carbide sintered body may be employed.
  • base layer 10 made entirely of single crystal silicon carbide base layer 10 made entirely of polycrystalline silicon carbide, amorphous silicon carbide, or silicon carbide sintered body may be employed. A method for manufacturing silicon carbide substrate 1 will be described later.
  • an epitaxial growth step is performed as a step (S120).
  • buffer layer 2 and drift layer 3 made of silicon carbide are sequentially formed on one main surface of silicon carbide substrate 1 by epitaxial growth.
  • an ion implantation step is performed as a step (S130).
  • ion implantation for forming well region 4 is performed. Specifically, for example, Al (aluminum) ions are implanted into drift layer 3 to form well region 4.
  • ion implantation for forming the n + region 5 is performed. More specifically, for example, P (phosphorus) ions are implanted into the well region 4 to form an n + region 5 in the well region 4.
  • ion implantation for forming the p + region 6 is performed.
  • Al ions are implanted into the well region 4, thereby forming a p + region 6 in the well region 4.
  • the ions can be implemented by, for example, forming a mask layer made of silicon dioxide (SiO 2 ) on the main surface of the drift layer 3 and having an opening in a desired region where ion implantation is to be performed.
  • an activation annealing step is performed as a step (S140).
  • this step (S140) for example, heat treatment is performed by heating to 1700 ° C. in an inert gas atmosphere such as argon and holding for 30 minutes. Thereby, the impurities implanted in the step (S130) are activated.
  • an oxide film forming step is performed as a step (S150).
  • this step (S150) referring to FIGS. 5 and 6, for example, an oxide film (gate oxide film) 91 is formed by performing a heat treatment in an oxygen atmosphere by heating to 1300 ° C. and holding for 60 minutes. Is done.
  • an electrode formation step is performed as a step (S160).
  • gate electrode 93 made of polysilicon which is a conductor doped with impurities at a high concentration is formed by, for example, CVD, photolithography and etching.
  • an interlayer insulating film 94 made of SiO 2 as an insulator is formed on the main surface 3A so as to surround the gate electrode 93 by, eg, CVD.
  • the interlayer insulating film 94 and the oxide film 91 in the region where the source electrode 92 is formed are removed by photolithography and etching.
  • a nickel (Ni) film formed by vapor deposition is heated and silicided, whereby the source contact electrode 92 and the drain electrode 96 are formed.
  • source wiring 95 made of Al as a conductor surrounds interlayer insulating film 94 on main surface 3A and extends to the upper surfaces of n + region 5 and source contact electrode 92. To be formed. With the above procedure, MOSFET 100 in the present embodiment is completed.
  • step (S110) single crystal layer 10B made of single crystal silicon carbide is included so as to include main surface 10A on the side facing SiC layer 20, and other region 10C is polycrystalline silicon carbide, amorphous silicon carbide, or
  • base layer 10 made of a silicon carbide sintered body is employed, a step of removing other region 10C may be performed.
  • MOSFET 100 provided with base layer 10 made of single crystal silicon carbide can be obtained (see FIG. 1).
  • the step of removing the region 10C may not be performed.
  • a non-single crystal layer (corresponding to the region 10C) made of a silicon carbide sintered body is formed.
  • This non-single crystal layer does not significantly affect the characteristics of the MOSFET 100 as long as its resistivity is low. Therefore, by adopting such a manufacturing process, the manufacturing cost of MOSFET 100 can be reduced without greatly affecting the characteristics.
  • the half width of the X-ray rocking curve of the SiC layer 20 may be smaller than the half width of the X-ray rocking curve of the single crystal layer 10B.
  • the high-quality active layer 7 can be formed by disposing the SiC layer 20 having a small half width of the X-ray rocking curve, that is, high crystallinity, as compared with the single crystal layer 10B of the base layer 10. it can.
  • the micropipe density of SiC layer 20 may be lower than the micropipe density of single crystal layer 10B.
  • the dislocation density of SiC layer 20 may be lower than the dislocation density of single crystal layer 10B.
  • the threading screw dislocation density of SiC layer 20 may be smaller than the threading screw dislocation density of single crystal layer 10B.
  • the threading edge dislocation density of SiC layer 20 may be smaller than the threading edge dislocation density of single crystal layer 10B.
  • the basal plane dislocation density of SiC layer 20 may be smaller than the basal plane dislocation density of single crystal layer 10B.
  • the mixed dislocation density of SiC layer 20 may be smaller than the mixed dislocation density of single crystal layer 10B.
  • the stacking fault density of SiC layer 20 may be smaller than the stacking fault density of single crystal layer 10B.
  • the point defect density of SiC layer 20 may be smaller than the point defect density of single crystal layer 10B.
  • the defect density such as micropipe density, threading screw dislocation density, threading edge dislocation density, basal plane dislocation density, mixed dislocation density, stacking fault density, point defect density, etc. is compared with the single crystal layer 10B of the base layer 10.
  • the MOSFET 100 including the high-quality active layer 7 can be obtained.
  • a substrate preparation step is first performed as a step (S10).
  • step (S10) referring to FIG. 2, for example, base substrate 10 made of single crystal silicon carbide and SiC substrate 20 made of single crystal silicon carbide are prepared.
  • main surface 20A of SiC substrate 20 is the main surface of silicon carbide substrate 1 obtained by this manufacturing method, and therefore, the plane orientation of main surface 20A of SiC substrate 20 in accordance with the plane orientation of the desired main surface.
  • SiC substrate 20 whose main surface is a ⁇ 03-38 ⁇ plane is prepared.
  • the base substrate 10 is a substrate having an impurity concentration higher than 2 ⁇ 10 19 cm ⁇ 3 .
  • a substrate having an impurity concentration larger than 5 ⁇ 10 18 cm ⁇ 3 and smaller than 2 ⁇ 10 19 cm ⁇ 3 is employed as the SiC substrate 20.
  • a substrate flattening step is performed as a step (S20).
  • This step (S20) is not an essential step, but can be performed when the flatness of the base substrate 10 or the SiC substrate 20 prepared in the step (S10) is insufficient. Specifically, for example, the main surface of base substrate 10 or SiC substrate 20 is polished.
  • the step (S20) may be performed without omitting the step (S20) and polishing the main surfaces of the base substrate 10 and the SiC substrate 20 to be in contact with each other. Thereby, the manufacturing cost of silicon carbide substrate 1 can be reduced. Further, from the viewpoint of removing the damaged layer near the surface formed by slicing or the like during the production of the base substrate 10 and the SiC substrate 20, for example, the step of removing the damaged layer by etching is replaced with the step (S20). Or after performing after the said process (S20), the process (S30) mentioned later may be implemented.
  • step (S30) a stacking step is performed.
  • base substrate 10 and SiC substrate 20 are stacked so that their main surfaces 10A and 20B are in contact with each other, and a laminated substrate is manufactured.
  • a joining step is performed as a step (S40).
  • base substrate 10 and SiC substrate 20 are joined by heating the laminated substrate to a temperature range equal to or higher than the sublimation temperature of silicon carbide, for example.
  • silicon carbide substrate 1 including base layer 10 and SiC layer 20 is completed.
  • the step (S20) is omitted.
  • the substrate 10 and the SiC substrate 20 can be easily joined.
  • the laminated substrate may be heated in an atmosphere obtained by reducing the atmospheric pressure. Thereby, the manufacturing cost of silicon carbide substrate 1 can be reduced.
  • the heating temperature of the multilayer substrate in the step (S40) is preferably 1800 ° C. or higher and 2500 ° C. or lower.
  • the heating temperature is lower than 1800 ° C., it takes a long time to join base substrate 10 and SiC substrate 20, and the manufacturing efficiency of silicon carbide substrate 1 decreases.
  • the heating temperature exceeds 2500 ° C., the surfaces of base substrate 10 and SiC substrate 20 are roughened, and there is a risk that the number of crystal defects in silicon carbide substrate 1 to be manufactured increases.
  • the heating temperature of the laminated substrate in step (S40) is preferably 1900 ° C. or higher and 2100 ° C. or lower.
  • the laminated substrate may be heated under a pressure higher than 10 ⁇ 1 Pa and lower than 10 4 Pa.
  • the atmosphere during heating in the step (S40) may be an inert gas atmosphere.
  • the said atmosphere is an inert gas atmosphere containing at least 1 selected from the group which consists of argon, helium, and nitrogen.
  • this silicon carbide substrate 1 is used to manufacture MOSFET 100.
  • a substrate preparation step is first performed as a step (S10).
  • SiC substrate 20 is prepared in the same manner as in the first embodiment, and raw material substrate 11 made of silicon carbide is prepared.
  • Raw material substrate 11 may be made of single crystal silicon carbide, may be made of polycrystalline silicon carbide, or may be a sintered body of silicon carbide. Moreover, it can replace with the raw material board
  • a proximity arrangement step is performed as a step (S50).
  • SiC substrate 20 and raw material substrate 11 are held by first heater 81 and second heater 82 arranged to face each other.
  • the appropriate value of the distance between the SiC substrate 20 and the raw material substrate 11 is related to the average free path of the sublimation gas during heating in the step (S60) described later.
  • the average value of the distance between the SiC substrate 20 and the raw material substrate 11 can be set to be smaller than the average free path of the sublimation gas during heating in the step (S60) described later.
  • the mean free path of atoms and molecules strictly depends on the atomic radius and molecular radius, but is about several to several tens of centimeters. Is preferably several cm or less. More specifically, SiC substrate 20 and raw material substrate 11 are arranged close to each other with their main surfaces facing each other with an interval of 1 ⁇ m to 1 cm. Furthermore, by setting the average value of the intervals to 1 cm or less, the film thickness distribution of the base layer 10 formed in the step (S60) described later can be reduced. Furthermore, by setting the average value of the intervals to 1 mm or less, the film thickness distribution of the base layer 10 formed in the step (S60) described later can be further reduced.
  • the sublimation gas is a gas formed by sublimation of solid silicon carbide, and includes, for example, Si, Si 2 C, and SiC 2 .
  • a sublimation step is performed as a step (S60).
  • SiC substrate 20 is heated to a predetermined substrate temperature by first heater 81.
  • the raw material substrate 11 is heated to a predetermined raw material temperature by the second heater 82.
  • SiC is sublimated from the surface of the source substrate by heating source substrate 11 to the source temperature.
  • the substrate temperature is set lower than the raw material temperature. Specifically, for example, the substrate temperature is set to be about 1 ° C. or more and 100 ° C. or less lower than the raw material temperature.
  • the substrate temperature is, for example, 1800 ° C. or higher and 2500 ° C. or lower.
  • SiC that has been sublimated from the raw material substrate 11 into a gas reaches the surface of the SiC substrate 20 and becomes a solid, thereby forming the base layer 10.
  • SiC constituting the raw material substrate 11 is sublimated and moves onto the surface of the SiC substrate 20.
  • step (S60) is completed, and silicon carbide substrate 1 shown in FIG. 2 is completed.
  • Embodiment 3 which is still another embodiment of the present invention will be described.
  • the semiconductor device according to the third embodiment basically has the same structure as that of the first embodiment. However, the semiconductor device of the third embodiment is different from that of the first embodiment in its manufacturing method.
  • the carbonization having a structure different from that in the first embodiment is performed in the silicon carbide substrate preparation step performed as step (S110).
  • a silicon substrate is prepared. Referring to FIG. 12, in silicon carbide substrate 1 prepared in the third embodiment, a plurality of SiC layers 20 are arranged side by side in a plan view. That is, a plurality of SiC layers 20 are arranged side by side along main surface 10 ⁇ / b> A of base layer 10. More specifically, the plurality of SiC layers 20 are arranged in a matrix so that adjacent SiC layers 20 on base layer 10 are in contact with each other.
  • silicon carbide substrate 1 in the present embodiment is silicon carbide substrate 1 that can be handled as a large-diameter substrate having high-quality SiC layer 20. And by using this silicon carbide substrate 1, the manufacturing process of a semiconductor device can be made efficient.
  • end surface 20 ⁇ / b> C of adjacent SiC layer 20 is substantially perpendicular to main surface 20 ⁇ / b> A of SiC layer 20.
  • silicon carbide substrate 1 of the present embodiment can be easily manufactured.
  • the angle formed by the end surface 20C and the main surface 20A is 85 ° or more and 95 ° or less, the end surface 20C and the main surface 20A can be determined to be substantially perpendicular.
  • Silicon carbide substrate 1 in the third embodiment has a plurality of SiC substrates 20 with end surface 20C substantially perpendicular to main surface 20A being formed on base substrate 10 in step (S30) in the first embodiment.
  • this silicon carbide substrate 1 is used to manufacture MOSFET 100.
  • a plurality of MOSFETs 100 are formed in a plan view by forming active layer 7 and the like on SiC layer 20 of silicon carbide substrate 1 shown in FIG. At this time, each MOSFET 100 is fabricated so as not to cross the boundary region between adjacent SiC layers 20.
  • MOSFET 100 semiconductor device
  • MOSFET 100 of the fourth embodiment has basically the same structure as MOSFET 100 in the first embodiment and has the same effects.
  • MOSFET 100 of the fourth embodiment is different from that of the first embodiment in the structure of silicon carbide substrate 1.
  • amorphous SiC layer 40 as an intermediate layer made of amorphous SiC is arranged between base layer 10 and SiC layer 20. ing. Base layer 10 and SiC layer 20 are connected by this amorphous SiC layer 40. Due to the presence of amorphous SiC layer 40, silicon carbide substrate 1 in which base layer 10 and SiC layer 20 having different impurity concentrations are laminated can be easily manufactured.
  • a method for manufacturing silicon carbide substrate 1 in the fourth embodiment will be described.
  • a substrate preparation step is performed as in step (S10) in the same manner as in the first embodiment. 20 are prepared.
  • a Si layer forming step is performed as a step (S11).
  • a Si layer having a thickness of, for example, about 100 nm is formed on one main surface of the base substrate 10 prepared in the step (S10).
  • the Si layer can be formed by, for example, a sputtering method.
  • step (S30) a lamination step is performed as a step (S30).
  • the SiC substrate 20 prepared in step (S10) is placed on the Si layer formed in step (S11).
  • a laminated substrate in which the SiC substrate 20 is laminated on the base substrate 10 with the Si layer interposed therebetween is obtained.
  • a heating step is performed as a step (S70).
  • the laminated substrate produced in the step (S30) is heated to about 1500 ° C. in a mixed gas atmosphere of hydrogen gas and propane gas having a pressure of 1 ⁇ 10 3 Pa, for example, for about 3 hours. Retained.
  • carbon is supplied to the Si layer mainly by diffusion from the base substrate 10 and the SiC substrate 20, and an amorphous SiC layer 40 is formed as shown in FIG.
  • silicon carbide substrate 1 in the fourth embodiment in which base layer 10 and SiC layer 20 having different impurity concentrations are connected by amorphous SiC layer 40 can be easily manufactured.
  • MOSFET 100 semiconductor device
  • MOSFET 100 in the fifth embodiment has basically the same structure as MOSFET 100 in the first embodiment and has the same effects.
  • MOSFET 100 of the fifth embodiment is different from that of the first embodiment in the structure of silicon carbide substrate 1.
  • silicon carbide substrate 1 in the fifth embodiment as an intermediate layer formed by siliciding at least a part of the metal layer between base layer 10 and SiC layer 20.
  • This is different from the first embodiment in that the ohmic contact layer 50 is formed. Base layer 10 and SiC layer 20 are connected by this ohmic contact layer 50. Due to the presence of the ohmic contact layer 50, silicon carbide substrate 1 in which base layer 10 and SiC layer 20 having different impurity concentrations are laminated can be easily manufactured.
  • a method for manufacturing silicon carbide substrate 1 in the fifth embodiment will be described.
  • a substrate preparation step is performed as in step (S ⁇ b> 10) in the same manner as in the first embodiment. 20 are prepared.
  • a metal film forming step is performed as a step (S12).
  • a metal film is formed, for example, by vapor-depositing a metal on one main surface of the base substrate 10 prepared in the step (S10).
  • This metal film contains, for example, at least one selected from metals that form silicide when heated, for example, nickel, molybdenum, titanium, aluminum, and tungsten.
  • step (S30) a lamination step is performed as a step (S30).
  • SiC substrate 20 prepared in step (S10) is placed on the metal film formed in step (S12).
  • a laminated substrate in which the SiC substrate 20 is laminated on the base substrate 10 with the metal film interposed therebetween is obtained.
  • a heating step is performed as a step (S70).
  • the laminated substrate produced in step (S30) is heated to about 1000 ° C. in an inert gas atmosphere such as argon.
  • an inert gas atmosphere such as argon.
  • the metal film a region in contact with the base substrate 10 and a region in contact with the SiC substrate
  • an ohmic contact layer 50 in ohmic contact with the base layer 10 and the SiC layer 20 is formed.
  • silicon carbide substrate 1 in the fifth embodiment in which base layer 10 and SiC layer 20 having different impurity concentrations are connected by ohmic contact layer 50 can be easily manufactured.
  • MOSFET 100 semiconductor device
  • MOSFET 100 in the sixth embodiment has basically the same structure as MOSFET 100 in the first embodiment and has the same effects.
  • MOSFET 100 of the sixth embodiment is different from that of the first embodiment in the structure of silicon carbide substrate 1.
  • a carbon layer 60 as an intermediate layer is formed between base layer 10 and SiC layer 20, and thus the present embodiment. This is different from the case of 1.
  • Base layer 10 and SiC layer 20 are connected by this carbon layer 60. Due to the presence of carbon layer 60, silicon carbide substrate 1 in which base layer 10 and SiC layer 20 having different impurity concentrations are laminated can be easily manufactured.
  • step (S10) is performed in the same manner as in the first embodiment, and then step (S20) is performed in the same manner as in the first embodiment as necessary.
  • precursor layer 61 is formed, for example, by applying a carbon adhesive on the main surface of base substrate 10.
  • a carbon adhesive what consists of resin, graphite fine particles, and a solvent can be employ
  • the resin a resin that becomes non-graphitizable carbon when heated, such as a phenol resin, can be employed.
  • the solvent for example, phenol, formaldehyde, ethanol, or the like can be used.
  • the coating amount of the carbon adhesive is preferably 10 mg / cm 2 or more and 40 mg / cm 2 or less, and more preferably 20 mg / cm 2 or more and 30 mg / cm 2 or less.
  • the thickness of the carbon adhesive to be applied is preferably 100 ⁇ m or less, and more preferably 50 ⁇ m or less.
  • a stacking step is performed.
  • SiC substrate 20 is placed in contact with precursor layer 61 formed in contact with the main surface of base substrate 10, and the laminated substrate is Produced.
  • a pre-baking step is performed.
  • the solvent component is removed from the carbon adhesive constituting the precursor layer 61 by heating the laminated substrate.
  • the multilayer substrate is gradually heated to a temperature range exceeding the boiling point of the solvent component while applying a load to the multilayer substrate in the thickness direction. This heating is preferably performed while the base substrate 10 and the SiC substrate 20 are pressure-bonded using a clamp or the like. Further, by performing pre-baking (heating) as much as possible, degassing from the adhesive proceeds, and the strength of bonding can be improved.
  • a firing step is performed as a step (S90).
  • the laminated substrate heated in step (S80) and pre-baked with precursor layer 61 is heated to a high temperature, preferably 900 ° C. to 1100 ° C., for example 1000 ° C., preferably 10 minutes to 10 minutes.
  • the precursor layer 61 is fired by being held for a period of time, for example, 1 hour.
  • an atmosphere at the time of firing an inert gas atmosphere such as argon is adopted, and the pressure of the atmosphere can be set to atmospheric pressure, for example.
  • the precursor layer 61 becomes the carbon layer 60 made of carbon.
  • silicon carbide substrate 1 in the sixth embodiment in which base substrate (base layer) 10 and SiC substrate (SiC layer) 20 are bonded by carbon layer 60 is obtained.
  • the vertical MOSFET has been described as an example of the semiconductor device of the present invention.
  • the semiconductor device of the present invention is not limited to this, and the vertical semiconductor device in which current flows in the thickness direction of the silicon carbide substrate. Can be widely applied to.
  • the crystal structure of silicon carbide constituting SiC layer 20 is preferably a hexagonal system, and more preferably 4H—SiC.
  • Base layer 10 and SiC layer 20 are preferably composed of silicon carbide single crystals having the same crystal structure (when there are a plurality of SiC layers 20, the adjacent SiC layers 20 are also adjacent to each other).
  • silicon carbide single crystal having the same crystal structure for base layer 10 and SiC layer 20 physical properties such as a thermal expansion coefficient are unified, and silicon carbide substrate 1 and silicon carbide substrate 1 are formed.
  • warpage of silicon carbide substrate 1, separation between base layer 10 and SiC layer 20, or separation between SiC layers 20 can be suppressed.
  • the angle formed by the c-axis of the silicon carbide single crystal constituting each is less than 1 °. It is preferable that the angle is less than 0.1 °. Furthermore, it is preferable that the c-plane of the silicon carbide single crystal is not rotated in the plane.
  • the diameter of the base layer (base substrate) 10 of the silicon carbide substrate 1 used for manufacturing a semiconductor device such as the MOSFET 100 is preferably 2 inches or more, and more preferably 6 inches or more.
  • the thickness of silicon carbide substrate 1 is preferably 200 ⁇ m or more and 1000 ⁇ m or less, and more preferably 300 ⁇ m or more and 700 ⁇ m or less.
  • the resistivity of SiC layer 20 is preferably 50 m ⁇ cm or less, and more preferably 20 m ⁇ cm or less.
  • Example 1 will be described below. A calculation for estimating the effect of reducing the on-resistance in the semiconductor device of the present invention was performed. Specifically, in MOSFET100 in the first embodiment, the thickness 200 [mu] m, the base layer 10 of n-type impurity concentration 1 ⁇ 10 20 cm -3, thickness 200 [mu] m, SiC of n-type impurity concentration 1 ⁇ 10 19 cm -3 The on-resistance was calculated on the assumption that the silicon carbide substrate 1 including the layer 20 and the main surface of the SiC layer 20 on the active layer 7 side being the ⁇ 03-38 ⁇ plane is employed (Example A). .
  • Example A a conventional MOSFET in which a silicon carbide substrate having a thickness of 400 ⁇ m, an n-type impurity density of 1 ⁇ 10 19 cm ⁇ 3 and a main surface on the active layer side is a ⁇ 0001 ⁇ plane is also used. On-resistance was calculated (Comparative Example A).
  • the channel length was 1.0 ⁇ m
  • the drift layer thickness was 10 ⁇ m
  • the impurity concentration was 1 ⁇ 10 16 cm ⁇ 3 .
  • the substrate resistance and the drift resistance of the drift layer were calculated as follows. First, when the electron density is n n0 , the hole density is p p0 , the electron effective state density is N c , and the hole effective state density is N ⁇ , the following relationship is established.
  • the total resistance (ON resistance) can be calculated from the substrate resistance thus obtained and other resistance components. The results of the above calculation are shown in Table 1.
  • Example A which is a semiconductor device of the present invention, it was confirmed that the on-resistance can be reduced by about 60% as compared with the conventional MOSFET of Comparative Example A.
  • Example 2 Next, Example 2 will be described.
  • the calculation which estimates the reduction effect of the contact resistance of the 2nd electrode (drain electrode) and silicon carbide substrate in the semiconductor device of this invention was implemented.
  • (1) Use a metal with a low work function ⁇ to lower the Schottky barrier.
  • (2) Increase the impurity density of the semiconductor to reduce the width of the depletion layer, thereby reducing the Schottky barrier. Conceivable.
  • a semiconductor device of the present invention that employs a silicon carbide substrate including a base layer having a high impurity concentration, calculation results regarding contact resistance between the electrode and the base layer will be described.
  • the contact resistance R c depends exponentially on ⁇ bn / (N d 1/2 ). Then, by raising the impurity concentration (impurity concentration) N d, it is possible to reduce the contact resistance R c.
  • a contact resistance (Example B) between a substrate (base layer) and an electrode having an impurity concentration of 1 ⁇ 10 20 cm ⁇ 3 assuming a semiconductor device of the present invention, and a conventional semiconductor device are assumed.
  • the contact resistance (Comparative Example B) between the substrate and the electrode having an impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 was calculated.
  • the metal constituting the electrode for example, Ni (nickel) having a work function ⁇ of 5.5 eV or Al (aluminum) having 4.1 eV can be employed. The calculation results are shown in Table 2.
  • the contact resistance in Example C assuming the semiconductor device of the present invention is reduced by about 40% with respect to the contact resistance in Comparative Example C assuming a conventional semiconductor device.
  • the contact resistance between the substrate and the electrode can be greatly reduced.
  • heat treatment is often performed after electrode formation for the purpose of reducing the contact resistance.
  • the heat treatment may be omitted.
  • the vertical MOSFET has been described as an example of the semiconductor device of the present invention.
  • the semiconductor device of the present invention is not limited to this, for example, JFET (Junction Field Effect Transistor), MESFET (Metal Semiconductor Fielder). (Effect Transistor), IGBT (Insulated Gate Bipolar Transistor), a diode, etc. may be sufficient.
  • the semiconductor device of the present invention can be applied particularly advantageously to a vertical semiconductor device that requires a reduction in on-resistance.
  • base layer base substrate
  • 10A main surface, 10B single crystal Layer 11 material substrate, 11A main surface, 20 SiC layer (SiC substrate), 20A, 20B main surface, 20C end surface, 40 amorphous SiC layer, 50 ohmic contact layer, 60 carbon layer, 61 precursor layer, 81 first heater , 82 Second heater

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Abstract

　デバイス作製プロセスにおける熱処理による積層欠陥の発生を抑制しつつオン抵抗の低減が達成可能な半導体装置であるＭＯＳＦＥＴ(１００)は、炭化珪素基板(１)と、単結晶炭化珪素からなり、炭化珪素基板(１)の一方の主面上に配置された活性層(７)と、活性層(７)上に配置されたソースコンタクト電極(９２)と、炭化珪素基板(１)の他方の主面上に形成されたドレイン電極(９６)とを備えている。炭化珪素基板(１)は、炭化珪素からなるベース層(１０)と、単結晶炭化珪素からなり、ベース層(１０)上に配置されたＳｉＣ層(２０)とを含んでいる。そして、ベース層(１０)の不純物濃度は２×１０１９ｃｍ-３よりも大きく、ＳｉＣ層(２０)の不純物濃度は５×１０１８ｃｍ-３よりも大きく２×１０１９ｃｍ-３よりも小さい。

Description

半導体装置
　本発明は半導体装置に関し、より特定的には、デバイス作製プロセスにおける熱処理による積層欠陥の発生を抑制しつつオン抵抗の低減が達成可能な半導体装置に関するものである。
　近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
　炭化珪素を材料として採用した高性能な半導体装置を製造するためには、炭化珪素からなる基板（炭化珪素基板）を準備し、当該炭化珪素基板上にＳｉＣからなるエピタキシャル成長層を形成するプロセスの採用が有効である。また、たとえば炭化珪素基板を用いて縦型パワーデバイス（縦型ＭＯＳＦＥＴ；Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒなど）を製造する場合、基板の厚み方向における抵抗率をできる限り低減することにより、デバイスのオン抵抗を低減することができる。そして、基板の厚み方向における抵抗率を低減するためには、たとえばｎ型ドーパントである窒素などの不純物を高い濃度で基板に導入する方策を採用することができる（たとえば、Ｒ．Ｃ．ＧＬＡＳＳ　ｅｔ　ａｌ．、“ＳｉＣ　Ｓｅｅｄｅｄ　Ｃｒｙｓｔａｌ　Ｇｒｏｗｔｈ”、Ｐｈｙｓ．　ｓｔａｔ．　ｓｏｌ．（ｂ）、１９９７年、２０２、ｐ１４９－１６２（非特許文献１）参照）。
Ｒ．Ｃ．ＧＬＡＳＳ　ｅｔ　ａｌ．、"ＳｉＣ　Ｓｅｅｄｅｄ　Ｃｒｙｓｔａｌ　Ｇｒｏｗｔｈ"、Ｐｈｙｓ．　ｓｔａｔ．　ｓｏｌ．（ｂ）、１９９７年、２０２、ｐ１４９－１６２
　しかしながら、単に不純物を高い濃度で基板に導入することにより基板の抵抗率を低減した場合、以下のような問題が生じる。すなわち、炭化珪素基板を用いて半導体装置を作製する場合、たとえば炭化珪素基板の表面を清浄化するためのサーマルクリーニングなど、炭化珪素基板に対する熱処理が実施される。このとき、高濃度の不純物を含む炭化珪素基板においては、積層欠陥が発生する。そして、当該炭化珪素基板上にＳｉＣからなるエピタキシャル成長層を形成した場合、当該ＳｉＣ層中にも当該積層欠陥が伝播する。ここで、たとえば炭化珪素基板を構成するＳｉＣが４Ｈ－ＳｉＣである場合、発生する上記積層欠陥の構造は４Ｈ型に比べてバンドギャップの小さい３Ｃ型である。そのため、積層欠陥が発生した領域において局所的にバンドギャップが小さくなる。その結果、上記炭化珪素基板を用いて半導体装置を作製した場合、耐圧の低下、リーク電流の増大などの問題が発生する。
　そこで、本発明の目的は、デバイス作製プロセスにおける熱処理による積層欠陥の発生を抑制しつつ、オン抵抗の低減が達成可能な半導体装置を提供することである。
　本発明に従った半導体装置は、炭化珪素基板と、単結晶炭化珪素からなり、炭化珪素基板の一方の主面上に配置された活性層と、活性層上に配置された第１電極と、炭化珪素基板の他方の主面上に形成された第２電極とを備えている。炭化珪素基板は、炭化珪素からなるベース層と、単結晶炭化珪素からなり、ベース層上に配置されたＳｉＣ層とを含んでいる。そして、ベース層の不純物濃度は２×１０１９ｃｍ－３よりも大きく、ＳｉＣ層の不純物濃度は５×１０１８ｃｍ－３よりも大きく２×１０１９ｃｍ－３よりも小さい。
　本発明者は、炭化珪素基板において、デバイス作製プロセスにおける熱処理による積層欠陥の発生を抑制しつつ、厚み方向の抵抗率を低減する方策について詳細な検討を行なった。その結果、不純物濃度が２×１０１９ｃｍ－３未満であれば当該熱処理による積層欠陥の発生を抑制可能である一方、２×１０１９ｃｍ－３を超えると積層欠陥の抑制が困難であることを見出した。したがって、炭化珪素基板に不純物濃度が２×１０１９ｃｍ－３よりも大きく、抵抗率の小さい層（ベース層）を設けるとともに、不純物濃度が２×１０１９ｃｍ－３よりも小さい層（ＳｉＣ層）をベース層上に配置することにより、その後にデバイス作製プロセスにおける熱処理が実施された場合でも、少なくともＳｉＣ層においては積層欠陥の発生を抑制することができる。そして、当該ＳｉＣ層上にＳｉＣからなるエピタキシャル成長層（活性層）を形成して半導体装置を作製することにより、ベース層の存在による炭化珪素基板の抵抗率の低減を達成しつつ、ベース層に発生し得る積層欠陥の影響が半導体装置の特性に及ぶことを抑制することができる。一方、ＳｉＣ層の不純物濃度が５×１０１８ｃｍ－３以下の場合、当該ＳｉＣ層の抵抗率が大きくなりすぎるという問題が生じ得る。
　このように、本発明の半導体装置によれば、デバイス作製プロセスにおける熱処理による積層欠陥の発生を抑制しつつオン抵抗の低減が達成可能な半導体装置を提供することができる。ここで、「不純物」とは、炭化珪素基板に多数キャリアを発生させるために導入される不純物をいう。
　また、上記ベース層とＳｉＣ層とは、たとえば接合されている。これにより、ベース層の欠陥が伝播することを抑制しつつＳｉＣ層を配置した炭化珪素基板を容易に得ることができる。このとき、ベース層とＳｉＣ層とは、直接接合されていてもよいし、中間層を介して接合されていてもよい。
　上記半導体装置においては、ベース層に含まれる不純物と、ＳｉＣ層に含まれる不純物とは異なっていてもよい。これにより、目的に応じた適切な不純物を含む炭化珪素基板を備えた半導体装置を提供することができる。
　上記半導体装置においては、ベース層に含まれる不純物は窒素またはリンであり、ＳｉＣ層に含まれる不純物も窒素またはリンとすることができる。窒素およびリンは、ＳｉＣに多数キャリアとしての電子を供給する不純物として、好適である。
　上記半導体装置においては、ベース層は単結晶炭化珪素からなり、ＳｉＣ層のＸ線ロッキングカーブの半値幅は、ベース層のＸ線ロッキングカーブの半値幅よりも小さくなっていてもよい。
　ＳｉＣは常圧で液相を持たない。したがって、通常、六方晶の＜０００１＞方向に成長させてバルク単結晶ＳｉＣを作製する場合に用いられる昇華再結晶法では、結晶成長温度が２０００℃以上と非常に高く、成長条件の制御や、その安定化が困難である。そのため、単結晶ＳｉＣからなる基板は、高品質を維持しつつ大口径化することが困難である。一方、炭化珪素基板を用いた半導体装置の製造プロセスにおいて効率よく製造を行なうためには、所定の形状および大きさに統一された基板が必要である。そのため、高品質な炭化珪素単結晶（たとえば転位密度が低い、あるいは結晶軸の揺らぎが小さくＸ線ロッキングカーブの半値幅が小さい単結晶炭化珪素）が得られた場合でも、切断等によって所定の形状等に加工できない領域は、有効に利用されない可能性がある。
　これに対し、上記本発明の炭化珪素基板においては、上記所定の形状および大きさに加工されたベース層上に、当該ベース層よりも、たとえばＸ線ロッキングカーブの半値幅が小さい、すなわち結晶性が高いものの所望の形状等が実現されていないＳｉＣ層を配置することができる。このような炭化珪素基板は、ベース層の所定の形状および大きさに統一されているため半導体装置の製造を効率化できる。また、このような炭化珪素基板の高品質なＳｉＣ層を使用して半導体装置を製造することが可能であるため、高品質な単結晶炭化珪素を有効に利用することができる。その結果、半導体装置の製造コストの低減を実現することができる。
　上記半導体装置においては、上記活性層は、炭化珪素基板上に配置され、単結晶炭化珪素からなる第１導電型のドリフト層と、ドリフト層において炭化珪素基板とは反対側の第１主面を含むように配置された第２導電型のウェル領域と、ウェル領域内の第１主面を含み、第１電極に接触するように配置された第１導電型のソース領域とを含み、第１主面上にウェル領域に接触するように配置され、絶縁体からなる絶縁膜と、絶縁膜上に配置された第３電極とをさらに備えていてもよい。
　これにより、第１電極をソース電極、第２電極をドレイン電極、第３電極をゲート電極とするＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を得ることができる。
　上記半導体装置においては、上記絶縁膜は二酸化珪素からなっていてもよい。これにより、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を得ることができる。
　上記半導体装置においては、炭化珪素基板において、ＳｉＣ層の、ベース層とは反対側の主面は、｛０００１｝面に対するオフ角が５０°以上６５°以下となっていてもよい。
　六方晶の単結晶炭化珪素は、＜０００１＞方向に成長させることにより、高品質な単結晶を効率よく作製することができる。そして、＜０００１＞方向に成長させた炭化珪素単結晶からは、｛０００１｝面を主面とする炭化珪素基板を効率よく採取することができる。一方、面方位｛０００１｝に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板を用いることにより、高性能な半導体装置を製造できる場合がある。
　具体的には、たとえばＭＯＳＦＥＴの作製に用いられる炭化珪素基板は、面方位｛０００１｝に対するオフ角が０．３°～８°程度である主面を有していることが一般的である。そして、当該主面上にエピタキシャル成長層（活性層）が形成されるとともに、当該活性層上に絶縁膜（酸化膜）、電極などが形成され、ＭＯＳＦＥＴが得られる。このＭＯＳＦＥＴにおいては、活性層と絶縁膜との界面を含む領域にチャネル領域が形成される。しかし、このような構造を有するＭＯＳＦＥＴにおいては、基板の主面の面方位｛０００１｝に対するオフ角が０．３°～８°程度であることに起因して、チャネル領域が形成される活性層と絶縁膜との界面付近において多くの界面準位が形成されてキャリアがトラップされることにより、あるいはトラップされたキャリアによる散乱のため、チャネル移動度が低下する。
　これに対し、炭化珪素基板において、ＳｉＣ層におけるベース層とは反対側の主面の、｛０００１｝面に対するオフ角を５０°以上６５°以下とすることにより、上記界面準位の形成が低減され、オン抵抗が低減されたＭＯＳＦＥＴを作製することができる。
　上記半導体装置においては、炭化珪素基板において、上記ＳｉＣ層におけるベース層とは反対側の主面のオフ方位と＜１－１００＞方向とのなす角は５°以下となっていてもよい。
　＜１－１００＞方向は、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを５°以下とすることにより、炭化珪素基板上へのエピタキシャル成長層（活性層）の形成を容易にすることができる。
　上記炭化珪素基板においては、上記ＳｉＣ層におけるベース層とは反対側の主面の、＜１－１００＞方向における｛０３－３８｝面に対するオフ角は－３°以上５°以下であってもよい。これにより、炭化珪素基板を用いてＭＯＳＦＥＴを作製した場合におけるチャネル移動度を、より一層向上させることができる。ここで、面方位{０３－３８}に対するオフ角を－３°以上＋５°以下としたのは、チャネル移動度と当該オフ角との関係を調査した結果、この範囲内で特に高いチャネル移動度が得られたことに基づいている。
　また、「＜１－１００＞方向における{０３－３８}面に対するオフ角」とは、＜１－１００＞方向および＜０００１＞方向の張る平面への上記主面の法線の正射影と、{０３－３８}面の法線とのなす角度であり、その符号は、上記正射影が＜１－１００＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。
　なお、上記主面の面方位は、実質的に{０３－３８}であることがより好ましい。ここで、主面の面方位が実質的に{０３－３８}であるとは、基板の加工精度などを考慮して実質的に面方位が{０３－３８}とみなせるオフ角の範囲に基板の主面の面方位が含まれていることを意味し、この場合のオフ角の範囲としてはたとえば{０３－３８}に対してオフ角が±２°の範囲である。これにより、上述したチャネル移動度をより一層向上させることができる。
　上記半導体装置においては、炭化珪素基板において、上記ＳｉＣ層におけるベース層とは反対側の主面のオフ方位と＜１１－２０＞方向とのなす角は５°以下となっていてもよい。
　＜１１－２０＞は、上記＜１－１００＞方向と同様に、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを±５°とすることにより、ＳｉＣ基板上へのエピタキシャル成長層（活性層）の形成を容易にすることができる。
　上記半導体装置においては、ベース層は単結晶炭化珪素からなっていてもよい。この場合、ＳｉＣ層の欠陥密度は、ベース層の欠陥密度よりも低いことが好ましい。
　たとえば、上記半導体装置において好ましくは、ＳｉＣ層のマイクロパイプ密度はベース層のマイクロパイプ密度よりも小さい。
　また、上記半導体装置において好ましくは、ＳｉＣ層の転位密度は、ベース層の転位密度よりも低いことが好ましい。
　また、上記半導体装置において好ましくは、ＳｉＣ層の貫通らせん転位密度はベース層の貫通らせん転位密度よりも小さい。また、上記半導体装置において好ましくは、ＳｉＣ層の貫通刃状転位密度はベース層の貫通刃状転位密度よりも小さい。また、上記半導体装置において好ましくは、ＳｉＣ層の基底面転位密度はベース層の基底面転位密度よりも小さい。また、上記半導体装置において好ましくは、ＳｉＣ層の混合転位密度はベース層の混合転位密度よりも小さい。また、上記半導体装置において好ましくは、ＳｉＣ層の積層欠陥密度はベース層の積層欠陥密度よりも小さい。また、上記半導体装置において好ましくは、ＳｉＣ層の点欠陥密度はベース層の点欠陥密度よりも小さい。
　マイクロパイプ密度、貫通らせん転位密度、貫通刃状転位密度、基底面転位密度、混合転位密度、積層欠陥密度、点欠陥密度などの欠陥密度をベース層に比べて低減したＳｉＣ層を配置することにより、高品質な活性層をＳｉＣ層上に形成することができる。活性層は、たとえばエピタキシャル成長と不純物のイオン注入とを組み合わせることにより形成することができる。
　上記半導体装置においては、ＳｉＣ層は複数層積層されていてもよい。これにより、目的の機能に応じた複数のＳｉＣ層を備えた半導体装置を得ることができる。
　上記半導体装置においては、炭化珪素基板は、ベース層とＳｉＣ層との間に配置され、導電体または半導体からなる中間層をさらに含み、当該中間層は、ベース層とＳｉＣ層とを接合していてもよい。
　このようにベース層とＳｉＣ層とが中間層により接合された構造を採用することにより、不純物濃度が２×１０１９ｃｍ－３よりも大きいベース層上に、不純物濃度が５×１０１８ｃｍ－３よりも大きく２×１０１９ｃｍ－３よりも小さいＳｉＣ層を配置した炭化珪素基板を備えた半導体装置を容易に得ることができる。また、中間層が導電体または半導体からなるものであることにより、ベース層とＳｉＣ層との間の電気的な接続を確保することが可能となる。
　上記半導体装置においては、上記中間層は金属からなっていてもよい。この中間層を構成する金属の一部は、シリサイド化していてもよい。また、上記半導体装置においては、上記中間層は炭素からなっていてもよい。また、上記中間層は非晶質炭化珪素からなっていてもよい、これにより、基板の厚み方向におけるベース層とＳｉＣ層との間の電気的な接続を容易に確保することが可能となる。
　上記炭化珪素基板においては、ベース層は、ＳｉＣ層に対向する側の主面を含むように単結晶炭化珪素からなる単結晶層を含んでいてもよい。これにより、ベース層とＳｉＣ層との物性の差（たとえば線膨張率の差）が小さくなり、炭化珪素基板の反りなどを抑制することができる。このとき、半導体装置の特性に及ぼすベース層の結晶性の影響が小さい場合、ベース層の単結晶層以外の領域は、多結晶炭化珪素、非晶質炭化珪素、または炭化珪素焼結体などの非単結晶層であってもよい。これにより、半導体装置の製造コストを低減することができる。
　また、上記炭化珪素基板においては、ＳｉＣ層のＸ線ロッキングカーブの半値幅は、単結晶層のＸ線ロッキングカーブの半値幅よりも小さくなっていることが好ましい。また、上記炭化珪素基板においては、ＳｉＣ層のマイクロパイプ密度は、単結晶層のマイクロパイプ密度よりも低いことが好ましい。また、上記炭化珪素基板においては、ＳｉＣ層の転位密度は、単結晶層の転位密度よりも低いことが好ましい。このようにすることにより、高品質な活性層をＳｉＣ層上に形成することができる。活性層は、たとえばエピタキシャル成長と不純物のイオン注入とを組み合わせることにより形成することができる。
　以上の説明から明らかなように、本発明の半導体装置によれば、デバイス作製プロセスにおける熱処理による積層欠陥の発生を抑制しつつオン抵抗の低減が達成可能な半導体装置を提供することができる。
ＭＯＳＦＥＴの構造を示す概略断面図である。 炭化珪素基板の構造を示す概略断面図である。 ＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 炭化珪素基板の製造方法の概略を示すフローチャートである。 実施の形態２における炭化珪素基板の製造方法の概略を示すフローチャートである。 実施の形態２における炭化珪素基板の製造方法を説明するための概略断面図である。 実施の形態２における炭化珪素基板の製造方法を説明するための概略断面図である。 実施の形態２における炭化珪素基板の製造方法を説明するための概略断面図である。 実施の形態３における炭化珪素基板の構造を示す概略断面図である。 実施の形態４における炭化珪素基板の構造を示す概略断面図である。 実施の形態４における炭化珪素基板の製造方法の概略を示すフローチャートである。 実施の形態５における炭化珪素基板の構造を示す概略断面図である。 実施の形態５における炭化珪素基板の製造方法の概略を示すフローチャートである。 実施の形態６における炭化珪素基板の構造を示す概略断面図である。 実施の形態６における炭化珪素基板の製造方法の概略を示すフローチャートである。 実施の形態６における炭化珪素基板の製造方法を説明するための概略断面図である。 ｎ型４Ｈ－ＳｉＣにおける不純物濃度と移動度との関係を示す図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
　（実施の形態１）
　まず、本発明の一実施の形態である実施の形態１について説明する。図１を参照して、本実施の形態における半導体装置であるＭＯＳＦＥＴ１００は、導電型がｎ型（第１導電型）である炭化珪素基板１と、炭化珪素からなり導電型がｎ型であるバッファ層２と、炭化珪素からなり導電型がｎ型のドリフト層３と、導電型がｐ型（第２導電型）の一対のウェル領域４と、導電型がｎ型のソース領域としてのｎ＋領域５と、導電型がｐ型の高濃度第２導電型領域としてのｐ＋領域６とを備えている。
　バッファ層２は、炭化珪素基板１の一方の主面上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３は、バッファ層２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３に含まれるｎ型不純物は、たとえばＮ（窒素）であり、バッファ層２に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。
　一対のウェル領域４は、ドリフト層３において、炭化珪素基板１側の主面とは反対側の主面３Ａを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ウェル領域４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
　ｎ＋領域５は、上記主面３Ａを含み、かつウェル領域４に取り囲まれるように、一対のウェル領域４のそれぞれの内部に形成されている。ｎ＋領域５は、ｎ型不純物、たとえばＰなどをドリフト層３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域６は、上記主面３Ａを含み、かつウェル領域４に取り囲まれるとともに、ｎ＋領域５に隣接するように一対のウェル領域４のそれぞれの内部に形成されている。ｐ＋領域６は、ｐ型不純物、たとえばＡｌなどをウェル領域４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２、ドリフト層３、ウェル領域４、ｎ＋領域５およびｐ＋領域６は、活性層７を構成する。
　さらに、図１を参照して、ＭＯＳＦＥＴ１００は、ゲート絶縁膜としてのゲート酸化膜９１と、ゲート電極９３と、一対のソースコンタクト電極９２と、層間絶縁膜９４と、ソース配線９５と、ドレイン電極９６とを備えている。
　ゲート酸化膜９１は、主面３Ａに接触し、一方のｎ＋領域５の上部表面から他方のｎ＋領域５の上部表面にまで延在するようにドリフト層３の主面３Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
　ゲート電極９３は、一方のｎ＋領域５上から他方のｎ＋領域５上にまで延在するように、ゲート酸化膜９１に接触して配置されている。また、ゲート電極９３は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
　ソースコンタクト電極９２は、一対のｎ＋領域５上のそれぞれから、ゲート酸化膜９１から離れる向きに延在してｐ＋領域６上にまで達するとともに、主面３Ａに接触して配置されている。また、ソースコンタクト電極９２は、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）など、ｎ＋領域５とオーミックコンタクト可能な材料からなっている。
　層間絶縁膜９４は、ドリフト層３の主面３Ａ上においてゲート電極９３を取り囲み、かつ一方のウェル領域４上から他方のウェル領域４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
　ソース配線９５は、ドリフト層３の主面３Ａ上において、層間絶縁膜９４を取り囲み、かつソースコンタクト電極９２の上部表面上にまで延在している。また、ソース配線９５は、Ａｌなどの導電体からなり、ソースコンタクト電極９２を介してｎ＋領域５と電気的に接続されている。
　ドレイン電極９６は、炭化珪素基板１においてドリフト層３が形成される側とは反対側の主面に接触して形成されている。このドレイン電極９６は、たとえばＮｉｘＳｉｙなど、炭化珪素基板１とオーミックコンタクト可能な材料からなっており、炭化珪素基板１と電気的に接続されている。
　次に、ＭＯＳＦＥＴ１００の動作について説明する。図１を参照して、ゲート電極９３の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極に電圧が印加されても、ゲート酸化膜９１の直下に位置するウェル領域４とドリフト層３との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極９３に閾値電圧以上の正の電圧を印加すると、ウェル領域４のゲート酸化膜９１と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域５とドリフト層３とが電気的に接続され、ソース配線９５とドレイン電極９６との間に電流が流れる。
　さらに、図２を参照して、本実施の形態におけるＭＯＳＦＥＴ１００を構成する炭化珪素基板１は、炭化珪素からなるベース層１０と、単結晶炭化珪素からなり、ベース層１０の一方の主面１０Ａ上に配置されたＳｉＣ層２０とを含んでいる。そして、ベース層１０の不純物濃度は２×１０１９ｃｍ－３よりも大きく、ＳｉＣ層２０の不純物濃度は５×１０１８ｃｍ－３よりも大きく２×１０１９ｃｍ－３よりも小さい。そのため、本実施の形態におけるＭＯＳＦＥＴ１００は、デバイス作製プロセスにおける熱処理による積層欠陥の発生を抑制しつつ、オン抵抗の低減が達成可能な半導体装置となっている。なお、ベース層１０とＳｉＣ層２０との間には境界が存在し、当該境界において欠陥密度が不連続となっていてもよい。また、ベース層１０は、たとえば単結晶炭化珪素、多結晶炭化珪素、非晶質炭化珪素、炭化珪素焼結体などからなるもの、あるいはこれらの組合せからなるものを採用することができる。
　ここで、ＭＯＳＦＥＴ１００においては、ベース層１０は単結晶炭化珪素からなっていてもよい。そして、ＳｉＣ層２０のマイクロパイプ密度はベース層１０のマイクロパイプ密度よりも小さいことが好ましい。また、ＳｉＣ層２０の貫通らせん転位密度はベース層１０の貫通らせん転位密度よりも小さいことが好ましい。また、ＳｉＣ層２０の貫通刃状転位密度はベース層１０の貫通刃状転位密度よりも小さいことが好ましい。また、ＳｉＣ層２０の基底面転位密度はベース層１０の基底面転位密度よりも小さいことが好ましい。また、ＳｉＣ層２０の混合転位密度はベース層１０の混合転位密度よりも小さいことが好ましい。また、ＳｉＣ層２０の積層欠陥密度はベース層１０の積層欠陥密度よりも小さいことが好ましい。また、ＳｉＣ層２０の点欠陥密度はベース層１０の点欠陥密度よりも小さいことが好ましい。
　このように、マイクロパイプ密度、貫通らせん転位密度、貫通刃状転位密度、基底面転位密度、混合転位密度、積層欠陥密度、点欠陥密度などの欠陥密度をベース層１０に比べて低減したＳｉＣ層２０を配置することにより、高品質な活性層７をＳｉＣ層２０上に形成することができる。
　また、ＭＯＳＦＥＴ１００においては、ベース層１０は単結晶炭化珪素からなっており、かつＳｉＣ層２０のＸ線ロッキングカーブの半値幅は、ベース層１０のＸ線ロッキングカーブの半値幅よりも小さくなっていてもよい。
　これにより、所定の形状および大きさに統一されているものの、比較的結晶性の低い単結晶炭化珪素を炭化珪素基板１のベース層１０として利用するとともに、ＳｉＣ層２０として、結晶性が高いものの所望の形状等が実現されていない単結晶炭化珪素を有効に利用することができる。その結果、半導体装置の製造コストを低減することができる。
　また、ＭＯＳＦＥＴ１００においては、炭化珪素基板１において、ＳｉＣ層２０の、ベース層１０とは反対側の主面２０Ａは、｛０００１｝面に対するオフ角が５０°以上６５°以下となっていることが好ましい。これにより、活性層７がエピタキシャル成長および不純物のイオン注入により形成された場合、活性層７においてチャネル領域となるゲート酸化膜９１との界面付近における界面準位の形成が抑制され、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。
　また、ＭＯＳＦＥＴ１００においては、炭化珪素基板１において、ＳｉＣ層２０におけるベース層１０とは反対側の主面２０Ａのオフ方位と＜１－１００＞方向とのなす角は５°以下となっていることが好ましい。
　＜１－１００＞方向は、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを５°以下とすることにより、炭化珪素基板１上へのエピタキシャル成長層（活性層７）の形成を容易にすることができる。
　さらに、ＭＯＳＦＥＴ１００においては、上記炭化珪素基板１において、ＳｉＣ層２０におけるベース層１０とは反対側の主面２０Ａの、＜１－１００＞方向における｛０３－３８｝面に対するオフ角は－３°以上５°以下であることが好ましい。これにより、炭化珪素基板１を用いてＭＯＳＦＥＴ１００を作製した場合におけるチャネル移動度を、より一層向上させることができる。
　一方、ＭＯＳＦＥＴ１００においては、炭化珪素基板１において、ＳｉＣ層２０におけるベース層１０とは反対側の主面２０Ａのオフ方位と＜１１－２０＞方向とのなす角は５°以下となっていてもよい。
　＜１１－２０＞は、上記＜１－１００＞方向と同様に、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを±５°とすることにより、ＳｉＣ層２０上へのエピタキシャル成長層（活性層７）の形成を容易にすることができる。
　ここで、ＭＯＳＦＥＴ１００を構成する炭化珪素基板１においては、ベース層１０に含まれる不純物と、ＳｉＣ層２０に含まれる不純物とは異なっていてもよい。これにより、使用目的に応じた適切な不純物を含む炭化珪素基板１を備えたＭＯＳＦＥＴ１００を得ることができる。また、ベース層１０に含まれる不純物は窒素またはリンとすることができ、ＳｉＣ層２０に含まれる不純物も窒素またはリンとすることができる。
　次に、実施の形態１におけるＭＯＳＦＥＴ１００の製造方法の一例について、図３～図６を参照して説明する。図３を参照して、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法では、まず工程（Ｓ１１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１１０）では、図４を参照して、単結晶炭化珪素からなるベース層１０と、単結晶炭化珪素からなり、ベース層１０上に配置されたＳｉＣ層２０とを含み、ベース層１０の不純物濃度は２×１０１９ｃｍ－３よりも大きく、ＳｉＣ層２０の不純物濃度は５×１０１８ｃｍ－３よりも大きく２×１０１９ｃｍ－３よりも小さい炭化珪素基板１が準備される。なお、この工程（Ｓ１１０）において準備される炭化珪素基板１においては、全体が単結晶炭化珪素からなるベース層１０に代えて、ＳｉＣ層２０に対向する側の主面１０Ａを含むように単結晶炭化珪素からなる単結晶層１０Ｂを含み、他の領域１０Ｃが多結晶炭化珪素、アモルファス炭化珪素、または炭化珪素焼結体からなるベース層１０が採用されてもよい。また、全体が単結晶炭化珪素からなるベース層１０に代えて、全体が多結晶炭化珪素、アモルファス炭化珪素、または炭化珪素焼結体からなるベース層１０が採用されてもよい。炭化珪素基板１の製造方法については、後述する。
　次に、工程（Ｓ１２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ１２０）では、図４を参照して、エピタキシャル成長により炭化珪素基板１の一方の主面上に炭化珪素からなるバッファ層２およびドリフト層３が順次形成される。
　次に、工程（Ｓ１３０）としてイオン注入工程が実施される。この工程（Ｓ１３０）では、図４および図５を参照して、まずウェル領域４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層３に注入されることにより、ウェル領域４が形成される。次に、ｎ＋領域５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがウェル領域４に注入されることにより、ウェル領域４内にｎ＋領域５が形成される。さらに、ｐ＋領域６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがウェル領域４に注入されることにより、ウェル領域４内にｐ＋領域６が形成される。上記イオンは、たとえばドリフト層３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
　次に、工程（Ｓ１４０）として活性化アニール工程が実施される。この工程（Ｓ１４０）では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ１３０）において注入された不純物が活性化する。
　次に、工程（Ｓ１５０）として酸化膜形成工程が実施される。この工程（Ｓ１５０）では、図５および図６を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）９１が形成される。
　次に、工程（Ｓ１６０）として電極形成工程が実施される。図１を参照して、この工程（Ｓ１６０）では、まず、たとえばＣＶＤ法、フォトリソグラフィおよびエッチングにより、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極９３が形成される。その後、たとえばＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜９４が、主面３Ａ上においてゲート電極９３を取り囲むように形成される。次に、フォトリソグラフィおよびエッチングによりソース電極９２を形成する領域の層間絶縁膜９４と酸化膜９１が除去される。次に、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化されることにより、ソースコンタクト電極９２およびドレイン電極９６が形成される。そして、たとえば蒸着法により、導電体であるＡｌからなるソース配線９５が、主面３Ａ上において、層間絶縁膜９４を取り囲むとともに、ｎ＋領域５およびソースコンタクト電極９２の上部表面上にまで延在するように形成される。以上の手順により、本実施の形態におけるＭＯＳＦＥＴ１００が完成する。
　なお、工程（Ｓ１１０）においてＳｉＣ層２０に対向する側の主面１０Ａを含むように単結晶炭化珪素からなる単結晶層１０Ｂを含み、他の領域１０Ｃが多結晶炭化珪素、アモルファス炭化珪素、または炭化珪素焼結体からなるベース層１０が採用される場合、上記他の領域１０Ｃが除去される工程が実施されてもよい。これにより、単結晶炭化珪素からなるベース層１０を備えたＭＯＳＦＥＴ１００を得ることができる（図１参照）。一方、上記領域１０Ｃを除去する工程は実施されなくてもよい。この場合、図１に示すＭＯＳＦＥＴ１のベース層１０のＳｉＣ層２０とは反対側の主面上に（すなわち図１においてベース層１０の下側の層として）多結晶炭化珪素、アモルファス炭化珪素、または炭化珪素焼結体からなる非単結晶層（上記領域１０Ｃに対応する）が形成される。この非単結晶層は、その抵抗率が低い限り、ＭＯＳＦＥＴ１００の特性には大きな影響を及ぼさない。そのため、このような製造プロセスを採用することにより、特性に大きな影響を与えることなく、ＭＯＳＦＥＴ１００の製造コストを低減することができる。
　このとき、ＳｉＣ層２０のＸ線ロッキングカーブの半値幅は、単結晶層１０ＢのＸ線ロッキングカーブの半値幅よりも小さくなっていてもよい。このように、ベース層１０の単結晶層１０Ｂに比べてＸ線ロッキングカーブの半値幅が小さい、すなわち結晶性の高いＳｉＣ層２０を配置することにより、高品質な活性層７を形成することができる。
　また、ＳｉＣ層２０のマイクロパイプ密度は、単結晶層１０Ｂのマイクロパイプ密度よりも低くなっていてもよい。また、ＳｉＣ層２０の転位密度は、単結晶層１０Ｂの転位密度よりも低くなっていてもよい。また、ＳｉＣ層２０の貫通らせん転位密度は、単結晶層１０Ｂの貫通らせん転位密度よりも小さくなっていてもよい。また、ＳｉＣ層２０の貫通刃状転位密度は、単結晶層１０Ｂの貫通刃状転位密度よりも小さくなっていてもよい。また、ＳｉＣ層２０の基底面転位密度は、単結晶層１０Ｂの基底面転位密度よりも小さくなっていてもよい。また、ＳｉＣ層２０の混合転位密度は、単結晶層１０Ｂの混合転位密度よりも小さくなっていてもよい。また、ＳｉＣ層２０の積層欠陥密度は、単結晶層１０Ｂの積層欠陥密度よりも小さくなっていてもよい。また、ＳｉＣ層２０の点欠陥密度は、単結晶層１０Ｂの点欠陥密度よりも小さくなっていてもよい。
　このように、マイクロパイプ密度、貫通らせん転位密度、貫通刃状転位密度、基底面転位密度、混合転位密度、積層欠陥密度、点欠陥密度などの欠陥密度をベース層１０の単結晶層１０Ｂに比べて低減したＳｉＣ層２０を配置することにより、高品質な活性層７を含むＭＯＳＦＥＴ１００を得ることができる。
　次に、上記工程（Ｓ１１０）として実施される炭化珪素基板準備工程について説明する。図７を参照して、本実施の形態における炭化珪素基板の製造においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図２を参照して、たとえば単結晶炭化珪素からなるベース基板１０および単結晶炭化珪素からなるＳｉＣ基板２０が準備される。
　このとき、ＳｉＣ基板２０の主面２０Ａは、この製造方法により得られる炭化珪素基板１の主面となることから、所望の主面の面方位に合わせてＳｉＣ基板２０の主面２０Ａの面方位を選択する。ここでは、たとえば主面が｛０３－３８｝面であるＳｉＣ基板２０が準備される。また、ベース基板１０には、不純物濃度が２×１０１９ｃｍ－３よりも大きい基板が採用される。そして、ＳｉＣ基板２０には、不純物濃度が５×１０１８ｃｍ－３よりも大きく２×１０１９ｃｍ－３よりも小さい基板が採用される。
　次に、工程（Ｓ２０）として基板平坦化工程が実施される。この工程（Ｓ２０）は必須の工程ではないが、工程（Ｓ１０）において準備されたベース基板１０やＳｉＣ基板２０の平坦性が不十分な場合に実施することができる。具体的には、たとえばベース基板１０やＳｉＣ基板２０の主面に対して研磨が実施される。
　一方、工程（Ｓ２０）を省略し、互いに接触すべきベース基板１０およびＳｉＣ基板２０の主面を研磨することなく工程（Ｓ３０）が実施されてもよい。これにより、炭化珪素基板１の製造コストを低減することができる。また、ベース基板１０およびＳｉＣ基板２０の作製時におけるスライスなどにより形成された表面付近のダメージ層を除去する観点から、たとえばエッチングによって当該ダメージ層が除去される工程が上記工程（Ｓ２０）に代えて、あるいは上記工程（Ｓ２０）の後に実施された上で、後述する工程（Ｓ３０）が実施されてもよい。
　次に、工程（Ｓ３０）として、積層工程が実施される。この工程（Ｓ３０）では、図２を参照して、ベース基板１０とＳｉＣ基板２０とが、互いの主面１０Ａ，２０Ｂが接触するように積み重ねられ、積層基板が作製される。
　次に、工程（Ｓ４０）として、接合工程が実施される。この工程（Ｓ４０）では、上記積層基板がたとえば炭化珪素の昇華温度以上の温度域に加熱されることにより、ベース基板１０とＳｉＣ基板２０とが接合される。これにより、図２を参照して、ベース層１０とＳｉＣ層２０とを備えた炭化珪素基板１が完成する。また、昇華温度以上に加熱することにより、工程（Ｓ２０）を省略し、互いに接触すべきベース基板１０およびＳｉＣ基板２０の主面を研磨することなく工程（Ｓ３０）が実施された場合でも、ベース基板１０とＳｉＣ基板２０とを容易に接合することができる。なお、この工程（Ｓ４０）では、大気雰囲気を減圧することにより得られた雰囲気中において上記積層基板が加熱されてもよい。これにより、炭化珪素基板１の製造コストを低減することができる。
　さらに、工程（Ｓ４０）における積層基板の加熱温度は１８００℃以上２５００℃以下であることが好ましい。加熱温度が１８００℃よりも低い場合、ベース基板１０とＳｉＣ基板２０との接合に長時間を要し、炭化珪素基板１の製造効率が低下する。一方、加熱温度が２５００℃を超えると、ベース基板１０およびＳｉＣ基板２０の表面が荒れ、作製される炭化珪素基板１における結晶欠陥の発生が多くなるおそれがある。炭化珪素基板１における欠陥の発生を一層抑制しつつ製造効率を向上させるためには、工程（Ｓ４０）における積層基板の加熱温度は１９００℃以上２１００℃以下であることが好ましい。また、この工程（Ｓ４０）では、１０－１Ｐａよりも高く１０４Ｐａよりも低い圧力下において上記積層基板が加熱されてもよい。これにより、簡素な装置により上記接合を実施することが可能になるとともに比較的短時間で接合を実施するための雰囲気を得ることが可能となり、炭化珪素基板１の製造コストを低減することができる。また、工程（Ｓ４０）における加熱時の雰囲気は、不活性ガス雰囲気であってもよい。そして、当該雰囲気に不活性ガス雰囲気を採用する場合、当該雰囲気は、アルゴン、ヘリウムおよび窒素からなる群から選択される少なくとも１つを含む不活性ガス雰囲気であることが好ましい。
　そして、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法では、この炭化珪素基板１が用いられ、ＭＯＳＦＥＴ１００が製造される。
　（実施の形態２）
　次に、実施の形態２として、本発明の半導体装置を構成する炭化珪素基板の他の製造方法について、図８～図１１を参照して説明する。実施の形態２における炭化珪素基板の製造方法は、基本的には上記実施の形態１の場合と同様に実施される。しかし、実施の形態２における炭化珪素基板の製造方法は、ベース層１０の形成プロセスにおいて実施の形態１の場合とは異なっている。
　図８を参照して、実施の形態２における炭化珪素基板の製造方法では、まず工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図９を参照して、実施の形態１の場合と同様にＳｉＣ基板２０が準備されるとともに、炭化珪素からなる原料基板１１が準備される。この原料基板１１は単結晶炭化珪素からなっていてもよいし、多結晶炭化珪素からなっていてもよく、炭化珪素の焼結体であってもよい。また、原料基板１１に代えて炭化珪素からなる原料粉末を採用することもできる。
　次に、工程（Ｓ５０）として近接配置工程が実施される。この工程（Ｓ５０）では、図９を参照して、互いに対向するように配置された第１ヒータ８１および第２ヒータ８２により、それぞれＳｉＣ基板２０および原料基板１１が保持される。ここで、ＳｉＣ基板２０と原料基板１１との間隔の適正な値は、後述する工程（Ｓ６０）における加熱時の昇華ガスの平均自由行程に関係していると考えられる。具体的には、ＳｉＣ基板２０と原料基板１１との間隔の平均値は、後述する工程（Ｓ６０）における加熱時の昇華ガスの平均自由行程よりも小さくなるように設定することができる。たとえば圧力１Ｐａ、温度２０００℃の下では、原子、分子の平均自由行程は、厳密には原子半径、分子半径に依存するが、おおよそ数～数十ｃｍ程度であり、よって現実的には上記間隔を数ｃｍ以下とすることが好ましい。より具体的には、ＳｉＣ基板２０と原料基板１１とは、１μｍ以上１ｃｍ以下の間隔をおいて互いにその主面が対向するように近接して配置される。さらに、上記間隔の平均値が１ｃｍ以下とされることにより、後述する工程（Ｓ６０）において形成されるベース層１０の膜厚分布を小さくすることができる。さらに、上記間隔の平均値が１ｍｍ以下とされることにより、後述する工程（Ｓ６０）において形成されるベース層１０の膜厚分布を一層小さくすることができる。また、上記間隔の平均値が１μｍ以上とされることにより、炭化珪素が昇華する空間を十分に確保することができる。なお、上記昇華ガスは、固体炭化珪素が昇華することによって形成されるガスであって、たとえばＳｉ、Ｓｉ２ＣおよびＳｉＣ２を含む。
　次に、工程（Ｓ６０）として昇華工程が実施される。この工程（Ｓ６０）では、第１ヒータ８１によってＳｉＣ基板２０が所定の基板温度まで加熱される。また、第２ヒータ８２によって原料基板１１が所定の原料温度まで加熱される。このとき、原料基板１１が原料温度まで加熱されることによって、原料基板の表面からＳｉＣが昇華する。一方、基板温度は原料温度よりも低く設定される。具体的には、たとえば基板温度は原料温度よりも１℃以上１００℃以下程度低く設定される。基板温度は、たとえば１８００℃以上２５００℃以下である。これにより、図１０に示すように、原料基板１１から昇華して気体となったＳｉＣは、ＳｉＣ基板２０の表面に到達して固体となり、ベース層１０を形成する。そして、この状態を維持することにより、図１１に示すように原料基板１１を構成するＳｉＣが全て昇華してＳｉＣ基板２０の表面上に移動する。これにより、工程（Ｓ６０）が完了し、図２に示す炭化珪素基板１が完成する。
　（実施の形態３）
　次に、本発明のさらに他の実施の形態である実施の形態３について説明する。実施の形態３における半導体装置は、基本的には実施の形態１と同様の構造を有している。しかし、実施の形態３の半導体装置は、その製造方法において実施の形態１の場合とは異なっている。
　具体的には、実施の形態３における半導体装置（たとえばＭＯＳＦＥＴ）の製造方法においては、工程（Ｓ１１０）として実施される炭化珪素基板準備工程において、実施の形態１の場合とは構造の異なった炭化珪素基板が準備される。図１２を参照して、実施の形態３において準備される炭化珪素基板１では、ＳｉＣ層２０が、平面的に見て複数個並べて配置されている。すなわち、ＳｉＣ層２０は、ベース層１０の主面１０Ａに沿って複数並べて配置されている。より具体的には、複数のＳｉＣ層２０は、ベース層１０上において隣接するＳｉＣ層２０同士が互いに接触するように、マトリックス状に配置されている。これにより、本実施の形態における炭化珪素基板１は、高品質なＳｉＣ層２０を有する大口径な基板として取り扱うことが可能な炭化珪素基板１となっている。そして、この炭化珪素基板１を用いることにより、半導体装置の製造プロセスを効率化することができる。また、図１２を参照して、隣り合うＳｉＣ層２０の端面２０Ｃは、当該ＳｉＣ層２０の主面２０Ａに対し実質的に垂直となっている。これにより、本実施の形態の炭化珪素基板１は容易に製造可能となっている。ここで、たとえば端面２０Ｃと主面２０Ａとのなす角が８５°以上９５°以下であれば、上記端面２０Ｃと主面２０Ａとは実質的に垂直であると判断することができる。なお、実施の形態３における炭化珪素基板１は、実施の形態１における工程（Ｓ３０）において、端面２０Ｃが主面２０Ａに対して実質的に垂直な複数個のＳｉＣ基板２０をベース基板１０上に平面的に並べて配置することにより（図２参照）、もしくは実施の形態２における工程（Ｓ５０）において、第１ヒータ８１に端面２０Ｃが主面２０Ａに対して実質的に垂直な複数個のＳｉＣ基板２０を平面的に並べた状態で保持させることにより（図９参照）、実施の形態１もしくは実施の形態２の場合と同様に製造することができる。
　そして、本実施の形態における半導体装置（ＭＯＳＦＥＴ１００）の製造方法では、この炭化珪素基板１が用いられ、ＭＯＳＦＥＴ１００が製造される。ここで、ＭＯＳＦＥＴ１００は、図１２に示す炭化珪素基板１のＳｉＣ層２０上に活性層７等を形成することにより、平面的に見て複数個並べて作製される。このとき、隣り合うＳｉＣ層２０同士の境界領域を跨ぐことがないように、各ＭＯＳＦＥＴ１００が作製される。
　（実施の形態４）
　次に、本発明のさらに他の実施の形態である実施の形態４について説明する。実施の形態４におけるＭＯＳＦＥＴ１００（半導体装置）は、基本的には実施の形態１におけるＭＯＳＦＥＴ１００と同様の構造を有し、同様の効果を奏する。しかし、実施の形態４のＭＯＳＦＥＴ１００は、炭化珪素基板１の構造において実施の形態１の場合とは異なっている。
　すなわち、図１３を参照して、実施の形態４における炭化珪素基板１においては、ベース層１０とＳｉＣ層２０との間に、非晶質ＳｉＣからなる中間層としてのアモルファスＳｉＣ層４０が配置されている。そして、ベース層１０とＳｉＣ層２０とは、このアモルファスＳｉＣ層４０により接続されている。このアモルファスＳｉＣ層４０の存在により、不純物濃度の異なるベース層１０とＳｉＣ層２０とを積層した炭化珪素基板１を容易に作製することができる。
　次に、実施の形態４における炭化珪素基板１の製造方法について説明する。図１４を参照して、実施の形態４における炭化珪素基板１の製造方法では、まず、工程（Ｓ１０）として基板準備工程が実施の形態１の場合と同様に実施され、ベース基板１０とＳｉＣ基板２０とが準備される。
　次に、工程（Ｓ１１）としてＳｉ層形成工程が実施される。この工程（Ｓ１１）では、工程（Ｓ１０）において準備されたベース基板１０の一方の主面上に、たとえば厚み１００ｎｍ程度のＳｉ層が形成される。このＳｉ層の形成は、たとえばスパッタリング法により実施することができる。
　次に、工程（Ｓ３０）として積層工程が実施される。この工程（Ｓ３０）では、工程（Ｓ１１）において形成されたＳｉ層上に、工程（Ｓ１０）において準備されたＳｉＣ基板２０が載置される。これにより、ベース基板１０上にＳｉ層を挟んでＳｉＣ基板２０が積層された積層基板が得られる。
　次に、工程（Ｓ７０）として加熱工程が実施される。この工程（Ｓ７０）では、工程（Ｓ３０）において作製された積層基板が、たとえば圧力１×１０３Ｐａの水素ガスとプロパンガスとの混合ガス雰囲気中で、１５００℃程度に加熱され、３時間程度保持される。これにより、上記Ｓｉ層に、主にベース基板１０およびＳｉＣ基板２０からの拡散によって炭素が供給され、図１３に示すようにアモルファスＳｉＣ層４０が形成される。これにより、不純物濃度の異なるベース層１０とＳｉＣ層２０とをアモルファスＳｉＣ層４０により接続した実施の形態４における炭化珪素基板１を容易に製造することができる。
　（実施の形態５）
　次に、本発明のさらに他の実施の形態である実施の形態５について説明する。実施の形態５におけるＭＯＳＦＥＴ１００（半導体装置）は、基本的には実施の形態１におけるＭＯＳＦＥＴ１００と同様の構造を有し、同様の効果を奏する。しかし、実施の形態５のＭＯＳＦＥＴ１００は、炭化珪素基板１の構造において実施の形態１の場合とは異なっている。
　すなわち、図１５を参照して、実施の形態５における炭化珪素基板１においては、ベース層１０とＳｉＣ層２０との間に、金属層の少なくとも一部がシリサイド化されて形成された中間層としてのオーミックコンタクト層５０が形成されている点において、実施の形態１の場合とは異なっている。そして、ベース層１０とＳｉＣ層２０とは、このオーミックコンタクト層５０により接続されている。このオーミックコンタクト層５０の存在により、不純物濃度の異なるベース層１０とＳｉＣ層２０とを積層した炭化珪素基板１を容易に作製することができる。
　次に、実施の形態５における炭化珪素基板１の製造方法について説明する。図１６を参照して、実施の形態５における炭化珪素基板１の製造方法では、まず、工程（Ｓ１０）として基板準備工程が実施の形態１の場合と同様に実施され、ベース基板１０とＳｉＣ基板２０とが準備される。
　次に、工程（Ｓ１２）として金属膜形成工程が実施される。この工程（Ｓ１２）では、工程（Ｓ１０）において準備されたベース基板１０の一方の主面上に、たとえば金属を蒸着することにより、金属膜が形成される。この金属膜は、たとえば加熱されることによりシリサイドを形成する金属、たとえばニッケル、モリブデン、チタン、アルミニウム、タングステンから選択される少なくとも１種以上を含んでいる。
　次に、工程（Ｓ３０）として積層工程が実施される。この工程（Ｓ３０）では、工程（Ｓ１２）において形成された金属膜上に、工程（Ｓ１０）において準備されたＳｉＣ基板２０が載置される。これにより、ベース基板１０上に金属膜を挟んでＳｉＣ基板２０が積層された積層基板が得られる。
　次に、工程（Ｓ７０）として加熱工程が実施される。この工程（Ｓ７０）では、工程（Ｓ３０）において作製された積層基板が、たとえばアルゴンなどの不活性ガス雰囲気中において１０００℃程度に加熱される。これにより、上記金属膜の少なくとも一部（ベース基板１０と接触する領域およびＳｉＣ基板と接触する領域）がシリサイド化され、ベース層１０およびＳｉＣ層２０とオーミックコンタクトするオーミックコンタクト層５０が形成される。これにより、不純物濃度の異なるベース層１０とＳｉＣ層２０とをオーミックコンタクト層５０により接続した実施の形態５における炭化珪素基板１を容易に製造することができる。
　（実施の形態６）
　次に、本発明のさらに他の実施の形態である実施の形態６について説明する。実施の形態６におけるＭＯＳＦＥＴ１００（半導体装置）は、基本的には実施の形態１におけるＭＯＳＦＥＴ１００と同様の構造を有し、同様の効果を奏する。しかし、実施の形態６のＭＯＳＦＥＴ１００は、炭化珪素基板１の構造において実施の形態１の場合とは異なっている。
　すなわち、図１７を参照して、実施の形態６における炭化珪素基板１においては、ベース層１０とＳｉＣ層２０との間に中間層としてのカーボン層６０が形成されている点において、実施の形態１の場合とは異なっている。そして、ベース層１０とＳｉＣ層２０とは、このカーボン層６０により接続されている。このカーボン層６０の存在により、不純物濃度の異なるベース層１０とＳｉＣ層２０とを積層した炭化珪素基板１を容易に作製することができる。
　次に、実施の形態６における炭化珪素基板１の製造方法について説明する。図１８を参照して、まず工程（Ｓ１０）が実施の形態１と同様に実施された後、必要に応じて工程（Ｓ２０）が実施の形態１と同様に実施される。
　次に、工程（Ｓ２５）として接着剤塗布工程が実施される。この工程（Ｓ２５）では、図１９を参照して、たとえばベース基板１０の主面上にカーボン接着剤が塗布されることにより、前駆体層６１が形成される。カーボン接着剤として、たとえば樹脂と、黒鉛微粒子と、溶剤とからなるものを採用することができる。ここで、樹脂としては、加熱されることにより難黒鉛化炭素となる樹脂、たとえばフェノール樹脂などを採用することができる。また、溶剤としては、たとえばフェノール、ホルムアルデヒド、エタノールなどを採用することができる。さらに、カーボン接着剤の塗布量は、１０ｍｇ／ｃｍ２以上４０ｍｇ／ｃｍ２以下とすることが好ましく、２０ｍｇ／ｃｍ２以上３０ｍｇ／ｃｍ２以下とすることがより好ましい。また、塗布されるカーボン接着剤の厚みは１００μｍ以下とすることが好ましく、５０μｍ以下とすることがより好ましい。
　次に、工程（Ｓ３０）として、積層工程が実施される。この工程（Ｓ３０）では、図１９を参照して、ベース基板１０の主面上に接触して形成された前駆体層６１上に接触するようにＳｉＣ基板２０が載置されて、積層基板が作製される。
　次に、工程（Ｓ８０）として、プリベーク工程が実施される。この工程（Ｓ８０）では、上記積層基板が加熱されることにより、前駆体層６１を構成するカーボン接着剤から溶剤成分が除去される。具体的には、たとえば上記積層基板に対して厚み方向に荷重を負荷しつつ、積層基板を溶剤成分の沸点を超える温度域まで徐々に加熱する。この加熱は、クランプなどを用いてベース基板１０とＳｉＣ基板２０とが圧着されつつ実施されることが好ましい。また、できるだけ時間をかけてプリベーク（加熱）が実施されることにより、接着剤からの脱ガスが進行し、接着の強度を向上させることができる。
　次に、工程（Ｓ９０）として、焼成工程が実施される。この工程（Ｓ９０）では、工程（Ｓ８０）において加熱されて前駆体層６１がプリベークされた積層基板が高温、好ましくは９００℃以上１１００℃以下、たとえば１０００℃に加熱され、好ましくは１０分以上１０時間以下、たとえば１時間保持されることにより前駆体層６１が焼成される。焼成時の雰囲気としては、アルゴンなどの不活性ガス雰囲気が採用され、雰囲気の圧力はたとえば大気圧とすることができる。これにより、前駆体層６１が炭素からなるカーボン層６０となる。その結果、図１７を参照して、ベース基板（ベース層）１０とＳｉＣ基板（ＳｉＣ層）２０とがカーボン層６０により接合された実施の形態６における炭化珪素基板１が得られる。
　なお、上記実施の形態においては、本発明の半導体装置の一例として縦型ＭＯＳＦＥＴについて説明したが、本発明の半導体装置はこれに限られず、炭化珪素基板の厚み方向に電流が流れる縦型半導体装置に広く適用することができる。
　なお、上記炭化珪素基板１においては、ＳｉＣ層２０を構成する炭化珪素の結晶構造は六方晶系であることが好ましく、４Ｈ－ＳｉＣであることがより好ましい。また、ベース層１０とＳｉＣ層２０とは（複数のＳｉＣ層２０を有する場合、隣接するＳｉＣ層２０同士についても）、同一の結晶構造を有する炭化珪素単結晶からなっていることが好ましい。このように、同一の結晶構造の炭化珪素単結晶をベース層１０およびＳｉＣ層２０に採用することにより、熱膨張係数などの物理的性質が統一され、炭化珪素基板１および当該炭化珪素基板１を用いた半導体装置の製造プロセスにおいて、炭化珪素基板１の反りや、ベース層１０とＳｉＣ層２０との分離、あるいはＳｉＣ層２０同士の分離の発生を抑制することができる。
　さらに、ＳｉＣ層２０とベース層１０とは（複数のＳｉＣ層２０を有する場合、隣接するＳｉＣ層２０同士についても）、それぞれを構成する炭化珪素単結晶のｃ軸のなす角が１°未満であることが好ましく、０．１°未満であることがより好ましい。さらに、当該炭化珪素単結晶のｃ面が面内において回転していないことが好ましい。
　また、ＭＯＳＦＥＴ１００などの半導体装置の製造に用いられる炭化珪素基板１のベース層（ベース基板）１０の口径は、２インチ以上であることが好ましく、６インチ以上であることがより好ましい。さらに、炭化珪素基板１の厚みは、２００μｍ以上１０００μｍ以下であることが好ましく、３００μｍ以上７００μｍ以下であることがより好ましい。また、ＳｉＣ層２０の抵抗率は５０ｍΩｃｍ以下であることが好ましく、２０ｍΩｃｍ以下であることがより好ましい。
　（実施例１）
　以下、実施例１について説明する。本発明の半導体装置におけるオン抵抗の低減効果を見積もる計算を実施した。具体的には、上記実施の形態１におけるＭＯＳＦＥＴ１００において、厚み２００μｍ、ｎ型不純物密度１×１０２０ｃｍ－３のベース層１０と、厚み２００μｍ、ｎ型不純物密度１×１０１９ｃｍ－３のＳｉＣ層２０とを含み、ＳｉＣ層２０の活性層７の側の主面が｛０３－３８｝面である炭化珪素基板１が採用されることを前提として、オン抵抗を算出した（実施例Ａ）。一方、比較のため、厚み４００μｍ、ｎ型不純物密度１×１０１９ｃｍ－３、活性層の側の主面が｛０００１｝面である炭化珪素基板が採用された従来のＭＯＳＦＥＴの場合についても、オン抵抗を算出した（比較例Ａ）。ここで、実施例Ａおよび比較例Ａにおいて、チャネル長は１．０μｍ、ドリフト層の厚みは１０μｍ、不純物濃度は１×１０１６ｃｍ－３とした。
　また、基板抵抗、およびドリフト層のドリフト抵抗、すなわち直列抵抗については以下のように算出した。まず、電子密度をｎｎ０、正孔密度をｐｐ０、電子の有効状態密度をＮｃ、正孔の有効状態密度をＮνとすると、以下の関係が成立する。
Figure JPOXMLDOC01-appb-M000001
　ここで、ｎ型４Ｈ－ＳｉＣにおいては、不純物濃度（密度）と移動度との間に図２０に示す関係が成立する。そして、基板の抵抗Ｒは以下の式により算出することができる。
Figure JPOXMLDOC01-appb-M000002
　このようにして得られた基板抵抗と、他の抵抗成分とから合計抵抗（オン抵抗）を算出することができる。上記計算の結果を表１に示す。
Figure JPOXMLDOC01-appb-T000003
　表１に示すように、本発明の半導体装置である上記実施例ＡのＭＯＳＦＥＴによれば、従来の比較例ＡのＭＯＳＦＥＴに比べてオン抵抗を６０％程度低減できることが確認された。
　（実施例２）
　次に、実施例２について説明する。本発明の半導体装置における第２電極（ドレイン電極）と炭化珪素基板との接触抵抗の低減効果を見積もる計算を実施した。ここで、金属である電極とｎ型半導体である炭化珪素基板との接触抵抗を低減し、オーミックコンタクトを得るためには、
　（１）仕事関数Φの小さい金属を採用してショットキー障壁を低くする
　（２）半導体の不純物密度を高くして空乏層幅を小さくすることにより、ショットキー障壁を薄くする
　という２つの方策が考えられる。しかし、実際には（１）の方策を採用することは容易ではなく、（２）の方策を採用してトンネル電流を増大させ、オーミックコンタクトを得る方策が有効である。以下、高い不純物濃度を有するベース層を含む炭化珪素基板を採用した本発明の半導体装置を想定し、電極とベース層との接触抵抗に関する計算結果について説明する。
　接触抵抗Ｒｃについては、以下の式が成り立つ。
Figure JPOXMLDOC01-appb-M000004
　つまり、接触抵抗ＲｃはΦｂｎ／（Ｎｄ １／２）に対して指数関数的に依存する。そして、不純物濃度（不純物密度）Ｎｄを上昇させることにより、接触抵抗Ｒｃを低減することができる。具体的には、たとえば本発明の半導体装置を想定した不純物濃度が１×１０２０ｃｍ－３である基板（ベース層）と電極との接触抵抗（実施例Ｂ）と、従来の半導体装置を想定した不純物濃度が１×１０１８ｃｍ－３である基板と電極との接触抵抗（比較例Ｂ）とを算出した。なお、電極を構成する金属としては、たとえば仕事関数Φが５．５ｅＶであるＮｉ（ニッケル）や４．１ｅＶであるＡｌ（アルミニウム）を採用することができる。計算結果を表２に示す。
Figure JPOXMLDOC01-appb-T000005
　表２を参照して、本発明の半導体装置を想定した実施例Ｃにおける接触抵抗は、従来の半導体装置を想定した比較例Ｃの接触抵抗に対して、４０％程度低減されている。このように、本発明の半導体装置によれば、基板と電極（裏面電極）との接触抵抗を大幅に低減することが可能である。また、一般的に上記接触抵抗を低減する目的で電極形成後に熱処理が実施される場合が多いが、本発明の半導体装置によれば当該熱処理を省略できる可能性もある。
　なお、上記実施の形態においては、本発明の半導体装置の一例として縦型ＭＯＳＦＥＴについて説明したが、本発明の半導体装置はこれに限られず、たとえばＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、ダイオードなどであってもよい。
　今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　本発明の半導体装置は、オン抵抗の低減が求められる縦型半導体装置に、特に有利に適用され得る。
　１　炭化珪素基板、２　バッファ層、３　ドリフト層、３Ａ　主面、４　ウェル領域、５　ｎ＋領域、６　ｐ＋領域、７　活性層、１０　ベース層（ベース基板）、１０Ａ　主面、１０Ｂ　単結晶層、１１　原料基板、１１Ａ　主面、２０　ＳｉＣ層（ＳｉＣ基板）、２０Ａ，２０Ｂ　主面、２０Ｃ　端面、４０　アモルファスＳｉＣ層、５０　オーミックコンタクト層、６０　カーボン層、６１　前駆体層、８１　第１ヒータ、８２　第２ヒータ、９１　酸化膜（ゲート酸化膜）、９２　ソースコンタクト電極、９３　ゲート電極、９４　層間絶縁膜、９５　ソース配線、９６　ドレイン電極、１００　ＭＯＳＦＥＴ。

Claims (15)

  1. 　炭化珪素基板（１）と、
    　単結晶炭化珪素からなり、前記炭化珪素基板（１）の一方の主面上に配置された活性層（７）と、
    　前記活性層（７）上に配置された第１電極（９２）と、
    　前記炭化珪素基板（１）の他方の主面上に形成された第２電極（９６）とを備え、
    　前記炭化珪素基板（１）は、
    　炭化珪素からなるベース層（１０）と、
    　単結晶炭化珪素からなり、前記ベース層（１０）上に配置されたＳｉＣ層（２０）とを含み、
    　前記ベース層（１０）の不純物濃度は２×１０１９ｃｍ－３よりも大きく、
    　前記ＳｉＣ層（２０）の不純物濃度は５×１０１８ｃｍ－３よりも大きく２×１０１９ｃｍ－３よりも小さい、半導体装置（１００）。
  2. 　前記活性層（７）は、
    　前記炭化珪素基板（１）上に配置され、単結晶炭化珪素からなる第１導電型のドリフト層（３）と、
    　前記ドリフト層（３）において前記炭化珪素基板（１）とは反対側の第１主面（３Ａ）を含むように配置された第２導電型のウェル領域（４）と、
    　前記ウェル領域（４）内の前記第１主面（３Ａ）を含み、前記第１電極（９２）に接触するように配置された第１導電型のソース領域（５）とを含み、
    　前記第１主面（３Ａ）上に前記ウェル領域（４）に接触するように配置され、絶縁体からなる絶縁膜（９１）と、
    　前記絶縁膜（９１）上に配置された第３電極（９３）とをさらに備えた、請求の範囲第１項に記載の半導体装置（１００）。
  3. 　前記絶縁膜（９１）は二酸化珪素からなっている、請求の範囲第２項に記載の半導体装置（１００）。
  4. 　前記炭化珪素基板（１）において、前記ＳｉＣ層（２０）の、前記ベース層（１０）とは反対側の主面（２０Ａ）は、｛０００１｝面に対するオフ角が５０°以上６５°以下となっている、請求の範囲第２項に記載の半導体装置（１００）。
  5. 　前記ＳｉＣ層（２０）における前記ベース層（１０）とは反対側の主面（２０Ａ）のオフ方位と＜１－１００＞方向とのなす角は５°以下となっている、請求の範囲第４項に記載の半導体装置（１００）。
  6. 　前記ＳｉＣ層（２０）における前記ベース層（１０）とは反対側の主面（２０Ａ）の、＜１－１００＞方向における｛０３－３８｝面に対するオフ角は－３°以上５°以下である、請求の範囲第５項に記載の半導体装置（１００）。
  7. 　前記ＳｉＣ層（２０）における前記ベース層（１０）とは反対側の主面（２０Ａ）のオフ方位と＜１１－２０＞方向とのなす角は５°以下となっている、請求の範囲第４項に記載の半導体装置（１００）。
  8. 　前記炭化珪素基板（１）は、前記ベース層（１０）と前記ＳｉＣ層（２０）との間に配置され、導電体または半導体からなる中間層（４０，５０，６０）をさらに含み、
    　前記中間層（４０，５０，６０）は、前記ベース層（１０）と前記ＳｉＣ層（２０）とを接合している、請求の範囲第１項に記載の半導体装置（１００）。
  9. 　前記中間層（５０）は金属からなっている、請求の範囲第８項に記載の半導体装置（１００）。
  10. 　前記中間層は炭素（６０）からなっている、請求の範囲第８項に記載の半導体装置（１００）。
  11. 　前記中間層（４０）は非晶質炭化珪素からなっている、請求の範囲第８項に記載の半導体装置（１００）。
  12. 　前記ベース層（１０）は単結晶炭化珪素からなり、
    　前記ＳｉＣ層（２０）のＸ線ロッキングカーブの半値幅は、前記ベース層（１０）のＸ線ロッキングカーブの半値幅よりも小さくなっている、請求の範囲第１項に記載の半導体装置（１００）。
  13. 　前記ベース層（１０）は単結晶炭化珪素からなり、
    　前記ＳｉＣ層（２０）のマイクロパイプ密度は、前記ベース層（１０）のマイクロパイプ密度よりも低い、請求の範囲第１項に記載の半導体装置（１００）。
  14. 　前記ベース層（１０）は単結晶炭化珪素からなり、
    　前記ＳｉＣ層（２０）の転位密度は、前記ベース層（１０）の転位密度よりも低い、請求の範囲第１項に記載の半導体装置（１００）。
  15. 　前記ベース層（１０）は、前記ＳｉＣ層（２０）に対向する側の主面（１０Ａ）を含むように単結晶炭化珪素からなる単結晶層（１０Ｂ）を含んでいる、請求の範囲第１項に記載の半導体装置（１００）。
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