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CN102869816A - 碳化硅衬底 - Google Patents

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CN102869816A
CN102869816A CN2011800213549A CN201180021354A CN102869816A CN 102869816 A CN102869816 A CN 102869816A CN 2011800213549 A CN2011800213549 A CN 2011800213549A CN 201180021354 A CN201180021354 A CN 201180021354A CN 102869816 A CN102869816 A CN 102869816A
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silicon carbide
sic
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layer
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堀勉
原田真
西口太郎
佐佐木信
井上博挥
藤原伸介
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Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
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Abstract

一种碳化硅衬底（1）包括：基础衬底（10），该基础衬底（10）具有70mm或更大的直径；和多个SiC衬底（20），该SiC衬底（20）由单晶碳化硅制成并且在平面图中观察时并排布置在基础衬底（10）上。换句话说，多个SiC衬底（20）并排布置在基础衬底（10）的主表面上并且沿着该主表面布置。此外，SiC衬底（20）中的每一个具有与基础衬底（10）相反并且相对与{0001}面具有20°或更小的偏离角的主表面（20A）。

Description

碳化硅衬底
技术领域
本发明涉及一种碳化硅衬底，更具体地，涉及一种能够降低使用该碳化硅衬底制造半导体器件的成本的碳化硅衬底。
背景技术
近年来，为了实现高击穿电压、低损耗和在高温环境下利用半导体器件，已经开始采用碳化硅（SiC）作为用于半导体器件的材料。碳化硅是宽带隙半导体，具有比通常广泛用作用于半导体器件材料的硅更大的带隙。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件可具有高击穿电压、减小的导通电阻等。此外，有利地，与采用硅作为其材料的半导体器件的特性相比，采用碳化硅作为其材料的半导体器件具有即使在高温环境中也更少降低的特性。
在这种情况下，关于用于制造半导体器件的碳化硅晶体和碳化硅衬底的制造方法，已经进行了各种研究，并且已经提出了各种构想（例如，参见美国专利申请公开No.2006/0073707（专利文献1）、美国专利申请公开No.2007/0209577（专利文献2）和美国专利申请公开No.2006/0075958（专利文献3））。
引用列表
专利文献
PTL 1：美国专利申请公开No.2006/0073707
PTL 2：美国专利申请公开No.2007/0209577
PTL 2：美国专利申请公开No.2006/0075958
发明内容
技术问题
然而，在一个大气压下，碳化硅不具有液相。另外，其晶体生长温度为非常高的2000℃或更大。这使得很难控制和稳定生长条件。从而，很难使碳化硅单晶具有大直径同时维持高质量。因此，不容易获得具有大直径的高质量碳化硅衬底。制作这种具有大直径的碳化硅衬底的困难不仅导致碳化硅衬底的制造成本增加，而且使用该碳化硅衬底一批制造更少的半导体器件。从而，不利地，增加了半导体器件的制造成本。
鉴于这一点，本发明的目的是提供一种能够降低使用该碳化硅衬底的半导体器件的制造成本的碳化硅衬底。
解决问题的方案
根据本发明的碳化硅衬底包括：基础衬底，该基础衬底具有70mm或更大的直径；和多个SiC衬底，该SiC衬底每个都由单晶碳化硅制成并且在平面图中观察时并排布置在基础衬底上。SiC衬底中的每一个具有与基础衬底相反并且相对于{0001}面具有20°或更小的偏离角的主表面。
如上所述，很难使高质量碳化硅单晶具有大直径。为了解决这一点，在本发明的碳化硅衬底中，在具有大直径、即70mm或更大直径的基础衬底上，将每个都由单晶碳化硅制成的多个SiC衬底在平面图上观察时并排布置。从不同的角度解释，将该SiC衬底布置在基础衬底的主表面上并且沿着该主表面布置。
由此，例如，每个都是具有不足尺寸的、由高质量碳化硅单晶制成的多个SiC衬底可以并排布置在具有大直径并且由具有大缺陷密度的低质量碳化硅晶体制成的基础衬底上，或者并排布置在具有大直径并且由碳化硅之外的适当材料制成的基础衬底上。这种碳化硅衬底可以被处理为具有高质量SiC层并且具有大直径的衬底。通过使用这种碳化硅衬底，可以提高半导体器件的制造工艺的效率。此外，在本发明的碳化硅衬底中，与基础衬底相反的SiC衬底中的每一个的主表面相对于{0001}面具有20°或更小的偏离角。从而，在制造半导体器件的工艺中，可以容易地在SiC衬底的主表面上形成外延生长层，同时抑制表面缺陷的产生。
同样，根据本发明的碳化硅衬底，可以提供一种能够降低使用该碳化硅衬底制造半导体器件的成本的碳化硅衬底。
应该注意，为了提高制造半导体器件的工艺的效率，优选的是，多个SiC衬底中的相邻的SiC衬底彼此接触布置。更优选地，例如，多个SiC衬底优选地以矩阵的形式彼此接触布置。此外，相邻的SiC衬底中的每一个优选具有与SiC衬底的主表面基本垂直的端表面。通过这种方式，可以容易地制造碳化硅衬底。这里，例如，当端表面和主表面形成不小于85°且不大于95°的角度时，可以确定端表面和主表面彼此基本垂直。
在碳化硅衬底中，基础衬底和SiC衬底中的每一个可以彼此接触。从而，例如，即使使用该碳化硅衬底制造电流在碳化硅衬底的厚度方向上流动的垂直型半导体器件时，电流也可以在SiC衬底和基础衬底之间直接流动。
在碳化硅衬底中，基础衬底可以由碳化硅制成。这实现了减小在SiC衬底和基础衬底之间的诸如线性膨胀系数的物理性质差异。结果，可以获得在制造半导体器件的工艺中稳定的碳化硅衬底。应该注意，基础衬底可以由单晶碳化硅制成，或者可以由多晶碳化硅（包括碳化硅烧结体）制成。
在该碳化硅衬底中，晶体在基础衬底和SiC衬底中的每一个之间可以是不连续的。通过这种方式，可以自由选择构成SiC衬底的晶体和构成基础衬底的晶体的组合。应该注意，晶体不连续的状态指的是基础衬底由单晶碳化硅制成，并且在多个SiC衬底和基础衬底彼此接触的表面上，SiC衬底中的每一个的面取向和基础衬底的面取向彼此不同的状态；或者是基础衬底由多晶碳化硅制成的状态。
在该碳化硅衬底中，缺陷在基础衬底和SiC衬底中的每一个之间可以是不连续的。通过这种方式，阻止基础衬底中的缺陷传播到SiC衬底中，由此即使采用相对低质量（即，具有相对更多的缺陷）的基础衬底，也可以维持高质量（即，具有更少的缺陷）的SiC衬底。
在该碳化硅衬底中，基础衬底可以具4英寸或更大的直径。通过这种方式，制造半导体器件的工艺能够变得更有效。
在该碳化硅衬底中，SiC衬底中的每一个的与基础衬底相反的主表面相对于{0001}面可以具有5°或更大的偏离角。这有利于在制造半导体器件的工艺中，在SiC衬底上形成外延生长层期间的台阶流动生长（step-flow growth），从而阻止台阶聚并的发生。
此外，SiC衬底中的每一个可以具有1cm-2或更小的微管密度。此外，SiC衬底可以具有1×104cm-2或更小的位错密度。此外，SiC衬底可以具有0.1cm-1或更小的堆垛层错密度。通过采用这种高质量的SiC衬底，在SiC衬底上可以容易地形成高质量的外延生长层。此外，SiC衬底可以具有5×1018cm-3或更小的杂质浓度。通过这种方式，可以容易地获得缺陷少的高质量SiC衬底。
本发明的有利效果
从上面的描述明显的，根据本发明的碳化硅衬底，能够提供一种能够降低使用该碳化硅衬底的半导体器件的制造成本的碳化硅衬底。
附图说明
图1是示出碳化硅衬底的结构的示意性横截面图。
图2是示意性示出用于制造碳化硅衬底的方法的流程图。
图3是示意性示出用于制造碳化硅衬底的另一种方法的流程图。
图4是用于示出用于制造碳化硅衬底的方法的示意性横截面图。
图5是用于示出用于制造碳化硅衬底的方法的示意性横截面图。
图6是用于示出用于制造碳化硅衬底的方法的示意性横截面图。
图7是示出碳化硅衬底的另一种结构的示意性横截面图。
图8是示意性示出用于制造图7的碳化硅衬底的方法的流程图。
图9是示出碳化硅衬底的再一种结构的示意性横截面图。
图10是示意性示出用于制造图9的碳化硅衬底的方法的流程图。
图11是示出垂直型MOSFET的结构的示意性横截面图。
图12是示意性示出用于制造垂直型MOSFET的方法的流程图。
图13是用于示出用于制造垂直型MOSFET的方法的示意性横截面图。
图14是用于示出用于制造垂直型MOSFET的方法的示意性横截面图。
图15是用于示出用于制造垂直型MOSFET的方法的示意性横截面图。
具体实施方式
下面参考附图描述本发明的实施例。应该注意，在下面提到的图中，相同或相应的部分赋予相同的附图标记，并且不再重复描述。此外，在本说明书中，单个取向用[]表示，取向群（group orientation）用<>表示，并且单个面用（）表示，而面群（group plane）用{}表示。另外，负指数应当是通过在数字上方放置“-”（横线）来结晶学地表示，但是在本说明书中通过在数字前面放置负号来表示。
（第一实施例）
首先，下面描述作为本发明的一个实施例的第一实施例。参考图1，本实施例中的碳化硅衬底1包括：基础衬底10，其由碳化硅（例如，单晶碳化硅）形成，具有70mm或更大的直径；和多个SiC衬底20，每个都由单晶碳化硅制成，并且当从平面图中观察时并排布置在基础衬底10上。SiC衬底20中的每一个都具有与基础衬底10相反的主表面20A，并且相对于{0001}面具有20°或更小的偏离角。
在本实施例的碳化硅衬底1中，每个都由单晶碳化硅制成的多个SiC衬底20在平面图中观察时并排布置在具有大直径、即70mm或更大直径的基础衬底10上。因此，例如，每个都是尺寸不足的多个高质量SiC衬底可以并排布置在具有大直径并且由具有大缺陷密度的低质量碳化硅晶体制成的基础衬底10上。从而，可以将碳化硅衬底1处理为大直径且具有高质量SiC层的衬底。利用这种碳化硅衬底1允许有效的半导体器件的制造工艺。
此外，SiC衬底20中的每一个的与基础衬底10相反的主表面20A相对于{0001}面具有20°或更小的偏离角。从而，在制造半导体器件的工艺中，可以很容易地在SiC衬底20的主表面20A上形成外延生长层，同时抑制表面缺陷的产生。
由此，本实施例中的碳化硅衬底1是能够降低使用该碳化硅衬底的半导体器件的制造成本的碳化硅衬底。
此外，在本实施例的碳化硅衬底1中，如图1所示，基础衬底10和SiC衬底20彼此连接。从而，即使在使用碳化硅衬底1制造垂直型半导体器件时，电流也可以在SiC衬底20和基础衬底10之间直接流动。
此外，在本实施例的碳化硅衬底1中，基础衬底10由碳化硅制成。这使得在SiC衬底20和基础衬底10之间的诸如线性膨胀系数的物理性质的差异减小。结果，在包括将碳化硅衬底1加热到高温度的步骤的半导体器件制造工艺中，碳化硅衬底1是稳定的。
这里，在碳化硅衬底1中，晶体在基础衬底10和SiC衬底20之间可以是不连续的。通过这种方式，可以自由选择构成SiC衬底20的晶体和构成基础衬底10的晶体的组合。
此外，在碳化硅衬底1中，缺陷在基础衬底10和SiC衬底20之间可以是不连续的。通过这种方式，可以阻止基础衬底10中的缺陷传播到SiC衬底20中，由此即使采用相对低质量的基础衬底10，也可以维持高质量的SiC衬底20。
此外，在碳化硅衬底1中，基础衬底10优选具有4英寸或更大、更优选地6英寸或更大的直径。通过这种方式，制造半导体器件的工艺能够变得更有效。
此外，在碳化硅衬底1中，SiC衬底20的主表面20A相对于{0001}面可以具有5°或更大的偏离角。这有利于在制造半导体器件的工艺中，在SiC衬底20上形成外延生长层期间的台阶流动生长。同时，SiC衬底20的主表面20A相对于{0001}面可以具有小于10°的偏离角。这在半导体器件的制造工艺中，进一步有利于在SiC衬底20的主表面20A上形成外延生长层，同时抑制表面缺陷的产生。
下面描述用于制造上述碳化硅衬底1的示例性方法。参考图2，在用于制造本实施例中的碳化硅衬底的方法中，首先，执行衬底制备步骤作为步骤（S10）。在该步骤（S10）中，例如，制备由碳化硅形成的基础衬底10和每个都由单晶碳化硅形成的多个SiC衬底20。SiC衬底20中的每一个具有其主表面，该主表面将成为通过该制造方法获得的碳化硅衬底1的主表面20A（见图1）。因此，在这种情况下，根据主表面20A的期望面取向，选择SiC衬底20的主表面的面取向。例如，这里制备的是具有相对于{0001}面具有大约8°的偏离角的主表面的SiC衬底20。同时，采用杂质浓度大于例如2×1019cm-3的衬底作为基础衬底10。同时，对于每个SiC衬底20，例如，采用具有大于5×1018cm-3且小于2×1019cm-3的杂质浓度的衬底。
接下来，执行衬底平滑步骤作为步骤（S20）。在该步骤（S20）中，例如，通过抛光平滑基础衬底10和SiC衬底20的各个主表面（连接表面）。在下述步骤（S30）中，主表面要彼此接触。应该注意，步骤（S20）不是必要步骤，但是如果执行，则能够减小彼此面对的基础衬底10和SiC衬底20之间的间隙，并相应地在它们之间提供均匀间隔。从而，在下述步骤（S40）中，在连接表面内的反应（连接）将会提高均匀性。这允许基础衬底10和SiC衬底20更可靠地彼此连接。为了更可靠地将基础衬底10和SiC衬底20彼此连接，上述连接表面优选具有小于100nm、更优选地小于50nm的表面粗糙度Ra。此外，通过将连接表面的表面粗糙度Ra设定为小于10nm，可以实现更可靠的连接。
接下来，执行堆叠步骤作为步骤（S30）。在步骤（S30）中，将多个SiC衬底20放置在基础衬底10的主表面10A上并与之接触，由此制作堆叠衬底。
接下来，执行连接步骤作为步骤（S40）。在步骤（S40）中，通过加热该堆叠衬底，将基础衬底10和SiC衬底20彼此连接。通过上述工艺，可以容易地制造第一实施例中的碳化硅衬底1。
这里，在步骤（S30）中制作的堆叠衬底中，形成在基础衬底10和SiC衬底20之间的间隙优选为100μm或更小。即使在基础衬底10和SiC衬底20中的每一个都具有高表面平滑度时，基础衬底10和SiC衬底20中的每一个都会具有轻微翘曲、起伏等。这造成在堆叠衬底中在基础衬底10和每个SiC衬底20之间形成了间隙。当该间隙超过100μm时，在基础衬底10和SiC衬底20之间的连接状态会变得不均匀。考虑到这一点，通过将基础衬底10和SiC衬底20之间的间隔设定为不大于100μm，基础衬底10和SiC衬底20可以更可靠地彼此均匀连接。
此外，在上述步骤（S40）中，优选将堆叠衬底加热到落入等于或高于碳化硅升华温度的温度范围内。这允许基础衬底10和SiC衬底20彼此更可靠地连接。具体地，在堆叠衬底中，通过将在基础衬底10和SiC衬底20之间的间隙设定为100μm或更小，借助SiC的升华，可以实现其间的均匀连接。
此外，步骤（S40）中，用于堆叠衬底的加热温度优选不小于1800℃且不大于2500℃。如果加热温度低于1800℃，则需要花费长时间来连接基础衬底10和SiC衬底20，这导致在制造碳化硅衬底1时的效率降低。另一方面，如果加热温度超过2500℃，基础衬底10和SiC衬底20的表面变得粗糙，这造成在要制作的碳化硅衬底1中产生多样性的晶体缺陷。为了提高制造效率，同时进一步抑制在碳化硅衬底1中产生缺陷，步骤（S40）中用于堆叠衬底的加热温度优选地设定为不小于1900℃且不高于2100℃。此外，步骤（S40）中加热时的气氛优选是惰性气体气氛。惰性气体气氛更优选地包含选自由氩、氦和氮组成的组中的至少一种。
（第二实施例）
下面描述本发明的另一个实施例，即，第二实施例。参考图1，第二实施例中的碳化硅衬底1具有与第一实施例中的碳化硅衬底1基本相同的结构并且提供基本相同的效果。然而，第二实施例中的碳化硅衬底1在其制造方法方面与第一实施例中的碳化硅衬底的不同。
参考图3，在用于制造第二实施例中的碳化硅衬底1的方法中，首先，执行衬底制备步骤作为步骤（S10）。在步骤（S10）中，如第一实施例，制备多个SiC衬底，并且制备由碳化硅制成的材料衬底。
接下来，参考图3，执行紧密布置步骤作为步骤（S50）。在步骤（S50）中，参考图4，通过彼此面对布置的第一加热器81和第二加热器82分别保持每个SiC衬底20和材料衬底11。通过这样做，SiC衬底20和材料衬底11彼此靠近布置，使它们的主表面彼此相对，并且其间夹有不小于1μm且不大于1cm的间隔，例如，在其间夹有大约1mm的间隔。
接下来，执行升华步骤作为步骤（S60）。在步骤（S60）中，通过第一加热器81，将SiC衬底20加热到预定的衬底温度。此外，通过第二加热器82，将材料衬底11加热到预定的材料温度。在这种情况下，使材料衬底11加热达到材料温度，由此从材料衬底的表面升华SiC。另一方面，将衬底温度设定为低于材料温度。具体地，例如，将衬底温度设定为比材料温度低不小于1℃且不大于100℃。例如，衬底温度为不小于1800℃且不大于2500℃。从而，如图5所示，以气体形式从材料衬底11升华的SiC到达SiC衬底20的表面，并因此固化在该表面上，由此形成基础衬底（基本层）10。通过维持这种状态，如图6所示，将构成材料衬底11的所有SiC升华，并转移到SiC衬底20的表面上。从而，完成了步骤（S60），由此完成了图1所示的碳化硅衬底1。
（第三实施例）
下面描述本发明的再一个实施例，即，第三实施例。参考图7，第三实施例中的碳化硅衬底1具有与第一实施例中的碳化硅衬底1相同的结构并提供基本相同的效果。然而，第三实施例中的碳化硅衬底1与第一实施例中的碳化硅衬底1的不同在于：在基础衬底10和每个SiC衬底20之间提供用作中间层的SiC连接层40。
也就是，在第三实施例的碳化硅衬底1中，在基础衬底10和SiC衬底20之间设置SiC连接层40，作为由碳化硅制成的中间层。然后，将基础衬底10和SiC衬底20通过该SiC连接层40彼此连接。由此存在的SiC连接层40有利于制作其中将基础衬底10和SiC衬底20彼此堆叠的碳化硅衬底1。
下面描述用于制造第三实施例中的碳化硅衬底1的方法。参考图8，在用于制造第三实施例的碳化硅衬底1的方法中，以与第一实施例相同的方式，执行衬底制备步骤作为步骤（S10），以制备基础衬底10和多个SiC衬底20。
接下来，执行Si层形成步骤作为步骤（S11）。在该步骤（S11）中，例如，在步骤（S10）中制备的基础衬底10的一个主表面上形成具有大约100nm厚度的Si层。例如，可以使用溅射方法形成该Si层。
接下来，执行堆叠步骤作为步骤（S30）。在该步骤（S30）中，将在步骤（S10）中制备的多个SiC衬底20当从平面图中观察时并排放置在于步骤（S11）中形成的Si层上。通过这种方式，获得了其中SiC衬底20设置在基础衬底10上方，并且Si层夹在其间的堆叠衬底。
接下来，执行加热步骤作为步骤（S70）。在该步骤（S70）中，例如，在氢气和丙烷气体的混合气体气氛中，在1×103Pa的压力下，在大约1500℃的温度下，将在步骤（S30）中制作的堆叠衬底加热大约3小时。从而，由于主要从基础衬底10和SiC衬底20的扩散而将碳提供到Si层，由此形成了SiC连接层40，如图9所示。从而，可以容易地制造第三实施例的碳化硅衬底1，其中基础衬底10和SiC衬底20通过SiC连接层40彼此连接。
（第四实施例）
下面描述本发明的又一个实施例，即，第四实施例。参考图9，第四实施例中的碳化硅衬底1具有与第一实施例中的碳化硅衬底1基本相同的结构并且提供基本相同的效果。然而，第四实施例中的碳化硅衬底1与第一实施例的不同在于：在基础衬底10和每个SiC衬底20之间提供了用作中间层的欧姆接触层50。
也就是，在第四实施例的碳化硅衬底1中，在基础衬底10和SiC衬底20之间设置欧姆接触层50，作为通过硅化金属层的至少一部分形成的中间层。然后，将基础衬底10和SiC衬底20通过该欧姆接触层50彼此连接。由此存在的欧姆接触层50有利于制作其中将基础衬底10和SiC衬底20彼此堆叠的碳化硅衬底1。
下面描述用于制造第四实施例中的碳化硅衬底1的方法。参考图10，在用于制造第四实施例中的碳化硅衬底1的方法中，以与第一实施例相同的方式，执行衬底制备步骤作为步骤（S10），以制备基础衬底10和多个SiC衬底20。
接下来，执行金属层形成步骤作为步骤（S12）。在该步骤（S12）中，例如，通过在步骤（S10）中制备的基础衬底10的一个主表面上沉积金属来形成金属层。该金属层包括当加热时形成硅化物的金属，诸如选自镍、钼、钛、铝和钨中的至少一种或更多种。
接下来，执行堆叠步骤作为步骤（S30）。在该步骤（S30）中，将在步骤（S10）中制备的多个SiC衬底20放置在于步骤（S12）中形成的金属层上。通过这种方式，获得了其中SiC衬底20设置在基础衬底10上方，并且金属层夹在其间的堆叠衬底。
接下来，执行加热步骤作为步骤（S70）。在该步骤（S70）中，例如，在诸如氩的惰性气体气氛中将在步骤（S30）中制作的堆叠衬底加热到大约1000℃。通过这种方式，硅化金属层的至少一部分（与基础衬底10接触的区域和与SiC衬底接触的区域），形成欧姆接触层50。从而，可以容易地制造第五实施例的碳化硅衬底1，其中基础衬底10和SiC衬底20通过欧姆接触层50彼此连接。
应该注意，已经说明了在第四和第五实施例中的每一个中，采用SiC连接层40或欧姆接触层50用于中间层，但是该中间层不限于此。例如，可以采用碳粘合剂、或由结构中包含硅原子和碳原子的有机化合物制成的且通过热处理形成为碳化硅的SiC相关的粘合剂来代替这些。此外，可以借助加热并压制的方式连接基础衬底10和SiC衬底20。
应该注意，在上述实施例的每一个中采用的基础衬底10可以由各种材料制成。例如，在基础衬底10由碳化硅制成的情况下，基础衬底10可以是烧结体、非晶、多晶和单晶中的任意一种。在基础衬底10由单晶形成的情况下，其面对SiC衬底20的主表面10A可以对应于{0001}面，或者相对于{0001}面具有偏离角。在这种情况下，可以适当设定偏离角，并且例如，可以设定为2°或更小，更具体地，1°或2°。此外，主表面10A可以对应于Si面侧的面或者C面侧的面。这里，术语“Si面侧的面”指的是相对于Si面、即（0001）面形成小于90°的角的面。另一方面，术语“C面侧的面”指的是相对于C面、即（000-1）面形成小于90°的角的面。
此外，在上述实施例的每一个中的每个SiC衬底20都是由单晶碳化硅制成的。此外，与基础衬底10相反的主表面20A可以对应于{0001}面，或者可以相对于{0001}面具有偏离角。在这种情况下，可以适当设定偏离角，例如，可以设定为8°或更小，更具体地，8°或4°。替代地，可以将偏离角设定为4°或更小，诸如3°或2°。此外，主表面20A可以对应于Si面侧的面或C面侧的面。
（第五实施例）
作为第五实施例，下面描述使用本发明的上述碳化硅衬底制作的一个示例性半导体器件。参考图11，根据本发明的半导体器件101是垂直型DiMOSFET（双注入MOSFET），并且具有衬底102、缓冲层121、击穿电压保持层122、p区123、n+区124、p+区125、氧化物膜126、源电极111、上部源电极127、栅电极110和形成在衬底102的背侧表面上的漏电极112。具体地，由碳化硅制成的缓冲层121形成在由n型导电性的碳化硅制成的衬底102的前侧表面上。使用本发明的碳化硅衬底、包括在第一至第四实施例中的每一个中描述的碳化硅衬底1作为衬底102。在采用第一至第四实施例中的每一个中的碳化硅衬底1的情况下，在碳化硅衬底1的SiC衬底20上形成缓冲层121。缓冲层121具有n型导电性，并且具有例如0.5μm的厚度。此外，在缓冲层121中的具有n型导电性的杂质具有例如5×1017cm-3的浓度。击穿电压保持层122形成在缓冲层121上。击穿电压保持层122由n型导电性的碳化硅制成，并且具有例如10μm的厚度。此外，击穿电压保持层122包括浓度例如为5×1015cm-3的n型导电性的杂质。
击穿电压保持层122具有其中形成有p型导电性的p区123并且p区123之间存在间隔的表面。在p区123中的每一个中，n+区124形成在p区123的表面层。此外，p+区125形成在与n+区124相邻的位置上。氧化物膜126形成为在一个p区123中的n+区124、p区123、两个p区123之间的击穿电压保持层122的暴露部分、另一个p区123和该另一个p区123中的n+区124上延伸。栅电极110形成在氧化物膜126上。此外，源电极111形成在n+区124和p+区125上。上部源电极127形成在源电极111上。而且，漏电极112形成在衬底102的背侧表面上，即，在与其上形成有缓冲层121的前侧表面相反的表面上。
在本实施例的半导体器件101中，采用本发明的碳化硅、诸如第一至第四实施例中的每一个中描述的碳化硅衬底1作为衬底102。也就是，半导体器件101包括：用作碳化硅衬底的衬底102；形成在衬底102上和上方的、两者都用作外延生长层的缓冲层121和击穿电压保持层122；和形成在击穿电压保持层122上的源电极111。此外，衬底102是本发明的碳化硅衬底，诸如碳化硅衬底1。这里，如上所述，本发明中的碳化硅衬底能够降低在使用碳化硅衬底制造半导体器件时的成本。因此，以降低的制造成本来制造半导体器件101。
参考图12-图15，下面描述图11中所示的用于制造半导体器件101的方法。参考图12，首先，执行衬底制备步骤（S110）。这里制备的例如是由碳化硅制成的并且具有相对于（0001）面具有大约8°的偏离角的主表面的衬底102（见图13）。制备本发明的碳化硅衬底、包括第一实施例至第四实施例中的每一个中描述的碳化硅衬底1作为衬底102。
可以采用具有n型导电性并且具有0.02Ωcm衬底电阻的衬底作为衬底102（见图13）。
接下来，如图12所示，执行外延层形成步骤（S120）。具体地，在衬底102的前侧表面上形成缓冲层121。该缓冲层121形成在用作衬底102的碳化硅衬底1的SiC衬底20上（见图1、图7和图9）。形成由n型导电性的碳化硅制成并且具有例如0.5μm厚度的外延生长层作为缓冲层121。例如，缓冲层121具有5×1017cm-3的浓度的导电杂质。然后，在缓冲层121上形成击穿电压保持层122，如图13所示。作为击穿电压保持层122，通过外延生长形成由n型导电性的碳化硅制成的层。击穿电压保持层122可以具有例如10μm的厚度。此外，击穿电压保持层122包括例如5×1015cm-3的浓度的n型导电性的杂质。
接下来，如图12所示，执行注入步骤（S130）。具体地，使用通过光刻和蚀刻形成的氧化物膜作为掩膜，将p型导电性的杂质注入到击穿电压保持层122中，由此形成p区123，如图14所示。此外，在移除如此使用的氧化物膜之后，通过光刻和蚀刻形成具有新图案的氧化物膜。使用该氧化物膜作为掩膜，将n型导电性的导电杂质注入到预定区域中以形成n+区124。以类似方式，注入p型导电性的导电杂质以形成p+区125。结果，获得了图14中所示的结构。
在该注入步骤之后，执行活化退火工艺。该活化退火工艺可以在例如采用氩气作为环境气体、将加热温度设定在1700℃下并且将加热时间设定在30分钟的条件下执行。
接下来，执行栅极绝缘膜形成步骤（S140），如图12所示。具体地，如图15所示，形成氧化物膜126以覆盖击穿电压保持层122、p区123、n+区124和p+区125。例如，可以执行干氧化（热氧化）作为用于形成氧化物膜126的条件。可以在将加热温度设定在1200℃并且将加热时间设定在30分钟的条件下执行干氧化。
之后，执行氮退火步骤（S150），如图12所示。具体地，在一氧化氮（NO）的环境气体中执行退火工艺。用于该退火工艺的温度条件例如如下：加热温度为1100℃并且加热时间为120分钟。结果，将氮原子引入到氧化物膜126与设置在氧化物膜126下方的击穿电压保持层122、p区123、n+区124和p+区125中的每一个之间的界面附近中。此外，在使用一氧化氮的环境气体的退火步骤之后，可以使用为惰性气体的氩气（Ar）气体执行另外的退火。具体地，使用氩气的环境气体，可以在将加热温度设定在1100℃并且将加热时间设定在60分钟的条件下执行另外的退火。
接下来，如图12所示，执行电极形成步骤（S160）。具体地，参考图11，形成栅电极110、源电极111、漏电极112和上部源电极127，以完成半导体器件101。
应该注意，在第五实施例中，示出了垂直型MOSFET作为使用本发明的碳化硅衬底可以制作的一个示例性半导体器件，但是可以制作的半导体器件并不限于此。例如，使用本发明的碳化硅衬底可以制作各种类型的半导体器件，诸如JFET（结型场效应晶体管）、IGBT（绝缘栅双极型晶体管）和肖特基二极管。
此外，本发明的碳化硅衬底可以用于制作第五实施例中如上所述的半导体器件。换句话说，在本发明的半导体器件中，在本发明的碳化硅衬底上形成外延生长层作为有源层。更具体地，本发明的半导体器件包括：本发明的碳化硅衬底；形成在碳化硅衬底上的外延生长层；和形成在外延生长层上的电极。也就是说，本发明的半导体器件包括：基础衬底；由单晶碳化硅制成的并且设置在基础衬底上的SiC衬底；形成在SiC衬底上的外延生长层；和形成在外延层上的电极。此外，SiC衬底的与基础衬底相反的主表面相对于{0001}面具有20°或更小的偏离角。
这里公开的实施例在任何方面都是说明性的和非限制性的。本发明的范围由权利要求项来限定，而不是通过上述实施例来限定，并且旨在包括与权利要求项等同的范围和意义内的任何修改。
工业适用性
本发明的碳化硅衬底有利地具体可应用于为实现降低制造成本所需的、用于制造半导体器件的碳化硅衬底。
附图标记列表
1：碳化硅衬底；10：基础衬底；10A：主表面；11：材料衬底；20：SiC衬底；20A：主表面；40：SiC连接层；50：欧姆接触层；81：第一加热器；82：第二加热器；101：半导体器件；102：衬底；110：栅电极；111：源电极；112：漏电极；121：缓冲层；122：击穿电压保持层；123：p区；124：n+区；125：p+区；126：氧化物膜；127：上部源电极。
权利要求书(按照条约第19条的修改)
1.一种碳化硅衬底（1），包括：
基础衬底（10），所述基础衬底（10）具有70mm或更大的直径；和
多个SiC衬底（20），所述多个SiC衬底（20）每个都由单晶碳化硅制成并且在平面图中观察时并排布置在所述基础衬底上，
所述SiC衬底（20）中的每一个具有与所述基础衬底（10）相反并且相对于{0001}面具有20°或更小的偏离角的主表面（20A），
所述基础衬底由单晶碳化硅制成，并且
所述基础衬底具有面对所述SiC衬底中的每一个并且相对于{0001}面具有2°或更小的偏离角的主表面。
2.根据权利要求1所述的碳化硅衬底（1），其中所述SiC衬底（20）中的每一个和所述基础衬底（10）彼此接触。
3.根据权利要求1所述的碳化硅衬底（1），其中在所述SiC衬底（20）中的每一个和所述基础衬底（10）之间，晶体是不连续的。
4.根据权利要求3所述的碳化硅衬底（1），其中在所述SiC衬底（20）中的每一个和所述基础衬底（10）之间，缺陷是不连续的。
5.根据权利要求1所述的碳化硅衬底（1），其中所述基础衬底（10）具有4英寸或更大的直径。
6.根据权利要求1所述的碳化硅衬底（1），其中所述SiC衬底（20）中的每一个的与所述基础衬底（10）相反的所述主表面相对于{0001}面具有5°或更大的偏离角。

Claims (7)

1.一种碳化硅衬底（1），包括：
基础衬底（10），所述基础衬底（10）具有70mm或更大的直径；和
多个SiC衬底（20），所述多个SiC衬底（20）每个都由单晶碳化硅制成并且在平面图中观察时并排布置在所述基础衬底上，
所述SiC衬底（20）中的每一个具有与所述基础衬底（10）相反并且相对于{0001}面具有20°或更小的偏离角的主表面（20A）。
2.根据权利要求1所述的碳化硅衬底（1），其中所述SiC衬底（20）中的每一个和所述基础衬底（10）彼此接触。
3.根据权利要求1所述的碳化硅衬底（1），其中所述基础衬底（10）由碳化硅制成。
4.根据权利要求3所述的碳化硅衬底（1），其中在所述SiC衬底（20）中的每一个和所述基础衬底（10）之间，晶体是不连续的。
5.根据权利要求4所述的碳化硅衬底（1），其中在所述SiC衬底（20）中的每一个和所述基础衬底（10）之间，缺陷是不连续的。
6.根据权利要求1所述的碳化硅衬底（1），其中所述基础衬底（10）具有4英寸或更大的直径。
7.根据权利要求1所述的碳化硅衬底（1），其中所述SiC衬底（20）中的每一个的与所述基础衬底（10）相反的所述主表面相对于{0001}面具有5°或更大的偏离角。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028181A (zh) * 2015-10-13 2018-05-11 住友电气工业株式会社 半导体堆叠体

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5814881B2 (ja) 2012-07-31 2015-11-17 株式会社東芝 トランジスタ及びその製造方法
US9349804B2 (en) * 2013-02-12 2016-05-24 Infineon Technologies Ag Composite wafer for bonding and encapsulating an SiC-based functional layer
JP6331634B2 (ja) * 2014-04-17 2018-05-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
DE112015006024B9 (de) * 2015-01-21 2025-04-24 Sumitomo Electric Industries, Ltd. Verfahren zum Herstellen eines Siliziumkarbid-Einkristalls, Siliziumkarbid-Einkristallsubstrat und Siliziumkarbid-Epitaxiesubstrat

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63260014A (ja) * 1986-12-09 1988-10-27 Sharp Corp 炭化珪素単結晶薄膜の形成方法
JPS63277596A (ja) * 1987-05-07 1988-11-15 Sharp Corp 炭化珪素単結晶の成長方法
JPH0322526A (ja) * 1989-06-20 1991-01-30 Sharp Corp 炭化珪素半導体装置の製造方法
JPH1187200A (ja) * 1997-09-05 1999-03-30 Toshiba Corp 半導体基板及び半導体装置の製造方法
CN1237272A (zh) * 1997-08-27 1999-12-01 松下电器产业株式会社 碳化硅衬底及其制造方法以及使用碳化硅衬底的半导体元件
JP2003527298A (ja) * 2000-03-13 2003-09-16 トゥー‐シックス・インコーポレイテッド タイル張りされた種結晶の相互成長による大型単結晶種結晶の作製
US6660084B1 (en) * 1999-09-06 2003-12-09 Sixon, Inc. Sic single crystal and method for growing the same
JP2009081352A (ja) * 2007-09-27 2009-04-16 Seiko Epson Corp 半導体基板の製造方法及び半導体基板
WO2010131568A1 (ja) * 2009-05-11 2010-11-18 住友電気工業株式会社 炭化珪素基板、半導体装置および炭化珪素基板の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102301043B (zh) * 2009-01-30 2014-07-23 新日铁住金株式会社 外延碳化硅单晶基板及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63260014A (ja) * 1986-12-09 1988-10-27 Sharp Corp 炭化珪素単結晶薄膜の形成方法
JPS63277596A (ja) * 1987-05-07 1988-11-15 Sharp Corp 炭化珪素単結晶の成長方法
JPH0322526A (ja) * 1989-06-20 1991-01-30 Sharp Corp 炭化珪素半導体装置の製造方法
CN1237272A (zh) * 1997-08-27 1999-12-01 松下电器产业株式会社 碳化硅衬底及其制造方法以及使用碳化硅衬底的半导体元件
JPH1187200A (ja) * 1997-09-05 1999-03-30 Toshiba Corp 半導体基板及び半導体装置の製造方法
US6660084B1 (en) * 1999-09-06 2003-12-09 Sixon, Inc. Sic single crystal and method for growing the same
JP2003527298A (ja) * 2000-03-13 2003-09-16 トゥー‐シックス・インコーポレイテッド タイル張りされた種結晶の相互成長による大型単結晶種結晶の作製
JP2009081352A (ja) * 2007-09-27 2009-04-16 Seiko Epson Corp 半導体基板の製造方法及び半導体基板
WO2010131568A1 (ja) * 2009-05-11 2010-11-18 住友電気工業株式会社 炭化珪素基板、半導体装置および炭化珪素基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028181A (zh) * 2015-10-13 2018-05-11 住友电气工业株式会社 半导体堆叠体

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