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CN109478569B - 碳化硅半导体装置以及碳化硅半导体装置的制造方法 - Google Patents

碳化硅半导体装置以及碳化硅半导体装置的制造方法 Download PDF

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CN109478569B
CN109478569B CN201780043817.9A CN201780043817A CN109478569B CN 109478569 B CN109478569 B CN 109478569B CN 201780043817 A CN201780043817 A CN 201780043817A CN 109478569 B CN109478569 B CN 109478569B
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Abstract

本申请说明书公开的技术涉及不使工艺吞吐量或者成品率恶化，而能够抑制碳化硅半导体装置的截止状态下的绝缘破坏的技术。本申请说明书公开的技术所涉及的碳化硅半导体装置具备：第1导电类型的漂移层(2)；贯通位错(TD)，贯通漂移层(2)而形成；以及第2导电类型的电场缓和区域(12)，设置于漂移层(2)的表层中的与贯通位错(TD)对应的位置。在此，电场缓和区域(12)是外延层。

Description

碳化硅半导体装置以及碳化硅半导体装置的制造方法
技术领域
本申请说明书公开的技术涉及碳化硅半导体装置以及碳化硅半导体装置的制造方法。
背景技术
在将碳化硅半导体装置、即具有碳化硅(SiC)层的半导体装置用作电力用半导体装置时，用于使其可靠性提高的研究正活跃地发展。
SiC自身由于具有高的绝缘破坏强度，所以碳化硅半导体装置中的绝缘破坏并非SiC层而易于在设置于其上表面的绝缘膜中产生。因此，为了确保碳化硅半导体装置的可靠性，防止绝缘膜的劣化是重要的。
特别，在如金属-氧化膜-半导体场效应晶体管(metal-oxide-semiconductorfield-effect transistor、即MOSFET)、以及绝缘栅极型双极性晶体管(insulated gatebipolar transistor、即IGBT)等，具有绝缘栅极构造的碳化硅半导体装置中，最好防止栅极绝缘膜的绝缘破坏。
作为实用的电力用半导体装置的SiC-MOSFET、或者IGBT通常具有隔着n型的漂移层相互相邻的p型的阱区域。漂移层中的介于阱区域之间的区域还被称为junction fieldeffect transistor(结型场效应晶体管，JFET)区域。
在MOSFET、或者IGBT处于截止状态时，对JFET区域的正上方的栅极绝缘膜施加高电场。因此，栅极绝缘膜的绝缘破坏在JFET区域上特别易于产生。因此，进行用于防止该绝缘破坏的研究。
例如，根据日本特开2011-060930号公报(专利文献1)，在相向的p阱区域之间，隔着n-层配置有p-区域。即，在JFET区域的栅极绝缘膜下形成有p-区域。
因此，在MOSFET成为截止状态时，JFET区域上部的耗尽化得到促进。因此，能够将施加到JFET区域上部的栅极绝缘膜的电场强度比未形成p-区域的情况抑制得更低。因此，对元件施加高电压的情况的栅极绝缘膜的破坏被抑制，栅极绝缘膜的可靠性提高。
另外，例如，根据日本特开2011-211020号公报(专利文献2)，在相互相邻的p体区域，配置有作为电场缓和层的p-区域。
另外，例如，根据日本特开2015-216348号公报(专利文献3)，指出在SiC层的JFET区域存在贯通位错(dislocation)的情况下，特别易于引起绝缘破坏。因此，在漂移层的表面中仅在存在贯通位错的区域中，配置有用于缓和电场的p型的电场缓和区域。由此，最担心破坏的部分的电场集中被积极地缓和，实现可靠性的提高。
现有技术文献
专利文献
专利文献1：日本特开2011-060930号公报
专利文献2：日本特开2011-211020号公报
专利文献3：日本特开2015-216348号公报
发明内容
在上述专利文献1、以及专利文献2公开的技术中，未特别指定形成于JFET区域的一部分的p型的电场缓和区域的厚度，但在假设形成有0.1μm以上并且0.4μm以下的厚度的p型的电场缓和区域的情况下，在MOSFET导通时载流子电子的移动被阻碍，导通电阻显著增大。
另外，在上述专利文献3公开的技术中，在形成p型的电场缓和区域时，注入Al离子。在此，在离子注入法中，已知注入离子在深的一侧形成尾部轮廓(tail profile)，越是使用高能量的深注入，其影响越显著。
在假设进行在0.1μm以上并且0.4μm以下的深度具有浓度峰值的Al离子注入的情况下，该尾部轮廓延伸至深度1μm以上并且2μm以下程度。
不存在贯通位错的区域的Al离子注入层需要全部去除，所以需要通过回蚀(etching-back)法等，去除上述1μm以上并且2μm以下的厚度的SiC层。即，为了完成其自对准工艺，需要为了在回蚀法等中不被去除，使存在贯通位错的区域的洼坑深度成为2μm以上程度。
使存在贯通位错的区域的洼坑深度成为如上述的范围的工艺极其没有效率，并且也难以确保高的面内均匀性。因此，工艺吞吐量、或者成品率显著恶化。
在制作更高耐压的SiC-MOSFET、或者IGBT时，该担心变得更深刻。其原因为，为了实现进一步的高耐压化，需要降低漂移层的掺杂浓度，所以上述尾部轮廓的影响波及至更深的区域。
因此，需要使利用回蚀法的SiC层的去除量更厚，而且使贯通位错区域的洼坑更深。即，使用Al离子注入法的制造方法在应用于特别是超高耐压的SiC-MOSFET、或者IGBT时极其没有效率，工艺吞吐量、或者成品率显著恶化。
本申请说明书公开的技术是为了解决如以上记载的问题而完成的，涉及不使工艺吞吐量或者成品率恶化，而能够抑制碳化硅半导体装置的截止状态下的绝缘破坏的技术。
本申请说明书公开的技术的第1方案具备：第1导电类型的漂移层；贯通位错，贯通所述漂移层而形成；以及第2导电类型的电场缓和区域，设置于所述漂移层的表层中的与所述贯通位错对应的位置，所述电场缓和区域是外延层。
另外，在本申请说明书公开的技术的第2方案中，准备具有从下表面到达上表面地形成的贯通位错的碳化硅层，在所述碳化硅层的上表面中的与所述贯通位错对应的位置，形成洼坑，在形成所述洼坑之后，使第2导电类型的碳化硅外延层在所述碳化硅层的上表面外延生长，通过在使埋入于所述洼坑的部分残留的同时，部分性地去除所述碳化硅外延层，形成电场缓和区域。
本申请说明书公开的技术的第1方案具备：第1导电类型的漂移层；贯通位错，贯通所述漂移层而形成；以及第2导电类型的电场缓和区域，设置于所述漂移层的表层中的与所述贯通位错对应的位置，所述电场缓和区域是外延层。根据这样的结构，第2导电类型的电场缓和区域是外延层，所以未形成第2导电类型的掺杂剂的尾部轮廓。因此，不使工艺吞吐量或者成品率恶化，而能够提高碳化硅半导体装置的截止状态下的可靠性。
另外，在本申请说明书公开的技术的第2方案中，准备具有从下表面到达上表面地形成的贯通位错的碳化硅层，在所述碳化硅层的上表面中的与所述贯通位错对应的位置，形成洼坑，在形成所述洼坑之后，使第2导电类型的碳化硅外延层在所述碳化硅层的上表面外延生长，通过在使埋入于所述洼坑的部分残留的同时，部分性地去除所述碳化硅外延层，形成电场缓和区域。根据这样的结构，通过外延生长法形成第2导电类型的电场缓和区域，所以未形成第2导电类型的掺杂剂的尾部轮廓。因此，不使工艺吞吐量或者成品率恶化，而能够提高碳化硅半导体装置的截止状态下的可靠性。
本申请说明书公开的技术所涉及的目的、特征、方案、以及优点通过以下所示的详细的说明和附图将变得更加明确。
附图说明
图1是部分性地例示本实施方式的碳化硅半导体装置、具体而言MOSFET中的部件单元的结构的部分剖面图。特别是例示不存在贯通位错的区域中的结构的图。
图2是部分性地例示本实施方式的碳化硅半导体装置、具体而言MOSFET中的部件单元的结构的部分剖面图。特别是例示存在贯通位错的区域中的结构的图。
图3是用于说明本实施方式的MOSFET的制造方法的部分剖面图。
图4是用于说明本实施方式的MOSFET的制造方法的部分剖面图。
图5是用于说明本实施方式的MOSFET的制造方法的部分剖面图。
图6是用于说明本实施方式的MOSFET的制造方法的部分剖面图。
图7是用于说明本实施方式的MOSFET的制造方法的部分剖面图。
图8是用于说明本实施方式的MOSFET的制造方法的部分剖面图。
图9是用于说明本实施方式的MOSFET的制造方法的部分剖面图。
图10是用于说明本实施方式的MOSFET的制造方法的部分剖面图。
图11是用于说明本实施方式的MOSFET的制造方法的部分剖面图。
图12是用于说明本实施方式的MOSFET的制造方法的部分剖面图。
图13是用于说明本实施方式的MOSFET的制造方法的部分剖面图。
图14是例示n型的MOS构造的耗尽模式TDDB特性的测定结果的图。
图15是例示针对具有与在图14中进行耗尽模式TDDB测定的元件相同的n型的MOS构造的元件测定积蓄模式TDDB特性的情况的测定结果的图。
图16是例示MOS构造破坏后的发光解析、和使用熔融KOH的贯通位错的观察结果的图。
图17是例示N掺杂分布iNR0、iNR1、iNR2、iNR3、以及iNR4的N浓度的图。
图18是例示iNR0、iNR1、iNR2、iNR3、以及iNR4中的电场的深度依赖性的图。
图19是例示“组A”的F＝63％中的寿命tBD的EOX依赖性的图。
图20是例示F＝63％中的寿命tBD的ESiC依赖性的图。
图21是例示F＝63％中的寿命tBD的ESiC依赖性的图。
图22是例示F＝63％中的寿命tBD的ESiC依赖性的图。
图23是例示F＝63％中的寿命tBD的ESiC依赖性的图。
图24是例示F＝63％中的寿命tBD的ESiC依赖性的图。
图25是例示F＝63％中的寿命tBD的ESiC依赖性的图。
图26是例示离子注入的分布(profile)的图。
图27是例示进行图26例示的分布的离子注入的情况的电场缓和效果的图。
图28是例示离子注入的分布的图。
图29是例示进行图28例示的分布的离子注入的情况的电场缓和效果的图。
图30是例示离子注入的分布的图。
图31是例示进行图30例示的分布的离子注入的情况的电场缓和效果的图。
图32是例示p型外延层的Al掺杂分布的图。
图33是例示进行图32例示的分布的p型外延层埋入的情况的电场缓和效果的图。
图34是例示p型外延层的Al掺杂分布的图。
图35是例示进行图34例示的分布的p型外延层埋入的情况的电场缓和效果的图。
图36是例示本实施方式的电场缓和区域的Al浓度和必要凹坑深度的折衷关系的图。
图37是例示以往的结构中的、电场缓和区域的Al浓度和必要凹坑深度的折衷关系的图。
图38是例示JFET电阻和实际使用寿命的折衷关系的图。
(附图标记说明)
1：SiC基板；2：漂移层；3：阱区域；4：源极区域；5：接触区域；6：栅极绝缘膜；7：栅电极；8：源电极；9：漏电极；10：热氧化膜；11：SiC外延层；12：电场缓和区域；30：SiC层；100：耗尽层；JR：JFET区域；S1：下表面；S2：上表面；TD：贯通位错；WJ：宽度。
具体实施方式
以下，参照添附的附图，说明实施方式。
此外，附图是概略地示出的图，为便于说明，适宜地进行结构的省略、或者结构的简化。另外，在不同的附图中分别示出的结构等的大小以及位置的相互关系未必正确地记载，而可适宜地变更。
另外，在以下所示的说明中，对同样的构成要素附加相同的符号而图示，关于它们的名称和功能也是同样的。因此，为了避免重复，有时省略关于它们的详细的说明。
另外，在以下记载的说明中，即使有时使用“上”、“下”、“侧”、“底”、“表”或者“背”等意味着特定的位置和方向的用语，但这些用语是为了使实施方式的内容易于理解而适宜地使用的，与实际上实施时的方向无关。
另外，在以下记载的说明中，即使有时使用“第1”、或者“第2”等序数，但这些用语是为了使实施方式的内容易于理解而适宜地使用的，不限定于通过这些序数可产生的顺序等。
<实施方式>
以下，说明本实施方式的碳化硅半导体装置、以及碳化硅半导体装置的制造方法。此外，在以下的说明中，设为第1导电类型是n型，第2导电类型是p型。
<关于碳化硅半导体装置的结构>
图1以及图2是部分性地例示本实施方式的碳化硅半导体装置、具体而言MOSFET中的部件单元的结构的部分剖面图。其中，图1是例示不存在贯通位错TD的区域中的结构的图。另一方面，图2是例示存在贯通位错TD的区域中的结构的图。
如图1以及图2例示，MOSFET具备作为碳化硅基板的SiC基板1、形成于SiC基板1的上表面的SiC层30、形成于SiC层30的上表面的栅极绝缘膜6、形成于栅极绝缘膜6的上表面的栅电极7、在未形成栅极绝缘膜6的SiC层30的上表面上形成的源电极8、以及形成于SiC基板1的下表面的漏电极9。
在此，如图2例示，在部件单元的JFET区域JR存在贯通位错TD的情况下，以包括贯通位错TD的上端的方式，配置于上表面S2的电场缓和区域12设置于漂移层2的表层、即JFET区域JR的表层。
SiC基板1是由SiC形成的n型(第1导电类型)的半导体基板。SiC基板1的n型杂质的浓度高于后述漂移层2的杂质浓度。因此，SiC基板1的电阻率低于漂移层2的电阻率。
SiC基板1具有单晶构造。SiC基板1的晶体构造为六方晶系，优选为多型4H。SiC基板1的表面、即图1以及图2中的SiC基板1的上表面的面方位是(0001)、或者(000-1)面。
SiC层30设置于SiC基板1的上表面。SiC层30具有与SiC基板1接触的下表面S1、和上表面S2。将下表面S1还称为第1面。另外，将上表面S2还称为与第1面相反的第2面。
SiC层30具备n型的漂移层2、形成于漂移层2的表层的p型(与第1导电类型不同的第2导电类型)的多个阱区域3、形成于阱区域3的表层的n型的多个源极区域4、形成于阱区域3的表层的p型的多个接触区域5、以及以包括贯通位错TD的上端的方式形成于漂移层2的表层的p型的电场缓和区域12。SiC层30的厚度例如是1μm以上并且100μm以下。
漂移层2部分性地形成上表面S2。漂移层2包括介于相互相邻的阱区域3之间的JFET区域JR。漂移层2的最大厚度与SiC层30的厚度对应，例如，是1μm以上并且100μm以下。
阱区域3与下表面S1离开、并且部分性地形成上表面S2。上表面S2中的阱区域3在源极区域4与JFET区域JR之间与栅极绝缘膜6直接接触。
JFET区域JR在上表面S2中，沿着阱区域3相互相邻的方向、即图1以及图2中的横向，具有宽度WJ。
源极区域4通过阱区域3与JFET区域JR隔开地配置。
接触区域5在上表面S2中与源极区域4接触。接触区域5通过从上表面S2延伸到SiC层30内而到达阱区域3内。即，形成接触区域5的深度比形成阱区域3的深度浅。
栅极绝缘膜6设置于SiC层30的上表面S2。栅极绝缘膜6具有使源极区域4的一部分、和接触区域5露出的开口部。栅极绝缘膜6具有覆盖漂移层2的部分、即在图1以及图2中覆盖JFET区域JR的部分。
栅电极7设置于包括形成贯通位错TD的位置的栅极绝缘膜6上。如图1以及图2例示，栅电极7以隔着栅极绝缘膜6，与阱区域3中的JFET区域JR与源极区域4之间的部分、和JFET区域JR分别相向的方式配置。
源电极8在SiC层30的上表面S2中，与源极区域4的一部分和接触区域5接触。源电极8是形成于SiC层30的上表面S2的欧姆电极。
漏电极9与SiC基板1的下表面接触。换言之，漏电极9隔着SiC基板1配置于SiC层30的下表面S1。
漏电极9是形成于SiC基板1的下表面的欧姆电极。换言之，漏电极9是经由SiC基板1与SiC层30欧姆接合的电极。
电场缓和区域12是在漂移层2的表层中的形成有贯通位错TD的部位埋入至少一部分而形成的。
<关于碳化硅半导体装置的制造方法>
接下来，参照图3至图13，说明本实施方式的MOSFET的制造方法。此外，图3至图13是用于说明本实施方式的MOSFET的制造方法的部分剖面图。图3至图13中的部分剖面图的视场与图1以及图2中的视场对应。
首先，如图3例示，准备具有(0001)面、或者(000-1)面的表面的SiC基板1。
接下来，通过SiC基板1的表面中的外延生长，形成SiC层30。由此，准备具有面对SiC基板1的下表面S1、和上表面S2的SiC层30。
SiC层30包括至少部分性地形成上表面S2的漂移层2。在图3中，SiC层30由漂移层2构成。换言之，该工序是准备漂移层2的工序。
在此，设为在漂移层2中，从漂移层2的下表面到达漂移层2的上表面形成贯通位错TD。
外延生长能够通过化学气相堆积(chemical vapor deposition、即CVD)法进行。SiC层30、在图3中特别是漂移层2的n型杂质浓度、即施主浓度例如是1×1015cm-3以上并且1×1018cm-3以下。
接下来，如图4例示，在SiC层30的上表面S2，形成热氧化膜10。具体而言，针对SiC基板1，例如，在700℃以上并且1400℃以下的范围的温度下进行热氧化处理。
热氧化膜10的厚度例如是10nm以上并且1000nm以下。此时，在贯通位错TD的附近的区域中，引起增速氧化，所以与无贯通位错TD的其他区域相比向漂移层2内更深地形成热氧化膜10。因此，存在贯通位错TD的位置附近的热氧化膜10的厚度大于不存在贯通位错TD的位置的热氧化膜10的厚度。
热氧化膜10是消耗由SiC构成的漂移层2而形成的。即，形成热氧化膜10之后的漂移层2和热氧化膜10的界面在存在贯通位错TD的位置成为凹形状。
接下来，如图5例示，通过湿蚀刻法去除热氧化膜10。由此，贯通位错TD所引起的洼坑PT形成于SiC层30的上表面S2。
湿蚀刻例如能够使用氢氟酸来进行。在图5的剖视中，洼坑PT的最宽的部位的宽度例如优选为5.0μm以下、更优选为0.1μm以上并且2.0μm以下。
此外，作为形成洼坑PT的手法，也可以通过在形成在图3中例示的漂移层2之后连续地进行氢气中的高温退火，以深度10nm以上并且1000nm以下对漂移层2的上表面S2进行干蚀刻。此时，在贯通位错TD的附近的区域中，漂移层2比不存在贯通位错TD的区域更快地被蚀刻。因此，贯通位错TD所引起的洼坑PT同样地形成。例如，在1300℃以上并且2000℃以下的范围的温度下，进行氢气中的高温退火。在使用该手法的情况下，图4例示的热氧化膜10的形成工序以及图5例示的热氧化膜10的去除工序都不需要。
接下来，如图6例示，通过向SiC层30的上表面S2上进行包含受主、即导电类型杂质的外延生长，在上表面S2，形成p型的SiC外延层11。p型的SiC外延层11包括成为图2中的电场缓和区域12的部分。受主的掺杂例如通过导入包含铝(Al)的气体的CVD法进行。
此外，掺杂的p型杂质的浓度、即受主浓度例如是1×1015cm-3以上并且1×1020cm-3以下的范围内。另外，p型的SiC外延层11的厚度成为不超过漂移层2的厚度的、例如0.1μm以上并且1.0μm以下。
另外，在该外延生长工艺中，以用p型的外延层埋入洼坑PT为目的，因此优选尽可能使横向的台阶流动生长(step-flow growth)促进。因此，作为在CVD工艺时使用的原料气体的流量比，例如与丙烷(C3H8)和单硅烷(SiH4)的流量比对应的C/Si比优选设定为比通常广泛使用的1.5以上并且2.5以下的范围低的范围。但是，在C/Si比成为0.5以下时，过剩的Si原子在基板表面凝集，易于形成被称为Si微滴(droplet)的缺陷，所以不优选。具体而言，在形成p型的SiC外延层11时，优选将C/Si比设定为0.5以上并且1.5以下的范围。
接下来，如图7例示，通过回蚀法、或者研磨法，使电场缓和区域12残留而将p型的SiC外延层11全部蚀刻，并且使洼坑PT平坦化。在此，在采用回蚀法的情况下，例如，考虑通过在上表面S2整体堆积氧化硅膜而形成蚀刻掩模，进而，经由蚀刻掩模进行干蚀刻。
接下来，如图8例示，形成隔开宽度WJ的间隔而相互相邻的阱区域3。为了形成阱区域3，首先，在上表面S2上形成抗蚀剂掩模(在此未图示)。
接下来，向上表面S2内，通过离子注入，添加p型杂质、即受主。之后，去除抗蚀剂掩模。这样，在漂移层2的表层形成阱区域3。
作为受主，例如，使用铝、硼、或者镓。注入的p型杂质的浓度、即受主浓度高于漂移层2的施主浓度，是例如1×1015cm-3以上并且1×1019cm-3以内的范围。另外，离子注入的深度成为不超过漂移层2的厚度的、例如0.5μm以上并且3μm以下。
接下来，如图9例示，在各个阱区域3的表层形成源极区域4。具体而言，首先，在上表面S2上形成抗蚀剂掩模(在此未图示)。接下来，向上表面S2中，通过离子注入，添加n型杂质(施主)。之后，去除抗蚀剂掩模。由此，在阱区域3内形成源极区域4。源极区域4比阱区域3更浅地形成。
作为施主，例如，使用氮、磷、或者砷。源极区域4的施主浓度例如是1×1018cm-3以上并且1×1020cm-3以下的范围内。另外，离子注入的深度小于阱区域3的深度，成为例如0.1μm以上并且2μm以下。
接下来，如图10例示，在各个阱区域3的表层，形成接触区域5。具体而言，首先，在上表面S2上形成抗蚀剂掩模(在此未图示)。接下来，向上表面S2中，通过离子注入，添加p型杂质、即受主。之后，去除抗蚀剂掩模。由此，在阱区域3内，形成与源极区域4邻接的接触区域5。
作为受主，例如，使用铝、硼、或者镓。注入的p型杂质的浓度、即受主浓度例如是1×1019cm-3以上并且1×1021cm-3以下的范围内。另外，离子注入的深度是0.1μm以上并且2.1μm以下。另外，离子注入的深度成为比源极区域4深的深度。
接下来，通过热处理装置，例如，在氩等非活性气体气氛中，在1300℃以上并且2100℃以下的范围中，对设置有形成有阱区域3、源极区域4、以及接触区域5的漂移层2、即SiC层30的SiC基板1进行退火。由此，离子注入的硼、铝、或者氮等杂质被电活性化。
接下来，如图11例示，通过上表面S2中的、700℃以上并且1400℃以下的范围的温度下的热氧化、或者利用CVD法等堆积法的层叠工艺，在SiC层30的上表面S2上形成栅极绝缘膜6。栅极绝缘膜6的膜厚例如是10nm以上并且200nm以下的范围内。
接下来，如图12例示，在栅极绝缘膜6的上表面，形成栅电极7。栅电极7在剖视中，其一方的端部(图12中的左端)配置于与相互相邻的源极区域4的一方(图12中的左侧的源极区域4)隔着栅极绝缘膜6而相向的位置。即，在俯视时，栅电极7的图12中的左端、和图12中的左侧的源极区域4重叠配置。
同样地，栅电极7在剖视中，其另一方的端部(图12中的右端)配置于与相互相邻的源极区域4的另一方(图12中的右侧的源极区域4)隔着栅极绝缘膜6而相向的位置。即，在俯视时，栅电极7的图12中的右端、和图12中的右侧的源极区域4重叠配置。
栅电极7的形成能够通过利用CVD法的多晶硅膜的堆积、和利用光刻以及蚀刻技术的构图形成。
接下来，如图13例示，形成源电极8。具体而言，首先，一边使形成有栅电极7的部位以及其周围残留，一边去除栅极绝缘膜6中的从源极区域4的表面的一部分到接触区域5的表面的部位。
然后，在SiC层30的上表面S2中的、由于上述栅极绝缘膜6的去除而露出的、从源极区域4的表面的一部分到接触区域5的表面的一部分的部位，形成源电极8。
作为源电极8的材料，例如，使用镍、钛、铝、钼、铬、铂、钨、钽、铌、硅、碳化钛、它们的氮化物、或者他们的合金等。
接下来，如图1以及图2例示，在SiC基板1的下表面形成漏电极9。作为漏电极9的材料，能够使用与源电极8的材料同样的材料。
接下来，为了使源电极8和与源电极8接触的碳化硅合金化，进行退火。同样地，为了使漏电极9和与漏电极9接触的碳化硅合金化，进行退火。
在上述退火中，例如，能够使用温度是950℃以上并且1000℃以下、处理时间是20秒以上并且60秒以下、升温速度是10℃/秒以上并且25℃/秒以下的退火条件。
通过以上的制造方法，制造图1以及图2例示的MOSFET。
<关于碳化硅半导体装置的动作>
接下来，说明本实施方式的MOSFET的、对漏电极9施加正电压而实际动作的情况。
在使沟道成为截止的状态下，例如，如图2例示，通过pn结的逆偏置，耗尽层100扩展到元件区域整体。在此，如图2例示，在以漂移层2的上表面为原点的坐标x中，将直至耗尽层100的下表面侧的端部的距离设为W1，将直至耗尽层100的上表面侧的端部的距离设为W2。这样耗尽层100扩大，所以源电极8与漏电极9之间被电绝缘。
此时，对栅电极7与漏电极9之间也施加与逆偏置大致相同的电压。在JFET区域JR中，漂移层2与栅极绝缘膜6接触，所以对JFET区域JR上的栅极绝缘膜6也施加高电场。
即，在MOSFET的截止状态下，JFET区域JR的n型的MOS构造成为耗尽状态，成为对栅极绝缘膜6施加逆向电场的状态。
<预备的试验>
本发明人评价对以往的n型的MOS构造施加逆偏置的耗尽模式TDDB(Time-Dependent Dielectric Breakdown，与时间相关的介电击穿)特性，根据其结果，着眼于需要改善截止状态下的栅极绝缘膜6的可靠性。以下对其进行详细说明。
图14是例示n型的MOS构造的、耗尽模式TDDB特性的测定结果的图。在图14中，横轴是寿命tBD，纵轴是通过函数F表示的值
[数学式1]
lnln{1/(1-F)}
。在此，ln表示对数。另外，F＝i/N。在此，N是评价样本数，i是从寿命短的样本依次与1、2、3…N对应的数。测定条件为应力温度230℃、逆向电场强度EOX＝6.0MV/cm。
直至破坏的寿命tBD的威布尔分布被明确地分类为作为短寿命的群组的“组A”、和作为长寿命的群组的“组B”。即，推测破坏模式由2个模式构成。
具体而言，“组B”是具有不依赖于外因的绝缘膜本来的寿命的本征破坏群，比其更早地导致破坏的“组A”是与绝缘膜本来的寿命不同的外因所引起的不良破坏群。
作为“组A”的不良破坏的原因的外因一般考虑为：工艺引起的原因、漂移层内的缺陷、栅极绝缘膜和漂移层的界面的缺陷等各种主要原因。
本发明人通过耗尽模式TDDB测定后的有无贯通位错的调查，发现在与“组A”相当的所有元件中，在隔着栅极绝缘膜与栅电极相向的漂移层的区域中存在贯通位错。
进而，通过图16上段例示的发光解析、和图16下段例示的使用熔融KOH的贯通位错的观察，确认与“组A”相当的元件的破坏部位和贯通位错TD的部位一致。在此，图16是例示MOS构造破坏后的发光解析、和使用熔融KOH的贯通位错的观察结果的图。在图16中，在上段，从左依次例示耗尽模式的“组A”的发光解析、耗尽模式的“组B”的发光解析、积蓄模式的发光解析。另外，在图16中，在下段，从左依次例示耗尽模式的“组A”的使用熔融KOH的贯通位错的情形、耗尽模式的“组B”的使用熔融KOH的贯通位错的情形、积蓄模式的使用熔融KOH的贯通位错的情形。
即，本发明人发现贯通位错具有使绝缘膜的耗尽模式TDDB寿命降低这样的特性。另外，本发明人发现形成于存在贯通位错的位置的绝缘膜在被施加逆向电场时局部地导致破坏。
另一方面，在MOSFET的导通状态下，JFET区域的n型的MOS构造成为积蓄状态，成为对栅极绝缘膜施加正向电场的状态。作为n型的MOS构造的一般的绝缘膜可靠性评价，被报告积蓄模式TDDB特性。
图15是例示针对具有与在图14中进行耗尽模式TDDB测定的元件相同的n型的MOS构造的元件测定积蓄模式TDDB特性的情况的测定结果的图。在图15中，横轴是寿命tBD，纵轴是通过函数F表示的值
[数学式2]
lnln{1/(1-F)}
。测定条件为应力温度230℃、正向电场强度EOX＝9.0MV/cm。
在积蓄模式TDDB特性中，威布尔分布成为直线状。因此，认为积蓄模式TDDB特性的破坏模式仅为本征破坏。即，认为绝缘膜的积蓄模式TDDB特性的破坏模式不依赖于贯通位错TD。
另外，如图16的右列例示，还确认在积蓄模式TDDB特性中在破坏的元件的破坏部位不存在贯通位错。
如以上所述，发明人发现贯通位错仅使绝缘膜的耗尽模式TDDB特性劣化。即，发现在截止状态的MOSFET中，存在贯通位错的位置的JFET区域上的绝缘膜易于局部地破坏。由此，判明为了提高MOSFET的绝缘膜可靠性，使在贯通位错部位上形成的栅极绝缘膜的耗尽模式TDDB特性提高是重要的。
接下来，通过将n型的MOS构造的N掺杂分布iNR的条件改变，准备能够调制同一逆向电场强度EOX设定时的、耗尽层中的SiC电场强度ESiC的MOS构造，进行耗尽模式TDDB评价。
图17是例示上述N掺杂分布iNR0、iNR1、iNR2、iNR3、以及iNR4的N浓度的图。在图17中，纵轴表示N浓度(cm-3)，横轴表示深度(μm)。
例如，在将EOX设定为6.0MV/cm的情况下，如图18，计算iNR0、iNR1、iNR2、iNR3、以及iNR4中的SiC电场强度ESiC的深度依赖性。在此，图18是例示iNR0、iNR1、iNR2、iNR3、以及iNR4中的电场的深度依赖性的图。在图18中，纵轴表示电场(MV/cm)，横轴表示深度(μm)。
如图18例示，特别在iNR4中，由于其高的掺杂浓度，耗尽层几乎不伸展，所以接近MOS界面的区域以外的SiC电场强度ESiC是0MV/cm。
图19是例示“组A”的F＝63％中的寿命tBD的EOX依赖性的图。在图19中，纵轴表示寿命tBD(s)，横轴表示EOX(MV/cm)。
如图19例示，在耗尽模式TDDB中得到的tBD-EOX特性较强地依赖于iNR。特别，在iNR4中，得到与在积蓄模式TDDB中得到的tBD-EOX特性几乎等同的特性。
由此，判明耗尽模式TDDB中的寿命tBD不仅是EOX而且还较强地依赖于ESiC。即，可知除了iNR4以外的耗尽模式TDDB的寿命tBD在等同的EOX中比积蓄模式TDDB的寿命tBD低的原因在于，由耗尽层中的SiC电场强度ESiC提供的应力因子引起的。
图20至图25是例示F＝63％中的寿命tBD的ESiC依赖性的图。在各个图中，纵轴表示寿命tBD(s)，横轴表示ESiC(MV/cm)。
在此，图20与从MOS界面起深度0.0μm处的ESiC对应。另外，图21与从MOS界面起深度0.1μm处的ESiC对应。
另外，图22与从MOS界面起深度0.2μm处的ESiC对应。另外，图23与从MOS界面起深度0.3μm处的ESiC对应。
另外，图24与从MOS界面起深度0.4μm处的ESiC对应。另外，图25与从MOS界面起深度0.5μm处的ESiC对应。
寿命tBD与从MOS界面起的深度是0.1μm以上并且0.4μm以下的ESiC存在相关关系。特别，与深度0.2μm以上并且0.3μm以下的ESiC最相关。
因此，发现从MOS界面起的深度是0.1μm以上并且0.4μm以下的ESiC、更严密而言、从MOS界面起的深度是0.2μm以上并且0.3μm以下的ESiC为决定寿命tBD的重要的因数。
根据此前的研究，推测上述破坏由于如以下的机理引起。即，在耗尽模式TDDB中，MOS界面的电位高于栅电极。因此，在栅极绝缘膜中产生电场。
通过该电场从栅电极稍微隧道泄漏的载流子电子在栅极绝缘膜内通过高电场被加速，进而注入到SiC侧。此时，得到高能量的载流子电子在SiC内引起冲击离子化，在MOS界面下发生空穴载流子。
该空穴通过耗尽层中的SiC电场被电场加速，获得高能量而碰撞到MOS界面、或者再注入到栅极绝缘膜内。因此，产生栅极绝缘膜的经时劣化。
该空穴载流子获得的能量由SiC电场强度ESiC决定，所以寿命tBD依赖于ESiC。在上述实验结果中，发现通过从MOS界面起的深度是0.1μm以上并且0.4μm以下的区域、更详细而言、从MOS界面起的深度是0.2μm以上并且0.3μm以下的ESiC提供给空穴载流子的能量是决定寿命tBD的重要的因数。进而，推测为该空穴易于集中到贯通位错，所以贯通位错正上方的栅极绝缘膜易于破坏。
因此，启示了为了实现针对耗尽模式、或者MOSFET的截止状态应力的寿命提高，需要在存在贯通位错的区域中，降低从MOS界面起的深度是0.1μm以上并且0.4μm以下的区域的ESiC。
<关于通过以上记载的实施方式产生的效果>
接下来，例示通过以上记载的实施方式产生的效果。此外，在以下的说明中，根据以上记载的实施方式例示的具体的结构记载该效果，但也可以在产生同样的效果的范围中，与本申请说明书例示的其他具体的结构置换。
在以往的MOSFET构造中，在漂移层和栅极绝缘膜接触的区域中存在贯通位错的情况下，在其附近产生应力的集中。另外，由于应力的集中，存在栅极绝缘膜导致局部破坏这样的问题。
为了解决该问题，提出了在JFET区域内的一部分，设置p型的电场缓和区域的构造。但是，在该构造中，与贯通位错的位置无关地，根据图案设计，形成p型的电场缓和区域。
在该情况下，在MOSFET导通时，在载流子电子从源极区域传导MOS沟道区域而流入到JFET区域时，电场缓和区域成为能量势垒。其结果，抑制电传导，所以存在导通电阻增大这样的问题。
另外，以往，还提出仅在存在贯通位错TD的位置，通过Al离子注入，设置电场缓和区域的MOSFET构造。但是，考虑在注入离子深的一侧形成尾部轮廓、以及不存在贯通位错的区域的注入层在后面全部去除，希望使注入深度尽可能浅。
图26、图28以及图30是例示离子注入的分布的图。在各个图中，纵轴表示Al浓度(cm-3)，横轴表示深度(μm)。
另外，图27、图29以及图31是例示进行离子注入的情况的电场缓和效果的图。在各个图中，纵轴表示ESiC(MV/cm)，横轴表示深度(μm)。
此外，图27是例示进行图26例示的分布的离子注入的情况的电场缓和效果的图。
另外，图29是例示进行图28例示的分布的离子注入的情况的电场缓和效果的图。
另外，图31是例示进行图30例示的分布的离子注入的情况的电场缓和效果的图。
在假设进行如图26例示的在深度0.05μm具有峰值的浅的离子注入的情况下，得到如图27例示的电场缓和效果，但必要的剂量变高，所以如图26中的Z所示，其结果在比深度1μm深的位置形成尾部轮廓。
如图28或者图30例示，通过提高离子注入能量，如对应的图29或者图31例示，能够降低为了得到电场缓和效果而所需的剂量。然而，如图28以及图30中的Z所示，尾部轮廓仍延伸至深度1μm程度或者2μm程度。
即，为了完成其自对准工艺，需要使存在贯通位错的区域的洼坑深度成为1μm以上、或者2μm以上。该工艺极其地没有效率，并且也难以确保高的面内均匀性，所以吞吐量或者成品率显著恶化。
图32以及图34是例示p型外延层的Al掺杂分布的图。在各个图中，纵轴表示Al浓度(cm-3)，横轴表示深度(μm)。
另外，图33以及图35是例示进行p型外延层埋入的情况的电场缓和效果的图。在各个图中，纵轴表示ESiC(MV/cm)，横轴表示深度(μm)。
此外，图33是例示进行图32例示的分布的离子注入的情况的电场缓和效果的图。
另外，图35是例示进行图34例示的分布的离子注入的情况的电场缓和效果的图。
在使用上述本实施方式中的p型外延生长法的手法中，如图32或者图34例示，p型掺杂剂不形成尾部轮廓，而能够得到与上述等同的电场缓和效果。如与图32的离子注入对应的图33以及与图34的离子注入对应的图35的例示。
图36是例示本实施方式的电场缓和区域的Al浓度和必要凹坑深度的折衷关系的图。另外，图37是例示以往的结构的、电场缓和区域的Al浓度和必要凹坑深度的折衷关系的图。
如图36例示，根据本实施方式的p型外延生长法，电场缓和区域12的Al浓度(在离子注入的情况下峰值浓度)和必要凹坑深度的折衷关系被改善。由此，不会使吞吐量或者成品率恶化，而能够仅在存在贯通位错TD的位置设置电场缓和区域12。
因此，能够在防止设置于不需要的部位的电场缓和区域使导通电阻增大的同时，抑制截止时的JFET区域上的栅极绝缘膜劣化。另外，能够提高可靠性。
在上述中，叙述了通过电场缓和区域，提高位于存在于JFET区域的贯通位错上的栅极绝缘膜的可靠性的情况。然而，在MOSFET的例如终端区域等有MOS构造的情况下，当然得到提高在该MOS构造中形成于存在贯通位错的位置的绝缘膜的可靠性的效果。
SiC-MOSFET的导通时电阻主要成为沟道电阻、JFET电阻、漂移层电阻、以及SiC基板电阻的总和。其中，在导通时，在JFET区域与相邻的阱区域之间扩大的耗尽区域越大，JFET电阻越高。
通过提高JFET区域的n型掺杂剂浓度，能够缩小耗尽区域宽度，能够降低JFET电阻。然而，由此，在截止时施加到位于JFET区域上的栅极绝缘膜的电场变高，所以可以说JFET电阻和元件可靠性寿命处于折衷的关系。
通过本实施方式中的结构，能够改善寿命tBD也就是意味着，能够将为了确保等同的元件寿命而所需的EOX设定得较高。
图38是例示JFET电阻和实际使用寿命的折衷关系的图。在图38中，纵轴表示JFET电阻RJFET，横轴表示实际使用寿命。
如图38例示，根据本实施方式中的结构，能够改善折衷。
根据以上记载的实施方式，碳化硅半导体装置具备n型的漂移层2、贯通位错TD、以及第2导电类型(p型)的电场缓和区域12。贯通位错TD是贯通漂移层2而形成的。电场缓和区域12设置于漂移层2的表层中的与贯通位错TD对应的位置。另外，电场缓和区域12是外延层。
根据这样的结构，p型的电场缓和区域12是外延层，所以不形成p型的掺杂剂的尾部轮廓。因此，不使工艺吞吐量或者成品率恶化，而能够抑制碳化硅半导体装置的截止状态下的绝缘破坏。进而，碳化硅半导体装置的导通特性、和碳化硅半导体装置的截止状态下的可靠性寿命处于折衷关系，所以能够将其大幅改善。
此外，能够适宜地省略这些结构以外的本申请说明书例示的其他结构。即，仅通过这些结构，就能够产生以上记载的效果。
然而，即使在将本申请说明书例示的其他结构中的至少1个适宜地追加到以上记载的结构的情况、即把未记载为以上记载的结构的本申请说明书例示的其他结构追加到以上记载的结构的情况下，也能够同样地产生以上记载的效果。
另外，根据以上记载的实施方式，电场缓和区域12在漂移层2的表层中的与贯通位错TD对应的位置埋设至少一部分。根据这样的结构，电场缓和区域12是外延层，所以不形成Al掺杂剂的尾部轮廓。因此，不使工艺吞吐量或者成品率恶化，而能够提高碳化硅半导体装置的截止状态下的可靠性。
另外，根据以上记载的实施方式，碳化硅半导体装置具备绝缘膜、和电极。在此，绝缘膜例如与栅极绝缘膜6对应。另外，电极例如与栅电极7对应。栅极绝缘膜6设置于漂移层2的上表面中的与贯通位错TD对应的位置。栅电极7设置于栅极绝缘膜6的上表面中的与贯通位错TD对应的位置。根据这样的结构，电场缓和区域12是外延层，所以不形成Al掺杂剂的尾部轮廓。因此，不使工艺吞吐量或者成品率恶化，而能够提高碳化硅半导体装置的栅极绝缘膜6的可靠性。
另外，根据以上记载的实施方式，碳化硅半导体装置具备多个p型的阱区域3、JFET区域JR、以及n型的源极区域4。阱区域3设置于漂移层2的表层。JFET区域JR介于多个阱区域3之间而设置。源极区域4设置于各个阱区域3的表层中的、通过阱区域3与JFET区域JR隔开的位置。另外，栅电极7设置于栅极绝缘膜6的上表面中的与JFET区域JR对应的位置、以及栅极绝缘膜6的上表面中的与源极区域4和漂移层2之间的部分对应的位置。根据这样的结构，电场缓和区域12是外延层，所以不形成Al掺杂剂的尾部轮廓。因此，不使工艺吞吐量或者成品率恶化，而能够提高沟道区域以及JFET区域JR中的栅极绝缘膜6的可靠性。
另外，根据以上记载的实施方式，电场缓和区域12设置于JFET区域JR的表层。根据这样的结构，电场缓和区域12是外延层，所以不形成Al掺杂剂的尾部轮廓。因此，不使工艺吞吐量或者成品率恶化，而能够提高JFET区域JR中的栅极绝缘膜6的可靠性。
另外，根据以上记载的实施方式，电场缓和区域12与多个阱区域3的至少1个接触地设置。根据这样的结构，能够使电场缓和区域12的电位稳定。
另外，根据以上记载的实施方式，在将电场缓和区域12的膜厚设为d[m]，将碳化硅的相对介电常数设为εr[F/m]，将真空介电常数设为ε0[F/m]，将电子的电荷量设为e[C]，将漂移层2的上表面设为原点，将朝向漂移层2的下表面的方向的坐标设为x[m]，将漂移层2的上表面设为原点，将直至在碳化硅半导体装置的截止状态下产生的耗尽层的第1端部的距离设为W1[m]，将漂移层2的上表面设为原点，将直至在碳化硅半导体装置的截止状态下产生的耗尽层的第2端部的距离设为W2[m]，第1端部是耗尽层的漂移层2的下表面侧的端部，第2端部是耗尽层的漂移层2的上表面侧的端部，将坐标x中的第1导电类型的杂质浓度设为ND(x)[m-3]，将坐标x中的第2导电类型的杂质浓度设为NA(x)[m-3]，将坐标x中的电场强度设为E(x)[V/m]，将碳化硅半导体装置的截止状态下的漏极-源极之间的电位差设为V[V]的情况下，
在从包括电场缓和区域12的漂移层2的上表面到漂移层2的下表面的轴上，满足下式。
[数学式3]
1.0×10-7＜W2＜d …(1)
[数学式4]
Figure BDA0001945121460000231
[数学式5]
E(x＝W2)＝E(x＝W1)＝0 …(3)
[数学式6]
Figure BDA0001945121460000232
根据这样的结构，电场缓和区域12是外延层，所以不形成Al掺杂剂的尾部轮廓。
另外，根据以上记载的实施方式，在碳化硅半导体装置的制造方法中，准备具有从下表面到达上表面地形成的贯通位错TD的碳化硅层。在此，碳化硅层例如与漂移层2对应。另外，在漂移层2的上表面中的与贯通位错TD对应的位置，形成洼坑PT。另外，在形成洼坑PT之后，使p型的SiC外延层11在漂移层2的上表面上外延生长。另外，对于SiC外延层11，一边使埋入于洼坑PT的部分残留，一边部分性地去除，由此形成电场缓和区域12。
根据这样的结构，通过外延生长法形成p型的电场缓和区域12，所以不形成p型的掺杂剂的尾部轮廓。因此，不使工艺吞吐量或者成品率恶化，而能够提高碳化硅半导体装置的截止状态下的可靠性。进而，碳化硅半导体装置的导通特性、和碳化硅半导体装置的截止状态下的可靠性寿命处于折衷关系，所以能够将其大幅改善。
此外，能够适宜地省略这些结构以外的本申请说明书例示的其他结构。即，仅通过这些结构，就能够产生以上记载的效果。
然而，即使在将本申请说明书例示的其他结构中的至少1个适宜地追加到以上记载的结构的情况、即把未记载为以上记载的结构的本申请说明书例示的其他结构追加到以上记载的结构的情况下，也能够同样地产生以上记载的效果。
另外，只要没有特别的限制，各个处理进行的顺序可变更。
另外，根据以上记载的实施方式，通过在漂移层2的上表面形成热氧化膜10、进而利用湿蚀刻法去除热氧化膜10，形成洼坑PT。根据这样的结构，能够利用贯通位错TD中的增速氧化，在形成贯通位错TD的部位形成洼坑PT。
另外，根据以上记载的实施方式，通过利用氢气中的退火处理对漂移层2的上表面进行干蚀刻，形成洼坑PT。根据这样的结构，能够用简易的手法，形成洼坑PT。
另外，根据以上记载的实施方式，通过在SiC外延层11的上表面整体形成蚀刻掩模、进而隔着蚀刻掩模进行干蚀刻，一边使埋入于洼坑PT的部分残留一边形成电场缓和区域12。根据这样的结构，通过外延生长法形成p型的电场缓和区域12，所以不形成p型的掺杂剂的尾部轮廓。
另外，根据以上记载的实施方式，通过在SiC外延层11的上表面整体堆积氧化硅膜而形成蚀刻掩模，进而通过隔着蚀刻掩模进行干蚀刻，一边使埋入于洼坑PT的部分残留一边形成电场缓和区域12。根据这样的结构，通过外延生长法形成p型的电场缓和区域12，所以不形成p型的掺杂剂的尾部轮廓。
另外，根据以上记载的实施方式，关于SiC外延层11，一边使埋入于洼坑PT的部分残留一边用研磨法部分性地去除，由此形成电场缓和区域12。根据这样的结构，通过外延生长法形成p型的电场缓和区域12，所以不形成p型的掺杂剂的尾部轮廓。
<关于以上记载的实施方式中的变形例>
在上述实施方式中，例如，如图2例示，电场缓和区域12与阱区域3连接。然而，在电场缓和区域的电位稳定性未特别成为问题的情况下，也可以与阱区域相离开而配置电场缓和区域。
另外，碳化硅基板的表面的面方位不限定于(0001)，例如，也可以成为(000-1)、或者(11-20)。另外，碳化硅基板的表面也可以相对这些面方位具有偏离角。
另外，在进行选择性的离子注入时使用的掩模不限定于抗蚀剂掩模，也可以使用由氧化膜构成的掩模。
另外，在上述实施方式中，详细说明了MOSFET，但碳化硅半导体装置也可以是MOSFET以外的MISFET(Metal Insulator Semiconductor Field Effect Transisitor，金属绝缘体半导体场效应晶体管)。
另外，碳化硅半导体装置不限定于MISFET，例如，也可以是IGBT。为了得到IGBT，例如，使SiC基板1的导电类型代替n型而成为p型即可。
另外，虽然说明了搭载有栅极绝缘膜的MOSFET、MISFET、或者IGBT，但也可以是不搭载栅极绝缘膜的、例如肖特基势垒二极管(Schottky barrier diode、即SBD)。在该情况下，p型的电场缓和区域对抑制贯通位错TD附近的区域中的肖特基势垒界面的劣化发挥作用。
另外，在上述实施方式中，说明了第1导电类型是n型、第2导电类型是p型的情况。然而，这些导电类型也可以相互调换，在该情况下，施主以及受主也调换。
另外，用于添加导电类型杂质的多个离子注入工序的顺序能够调换。由此，例如，代替n沟道MOSFET而得到p沟道MOSFET。
在以上记载的实施方式中，有还记载各个构成要素的材质、材料、尺寸、形状、相对的配置关系或者实施的条件等的情况，但这些在所有方案中仅为例示，不限于本申请说明书记载的例子。
因此，在本申请说明书公开的技术的范围内，可设想未例示的无数的变形例、以及均等物。例如，包括使至少1个构成要素变形的情况、追加的情况或者省略的情况。
另外，只要不产生矛盾，在以上记载的实施方式中记载为具备“1个”的构成要素也可以具备“1个以上”。
进而，以上记载的实施方式中的各个构成要素是概念性的单位，在本申请说明书公开的技术的范围内，包括1个构成要素由多个构造物构成的情况、1个构成要素与某个构造物的一部分对应的情况、进而多个构成要素设置于1个构造物的情况。
另外，在以上记载的实施方式中的各个构成要素中，只要发挥同一功能，包括具有其他构造或者形状的构造物。
另外，本申请说明书中的说明是为了本技术所涉及的所有目的而参照的，都不应认为是以往技术。
另外，在以上记载的实施方式中，在不特别指定而记载材料名等的情况下，只要不产生矛盾，在该材料中包含其他添加物、例如包含合金等。

Claims (14)

1.一种碳化硅半导体装置，具备：
第1导电类型的漂移层；
贯通位错，贯通所述漂移层而形成；以及
第2导电类型的电场缓和区域，设置于所述漂移层的表层中的与所述贯通位错对应的位置，
所述电场缓和区域是第2导电类型的掺杂剂浓度固定且不形成第2导电类型的掺杂剂的尾部轮廓的外延层，并且至少一部分被埋设在所述漂移层的表层中的与所述贯通位错对应的位置。
2.根据权利要求1所述的碳化硅半导体装置，其中，
所述碳化硅半导体装置还具备：
绝缘膜，设置于所述漂移层的上表面中的与所述贯通位错对应的位置；以及
电极，设置于所述绝缘膜的上表面中的与所述贯通位错对应的位置。
3.根据权利要求2所述的碳化硅半导体装置，其中，
所述碳化硅半导体装置还具备：
多个第2导电类型的阱区域，设置于所述漂移层的表层；
JFET区域，介于多个所述阱区域之间而设置；以及
第1导电类型的源极区域，设置于各个所述阱区域的表层中的通过所述阱区域与所述JFET区域隔开的位置，
所述电极设置于所述绝缘膜的上表面中的与所述JFET区域对应的位置以及所述绝缘膜的上表面中的与在所述源极区域和漂移层之间的部分对应的位置。
4.根据权利要求3所述的碳化硅半导体装置，其中，
所述电场缓和区域设置于所述JFET区域的表层。
5.根据权利要求3所述的碳化硅半导体装置，其中，
所述电场缓和区域与多个所述阱区域中的至少1个接触地设置。
6.根据权利要求4所述的碳化硅半导体装置，其中，
所述电场缓和区域与多个所述阱区域中的至少1个接触地设置。
7.根据权利要求1至6中的任意一项所述的碳化硅半导体装置，其中，
在将所述电场缓和区域的膜厚设为d[m]，
将碳化硅的相对介电常数设为εr[F/m]，
将真空介电常数设为ε0[F/m]，
将电子的电荷量设为e[C]，
将所述漂移层的上表面设为原点，将朝向所述漂移层的下表面的方向的坐标设为x[m]，
将所述漂移层的上表面设为原点，将直至在所述碳化硅半导体装置的截止状态下产生的耗尽层的第1端部的距离设为W1[m]，
将所述漂移层的上表面设为原点，将直至在所述碳化硅半导体装置的截止状态下产生的耗尽层的第2端部的距离设为W2[m]，
所述第1端部是所述耗尽层的所述漂移层的下表面侧的端部，
所述第2端部是所述耗尽层的所述漂移层的上表面侧的端部，
将坐标x中的第1导电类型的杂质浓度设为ND(x)[m-3]，
将坐标x中的第2导电类型的杂质浓度设为NA(x)[m-3]，
将坐标x中的电场强度设为E(x)[V/m]，
将所述碳化硅半导体装置的截止状态下的漏极-源极之间的电位差设为V[V]的情况下，
在从包括所述电场缓和区域的所述漂移层的上表面到达所述漂移层的下表面的轴上，满足：
[数学式1]
1.0×10-7＜W2＜d …(1)
[数学式2]
Figure FDA0003168036410000021
[数学式3]
E(x＝W2)＝E(x＝W1)＝0 …(3)
[数学式4]
Figure FDA0003168036410000031
8.根据权利要求7所述的碳化硅半导体装置，其中，
所述电场缓和区域的第2导电类型的掺杂剂浓度是1×1015cm-3以上并且1×1020cm-3以下。
9.一种碳化硅半导体装置的制造方法，
准备具有从下表面到达上表面地形成的贯通位错的第1导电类型的碳化硅层，
在所述碳化硅层的上表面中的与所述贯通位错对应的位置，形成洼坑，
在形成所述洼坑之后，使第2导电类型的碳化硅外延层在所述碳化硅层的上表面外延生长，
对于所述碳化硅外延层，一边使埋入于所述洼坑的部分残留，一边部分性地去除，由此形成电场缓和区域。
10.根据权利要求9所述的碳化硅半导体装置的制造方法，其中，
通过在所述碳化硅层的上表面形成热氧化膜，进而利用湿蚀刻法去除所述热氧化膜，形成所述洼坑。
11.根据权利要求9所述的碳化硅半导体装置的制造方法，其中，
通过利用在氢气中的退火处理对所述碳化硅层的上表面进行干蚀刻，形成所述洼坑。
12.根据权利要求9至11中的任意一项所述的碳化硅半导体装置的制造方法，其中，
在所述碳化硅外延层的上表面整体形成蚀刻掩模，进而隔着所述蚀刻掩模进行干蚀刻，由此一边使埋入于所述洼坑的部分残留，一边形成所述电场缓和区域。
13.根据权利要求12所述的碳化硅半导体装置的制造方法，其中，
通过在所述碳化硅外延层的上表面整体堆积氧化硅膜而形成蚀刻掩模，进而隔着所述蚀刻掩模进行干蚀刻，由此一边使埋入于所述洼坑的部分残留，一边形成所述电场缓和区域。
14.根据权利要求9至11中的任意一项所述的碳化硅半导体装置的制造方法，其中，
对于所述碳化硅外延层，一边使埋入于所述洼坑的部分残留，一边用研磨法部分性地去除，由此形成所述电场缓和区域。
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