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WO2010119677A1 - 抵抗変化素子およびその製造方法 - Google Patents

抵抗変化素子およびその製造方法 Download PDF

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WO2010119677A1
WO2010119677A1 PCT/JP2010/002702 JP2010002702W WO2010119677A1 WO 2010119677 A1 WO2010119677 A1 WO 2010119677A1 JP 2010002702 W JP2010002702 W JP 2010002702W WO 2010119677 A1 WO2010119677 A1 WO 2010119677A1
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WO
WIPO (PCT)
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memory cell
cell hole
layer
electrode
variable resistance
Prior art date
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Ceased
Application number
PCT/JP2010/002702
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English (en)
French (fr)
Inventor
辻清孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
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Priority to JP2010532369A priority patent/JP4672091B2/ja
Priority to CN2010800017178A priority patent/CN102067314A/zh
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    • Y10T29/49002—Electrical device making
    • Y10T29/49082—Resistor making

Definitions

  • the present invention relates to a resistance change element in which a resistance value to be stably maintained is changed by application of a voltage pulse.
  • the present invention relates to a resistance change element capable of reducing a current required for reducing resistance by applying a voltage higher than a voltage applied during a normal resistance change operation, and a method for manufacturing the same.
  • the memory cell in the case of a nonvolatile semiconductor memory element (resistance change type memory) that uses a resistance change element whose resistance value that is stably maintained by application of a voltage pulse as a memory portion, the memory cell must be configured with a simple structure. Therefore, further miniaturization, higher speed, and lower power consumption are expected.
  • resistance change type memory resistance change type memory
  • Patent Document 1 An example of the structure of a variable resistance element suitable for miniaturization and high integration is shown in Patent Document 1.
  • a variable resistance layer and an upper electrode are embedded in a via hole formed on a lower electrode. Furthermore, the upper electrode is convex toward the resistance change layer. With such a structure, the malfunction of the resistance change element can be improved.
  • the resistance change element has a structure in which a resistance change layer is sandwiched between a first electrode and a second electrode.
  • the resistance change depends on the resistance change material, and the polarity applied between the first electrode and the second electrode. It is known that this occurs when the resistance of the resistance change layer in the vicinity of the interface between the first electrode and the resistance change layer or in the vicinity of the interface between the second electrode and the resistance change layer changes due to different voltages.
  • an oxygen-deficient transition metal oxide is often used as the variable resistance material.
  • the oxygen-deficient type refers to a transition metal oxide that is mostly insulating and has a lower oxygen content than the stoichiometric composition, and exhibits semiconductor or conductor characteristics.
  • the region where the resistance change occurs in the resistance change layer is the vicinity of the interface between the first electrode and the resistance change layer, or the interface between the second electrode and the resistance change layer. It is necessary to limit to one of the neighborhood.
  • a method for this there is a method in which the oxygen content of the resistance change layer in the vicinity of the electrode side interface where resistance is to be changed is higher than the oxygen content of the resistance change layer in the vicinity of the other electrode side interface during the manufacturing process .
  • the resistance change operation in the vicinity of the electrode side interface on the higher oxygen content side can be made more reliable. I can do it.
  • the initial resistance value immediately after manufacture of the resistance change element manufactured by this method is higher than the high resistance state during normal resistance change operation. It is necessary to apply a higher voltage to lower the resistance value of the variable resistance element.
  • the resistance of the resistance change layer is the same in the vicinity of the upper electrode interface and the lower electrode interface, and it is unclear which electrode interface generates the resistance change. Problems arise in the stability of operation. That is, when a positive voltage is applied to the upper electrode, there are cases where the resistance is lowered and the resistance is raised. Furthermore, in order to make the initial resistance higher than that in the normal resistance change operation with this structure, it is necessary to increase the resistance of the resistance change layer itself at the time of element manufacture. In this case, an initial break operation (an operation for reducing the resistance by applying a voltage higher than the applied voltage at the time of normal resistance change operation) necessary to make the element in a non-operating state after manufacture possible in a resistance change operation state.
  • variable resistance layer when the variable resistance layer is normally formed, a current flows through the entire bottom surface of the via hole forming the variable resistance layer, but when the voltage required for reducing the resistance increases as described above, As a result, the current required for the initial break increases, so the size of the transistor connected to the variable resistance element must be increased, and the capacity of the memory that can be mounted on the chip decreases. There was a problem.
  • An object of the present invention is to solve the above-described problems, to improve the stability of the resistance change operation, and to provide a structure that can reduce the current required for the initial break.
  • an aspect of the variable resistance element includes a substrate, a first electrode formed on the substrate, an interlayer insulating layer formed on the substrate, and the interlayer A memory cell hole formed so as to penetrate the insulating layer and on the first electrode, and the memory cell so as to cover the first resistance change layer and the first resistance change layer A second resistance change layer formed in the hole; and a second electrode that at least covers an upper portion of the memory cell hole and is electrically connected to at least the second resistance change layer; A resistance change element in which an electric resistance value between the first electrode and the second electrode is changed by applying a predetermined voltage or current between the first electrode and the second electrode.
  • the memory cell of the first resistance change layer is described by applying a predetermined voltage or current between the first electrode and the second electrode.
  • the film thickness at the bottom of the hole continuously decreases from the vicinity of the central portion of the memory cell hole toward the peripheral portion of the memory cell hole, becomes a minimum value near the peripheral portion of the memory cell hole, and the first resistance
  • the oxygen concentration in the change layer is higher than the oxygen concentration in the second resistance change layer.
  • the interlayer insulating layer is formed on the first electrode, the memory cell hole penetrates the interlayer insulating layer, and the first electrode It may be formed so as to reach the upper surface.
  • the semiconductor device further includes a first wiring formed on the substrate, the memory cell hole penetrates the interlayer insulating layer, and an upper surface of the first wiring. The first electrode may be formed at least on the bottom of the memory cell hole and on the first wiring.
  • the initial break current flows in a concentrated manner in a region where the thickness of the first variable resistance layer is minimized, so that the current required for reducing the resistance first can be reduced.
  • the second variable resistance layer is embedded up to the upper surface of the memory cell hole, even after the second electrode is formed, even if the second electrode does not completely cover the memory cell hole.
  • foreign matter can be prevented from being mixed into the memory cell hole, so that an effect of miniaturizing the element and preventing deterioration of device reliability due to the foreign matter remaining in the memory cell hole can be obtained. .
  • the “film thickness of the first variable resistance layer at the bottom of the memory cell hole” means the film thickness of the first variable resistance layer on the surface facing the bottom surface of the memory cell hole. 1 includes a case where the resistance change layer 1 and the bottom surface of the memory cell hole are in contact with each other and a case where the resistance change layer is not in contact with the bottom surface of the memory cell hole.
  • the first electrode may be formed directly on the upper surface of the wiring formed below the first electrode.
  • a structure in which wiring is directly formed on the upper surface of the second electrode may be employed.
  • the second electrode and the wiring of the transistor circuit can be shared, and the number of vias for connecting the circuit wiring and the second electrode of the resistance change element can be reduced.
  • the effect of simplification and cost reduction of the manufacturing process, such as reduction of the number of sheets, can be obtained.
  • a structure may be adopted in which a wiring is arranged under the memory cell hole and the first electrode is formed only on the wiring at the bottom of the memory cell hole.
  • the second variable resistance layer buried in the memory cell hole may be thinned, and a buried layer may be formed thereon to fill the memory cell hole.
  • the present invention can be realized not only as a resistance change element but also as a method for manufacturing a resistance change element.
  • the manufacturing method includes a step of forming a first electrode on a substrate, a step of depositing an interlayer insulating layer on the substrate and the first electrode, and a memory cell hole in the interlayer insulating layer. Forming a top surface of the first electrode at the bottom surface of the memory cell hole, and forming a film at the bottom of the memory cell hole on the bottom and side walls of the memory cell hole and on the interlayer insulating layer.
  • the second electrode is formed on the memory cell hole and on the interlayer insulating layer Including the step of.
  • the manufacturing method includes a step of forming a first wiring on a substrate, a step of depositing an interlayer insulating layer on the substrate and the first wiring, and a memory in the interlayer insulating layer. Forming a cell hole and opening an upper surface of the first wiring on a bottom surface of the memory cell hole; and forming the first electrode on a bottom of the memory cell hole and on the upper surface of the first wiring.
  • the resistance change element of the present invention has a resistance change layer in the vicinity of the electrode side where resistance change is desired to be higher than the resistance on the other electrode side, and the resistance change layer having a high resistance includes By intentionally forming the resistance change operation, it is possible to stably start the resistance change operation and reduce the current required for the initial break.
  • FIG. 1 is a schematic diagram showing an example of a cross-sectional configuration of the variable resistance element according to the first embodiment of the present invention.
  • FIG. 2A is a schematic top view showing a process until a memory cell hole is formed in the variable resistance element manufacturing method according to the first embodiment of the present invention, and FIG. It is a schematic diagram which shows a cross section.
  • FIG. 3A is a schematic view from the top showing the step of forming the first variable resistance layer in the method of manufacturing the variable resistance element according to the first embodiment of the present invention, and FIG. It is a schematic diagram which shows the cross section of a figure.
  • FIG. 1 is a schematic diagram showing an example of a cross-sectional configuration of the variable resistance element according to the first embodiment of the present invention.
  • FIG. 2A is a schematic top view showing a process until a memory cell hole is formed in the variable resistance element manufacturing method according to the first embodiment of the present invention
  • FIG. It is a schematic diagram which shows a cross section.
  • FIG. 3A is
  • FIG. 4A is a schematic view from above showing a step of forming the second variable resistance layer and the first variable resistance layer in the method of manufacturing a variable resistance element according to the first embodiment of the present invention.
  • FIG. 4B is a schematic diagram showing a cross section of the figure.
  • FIG. 5A is a schematic view from the top showing the step of forming the second electrode in the variable resistance element manufacturing method according to the first embodiment of the present invention, and
  • FIG. It is a schematic diagram which shows a cross section.
  • FIG. 6 is a schematic diagram for explaining the first variable resistance layer deposition method of the present invention.
  • FIG. 7 is a cross-sectional SEM photograph showing the result when the first variable resistance layer is formed in the memory cell hole using the first variable resistance layer forming method of the present invention.
  • FIG. 8 is a diagram showing voltage-current characteristics in a high resistance state when the variable resistance element according to the present invention is not operated, calculated by computer simulation.
  • FIG. 9 is a schematic diagram showing an example of a cross-sectional configuration of the variable resistance element according to the second embodiment of the present invention.
  • FIG. 10 is a schematic diagram showing an example of a cross-sectional configuration of a variable resistance element according to the third embodiment of the present invention.
  • FIG. 11 is a schematic diagram showing an example of a cross-sectional configuration of a variable resistance element according to the fourth embodiment of the present invention.
  • FIG. 12A is a schematic top view showing steps until a memory cell hole is formed in the variable resistance element manufacturing method according to the fourth embodiment of the present invention, and FIG. It is a schematic diagram which shows a cross section.
  • FIG. 13A is a schematic top view showing the step of forming the first electrode in the variable resistance element manufacturing method according to the fourth embodiment of the present invention, and FIG. It is a schematic diagram which shows.
  • FIG. 14A is a schematic view from above showing a step of forming the first variable resistance layer in the variable resistance element manufacturing method according to the fourth embodiment of the present invention, and FIG. It is a schematic diagram which shows the cross section of a figure.
  • FIG. 15 is a schematic diagram showing an example of a cross-sectional configuration of a variable resistance element according to the fifth embodiment of the present invention.
  • FIG. 16A is a schematic top view showing a process of forming the first variable resistance layer, the second variable resistance layer, and the buried layer in the variable resistance element manufacturing method according to the fifth embodiment of the present invention.
  • FIG. 16 and FIG. 16B are schematic views showing the cross section of FIG.
  • FIG. 17A is a schematic top view showing a process of forming the first variable resistance layer, the second variable resistance layer, and the buried layer in the variable resistance element manufacturing method according to the fifth embodiment of the present invention.
  • FIG. 17 and FIG. 17B are schematic views showing the cross section of FIG.
  • FIG. 18A is a schematic view from the top showing the step of forming the second electrode in the variable resistance element manufacturing method according to the fifth embodiment of the present invention, and
  • FIG. It is a schematic diagram which shows a cross section.
  • “to form on a substrate” means to form a structure directly on a substrate and to form on a substrate via another according to a general interpretation. Means both.
  • the “interlayer insulating layer” is an interlayer insulating layer formed in one process in the manufacturing process of the nonvolatile memory element, and a plurality of interlayers formed in a plurality of processes in the manufacturing process of the nonvolatile memory element. It refers to both the interlayer insulating layer formed by combining the insulating layers into one. Further, “seeing from the thickness direction of the substrate” means “looking through or not seen through from the thickness direction of the substrate”.
  • the resistance change element includes a substrate, a first electrode formed on the substrate, an interlayer insulating layer formed on the substrate, and a memory formed so as to penetrate the interlayer insulating layer.
  • a first resistance change layer formed in the cell hole and on the first electrode, and a second resistance change formed in the memory cell hole so as to cover the first resistance change layer
  • a second electrode that at least covers the upper portion of the memory cell hole and is electrically connected to at least the second resistance change layer, the first electrode and the second electrode,
  • a resistance change element that changes an electrical resistance value between the first electrode and the second electrode by applying a predetermined voltage or current between the first resistance change layer and the first resistance change layer.
  • the film thickness at the bottom of the memory cell hole is determined by the memory cell hole.
  • the resistance change element according to the first exemplary embodiment of the present invention is such that, among such resistance change elements, the interlayer insulating layer is formed on the first electrode, and the memory cell hole is the interlayer insulating layer.
  • the resistance change element is formed so as to penetrate through and reach the upper surface of the first electrode.
  • the variable resistance element according to the first embodiment of the present invention will be specifically described.
  • FIG. 1 is a cross-sectional view showing an example of a resistance change element 91 according to the first embodiment of the present invention.
  • the variable resistance element 91 is formed in a first electrode 101, an interlayer insulating layer 300 formed so as to cover the first electrode 101, and the interlayer insulating layer 300.
  • the memory cell hole 150 whose bottom surface reaches the top surface of the first electrode 101, and the first embedded in the memory cell hole 150 so as to cover at least the bottom surface of the memory cell hole 150 and electrically connected to the top surface of the first electrode 101
  • the second electrode 102 is electrically connected to the resistance change layer 202.
  • the oxygen concentration in the first resistance change layer 201 is higher than the oxygen concentration in the second resistance change layer 202.
  • the oxygen concentration in the first resistance change layer 201 is such that the resistance value (initial resistance value after manufacture) in the non-operating state in which the resistance change element 91 of the present embodiment has not been changed once is normal.
  • the concentration is higher than the resistance value in the high resistance state during the resistance change operation.
  • the “normal resistance change operation” refers to an operation as a nonvolatile memory element that reversibly changes the resistance change element between a high resistance state and a low resistance state.
  • the first resistance change layer 201 when the thickness of the bottom surface of the first resistance change layer 201 is defined as the thickness in the direction perpendicular to the top surface of the first electrode 101, the first resistance change layer 201 The thickness distribution on the bottom surface continuously decreases from the center of the memory cell hole 150 toward the periphery of the memory cell hole 150, and has a minimum point near the periphery of the memory cell hole 150.
  • the “bottom surface of the first variable resistance layer 201” refers to a portion (surface) of the first variable resistance layer 201 that faces the bottom surface of the memory cell hole 150.
  • the “near the periphery of the memory cell hole 150” may be any position between the central axis of the memory cell hole 150 and the inner surface of the memory cell hole 150, but is preferably a distance from the central axis. The position is such that the distance from the inner surface becomes smaller than that.
  • the film thickness at the center of the bottom of the memory cell hole 150 of the first variable resistance layer 201 is 16 nm, and the film thickness at the minimum point is 10 nm.
  • These film thicknesses are examples, and the film thickness at the bottom of the memory cell hole 150 of the first variable resistance layer 201 constituting the variable resistance element according to the present invention only needs to have a minimum point.
  • the film thickness at the center is preferably 1.5 times or more the film thickness at the minimum point.
  • the resistance value in the non-operating state in which the resistance change has never been performed is larger than the resistance value in the high resistance state during the normal resistance change operation.
  • a resistance change element that realizes a resistance change operation by lowering the resistance value from this state is defined as an initial break type element.
  • the initial break current flows over the entire bottom surface of the memory cell hole, so that a very large initial break current is required.
  • the initial break current flows in a concentrated manner in the region where the film thickness of the first resistance change layer 201 is minimized, so that the initial break current can be reduced.
  • FIGS. 2A and 2B to FIGS. 5A and 5B a method of manufacturing the resistance change element 91 according to the first embodiment will be described.
  • (a) is a schematic view showing the upper surface
  • (b) is a cross-sectional view of the cross section taken along line X-X 'in each figure (a) as seen in the direction of the arrow.
  • the first electrode 101 is formed by masking and etching using an exposure process.
  • the function of the first variable resistance layer 201 is sufficiently extracted, that is, as an electrode that is easy to change resistance, noble metal materials such as platinum (Pt), palladium (Pd), iridium (Ir), Alternatively, it is desirable to use a mixture thereof.
  • the standard electrode potential of these electrode materials is higher than the standard electrode potential of the transition metal constituting the resistance change material, it is difficult to oxidize.
  • a positive voltage is applied to these electrodes, oxygen ions in the resistance change layer
  • the high concentration oxygen layer is unevenly distributed in the vicinity of the interface between the electrode and the resistance change layer, and the resistance change element 91 is increased in resistance.
  • a negative voltage is applied, oxygen ions unevenly distributed in the vicinity of the interface are diffused throughout the resistance change layer of the host, so that the resistance change element 91 has a low resistance.
  • the electrode material is not limited to the above material as long as it is higher than the standard electrode potential of the transition metal constituting the variable resistance material.
  • iridium (Ir) is used.
  • the dimensions of the first electrode 101 were 1.0 ⁇ m ⁇ 1.0 ⁇ m and the film thickness was 50 nm.
  • the resistance change element 91 of this embodiment when used as a memory element of an integrated circuit, a substrate on which a transistor circuit or the like is formed in advance is used as the substrate, and electrical connection with the transistor circuit is performed. A via hole for connection and the first electrode 101 are connected. The same applies to the third and fifth embodiments described later.
  • an interlayer insulating layer 300 made of TEOS (Tetra Ethyl Ortho Silicate) -SiO is deposited to a thickness of 800 nm by using, for example, a CVD method, and the first electrode 101 is formed by, for example, chemical mechanical polishing (CMP) method By polishing so that the thickness of the interlayer insulating layer is 300 nm, the surface thereof is approximately flattened.
  • CMP chemical mechanical polishing
  • the interlayer insulating layer 300 includes a silicon nitride (SiN) film, a silicon carbonitride film (SiCN), a silicon carbonate film (SiOC), or a silicon fluorine oxide film, which is a low dielectric constant material. (SiOF) or the like may be used. Further, a stacked structure of these materials may be used.
  • a memory cell hole 150 (diameter 520 nm) reaching the upper surface of the first electrode 101 is formed in the interlayer insulating layer 300 (FIGS. 2A and 2B). That is, the memory cell hole 150 is formed in the interlayer insulating layer 300, and the upper surface of the first electrode 101 is opened at the bottom surface of the memory cell hole 150.
  • These can be easily formed by using techniques used in general semiconductor processes (lithography, etching, etc.).
  • the atomic ratio is compared with an oxide having a stoichiometric composition so as to cover the inside of the memory cell hole 150 and the entire surface of the interlayer insulating layer 300.
  • An oxygen-deficient first resistance change layer 201 which is an oxide having a small oxygen content is formed. More specifically, the film thickness at the bottom of the memory cell hole 150 on the bottom and sidewalls in the memory cell hole 150 and on the interlayer insulating layer 300 is changed from the vicinity of the center of the memory cell hole 150 to the periphery of the memory cell hole 150.
  • a first variable resistance layer 201 is deposited which decreases continuously toward the periphery and has a minimum value near the periphery of the memory cell hole 150.
  • a preferable range of the first resistance change layer 201 is TaO y (2.1 ⁇ y ⁇ 2.5), and the film thickness of the portion where the film thickness is a minimum value is preferably 1 nm or more and 8 nm or less.
  • the value of y in the chemical formula of TaO y can be adjusted by adjusting the ratio of the oxygen gas flow rate to the argon gas flow rate during sputtering.
  • a substrate is placed in a sputtering apparatus, and the inside of the sputtering apparatus is evacuated to about 7 ⁇ 10 ⁇ 4 Pa. Then, using tantalum as a target, sputtering is performed with a power of 250 W, a total gas pressure of argon gas and oxygen gas of 3.3 Pa, and a set temperature of the substrate of 30 ° C.
  • the oxygen partial pressure ratio is changed from 1% to 7%, the oxygen content in the tantalum oxide layer changes from about 40% (TaO 0.66 ) to about 70% (TaO 2.3 ).
  • the composition of the tantalum oxide layer can be measured by using Rutherford Backscattering Spectrometry.
  • an oxide having a stoichiometric composition means Ta 2 O 5 which is an insulator, and the metal oxide has conductivity by being an oxygen-deficient type. To have.
  • the substrate is tilted with respect to the traveling direction of the molecules to be deposited and the substrate is rotated.
  • the first resistance change layer 201 can be deposited so as to have a film thickness distribution on the bottom surface of the memory cell hole 150.
  • the film forming conditions of this deposition method will be described with reference to FIG.
  • the opening dimension at the outermost surface of the memory cell hole 150 is a
  • the height of the memory cell hole 150 is b
  • the inclination angle of the substrate 1 with respect to the traveling direction of the deposited molecules is ⁇ . 0 ° ⁇ ⁇ arctan (a / 2b) (Formula 1)
  • the first resistance change so as to continuously change from the center of the memory cell hole 150 toward the periphery of the memory cell hole 150 and to have a minimum point near the periphery of the memory cell hole 150.
  • Layer 201 can be formed.
  • the substrate is tilted by an angle larger than 0 ° and arctan (a / 2b) or less from the state in which the surface of the substrate is perpendicular to the traveling direction of the deposited molecules, and the substrate is rotated.
  • the material of the first resistance change layer 201 is deposited in the memory cell hole 150 and on the interlayer insulating layer 300.
  • the degree of change in film thickness at the bottom of the memory cell hole 150 can be changed by changing ⁇ , and the rate of change in film thickness is smaller (closer to flat) as ⁇ is closer to 0 °. ),
  • the greater the angle ⁇ the greater the rate of change in film thickness.
  • the range of 10 ° ⁇ ⁇ ⁇ 0.9 arctan (a / 2b) is desirable.
  • a 0.52 ⁇ m
  • b 250 nm
  • ⁇ 45 °.
  • the first variable resistance layer 201 is formed so that the film thickness at the minimum point of the bottom of the memory cell hole 150 of the first variable resistance layer 201 is 10 nm.
  • a tantalum oxide (TaO) having a lower oxygen content than the first resistance change layer 201 is used by using a method similar to that for depositing the first resistance change layer 201 on the first resistance change layer 201.
  • x is deposited.
  • the composition of the second resistance change layer 202 is preferably TaO x (0.8 ⁇ x ⁇ 1.9).
  • the tilt angle of the substrate during deposition is close to 0 °, and the deposited film thickness can sufficiently fill the memory cell hole. Thickness is required, and in this embodiment, the inclination angle is 0 °, and the deposited film thickness is 500 nm on a flat substrate.
  • the first variable resistance layer important for resistance change is formed by first forming the first variable resistance layer in the memory cell hole and then forming the second variable resistance layer. However, it can also be expected to protect against electrical or chemical damage in the dry etch process.
  • CMP is performed until the surface of the interlayer insulating layer 300 is exposed, and the surface is roughly planarized, whereby the first resistance change layer 201 and the second resistance change layer 201 are obtained.
  • the resistance change layer 202 is formed.
  • an acidic slurry generally used in CMP of tungsten (W) is used.
  • the second electrode 102 is formed on the memory cell hole 150 and the interlayer insulating layer 300. This can be formed as follows.
  • the second electrode 102 can be made of the same material as that of the first electrode 101. However, it is easy to keep the resistance in the vicinity of the interface between the second variable resistance layer 202 and the second electrode 102 low.
  • copper (Cu), titanium (Ti), tungsten (W), tantalum (Ta), titanium nitride (TiN), tungsten nitride (WN), or tantalum nitride (TaN) is used as an electrode that hardly changes in resistance. May be.
  • a sputtering method, a CVD method, or the like is used as a film forming method for these materials.
  • tantalum nitride (TaN) is used as the second electrode 102, and the dimensions are 1.0 ⁇ m ⁇ 1.0 ⁇ m and the film thickness is 50 nm.
  • a substrate on which a transistor circuit or the like is formed in advance is used as the substrate.
  • an interlayer insulating layer and, for example, a tungsten via are further formed on the second electrode 102. These can be easily formed using a general semiconductor process.
  • the tungsten via and a tungsten via, for example, formed so as to be electrically connected to the transistor circuit of the substrate are further connected by a wiring formed thereon. The same applies to the second, fourth, and fifth embodiments described later.
  • the first electrode 101, the second electrode 102, and the memory cell hole 150 are shown in a square shape in plan view.
  • the shape is not limited to this, and a rectangular shape, The same effect can be obtained by using shapes such as an ellipse, a circle, and a polygon. The same applies to the description of the second and subsequent embodiments described later.
  • variable resistance element 91 of the present invention Next, the effect of the variable resistance element 91 of the present invention will be described.
  • FIG. 8 shows the current-voltage characteristics in the initial resistance state of the resistance change element 91 according to the structure of the present invention and the current-voltage in the initial resistance state of the resistance change element having the conventional structure based on the data obtained by the inventors from experiments. It is the result of having compared with the characteristic by simulation calculation.
  • Structure 1 is a resistance change element having a conventional structure
  • structure 2 is a resistance change element 91 according to the structure of the present invention.
  • the first variable resistance layer was TaO 2.5
  • the second variable resistance layer was TaO 1.9
  • the first electrode was Ir
  • the second electrode was TaN.
  • the first variable resistance layer of structure 1 is a uniform film having a thickness of 5 nm, and the first variable resistance layer of structure 2 is 9.1 nm at the center of the memory cell hole and 5 nm at the minimum point near the edge of the memory cell hole. It was. Further, the memory cell holes are circular with a diameter of 1 ⁇ m in both Structure 1 and Structure 2.
  • a metal oxide with a uniform film thickness and a large oxygen content is arranged on the pole side on the resistance change side, and a metal oxide with a low oxygen content is placed on the other electrode side.
  • an initial break occurs when the applied voltage reaches a certain value. This initial break voltage is determined by the thickness of the metal oxide having a high oxygen content.
  • the initial break voltage when using 9.1 nm TaO 2.5 which is the configuration in this example, is 2.5 V, and the current increases rapidly after the initial break (in FIG. Only current-voltage characteristics are calculated).
  • the initial break current in the variable resistance element of structure 1 is 11 mA, whereas in the variable resistance element 91 of structure 2 according to the present invention, it is 2.3 mA, which is reduced to about 21%.
  • the structure of the first embodiment that is, the thickness of the first variable resistance layer 201 decreases from the central portion of the memory cell hole 150 toward the peripheral portion of the memory cell hole 150.
  • the initial break current can be reduced.
  • FIG. 9 is a cross-sectional view showing an example of a resistance change element 92 according to the second embodiment of the present invention.
  • variable resistance element 92 of the present embodiment The difference between the variable resistance element 92 of the present embodiment and the variable resistance element 91 of the first embodiment is that the first electrode 103 is formed to be bonded to the upper surface of the lower wiring 10.
  • Such a structure is a laminate in which the conductive layer deposited to form the first electrode 101 in the first embodiment is a lower wiring material film on the lower side and a first electrode material film on the upper side. It is formed by forming a film. By masking using an exposure process and etching the laminated film, the lower wiring 10 and the first electrode 103 are formed.
  • the same material as that of the first electrode 101 in the first embodiment can be used as the material of the first electrode 103, and Ir having a thickness of 50 nm is used in this embodiment.
  • the lower wiring 10 can be made of a material such as Al, Cu, Al—Cu alloy, Ti—Al—N alloy, etc.
  • an Al film deposited by sputtering is used. The thickness was 200 nm to 400 nm, and the width was about 1.0 ⁇ m.
  • a CVD method is used to deposit an interlayer insulating layer 300 made of TEOS-SiO to a thickness of 1200 nm, and the thickness of the interlayer insulating layer on the first electrode 103 is increased by, for example, chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the lower wiring 10 can be shared with the wiring of the transistor circuit, and the circuit wiring and the first of the resistance change element 92 are made.
  • the effects of simplification and cost reduction of the manufacturing process, such as the reduction of vias for connection to the electrodes and the number of masks, can be obtained.
  • the effect of directly forming the first electrode 103 on the upper surface of the lower wiring 10 can be obtained in the third and fifth embodiments described later.
  • FIG. 10 is a cross-sectional view showing an example of a resistance change element 93 according to the third embodiment of the present invention.
  • the difference between the resistance change element 93 of the present embodiment and the resistance change element 91 of the first embodiment is that the second electrode 104 is formed to be bonded to the lower surface of the upper wiring 20.
  • the manufacturing steps up to the first variable resistance layer 201 and the second variable resistance layer 202 are the same as those in the first embodiment. Elements common to the third embodiment are given the same names and description thereof is omitted.
  • the upper portion is further formed using a sputtering method or a CVD method.
  • a conductive layer to be a wiring is deposited.
  • the second electrode 104 and the upper wiring 20 are formed by masking using an exposure process and etching the laminated film.
  • the same material as that of the second electrode 102 in the first embodiment can be used.
  • TaN having a thickness of 50 nm is used.
  • the upper wiring 20 can be made of a material such as Al, Cu, Al—Cu alloy, Ti—Al—N alloy, etc.
  • an Al film deposited by sputtering is used. The thickness was 200 nm to 400 nm, and the width was about 1.0 ⁇ m.
  • the second electrode 104 on the lower surface of the upper wiring 20, it is possible to share the upper wiring 20 with the wiring of the transistor circuit, and the wiring and the second electrode of the resistance change element 93.
  • the effects of simplification and cost reduction of the manufacturing process, such as the reduction of vias for connection to the substrate and the number of masks, can be obtained.
  • Such an effect of directly forming the second electrode 104 on the lower surface of the upper wiring 20 can be similarly obtained in the second embodiment and the fourth and fifth embodiments described later.
  • a resistance change element includes a substrate, a first electrode formed on the substrate, an interlayer insulating layer formed on the substrate, and penetrating the interlayer insulating layer. Formed in the memory cell hole so as to cover the first variable resistance layer formed on the first electrode and the first variable resistance layer.
  • a second electrode that includes at least an upper portion of the memory cell hole and is electrically connected to at least the second variable resistance layer.
  • variable resistance change element that changes an electrical resistance value between the first electrode and the second electrode by applying a predetermined voltage or current between the first electrode and the second electrode
  • the film thickness of the first resistance change layer at the bottom of the memory cell hole is:
  • the memory cell hole continuously decreases from the vicinity of the memory cell hole toward the periphery of the memory cell hole, becomes a minimum value near the periphery of the memory cell hole, and the oxygen concentration in the first resistance change layer is Among the variable resistance elements characterized by being higher than the oxygen concentration in the second variable resistance layer, the variable resistance element further includes a first wiring formed on the substrate, and the memory cell hole includes the interlayer insulating layer.
  • variable resistance element it penetrates and is formed so as to reach the upper surface of the first wiring, and the first electrode is formed at least on the bottom in the memory cell hole and on the first wiring. It is a resistance change element characterized by these.
  • the variable resistance element according to the fourth embodiment of the present invention will be specifically described.
  • FIG. 11 is a cross-sectional view showing an example of a resistance change element 94 according to the fourth embodiment of the present invention.
  • variable resistance element 94 of this embodiment is formed on the entire upper surface of the first wiring 10 in FIG.
  • first electrode 105 is formed only on the upper surface of the first wiring 30 at the bottom of the memory cell hole.
  • FIGS. 12A and 12B are schematic views showing the upper surface
  • (b) is a cross-sectional view of the cross section taken along line X-X 'in each figure (a) as seen in the direction of the arrow.
  • a first wiring 30 is formed on a substrate (not shown).
  • wiring of Al, Al—Cu alloy, Ti—Al—N alloy, etc. used in a wiring process of a general semiconductor process is used.
  • Cu wiring formed by a damascene process can be used.
  • Cu wiring deposited by the damascene method is used, the Cu film thickness is 200 nm, and the wiring width is about 1.0 ⁇ m.
  • an interlayer insulating layer 300 made of TEOS-SiO is deposited by a CVD method, for example, to a thickness of 800 nm, and the thickness of the interlayer insulating layer on the first wiring 30 is increased by, for example, chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the interlayer insulating layer 300 includes a silicon nitride (SiN) film, a silicon carbonitride (SiCN) film that is a low dielectric constant material, a silicon carbonation (SiOC) film, or silicon fluorine oxide ( A SiOF) film or the like may be used. Further, a stacked structure of these materials may be used.
  • a memory cell hole 150 reaching the upper surface of the first wiring 30 is formed in the interlayer insulating layer 300. That is, the memory cell hole 150 is formed in the interlayer insulating layer 300, and the upper surface of the first wiring 30 is opened at the bottom surface of the memory cell hole 150.
  • These can be easily formed by using techniques used in general semiconductor processes (lithography, etching, etc.).
  • the first electrode 105 is formed on the first wiring 30 exposed at the bottom of the memory cell hole 150 by using, for example, an electroless selective growth plating method. Form.
  • the electroless Pt plating bath is a hydrazine-ammonia Pt plating bath, or a Pt plating bath containing a boron compound or hypophosphorous acid as a reducing agent. Should be used.
  • the film thickness of the Pt electrode film is desirably about 5 nm to 50 nm, and in this embodiment, it is set to 25 nm. Further, if a seed layer is formed in advance on the upper surface of the first wiring 30, selective growth can be performed more efficiently.
  • the seed layer nickel, a nickel-phosphorus alloy, or a nickel-boron alloy can be used.
  • the first variable resistance layer 201 is deposited so as to cover the inside of the memory cell hole 150 and the surface of the interlayer insulating layer 300.
  • shape processing by an etching process of noble metals such as Pt, Pd, and Ir used for the material of the first electrode 105 is not necessary, and the following effects are obtained. . That is, it is difficult to process the cross-sectional shape of the noble metal-based metal used for the material of the first electrode vertically by a general dry etching process using reactive ion etching or the like. Since the vapor pressure of the reaction product is high, it is difficult to completely remove the re-deposits after etching. For this reason, short-circuiting due to the reattachment in the fine pattern and the deterioration of the thin line shape are likely to occur, which is a problem for miniaturization.
  • noble metals such as Pt, Pd, and Ir used for the material of the first electrode 105
  • the noble metal electrode is selectively formed only at the bottom of the memory cell hole, the amount of noble metal material used can be reduced, and the utilization rate can be improved. Even if noble metal electrodes are used, they can be manufactured at low cost. The effect that it becomes is also acquired.
  • FIG. 15 is a cross-sectional view showing an example of a resistance change element 95 according to the fifth embodiment of the present invention.
  • the difference between the resistance change element 95 of this embodiment and the resistance change element 91 of the first embodiment is that an embedded layer 213 is further formed on the second resistance change layer 212 embedded in the memory cell hole 150. It is embedded.
  • variable resistance element 95 is a schematic view showing the upper surface
  • (b) is a cross-sectional view of the cross section taken along the line X-X 'in each figure (a) as viewed in the direction of the arrow.
  • the manufacturing steps (FIGS. 3A and 3B) until the first variable resistance layer 201 is formed are the same as those in the first embodiment, and the first and fifth embodiments are the same. Elements common to the forms are given the same names and description thereof is omitted.
  • the second resistance change layer 212 having a small amount is deposited.
  • the tilt angle of the substrate during deposition is desirably close to 0 °. Is preferably about 10 nm to 100 nm on the first variable resistance layer 201 at the bottom of the memory cell hole. In this embodiment, the inclination angle is 0 °, and the deposited film thickness is 50 nm on the first resistance change layer 201 at the bottom of the memory cell hole.
  • a buried layer 213 is deposited on the second variable resistance layer 212 so that the memory cell hole 150 is completely filled (FIGS. 16A and 16B).
  • the same material as that of the second electrode 102 in the first embodiment is used as the material of the embedded layer (conductive layer) 213.
  • a film formation method a long-throw sputtering method or a CVD method with high embeddability is used. Used.
  • tungsten (W) is used as the buried layer 213, and the film thickness is 400 nm in terms of a flat substrate.
  • the buried layer 213, the second variable resistance layer 212, and the first variable resistance layer 201 on the surface of the interlayer insulating layer 300 other than the memory cell hole 150 are polished and removed by CMP to remove the entire surface.
  • the buried layer 213, the second variable resistance layer 212, and the first variable resistance layer 201 are formed in the memory cell hole 150 (FIGS. 17A and 17B).
  • the polishing rate of the buried layer 213, the second resistance change layer 212, and the first resistance change layer 201 is preferably higher than the polishing rate of the interlayer insulating layer 300 from the viewpoint of process stability.
  • an acidic slurry generally used in CMP of tungsten (W) is used.
  • the second electrode 102 is formed on the surface of the structure shown in FIGS. 17A and 17B. This is the same as that of the first embodiment. Since it is the same as the process of FIG. 5A and FIG.
  • the second variable resistance layer is deposited so as to fill the entire memory cell hole, the second variable resistance layer is formed according to the height of the memory cell hole.
  • the film thickness of the second variable resistance layer 212 is set regardless of the height of the memory cell hole 150 by adopting the structure in which the buried layer is formed as in this embodiment. Therefore, the thickness can be reduced as compared with the first embodiment. For this reason, when the voltage is applied between the first electrode 101 and the second electrode 102, the effective film thickness of the second variable resistance layer 212 can be reduced, so that the initial break voltage can be reduced. Is obtained.
  • variable resistance element and the manufacturing method thereof according to the present invention have been described based on the first to fifth embodiments.
  • present invention is not limited to these embodiments.
  • the structure in which the buried layer (conductive layer) is formed inside the second variable resistance layer as in the fifth embodiment is the same as the structure in the first to fourth embodiments (FIGS. 1, 9, 10, and 10). It is possible to apply also to FIG. 11), and there exists an effect similar to the effect mentioned above.
  • the oxygen-deficient transition metal oxide constituting the first variable resistance layer and the second variable resistance layer is tantalum oxide.
  • the variable resistance element according to the present invention is configured.
  • the first resistance change layer and the second resistance change layer to be used are not limited to this material, and may include at least one selected from tantalum oxide, hafnium oxide, and zirconium oxide.
  • the resistance change layer is configured by a laminated structure of tantalum oxide, but the above-described effects of the present invention are not expressed only in the case of tantalum oxide.
  • the present invention is not limited to this.
  • a stacked structure of hafnium (Hf) oxide or a stacked structure of zirconium (Zr) oxide may be used.
  • the composition of the first hafnium oxide is HfO y and the composition of the second hafnium oxide is HfO x , 0.9 ⁇ x ⁇ 1.6
  • y is about 1.8 ⁇ y ⁇ 2.0
  • the thickness of the first hafnium oxide is preferably 3 nm or more and 4 nm or less in the portion having the minimum value.
  • the composition of the first zirconium oxide is ZrO y and the composition of the second zirconium oxide is ZrO x , 0.9 ⁇ x ⁇ 1.4 It is preferable that y is about 1.9 ⁇ y ⁇ 2.0, and the film thickness of the first zirconium oxide is preferably 1 nm or more and 5 nm or less in a portion having a minimum value.
  • hafnium oxide In the case of hafnium oxide, sputtering is performed in a gas in which argon gas and oxygen gas are combined using hafnium as a target, and the oxygen content of the first hafnium oxide layer and the second hafnium oxide layer is As in the case of the tantalum oxide described above, it can be easily adjusted by changing the flow ratio of oxygen gas to argon gas during sputtering.
  • the substrate temperature can be set to room temperature without any particular heating.
  • zirconium oxide In the case of zirconium oxide, sputtering is performed in a gas in which argon gas and oxygen gas are combined using zirconium as a target, and the oxygen content of the first zirconium oxide layer and the second zirconium oxide layer is the above-described value. As in the case of the tantalum oxide, it can be easily adjusted by changing the flow ratio of oxygen gas to argon gas during sputtering.
  • the substrate temperature can be set to room temperature without any particular heating.
  • variable resistance element of the present invention and the nonvolatile semiconductor memory device using the variable resistance element have high integration, low power, high speed operation, and stable writing and reading characteristics. It is useful as a nonvolatile semiconductor memory device used in various electronic devices such as memory cards, portable telephones, and personal computers.

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Abstract

抵抗変化動作の安定性を向上し、かつ、製造直後の初期状態の抵抗変化素子を最初に低抵抗化させるために必要な電流を低減することができる抵抗変化素子を提供する。第１の電極(１０１)と、その上に形成されたメモリセルホール(１５０)と、メモリセルホール(１５０)の底部を覆い、かつ、第１の電極(１０１)の上面を覆うように形成された第１の抵抗変化層(２０１)と、第１の抵抗変化層(２０１)を覆うように形成された第２の抵抗変化層(２０２)と、メモリセルホール(１５０)の上に形成された第２の電極(１０２)とで構成され、第１の抵抗変化層(２０１)のメモリセルホール(１５０)の底での膜厚が、メモリセルホール(１５０)の周辺部に向かって連続的に減少し、メモリセルホール(１５０)の周辺部付近で極小値となる。また、第１の抵抗変化層(２０１)中の酸素濃度が第２の抵抗変化層(２０２)中の酸素濃度より高い。

Description

抵抗変化素子およびその製造方法
　本発明は、安定に保持する抵抗値が電圧パルスの印加により変化する抵抗変化素子に関し、特に、製造直後の未動作状態の素子を抵抗変化動作可能な状態にするために必要な初期ブレーク動作（通常の抵抗変化動作時の印加電圧より高い電圧を印加することによって低抵抗化させる動作）のために必要な電流を低減することができる抵抗変化素子およびその製造方法に関する。
　近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、よりいっそう高機能化している。そのため、不揮発性記憶装置の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
　こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。
　他方、電圧パルスの印加により、安定に保持する抵抗値が変化する抵抗変化素子を記憶部に用いた不揮発性半導体記憶素子（抵抗変化型メモリ）の場合、メモリセルが単純な構造で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。
　微細化および高集積化に適した抵抗変化素子の構造の例が特許文献１に示されている。この特許文献１では、下部電極上に形成されたビアホール内に抵抗変化層および上部電極を埋め込む構造となっている。さらに、上部電極を抵抗変化層に向かって凸型にしている。このような構造とすることによって、抵抗変化素子の動作不良を改善することが出来るとしている。
特許第４１６６８２０号公報
　抵抗変化素子は、抵抗変化層を第１の電極と第２の電極で挟んだ構造であり、その抵抗変化は、抵抗変化材料によっては、第１の電極と第２の電極間に印加する極性の異なる電圧によって、第１の電極と抵抗変化層の界面、もしくは、第２の電極と抵抗変化層との界面近傍の抵抗変化層の抵抗が変化することで起こることが知られている。ここで抵抗変化材料は、酸素不足型の遷移金属酸化物が多く用いられる。酸素不足型とは、遷移金属酸化物において、多くは絶縁性を示す、化学量論的組成よりも酸素含有率が小さい遷移金属酸化物のことを指し、半導体あるいは導体的な特性を示す。
　抵抗変化素子の抵抗変化を安定的に行うためには、抵抗変化層で抵抗変化が起こる領域を、第１の電極と抵抗変化層の界面近傍、もしくは、第２の電極と抵抗変化層の界面近傍、のどちらか一方に限定することが必要である。このための方法として、製造の過程で、抵抗変化させたい電極側界面近傍の抵抗変化層の酸素含有率を、他方の電極側界面近傍の抵抗変化層の酸素含有率より高く形成する方法がある。このような構成とすることにより、酸素含有率の高い側の電極側界面近傍で優先的に抵抗変化が生じることとなるが、酸素含有率の高い側の電極側界面近傍の製造直後の抵抗値が、通常の抵抗変化動作時の高抵抗状態のときの抵抗値よりも高い抵抗になるようにすることで酸素含有率の高い側の電極側界面近傍での抵抗変化動作をより確実にすることが出来る。この方法で作製された抵抗変化素子の製造直後の初期抵抗値は、通常の抵抗変化動作時の高抵抗状態よりも高い値となるため、抵抗変化素子として用いる際、最初に通常の抵抗変化時より高い電圧を印加して抵抗変化素子の抵抗値を低抵抗化させる必要がある。
　しかし、特許文献１に示された素子構造では、抵抗変化層の抵抗は上部電極界面および下部電極界面の近傍で同じであり、どちらの電極界面近傍で抵抗変化が発生するかは不明であるため、動作の安定性に問題が生じる。つまり、上部電極に正の電圧を印加した場合、低抵抗化する場合と高抵抗化する場合が起こる。さらに、この構造で初期抵抗を通常の抵抗変化動作時の高抵抗状態よりも高抵抗にするためには、素子製造時に抵抗変化層自体の抵抗を高くしておく必要がある。この場合、製造後の未動作状態の素子を抵抗変化動作可能な状態にするために必要な初期ブレーク動作（通常の抵抗変化動作時の印加電圧より高い電圧を印加することによって低抵抗化させる動作）のために必要な電圧が高くなる。また、通常抵抗変化層を均一に形成した場合、抵抗変化層を形成しているビアホールの底面全体に電流が流れるが、上述したように低抵抗化させるために必要な電圧が高くなると、これに伴い、前述の初期ブレークのために必要な電流が大きくなってしまうため、その抵抗変化素子に接続されるトランジスタのサイズを大きくしなければならず、チップに搭載できるメモリの容量が小さくなってしまうという問題があった。
　本発明は、上述した問題を解決し、抵抗変化動作の安定性を向上し、かつ、初期ブレークに必要な電流を低減することができる構造を提供することを目的とする。
　上記の目的を達成するために、本発明における抵抗変化素子の一態様は、基板と、前記基板上に形成された第１の電極と、前記基板上に形成された層間絶縁層と、前記層間絶縁層を貫通するように形成されたメモリセルホール内で、かつ、前記第１の電極上に形成された第１の抵抗変化層と、前記第１の抵抗変化層を覆うように前記メモリセルホール内に形成された第２の抵抗変化層と、前記メモリセルホールの上部を少なくとも覆い、かつ、少なくとも前記第２の抵抗変化層に電気的に接続された第２の電極とを含み、前記第１の電極と前記第２の電極との間に所定の電圧または電流を印加することにより、前記第１の電極と前記第２の電極との間の電気抵抗値が変化する抵抗変化素子であって、前記第１の抵抗変化層の、前記メモリセルホール底での膜厚が、前記メモリセルホール中心部付近から前記メモリセルホール周辺部に向かって連続的に減少し、前記メモリセルホール周辺部付近で極小値となり、かつ、前記第１の抵抗変化層中の酸素濃度が前記第２の抵抗変化層中の酸素濃度より高いことを特徴とする。
　ここで、より具体的な一態様として、前記層間絶縁層は、前記第１の電極の上に形成され、前記メモリセルホールは、前記層間絶縁層を貫通し、かつ、前記第１の電極の上面に達するように形成されてもよい。また、別の具体的な一態様として、さらに、前記基板上に形成された第１の配線を含み、前記メモリセルホールは、前記層間絶縁層を貫通し、かつ、前記第１の配線の上面に達するように形成され、前記第１の電極は、少なくとも前記メモリセルホール内の底部で、かつ、前記第１の配線上に形成されていてもよい。
　このような構成にすることにより、初期ブレーク電流が、第１の抵抗変化層の膜厚が極小となる領域に集中して流れるため、最初に低抵抗化させるために必要な電流を低減することができるという効果が得られる。
　さらに、前記第２の抵抗変化層が前記メモリセルホール上面まで埋め込まれる構成とすることにより、前記第２の電極が完全にメモリセルホールを被覆していなくても、前記第２の電極形成以降の作製工程において、前記メモリセルホール中に異物が混入することを防ぐことができるため、素子の微細化ならびに前記メモリセルホール中に異物が残ることによる素子信頼性の低下を防ぐ効果が得られる。
　なお、「第１の抵抗変化層のメモリセルホール底での膜厚」とは、第１の抵抗変化層のうちメモリセルホールの底面と対向している面での膜厚を意味し、第１の抵抗変化層とメモリセルホールの底面とが接している場合と、接していない場合とを含む。
　さらに、前記第１の電極を前記第１の電極の下方に形成された配線の上面に直接形成する構造としても良い。このような構成にすることにより、前記第１の電極とトランジスタ回路の配線とを共通化することが可能となり、回路用配線と抵抗変化素子の第１の電極との接続用ビアの削減、マスク枚数の削減、などの作製プロセスの簡略化・低コスト化の効果が得られる。
　さらに、前記第２の電極の上面に直接配線を形成する構造としても良い。このような構成にすることにより、前記第２の電極とトランジスタ回路の配線とを共通化することが可能となり、回路用配線と抵抗変化素子の第２の電極との接続用ビアの削減、マスク枚数の削減、などの作製プロセスの簡略化・低コスト化の効果が得られる。
　また、前記メモリセルホール下に配線を配置し、前記第１の電極を、前記メモリセルホール底の前記配線上にのみ形成する構造としても良い。このような構成にすることにより、前記第１の電極の形状加工が不要となるため、微細化が可能となる。
　さらに、前記メモリセルホール内に埋め込む前記第２の抵抗変化層の膜厚を薄くし、さらにその上に埋め込み層を形成して、前記メモリセルホール内を埋め込む構造としても良い。このような構成にすることにより、最初に低抵抗化させるために必要な電圧を低減することができるという効果が得られる。
　なお、本発明は、抵抗変化素子として実現できるだけでなく、抵抗変化素子の製造方法として実現することもできる。
　その一態様に係る製造方法は、基板上に第１の電極を形成する工程と、前記基板および前記第１の電極上に層間絶縁層を堆積する工程と、前記層間絶縁層にメモリセルホールを形成し、前記第1の電極の上面を前記メモリセルホールの底面に開口させる工程と、前記メモリセルホール内の底部および側壁上、および前記層間絶縁層上に、前記メモリセルホール底での膜厚が、前記メモリセルホール中心部付近から前記メモリセルホール周辺部に向かって連続的に減少し、前記メモリセルホール周辺部付近で極小値となる第１の抵抗変化層を堆積する工程と、前記第１の抵抗変化層上に前記第２の抵抗変化層を堆積する工程と、前記層間絶縁層上に堆積された前記第１の抵抗変化層および前記第２の抵抗変化層を化学機械研磨法により除去し、前記メモリセルホール内に前記第１および第２の抵抗変化層を形成する工程と、前記化学機械研磨法による処理の後に、前記メモリセルホール上および前記層間絶縁層上に第２の電極を形成する工程とを含む。
　また、別の一態様に係る製造方法は、基板上に第１の配線を形成する工程と、前記基板および前記第１の配線上に層間絶縁層を堆積する工程と、前記層間絶縁層にメモリセルホールを形成し、前記第1の配線の上面を前記メモリセルホールの底面に開口させる工程と、前記メモリセルホールの底部で、かつ、前記第１の配線の上面に前記第１の電極を形成する工程と、前記メモリセルホールの底部で、かつ、前記第１の電極の上、および前記メモリセルホールの側壁上および前記層間絶縁層上に、前記メモリセルホール底での膜厚が、前記メモリセルホール中心部付近から前記メモリセルホール周辺部に向かって連続的に減少し、前記メモリセルホール周辺部付近で極小値となる第１の抵抗変化層を堆積する工程と、前記第１の抵抗変化層上に前記第２の抵抗変化層を堆積する工程と、前記層間絶縁層上に堆積された前記第１の抵抗変化層および前記第２の抵抗変化層を化学機械研磨法により除去し、前記メモリセルホール内に前記第１および第２の抵抗変化層を形成する工程と、前記化学機械研磨法による処理の後に、前記メモリセルホール上および前記層間絶縁層上に第２の電極を形成する工程とを含む。
　本発明の抵抗変化素子は、抵抗変化させたい電極側近傍の抵抗変化層の抵抗を他方の電極側の抵抗より高くし、かつ、抵抗の高い抵抗変化層を膜厚が厚い部分と薄い部分とを意図的に形成することによって、抵抗変化動作を安定して開始させ、かつ、初期ブレークに必要な電流を低減することが可能となる。
図１は本発明の第１の実施の形態に係る抵抗変化素子の断面構成の一例を示す模式図である。 図２（ａ）は本発明の第１の実施の形態に係る抵抗変化素子の製造方法において、メモリセルホールを形成するまでの工程を示す上面の模式図、図２（ｂ）は同図の断面を示す模式図である。 図３（ａ）は本発明の第１の実施の形態に係る抵抗変化素子の製造方法において、第１の抵抗変化層を形成する工程を示す上面からの模式図、図３（ｂ）は同図の断面を示す模式図である。 図４（ａ）は本発明の第１の実施の形態に係る抵抗変化素子の製造方法において、第２の抵抗変化層および第１の抵抗変化層を形成する工程を示す上面からの模式図、図４（ｂ）は図の断面を示す模式図である。 図５（ａ）は本発明の第１の実施の形態に係る抵抗変化素子の製造方法において、第２の電極を形成する工程を示す上面からの模式図、図５（ｂ）は同図の断面を示す模式図である。 図６は本発明の第１の抵抗変化層の成膜方法を説明するための模式図である。 図７は本発明の第１の抵抗変化層の成膜方法を用いて、メモリセルホール内に第１の抵抗変化層を成膜した時の結果を示す断面ＳＥＭ写真である。 図８は計算機シミュレーションによって計算した、本発明による抵抗変化素子の未動作時の高抵抗状態における電圧－電流特性を示す図である。 図９は本発明の第２の実施の形態に係る抵抗変化素子の断面構成の一例を示す模式図である。 図１０は本発明の第３の実施の形態に係る抵抗変化素子の断面構成の一例を示す模式図である。 図１１は本発明の第４の実施の形態に係る抵抗変化素子の断面構成の一例を示す模式図である。 図１２（ａ）は本発明の第４の実施の形態に係る抵抗変化素子の製造方法において、メモリセルホールを形成するまでの工程を示す上面の模式図、図１２（ｂ）は同図の断面を示す模式図である。 図１３（ａ）は本発明の第４の実施の形態に係る抵抗変化素子の製造方法において、第１の電極を形成する工程を示す上面の模式図、図１３（ｂ）は同図の断面を示す模式図である。 図１４（ａ）は本発明の第４の実施の形態に係る抵抗変化素子の製造方法において、第１の抵抗変化層を形成する工程を示す上面からの模式図、図１４（ｂ）は同図の断面を示す模式図である。 図１５は本発明の第５の実施の形態に係る抵抗変化素子の断面構成の一例を示す模式図である。 図１６（ａ）は本発明の第５の実施の形態に係る抵抗変化素子の製造方法において、第１の抵抗変化層、第２の抵抗変化層および埋め込み層を形成する工程を示す上面の模式図、図１６（ｂ）は同図の断面を示す模式図である。 図１７（ａ）は本発明の第５の実施の形態に係る抵抗変化素子の製造方法において、第１の抵抗変化層、第２の抵抗変化層および埋め込み層を形成する工程を示す上面の模式図、図１７（ｂ）は同図の断面を示す模式図である。 図１８（ａ）は本発明の第５の実施の形態に係る抵抗変化素子の製造方法において、第２の電極を形成する工程を示す上面からの模式図、図１８（ｂ）は同図の断面を示す模式図である。
　以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付して説明を省略する場合がある。
　本発明において、「基板の上に形成する」とは、一般的な解釈に従って、基板の上に、直接、構造物を形成する場合と、基板の上に他のものを介して形成する場合との双方を意味する。また、「層間絶縁層」とは、不揮発性記憶素子の製造プロセスにおいて１つのプロセスで形成される層間絶縁層と、不揮発性記憶素子の製造プロセスにおいては複数のプロセスでそれぞれ形成された複数の層間絶縁層が１つに合体してなる層間絶縁層との双方を指す。また、「基板の厚み方向から見て」とは、「基板の厚み方向から透視して又は透視しないで見て」という意味である。
　（第１の実施の形態）
　本発明に係る抵抗変化素子は、基板と、前記基板上に形成された第１の電極と、前記基板上に形成された層間絶縁層と、前記層間絶縁層を貫通するように形成されたメモリセルホール内で、かつ、前記第１の電極上に形成された第１の抵抗変化層と、前記第１の抵抗変化層を覆うように前記メモリセルホール内に形成された第２の抵抗変化層と、前記メモリセルホールの上部を少なくとも覆い、かつ、少なくとも前記第２の抵抗変化層に電気的に接続された第２の電極とを含み、前記第１の電極と前記第２の電極との間に所定の電圧または電流を印加することにより、前記第１の電極と前記第２の電極との間の電気抵抗値が変化する抵抗変化素子であって、前記第１の抵抗変化層の、前記メモリセルホール底での膜厚が、前記メモリセルホール中心部付近から前記メモリセルホール周辺部に向かって連続的に減少し、前記メモリセルホール周辺部付近で極小値となり、かつ、前記第１の抵抗変化層中の酸素濃度が前記第２の抵抗変化層中の酸素濃度より高いことを特徴とする抵抗変化素子である。本発明の第１の実施の形態に係る抵抗変化素子は、そのような抵抗変化素子のうち、前記層間絶縁層が前記第１の電極の上に形成され、前記メモリセルホールが前記層間絶縁層を貫通し、かつ、前記第１の電極の上面に達するように形成されていることを特徴とする抵抗変化素子である。以下、具体的に、本発明の第１の実施の形態に係る抵抗変化素子を説明する。
　図１は、本発明の第１の実施の形態に係る抵抗変化素子９１の一例を示す断面図である。
　図１に示すように、本実施形態による抵抗変化素子９１は、第１の電極１０１と、この第１の電極１０１を覆うように形成された層間絶縁層３００と、層間絶縁層３００内に形成され、その底面が第１の電極１０１の上面に達するメモリセルホール１５０と、メモリセルホール１５０の少なくとも底面を覆うように埋め込まれ、第１の電極１０１の上面に電気的に接続された第１の抵抗変化層２０１と、第１の抵抗変化層２０１を覆うようにメモリセルホール１５０内に形成された第２の抵抗変化層２０２と、メモリセルホール１５０の上部を覆い、かつ、第２の抵抗変化層２０２と電気的に接続された第２の電極１０２で構成される。さらに、第１の抵抗変化層２０１中の酸素濃度が、第２の抵抗変化層２０２中の酸素濃度より高い構成となっている。なお、抵抗変化素子９１は、基板上に形成されるが、図１には、基板の図示が省略されている（他の実施の形態についても同様）。
　さらに、第１の抵抗変化層２０１中の酸素濃度は、本実施形態の抵抗変化素子９１の一度も抵抗変化させていない未動作状態での抵抗値（製造後の初期抵抗値）が、通常の抵抗変化動作時の高抵抗状態での抵抗値よりも大きい値となるような濃度になっている。ここで、「通常の抵抗変化動作」とは、抵抗変化素子を高抵抗状態と低抵抗状態との間で可逆的に遷移させる不揮発性記憶素子としての動作をいう。
　また、図１に示すように、第１の抵抗変化層２０１の底面の膜厚を第１の電極１０１の上面に対して垂直方向の厚さとして定義したとき、第１の抵抗変化層２０１の底面の膜厚の分布が、メモリセルホール１５０の中心部からメモリセルホール１５０の周辺部に向かって連続的に減少し、メモリセルホール１５０の周辺部付近で極小点を持つ構成となっている。ここで、「第１の抵抗変化層２０１の底面」とは、第１の抵抗変化層２０１のうち、メモリセルホール１５０の底面に対向する箇所（面）をいう。また、「メモリセルホール１５０の周辺部付近」とは、メモリセルホール１５０の中心軸とメモリセルホール１５０の内側面との間であればいかなる位置でもよいが、好ましくは、中心軸からの距離よりも内側面からの距離が小さくなるような位置である。
　具体的には、本実施形態では、第１の抵抗変化層２０１のメモリセルホール１５０の底の中心部での膜厚が１６ｎｍ、極小点での膜厚が１０ｎｍである。なお、これらの膜厚は、一例であり、本発明に係る抵抗変化素子を構成する第１の抵抗変化層２０１のメモリセルホール１５０の底での膜厚は、極小点を有すればよい。ただし、中心部での膜厚は、極小点での膜厚の１．５倍以上であるのが好ましいと考えられる。
　ここで、本実施形態による抵抗変化素子９１のように、一度も抵抗変化させていない未動作状態での抵抗値が、通常の抵抗変化動作時の高抵抗状態での抵抗値よりも大きい値であり、その状態から抵抗値を下げることによって抵抗変化動作を実現する抵抗変化素子を、初期ブレーク型素子と定義する。
　初期ブレーク型素子では、未動作時の高抵抗状態から抵抗値を下げる際に、通常の抵抗変化動作時より大きな電圧（初期ブレーク電圧）を印加して、ある一定値以上の電流（初期ブレーク電流）を流す必要がある。
　第１の抵抗変化層のメモリセルホール底面での膜厚が均一な従来の構造では、初期ブレーク電流はメモリセルホール底面全面を流れるため、非常に大きな初期ブレーク電流を必要としていた。
　それに対し、本実施形態では、初期ブレーク電流は第１の抵抗変化層２０１の膜厚が極小となる領域に集中して流れるため、初期ブレーク電流を小さくすることができる。
　次に、図２（ａ）および（ｂ）から図５（ａ）および（ｂ）を用いて、本第１の実施の形態に係る抵抗変化素子９１の製造方法を説明する。各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ－Ｘ’線の断面を矢印方向に見た断面図である。
　まず、基板上（図示せず）にスパッタ法やＣＶＤ法等を用いて導電層を堆積後、露光プロセスを用いてマスキングしてエッチングすることにより、第１の電極１０１を形成する。この第１の電極１０１には、第１の抵抗変化層２０１の機能を十分に引き出し、即ち抵抗変化させ易い電極として、貴金属材料、例えば白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、もしくはこれらの混合物を用いるのが望ましい。これらの電極材料の標準電極電位は、抵抗変化材料を構成する遷移金属の標準電極電位より高いため酸化されにくく、これらの電極に正の電圧を印加した時、抵抗変化層中の酸素イオンがこれらの電極と抵抗変化層との界面近傍に高濃度酸素層となって偏在し、抵抗変化素子９１を高抵抗化させる。逆に負の電圧を印加した場合、界面近傍に偏在した酸素イオンは、母体の抵抗変化層全体に拡散するため、抵抗変化素子９１は低抵抗化する。上記のようなメカニズムが想定され、上記貴金属材料を抵抗変化させたい側に配置することで、安定した抵抗変化動作が得られる。もちろん、電極材料は抵抗変化材料を構成する遷移金属の標準電極電位より高い材料であれば、上記材料に限られることはない。
　本実施形態ではイリジウム（Ｉｒ）を用いた。また、第１の電極１０１の寸法は、１．０μｍ×１．０μｍ、膜厚は５０ｎｍとした。
　また、図には示していないが、本実施形態の抵抗変化素子９１を集積回路の記憶素子として用いる場合は、基板として、あらかじめトランジスタ回路などを形成した基板を用い、そのトランジスタ回路との電気的接続のためのビアホールと第１の電極１０１とが接続される。これについては後述する第３および第５の実施形態の説明においても同様である。
　次に、例えばＣＶＤ法を用いてＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）－ＳｉＯで構成される層間絶縁層３００を厚さ８００ｎｍ堆積し、例えば化学機械研磨（ＣＭＰ）法で、第１の電極１０１上の層間絶縁層の膜厚が３００ｎｍになるように研磨を行うことでその表面をおおよそ平坦にする。
　なお、この層間絶縁層３００には、ＴＥＯＳ－ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化膜（ＳｉＣＮ）やシリコン炭酸化膜（ＳｉＯＣ）あるいはシリコンフッ素酸化膜（ＳｉＯＦ）等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
　その後、層間絶縁層３００に第１の電極１０１の上面に達するメモリセルホール１５０（径５２０ｎｍ）を形成する（図２（ａ）および（ｂ））。つまり、層間絶縁層３００にメモリセルホール１５０を形成し、第1の電極１０１の上面をメモリセルホール１５０の底面に開口させる。これらについては、一般的な半導体プロセス（リソグラフィ、エッチング等）で用いられている技術を用いれば容易に形成することができる。
　次に、図３（ａ）および（ｂ）に示すように、メモリセルホール１５０内および層間絶縁層３００の表面全体を覆うように、化学量論的組成を有する酸化物と比較して原子比である酸素の含有量が少ない酸化物である酸素不足型の第１の抵抗変化層２０１を成膜する。より詳しくは、メモリセルホール１５０内の底部および側壁上、および層間絶縁層３００上に、メモリセルホール１５０の底での膜厚が、メモリセルホール１５０の中心部付近からメモリセルホール１５０の周辺部に向かって連続的に減少し、メモリセルホール１５０の周辺部付近で極小値となる第１の抵抗変化層２０１を堆積する。ここではタンタル酸化物を用いた場合について説明する。これは以下のようにすれば形成できる。第１の抵抗変化層２０１の好適な範囲としては、ＴａＯｙ（２．１≦ｙ≦２．５）、膜厚は極小値となる部分の膜厚が１ｎｍ以上８ｎｍ以下が好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｙの化学式のｙの値を調整することができる。
　具体的なスパッタリング時の工程に従って説明すると、まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０－４Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行う。酸素分圧比を１％から７％に変化させた場合、タンタル酸化物層中の酸素含有率は約４０％（ＴａＯ０．６６）から約７０%（ＴａＯ２．３）へと変化する。タンタル酸化物層の組成についてはラザフォード後方散乱法（Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定できる。また、化学量論的組成（ｓｔｏｉｃｈｉｏｍｅｔｒｙ）を有する酸化物とは、タンタル酸化物の場合、絶縁体であるＴａ２Ｏ５をここでは指し、酸素不足型とすることで金属酸化物は導電性を有するようになる。
　さらに、例えばロングスロースパッタ（ｌｏｎｇ　ｔｈｒｏｗ　Ｓｐｕｔｔｅｒｉｎｇ）法などの堆積させる分子の進行方向の指向性が高い方法を用い、堆積させる分子の進行方向に対して基板を傾け、かつ、基板を自転させながら、堆積を行うと、メモリセルホール１５０の底面で膜厚分布を持つように第１の抵抗変化層２０１を堆積することが出来る。
　図６を用いて、この堆積方法の成膜条件を説明する。図６に示したように、メモリセルホール１５０の最表面での開口寸法をａ、メモリセルホール１５０の高さをｂ、堆積させる分子の進行方向に対する基板１の傾斜角をθとすると、
　０°＜θ≦ａｒｃｔａｎ（ａ／２ｂ）　・・・（式１）
を満たすことによって、メモリセルホール１５０の中心部からメモリセルホール１５０の周辺部に向かって連続的に変化し、メモリセルホール１５０の周辺部付近で極小点を持つように、第１の抵抗変化層２０１を形成することができる。つまり、堆積分子の進行方向に対して、基板の表面が垂直方向になる状態から、基板を０°より大きく、かつ、ａｒｃｔａｎ（ａ／２ｂ）以下の角度だけ傾け、かつ、基板を自転させながら、メモリセルホール１５０内および層間絶縁層３００上に、第１の抵抗変化層２０１の材料を堆積させる。さらに、メモリセルホール１５０の底部での膜厚の変化の具合は、θを変えることによって変化させることが可能であり、θが０°に近いほど膜厚の変化の割合は小さく（平坦に近い）、θが大きいほど膜厚の変化の割合は大きくなるが、実効的には１０°≦θ≦０．９ａｒｃｔａｎ（ａ／２ｂ）の範囲が望ましい。
　図７に、ａ＝０．５２μｍ、ｂ＝２５０ｎｍ、θ＝４５°の条件で、第１の抵抗変化層材料として化学量論的組成を有する酸化物と比較して原子比である酸素の含有量が少ない酸化物である酸素不足型のタンタル酸化物（ＴａＯ２．５）を、平坦基板上換算１００ｎｍ成膜したときの結果を示す。メモリセルホール底部の中心の膜厚Ｔ１に対して、底部周辺部付近の極小点の膜厚Ｔ２は、Ｔ１の約６０％の膜厚になっていることが確認できる。
　本実施形態では、第１の抵抗変化層２０１のメモリセルホール１５０底の極小点での膜厚が１０ｎｍとなるように、第１の抵抗変化層２０１を成膜した。
　次に、第１の抵抗変化層２０１上に、第１の抵抗変化層２０１を堆積させるのと同様の方法を用いて、第１の抵抗変化層２０１より酸素含有量の少ないタンタル酸化物（ＴａＯｘ）を堆積させる。第２の抵抗変化層２０２の組成は、ＴａＯｘ（０．８≦ｘ≦１．９）であることが望ましい。このとき、堆積させる膜はメモリセルホール１５０全体を埋める必要があるため、堆積時の基板の傾斜角は０°に近いことが望ましく、堆積膜厚はメモリセルホールを十分に埋めることが出来る膜厚が必要であり、本実施形態では傾斜角０°、平坦基板上での堆積膜厚５００ｎｍとした。上記のように、メモリセルホール中に、まず第１の抵抗変化層を成膜した後、続けて第２の抵抗変化層を成膜することで、抵抗変化に重要な第１の抵抗変化層が、ドライエッチ工程での電気的、あるいは化学的なダメージから保護される効果も期待できる。
　その後、図４（ａ）および（ｂ）に示すように、層間絶縁層３００の表面が露出するまでＣＭＰを行い、表面をおおよそ平坦化することで、第１の抵抗変化層２０１および第２の抵抗変化層２０２を形成する。この時のＣＭＰでは、プロセス安定性の観点から、第１の抵抗変化層２０１の研磨レートが層間絶縁層３００の研磨レートより高いことが望ましい。本実施形態では、タングステン（Ｗ）のＣＭＰで一般的に用いられる酸性スラリーを用いた。
　次に図５（ａ）および（ｂ）に示すように、メモリセルホール１５０上および層間絶縁層３００上に第２の電極１０２を形成するが、これは以下のようにして形成できる。
　すなわち、図４（ａ）および（ｂ）の表面にスパッタ法やＣＶＤ法等を用いて導電層を堆積後、露光プロセスを用いてマスキングしてエッチングする。
　この第２の電極１０２には、第１の電極１０１と同じ材料を用いることができるが、第２の抵抗変化層２０２の第２の電極１０２との界面付近の抵抗を低抵抗に保ち易い電極として、即ち抵抗変化しにくい電極として、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、あるいは窒化タンタル（ＴａＮ）を用いても良い。またこれら材料の成膜方法にはスパッタ法やＣＶＤ法等が用いられる。
　本実施形態では第２の電極１０２として窒化タンタル（ＴａＮ）を用い、１．０μｍ×１．０μｍの寸法、膜厚は５０ｎｍとした。
　また、図５（ａ）および（ｂ）には示していないが、本実施形態の抵抗変化素子９１を集積回路の記憶素子として用いる場合には、基板として、あらかじめトランジスタ回路などを形成した基板を用い、第２の電極１０２の上に層間絶縁層および例えばタングステンビアがさらに形成される。これらは、一般的な半導体プロセスを用いて容易に形成することが出来る。このタングステンビアと、基板のトランジスタ回路に電気的に接続されるように形成された、例えばタングステンビアとが、さらにその上に形成された配線で接続される。これについては後述する第２、第４および第５の実施形態の説明においても同様である。
　なお、本実施形態では、第１の電極１０１、第２の電極１０２およびメモリセルホール１５０の平面視における形状として、正方形で示したが、本形状はこれに限定されるものではなく、長方形、楕円、円、多角形などの形状を用いても同様の効果が得られる。これについては後述する第２の実施形態以降の説明においても同様である。
　次に、本発明の抵抗変化素子９１の効果について説明する。
　図８は、発明者らが実験から得たデータを元に、本発明構造による抵抗変化素子９１の初期抵抗状態における電流－電圧特性と、従来構造の抵抗変化素子の初期抵抗状態における電流－電圧特性とをシミュレーション計算により比較した結果である。構造１は従来構造の抵抗変化素子、構造２は本発明構造による抵抗変化素子９１である。
　ここで、第１の抵抗変化層はＴａＯ２．５、第２の抵抗変化層はＴａＯ１．９、第１の電極はＩｒ、および第２の電極はＴａＮとした。
　また、構造１の第１の抵抗変化層は膜厚５ｎｍの均一膜とし、構造２の第１の抵抗変化層はメモリセルホール中心部で９．１ｎｍ、メモリセルホール端付近の極小点で５ｎｍとした。さらに、メモリセルホールは構造１および構造２共に直径１μｍの円形とした。
　本シミュレーション計算で用いた構造１のように、均一膜厚の酸素含有量の多い金属酸化物を抵抗変化側の極側に配置し、酸素含有量の少ない金属酸化物をもう一方の電極側に配置した構造では、初期ブレークは印加された電圧がある一定の値に達したときに発生する。この初期ブレーク電圧は、酸素含有量の多い金属酸化物の膜厚で決まる。本例の場合の構成である９．１ｎｍのＴａＯ２．５を用いた場合の初期ブレーク電圧は２．５Ｖであり、初期ブレーク後は電流が急激に増加する（図８では初期ブレーク直前までの電流-電圧特性のみを計算）。
　図８より、構造１の抵抗変化素子での初期ブレーク電流は１１ｍＡであるのに対して、本発明構造である構造２の抵抗変化素子９１では２．３ｍＡとなっており、約２１％に減少することが分かる。
　以上のように、第１の実施形態の構造、すなわち、第１の抵抗変化層２０１の膜厚がメモリセルホール１５０の中央部からメモリセルホール１５０の周辺部に向かってその膜厚が減少し周辺部付近で極小値をとる構造とすることによって、初期ブレーク電流を削減することが可能となる。
　（第２の実施の形態）
　図９は、本発明の第２の実施の形態に係る抵抗変化素子９２の一例を示す断面図である。
　本実施形態の抵抗変化素子９２と、第１の実施の形態の抵抗変化素子９１との違いは、第１の電極１０３が下部配線１０の上面に接合されて形成されていることである。
　このような構造は、第１の実施の形態で第１の電極１０１を形成するために堆積される導電層を、下側が下部配線材料の膜、上側が第１の電極材料の膜とする積層膜にすることによって形成される。露光プロセスを用いてマスキングして、この積層膜をエッチングすることにより、下部配線１０および第１の電極１０３が形成される。
　この第１の電極１０３の材料には、第１の実施の形態における第１の電極１０１と同じ材料を用いることができ、本実施の形態では膜厚５０ｎｍのＩｒを用いた。また、この下部配線１０には、Ａｌ、Ｃｕ、Ａｌ－Ｃｕ合金、Ｔｉ－Ａｌ－Ｎ合金等の材料を用いることができるが、本実施形態では、スパッタ法により堆積したＡｌ膜を用い、膜厚は２００ｎｍ～４００ｎｍ、幅は約１．０μｍとした。
　次に、例えばＣＶＤ法を用いてＴＥＯＳ－ＳｉＯで構成される層間絶縁層３００を厚さ１２００ｎｍ堆積し、例えば化学機械研磨（ＣＭＰ）で、第１の電極１０３上の層間絶縁層の膜厚が３００ｎｍになるように研磨を行うことでその表面をおおよそ平坦にする。
　これ以降の作製工程は、第１の実施の形態と同様であるので、説明を省略する。
　このように、第１の電極１０３を下部配線１０の上面に直接形成することによって、下部配線１０をトランジスタ回路の配線と共通化することが可能となり、回路用配線と抵抗変化素子９２の第１の電極との接続用ビアの削減、マスク枚数の削減、などの作製プロセスの簡略化・低コスト化の効果が得られる。
　このような、第１の電極１０３を下部配線１０の上面に直接形成することの効果は、後述する第３および第５の実施形態においても同様に得られる。
　（第３の実施の形態）
　図１０は、本発明の第３の実施の形態に係る抵抗変化素子９３の一例を示す断面図である。
　本実施形態の抵抗変化素子９３と、第１の実施の形態の抵抗変化素子９１との違いは、第２の電極１０４が上部配線２０の下面に接合されて形成されていることである。
　第１の抵抗変化層２０１および第２の抵抗変化層２０２までの作製工程（図４（ａ）および（ｂ））は、第１の実施の形態と同様であり、第１の実施の形態と第３の実施の形態とで共通する要素については、同一名称を付して説明を省略する。
　すなわち、図４（ａ）および（ｂ）で示した構造の表面にスパッタ法もしくはＣＶＤ法等を用いて第２の電極となる導電層を堆積後、さらにスパッタ法もしくはＣＶＤ法等を用いて上部配線となる導電層を堆積させる。その後、露光プロセスを用いてマスキングして、この積層膜をエッチングすることにより、第２の電極１０４および上部配線２０が形成される。
　この第２の電極１０４の材料には、第１の実施の形態における第２の電極１０２と同じような材料を用いることができ、本実施の形態では膜厚５０ｎｍのＴａＮを用いた。また、この上部配線２０には、Ａｌ、Ｃｕ、Ａｌ－Ｃｕ合金、Ｔｉ－Ａｌ－Ｎ合金等の材料を用いることができるが、本実施形態では、スパッタ法により堆積したＡｌ膜を用い、膜厚は２００ｎｍ～４００ｎｍ、幅は約１．０μｍとした。
　このように、第２の電極１０４を上部配線２０の下面に直接形成することによって、上部配線２０をトランジスタ回路の配線と共通化することが可能となり、配線と抵抗変化素子９３の第２の電極との接続用ビアの削減、マスク枚数の削減、などの作製プロセスの簡略化・低コスト化の効果が得られる。
　このような、第２の電極１０４を上部配線２０の下面に直接形成することの効果は、第２の実施形態および後述する第４、第５の実施形態においても同様に得られる。
　（第４の実施の形態）
　本発明の第４の実施の形態に係る抵抗変化素子は、基板と、前記基板上に形成された第１の電極と、前記基板上に形成された層間絶縁層と、前記層間絶縁層を貫通するように形成されたメモリセルホール内で、かつ、前記第１の電極上に形成された第１の抵抗変化層と、前記第１の抵抗変化層を覆うように前記メモリセルホール内に形成された第２の抵抗変化層と、前記メモリセルホールの上部を少なくとも覆い、かつ、少なくとも前記第２の抵抗変化層に電気的に接続された第２の電極とを含み、前記第１の電極と前記第２の電極との間に所定の電圧または電流を印加することにより、前記第１の電極と前記第２の電極との間の電気抵抗値が変化する抵抗変化素子であって、前記第１の抵抗変化層の、前記メモリセルホール底での膜厚が、前記メモリセルホール中心部付近から前記メモリセルホール周辺部に向かって連続的に減少し、前記メモリセルホール周辺部付近で極小値となり、かつ、前記第１の抵抗変化層中の酸素濃度が前記第２の抵抗変化層中の酸素濃度より高いことを特徴とする抵抗変化素子のうち、さらに、前記基板上に形成された第１の配線を含み、前記メモリセルホールは、前記層間絶縁層を貫通し、かつ、前記第１の配線の上面に達するように形成され、前記第１の電極は、少なくとも前記メモリセルホール内の底部で、かつ、前記第１の配線上に形成されていることを特徴とする抵抗変化素子である。以下、具体的に、本発明の第４の実施の形態に係る抵抗変化素子を説明する。
　図１１は、本発明の第４の実施の形態に係る抵抗変化素子９４の一例を示す断面図である。
　本実施形態の抵抗変化素子９４と、第２の実施の形態の抵抗変化素子９２との違いは、図９においては第１の電極１０３が第１の配線１０の上面全面に形成されているのに対して、図１１では第１の電極１０５がメモリセルホール底の第１の配線３０の上面にのみ形成されていることである。
　次に、図１２（ａ）および（ｂ）から図１４（ａ）および（ｂ）を用いて、本第４の実施の形態に係る抵抗変化素子９４の製造方法を説明する。各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ－Ｘ’線の断面を矢印方向に見た断面図である。
　まず、基板上（図示せず）に第１の配線３０を形成するが、これには一般的な半導体プロセスの配線工程で用いられるＡｌ、Ａｌ－Ｃｕ合金、Ｔｉ－Ａｌ－Ｎ合金等の配線もしくは、ダマシンプロセスで形成したＣｕ配線を用いることができる。
　本実施形態では、ダマシン法により堆積したＣｕ配線を用い、Ｃｕ膜厚は２００ｎｍ、配線幅は約１．０μｍとした。
　次に、例えばＣＶＤ法を用いてＴＥＯＳ－ＳｉＯで構成される層間絶縁層３００を厚さ８００ｎｍ堆積し、例えば化学機械研磨（ＣＭＰ）で、第１の配線３０上の層間絶縁層の膜厚が３００ｎｍになるように研磨を行うことでその表面をおおよそ平坦にする。
　なお、この層間絶縁層３００には、ＴＥＯＳ－ＳｉＯ以外にも、シリコン窒化（ＳｉＮ）膜、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、これら材料の積層構造を用いても良い。
　その後、図１２（ｂ）に示すように、層間絶縁層３００に第１の配線３０の上面に達するメモリセルホール１５０を形成する。つまり、層間絶縁層３００にメモリセルホール１５０を形成し、第1の配線３０の上面をメモリセルホール１５０の底面に開口させる。これらについては、一般的な半導体プロセス（リソグラフィ、エッチング等）で用いられている技術を用いれば容易に形成することができる。
　次に、図１３（ａ）および（ｂ）に示すように、メモリセルホール１５０底部に露出した第１の配線３０上に、例えば無電解選択成長めっき法を用いて、第１の電極１０５を形成する。
　本実施の形態において、第１の電極１０５にはＰｔを用い、無電解Ｐｔめっき浴には、ヒドラジン－アンモニア系Ｐｔめっき浴、またはホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴を用いるとよい。また、Ｐｔ電極膜の膜厚は５ｎｍ～５０ｎｍ程度が望ましく、本実施の形態では２５ｎｍとした。また、第１の配線３０の上面にシード層をあらかじめ形成しておくと、選択成長がさらに効率的に行うことができる。シード層としては、ニッケル、ニッケルーリン合金またはニッケル－ホウ素合金を用いることができる。
　次に、図１４（ａ）および（ｂ）に示すようにメモリセルホール１５０内および層間絶縁層３００の表面を覆うように第１の抵抗変化層２０１を堆積するが、これは第１の実施の形態における図３（ａ）および（ｂ）と同様に形成でき、これ以降の形成方法は第１の実施の形態と同じであるため説明は省略する。
　本実施形態のような構成とすることにより、第１の電極１０５の材料に用いられるＰｔやＰｄ、Ｉｒなどの貴金属のエッチングプロセスによる形状加工が不要となるため、以下のような効果が得られる。つまり、第１の電極の材料に用いられる貴金属系の金属は、反応性イオンエッチングなどを用いた一般的なドライエッチプロセスでは断面形状を垂直に加工することが困難であり、また、エッチングガスとの反応生成物の蒸気圧が高いためエッチング後の再付着物を完全に除去することが難しい。このため、微細パターンでの再付着物によるショートや細線形状の悪化が発生し易く、微細化にとっては問題となる。本実施形態では、貴金属の形状加工が不要なため、このような問題が発生しないので、微細化し易いという効果が得られる。また、貴金属電極はメモリセルホール底部にのみ選択的に形成されるため、貴金属材料の使用量が少なくでき、かつ、利用率が向上して、貴金属電極を使用しても低コストで製造が可能となるという効果も得られる。
　（第５の実施の形態）
　図１５は、本発明の第５の実施の形態に係る抵抗変化素子９５の一例を示す断面図である。
　本実施形態の抵抗変化素子９５と、第１の実施の形態の抵抗変化素子９１との違いは、メモリセルホール１５０に埋め込まれた第２の抵抗変化層２１２の上に、さらに埋め込み層２１３が埋め込まれていることである。
　次に、図１６（ａ）および（ｂ）から図１８（ａ）および（ｂ）を用いて、本実施の形態５の抵抗変化素子９５の製造方法を説明する。各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ－Ｘ’線の断面を矢印方向に見た断面図である。
　第１の抵抗変化層２０１を形成するまでの作製工程（図３（ａ）および（ｂ））は、第１の実施の形態と同様であり、第１の実施の形態と第５の実施の形態とで共通する要素については、同一名称を付して説明を省略する。
　まず、図３（ａ）および（ｂ）で示した構造の表面に、第１の抵抗変化層２０１を成膜するのと同様の方法を用いて、第１の抵抗変化層２０１より酸素含有量の少ない第２の抵抗変化層２１２を堆積させる。このとき、堆積させる膜はメモリセルホール底の第１の抵抗変化層２０１の表面を一様に覆うことが望ましいため、堆積時の基板の傾斜角は０°に近いことが望ましく、堆積膜厚はメモリセルホール底の第１の抵抗変化層２０１上で１０ｎｍ～１００ｎｍ程度が望ましい。本実施形態では傾斜角０°、メモリセルホール底の第１の抵抗変化層２０１上での堆積膜厚５０ｎｍとした。
　さらに、第２の抵抗変化層２１２の上に埋め込み層２１３をメモリセルホール１５０が完全に埋まるように堆積させる（図１６（ａ）および（ｂ））。
　埋め込み層（導電層）２１３の材料には、第１の実施形態における第２の電極１０２と同じ材料を用いることが望ましく、成膜方法としては埋め込み性の高いロングスロースパッタ法やＣＶＤ法等が用いられる。
　本実施形態では埋め込み層２１３としてタングステン（Ｗ）を用い、成膜の膜厚は平坦基板上換算で４００ｎｍとした。
　続いて、メモリセルホール１５０以外の層間絶縁層３００の表面上の埋め込み層２１３および第２の抵抗変化層２１２、第１の抵抗変化層２０１をＣＭＰを用いて研磨・除去することによって全体表面をおおよそ平坦化すると共に、メモリセルホール１５０内に埋め込み層２１３、第２の抵抗変化層２１２および第１の抵抗変化層２０１を形成する（図１７（ａ）および（ｂ））。
　この時のＣＭＰには、プロセス安定性の観点から、埋め込み層２１３、第２の抵抗変化層２１２および第１の抵抗変化層２０１の研磨レートが、層間絶縁層３００の研磨レートより高いことが望ましい。本実施形態では、タングステン（Ｗ）のＣＭＰで一般的に用いられる酸性スラリーを用いた。
　次に図１８（ａ）および（ｂ）に示すように、図１７（ａ）および（ｂ）で示した構造の表面に第２の電極１０２を形成するが、これは第１の実施形態の図５（ａ）および（ｂ）の工程と同じであるため、説明は省略する。
　第１～第４の実施の形態で説明した構成では、メモリセルホール全体を埋めるように第２の抵抗変化層を堆積するため、メモリセルホールの高さに応じて第２の抵抗変化層の堆積膜厚を厚くする必要があるが、本実施形態のような埋め込み層を形成する構造とすることによって、第２の抵抗変化層２１２の膜厚をメモリセルホール１５０の高さと関係なく設定することが可能となり、第１の実施の形態に比べて薄くすることが可能となる。このため、第１の電極１０１と第２の電極１０２間に電圧を印加したときの、第２の抵抗変化層２１２の実効膜厚も薄く出来ることから、初期ブレーク電圧を下げることが出来るという効果が得られる。
　以上、本発明に係る抵抗変化素子およびその製造方法について、第１～第５の実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態における構成要素を任意に組み合わせることで得られる形態も、本発明に含まれる。
　たとえば、第５の実施形態の如く第２の抵抗変化層の内部に埋め込み層（導電層）を形成する構造は、第１～第４の実施形態の構造（図１、図９、図１０、図１１）に対しても適用することが可能であり、上述した作用効果と同様の作用効果を奏する。
　また、上記実施の形態では、第１の抵抗変化層および第２の抵抗変化層を構成する酸素不足型の遷移金属酸化物は、酸化タンタルであったが、本発明に係る抵抗変化素子を構成する第１の抵抗変化層および第２の抵抗変化層は、この材料に限られず、酸化タンタル、酸化ハフニウム、および酸化ジルコニウムから選ばれる少なくとも１種を含むものであればよい。
　つまり、上記の各実施の形態においては、抵抗変化層はタンタル酸化物の積層構造で構成されていたが、本発明の上述した作用効果は、タンタル酸化物の場合に限って発現されるものではなく、本発明はこれに限定されない。例えば、ハフニウム（Ｈｆ）酸化物の積層構造やジルコニウム（Ｚｒ）酸化物の積層構造などであってもよい。
　ハフニウム酸化物の積層構造を採用する場合は、第１のハフニウム酸化物の組成をＨｆＯｙとし、第２のハフニウム酸化物の組成をＨｆＯｘとすると、０．９≦ｘ≦１．６程度であって、ｙが１．８＜ｙ＜２．０程度で、第１のハフニウム酸化物の膜厚は、極小値をとる部分で３ｎｍ以上、４ｎｍ以下であることが好ましい。
　また、ジルコニウム酸化物の積層構造を採用する場合は、第１のジルコニウム酸化物の組成をＺｒＯｙとし、第２のジルコニウム酸化物の組成をＺｒＯｘとすると、０．９≦ｘ≦１．４程度であって、ｙが１．９＜ｙ＜２．０程度で、第１のジルコニウム酸化物の膜厚は、極小値をとる部分で１ｎｍ以上、５ｎｍ以下であることが好ましい。
　また、ハフニウム酸化物の場合は、ハフニウムをターゲットとして、アルゴンガスと酸素ガスとをあわせたガス中でスパッタリングを行い、第１のハフニウム酸化物層および第２のハフニウム酸化物層の酸素含有率は、上述したタンタル酸化物の場合と同様、スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
　ジルコニウム酸化物の場合は、ジルコニウムをターゲットとして、アルゴンガスと酸素ガスとをあわせたガス中でスパッタリングを行い、第１のジルコニウム酸化物層および第２のジルコニウム酸化物層の酸素含有率は、上述したタンタル酸化物の場合と同様、スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
　本発明の抵抗変化素子およびそれを用いた不揮発性半導体記憶装置は、集積度が高く低電力で、かつ、高速の動作が可能で、しかも安定した書き込みおよび読み出し特性を有しており、デジタル家電、メモリカード、携帯型電話機およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性半導体記憶装置として有用である。
　１　　基板
　１０　　下部配線
　２０　　上部配線
　３０　　第１の配線
　９１～９５　　抵抗変化素子
　１０１，１０３，１０５　　第１の電極
　１０２，１０４　　第２の電極
　１５０　　メモリセルホール
　２０１　　第１の抵抗変化層
　２０２，２１２　　第２の抵抗変化層
　２１３　　埋め込み層
　３００　　層間絶縁層

Claims (15)

  1. 　基板と、
    　前記基板上に形成された第１の電極と、
    　前記基板上に形成された層間絶縁層と、
    　前記層間絶縁層を貫通するように形成されたメモリセルホール内で、かつ、前記第１の電極上に形成された第１の抵抗変化層と、
    　前記第１の抵抗変化層を覆うように前記メモリセルホール内に形成された第２の抵抗変化層と、
    　前記メモリセルホールの上部を少なくとも覆い、かつ、少なくとも前記第２の抵抗変化層に電気的に接続された第２の電極と、を含み、
    　前記第１の電極と前記第２の電極との間に所定の電圧または電流を印加することにより、前記第１の電極と前記第２の電極との間の電気抵抗値が変化する抵抗変化素子であって、
    　前記第１の抵抗変化層の、前記メモリセルホール底での膜厚が、前記メモリセルホール中心部付近から前記メモリセルホール周辺部に向かって連続的に減少し、前記メモリセルホール周辺部付近で極小値となり、
    　かつ、前記第１の抵抗変化層中の酸素濃度が前記第２の抵抗変化層中の酸素濃度より高い、
    　抵抗変化素子。
  2. 　前記層間絶縁層は、前記第１の電極の上に形成され、
    　前記メモリセルホールは、前記層間絶縁層を貫通し、かつ、前記第１の電極の上面に達するように形成されている
    　請求項１に記載の抵抗変化素子。
  3. 　さらに、前記基板上に形成された第１の配線を含み、　前記メモリセルホールは、前記層間絶縁層を貫通し、かつ、前記第１の配線の上面に達するように形成され、
    　前記第１の電極は、少なくとも前記メモリセルホール内の底部で、かつ、前記第１の配線上に形成されている、
    　請求項１に記載の抵抗変化素子。
  4. 　当該抵抗変化素子の製造直後における未動作時の抵抗値が、抵抗変化動作時における高抵抗状態での抵抗値より高い、
    　請求項１から請求項３のいずれかに記載の抵抗変化素子。
  5. 　前記第２の抵抗変化層を覆うように前記メモリセルホール内に形成された埋め込み導電層をさらに備え、
    　前記第２の電極は、少なくとも前記埋め込み導電層および前記第２の抵抗変化層に電気的に接続されている、
    　請求項１から請求項４のいずれかに記載の抵抗変化素子。
  6. 　前記第１の電極の下面が、前記第１の電極の下方に形成された配線の上面に接続されている、
    　請求項１または２に記載の抵抗変化素子。
  7. 　前記第２の電極の上面が、前記第２の電極の上方に形成された配線の下面に接続されている、
    　請求項１から請求項６のいずれかに記載の抵抗変化素子。
  8. 　前記第１の電極が、白金、パラジウム、イリジウムのいずれか、もしくはその混合物で構成される、
    　請求項１から請求項７のいずれかに記載の抵抗変化素子。
  9. 　前記第２の電極が、銅、チタン、タングステン、タンタル、窒化チタン、窒化タングステン、あるいは窒化タンタルから選ばれる少なくとも１種を含む、
    　請求項１から請求項８のいずれかに記載の抵抗変化素子。
  10. 　前記第１の抵抗変化層および前記第２の抵抗変化層が酸素不足型の遷移金属酸化物で構成され
    　前記酸素不足型の遷移金属酸化物は、タンタルまたはハフニウムまたはジルコニウムの酸化物で構成される、
    　請求項１から請求項９のいずれかに記載の抵抗変化素子。
  11. 　基板上に第１の電極を形成する工程と、
    　前記基板および前記第１の電極上に層間絶縁層を堆積する工程と、
    　前記層間絶縁層にメモリセルホールを形成し、前記第1の電極の上面を前記メモリセルホールの底面に開口させる工程と、
    　前記メモリセルホール内の底部および側壁上、および前記層間絶縁層上に、前記メモリセルホール底での膜厚が、前記メモリセルホール中心部付近から前記メモリセルホール周辺部に向かって連続的に減少し、前記メモリセルホール周辺部付近で極小値となる第１の抵抗変化層を堆積する工程と、
    　前記第１の抵抗変化層上に前記第２の抵抗変化層を堆積する工程と、
    　前記層間絶縁層上に堆積された前記第１の抵抗変化層および前記第２の抵抗変化層を化学機械研磨法により除去し、前記メモリセルホール内に前記第１および第２の抵抗変化層を形成する工程と、
    　前記化学機械研磨法による処理の後に、前記メモリセルホール上および前記層間絶縁層上に第２の電極を形成する工程と、を含む、
    　抵抗変化素子の製造方法。
  12. 　基板上に第１の配線を形成する工程と、
    　前記基板および前記第１の配線上に層間絶縁層を堆積する工程と、
    　前記層間絶縁層にメモリセルホールを形成し、前記第1の配線の上面を前記メモリセルホールの底面に開口させる工程と、
    　前記メモリセルホールの底部で、かつ、前記第１の配線の上面に前記第１の電極を形成する工程と、
    　前記メモリセルホールの底部で、かつ、前記第１の電極の上、および前記メモリセルホールの側壁上および前記層間絶縁層上に、前記メモリセルホール底での膜厚が、前記メモリセルホール中心部付近から前記メモリセルホール周辺部に向かって連続的に減少し、前記メモリセルホール周辺部付近で極小値となる第１の抵抗変化層を堆積する工程と、
    　前記第１の抵抗変化層上に前記第２の抵抗変化層を堆積する工程と、
    　前記層間絶縁層上に堆積された前記第１の抵抗変化層および前記第２の抵抗変化層を化学機械研磨法により除去し、前記メモリセルホール内に前記第１および第２の抵抗変化層を形成する工程と、
    　前記化学機械研磨法による処理の後に、前記メモリセルホール上および前記層間絶縁層上に第２の電極を形成する工程と、を含む、
    　抵抗変化素子の製造方法。
  13. 　前記第１の電極はめっき法を用いて形成する
    　請求項１２に記載の抵抗変化素子の製造方法。
  14. 　さらに、前記第１の抵抗変化層上に前記第２の抵抗変化層を堆積する工程の後に、前記第２の抵抗変化層上に埋め込み導電膜を形成する工程を含み、
    　前記化学機械研磨法による除去工程では、前記層間絶縁層上に堆積された前記第１の抵抗変化層および前記第２の抵抗変化層に加えて、前記埋め込み導電膜を化学機械研磨法により除去し、前記メモリセルホール内に前記第１および前記第２の抵抗変化層および前記埋め込み導電膜を形成する、
    　請求項１１から請求項１３のいずれかに記載の抵抗変化素子の製造方法。
  15. 　前記メモリセルホールを形成する工程は、
    　前記層間絶縁層に最表面での開口寸法がａ、高さがｂのメモリセルホールを形成する工程を含み、
    　前記第１の抵抗変化層を形成する工程は、
    　前記第１の抵抗変化層を堆積させる方法として堆積分子の進行方向の指向性が高いスパッタ法を用い、前記堆積分子の進行方向に対して、前記基板表面が垂直方向になる状態から、前記基板を０°より大きく、かつ、ａｒｃｔａｎ（ａ／２ｂ）以下の角度傾け、かつ、前記基板を自転させながら、前記メモリセルホール内および前記層間絶縁層上に、前記第１の抵抗変化層の材料を堆積させる工程を含む、
    　請求項１１から請求項１４のいずれかに記載の抵抗変化素子の製造方法。
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