JP4902821B1 - 抵抗変化型不揮発性記憶装置及びその製造方法 - Google Patents

Abstract

基板（１１）上に複数のストライプ形状の下層銅配線（１８）を形成する工程と、無電解めっきによって、各下層銅配線（１８）の表面上に前記ストライプ形状の電極シード層（２１）を形成する工程と、電極シード層（２１）上及び基板（１１）上に層間絶縁層（１９）を形成する工程と、層間絶縁層（１９）に、層間絶縁層（１９）を貫通して電極シード層（２１）まで到達する複数のメモリセルホール（２０）を形成する工程と、無電解めっきによって、各メモリセルホール（２０）内に露出している電極シード層（２１）の表面上に貴金属電極層（２９）を形成する工程と、各メモリセルホール（２０）内に、貴金属電極層（２９）に接続される抵抗変化層（２３）を形成する工程と、層間絶縁層（１９）及び抵抗変化層（２３）上に、抵抗変化層（２３）に接続され、かつ各下層銅配線（１８）と交差する複数のストライプ形状の上層銅配線（２４）を形成する工程とを含む。
【選択図】図６

Description

本発明は、抵抗変化層を用いたクロスポイント型の抵抗変化型不揮発性記憶装置に関し、特に微細化に適した構造の抵抗変化型不揮発性記憶装置及びその製造方法に関する。

近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性半導体記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた抵抗変化型不揮発性記憶装置（以下、ＲｅＲＡＭと呼ぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。

抵抗変化層としては、ニッケル酸化膜（ＮｉＯ）、バナジウム酸化膜（Ｖ_２Ｏ_５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ_２Ｏ_５）、チタン酸化膜（ＴｉＯ_２）、タングステン酸化膜（ＷＯ_３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持し続けることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。

特許文献１では、クロスポイント型構成のＲｅＲＡＭにおいて、Ｘ方向の導電アレイラインと、Ｙ方向の導電アレイラインとの交点部分にメモリプラグを形成した構成が示されている。このメモリプラグは抵抗変化型記憶素子と金属−絶縁物−金属（ＭＩＭ）構造のダイオード素子から構成させている。抵抗変化型記憶素子は、下部電極層、複合金属酸化物、及び上部電極層の３層構成からなり、ダイオード素子は金属層、絶縁物層、及び金属層の３層構成からなる。さらに抵抗変化型記憶素子とダイオード素子を接続する電極層を設けているため、メモリプラグは計７層の積層構成から成っている。

また、特許文献２では、ビット線とワード線との間に抵抗構造体とダイオード構造体を有するクロスポイント型ＲｅＲＡＭが開示されている。

特許文献３においても、ビット線とワード線との間に下部電極と可変抵抗体及び上部電極からなる可変抵抗素子と、この可変抵抗素子に直列に接続した非線形素子からなるクロスポイント型ＲｅＲＡＭが開示されている。

米国特許第６７５３５６１号明細書 特開２００６−１４０４８９号公報 特開２００６−２０３０９８号公報

上記特許文献１、特許文献２及び特許文献３等に記載のメモリセル構造は、ビット線とワード線との交点部分に抵抗変化型記憶素子とダイオード素子とを形成したものである。そのようなメモリセルを構成するため、例えば、ビット線を抵抗変化型記憶素子の下部電極として共用し、ワード線をダイオード素子の上部電極として共用し、さらに抵抗変化型記憶素子の上部電極とダイオード素子の下部電極を共用したとしても、抵抗変化型記憶素子を構成する抵抗変化層と、電極層、及びダイオード素子を構成する、電極以外のダイオード層の少なくとも３層以上の積層構成が必要である。

そのようなメモリセルは、例えば、次のような製造方法に従って製造することができる。すなわち、図１６（ａ）のように、ビット線１上に、抵抗変化層２と、中間電極層３、及びダイオード層４をこの順に成膜して積層膜を形成した後に、図１６（ｂ）のようにリソグラフィとドライエッチングを用いて当該積層膜をピラー形状に加工する。図１６（ｂ）では、１つのピラーのみが示されているが、実用には、各メモリセルに対応する多数のピラーが互いに隣接して形成される。その後、図１６（ｃ）に示すように、ピラー形状に加工された積層膜を層間絶縁層８によって埋め込み、最後に、層間絶縁層８上にダイオード層４に接続するワード線５を形成する。

ここで、ビット線１、抵抗変化層２及び中間電極層３からなる積層体が、抵抗変化素子６として機能し、中間電極層３、ダイオード層４（ここでは、半導体層）及びワード線５からなる積層体が、金属−半導体−金属（ＭＳＭ）ダイオード素子７として機能する。抵抗変化素子６とダイオード素子７とが１つのメモリセルを構成する。

ところで、メモリセルを構成する抵抗変化素子６とダイオード素子７との各厚さを変えずに設計ルールを微細化しようとすると、つまり縦方向はそのままで横方向にのみ微細化しようとすると、メモリセルのアスペクト比が高くなる。

前述した方法に従って、ドライエッチングにて高アスペクト比のピラー形状のメモリセルを形成しようとすると、エッチング時にマスクパターン層が消耗するために、メモリセルがテーパー形状になりやすくなる。マスクパターン層を厚く設けることでマスクパターン層の耐久性を向上できるが、厚いマスクパターン層によって微細パターンの精度が損なわれるという別の問題が生じる。

このように、ドライエッチングにより高アスペクト比のピラー形状のメモリセルを形成する方法は微細化に適さないため、そのような方法によって大容量の抵抗変化型不揮発性記憶装置を実現することは困難である。

また、配線や電極にしばしば用いられる材料である、例えば銅（Ｃｕ）は蒸気圧が低く、また例えば白金（Ｐｔ）やパラジウム（Ｐｄ）等の貴金属材料は蒸気圧及び反応性が共に低い。このような材料自体の性質もドライエッチングによる微細なパターン形成を困難にしている。

そこで、微細化への有力なアプローチとして、層間絶縁層を先に形成し、層間絶縁層に設けたメモリセルホール内に抵抗変化素子やダイオード素子を形成する方法が考えられる。この方法では、メモリセルホール内に抵抗変化材料や電極材料、半導体材料を埋め込み形成することでメモリセルが形成される。

しかし、この方法には、メモリセルホール内に抵抗変化層や電極層、ダイオード層等を平坦に成膜して図１６（ｃ）に示されるような形状を得ることが困難であるという大きな課題がある。

すなわち、図１７に示すように、スパッタリングや化学気相成長（ＣＶＤ）を用いてホール９の底部に、金属薄膜層１０を成膜しようとすると、金属薄膜層１０は必ずホール９の側壁やホール９の外部の層間絶縁層８上といった所望しない領域にも成膜されてしまう。そのため、金属薄膜層１０の非所望の部分を除去し、所望の部分のみをホール９の底部に平坦に残す必要がある。

ところが、特に金属薄膜層１０が貴金属材料を含む場合、貴金属材料は反応性が低く酸化されにくいため、一般的な酸化剤及び固体研磨砥粒等からなる金属用研磨液による化学機械研磨（ＣＭＰ）を用いて、金属薄膜層１０の非所望の部分を除去することは非常に困難である。

また、研磨液に含まれる微粒子の機械的研磨作用により、金属薄膜層１０を物理的に研磨できたとしても、層間絶縁層８に傷が付くスクラッチが発生しやすくなり、配線ショートによる歩留低下を引き起こす要因となる。

さらに、金属薄膜層１０が貴金属材料を含む場合、金属薄膜層１０の非所望の部分を、エッチバックを用いて除去しようとしても、上述のように、貴金属材料は蒸気圧及び反応性が共に低くドライエッチングによる加工が困難なため、パターン形状のくずれやエッチング残渣、さらにエッチングされた貴金属材料が再びウェハー表面に落ちてくるパーティクルなどの問題で、配線ショートが起こりやすく、歩留低下を引き起こす要因となる。

このように、貴金属材料をＣＭＰやエッチバックにてパターニングすることは、抵抗変化型不揮発性記憶装置の生産効率上および品質上の問題の要因となり得る。

そこで、本発明は、上記従来の課題を解決するためになされたものであり、抵抗変化素子がメモリセルホール内に埋め込み形成される抵抗変化型不揮発性記憶装置を、貴金属材料をＣＭＰやエッチバックにてパターニングすることなく製造する方法、およびそのような製造方法に適した構造を有する抵抗変化型不揮発性記憶装置を提供することを目的とする。

上記課題を解決するために、本発明の抵抗変化型不揮発性記憶装置の製造方法の１つの態様は、基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、導電体から構成される前記下層銅配線の表面のみに金属薄膜が析出し、絶縁体上には金属薄膜が析出しない無電解めっきによって、各前記下層銅配線の表面上に前記ストライプ形状の電極シード層を形成する工程（Ｂ）と、前記電極シード層上及び前記基板上に層間絶縁層を形成する工程（Ｄ２）と、前記層間絶縁層に、前記層間絶縁層を貫通して前記電極シード層まで到達する複数のメモリセルホールを形成する工程（Ｅ２）と、前記無電解めっきによって、各前記メモリセルホール内に露出している前記電極シード層の表面上に貴金属電極層を形成する工程（Ｃ２）と、各前記メモリセルホール内に、前記貴金属電極層に接続される抵抗変化層を形成する工程（Ｆ）と、前記層間絶縁層及び前記抵抗変化層上に、前記抵抗変化層に接続され、かつ各前記下層銅配線と交差する複数のストライプ形状の上層銅配線を形成する工程（Ｇ）とを含む。

ここで、前記無電解めっきには、めっき膜の膜質や膜厚制御性の観点から、めっき浴に含まれる還元剤の酸化反応を利用してめっき膜を析出させる化学めっき（自己触媒めっき又は非触媒めっきとも呼ばれる）が好適に用いられる。

また、前記無電解めっきには、イオン化傾向の違いによる酸化還元反応を利用して、被めっき物とめっき浴に含まれる金属イオンとを置換することによって、めっき膜を析出させる置換めっき（浸漬めっき）を用いてもよい。

化学めっきも置換めっきもともに、被めっき物表面における酸化還元反応を利用して、めっき浴に含まれる金属イオンを析出させるため、被めっき物表面のみに選択的に金属薄膜層を成膜することができる。

したがって、このような製造方法によれば、工程（Ｂ）では、下層銅配線上のみに電極シード層が形成され、層間絶縁層上に非所望の電極シード層が析出することはない。また、工程（Ｃ２）では、メモリセルホール底部に露出した電極シード層上のみに貴金属電極層が析出する。また、層間絶縁層上や層間絶縁層からなるメモリセルホール側壁ではめっき浴の酸化還元反応が起こらないため、非所望の貴金属電極層が析出することはない。

このように、無電解めっきを用いることで、電極シード層は下層銅配線上のみに選択的に析出し、貴金属電極層はメモリセルホール底部に露出した電極シード層上のみに選択的に析出するため、ＣＭＰやエッチングなどによる形状加工を行わなくても、下層銅配線と同様のストライプ形状の電極シード層及びメモリセルホールごとのドット形状の貴金属電極層を形成することができる。

その結果、エッチングによる加工では困難だった微細化が実現できる。また、貴金属電極層を電極シード層上の全面に、無電解めっきによって貴金属電極層を形成する場合、電極シード層及び貴金属電極層を形成後の電極シード層及び貴金属電極層を含む下層銅配線の配線幅が電極シード層及び貴金属電極層の膜厚分だけ太くなる。そのため、隣接する下層銅配線間の間隔が狭くなることでショート不良が発生しやすくなる。

しかし、メモリセルホール底部のみに貴金属電極層を形成する場合は、貴金属電極層を電極シード層上の全面に形成する場合と比べて、下層銅配線の配線幅の増加分は電極シード層の膜厚分だけで済むため、隣接配線間のショート不良が起こりにくくなる。

さらに、メモリセルホール底部のみに貴金属電極層を形成する場合は、貴金属電極層を電極シード層上の全面に形成する場合と比べて、貴金属材料の使用量を減らすことができ、低コストで大容量の抵抗変化型不揮発性記憶装置を製造することが可能になる。

さらに、微細化しやすいメモリセルホール内に貴金属電極層及び抵抗変化層を埋め込み形成するので、大容量の抵抗変化型不揮発性記憶装置を製造することが可能になる。

さらに、下層銅配線と貴金属電極層との間に設けた電極シード層にニッケル、亜鉛、鉄又はそれらの合金などの触媒性を有する金属材料を用いることで、銅表面において触媒活性を示さない還元剤を含有する無電解めっき浴を用いても貴金属電極層を形成することができる。そのため、めっき浴に用いる還元剤の選択肢の幅を広げることができる。

また、電極シード層に銅や貴金属よりもイオン化傾向が大きい金属、又は合金を用いることで、イオン化傾向の違いを利用して被めっき物に貴金属を析出させる置換めっきによって貴金属電極層を形成する場合、より安定的に電極シード層とめっき浴に含まれる貴金属イオンとの置換反応が起こり、より均質な貴金属皮膜を析出することができる。

また、めっき浴に含まれる還元剤の酸化反応を利用する化学めっきを用いると、めっき処理中に水素ガスや窒素ガスが発生し、このガスの気泡が被めっき面や析出しためっき膜の表面に付着すると、めっき膜中にピンホールが発生するという課題がある。それに対して、このような製造方法において、ダマシンプロセスによって層間絶縁層中に埋め込み形成された下層銅配線上に、無電解めっきによって電極シード層を形成すれば、非常に平坦な面上に無電解めっき処理を施すことができる。そして、被めっき面が非常に平坦なため、めっき浴の攪拌や基板に低周波の振動を加えることで、気泡が被めっき面に留まることを抑制できることから、めっき膜中のピンホールの発生を抑制することができ、高い信頼性を有する抵抗変化型不揮発性記憶装置を製造することができる。

また、このような製造方法によれば、電極シード層と貴金属電極層を無電解めっきによって連続して形成することができる。そのため、電極シード層を無電解めっきによって形成した後、電極シード層の表層が酸化や変質するような工程が入らないため、貴金属電極層を無電解めっきで形成する工程前に電極シード層表層の洗浄処理や改質処理などを省略でき、貴金属電極層を安定的に形成することができる。また、製造工程の短縮も可能で、めっきプロセスを用いることから、ダマシンプロセスを用いた銅配線形成工程との親和性もよい。

また、このような製造方法によれば、メモリセルホール内に抵抗変化素子を埋め込み形成するため、ドライエッチングによるパターニング工程を用いない。そのため、エッチングガスとの反応や酸化還元ダメージ、チャージによるダメージが懸念されるエッチングを原理的に回避して、抵抗変化層を形成することができる。

また、上記の工程（Ｆ）は、各前記メモリセルホール内に、前記貴金属電極層に接続される第１抵抗変化層を形成する工程（Ｆ１）と、各前記メモリセルホール内の前記第１抵抗変化層上に第２抵抗変化層を形成する工程（Ｆ２）とを含み、前記第１抵抗変化層と前記第２抵抗変化層とは同種の金属酸化物からなり、前記第１抵抗変化層の酸素含有率は前記第２抵抗変化層の酸素含有率よりも高い。

このような方法で製造された抵抗変化型不揮発性記憶装置によれば、第１抵抗変化層と貴金属電極層との界面領域で確実に抵抗変化を起こさせることができるので、所望の方向の抵抗変化（高抵抗化または低抵抗化）のために印加すべき電気パルスの極性が一意に定まり、記憶装置としての安定な動作特性を得ることができる。抵抗変化動作は、抵抗変化層の電極近傍における酸化還元反応によって生じるため、抵抗変化層と貴金属電極層との界面近傍部分に酸化還元に寄与できる酸素を多く有している第１抵抗変化層を設けることで、安定的な抵抗変化動作が可能になるからである。

さらに、上記の工程（Ｆ）と工程（Ｇ）との間に、各前記抵抗変化層上に前記当該抵抗変化層に接続されるダイオード素子を形成する工程（Ｈ）を含んでもよい。

このような製造方法で製造された抵抗変化型不揮発性記憶装置によれば、目的のメモリセルに対して抵抗変化層の抵抗状態を変化させまた検出するための十分な電流を流しながら、他のメモリセルへのクロストークをダイオード素子によって防止することができるので、抵抗変化特性の再現性に優れ、かつ高信頼性の抵抗変化型不揮発性記憶装置を製造することが可能になる。

上記課題を解決するために、本発明の抵抗変化型不揮発性記憶装置の１つの態様は、基板と、前記基板上に形成された複数のストライプ形状の下層銅配線と、各前記下層銅配線の表面上のみに形成された前記ストライプ形状の電極シード層と、前記電極シード層上及び前記基板上に形成された層間絶縁層と、前記層間絶縁層を貫通して前記電極シード層まで到達する複数のメモリセルホール領域内のそれぞれにおいて、前記電極シード層の表面上のみに平坦に形成され、前記電極シード層に接続された貴金属電極層と、各前記メモリセルホール領域内に形成され、前記貴金属電極層に接続された抵抗変化層と、前記層間絶縁層上及び前記抵抗変化層上に形成され、複数の前記抵抗変化層に接続され、かつ各前記下層銅配線と交差する複数のストライプ形状の上層銅配線とを備える。

このような構成によれば、微細化しやすいメモリセルホールに抵抗変化層を埋め込み形成するので、大容量かつ高集積化に適した抵抗変化型の抵抗変化型不揮発性記憶装置を実現できる。

また、下層銅配線を覆うように下層銅配線と同様のストライプ形状の電極シード層を設け、電極シード層は密度が高く融点が高く、銅の拡散速度が遅いニッケルなどで構成することで、電極シード層が、下層銅配線に含まれる銅が層間絶縁層や貴金属電極層へ拡散することを抑制するトップキャップ層としても機能する。

さらに、銅と貴金属とは密着性が悪いため、下層銅配線と貴金属電極層との間に、銅との密着性がよく、また貴金属との密着性もよいニッケルなどからなる電極シード層を設けることにより、電極シード層が下層銅配線と貴金属電極層との密着層としても機能する。

したがって、電極シード層を設けることで、下層銅配線が層間絶縁層へ拡散することによる絶縁不良や配線断線不良、下層銅配線が貴金属電極層へ拡散することによる抵抗変化特性の劣化を防止できる。さらに、電極シード層を設けることで、下層銅配線と貴金属電極層との膜はがれを防止できることから、高信頼性を有する抵抗変化型不揮発性記憶装置を実現することができる。

また、上記構成において、各前記抵抗変化層は、前記メモリセルホール領域内に前記貴金属電極層に接続されるように形成された第１抵抗変化層と、前記メモリセルホール領域内の前記第１抵抗変化層上に形成された第２抵抗変化層とを有し、前記第１抵抗変化層と前記第２抵抗変化層とは同種の金属酸化物からなり、前記第１抵抗変化層の酸素含有率は前記第２抵抗変化層の酸素含有率よりも高い。

このような構成によれば、第１抵抗変化層と貴金属電極層との界面領域で確実に抵抗変化を起こさせることができるので、所望の方向の抵抗変化（高抵抗化または低抵抗化）のために印加すべき電気パルスの極性が一意に定まり、記憶装置としての安定な動作特性を得ることができる。抵抗変化動作は、抵抗変化層の電極近傍における酸化還元反応によって生じるため、抵抗変化層と貴金属電極層との界面近傍部分に酸化還元に寄与できる酸素を多く有している第１抵抗変化層を設けることで、安定的な抵抗変化動作が可能になるからである。

さらに、上記構成において、前記抵抗変化層上に前記抵抗変化層に接続されたダイオード素子をさらに備えてもよい。

このような構成によれば、読み込み時あるいは書き込み時において十分な電流を流しながら、隣接するメモリセルとのクロストークを防止することができるので、抵抗変化特性の再現性に優れ、かつ高信頼性の抵抗変化型不揮発性記憶装置を実現できる。

本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。

なお、請求の範囲及び明細書の記載において、「抵抗変化層に接続する」とは抵抗変化層と電気的に接続することを意味し、直接的に接続（すなわち、接触）する態様及び他の導電層等を介して間接的に接続する態様の何れも含む概念である。

上記で説明したように、本発明の製造方法によれば、抵抗変化素子がメモリセルホール内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置を、貴金属材料をＣＭＰやエッチバックにてパターニングすることなく製造できる。そのため、貴金属材料をＣＭＰやエッチバックにてパターニングする工程があるために生じ得る、生産効率上および品質上の問題を原理的に排除できるという効果を奏する。

図１（ａ）は本発明の基礎となる抵抗変化型不揮発性記憶装置の構成を説明する平面図であり、図１（ｂ）は図１（ａ）の１Ａ−１Ａ線の断面を矢印方向に見た断面図である。 図２は本発明の基礎となる抵抗変化型不揮発性記憶装置の抵抗変化素子の構成を示すための要部の断面図である。 図３（ａ）〜図３（ｄ）は本発明の基礎となる抵抗変化型不揮発性記憶装置の製造方法において、層間絶縁層中に埋め込み形成された下層銅配線上に積層するように電極シード層及び貴金属電極層を形成し、さらにその上に層間絶縁層を形成するまでの工程を示す図である。 図４（ａ）〜図４（ｃ）は本発明の基礎となる抵抗変化型不揮発性記憶装置の製造方法において、貴金属電極層上の層間絶縁層の所定の位置に貴金属電極層に接続するメモリセルホールを形成し、メモリセルホール内に抵抗変化層を埋め込み形成するまでの工程を示す図である。 図５（ａ）〜図５（ｃ）は本発明の基礎となる抵抗変化型不揮発性記憶装置の製造方法において、抵抗変化層に接続するように上層銅配線を形成するまでの工程を示す図である。 図６は本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置の抵抗変化素子の構成を示すための要部の断面図である。 図７（ａ）〜図７（ｄ）は本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、層間絶縁層中に埋め込み形成された下層銅配線上に、電極シード層を形成し、さらにその上に層間絶縁層を形成し、その層間絶縁層の所定の位置に電極シード層に接続するメモリセルホールを形成するまでの工程を示す図である。 図８（ａ）〜図８（ｃ）は本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、メモリセルホール底部に貴金属電極層を形成し、さらに抵抗変化層を埋め込み形成するまでの工程を示す図である。 図９は本発明の第２の実施の形態に係る抵抗変化型不揮発性記憶装置の抵抗変化素子の構成を示すための要部の断面図である。 図１０（ａ）〜図１０（ｄ）は本発明の第２の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、下層銅配線上に電極シード層、層間絶縁層、メモリセルホール及び貴金属電極層を形成した状態から、メモリセルホール上層部に酸素含有率の異なる２層積層構成からなる抵抗変化層を埋め込み形成するまでの工程を示す図である。 図１１（ａ）は本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置の構成を説明する断面図である。図１１（ｂ）は本発明の第４の実施の形態に係る抵抗変化型不揮発性記憶装置の抵抗変化素子及びダイオード素子の構成を示すための要部の断面図である。 図１２（ａ）〜図１２（ｃ）は本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、下層銅配線上に電極シード層及び貴金属電極層を積層形成し、さらにその上に層間絶縁層とメモリセルホールを形成し、そのメモリセルホールを抵抗変化層によって充填した状態から、抵抗変化層の上層部の一部を除去し、メモリセルホール上層側に中間電極層となる電極薄膜層を成膜するまでの工程を示す図である。 図１３（ａ）〜図１３（ｃ）は本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、中間電極層を埋め込み形成し、中間電極層を含む層間絶縁層上に、さらに層間絶縁層を形成し、中間電極層に接続し、ダイオード素子及び上層銅配線を埋め込み形成するための配線溝を形成するまでの工程を示す図である。 図１４（ａ）、図１４（ｂ）は本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、層間絶縁層中の配線溝に、ダイオード素子及び上層銅配線を埋め込み形成するまでの工程を示す図である。 図１５は本発明の第４の実施の形態に係る抵抗変化型不揮発性記憶装置の構成を説明する断面図である。 図１６（ａ）〜図１６（ｃ）は従来の抵抗変化型記憶素子の製造方法の主要な工程を示す断面図である。 図１７は従来の抵抗変化型記憶素子の製造方法の主要な工程を示す断面図である。

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや抵抗変化素子等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。

準備として、本発明の基礎となる基本的な抵抗変化型不揮発性記憶装置の構成、製造方法、及び効果について、まず説明する。ここで説明される基本的な抵抗変化型不揮発性記憶装置は、本発明の抵抗変化型不揮発性記憶装置の特徴の一部を含んでいる。この説明と、その後の実施の形態の説明とによって、本発明の抵抗変化型不揮発性記憶装置の特徴的な構造、製造方法、及び効果が十分に記述される。

（本発明の基礎となる抵抗変化型不揮発性記憶装置）
図１（ａ）、図１（ｂ）は、本発明の基礎となる抵抗変化型不揮発性記憶装置１００の構成を説明する図で、図１（ａ）は平面図、図１（ｂ）は図１（ａ）に示す１Ａ−１Ａ線に沿う断面を矢印方向に見た断面図を示す。また、図２は、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。

図１（ａ）、図１（ｂ）及び図２に示すように、抵抗変化型不揮発性記憶装置１００は、基板１１と、基板１１上に形成された第２の層間絶縁層１６と、第２の層間絶縁層１６内に形成された銅で構成された複数の埋め込み導体１７及び複数のストライプ形状の下層銅配線１８と、各下層銅配線１８の表面上のみに形成された複数の前記ストライプ形状の電極シード層２１と、各電極シード層２１の表面上のみに形成された複数の前記ストライプ形状の貴金属電極層２２と、貴金属電極層２２上に形成された第３の層間絶縁層１９と、第３の層間絶縁層１９を貫通して貴金属電極層２２の表面まで到達する複数のメモリセルホール２０内にそれぞれ形成され、貴金属電極層２２に接続された抵抗変化層２３と、第３の層間絶縁層１９上に形成された第４の層間絶縁層２６と、第４の層間絶縁層２６中でかつ層間絶縁層１９上及び抵抗変化層２３上に形成され、複数の抵抗変化層２３に接続され、かつ各下層銅配線１８と交差する複数のストライプ形状の上層銅配線２４とを備えている。

本明細書における基板１１とは、シリコン単結晶基板１１ａを用いてトランジスタ等の能動素子１２を集積し、第１の層間絶縁層１３を設けた半導体回路基板を指している。図１（ｂ）では、能動素子１２として、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃ及びゲート電極１２ｄからなるトランジスタを例示しているが、基板１１に設けられる能動素子１２は、このようなトランジスタに限られるものではなく、一般にＤＲＡＭ等のメモリ回路に必要な素子が含まれる。

各下層銅配線１８は、ストライプ形状に形成されていて、当該ストライプ形状の幅方向に互いに間隔を置いて配置されている。

下層銅配線１８上に形成された電極シード層２１と貴金属電極層２２は、それぞれ積層して形成されていて、両者は、積層方向から見て、実質的に互いに重なり合う形状（下層銅配線１８と同じストライプ形状）に形成されている。

貴金属電極層２２は、１つの種類の貴金属で構成されていてもよいが、２種類以上の金属の積層、又は１つの種類の貴金属に他の金属がドープされている構成でもよい。貴金属電極層２２に用いる材料に抵抗変化層２３にマイグレーションしやすい電極材料とマイグレーションしにくい電極材料を含む２種類以上の金属の合金を用いることにより、抵抗変化現象を安定的に発現させ、かつ貴金属電極層２２が抵抗変化層２３にマイグレーションして界面形状が平坦でなくなることを防止できる。貴金属電極層２２の電極材料が抵抗変化層２３にマイグレーションして界面形状が平坦でなくなると、貴金属電極層２２の突起部に電界が集中して抵抗変化特性に大きなばらつきが生じることがあるためである。

抵抗変化型不揮発性記憶装置１００には、さらに、複数の上層銅配線２４が、層間絶縁層１９上に、下層銅配線１８に対して交差する方向（例えば、直交する方向）にストライプ形状で形成されている。各上層銅配線２４は、ストライプ形状に形成されていて、当該ストライプ形状の幅方向に互いに間隔を置いて配置されている。そして、立体交差する複数の上層銅配線２４と複数の下層銅配線１８の各交点には複数のメモリセルホール２０が形成されている。メモリセルホール２０は、それぞれの下層銅配線１８及び電極シード層２１上に形成された貴金属電極層２２の表面がメモリセルホール２０の底部で開口するように複数形成されている。

そして、各メモリセルホール２０を埋めるようにして抵抗変化層２３が形成されていて、この抵抗変化層２３と、この抵抗変化層２３に接続する貴金属電極層２２と上層銅配線２４とにより抵抗変化素子２５を構成している。抵抗変化層２３としては、酸素不足型の遷移金属酸化物膜もしくはペロブスカイト系酸化膜が用いられ得る。酸素不足型の遷移金属酸化物膜として、例えば、タンタル酸化膜（ＴａＯ_ｘ）、ニッケル酸化膜（ＮｉＯ_ｘ）、ハフニウム酸化膜（ＨｆＯ_ｘ）、鉄酸化膜（ＦｅＯ_ｘ）、バナジウム酸化膜（ＶＯ_ｘ）、亜鉛酸化膜（ＺｎＯ_ｘ）、ニオブ酸化膜（ＮｂＯ_ｘ）、チタン酸化膜（ＴｉＯ_ｘ）、タングステン酸化膜（ＷＯ_ｘ）又はコバルト酸化膜（ＣｏＯ_ｘ）又は銅酸化膜（ＣｕＯ_ｘ）等が用いられ得る。ペロブスカイト系酸化膜として、例えば、ＰｒＣａＭｎＯ_３、ＬａＣａＭｎＯ_３又はＳｒＴｉＯ_３等を用いることができる。

ここで、酸素不足型の酸化物とは、化学量論的組成を有する酸化物と比較して、総酸素原子数に対し不足する酸素原子数の割合である原子比（以下では簡単に、酸素不足度と言う）が大きい酸化物をいう。例えば、タンタル酸化物の例では、化学量論的な組成を有するタンタル酸化物Ｔａ_２Ｏ_５は、タンタル原子の２．５倍の数の酸素原子を含んでいる。酸素不足度が、Ｔａ_２Ｏ_５と表されるタンタル酸化物と比べて大きいタンタル酸化物、すなわちＴａＯ_ｘと表した場合に０＜ｘ＜２．５を満足する非化学量論的な組成を有するタンタル酸化物を、酸素不足型のタンタル酸化物と呼ぶ。例えば、タンタル酸化物の場合、その化学量論的組成はＴａ_２Ｏ_５であり、その場合、酸素不足度は０％となる。酸素不足型のタンタル酸化物をＴａＯ_ｘと定義し、ｘ＝１．５のタンタル酸化物の場合の酸素不足度は（２．５−１．５）／２．５＝４０％となる。これらのうち、酸素不足型タンタル酸化物（ＴａＯ_ｘ）は、抵抗変化特性の安定性や作製の再現性等の面から好ましく、以下では抵抗変化層２３が酸素不足型タンタル酸化物（ＴａＯ_ｘ）で構成される例を示す。ここで、酸素不足型とは、ＴａＯ_ｘと記したときに、ＴａとＯの組成比に関して、化学量論的組成よりも酸素量が少ない組成を意味している。ＴａＯ_ｘにおけるｘの範囲としては、０＜ｘ＜２．５の範囲が好ましく、さらに好ましくは０．８≦ｘ≦１．９である。

前記抵抗変化層は、酸素不足度が異なる２種類の遷移金属酸化物層で構成されてもよい（図１（ｂ）では図示せず）。ここで、２種類の遷移金属酸化物層は、同一の遷移金属で構成される第１の遷移金属酸化物層と第２の遷移金属酸化物層とによる積層構造としてもよい。また、第１の遷移金属で構成される第１の遷移金属酸化物層と、第１の遷移金属とは異なる第２の遷移金属で構成される第２の遷移金属酸化物層とによる積層構造を用いてもよい。

第２の遷移金属酸化物層（以下、第２の酸化物層と略記）の酸素不足度は、第１の遷移金属酸化物層（以下、第１の酸化物層と略記）の酸素不足度よりも小さい。言い換えると、第２の酸化物層の抵抗値は、第１の酸化物層の抵抗値よりも高い。このような構成とすることにより、抵抗変化時に抵抗変化素子の下部電極（図１（ｂ）では貴金属電極層２２）及び上部電極（図１（ｂ）では上層銅配線２４）間に印加された電圧は、第２の遷移金属酸化物層に、より多くの電圧が分配され、第２の遷移金属酸化物層中で発生する酸化還元反応をより起こしやすくすることができる。ここで、第２の酸化物層は貴金属電極層２２と接するように配置され、第１の酸化物層は上層銅配線２４と接するように配置される。

また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の酸化物層中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第１の酸化物層に、酸素不足型のタンタル酸化物を用い、第２の酸化物層にチタン酸化物（ＴｉＯ_２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の酸化物層に第１の酸化物層より標準電極電位が小さい遷移金属酸化物を配置することにより、第２の酸化物層中でより酸化還元反応が発生しやすくなる。

上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２の酸化物層中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第２の酸化物層側の貴金属電極層２２に、上層銅配線２４を基準にして正の電圧を印加したとき、抵抗変化膜中の酸素イオンが第２の酸化物層側に引き寄せられて第２の酸化物層中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、第２の酸化物層側の貴金属電極層２２に、上層銅配線２４を基準にして負の電圧を印加したとき、第２の酸化物層中の酸素イオンが第１の酸化物層側に押しやられて第２の酸化物層中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。

酸素不足度がより小さい第２の酸化物層に接続されている貴金属電極層２２は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の酸化物層を構成する遷移金属及び上層配線２４を構成する材料と比べて標準電極電位がより高い材料で構成することが好ましい。このような構成とすることにより、貴金属電極層２２と第２の酸化物層の界面近傍の第２の酸化物層中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。

なお、図１（ａ）に示すように、上層銅配線２４は、抵抗変化素子２５がマトリクス状に形成された領域外まで延在されている。また、下層銅配線１８及び上層銅配線２４は、抵抗変化素子２５が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続（正確には電気的に接続）されている。すなわち、図１（ｂ）においては、下層銅配線１８は、埋め込み導体１７、配線１５及び埋め込み導体１４を介して能動素子１２のソース領域１２ａに接続されている。なお、上層銅配線２４についても、埋め込み導体２７（図１（ａ）参照）を介して別の能動素子に接続されていてもよい（図１（ｂ）には図示せず）。

また、第３の層間絶縁層１９及び第４の層間絶縁層２６としては、ＣＶＤによる酸化シリコン（ＳｉＯ_２）や、オゾン（Ｏ_３）とテトラエトキシシラ（ＴＥＯＳ）を用いてＣＶＤにより形成したＴＥＯＳ−ＳｉＯ_２膜、低誘電率材料であるシリコン炭酸化膜（ＳｉＯＣ膜）あるいはシリコンフッ素酸化膜（ＳｉＯＦ膜）等を用いてもよい。

また、第３の層間絶縁層１９中のメモリセルホール形成を容易にするために、第３の層間絶縁層１９の下層側にＣ_４Ｆ_８やＣ_５Ｆ_８などのフルオロカーボン系エッチングガスを用いたドライエッチングに対し、エッチング耐性を有する膜、具体的には、ＣＶＤにより形成したシリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜やシリコン炭窒化（ＳｉＣＮ）膜等を用い、上層には上記のＳｉＮ、ＳｉＯＮ以外の膜種の絶縁性酸化物材料を用いて層間絶縁層を複数構成にしてもよい。

次に、抵抗変化素子２５を構成する抵抗変化層２３は、前述した酸素不足型遷移金属酸化物を用い、遷移金属酸化物を構成する遷移金属からなるターゲットを、酸素を含む雰囲気中でスパッタする反応性スパッタリング等で形成することができる。このような酸素不足型遷移金属酸化物材料は、ある閾値以上の電圧又は電流が印加されたときに特定の抵抗状態に遷移し、その抵抗状態は新たに別の閾値以上の電圧又は電流が印加されるまでは、その抵抗状態を維持し続ける。

図３（ａ）〜図３（ｄ）、図４（ａ）〜図４（ｃ）、及び図５（ａ）〜図５（ｃ）を用いて、抵抗変化型不揮発性記憶装置１００の基本的な製造方法について説明する。なお、図３（ａ）〜図３（ｄ）、図４（ａ）〜図４（ｃ）、及び図５（ａ）〜図５（ｃ）においては、図面の簡単化のために下層銅配線１８を含む第２の層間絶縁層１６から上部の構成のみを示している。

図３（ａ）〜図３（ｄ）は、第２の層間絶縁層１６中に埋め込み形成された下層銅配線１８上に、無電解めっきによって電極シード層２１及び貴金属電極層２２を形成後、さらにその上に第３の層間絶縁層１９を形成するまでの工程を示す図である。

初めに、図３（ａ）では、下層銅配線１８は第２の層間絶縁層１６中に埋め込み形成されている。これは以下のようにすれば形成できる。まず、第２の層間絶縁層１６に下層銅配線１８を埋め込むためのストライプ形状の配線溝を形成する。これについては、一般的な半導体プロセスで用いられているフォトリソグラフィ及び絶縁膜エッチング技術を用いれば容易に形成することができる。このような配線溝を形成し、当該配線溝をスパッタリングやＣＶＤ、電解めっきを用いて銅などで充填することによって、下層銅配線１８となる導体膜を形成した後、例えばＣＭＰを行うことで、図３（ａ）に示すような形状の下層銅配線１８を埋め込み形成することができる。

なお、下層銅配線１８は、層間絶縁層への銅の拡散を抑制するために、銅層の下層側にバリアメタル層や、銅層の上層側にトップキャップ層を有する積層構造を用いてもよい。銅配線のバリアメタル層やトップキャップ層には、一般的には、コバルト−タングステン−リン（ＣｏＷＰ）合金やチタン−タングステン窒化物（ＴｉＷＮ）、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）、タンタル（Ｔａ）や窒化タンタル（ＴａＮ）等が用いられる。

なお、図１（ａ）に示したように、第２の層間絶縁層１６中には下層銅配線１８のほかにも埋め込み導体１７が埋め込み形成される。第２の層間絶縁層１６中の埋め込み導体１７と下層銅配線１８とは、デュアルダマシンプロセスを用いて同時に形成してもよく、またシングルダマシンプロセスを用いて別々に形成してもよい。

また、第２の層間絶縁層１６については、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）等が用いられている。

図３（ｂ）に示す工程では、各下層銅配線１８の表面上に無電解めっきによって電極シード層２１を形成する。無電解めっきを用いることで、下層銅配線１８の表面上に選択的に電極シード層２１が形成され、第２の層間絶縁層１６上には電極シード層２１が形成されない。

また、電極シード層２１は、下層銅配線１８表面を覆うように形成されることから、後の工程で下層銅配線１８上に層間絶縁層を形成した後に、銅が層間絶縁層へ拡散することを防止するトップキャップ層としても機能する。

電極シード層２１は、ニッケル−リン（Ｎｉ−Ｐ）合金を用い、無電解めっきによって形成される。このニッケル−リン合金の無電解めっきには、次亜リン酸塩（次亜リン酸ナトリウムなど）を還元剤として含むニッケルめっき浴を用いるとよい。この場合、無電解めっき処理前に、銅表面をあらかじめ塩化パラジウム水溶液に数秒間浸漬し、パラジウム（Ｐｄ）触媒層を付与するとよい。これは、次亜リン酸水溶液は鉄（Ｆｅ）、ニッケル、コバルト（Ｃｏ）、パラジウムなどの鉄族元素や白金族元素の金属を含浸することにより、金属表面が触媒となり、次亜リン酸イオンの酸化反応が起こるためである。

また、電極シード層２１の形成には、上述の還元剤として次亜リン酸塩を用いるニッケルめっき浴の他に、ジメチルアミンボラン（ＤＭＡＢ）を還元剤に用いるニッケルめっき浴、又はヒドラジンを還元剤に用いるニッケルめっき浴を用いてもよい。

ジメチルアミンボランを還元剤として用いるニッケルめっき浴を用いると、ニッケル−ホウ素合金が析出する。また、銅はジメチルアミンボランの酸化反応に対して触媒性を示すため、前述のようなパラジウム触媒付与処理をする必要がないという利点がある。しかし、次亜リン酸塩やジメチルアミンボランを還元剤として用いるニッケルめっき浴では、めっき処理中に水素ガスが発生するという欠点がある。

また、ヒドラジンを還元剤として用いるニッケルめっき浴を用いると、析出するめっき膜の組成はほぼニッケル金属のみである。また、ヒドラジンを含むめっき浴ではめっき処理中に水素ガスが発生しないという利点がある。しかし、次亜リン酸塩などと比べると、ヒドラジンは還元力が弱く、強アルカリ性溶液で使用する必要があり、めっき速度がめっき浴のｐＨ値により変動しやすく、めっき浴が不安定になりやすいという欠点がある。

したがって、めっき浴の調製や管理、めっき浴の安定性という観点から見ると、次亜リン酸塩を還元剤として用いるニッケルめっき浴が最も優れている。また他のニッケルめっき浴よりも安価なため、量産性やコスト面でも優れている。

また、電極シード層２１を形成する際には、層間絶縁層１６中にダマシンプロセスによって埋め込み形成された非常に平坦な下層銅配線１８上に無電解めっき処理を施すことになる。そのため、被めっき面が非常に平坦なため、めっき浴の攪拌や低周波の振動を加えることで、めっき処理中に発生する水素ガスの気泡が被めっき面などに付着することを抑制でき、めっき膜中のピンホールの発生を抑制することができる。

次に、図３（ｃ）に示す工程では、電極シード層２１の表面上に無電解めっきによって貴金属電極層２２を形成する。

ここで、抵抗変化層２３に酸素不足型タンタル酸化物（ＴａＯ_ｘ）を用いるため、貴金属電極層２２にはＴａＯ_ｘの抵抗変化特性を向上させる電極材料である白金（Ｐｔ）、又はパラジウム（Ｐｄ）が好適に用いられる。

貴金属電極層２２を形成するための無電解めっきに用いるめっき浴としては、ヒドラジンや蟻酸塩を還元剤として使用するパラジウムめっき浴、又は白金めっき浴が好適である。

ここで、抵抗変化層２３に酸素不足型タンタル酸化物を用い、貴金属電極層２２に白金、又はパラジウムを用いる。その理由は、酸素不足型タンタル酸化物が酸化還元反応によって抵抗変化動作を示すためには、タンタルの酸化還元のしやすさを示す標準電極電位よりも十分に大きな標準電極電位をもつ電極材料を接続させる必要があるからである。

したがって、タンタルの標準電極電位（Ｖ_Ｔａ＝−０．６Ｖ）よりも十分に大きい標準電極電位をもつ白金（Ｖ_Ｐｔ＝＋１．１８８Ｖ）やパラジウム（Ｖ_Ｐｄ＝０．９１５Ｖ）を貴金属電極層２２に用いている。貴金属電極層２２に不純物が混入し、標準電極電位が小さくなると、抵抗変化層２３の酸化還元反応が鈍化し、抵抗変化率の低下や、エンデュランス特性（書き込み耐性）の低下といった特性劣化を生じる可能性がある。

したがって、析出するめっき皮膜中に不純物が含まれないヒドラジンや蟻酸塩を還元剤として使用する貴金属めっき浴を用いることが好適である。

また、析出するめっき皮膜中に２〜８％のリンが含まれるが、次亜リン酸塩を還元剤として用いるパラジウムめっき浴を用いてもよい。めっき膜中のリン濃度の測定には、エネルギー分散形Ｘ線分光器を使ったＸ線分光法やモリブデン酸発光法などを用いるとよい。

次に、図３（ｄ）に示す工程では、下層銅配線１８と電極シード層２１、及び貴金属電極層２２を含む基板１１上に、例えばＣＶＤを用いてＴＥＯＳ−ＳｉＯ_２からなる第３の層間絶縁層１９を形成する。なお、第３の層間絶縁層１９としては、先述したように種々の材料を用いることができる。

図４（ａ）〜図４（ｃ）は、第３の層間絶縁層１９の所定の位置に、貴金属電極層２２まで到達するメモリセルホール２０を形成し、メモリセルホール２０内に抵抗変化層２３を埋め込み形成するまでの工程を示す図である。

図４（ａ）は、第３の層間絶縁層１９に、各貴金属電極層２２の表面まで貫通する複数のメモリセルホール２０を形成する。メモリセルホール２０は、例えば、下層銅配線１８と電極シード層２１、及び貴金属電極層２２の長さ方向に沿った一定の配列ピッチで形成される。このメモリセルホール２０は、下層銅配線１８と電極シード層２１、及び貴金属電極層２２の幅より小さな外形としている。なお、図１（ａ）では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。

次に、図４（ｂ）に示す工程では、メモリセルホール２０を含む第３の層間絶縁層１９上に、抵抗変化層２３となる抵抗薄膜層２３ａを形成する。抵抗変化層２３は、例えば、酸素不足型タンタル酸化物をスパッタリングにより形成される。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤやＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）等を用いてもよい。

また、金属Ｔａ膜を形成した後、Ｔａ膜を熱酸化やプラズマ酸化処理してＴａＯ_ｘを形成してもよい。

続いて、図４（ｃ）に示す工程では、ＣＭＰプロセスを用いて層間絶縁層１９上の抵抗薄膜層２３ａを除去する。このようにして、貴金属電極層２２に接続するようにメモリセルホール２０内に抵抗変化層２３を埋め込み形成する。なお、このように抵抗薄膜層２３ａを除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。

図５（ａ）〜図５（ｃ）は、抵抗変化層２３及び層間絶縁層１９上に層間絶縁層２６を形成し、層間絶縁層１９上に抵抗変化層２３に接続するように上層銅配線２４を形成するまでの工程を示す図である。

図５（ａ）〜図５（ｃ）に示す工程では、下層銅配線１８を形成した方法と同じようにして、抵抗変化層２３及び第３の層間絶縁層１９上の第４の層間絶縁層２６中に抵抗変化層２３に接続するように上層銅配線２４を形成する。この上層銅配線２４は第３の層間絶縁層１９上に、少なくともメモリセルホール２０より大きな形状で、かつ下層銅配線１８と交差するストライプ形状に形成する。上層銅配線２４として、例えば、下層銅配線１８と同様の材料を用いることができる。

なお、上層銅配線２４を形成するときに、所定のメモリセルホールに導体材料を充填するなどして、上層銅配線２４に接続される埋め込み導体２７（図１に示される）も同時に形成する。上層銅配線２４は、埋め込み導体２７を介して図示しない能動素子に電気的に接続されていてもよい。このようにして、図１（ａ）、図１（ｂ）及び図２に示すような抵抗変化型不揮発性記憶装置１００を製造することができる。

以下では、本発明の基礎となるこのような抵抗変化型不揮発性記憶装置１００の構成及び製造方法を適宜参照しながら、本発明のいくつかの実施の形態に係る抵抗変化型不揮発性記憶装置について説明する。

（第１の実施の形態）
図６は、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置２００の構成を説明する図で、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。

本実施の形態の抵抗変化型不揮発性記憶装置２００は、前述の抵抗変化型不揮発性記憶装置１００と基本構成は同じであるが、貴金属電極層２９がメモリセルホール２０内の底部でかつ電極シード層２１の表面上のみに平坦に形成されていることが抵抗変化型不揮発性記憶装置１００と異なる。

次に、図７（ａ）〜図７（ｄ）、及び図８（ａ）〜図８（ｃ）を用いて、本実施の形態の製造方法について説明する。なお、図７（ａ）〜図７（ｄ）、及び図８（ａ）〜図８（ｃ）においては、図面の簡単化のために層間絶縁層１６から上部の構成のみを示している。

図７（ａ）〜図７（ｄ）は、第２の層間絶縁層１６中に、ダマシンプロセスによってストライプ形状に埋め込み形成された複数の下層銅配線１８上に電極シード層２１を積層形成し、下層銅配線１８及び電極シード層２１を含む第２の層間絶縁層１６上にさらに第３の層間絶縁層１９を形成後、電極シード層２１に接続するメモリセルホール２０を形成するまでの工程を示す図である。

初めに、図７（ａ）に示すように、第２の層間絶縁層１６中に、複数の下層銅配線１８をストライプ形状に形成し、さらに、図７（ｂ）に示すように、電極シード層２１を、下層銅配線１８の表面上のみに、下層銅配線１８と同様のストライプ形状に積層形成する。このような工程が本発明の工程（Ａ）及び（Ｂ）の一例である。

本実施の形態においても、前述した基本的な製造方法と同様に、電極シード層２１を無電解めっきによって形成する。また、電極シード層２１には、ニッケル−リン合金、ニッケル−ボロン合金、又はニッケルを用いることが好適である。

このように、無電解めっきを用いることで、第２の層間絶縁層１６中にダマシンプロセスによって埋め込み形成された下層銅配線１８の表面上のみに選択的に電極シード層２１が形成され、第２の層間絶縁層１６上には電極シード層２１が形成されない。このため、電極シード層２１は下層銅配線１８上に、下層銅配線１８と同様のストライプ形状に形成される。

また、電極シード層２１は、下層銅配線１８表面を覆うように形成されることから、後の工程で下層銅配線１８上に層間絶縁層を形成した後に、銅が層間絶縁層へ拡散することを防止するトップキャップ層としても機能する。

さらに、貴金属の無電解めっき浴の還元剤に対して触媒性を示すが、銅上に無電解めっきによって成膜することが困難な金属材料、例えば、亜鉛（Ｚｎ）や鉄（Ｆｅ）等を電極シード層に使用したい場合には、スパッタリングによる成膜、露光プロセスやエッチングなどを用いた形状加工を用いて、電極シード層２１を各下層銅配線１８に積層するようにストライプ形状に形成してもよい。

次に、図７（ｃ）に示す工程では、ＣＶＤ等を用いてＴＥＯＳ−ＳｉＯ等からなる第３の層間絶縁層１９を形成する。この場合にも、第３の層間絶縁層１９は、第３の層間絶縁層１９中にメモリセルホール２０の形成を容易にするために、第３の層間絶縁層１９の下層側にエッチングストッパ層として機能するＳｉＮやＳｉＯＮ、あるいはＳｉＣＮ等を挿入して、第３の層間絶縁層１９を複数層からなる積層構造にしてもよい。

さらに、第３の層間絶縁層１９の上層側に、このＴＥＯＳ−ＳｉＯ_２よりもＣＭＰにおいて硬質の、例えばＳｉＯＮ膜を形成してもよい。第３の層間絶縁層１９の上層側にＳｉＯＮ膜を形成することで、後の抵抗変化層２３をメモリセルホール２０中に埋め込み形成する際のＣＭＰプロセスを容易に、かつ確実に行うことができる。このような工程が本発明の工程（Ｄ２）の一例である。

次に、図７（ｄ）に示す工程では、第３の層間絶縁層１９に、電極シード層２１の表面まで貫通する複数のメモリセルホール２０を形成する。メモリセルホール２０は、下層銅配線１８及び電極シード層２１の長さ方向に沿って一定の配列ピッチで形成される。このメモリセルホール２０は、下層銅配線１８及び電極シード層２１の幅より小さな外形としており、図１で説明した形状と同様である。このような工程が本発明の工程（Ｅ２）の一例である。

図８（ａ）〜図８（ｃ）は、無電解めっきを用いて、メモリセルホール２０の底部のみに貴金属電極層２９を形成し、さらにメモリセルホール２０中に抵抗変化層２３を埋め込み形成するまでの工程を示す図である。

初めに、図８（ａ）に示す工程では、メモリセルホール２０の底部に露出した電極シード層２１の表面上に無電解めっきを用いて、平坦な貴金属電極層２９を形成する。

ここで言う平坦とは、貴金属電極層２９が、メモリセルホール２０の底部に露出した電極シード層２１の表面上にのみ、無電解めっきで制御可能な範囲内の厚さに一様に形成され、かつ当該厚さの範囲の上限よりも高い位置（例えば、メモリセルホール２０の側壁を構成している第３の層間絶縁層１９の表面）に形成されていないことと定義する。そのような厚さの範囲は、例えば５ｎｍ以上１００ｎｍ以下である。

貴金属電極層２９には白金、又はパラジウムを用いる。貴金属の無電解めっき浴に用いる還元剤としては、ヒドラジン、蟻酸塩、次亜リン酸塩やジメチルアミンボラン等を用いることができるが、めっき膜に不純物が含まれないヒドラジンや蟻酸塩を用いることが好適である。

無電解めっき浴に含まれる還元剤が、メモリセルホール２０の底部に露出した電極シード層２１上でのみ酸化反応を起こし、めっき浴中の貴金属を含む陽イオンが還元されて析出するため、電極シード層２１上にのみ選択的に貴金属めっき膜が析出する。そのため、メモリセルホール２０の側壁を構成している第３の層間絶縁層１９の表面には、貴金属めっき膜が成膜されない。

したがって、メモリセルホール２０の側壁を構成している第３の層間絶縁層１９の表面に電極材料が成膜された場合に起こり得る、当該電極材料による上下の配線間でのリークが、無電解めっきを用いることで回避される。

また、メモリセルホール２０の底部にのみ貴金属電極を形成され、層間絶縁層上には成膜されないため、ＣＭＰやエッチバックなどによる層間絶縁層上に成膜された電極材料を除去する工程が必要ない。特に、貴金属材料は反応性が低いため、ＣＭＰによる除去は困難である。したがって、無電解めっきを用いることで、ＣＭＰによるダマシンプロセスが不要になるため工数の削減が可能で、しかも、メモリセルホール底部にのみ成膜でき、余計な部分には成膜されないことから、貴金属の使用量を減らすことができ、コスト面でも優れている。このような工程が本発明の工程（Ｃ２）の一例である。

次に、図８（ｂ）に示す工程では、メモリセルホール２０を含む第３の層間絶縁層１９上に、抵抗変化層２３となる抵抗薄膜層２３ａを形成する。抵抗変化層２３は、例えば、酸素不足型タンタル酸化物（ＴａＯ_ｘ）をスパッタリングにより形成される。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤやＡＬＤ等を用いてもよい。

続いて、図８（ｃ）に示す工程では、ＣＭＰプロセスを用いて第３の層間絶縁層１９上の抵抗薄膜層２３ａを除去する。このようにして、貴金属電極層２９に接続するようにメモリセルホール２０内に抵抗変化層２３を埋め込み形成する。なお、このように抵抗薄膜層２３ａを除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。このような工程が本発明の工程（Ｆ）の一例である。

図８（ｃ）以降、図５（ａ）〜図５（ｃ）に示す前述した製造方法と同様の工程を用いて、抵抗変化層２３及び第３の層間絶縁層１９上に第４の層間絶縁層２６を形成し、第３の層間絶縁層１９上に抵抗変化層２３に接続するように上層銅配線２４を形成する。このような工程が本発明の工程（Ｇ）の一例である。

また、本発明の第１の実施の形態において、貴金属電極層を形成するために、還元剤を含有しためっき浴による無電解めっきを用いるが、イオン化傾向の違いを利用した置換めっき（浸漬めっき）を用いてもよい。

イオン化傾向の小さい金属のイオンを含むめっき浴に、イオン化傾向がより大きい金属からなる被めっき物を入れた場合、めっき浴に被めっき物を溶かす性質があれば被めっき物表層はめっき浴中に溶解し、イオン化し電子を放出する。そして、被めっき物表層において、そのとき放出された電子の授受によって、めっき浴中の金属イオンが金属となって被めっき物表層に析出する。

ここで、白金族の標準単極電位は、白金が＋１．１８８Ｖ、パラジウムが＋０．９１５Ｖと、金についでイオン化傾向が小さい金属であるため、置換析出、及び還元析出が容易である。また、貴金属の浸漬めっき浴には、白金塩化物水溶液やパラジム塩化物水溶液を用いるとよい。

置換めっきによって貴金属電極層を形成する場合の電極シード層には、貴金属よりも大きなイオン化傾向を示す金属、例えば、アルミニウム（Ａｌ）や亜鉛、鉄、ニッケル、錫（Ｓｎ）、鉛（Ｐｂ）を用いるとよい。

また、置換めっきは、被めっき物がめっき皮膜で覆われた時点で反応が停止するため、膜厚が薄い貴金属電極層が得られる。また、置換めっきで形成しためっき皮膜中にはピンホールが形成されやすいため、例えば、アンモニア水溶液に浸すなどの封孔処理を施すことでピンホールを埋めて耐食性を向上させる場合もある。

（第２の実施の形態）
図９は、本発明の第２の実施の形態に係る抵抗変化型不揮発性記憶装置３００の構成を説明する図で、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。

本実施の形態の抵抗変化型不揮発性記憶装置３００は、第１の実施の形態の抵抗変化型不揮発性記憶装置２００と基本構成は同じであるが、メモリセルホール内部に埋め込み形成される抵抗変化層２３が貴金属電極層２９に接続するように形成された第１抵抗変化層２３１と、第１抵抗変化層２３１上に形成された第２抵抗変化層２３２の積層構成からなり、第１抵抗変化層２３１及び第２抵抗変化層２３２は同種の金属酸化物で、第１抵抗変化層２３１の酸素含有率は第２抵抗変化層２３２の酸素含有率より高いことが抵抗変化型不揮発性記憶装置２００と異なる。

このような構成によれば、貴金属電極層２９に接続し、酸素含有率の高い第１抵抗変化層２３１をメモリセルホール２０底部側に配置し、その上部に酸素含有率の低い第２抵抗変化層２３２を配置することで、第１抵抗変化層２３１と貴金属電極層２９との界面領域で確実に抵抗変化を起こさせることができる。その結果、抵抗変化層２３を抵抗変化（高抵抗化または低抵抗化）させるために印加すべき電気パルスの極性が一意に定まり、記憶装置としての安定な動作特性を得ることができる。抵抗変化動作は、抵抗変化層２３の電極近傍における酸化還元反応によって生じるため、抵抗変化層２３と貴金属電極層２９との界面近傍部分に酸化還元に寄与できる酸素が多い第１抵抗変化層２３１を設けることで、安定的な抵抗変化動作が可能になるからである。なお、図９において、第１抵抗変化層２３１はメモリセルホール２０の側壁にも形成されているが、少なくとも貴金属電極層２９と接する部分（メモリセルホール２０の底部）に形成されていればよい。

次に、図１０（ａ）〜図１０（ｄ）を用いて、本実施の形態の製造方法について説明する。なお、図１０（ａ）〜図１０（ｄ）においては、図面の簡単化のために第２の層間絶縁層１６から上部の構成のみを示している。また、図１０（ａ）に示すように、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置２００で説明した製造方法を用いて、無電解めっきによって第３の層間絶縁層１９中のメモリセルホール２０底部のみに貴金属電極層２９を形成した後の工程について説明する。

初めに、図１０（ｂ）に示すように、メモリセルホール２０を含む第３の層間絶縁層１９上に第１抵抗変化層となる第１抵抗薄膜層２３１ａを形成する。本実施の形態においても、抵抗変化層には酸素不足型タンタル酸化物（ＴａＯ_ｘ）を用いると、第１抵抗薄膜層２３１ａの形成には、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いる。その酸素含有率は、６５〜７５ａｔｍ％、その抵抗率は１０^７ｍΩｃｍ以上、膜厚は３〜１０ｎｍが好ましい。ここでは、反応性スパッタを用いて形成する例を示したが、プラズマ酸化処理などで表層を酸化して、酸素含有率が高い遷移金属酸化物層を形成してもかまわない。スパッタ法では、化学量論的組成以上に酸素を含有させることは困難であるが、プラズマ酸化処理を行うと、酸素がタンタル酸化物の粒界、欠陥などに注入され、より高い酸素含有率を有する遷移金属酸化物層を形成することができるので、リーク電流の抑制に効果がある。また、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよい。

また、第１抵抗変化層２３１をメモリセルホール２０内に形成するために、無電解めっきを用いることもできる。すなわち、メモリセルホール２０底部に形成した貴金属電極層２９上にのみ選択成長するように無電解めっきを用いて、金属薄膜層（ここでは、タンタル）を形成する。

但し、無電解めっきを用いると、図１０（ｂ）とは異なり、貴金属電極層２２上のみに選択的に金属薄膜層が析出し、メモリセルホール２０の側壁を構成している層間絶縁層１９の表面上や、メモリセルホール２０外の層間絶縁層１９の表面上には金属薄膜層が析出しない。

このタンタル薄膜層を酸素雰囲気中（４００〜４５０℃）で酸化してタンタル酸化物からなる第１抵抗変化層２３１を形成する。このとき、タンタルは、完全に酸化するので、その酸素含有率は、Ｔａ_２Ｏ_５の化学量論的組成に近い７１ａｔｍ％程度となる。なお、この工程では金属から金属酸化物に完全に酸化させるために、効率の良い熱酸化を用いることが好ましい。このような工程が本発明の工程（Ｆ１）の一例である。

続いて、図１０（ｃ）に示すように、第１抵抗薄膜層２３１ａ上に、第１抵抗薄膜層２３１ａよりも酸素含有率が低い第２抵抗変化層となる第２抵抗薄膜層２３２ａを積層形成する。第２抵抗薄膜層２３２ａの形成も、第１抵抗薄膜層２３１ａと同様に、反応性スパッタ法によって酸素不足型タンタル酸化物をメモリセルホール２０が完全に充填するまで形成する。その酸素含有率としては、５０〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍである。このような工程が本発明の工程（Ｆ２）の一例である。

次に、図１０（ｄ）に示すように、ＣＭＰプロセスを用いて第３の層間絶縁層１９上の第１抵抗薄膜層２３１ａ及び第２抵抗薄膜層２３２ａを除去する。このようにして、貴金属電極層２９に接続するようにメモリセルホール２０内に第１抵抗変化層２３１及び第２抵抗変化層２３２の積層構成からなる抵抗変化層２３を埋め込み形成する。なお、抵抗薄膜層を除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。

その後、本発明の他の実施の形態の製造方法と同様にして、抵抗変化層２３及び第３の層間絶縁層１９上に第４の層間絶縁層２６を形成し第４の層間絶縁層２６中に抵抗変化層２３に接続するように上層銅配線２４を形成することによって、本実施の形態の抵抗変化型不揮発性記憶装置３００を製造することができる。

（第３の実施の形態）
図１１は、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置４００の構成を説明する図で、（ａ）は断面図、（ｂ）は抵抗変化素子２５とダイオード素子３３の構成を示すための要部を拡大した断面図である。

本実施の形態の抵抗変化型不揮発性記憶装置４００は、上述した抵抗変化型不揮発性記憶装置１００と基本構成は類似しているが、抵抗変化素子２５と直列に接続されるダイオード素子３３を備えることが抵抗変化型不揮発性記憶装置１００と異なる。

具体的には、それぞれの下層銅配線１８上に、無電解めっきによって電極シード層２１及び貴金属電極層２２が順に積層形成され、メモリセルホール２０内部に抵抗変化層２３及び中間電極層３０が順に積層されて形成されている。そして、貴金属電極層２２、抵抗変化層２３、及び中間電極層３０が抵抗変化素子２５を構成している。

貴金属電極層２２及び抵抗変化層２３には、抵抗変化型不揮発性記憶装置１００の貴金属電極層２２及び抵抗変化層２３とそれぞれ同じ材料が用いられる。

ダイオード素子３３は、ここでは、金属−半導体−金属ダイオード（ＭＳＭ Ｄｉｏｄｅ）を用いている。ＭＳＭダイオードは、双方向（正電圧側と負電圧側の両方）で電流をオン・オフできる特性と、抵抗変化時に必要な大電流を流すことができる特性を有している。ダイオード素子３３を構成する中間電極層３０には、ＴａＮ、ＴｉＮ、又はＷを用いるとよい。中間電極層３０は、ダイオード素子３３の下部電極として機能するが、これらの材料は抵抗変化素子用の電極材料として必要とされる条件をも満たす。

そして、第３の層間絶縁層１９上に形成された第４の層間絶縁層２６に配線溝が形成されていて、この配線溝の内部に、半導体層３１と上部電極３２、及び上層銅配線２４とが順に積層されて埋め込み形成されている。そして、中間電極層３０、半導体層３１、及び上部電極３２がダイオード素子３３の一例であるＭＳＭダイオードを構成している。

ダイオード素子３３としては、このように半導体層３１とこの半導体層３１を挟む中間電極層３０及び上部電極３２との３層の積層構成からなるＭＳＭダイオードの他にも、絶縁体層とこの絶縁体層を挟む金属電極体層との３層の積層構成からなるＭＩＭダイオード、ｐ型半導体とｎ型半導体との２層の積層構成からなるｐｎ接合ダイオード、又は半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードなど、非線形のスイッチング特性を有する素子を、抵抗変化素子２５の抵抗変化特性に応じて用いるとよい。

以上説明したように、抵抗変化型不揮発性記憶装置４００は、抵抗変化型不揮発性記憶装置１００にダイオード素子３３を追加して構成されている。

抵抗変化層２３に対して直列にダイオード素子３３を挿入することにより、抵抗変化型不揮発性記憶装置４００において、下層銅配線１８（例えばビット線）と上層銅配線２４（例えばワード線）とがクロスした交点に形成されている抵抗変化層２３の抵抗値の読み取りや書き込み時のクロストークを低減することができる。

なお、このような効果を得るために、実施の形態１又は２で説明した抵抗変化型不揮発性記憶装置２００又は３００にダイオード素子３３を追加した変形例を考えることもできる。同様の効果は、ダイオード素子３３と、抵抗変化型不揮発性記憶装置２００又は３００とを組み合わせてなる抵抗変化型不揮発性記憶装置（図示せず）によっても得られる。

次に、図１２（ａ）〜図１２（ｃ）、図１３（ａ）〜図１３（ｃ）、及び図１４（ａ）〜図１４（ｂ）を用いて、本実施の形態の抵抗変化型不揮発性記憶装置４００の製造方法について説明する。なお、図１２（ａ）〜図１２（ｃ）、図１３（ａ）〜図１３（ｃ）、及び図１４（ａ）〜図１４（ｂ）においては、図面の簡単化のために、下層銅配線１８を含む第２の層間絶縁層１６から上部の構成のみを示している。

ここでは、図１２（ａ）に示すような、抵抗変化型不揮発性記憶装置１００で説明した製造方法を用いて、貴金属電極層２２に接続するメモリセルホール２０中に抵抗変化層２３を埋め込み形成した後の工程について説明する。

図１２（ａ）〜図１２（ｃ）は、メモリセルホール２０中に埋め込み形成された抵抗変化層２３の表層側に凹部を形成し、その凹部にダイオード素子３３の下部電極として機能する中間電極層３０になる金属薄膜層３０ａを成膜するまでの工程を示す図である。

初めに、図１２（ｂ）に示すように、ＣＭＰによってメモリセルホール２０中に抵抗変化層２３を埋め込み形成する際にオーバポリッシュを行い、抵抗変化層２３と第３の層間絶縁層１９の研磨レートの違いを利用して、メモリセルホール２０中の抵抗変化層２３の表層側の一部のみを除去する。なお、このように抵抗変化層２３の一部を除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。

図１２（ｃ）に示す工程では、メモリセルホール２０を含む第３の層間絶縁層１９上に、抵抗変化素子２５の上部電極として機能し、かつダイオード素子３３の下部電極として機能する中間電極層３０となる金属薄膜層３０ａを形成する。本実施の形態においては、金属薄膜層３０ａとして窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、又はタングステン（Ｗ）からなる膜をスパッタリングにより形成している。

図１３（ａ）〜図１３（ｃ）は、第３の層間絶縁層１９上の金属薄膜層３０ａを除去して、メモリセルホール２０上層部に中間電極層３０を埋め込み形成し、さらにその上に第４の層間絶縁層２６を形成し、その第４の層間絶縁層２６中に中間電極層３０と接続し、ダイオード素子３３を埋め込み形成するための配線溝２８を形成するまでの工程を示す図である。

図１３（ａ）に示すように、ＣＭＰプロセスを用いて第３の層間絶縁層１９上の金属薄膜層３０ａを除去して、メモリセルホール２０中に中間電極層３０を埋め込み形成する。

次に、図１３（ｂ）に示すように、中間電極層３０及び第３の層間絶縁層１９上に、さらにＣＶＤなどを用いて第４の層間絶縁層２６を形成する。

次に、図１３（ｃ）に示す工程では、第４の層間絶縁層２６に、ダイオード素子３３の一部となる半導体層３１と上部電極３２、さらに上層銅配線２４を埋め込み形成するための配線溝２８を形成する。本実施の形態では、半導体層３１、上部電極３２、及び上層銅配線２４を下層銅配線１８と交差するストライプ形状に形成するために、配線溝２８を下層銅配線１８と交差するストライプ形状に形成している。また、配線溝２８を形成するには、一般的な半導体プロセスで用いられている技術により容易に形成することができる。

図１４（ａ）、図１４（ｂ）は、第４の層間絶縁層２６中に形成された配線溝２８中にダイオード素子３３の一部となる半導体層３１と上部電極３２、さらに上層銅配線２４を埋め込み形成するまでの工程を示す図である。

図１４（ａ）に示す工程では、配線溝２８を含む第４の層間絶縁層２６上にダイオード素子３３の半導体層３１となる半導体薄膜層３１ａと、上部電極３２となる金属薄膜層３２ａを積層形成する。このような工程が本発明の工程（Ｇ）の一例である。そして、さらに上層銅配線２４となる銅薄膜層２４ａを積層形成する。

また、本実施の形態では、半導体層３１の材料として窒素不足型シリコン窒化物（ＳｉＮ_ｙ）、上部電極３２の材料として窒化タンタル、窒化チタン、又はタングステンを用い、半導体層３１とそれを挟む中間電極層３０及び上部電極３２とによりＭＳＭダイオードを形成している。なお、このような半導体特性を有するＳｉＮ_ｙ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ流量に対するＮ_２流量を調整して作製すればよい。

半導体特性を有するＳｉＮ_ｙ（ｙ＝０．３）を上記の条件で、かつ１０ｎｍの厚みで作製した場合には、２．０Ｖの電圧印加で５×１０^４Ａ／ｃｍ^２の電流密度が得られ、１．０Ｖの電圧印加では１×１０^３Ａ／ｃｍ^２の電流密度が得られる。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は１０以上となり、抵抗変化型不揮発性記憶装置のダイオード素子として充分使用可能であることが分かる。

また、上層銅配線２４には下層銅配線１８と同様の材料を用いることができる。

次に、図１４（ｂ）に示す工程では、第４の層間絶縁層２６上の半導体薄膜層３１ａと金属薄膜層３２ａ及び銅薄膜層２４ａをＣＭＰにより除去することで、配線溝２８中にダイオード素子３３の半導体層３１と上部電極３２、及び上層銅配線２４を埋め込み形成する。上層銅配線２４は、上部電極３２、半導体層３１、及び中間電極層３０を介して、抵抗変化層２３と電気的に接続される。

このような工程により、貴金属電極層２２、抵抗変化層２３及び中間電極層３０により抵抗変化素子２５が構成され、中間電極層３０、半導体層３１及び上部電極３２によりダイオード素子３３が構成される。これにより、本実施の形態の製造方法による抵抗変化型不揮発性記憶装置４００を作製することができる。

なお、上述したダイオード素子を形成する工程は、図８（ｃ）に示すような抵抗変化型不揮発性記憶装置２００の製造過程に引き続いて行ってもよく、また、図１０（ｄ）に示すような抵抗変化型不揮発性記憶装置３００の製造過程に引き続いて行ってもよい。

そのような製造方法によって、抵抗変化型不揮発性記憶装置２００又は３００にダイオード素子３３を追加してなる抵抗変化型不揮発性記憶装置、すなわち、貴金属電極層２９がメモリセルホール２０内のみに形成された特徴構造とダイオード素子とを組み合わせた抵抗変化型不揮発性記憶装置を製造することができる。

本実施の形態では、ダイオードに最適な下部電極を形成するため、中間電極層３０をメモリセルホール内の抵抗変化層２３の上部に形成する事例を示したが、抵抗変化層２３の材料と半導体層３１の材料との組み合わせによっては、抵抗変化層２３の上部に直接半導体層３１を形成してもよい。

また、本実施の形態では、ダイオード素子としてＭＳＭダイオードを用いたが、他にも、絶縁体層と、絶縁体層を両側から挟む金属電極体層との３層の積層構成からなるＭＩＭダイオードや、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオード、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードを形成してもよい。

（第４の実施の形態）
図１５は、本発明の第４の実施の形態に係る抵抗変化型不揮発性記憶装置５００の構成を示す断面図である。この抵抗変化型不揮発性記憶装置５００は、図１１（ａ）に示す第３の実施の形態の抵抗変化型不揮発性記憶装置４００を基本構成としており、下層銅配線上に形成される電極シード層、抵抗変化素子、ダイオード素子、及び上層銅配線とを１つの構成単位として、この構成単位をこの基本構成の上にさらに２層積層した構成からなる。このように積層することにより、さらに大容量の抵抗変化型不揮発性記憶装置を実現することができる。

以下、本実施の形態の抵抗変化型不揮発性記憶装置５００の構成を説明する。なお、この抵抗変化型不揮発性記憶装置５００では、抵抗変化素子とダイオード素子とがそれぞれ３段ずつ積層されているので、第１段目、第２段目及び第３段目のそれぞれの構成を理解しやすくするために、第１段目の構成要素については第１、第２段目の構成要素については第２、第３段目の構成要素については第３なる文言をそれぞれの名称の頭部に付して、それぞれの段の構成要素を互いに区別して表記する。

第１上層銅配線２４上に、第２電極シード層３６が第１上層銅配線２４と同様のストライプ形状に形成されている。さらにその上に第５の層間絶縁層３５が形成されている。この第５の層間絶縁層３５には、第１抵抗変化素子２５を含む第１段目の各抵抗変化素子に対応する位置にそれぞれメモリセルホールが設けられ、各メモリセルホール中に第２貴金属電極層３７、第２抵抗変化層３８、及び第２抵抗変化素子４０の上部電極かつ第２ダイオード素子４３の下部電極として機能する第２中間電極層３９とが形成されている。そして、第２中間電極層３９を含む第５の層間絶縁層３５上に第２ダイオード素子４３と第２上層銅配線４４を埋め込み形成するための第６の層間絶縁層４６が形成され、第２中間電極層３９に接続し、第１上層銅配線２４に交差するストライプ形状に第２ダイオード素子４３の第２半導体層４１と第２上部電極４２、および第２上層銅配線４４が第６の層間絶縁層４６中に埋め込み形成されている。

次に、第２上層銅配線４４上に、第３電極シード層４８が形成されている。さらに、その上に第７の層間絶縁層４７が形成されている。この第７の層間絶縁層４７に第１抵抗変化素子２５を含む第１段目の各抵抗変化素子及び第２抵抗変化素子４０を含む第２段目の各抵抗変化素子に対応する位置にメモリセルホールが設けられ、各メモリセルホール中に第３貴金属電極層４９と第３抵抗変化層５０と、第３中間電極層５１とが形成されている。

そして、第３中間電極層５１を含む第７の層間絶縁層４７上に第８の層間絶縁層５７が形成され、この第８の層間絶縁層５７中に、第３中間電極層５１に接続し、第２上層銅配線４４に交差するストライプ形状に第３ダイオード素子５５の第３半導体層５３及び第３上部電極５４と第３上層銅配線５６が第８の層間絶縁層５７中に埋め込み形成されている。

なお、第１貴金属電極層２２、第１抵抗変化層２３、及び第１中間電極層３０で第１抵抗変化素子２５を構成している。また、第１中間電極層３０、第１半導体層３１、及び第１上部電極３２で第１ダイオード素子３３を構成している。また、第２貴金属電極層３７、第２抵抗変化層３８、及び第２中間電極層３９で第２抵抗変化素子４０を構成している。また、第２中間電極層３９、第２半導体層４１、及び第２上部電極４２で第２ダイオード素子４３を構成している。また、第３貴金属電極層４９、第３抵抗変化層５０、及び第３中間電極層５１で第３抵抗変化素子５２を構成している。また、第３中間電極層５１、第３半導体層５３、及び第３上部電極５４で第３ダイオード素子５５を構成している。

下層銅配線１８は、埋め込み導体１７と配線１５および埋め込み導体１４とを介して能動素子１２のソース領域１２ａに接続している。また、第１上層銅配線２４についても同様に、埋め込み導体と半導体電極配線とを介して別の能動素子に接続されている（図示省略）。さらに、第２上層銅配線４４は、図１５に示すように、埋め込み導体４５、埋め込み導体３４、埋め込み導体１７、配線１５および埋め込み導体１４を介して別の能動素子１２のソース領域１２ａに接続されている。また、第３上層銅配線５６についても、第１上層銅配線２４と同様に埋め込み導体と半導体電極配線とを介して別の能動素子に接続されている（図示省略）。

第１段目の下層銅配線１８と第１上層銅配線２４とは、それぞれビット線又はワード線のいずれかとなり、また、第１上層銅配線２４と第２上層銅配線４４とは、同様にそれぞれビット線又はワード線のいずれかとなる。ただし、第１段目において、第１上層銅配線２４がビット線を構成している場合には、第２段目においてもビット線を構成し、第２上層銅配線４４はワード線を構成するように設計されている。さらに、第２上層銅配線４４がワード線を構成する場合には、第３上層銅配線５６はビット線を構成するように設計されている。

以上のように、本実施の形態の抵抗変化型不揮発性記憶装置５００の場合には、それぞれの段に設けた抵抗変化素子２５、第２抵抗変化素子４０、及び第３抵抗変化素子５２に対して個別にそれぞれダイオード素子３３、第２ダイオード素子４３、及び第３ダイオード素子５５がそれぞれ設けられているので、それぞれの段に設けられている抵抗変化素子２５、第２抵抗変化素子４０、及び第３抵抗変化素子５２の書き込みと読み出しを安定に、かつ確実に行うことができる。

このような２段以上の多段構造の抵抗変化素子とダイオード素子を有する抵抗変化型不揮発性記憶装置５００の製造工程は、基本的には第４の形態の抵抗変化型不揮発性記憶装置４００において説明した製造工程を繰り返せばよい。

以上、基本構成としての抵抗変化型不揮発性記憶装置４００を複数積層してなる抵抗変化型不揮発性記憶装置５００について説明したが、積層される基本構成は、抵抗変化型不揮発性記憶装置４００には限定されない。

例えば、第３の実施の形態において抵抗変化型不揮発性記憶装置４００の変形例として説明した、抵抗変化型不揮発性記憶装置２００又は３００にダイオード素子３３を追加してなる抵抗変化型不揮発性記憶装置を複数積層して、抵抗変化型不揮発性記憶装置５００の変形例を構成することもできる。

本発明の抵抗変化型不揮発性記憶装置は、微細化かつ大容量化が可能なクロスポイント構造を備え、また、従来の製造方法では実現困難なメモリセル構造を形成することができるため、不揮発性記憶装置を用いる種々の電子機器分野に有用である。

１ ビット線
２ 抵抗変化層
３ 中間電極層
４ ダイオード層
５ ワード線
６ 抵抗変化素子
７ ダイオード素子
８ 層間絶縁層
９ ホール
１０ 金属薄膜層
１１ 基板
１１ａ シリコン単結晶基板
１２ 能動素子
１２ａ ソース領域
１２ｂ ドレイン領域
１２ｃ ゲート絶縁膜
１２ｄ ゲート電極
１３ 第１の層間絶縁層
１４、１７、２７、３４、４５ 埋め込み導体
１５ 配線
１６ 第２の層間絶縁層
１８ 下層銅配線
１９ 第３の層間絶縁層
２０ メモリセルホール
２１ 電極シード層
２２、２９ 貴金属電極層
２３ 抵抗変化層
２３ａ 抵抗薄膜層
２４ 上層銅配線
２４ａ 銅薄膜層
２５ 抵抗変化素子
２６ 第４の層間絶縁層
２８ 配線溝
３０ 中間電極層
３０ａ、３２ａ 金属薄膜層
３１ 半導体層
３１ａ 半導体薄膜層
３２ 上部電極
３３ ダイオード素子
３５ 第５の層間絶縁層
３６ 第２電極シード層
３７ 第２貴金属電極層
３８ 第２抵抗変化層
３９ 第２中間電極層
４０ 第２抵抗変化素子
４１ 第２半導体層
４２ 第２上部電極
４３ 第２ダイオード素子
４４ 第２上層銅配線
４６ 第６の層間絶縁層
４７ 第７の層間絶縁層
４８ 第３電極シード層
４９ 第３貴金属電極層
５０ 第３抵抗変化層
５１ 第３中間電極層
５２ 第３抵抗変化素子
５３ 第３半導体層
５４ 第３上部電極
５５ 第３ダイオード素子
５６ 第３上層銅配線
５７ 第８の層間絶縁層
１００、２００、３００、４００、５００ 抵抗変化型不揮発性記憶装置
２３１ 第１抵抗変化層
２３２ 第２抵抗変化層
２３１ａ 第１抵抗薄膜層
２３２ａ 第２抵抗薄膜層

Claims (18)

1. 基板上に複数のストライプ形状の下層銅配線を形成する工程（Ａ）と、
   導電体から構成される前記下層銅配線の表面のみに金属薄膜が析出し、絶縁体上には金属薄膜が析出しない無電解選択成長めっきによって、各前記下層銅配線の表面上に前記ストライプ形状の電極シード層を形成する工程（Ｂ）と、
   前記電極シード層上及び前記基板上に層間絶縁層を形成する工程（Ｄ２）と、
   前記層間絶縁層に、前記層間絶縁層を貫通して前記電極シード層まで到達する複数のメモリセルホールを形成する工程（Ｅ２）と、
   前記無電解めっきによって、各前記メモリセルホール内に露出している前記電極シード層の表面上に貴金属電極層を形成する工程（Ｃ２）と、
   各前記メモリセルホール内に、前記貴金属電極層に接続される抵抗変化層を形成する工程（Ｆ）と、
   前記層間絶縁層及び前記抵抗変化層上に、前記抵抗変化層に接続され、かつ各前記下層銅配線と交差する複数のストライプ形状の上層銅配線を形成する工程（Ｇ）と
   を含む抵抗変化型不揮発性記憶装置の製造方法。
2. 各前記貴金属電極層として白金、又はパラジウムを含む金属層を形成する
   請求項１に記載の抵抗変化型不揮発性記憶装置の製造方法。
3. 各前記電極シード層としてニッケル、ニッケル−リン合金、又はニッケル−ホウ素合金のいずれかを含む金属層を形成し、かつ各前記貴金属電極層として白金、又はパラジウムを含む金属層を形成する
   請求項１に記載の抵抗変化型不揮発性記憶装置の製造方法。
4. 各前記電極シード層として前記貴金属電極層よりもイオン化傾向が大きい金属又は合金からなる金属層を形成する
   請求項１に記載の抵抗変化型不揮発性記憶装置の製造方法。
5. 各前記電極シード層として亜鉛、鉄、又はパラジウムのいずれかを含む金属層を形成し、かつ各前記貴金属電極層として白金を含む金属層を形成する
   請求項１に記載の抵抗変化型不揮発性記憶装置の製造方法。
6. 各前記電極シード層として亜鉛、又は鉄のいずれかを含む金属層を形成し、かつ各前記貴金属電極層としてパラジウムを含む金属層を形成する
   請求項１に記載の抵抗変化型不揮発性記憶装置の製造方法。
7. 前記工程（Ｆ）と前記工程（Ｇ）との間に、各前記抵抗変化層上に当該抵抗変化層に接続されるダイオード素子を形成する工程（Ｈ）を含む
   請求項１に記載の抵抗変化型不揮発性記憶装置の製造方法。
8. 前記上層銅配線を新たな下層銅配線として用いて、前記工程（Ｂ）、（Ｄ２）、（Ｅ２）、（Ｃ２）、（Ｆ）、（Ｈ）及び（Ｇ）をさらに実行することにより、前記上層銅配線上に、新たな電極シード層、新たな貴金属電極層、新たな抵抗変化層、新たなダイオード素子及び新たな上層銅配線を形成する
   請求項７に記載の抵抗変化型不揮発性記憶装置の製造方法。
9. 前記工程（Ｆ）は、
   各前記メモリセルホール内に、前記貴金属電極層に接続される第１抵抗変化層を形成する工程（Ｆ１）と、
   各前記メモリセルホール内の前記第１抵抗変化層上に第２抵抗変化層を形成する工程（Ｆ２）とを含み、
   前記第１抵抗変化層と前記第２抵抗変化層とは同種の金属酸化物からなり、前記第１抵抗変化層の酸素含有率は前記第２抵抗変化層の酸素含有率よりも高い
   請求項１に記載の抵抗変化型不揮発性記憶装置の製造方法。
10. 基板と、
    前記基板上に形成された複数のストライプ形状の下層銅配線と、
    各前記下層銅配線の表面上のみに形成された前記ストライプ形状の電極シード層と、
    前記電極シード層上及び前記基板上に形成された層間絶縁層と、
    前記層間絶縁層を貫通して前記電極シード層まで到達する複数のメモリセルホール領域内のそれぞれにおいて、前記電極シード層の表面上のみに平坦に形成され、前記電極シード層に接続された貴金属電極層と、
    各前記メモリセルホール領域内に形成され、前記貴金属電極層に接続された抵抗変化層と、
    前記層間絶縁層上及び前記抵抗変化層上に形成され、複数の前記抵抗変化層に接続され、かつ各前記下層銅配線と交差する複数のストライプ形状の上層銅配線と
    を備える抵抗変化型不揮発性記憶装置。
11. 前記貴金属電極層が白金、又はパラジウムを含む
    請求項１０に記載の抵抗変化型不揮発性記憶装置。
12. 前記電極シード層がニッケル、ニッケル−リン合金、又はニッケル−ホウ素合金のいずれかを含み、かつ前記貴金属電極層が白金、又はパラジウムのいずれかを含む
    請求項１０に記載の抵抗変化型不揮発性記憶装置。
13. 前記電極シード層が前記貴金属電極層よりも大きなイオン化傾向を示す金属、又は合金からなる
    請求項１０に記載の抵抗変化型不揮発性記憶装置。
14. 前記電極シード層が亜鉛、鉄、又はパラジウムのいずれかを含み、かつ前記貴金属電極層が白金を含む
    請求項１０に記載の抵抗変化型不揮発性記憶装置。
15. 前記電極シード層が亜鉛、又は鉄のいずれかを含み、かつ前記貴金属電極層がパラジウムを含む
    請求項１０に記載の抵抗変化型不揮発性記憶装置。
16. 前記抵抗変化層上に前記抵抗変化層に接続されたダイオード素子をさらに備える
    請求項１０に記載の抵抗変化型不揮発性記憶装置。
17. 前記下層銅配線、前記電極シード層、前記層間絶縁層、前記貴金属電極層、前記抵抗変化層、前記ダイオード素子及び前記上層銅配線からなる構成単位と同等の構成単位をさらに１層以上積層し、２層目以降の前記構成単位の前記下層銅配線を１層下の前記構成単位の前記上層銅配線が兼ねている
    請求項１６に記載の抵抗変化型不揮発性記憶装置。
18. 各前記抵抗変化層は、
    前記メモリセルホール領域内に前記貴金属電極層に接続されるように形成された第１抵抗変化層と、
    前記メモリセルホール領域内の前記第１抵抗変化層上に形成された第２抵抗変化層とを有し、
    前記第１抵抗変化層と前記第２抵抗変化層とは同種の金属酸化物からなり、前記第１抵抗変化層の酸素含有率は前記第２抵抗変化層の酸素含有率よりも高い
    請求項１０に記載の抵抗変化型不揮発性記憶装置。

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