JP2008306011A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】クロスポイント型構成において、記憶素子を微細化しても充分に大きな書き込み電流値を確保でき、高信頼性で、かつ高集積化を可能とする不揮発性半導体記憶装置を提供する。
【解決手段】基板上に形成された下部電極２０と、上部電極２６と、これら下部電極２０と上部電極２６とにはさまれた抵抗変化層２５とを含み構成される記憶素子２４を備えてなるものであって、下部電極２０の電極面に凹部が設けられており、抵抗変化層２５は凹部に沿って凹部が形成された領域の電極面を被覆して形成され、上部電極２６の電極面は凸部２６ｂを有し、凸部２６ｂが抵抗変化層２５を介して凹部に埋設している。記憶素子２４は凹部の電極面、凸部２６ｂの電極面および凹部と凸部２６ｂの電極面に挟まれた領域の抵抗変化層２５ａとからなる構成を有する。
【選択図】図２

Description

本発明は、抵抗変化層を含む記憶素子を備えた不揮発性半導体記憶装置に関し、特に抵抗変化層と電極とを立体的に構成する構造に関する。

近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性半導体記憶装置に対して、磁気抵抗効果型の記憶素子、例えばＴＭＲ素子を用いた不揮発性半導体記憶装置や、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける抵抗変化型の記憶素子を用いた不揮発性半導体記憶装置（以下、これをＲｅＲＡＭとよぶ）等が、通常の半導体プロセスとの整合性を取りやすく、かつ微細化が可能という点で注目されている。

例えば、ＴＭＲ素子を具備する不揮発性半導体記憶装置では、微細化および高集積化に適した立体的な構造が提案されている（例えば、特許文献１参照）。この不揮発性半導体記憶装置は、筒型に形成された磁気固定層と、筒型をなす磁気固定層の外部表面または内部表面のいずれかを覆うように形成されたトンネル絶縁膜と、トンネル絶縁膜を介して磁気固定層に対向しトンネル絶縁膜の表面を覆うように形成された磁気自由層とを含み、かつ磁気固定層の磁化の方向が筒型の中心軸方向に対して並行なＴＭＲ素子を具備している。そして、筒状をなすＴＭＲ素子の中心軸方向に沿って内側にプラグを配置した立体的な構成も示されている。このような構成とすることにより、周辺部における不規則な磁区の発生が最小となり、ＭＲ比が向上すると同時にＴＭＲ素子の面積効率を高めることができるので、書き込み／読み出しマージンが大きく、かつ高集積化が可能になるとしている。

また、1つのトランジスタと１つの記憶部とで構成されるＲｅＲＡＭにおいて、既存のＤＲＡＭプロセスをそのまま使用可能とするための構成が提案されている（例えば、特許文献２参照）。このＲｅＲＡＭは、トランジスタとこのトランジスタのドレインに連結されている不揮発性の記憶素子からなる。そして、この記憶素子は、上部電極と下部電極の間に電流パルスによって抵抗が可逆的に変化する抵抗変化層を挟持して構成されている。抵抗変化層としては、ニッケル酸化膜（NｉＯ）、バナジウム酸化膜（Ｖ_２Ｏ_５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ_２Ｏ_５）、チタン酸化膜（ＴｉＯ_２）、タングステン酸化膜（ＷＯ_３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持しつづけることが知られており、かつ既存のＤＲＡＭプロセスをそのまま使用して作製できるという特徴を有している。

上記例は１つのトランジスタと１つの不揮発性記憶部の構成からなるが、さらに大容量化を実現するためにクロスポイント型構成のＲｅＲＡＭも検討されている。例えば、基板と、この基板上に設けられた複数の下部電極と、この下部電極上に設けられ、下部電極と交差し、交差する位置にクロスポイントを形成する複数の上部電極と、各クロスポイントにおける上部電極と下部電極との間にアクティブ層を配置した構造が示されている（例えば、特許文献３参照）。このようなクロスポイント型構成とすることにより、クロストークを小さくすることができるだけでなく、クロスした交点に記憶素子あるいは記憶素子とダイオードを形成するので、より微細化、大容量化も可能である。
特開２００３−２９８０１９号公報 特開２００４−３６３６０４号公報 特開２００３−６８９８３号公報

上記第１の例は、ＴＭＲ素子を筒状に、基板表面に対して垂直方向に形成することにより、不揮発性半導体磁気記憶装置としては微細化、高集積化を実現している。しかしながら、ＴＭＲ素子を用いる記憶装置は、ＴＭＲ素子の構造が複雑であり、さらに、このＴＭＲ素子を駆動するために、交差して配置された２本の書き込み／読み出し共通配線や書き込み選択トランジスタを設けることが必要であるためプロセスが複雑となり、しかもＤＲＡＭプロセスに適合し難い。このため、低コスト化が困難である。

また、上記第２の例は、スイッチング機能を有する１つのダイオードと１つの記憶素子との構成が示されているが、抵抗変化層を含む記憶素子の具体的な構成については示されていない。抵抗変化層を含む記憶素子を微細化するにつれて、読み込み電流値を充分確保することが困難となり、微細化に対する制約となるが、これに対する方法や構成についてはまったく開示も示唆もされていない。

さらに、第３の例は、クロスポイント型構成で、コンタクトホール中に埋め込み形成したアクティブ層である抵抗変化層が示されているが、コンタクトホール中に抵抗変化層を埋め込み形成する構成においては、微細化したときに抵抗変化層の抵抗値を読み出すための充分な電流を流すことができず、読み出し動作が不安定になるという課題を有する。

本発明は、上記従来の課題を解決するもので、クロスポイント型構成において、記憶素子を微細化しても充分に大きな読み出し電流値を確保でき、高信頼性で、かつ高集積化を可能とする不揮発性半導体記憶装置を提供することを目的とする。

上記目的を達成するために本発明の不揮発性半導体記憶装置は、基板上に形成された下部電極と、上部電極と、これら下部電極と上部電極とにはさまれた抵抗変化層とを含んで構成される記憶素子を備えてなるものであって、下部電極と上部電極のいずれか一方の電極面に凹部が設けられており、抵抗変化層は凹部に沿って凹部が形成された領域の一方の電極面を被覆して形成され、下部電極と上部電極のうちの他方の電極面は凸部を有し、凸部が抵抗変化層を介して凹部に埋設した構成を有する。

このような構成とすることにより、記憶素子が立体的な構造からなるので微細化しても読み込み電流を充分確保でき、安定で、再現性のよい不揮発性半導体記憶装置を実現することができる。

また、上記構成において、下部電極と上部電極との間に、記憶素子に対して直列に非オーミック性素子がさらに形成されていてもよい。このような構成とすることにより、複数の記憶素子をアレイ状に配置する場合にクロストークを防止でき、安定で、かつ再現性のよい書き込みや読み出しを行うことができる。クロストークとはリーク電流による誤動作も含む。

また、上記構成において、下部電極は基板上にストライプ状に形成されており、上部電極は下部電極を含む基板上に形成された素子用層間絶縁層を介して下部電極に対して交差するストライプ状に形成されており、記憶素子は下部電極と上部電極とが交差する交差部に形成されている構成としてもよい。

このような構成とすることにより、クロスポイント型構成で記憶素子を微細化しても大きな読み込み電流を得ることができ、大記憶容量の不揮発性半導体記憶装置を実現することができる。

また、上記構成において、交差部の下部電極に上記凹部が設けられ、抵抗変化層は少なくとも上記凹部の電極面を被覆して形成されており、上部電極には上部電極の一部を構成する凸部が設けられ、この凸部の少なくとも一部は抵抗変化層を介して上記凹部に埋設されている構成としてもよい。

このような構成とすることにより、立体的な構成からなる記憶素子を下部電極側に設けることができる。この場合に、抵抗変化層は、上記凹部の電極面を被覆するだけでなく、凹部近傍の下部電極面上にも形成することが望ましい。さらに交差部間にも連続して形成してもよい。

また、上記構成において、凹部に抵抗変化層を被覆する中間導体層と、上部電極と中間導体層との間に非オーミック性材料層とがさらに形成されており、非オーミック性素子は中間導体層、非オーミック性材料層および上部電極からなるようにしてもよい。この非オーミック性素子はＭＩＭダイオードまたはＭＳＭダイオードであってもよい。このような構成とすることにより、クロスポイント型構成としてもクロストークを抑制でき、再現性のよい不揮発性半導体記憶装置を実現できる。

また、上記構成において、交差部の下部電極には下部電極の一部を構成する凸部が設けられ、抵抗変化層は凸部の表面部とその近傍の外周表面とを被覆して形成されており、上部電極には抵抗変化層が形成されている領域の上記凸部を埋設する形状の凹部が設けられている構成としてもよい。

このような構成とすることにより、立体的な構成からなる記憶素子を上部電極側に設けることができる。この場合に、抵抗変化層と上部電極とは同じ溝内に積層して形成してもよい。このような積層構成とすることで製造工程を簡略化できる。

また、上記構成において、凸部は中間部に非オーミック性材料層がさらに形成されており、凸部が非オーミック性素子として機能するようにしてもよい。この非オーミック性素子はＭＩＭダイオードまたはＭＳＭダイオードであってもよい。このような構成とすることにより、クロスポイント型構成としてもクロストークを抑制でき、再現性のよい不揮発性半導体記憶装置を実現できる。

また、本発明の不揮発性半導体記憶装置の製造方法は、基板上にストライプ状の下部電極を形成する工程と、あらかじめ設定した箇所の下部電極に凹部を形成する工程と、少なくとも上記凹部の電極面を被覆する形状に抵抗変化層を形成する工程と、上記凹部および下部電極を含めた基板上に素子用層間絶縁層を形成する工程と、上記凹部に位置する素子用層間絶縁層に、上記凹部の抵抗変化層を露出するコンタクトホールを開口する工程と、上記コンタクトホールに連結し下部電極に交差する形状に、素子用層間絶縁層に溝を形成する工程と、コンタクトホールおよび溝を埋め込む厚みの導電体薄膜を形成する工程と、素子用層間絶縁層上の上記導電体薄膜を除去し、コンタクトホールおよび溝に埋め込み形成した上部電極を形成する工程とを有する方法からなる。

このような方法とすることにより、特別な工程を付加することなく、従来の不揮発性半導体記憶装置の製造方法を基本として、下部電極側に立体的な記憶素子構成を有する不揮発性半導体記憶装置を容易に作製することができる。なお、下部電極に凹部を形成するために、下部電極の厚みは作製する凹部よりも厚く形成することが必要である。また、下部電極に凹部を形成するためには、下部電極を一部残す必要があるが、このためには下部電極のエッチング時に、例えばエッチング時間を制御して下部電極の厚み方向の途中でエッチングを終了するようにすれば、所定の深さの凹部を形成することができる。さらに、素子用層間絶縁層上の導電体薄膜を除去する方法としては、例えばＣＭＰロセスを用いることができる。

また、上記方法の下部電極を形成する工程と下部電極に凹部を形成する工程とが、第１導電体層と、この第１導電体層に対して選択的にエッチング除去可能な第２導電体層とを積層して形成する工程と、あらかじめ設定した箇所の第２導電体層を選択的にエッチング除去する工程とからなる方法であってもよい。このような方法とすることにより、第２導電体層の厚みで規定される深さの凹部を確実に、かつ簡単に形成することができる。

また、本発明の不揮発性半導体記憶装置の製造方法は、基板上にストライプ状の下部電極を形成する工程と、下部電極を含む基板上に素子用層間絶縁層を形成する工程と、あらかじめ設定した箇所の素子用層間絶縁層に、下部電極を露出するコンタクトホールを開口する工程と、コンタクトホールに露出した下部電極をエッチングして凹部を形成する工程と、コンタクトホールに連結し、下部電極に交差する形状の溝を素子用層間絶縁層に形成する工程と、少なくともこの凹部の電極表面を被覆する形状に抵抗変化層を形成する工程と、上記凹部、コンタクトホールおよび溝を埋め込む厚みの導電体薄膜を形成する工程と、素子用層間絶縁層上の導電体薄膜と抵抗変化層とを除去し、凹部、コンタクトホールおよび溝に埋め込み形成した上部電極を形成する工程とを有する方法からなる。

このような方法とすることにより、凹部をコンタクトホールの開口に合せて自己整合的に形成できるので、従来の不揮発性半導体記憶装置の製造方法と同様な工程により下部電極側に立体的な記憶素子構成を有する不揮発性半導体記憶装置を作製することができる。

また、本発明の不揮発性半導体記憶装置の製造方法は、基板上にストライプ状の下部電極を形成する工程と、下部電極を含む基板上に第１素子用層間絶縁層と犠牲層とを積層して形成する工程と、下部電極上で、第１素子用層間絶縁層と犠牲層の設定した位置に下部電極を露出する形状のコンタクトホールを形成する工程と、コンタクトホールに導電体層を埋め込み形成する工程と、犠牲層を除去して、コンタクトホールに埋め込まれた導電体層の一部を露出させて導電体凸部を形成する工程と、第１素子用層間絶縁層上に、導電体凸部を覆う厚みの第２素子用層間絶縁層を形成する工程と、導電体凸部を露出し、かつ上記導電体凸部の外形よりも大きく、下部電極に交差する形状の溝を第２層間絶縁層に形成する工程と、少なくとも露出した領域の導電体凸部を被覆する抵抗変化層を形成する工程と、この抵抗変化層上に溝よりも厚い導電体薄膜を形成する工程と、第２層間絶縁層上の導電体薄膜を除去して溝に埋め込み形成された上部電極を形成する工程とを有する方法からなる。

このような方法とすることにより、特別な工程を付加することなく、従来の不揮発性半導体記憶装置の製造方法を基本として、上部電極側に立体的な記憶素子構成を有する不揮発性半導体記憶装置を容易に作製することができる。さらに、第２層間絶縁層上の導電体薄膜を除去する方法としては、例えばＣＭＰプロセスを用いることができる。

本発明の不揮発性半導体記憶装置は、下部電極または上部電極に凹部を設け、この凹部に立体的な構造からなる記憶素子を形成したので、微細化しても読み込みに必要な充分な電流値を容易に得ることができ、不揮発性半導体記憶装置の大記憶容量化を実現できるという大きな効果も奏する。

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。

（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる不揮発性半導体記憶装置１０の構成を説明する図で、（ａ）は平面図、（ｂ）は１Ａ−１Ａ線に沿って切断した断面を矢印方向から見た断面図を示す。なお、図１（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護層２７の一部を切り欠いて示している。さらに、図２は、記憶素子２４の構成を示すための要部拡大図で、（ａ）は平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図である。なお、図２においては、説明を容易にするために、４個の記憶素子２４について示しており、さらに絶縁保護層２７や基板１１等については図示していない。

本実施の形態の不揮発性半導体記憶装置１０は、基板１１上に形成された下部電極２０と、上部電極２６と、下部電極２０と上部電極２６とにはさまれた抵抗変化層２５を含み構成される記憶素子２４とを備えている。そして、下部電極２０の電極面に凹部が設けられており、抵抗変化層２５はこの凹部に沿って凹部が形成された領域の下部電極２０の表面を被覆するように形成されている。また、上部電極２６の電極面は凸部２６ｂを有し、この凸部２６ｂが抵抗変化層２５を介して凹部に埋設されている。

さらに、本実施の形態の不揮発性半導体記憶装置１０について具体的な構成を説明する。下部電極２０は基板１１上にストライプ状に形成されている。また、上部電極２６は下部電極２０を含む基板１１上に形成された素子用層間絶縁層２３を介して下部電極２０に対して交差するストライプ状に形成されている。そして、交差部の下部電極２０に凹部が設けられ、抵抗変化層２５は少なくとも凹部の電極面を被覆して形成されており、上部電極２６には上部電極２６の一部を構成する凸部２６ｂが設けられ、凸部２６ｂの少なくとも一部は抵抗変化層２５を介して凹部に埋設されている。すなわち、図２に示す拡大図から理解されるように、記憶素子２４は下部電極２０と上部電極２６とが交差する交差部に形成されている。そして、この記憶素子２４は、より具体的には下部電極２０の凹部に露出した電極表面２２ａ、２１ａ、凸部２６ｂの電極表面および凹部と凸部２６ｂの電極面に挟まれた領域の抵抗変化層２５ａとにより構成されている。

抵抗変化層２５としては、電圧または電流の印加により抵抗値が変化する特性が再現性よく生じる酸化タンタル（ＴａＯ）、酸化チタン（ＴｉＯ）、酸化鉄（ＦｅＯ）等を用いることができる。なお、本実施の形態の場合には、抵抗変化層２５の厚みを大きくすることは、プロセス上比較的困難であるので３０ｎｍ以下とすることが望ましい。このために、ＴａＯやＴｉＯを用いることが好ましい。このような材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづけるので、記憶素子２４の材料として好適である。

また、本実施の形態では、下部電極２０は、第１導電体層２１と、この第１導電体層２１に対して選択的にエッチング除去可能な第２導電体層２２とを積層した構成からなる。このような構成により、後述するように下部電極２０に一定の深さを有する凹部を確実に、かつ簡単なプロセスで形成することができる。しかしながら、本発明はこのような積層構成に限定されることはない。下部電極２０が、例えば積層構成や単層構成であっても、下部電極２０のエッチング時にエッチング時間等を制御して、下部電極２０の厚み方向の途中でエッチングを終了するようにして所定の深さの凹部を形成してもよい。

さらに、図２に示す拡大図から理解されるように、上部電極２６は素子用層間絶縁層２３に形成された溝に埋め込まれた配線領域２６ａと下部電極２０の凹部に埋設された凸部２６ｂとにより構成されている。この上部電極２６としては、一般の半導体プロセスで多用されているダマシンプロセスを利用することができる銅（Ｃｕ）材料を用いてもよいが、Ｃｕ材料に限定されるものではない。例えば、一般的に半導体素子や不揮発性半導体記憶素子で成膜プロセスとして用いられているスパッタリング方式やＣＶＤ方式によりアルミニウム（Ａｌ）、Ｃｕあるいは白金（Ｐｔ）等を成膜して用いてもよい。

なお、図１に示すように、上部電極２６は記憶素子２４がマトリクス状に形成された領域外まで延在されており、このマトリクス領域外で半導体接続用配線１８に接続している。そして、上部電極２６、半導体接続用配線１８や埋め込み導体１５、１９等を保護するために絶縁保護層２７が設けられている。ただし、この絶縁保護層２７については、別の方法で保護することができる場合には特に設ける必要はない。

さらに、本実施の形態においては、基板１１としてシリコン単結晶基板を用い、この基板１１にはトランジスタ等の能動素子１２を集積した半導体回路が設けられている。図１では、能動素子１２は、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃおよびゲート電極１２ｄからなるトランジスタを示しているが、これらの能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。なお、図１では、ソース領域１２ａおよびドレイン領域１２ｂとしたが、これらは特に限定されるものではなく、ソース領域１２ｂとし、ドレイン領域１２ａとしてもよい。さらに、基板１１には、第１半導体層間絶縁層１３および第２半導体層間絶縁層１４が形成されており、これらにより半導体電極配線１７、下部電極２０および能動素子１２が電気的に分離されている。なお、下部電極２０は、第２半導体層間絶縁層１４中に形成されている。

下部電極２０および半導体接続用配線１８は、記憶素子２４が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続されている。すなわち、図１においては、下部電極２０は、埋め込み導体１５、１６および半導体電極配線１７を介して能動素子１２のソース領域１２ａに接続されている。なお、半導体接続用配線１８についても、埋め込み導体１９を介して同様に別の能動素子（図示せず）に接続されている。

下部電極２０は、例えば第１導電体層２１としてＴｉ−Ａｌ−Ｎ合金材料を用い、第２導電体層２２としてＰｔ材料を用いてスパッタリング方式により成膜した後、露光プロセスとエッチングプロセスを経ることで容易に形成できる。これにより、第２導電体層２２のみを選択的にエッチングでき、所定の箇所に凹部を形成することができる。

また、素子用層間絶縁層２３としては、絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ_３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。

なお、第１半導体層間絶縁層１３および第２半導体層間絶縁層１４についても、上記材料を用いることができる。これらについては、従来のＤＲＡＭや不揮発性半導体記憶装置等で用いられている材料やプロセスを用いることができるので、これ以上の説明を省略する。

このような構成からなる本実施の形態の不揮発性半導体記憶装置１０は、記憶素子２４が立体的に形成されており、記憶素子２４として機能する面積を実効的に大きくできるので、微細化しても読み込み電流を充分確保でき、大記憶容量化を容易に実現できる。

次に、図３から図９を用いて本実施の形態の不揮発性半導体記憶装置１０の製造方法について説明する。なお、図３から図９においては、能動素子１２が形成された基板１１については図示せず、第２半導体層間絶縁層１４から上層のみについて示し、かつ図２と同様に４個のメモリセル部分について示す。また、図３から図９に示す断面図については、図２（ａ）に示す２Ａ−２Ａ線と同一の位置について示している。

図３は、第２半導体層間絶縁層１４上に、下部電極２０をストライプ状に複数本形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における２Ａ−２Ａ線での断面を矢印方向から見た断面図である。先述したように、下部電極２０は、例えば第１導電体層２１としてＴｉ−Ａｌ−Ｎ合金材料を用い、第２導電体層２２としてＰｔ材料を用いてスパッタリング方式により成膜した後、露光プロセスとエッチングプロセスを経て作製する。なお、この下部電極２０は、第２半導体層間絶縁層１４中に埋め込み形成することが好ましい。また、下部電極２０は第１導電体層２１と第２導電体層２２との積層構成からなり、下部電極２０には比較的深い凹部を形成する必要があるために、第２導電体層２２を厚く形成することが要求される。

図４は、下部電極２０のあらかじめ設定した箇所に凹部３０を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における２Ａ−２Ａ線での断面を矢印方向から見た断面図である。下部電極２０を含む第２半導体層間絶縁層１４上にフォトレジストを塗布した後、凹部３０を形成する領域を露光してフォトレジストを現像除去してから、第２導電体層２２をエッチングすれば、凹部３０を精度よく、かつ簡単に形成できる。この場合に、第２導電体層２２をエッチングする条件で、第１導電体層２１がエッチングされないような選択性を有するように、第１導電体層２１と第２導電体層２２の材料の選択およびエッチング条件の設定が要求される。凹部３０を形成することにより、凹部３０には第１導電体層２１の電極表面２１ａと第２導電体層２２の電極表面２２ａとが露出する。

図５は、凹部３０の電極面２１ａ、２２ａを被覆する形状に抵抗変化層２５を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における２Ａ−２Ａ線での断面を矢印方向から見た断面図である。抵抗変化層２５は、例えばＴａＯをスパッタリング方式により約３０ｎｍ程度の厚みに形成した後、露光プロセスとエッチングプロセスとを用いることで、図５に示すようにそれぞれの交差部ごとに分離した形状に形成することができる。この成膜方法としては、スパッタリング法だけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。なお、本実施の形態では交差部ごとに分離したが、分離せずに交差部間に連続的に抵抗変化層を設けてもよい。

次に、図６は、凹部３０および下部電極２０を含めた第２半導体層間絶縁層１４上に素子用層間絶縁層２３を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における２Ａ−２Ａ線での断面を矢印方向から見た断面図である。この素子用層間絶縁層２３は、凹部３０を埋め込むだけでなく、素子用層間絶縁層２３中に上部電極２６を埋め込むための溝を形成できる程度の厚みとする。この素子用層間絶縁層２３は、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる膜を用いてもよい。さらに、この素子用層間絶縁層２３としては、先述したように種々の材料を用いることができる。なお、素子用層間絶縁層２３は、成膜後平坦化処理することが好ましい。

次に、図７は、凹部３０に位置する素子用層間絶縁層２３に、凹部３０の抵抗変化層２５を露出するコンタクトホール３１を開口した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における２Ａ−２Ａ線での断面を矢印方向から見た断面図である。コンタクトホール３１は、凹部３０と同じか、あるいはこれよりやや大きな外形寸法に設定して開口する。図７では、四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。そして、素子用層間絶縁層２３をエッチング除去する条件で、抵抗変化層２５がエッチングされないような選択性を有する材料およびエッチング条件を設定することが必要である。このような条件でコンタクトホール３１を開口すれば、確実に素子用層間絶縁層２３のみをエッチングして抵抗変化層２５を露出させることができる。

次に、図８は、コンタクトホール３１に連結し、下部電極２０に交差する形状に、素子用層間絶縁層２３に溝３２を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における２Ａ−２Ａ線での断面を矢印方向から見た断面図である。この溝３２は、一般的な半導体プロセスである露光プロセスとエッチングプロセスを用いることで容易に形成できる。

次に、図９は、コンタクトホール３１および溝３２を埋め込む厚みの導電体薄膜３３を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における２Ａ−２Ａ線での断面を矢印方向から見た断面図である。導電体薄膜３３は、例えば銅（Ｃｕ）からなる材料を用いてスパッタリング方式等により形成することができる。なお、Ｃｕのみでなく、ＴｉＮを形成後、Ｃｕを形成した積層構成でもよい。また、Ｃｕのみでなく、ＡｌやＭｏ、Ｔａ等、半導体プロセスで一般的に用いられている導電体材料を用いることができる。

次に、素子用層間絶縁層２３上の導電体薄膜３３を、例えばＣＭＰプロセスにより除去して、コンタクトホール３１および溝３２に埋め込み形成した上部電極２６を形成する。これにより、図１および図２に示した記憶素子２４の構成を有する不揮発性半導体記憶装置１０を作製することができる。

以上のように、本実施の形態の製造方法においては、下部電極２０を第１導電体層２１と第２導電体層２２との２層構成とし、所定の箇所の第２導電体層２２のみを選択的にエッチングすることで凹部３０を精度よく、かつ確実に形成できる。この結果、この凹部３０を利用して立体的な構造を有する記憶素子２４を簡単な工程で作製することができる。したがって、本製造方法を用いることで、簡単な工程で微細化にも充分対応可能な不揮発性半導体記憶装置１０を作製することができる。

（第２の実施の形態）
図１０は、本発明の第２の実施の形態にかかる不揮発性半導体記憶装置の記憶素子２４の構成を示すための要部拡大図で、（ａ）は平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図である。なお、図１０においては、説明を容易にするために、４個の記憶素子２４について第２半導体層間絶縁層１４から上部構成のみについて示しており、全体構成は第１の実施の形態の不揮発性半導体記憶装置１０と同じである。また、図１０においても、図２と同様に絶縁保護層や基板等については図示していない。また、図１１から図１４は、本実施の形態の製造工程を説明するための図である。以下、これらの図を用いて説明する。

本実施の形態の不揮発性半導体記憶装置の構成は、第１の実施の形態の不揮発性半導体記憶装置１０と基本的には同じであるので、以下では異なる点を主体に説明する。

本実施の形態では、下部電極２０を形成した後に、素子用層間絶縁層２３を形成し、その後で素子用層間絶縁層２３にコンタクトホール３１を開口するときに、同時に下部電極２０に凹部３０を形成（図１２参照）していることが第１の実施の形態の不揮発性半導体記憶装置１０と異なる点である。このようにコンタクトホール３１の形成時に凹部３０を同時に形成すれば、コンタクトホール３１に対して自己整合的に凹部３０を形成できるので、コンタクトホール３１と凹部３０との位置ずれが生じない。

そして、抵抗変化層２５と上部電極２６とを、凹部３０、コンタクトホール３１およびこのコンタクトホール３１に連結して設けた溝３２中に埋め込み形成していることも異なる点である。

本実施の形態の不揮発性半導体記憶装置について具体的な構成を説明する。下部電極２０が基板１１上にストライプ状に形成されていることについては、第１の実施の形態の不揮発性半導体記憶装置と同じである。しかしながら、本実施の形態の場合には、下部電極２０は単層構成としており、凹部３０は下部電極２０の一定の深さまでのエッチング量を制御することにより形成している。上部電極２６は、第１の実施の形態の不揮発性半導体記憶装置１０と同様に下部電極２０を含む基板１１上に形成された素子用層間絶縁層２３を介して下部電極２０に対して交差するストライプ状に形成されている。そして、交差部の下部電極２０に凹部３０が設けられ、抵抗変化層２５は凹部３０の電極表面２０ａと溝３２の内面とを被覆して形成されている。また、上部電極２６には、上部電極２６の一部を構成する凸部２６ｂが設けられ、凸部２６ｂの少なくとも一部は抵抗変化層２５を介して凹部３０に埋設されている。記憶素子２４は、下部電極２０の凹部３０に露出した電極表面２０ａ、凸部２６ｂの電極表面および凹部３０と凸部２６ｂの電極表面に挟まれた領域の抵抗変化層２５ａとにより構成されている。

上部電極２６は、素子用層間絶縁層２３に形成された溝３２に埋め込まれた配線領域２６ａおよび下部電極２０の凹部３０とコンタクトホール３１とに埋設された凸部２６ｂにより構成されている。

このような構成からなる本実施の形態の不揮発性半導体記憶装置は、記憶素子２４が立体的に形成されており、記憶素子２４として機能する面積を実効的に大きくできるので、微細化しても読み込み電流を充分確保でき、大記憶容量化を容易に実現できる。また、第１の実施の形態に比べて工程を簡略化できる。

次に、図１１から図１４を用いて本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。なお、図１１から図１５においては、第２半導体層間絶縁層１４から上層のみについて示し、かつ説明を容易にするために、４個のメモリセル部分について示す。また、図１１から図１５に示す断面図については、図１０（ａ）に示す１０Ａ−１０Ａ線と同一の位置について示している。

図１１は、第２半導体層間絶縁層１４上に、下部電極２０をストライプ状に複数本形成し、さらに素子用層間絶縁層２３を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における１０Ａ−１０Ａ線での断面を矢印方向から見た断面図である。先述したように、下部電極２０および素子用層間絶縁層２３は、第１の実施の形態と同様な材料および作製プロセスを用いることができるので説明を省略する。

図１２は、あらかじめ設定した箇所の素子用層間絶縁層２３に下部電極２０を露出するコンタクトホール３１を開口し、さらにコンタクトホール３１に露出した下部電極２０をエッチングして凹部３０を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における１０Ａ−１０Ａ線での断面を矢印方向から見た断面図である。素子用層間絶縁層２３上にフォトレジストを塗布した後、コンタクトホール３１を形成する領域を露光してフォトレジストを現像除去してから、素子用層間絶縁層２３をエッチングしてコンタクトホール３１を形成する。そして、そのコンタクトホール３１の底面に露出した下部電極２０を一定深さエッチングすることで、自己整合的に凹部３０を形成している。なお、下部電極２０を一定深さエッチングするためには,例えばエッチング時間を制御すればよい。また、本実施の形態の場合にも、第１の実施の形態と同様に第１導電体層と第２導電体層とを積層して、選択的にエッチングすることで凹部を形成してもよい。

図１３は、コンタクトホール３１に連結し、下部電極２０に交差する形状の溝３２を素子用層間絶縁層２３に形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における１０Ａ−１０Ａ線での断面を矢印方向から見た断面図である。この溝３２は、一般的な半導体プロセスである露光プロセスとエッチングプロセスを用いることで容易に形成できる。

図１４は、少なくとも凹部３０の電極表面２０ａを被覆する形状に抵抗変化層２５を形成し、さらに凹部３０、コンタクトホール３１および溝３２を埋め込む厚みの導電体薄膜３３を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における１０Ａ−１０Ａ線での断面を矢印方向から見た断面図である。本実施の形態の場合には、抵抗変化層２５と導電体薄膜３３とは、全面に連続的に積層して形成しているが、抵抗変化層２５を凹部３０の電極表面２０ａを被覆する領域のみに形成してもよい。

図１４に示すように導電体薄膜３３までを形成した後、素子用層間絶縁層２３上の導電体薄膜３３と抵抗変化層２５とを、例えばＣＭＰプロセスにより除去することで、凹部３０、コンタクトホール３１および溝３２に埋め込み形成した上部電極２６を形成する。これにより、図１０に示した記憶素子２４の構成を有する不揮発性半導体記憶装置を作製することができる。

以上のように、本実施の形態の製造方法においては、コンタクトホール３１をマスクにして自己整合的に凹部３０を形成するとともに、下部電極２０のエッチング量を制御して一定の深さを実現している。これにより、第１の実施の形態に比べて、さらに工程を簡略化することができる。

（第３の実施の形態）
図１５は、本発明の第３の実施の形態にかかる不揮発性半導体記憶装置の記憶素子４４の構成を示すための要部拡大図で、（ａ）は平面図、（ｂ）は１５Ａ−１５Ａ線に沿った断面を矢印方向から見た断面図である。なお、図１５においては、説明を容易にするために、４個の記憶素子４４について第２半導体層間絶縁層１４から上部構成のみについて示しており、全体構成は第１の実施の形態の不揮発性半導体記憶装置１０と同じである。また、図１５においても、図２と同様に絶縁保護層や基板等については図示していない。

本実施の形態の不揮発性半導体記憶装置の構成は、上記のように第１の実施の形態の不揮発性半導体記憶装置１０と基本的には同じであるので、以下では異なる点を主体に説明する。本実施の形態の不揮発性半導体記憶装置も同様に、下部電極４０は基板上にストライプ状に形成されており、上部電極４６は下部電極４０を含む基板上に形成された第１素子用層間絶縁層４３と第２素子用層間絶縁層４７とを介して下部電極４０に対して交差するストライプ状に形成されている。そして、この交差部の下部電極４０には、下部電極４０の一部を構成する導電体凸部４２が設けられている。抵抗変化層４５は、この凸部４２の表面部とその近傍の外周表面とを被覆して形成されている。また、上部電極４６には、抵抗変化層４５が形成されている領域の導電体凸部４２を埋設する形状の凹部が設けられている。

すなわち、図１５から理解されるように、記憶素子４４は下部電極４０と上部電極２６とが交差する交差部に形成されている。そして、この記憶素子４４は、下部電極４０の導電体凸部４２の抵抗変化層４５が被覆されている領域、この導電体凸部４２の表面を被覆している抵抗変化層４５および抵抗変化層４５上に形成されている上部電極４６により構成されている。

本実施の形態の不揮発性半導体記憶装置の場合についても、抵抗変化層４５としては第１の実施の形態で説明した材料およびプロセスを用いることができるので説明を省略する。下部電極４０は、ストライプ状の電極配線４１とプラグでもある導電体凸部４２とから構成されている。これらは同じ材料を用いてもよいし、異なる材料を用いてもよい。例えば、Ｃｕ、Ａｌ、ＴａあるいはＴｉＮ等を用いることができる。

さらに、図１５から理解されるように、上部電極４６は第２素子用層間絶縁層４７に形成された溝に埋め込まれて構成されている。そして、交差部では、下部電極４０の導電体凸部４２を埋設するように、凹部が形成されている。この上部電極４６についても、一般の半導体プロセスで多用されているＣｕ材料を用いることが好ましいが、本発明は後述するように種々の材料を用いることができる。

このような構成からなる本実施の形態の不揮発性半導体記憶装置は、記憶素子４４が立体的に形成されており、記憶素子４４として機能する面積を実効的に大きくできるので、微細化しても読み込み電流を充分確保でき、大記憶容量化を容易に実現できる。

次に、図１６から図２２を用いて本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。なお、図１６から図２２においては、図１５と同様に４個の記憶素子４４の部分について示す。また、図１１から図１７に示す断面図については、図１５（ａ）に示す１５Ａ−１５Ａ線と同一の位置について示している。

図１６は、第２半導体層間絶縁層１４上に、下部電極４０を構成する電極配線４１と第１素子用層間絶縁層４３および犠牲層４８を形成し、所定の箇所にコンタクトホール４９を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における１５Ａ−１５Ａ線での断面を矢印方向から見た断面図である。最初に、下部電極４０を構成する電極配線４１をストライプ状に複数本形成する。電極配線４１の材料としては上記のものを用いることができ、ストライプ状に加工するプロセスは通常の露光プロセスとエッチングプロセスを用いることができる。なお、この電極配線４１についても、第２半導体層間絶縁層１４中に埋め込み形成することが好ましい。

電極配線４１を形成後、第１素子用層間絶縁層４３と犠牲層４８とを全面に形成する。第１素子用層間絶縁層４１と犠牲層４８とは、犠牲層４８をエッチング除去するときに、第１素子用層間絶縁層４３がエッチングされない材料とエッチング条件の設定が要求される。例えば、第１素子用層間絶縁層４３としてＳｉＯを用い、犠牲層４８としてＳｉＮを用いれば、犠牲層４８のみを選択的にエッチング除去できる。

次に、下部電極４０を構成する電極配線４１上で、第１素子用層間絶縁層４３と犠牲層４８の設定した位置に、下部電極４０を構成する電極配線４１を露出する形状のコンタクトホール４９を形成する。これは、通常の露光プロセスとエッチングプロセスにより容易に加工することができる。このコンタクトホール４８を開口した状態を図１６に示している。

図１７は、コンタクトホール４９に導電体層を埋め込み形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における１５Ａ−１５Ａ線での断面を矢印方向から見た断面図である。この導電体層は下部電極４０の導電体凸部４２となる。導電体凸部４２となる導電体層の埋め込みは、ダマシンプロセス等を用いれば容易に行える。また、導電体層の材料と電極配線４１の材料とは同じものを用いてもよいし、異なるものを用いてもよい。

図１８は、犠牲層４８を除去して、コンタクトホール４９に埋め込まれた導電体凸部４２の一部を露出させた状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における１５Ａ−１５Ａ線での断面を矢印方向から見た断面図である。このプロセスでは、犠牲層４８のみを選択的にエッチングするが、そのためには上記のように適切な材料とエッチング条件の設定が必要である。このように犠牲層４８を除去することで、下部電極４０の一部である導電体凸部４２が第１素子用層間絶縁層４３から突出した形状を形成することができる。

図１９は、第１素子用層間絶縁層４３上に、導電体凸部４２を覆う厚みの第２素子用層間絶縁層４７を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における１５Ａ−１５Ａ線での断面を矢印方向から見た断面図である。第２素子用層間絶縁層４７は、導電体凸部４２を覆い、かつ上部電極４６を埋め込み形成することができるように充分な厚みを形成する。また、第２素子用層間絶縁層４７に溝を開口するためのエッチングにおいて、第１素子用層間絶縁層４３がエッチングされないような材料とプロセスの設定が必要である。例えば、ＳｉＯＮ等を用いることができる。

図２０は、導電体凸部４２の一部を露出し、かつ導電体凸部４２の外形よりも大きく、下部電極４０の電極配線４１に交差する形状の溝５０を第２素子用層間絶縁層４７に形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における１５Ａ−１５Ａ線での断面を矢印方向から見た断面図である。このプロセスは、通常の露光プロセスとエッチングプロセスにより容易に行うことができる。

図２１は、少なくとも露出した領域の導電体凸部４２を被覆する抵抗変化層となる抵抗薄膜５１を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における１５Ａ−１５Ａ線での断面を矢印方向から見た断面図である。抵抗変化層となる抵抗薄膜５１は、例えばＴａＯをスパッタリング方式により約３０ｎｍ程度の厚みに形成したものでもよい。成膜方法としては、スパッタリング法だけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。

図２２は、抵抗変化層となる抵抗薄膜５１上に、溝５０よりも厚い導電体薄膜５２を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における１５Ａ−１５Ａ線での断面を矢印方向から見た断面図である。導電体薄膜５２は、例えば銅（Ｃｕ）からなる材料を用いてスパッタリング方式等により形成することができる。なお、Ｃｕのみでなく、ＴｉＮを形成後、Ｃｕを形成した積層構成でもよい。また、Ｃｕのみでなく、ＡｌやＭｏ、Ｔａ等、半導体プロセスで一般的に用いられている導電体材料を用いることができる。

次に、第２素子用層間絶縁層４７上の導電体薄膜５２と抵抗薄膜５１とを、例えばＣＭＰプロセス等により除去して、溝５０に埋め込み形成された上部電極４６を形成すれば、図１５に示したような本実施の形態の不揮発性半導体記憶装置を作製することができる。

以上のように、本実施の形態の製造方法においては、下部電極４０の一部に導電体凸部４２を設け、この導電体凸部４２の表面を被覆するように抵抗変化層４５を形成してから上部電極４６を設けることで、立体的な構造を有する記憶素子４４を作製することができる。したがって、本製造方法を用いることで、微細化にも充分対応可能な不揮発性半導体記憶装置を作製することができる。

（第４の実施の形態）
図２３は、本発明の第４の実施の形態にかかる不揮発性半導体記憶装置の記憶素子５５と非オーミック性素子５６とが直列に形成された構成を示すための要部拡大図で、（ａ）は平面図、（ｂ）は２３Ａ−２３Ａ線に沿った断面を矢印方向から見た断面図である。なお、図２３においては、説明を容易にするために、４個の記憶素子５５とこれに直列に接続している非オーミック性素子５６について、第２半導体層間絶縁層１４から上部構成のみについて示しており、全体構成は第１の実施の形態の不揮発性半導体記憶装置１０と同じである。また、図２３においても、図２と同様に絶縁保護層や基板等については図示していない。

本実施の形態の不揮発性半導体記憶装置の基本的な構成は、第１の実施の形態の不揮発性半導体記憶装置１０の記憶素子に対して直列に非オーミック性素子を接続した構成を特徴とする。すなわち、下部電極２０の凹部に抵抗変化層２５を被覆する中間導体層６０と、上部電極６２と中間導体層６０との間に非オーミック性材料層６１とがさらに形成されており、中間導体層６０、非オーミック性材料層６１および上部電極６２からなる非オーミック性素子をさらに有することを特徴としている。なお、本実施の形態では、記憶素子５５は下部電極２０の凹部に露出した電極表面２２ａ、２１ａ、中間導体層６０および中間導体層６０と凹部の電極面に挟まれた領域の抵抗変化層２５ａとにより構成されている。

このような構成とすることで、クロスポイント型構成においてもクロストークを確実に抑制でき、再現性のよい不揮発性半導体記憶装置を実現できる。

次に、図２４から図２８を用いて本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。なお、図２４から図２８においては、図２３と同様に４個の記憶素子５５と非オーミック性素子５６の部分について示す。また、図２４から図２８に示す断面図については、図２３（ａ）に示す２３Ａ−２３Ａ線と同一の位置について示している。さらに、本実施の形態の不揮発性半導体記憶装置は、第１の実施の形態の不揮発性半導体記憶装置１０の製造方法において説明した図８に示す工程までは同一工程でよいので、以下では図８に示した工程以降についてのみ説明する。

図２４は、コンタクトホール３１に連結し、下部電極２０に交差する形状に、素子用層間絶縁層２３中に溝３２を形成した基板上に中間導体層６０となる導電体薄膜６５を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における２３Ａ−２３Ａ線での断面を矢印方向から見た断面図である。この導電体薄膜６５は、Ｃｕ、Ａｌ等の導体材料を用いて、例えばスパッタリング方式により形成することができる。

図２５は、凹部３１のみにフォトレジスト６６を残した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における２３Ａ−２３Ａ線での断面を矢印方向から見た断面図である。このプロセスは、フォトレジストを塗布し、一般的な露光プロセスと現像プロセスを行うことで、凹部３１のみにフォトレジスト６６を残すことが可能である。

図２６は、凹部３１の領域のみに中間導体層６０を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における２３Ａ−２３Ａ線での断面を矢印方向から見た断面図である。このプロセスは、上記のフォトレジスト６６を形成した後、露出している領域の導電体薄膜６５をエッチングにより除去し、さらにフォトレジスト６６を除去することで、図２６に示す形状が得られる。

図２７は、凹部３１および溝３２を含めた基板上に非オーミック性材料層６１となる非オーミック性薄膜６７を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における２３Ａ−２３Ａ線での断面を矢印方向から見た断面図である。非オーミック性薄膜６７としては、窒化シリコン膜を用いることが好ましい。本実施の形態では、窒素欠損型窒化シリコン（ＳｉＮ_Ｘ）膜を用いた。このような半導体特性を有するＳｉＮ_Ｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。なお、このようなＳｉＮ_Ｘ膜は上記のようなリアクティブスパッタリング法だけでなく、ＣＶＤ法で形成することもできる。さらに、シリコン薄膜を形成した後に、これを窒化処理して形成することもできる。なお、本実施の形態では、半導体特性を有するＳｉＮ_Ｘ膜を用いたＭＳＭダイオードとしたが、絶縁性薄膜を用いたＭＩＭダイオード構成としてもよい。

図２８は、非オーミック性薄膜６７上に、上部電極６２となる導電体薄膜６８を形成した状態を示す図で、（ａ）は平面図、（ｂ）は（ａ）における２３Ａ−２３Ａ線での断面を矢印方向から見た断面図である。導電体薄膜６８としては、例えばＣｕが好適な材料であるが、第１の実施の形態で説明した種々の材料を用いてもよい。

その後、例えばＣＭＰプロセスを用いて素子用層間絶縁層２３上の導電体薄膜６８と非オーミック性薄膜６７とを除去する。この工程により、凹部３１と溝３２中に上部電極６２が埋め込まれた構成が得られる。

以上の工程を経ることで、記憶素子５５と非オーミック性素子５６とが縦方向に直列に接続された構成を有する不揮発性半導体記憶装置を製造することができる。なお、本実施の形態の不揮発性半導体記憶装置においては、抵抗変化層２５を下部電極２０上に形成し、非オーミック性材料層６１が中間導体層６０を被覆するように形成したが、この逆の構成としてもよい。すなわち、下部電極２０上に非オーミック性材料層６１を形成し、中間導体層６０を被覆するように抵抗変化層２５を形成してもよい。

なお、本実施の形態では、第１の実施の形態の記憶素子２４の構成を基本として、この記憶素子２４に直列に非オーミック性素子５６を設けたが、第２の実施の形態の記憶素子２４の構成を基本として、この記憶素子２４に上記構成の非オーミック性素子５６を形成してもよい。また、第２の実施の形態の不揮発性半導体記憶装置の場合にも、抵抗変化層と非オーミック性材料層を逆に配置してもよい。

図２９は、本実施の形態の他の例にかかる不揮発性半導体記憶装置の記憶素子７５と非オーミック性素子として機能する凸部７１とが直列に形成された構成を示すための要部拡大図で、（ａ）は平面図、（ｂ）は２４Ａ−２４Ａ線に沿った断面を矢印方向から見た断面図である。なお、図２９においては、説明を容易にするために、４個の記憶素子７５とこれに直列に接続している非オーミック性素子として機能する凸部７１について、第２半導体層間絶縁層１４から上部構成のみについて示しており、全体構成は第１の実施の形態の不揮発性半導体記憶装置１０と同じである。また、図２９においても、図２と同様に絶縁保護層や基板等については図示していない。

本実施の形態の不揮発性半導体記憶装置の基本的な構成は、第３の実施の形態の不揮発性半導体記憶装置の記憶素子に対して直列に非オーミック性素子を接続した構成を特徴とする。すなわち、本実施の形態では、記憶素子７５は下部電極７０を構成する第２導電体層７４と、この第２導電体層７４を被覆している領域の抵抗変化層４５と、抵抗変化層４５上に形成されている上部電極４６とにより構成されている。また、下部電極７０を構成する凸部７１は、第１導電体層７２、非オーミック性材料層７３および第２導電体層７４の３層構成となっており、この凸部７１が非オーミック性素子として機能する。この非オーミック性素子の非オーミック性材料層７３としては、本実施の形態で説明した窒素欠損型窒化シリコン（ＳｉＮ_Ｘ）膜を用いたＭＳＭダイオード構成であってもよいし、あるいは絶縁性薄膜を用いたＭＩＭダイオード構成であってもよい。さらに、この場合には、シリコン薄膜等の半導体薄膜を積層したｐｎ接合層を非オーミック材料層７３として用いてもよい。

このような構成とすることで、クロスポイント型構成においてもクロストークを確実に抑制でき、再現性のよい不揮発性半導体記憶装置を実現できる。

本発明の不揮発性半導体記憶装置は、製造方法を簡略化しながら、かつ記憶素子を下部電極または上部電極に形成した凹部に立体的に構成しているので、微細化しても電流容量を充分確保することができる。このため、クロストークや誤書き込みを防止することが可能となり、高信頼性の不揮発性半導体記憶装置を実現でき、不揮発性半導体記憶装置を用いる種々の電子機器分野に有用である。

（ａ）は本発明の第１の実施の形態にかかる不揮発性半導体記憶装置の構成を説明する平面図、（ｂ）は１Ａ−１Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第１の実施の形態の不揮発性半導体記憶装置における記憶素子の構成を示すための要部拡大平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第１の実施の形態の不揮発性半導体記憶装置の製造方法において、第２半導体層間絶縁層上に下部電極をストライプ状に複数本形成した状態を示す平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第１の実施の形態の不揮発性半導体記憶装置の製造方法において、下部電極のあらかじめ設定した箇所に凹部を形成した状態を示す平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第１の実施の形態の不揮発性半導体記憶装置の製造方法において、凹部の電極面を被覆する形状に抵抗変化層を形成した状態を示す平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第１の実施の形態の不揮発性半導体記憶装置の製造方法において、凹部および下部電極を含めた第２半導体層間絶縁層上に素子用層間絶縁層を形成した状態を示す平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第１の実施の形態の不揮発性半導体記憶装置の製造方法において、凹部に位置する素子用層間絶縁層に、凹部の抵抗変化層を露出するコンタクトホールを開口した状態を示す平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第１の実施の形態の不揮発性半導体記憶装置の製造方法において、コンタクトホールに連結し、下部電極に交差する形状に、素子用層間絶縁層に溝を形成した状態を示す平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第１の実施の形態の不揮発性半導体記憶装置の製造方法において、コンタクトホールおよび溝を埋め込む厚みの導電体薄膜を形成した状態を示す平面図、（ｂ）は２Ａ−２Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は、本発明の第２の実施の形態にかかる不揮発性半導体記憶装置の記憶素子の構成を示すための要部拡大平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は、第２の実施の形態の不揮発性半導体記憶装置の製造方法において、第２半導体層間絶縁層上に下部電極をストライプ状に複数本形成し、さらに素子用層間絶縁層を形成した状態を示す平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は、第２の実施の形態の不揮発性半導体記憶装置の製造方法において、あらかじめ設定した箇所の素子用層間絶縁層に下部電極を露出するコンタクトホールを開口し、さらにコンタクトホールに露出した下部電極をエッチングして凹部を形成した状態を示す平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は、第２の実施の形態の不揮発性半導体記憶装置の製造方法において、コンタクトホールに連結し、下部電極に交差する形状の溝を素子用層間絶縁層に形成した状態を示す平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は、第２の実施の形態の不揮発性半導体記憶装置の製造方法において、少なくとも凹部の電極面を被覆する形状に抵抗変化層を形成し、さらに凹部、コンタクトホールおよび溝を埋め込む厚みの導電体薄膜を形成した状態を示す平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は本発明の第３の実施の形態にかかる不揮発性半導体記憶装置の記憶素子の構成を示すための要部拡大図平面図、（ｂ）は１５Ａ−１５Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第３の実施の形態の不揮発性半導体記憶装置の製造方法において、第２半導体層間絶縁層上に、下部電極を構成する電極配線と第１素子用層間絶縁層および犠牲層を形成し、所定の箇所にコンタクトホールを形成した状態を示す平面図、（ｂ）は１５Ａ−１５Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第３の実施の形態の不揮発性半導体記憶装置の製造方法において、コンタクトホールに導電体層を埋め込み形成した状態を示す平面図、（ｂ）は１５Ａ−１５Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第３の実施の形態の不揮発性半導体記憶装置の製造方法において、犠牲層を除去して、コンタクトホールに埋め込まれた導電体凸部の一部を露出させた状態を示す平面図、（ｂ）は１５Ａ−１５Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第３の実施の形態の不揮発性半導体記憶装置の製造方法において、第１素子用層間絶縁層上に、導電体凸部を覆う厚みの第２素子用層間絶縁層を形成した状態を示す平面図、（ｂ）は１５Ａ−１５Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第３の実施の形態の不揮発性半導体記憶装置の製造方法において、導電体凸部の一部を露出し、かつ導電体凸部の外形よりも大きく、下部電極の電極配線に交差する形状の溝を第２素子用層間絶縁層に形成した状態を示す平面図、（ｂ）は１５Ａ−１５Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第３の実施の形態の不揮発性半導体記憶装置の製造方法において、少なくとも露出した領域の導電体凸部を被覆する抵抗変化層となる抵抗薄膜を形成した状態を示す平面図、（ｂ）は１５Ａ−１５Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第３の実施の形態の不揮発性半導体記憶装置の製造方法において、抵抗変化層となる抵抗薄膜上に、溝よりも厚い導電体薄膜を形成した状態を示す平面図、（ｂ）は１５Ａ−１５Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は本発明の第４の実施の形態にかかる不揮発性半導体記憶装置の記憶素子と非オーミック性素子とが直列に形成された構成を示すための要部拡大平面図、（ｂ）は２３Ａ−２３Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第４の実施の形態の不揮発性半導体記憶装置の製造方法において、コンタクトホールに連結し、下部電極に交差する形状に、素子用層間絶縁層に溝を形成した基板上に中間導体層となる導体薄膜を形成した状態を示す平面図、（ｂ）は２３Ａ−２３Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第４の実施の形態の不揮発性半導体記憶装置の製造方法において、凹部のみにフォトレジストを残した状態を示す平面図、（ｂ）は２３Ａ−２３Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第４の実施の形態の不揮発性半導体記憶装置の製造方法において、凹部の領域のみに中間導体層を形成した状態を示す平面図、（ｂ）は２３Ａ−２３Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第４の実施の形態の不揮発性半導体記憶装置の製造方法において、凹部および溝を含めた基板上に非オーミック性材料層となる非オーミック薄膜を形成した状態を示す平面図、（ｂ）は２３Ａ−２３Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第４の実施の形態の不揮発性半導体記憶装置の製造方法において、非オーミック性薄膜上に、上部電極となる導体薄膜を形成した状態を示す平面図、（ｂ）は２３Ａ−２３Ａ線に沿った断面を矢印方向から見た断面図 （ａ）は第３の実施の形態の他の例にかかる不揮発性半導体記憶装置の記憶素子と非オーミック性素子として機能する凸部とが直列に形成された構成を示すための要部拡大平面図、（ｂ）は２９Ａ−２９Ａ線に沿った断面を矢印方向から見た断面図

符号の説明

１０ 不揮発性半導体記憶装置（ＲｅＲＡＭ）
１１ 基板
１２ 能動素子
１２ａ ソース領域
１２ｂ ドレイン領域
１２ｃ ゲート絶縁膜
１２ｄ ゲート電極
１３ 第１半導体層間絶縁層
１４ 第２半導体層間絶縁層
１５，１６，１９ 埋め込み導体
１７ 半導体電極配線
１８ 半導体接続配線
２０，４０，７０ 下部電極
２０ａ，２１ａ，２２ａ 電極表面
２１，７２ 第１導電体層
２２，７４ 第２導電体層
２３ 素子用層間絶縁層
２４，４４，５５，７５ 記憶素子
２５，２５ａ，４５ 抵抗変化層
２６，４６ 上部電極
２６ａ 配線領域
２６ｂ 凸部
２７ 絶縁保護層
３０ 凹部
３１ コンタクトホール
３２，５０ 溝
３３，５２，６５，６８ 導電体薄膜
４１ 電極配線
４２ 導電体凸部
４３ 第１素子用層間絶縁層
４７ 第２素子用層間絶縁層
４８ 犠牲層
４９ コンタクトホール
５１ 抵抗薄膜
５６ 非オーミック性素子
６０ 中間導体層
６１，７３ 非オーミック性材料層
６２ 上部電極
６６ フォトレジスト
６７ 非オーミック性薄膜
７１ 凸部（非オーミック性素子）

Claims (12)

1. 基板上に形成された下部電極と、上部電極と、前記下部電極と前記上部電極とにはさまれた抵抗変化層とを含んで構成される記憶素子を備えた不揮発性半導体記憶装置であって、
   前記下部電極と前記上部電極のいずれか一方の電極面に凹部が設けられており、
   前記抵抗変化層は、前記凹部に沿って前記凹部が形成された領域の前記一方の電極面を被覆して形成され、
   前記下部電極と前記上部電極のうちの他方の電極面は凸部を有し、前記凸部が前記抵抗変化層を介して前記凹部に埋設していることを特徴とする不揮発性半導体記憶装置。
2. 前記下部電極と前記上部電極との間に、前記記憶素子に対して直列に非オーミック性素子がさらに形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記下部電極は、前記基板上にストライプ状に形成されており、
   前記上部電極は、前記下部電極を含む前記基板上に形成された素子用層間絶縁層を介して前記下部電極に対して交差するストライプ状に形成されており、
   前記記憶素子は、前記下部電極と前記上部電極とが交差する交差部に形成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記交差部の前記下部電極に前記凹部が設けられ、
   前記抵抗変化層は少なくとも前記凹部の電極面を被覆して形成されており、
   前記上部電極には、前記上部電極の一部を構成する凸部が設けられ、
   前記凸部の少なくとも一部は、前記抵抗変化層を介して前記凹部に埋設されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 前記凹部に前記抵抗変化層を被覆する中間導体層と、前記上部電極と前記中間導体層との間に非オーミック性材料層とがさらに形成されており、
   前記非オーミック性素子は、前記中間導体層、前記非オーミック性材料層および前記上部電極からなることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 前記交差部の前記下部電極には、前記下部電極の一部を構成する凸部が設けられ、前記抵抗変化層は、前記凸部の表面部とその近傍の外周表面とを被覆して形成されており、
   前記上部電極には、前記抵抗変化層が形成されている領域の前記凸部を埋設する形状の凹部が設けられていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
7. 前記凸部は中間部に非オーミック性材料層がさらに形成されており、
   前記凸部が非オーミック性素子として機能することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
8. 前記非オーミック性素子は、ＭＩＭダイオードまたはＭＳＭダイオードであることを特徴とする請求項５または請求項７に記載の不揮発性半導体記憶装置。
9. 基板上にストライプ状の下部電極を形成する工程と、
   あらかじめ設定した箇所の前記下部電極に凹部を形成する工程と、
   少なくとも前記凹部の電極面を被覆する形状に抵抗変化層を形成する工程と、
   前記凹部および前記下部電極を含めた前記基板上に素子用層間絶縁層を形成する工程と、
   前記凹部に位置する前記素子用層間絶縁層に、前記凹部の前記抵抗変化層を露出するコンタクトホールを開口する工程と、
   前記コンタクトホールに連結し、前記下部電極に交差する形状の溝を前記素子用層間絶縁層に形成する工程と、
   前記コンタクトホールおよび前記溝を埋め込む厚みの導電体薄膜を形成する工程と、
   前記素子用層間絶縁層上の前記導電体薄膜を除去し、前記コンタクトホールおよび前記溝に埋め込み形成した上部電極を形成する工程と
   を有することを特徴とする不揮発性半導体記憶装置の製造方法。
10. 前記下部電極を形成する工程が、第１導電体層と、前記第１導電体層に対して選択的にエッチング除去可能な第２導電体層とを積層して形成する工程であり、
    前記下部電極に凹部を形成する工程が、あらかじめ設定した箇所の前記第２導電体層を選択的にエッチング除去する工程からなることを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
11. 基板上にストライプ状の下部電極を形成する工程と、
    前記下部電極を含む前記基板上に素子用層間絶縁層を形成する工程と、
    あらかじめ設定した箇所の前記素子用層間絶縁層に、前記下部電極を露出するコンタクトホールを開口する工程と、
    前記コンタクトホールに露出した前記下部電極をエッチングして凹部を形成する工程と、
    前記コンタクトホールに連結し、前記下部電極に交差する形状の溝を前記素子用層間絶縁層に形成する工程と、
    少なくとも前記凹部の電極表面を被覆する形状に抵抗変化層を形成する工程と、
    前記凹部、前記コンタクトホールおよび前記溝を埋め込む厚みの導電体薄膜を形成する工程と、
    前記素子用層間絶縁層上の前記導電体薄膜と前記抵抗変化層とを除去し、前記凹部、前記コンタクトホールおよび前記溝に埋め込み形成した上部電極を形成する工程と
    を有することを特徴とする不揮発性半導体記憶装置の製造方法。
12. 基板上にストライプ状の下部電極を形成する工程と、
    前記下部電極を含む前記基板上に、第１素子用層間絶縁層と犠牲層とを積層して形成する工程と、
    前記下部電極上で、前記第１素子用層間絶縁層と前記犠牲層の設定した位置に前記下部電極を露出する形状のコンタクトホールを形成する工程と、
    前記コンタクトホールに導電体層を埋め込み形成する工程と、
    前記犠牲層を除去して、前記コンタクトホールに埋め込まれた前記導電体層の一部を露出させて導電体凸部を形成する工程と、
    前記第１素子用層間絶縁層上に、前記導電体凸部を覆う厚みの第２素子用層間絶縁層を形成する工程と、
    前記導電体凸部を露出し、かつ前記導電体凸部の外形よりも大きく、前記下部電極に交差する形状の溝を前記第２素子用層間絶縁層に形成する工程と、
    少なくとも露出した領域の前記導電体凸部を被覆する抵抗変化層を形成する工程と、
    前記抵抗変化層上に、前記溝よりも厚い導電体薄膜を形成する工程と、
    前記第２素子用層間絶縁層上の前記導電体薄膜を除去して、前記溝に埋め込み形成された上部電極を形成する工程と
    を有することを特徴とする不揮発性半導体記憶装置の製造方法。

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