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WO2010097862A1 - 半導体メモリセル及びその製造方法並びに半導体記憶装置 - Google Patents

半導体メモリセル及びその製造方法並びに半導体記憶装置 Download PDF

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WO2010097862A1
WO2010097862A1 PCT/JP2009/005595 JP2009005595W WO2010097862A1 WO 2010097862 A1 WO2010097862 A1 WO 2010097862A1 JP 2009005595 W JP2009005595 W JP 2009005595W WO 2010097862 A1 WO2010097862 A1 WO 2010097862A1
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WO
WIPO (PCT)
Prior art keywords
film
semiconductor memory
semiconductor
memory cell
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2009/005595
Other languages
English (en)
French (fr)
Inventor
金子幸広
加藤剛久
田中浩之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
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Priority to JP2011501357A priority patent/JPWO2010097862A1/ja
Publication of WO2010097862A1 publication Critical patent/WO2010097862A1/ja
Priority to US13/211,983 priority patent/US8385099B2/en
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    • H10D30/0415—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having ferroelectric gate insulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G—PHYSICS
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    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film

Definitions

  • the present invention relates to a semiconductor memory cell including a memory element including a field effect transistor in which a gate insulating film is formed of a ferroelectric film, and a semiconductor memory device in which the semiconductor memory cells are arranged in an array.
  • Nonvolatile memories using ferroelectrics are roughly classified into two types: a capacitor type and a field effect transistor (FET) type in which a gate insulating film is formed of a ferroelectric film.
  • FET field effect transistor
  • the capacitor type has a structure similar to that of a dynamic random access memory (DRAM), holds charges in a ferroelectric capacitor, and distinguishes information 0 and 1 according to the polarization direction of the ferroelectric.
  • the polarization accumulated in the ferroelectric capacitor is combined with the charges induced in the electrodes arranged above and below it, and does not disappear when the voltage is cut off.
  • the stored polarization is destroyed and the information is lost.
  • an information rewriting operation is required. For this reason, the polarization inversion is repeated with the rewriting performed every reading operation, and the fatigue deterioration of the polarization becomes a problem.
  • the FET type ferroelectric memory reads information by detecting the conduction state of the channel that changes depending on the polarization direction of the ferroelectric film, it can read information nondestructively. . Further, the output voltage amplitude can be increased by the amplification action of the FET, and miniaturization depending on the scaling law is possible.
  • an FET transistor has been proposed in which a ferroelectric film serving as a gate insulating film is formed on a silicon substrate serving as a channel. This structure is called a Metal-Ferroelectric-Semiconductor (MFS) type FET.
  • MFS Metal-Ferroelectric-Semiconductor
  • Patent Document 2 a memory cell is configured by a dual gate transistor in which gate electrodes are provided on both sides of a semiconductor film and a ferroelectric film is connected to one gate portion.
  • NAND-type nonvolatile memories connected in series have been proposed.
  • FIG. 27 is a cross-sectional view showing the configuration of the memory cell described in Patent Document 2.
  • a first gate electrode 105 is provided on one surface of a semiconductor film (polycrystalline silicon film) 101 with an insulating film 102 and a ferroelectric film 103 interposed therebetween.
  • a second gate electrode 106 is provided to face the first gate electrode with an insulating film 104 interposed therebetween.
  • source / drain regions n-type silicon having a conductivity type opposite to the channel region (p-type silicon) 101a of the semiconductor film 101 are formed.
  • the dual gate transistor constituting the memory cell described in Patent Document 2
  • the dual gate transistor is switched by changing the voltage applied to the second gate electrode, but a silicon film is used as the semiconductor film. Therefore, conduction of the transistor is performed by forming an inversion layer in the semiconductor film. Therefore, when the semiconductor film is thin, the depletion layer extends in the entire thickness direction of the semiconductor film, so that the channel resistance of the transistor is applied to the second gate electrode regardless of the polarization state of the ferroelectric film. It is controlled only by the voltage. In other words, the channel resistance of the transistor depends on the polarization state of the ferroelectric film (data written to the memory element) and the voltage (write voltage or read voltage to the memory element) applied to the second gate electrode. It cannot be controlled independently. Therefore, there is a problem that data written in the non-selected memory cell is affected at the time of writing or reading.
  • the thickness of the semiconductor film is made larger than the thickness of the depletion layer, it is possible to control the channel resistance independently, but in this case, the semiconductor layer is made thicker by increasing the thickness of the semiconductor layer. Since the film quality of the film is deteriorated, there arises a new problem that reliability is lowered and it becomes difficult to form a source / drain region by ion implantation.
  • the semiconductor film is formed of a silicon film
  • an insulating film reaction such as a silicon oxide film
  • reaction suppression layer an electric field that weakens the polarization of the ferroelectric film occurs during data retention, and the retention characteristics of data stored in the ferroelectric film may deteriorate.
  • the semiconductor film is formed of a silicon film, it is necessary to form the source / drain region so as to form a P / N junction with the channel region, which requires an extra step such as ion implantation. Become.
  • the present invention has been made in view of such a point, and a main object thereof is a dual gate capable of independently controlling channel resistance by data written to a memory element and an operating voltage of a selective switching element.
  • the object is to provide a semiconductor memory cell comprising a transistor.
  • the semiconductor memory cell according to the present invention includes a memory element composed of a first field effect transistor whose gate insulating film is composed of a ferroelectric film, and a second field effect whose gate insulating film is composed of a paraelectric film. And a ferroelectric film and a paraelectric film are stacked via a semiconductor film made of a compound semiconductor, and the first field effect transistor of the first field effect transistor is disposed on the ferroelectric film side.
  • the first gate electrode is formed, the second gate electrode of the second field effect transistor is formed on the paraelectric film side so as to face the first gate electrode, and the semiconductor film has the first electric field A common channel layer of the effect transistor and the second field effect transistor is formed.
  • the resistance of the semiconductor film forming the common channel layer of the first and second field effect transistors is such that the polarization state of the ferroelectric film (data written to the memory element) and the second It can be controlled independently by the voltage applied to the gate electrode (operating voltage of the selective switching element).
  • the semiconductor film is formed of a compound semiconductor film, carriers in the semiconductor film can be generated by forming the accumulation layer. Therefore, it is necessary to form the channel region and the source / drain regions with different conductivity types. Therefore, the semiconductor film can have the same conductivity type. This makes it possible to easily manufacture a semiconductor memory cell.
  • carriers in the semiconductor film can be only electrons or holes, a voltage range in which the transistor is turned off can be widened. Thereby, the transistor can be turned on / off according to the polarization direction of the ferroelectric.
  • the reactivity between the compound semiconductor film and the ferroelectric film is low, it is not necessary to form an insulating film such as a silicon oxide film between the semiconductor film and the ferroelectric film.
  • a semiconductor film can be directly formed. As a result, it is possible to suppress the deterioration of the retention characteristics of data stored in the ferroelectric film.
  • the channel resistance of the dual gate transistor constituting the semiconductor memory cell is applied to the polarization state of the ferroelectric film of the first field effect transistor and the second gate electrode of the second field effect transistor. Can be controlled independently by the voltage applied.
  • data writing and reading operations can be performed with simple control.
  • FIG. 1 is the figure which showed the structure of the semiconductor memory cell in the 1st Embodiment of this invention
  • (b) is the equivalent circuit schematic. It is the figure which showed the read-out current of the semiconductor memory cell in the 1st Embodiment of this invention. It is the figure which showed the polarization characteristic of the ferroelectric film in the 1st Embodiment of this invention.
  • (A) is sectional drawing which showed the structure of MFSFET in the 1st Embodiment of this invention, (b) is the figure explaining the measuring method of the switching characteristic of MFSFET, (c) is the switching characteristic of MFSFET.
  • FIG. (A) is sectional drawing which showed the structure of MISFET in the 1st Embodiment of this invention
  • (b) is the figure explaining the measuring method of the switching characteristic of MISFET
  • (c) is the switching characteristic of MISFET.
  • FIG. (A) is a diagram illustrating a memory cell write operation according to the first embodiment of the present invention
  • (b) is a diagram illustrating a memory cell read operation
  • (c) is a diagram illustrating a memory cell read current.
  • FIG. (A)-(d) is a figure which showed each state of the memory cell in the 1st Embodiment of this invention.
  • (A) is the figure which showed the structure of the memory block in the 1st Embodiment of this invention
  • (b) is the sectional drawing.
  • FIGS. 4A to 4D are diagrams showing a method for manufacturing a semiconductor memory cell according to the first embodiment of the present invention.
  • FIGS. (A) is the figure which showed the structure of the semiconductor memory cell in the 2nd Embodiment of this invention,
  • (b) is the equivalent circuit schematic.
  • FIG. (A) is sectional drawing which showed the structure of MISFET in the 2nd Embodiment of this invention
  • (b) is the figure explaining the measuring method of the switching characteristic of MISFET
  • (c) shows the switching characteristic of MISFET.
  • FIG. (A) is sectional drawing which showed the structure of normally-on type MISFET
  • (b) is the figure which showed the switching characteristic of MISFET.
  • (A) is the figure which showed the structure of the semiconductor memory device in the 2nd Embodiment of this invention
  • (b) is the sectional drawing. It is the figure which showed the structure of the semiconductor memory device in the modification of 2nd Embodiment.
  • FIGS. 8A to 8E are diagrams showing a method for manufacturing a semiconductor memory cell according to a second embodiment of the present invention.
  • (A) is the circuit diagram which showed the layout of the semiconductor memory cell in the 3rd Embodiment of this invention, (b) is a time chart which shows the timing of reset operation
  • (A) is a circuit diagram showing the layout of the semiconductor memory cell in the third embodiment of the present invention, (b) is a time chart showing the timing of the write operation.
  • (A) is a circuit diagram showing the layout of the semiconductor memory cell in the third embodiment of the present invention, (b) is a time chart showing the timing of the write operation.
  • (A) is a circuit diagram showing the layout of the semiconductor memory cell in the third embodiment of the present invention, (b) is a time chart showing the timing of the write operation.
  • (A) is a circuit diagram showing a layout of a semiconductor memory cell in a modification of the third embodiment, and (b) is a time chart showing timing of a reset operation.
  • (A) is a circuit diagram showing a layout of a semiconductor memory cell in a modification of the third embodiment, and (b) is a time chart showing timing of a write operation.
  • (A) is a circuit diagram showing a layout of a semiconductor memory cell in a modification of the third embodiment, and (b) is a time chart showing timing of a write operation.
  • (A) is a circuit diagram showing a layout of a semiconductor memory cell in a modification of the third embodiment, and (b) is a time chart showing timing of a write operation. It is the figure which showed the structure of the conventional semiconductor memory cell.
  • FIG. 1A and 1B are diagrams schematically showing a configuration of a semiconductor memory cell according to a first embodiment of the present invention.
  • FIG. 1A is a sectional view thereof and
  • FIG. 1B is an equivalent circuit diagram thereof.
  • a ferroelectric film 13 and a paraelectric film 16 are laminated on a substrate 11 with a semiconductor film 14 interposed therebetween.
  • the first gate electrode 12 of the first field effect transistor is opposite to the first gate electrode 12 on the paraelectric film 16 side, and the second gate electrode 17 of the second field effect transistor is Each is formed.
  • the semiconductor film 14 is made of a compound semiconductor constituting a channel layer common to the first field effect transistor and the second field effect transistor, and the first field effect transistor and the second field effect transistor are formed on the semiconductor film 14.
  • a source electrode 15s and a drain electrode 15d common to the field effect transistor are formed.
  • the semiconductor memory cell in the present embodiment has a structure in which a bottom gate type MFSFET (memory element) and a top gate type MISFET (selective switching element) are stacked.
  • MFSFET memory element
  • MISFET selective switching element
  • an electric field is generated in the ferroelectric film 13 by applying a predetermined voltage between the first gate electrode 12, the source electrode 15s, and the drain electrode 15d. This is done by changing the polarization state of the body membrane 13.
  • Reading of data written in the memory element is performed by detecting a current flowing through the channel layer (semiconductor film 14) by applying a predetermined voltage between the source electrode 15s and the drain electrode 15d.
  • the read current is the data written in the memory element 21 and the on / off of the selective switching element 22. It changes as shown in FIG. 2 depending on the OFF state. That is, if either MFSFET 21 or MISFET 22 is on, a large current value can be obtained. Therefore, the data written in the memory element can be determined by measuring the current value when the MISFET 22 is turned off.
  • the resistance of the semiconductor film 14 constituting the common channel layer of the MFSFET 21 and the MISFET 22 is caused by the polarization state of the ferroelectric film 13 (data written in the memory element) and the second gate electrode 17. It can be controlled independently by the applied voltage.
  • data writing and reading operations can be performed with simple control.
  • the semiconductor film 14 is formed of a compound semiconductor film, carriers in the semiconductor film 14 can be generated by forming the storage layer. Therefore, the channel region and the source / drain regions are formed with different conductivity types. Therefore, the semiconductor film 14 can have the same conductivity type. This makes it possible to easily manufacture a semiconductor memory cell.
  • the transistor can be turned on / off according to the polarization direction of the ferroelectric.
  • the reactivity between the compound semiconductor film 14 and the ferroelectric film 13 is low, it is not necessary to form an insulating film such as a silicon oxide film between the semiconductor film 14 and the ferroelectric film 13.
  • the semiconductor film 14 can be formed directly on the dielectric film 13. As a result, it is possible to suppress the deterioration of the retention characteristics of data stored in the ferroelectric film 13.
  • strontium titanate (SrTiO 3 , hereinafter referred to as STO) is used as the substrate 11, and lead zirconate titanate (Pb (Zr) is used as the ferroelectric film 13.
  • PZT strontium titanate
  • Pb lead zirconate titanate
  • the semiconductor film 14 can be zinc oxide (ZnO)
  • the paraelectric film 16 can be silicon nitride (SiN).
  • a ZnO film has a wide band gap, and generally exhibits n-type conductivity in which carriers are only electrons. Because of this property, electrons are induced and become carriers when turned on, and a low resistance state is obtained. When electrons are turned off and holes are not easily induced even after electrons are eliminated, a high resistance state can be stably realized.
  • FIG. 3 is a graph showing the polarization characteristics of the PZT film, in which upper and lower electrodes made of strontium ruthenate (SrRuO 3 , hereinafter referred to as SRO) and titanium (Ti) are respectively formed on both sides of the PZT film (thickness 300 nm).
  • SRO strontium ruthenate
  • Ti titanium
  • a ZnO film (thickness 30 nm) as the semiconductor film 14 was formed on the PZT film, and the carrier concentration of the ZnO film was determined by hole measurement, and found to be 8 ⁇ 10 17 cm ⁇ 3 .
  • the carrier density per unit area is 2.4 ⁇ 10 12 cm ⁇ 2 .
  • the charge density obtained by multiplying this by an elementary charge amount of 1.6 ⁇ 10 ⁇ 19 C is 0.4 ⁇ C / cm 2 , which is smaller than the polarization charge density of PZT described above.
  • FIG. 4A shows the structure shown in FIG. 4A, and as shown in FIG. 4B, the source electrode 15s was grounded, and a voltage of 0.1 V was applied to the drain electrode 15d. In this state, the voltage of the gate electrode 12 was swept to examine the switching characteristics.
  • FIG. 4C shows the drain current Ids (31 in the figure) when the gate voltage Vgs is swept from -10V to + 10V, and the drain current Ids (31 in the figure) when the gate voltage Vgs is swept from + 10V to -10V. 32) is a graph obtained by plotting.
  • Hysteresis is observed in the drain current Ids.
  • the drain current flowing at a gate voltage of 0 V is as small as 100 pA or less, and when swept from the positive voltage, the drain current flowing at a gate voltage of 0 V is 10 ⁇ A or more. And big. This is because, as described above, the channel layer 14 is depleted when a negative voltage is applied, resulting in a high resistance and a charge accumulation state when the positive voltage is applied, resulting in a low resistance.
  • the MFSFET functions as a memory element by associating the state 42 in which the drain current is large at the gate voltage 0 V and the state 41 in which the drain current is small with “1” and “0” of the binary data, respectively. Moreover, even if the voltage is cut off, the residual polarization of the ferroelectric film 13 is preserved, so that the charge accumulation state is maintained. Actually, when the drain current was measured after the MFSFET in this embodiment was allowed to stand at room temperature for 24 hours, it was confirmed that the 5-digit drain current ratio was maintained.
  • FIG. 5A is a MISFET having the structure shown in FIG. 5A, and as shown in FIG. 5B, the source electrode 15s is grounded, and the drain electrode 15d is set to 0. 0. With the voltage of 1V applied, the voltage of the gate electrode 17 was swept to examine the switching characteristics.
  • FIG. 5C is a graph plotting the drain current Ids when the gate voltage Vgs is swept from -10V to + 10V. The resistance is low when a positive voltage is applied, and the resistance is high when no voltage is applied.
  • the second gate electrode 17, the source electrode 15s, and the drain electrode 15d were grounded, and a voltage was applied to the first gate electrode 12.
  • the electric field applied to the ferroelectric film 13 is changed by the applied voltage, and the resistance of the semiconductor film 14 is changed.
  • a positive voltage is applied, the polarization in the ferroelectric 13 is directed upward, and electrons are accumulated at the interface between the semiconductor film 14 and the ferroelectric film 13 to reduce the resistance.
  • a negative voltage when a negative voltage is applied, the polarization in the semiconductor film 14 is directed downward, and the high resistance state is obtained by discharging electrons.
  • +10 V was used for on-writing and ⁇ 10 V was used for off-writing.
  • the first gate electrode 12 and the source electrode 15s are grounded, and a voltage of 0.1 V is applied to the drain electrode 15d while a voltage is applied to the second gate electrode 17.
  • the current flowing between the source electrode 15s and the drain electrode 15d was measured.
  • the result of the read current is shown in FIG.
  • a current of about 10 ⁇ 6 A flows regardless of the state of the MISFET.
  • a current of about 10 ⁇ 7 A flows regardless of the state of the MFSFET. It can also be seen that the current is 10 ⁇ 9 A or less and no current flows only when both the MFSFET and the MISFET are in the OFF state.
  • the semiconductor memory cell in this embodiment is in four states as shown in FIGS. 7A to 7D depending on the on / off states of the MFSFET and the MISFET.
  • the current flowing through the semiconductor film 14 changes depending on the on / off states of the MFSFET and MISFET, and the current does not flow only when both the MFSFET and MISFET are in the off state. It can be said that the operation of the semiconductor memory cell is realized.
  • FIG. 8A is a diagram showing a configuration of a memory block 61 of a semiconductor memory device in which a plurality of semiconductor memory cells 50 are connected in series and selection transistors 51 and 52 are provided at both ends thereof. Is a cross-sectional view thereof.
  • FIG. 9 is a diagram showing a configuration of a semiconductor memory device in which a plurality of memory blocks 61 are arranged, a word line is provided at one end of each memory block 61, and a source line 62 is provided at the other end to form a memory array. It is.
  • the data write operation first, all MISFETs are turned on. Thereafter, a predetermined voltage is applied to the first gate electrode in accordance with data to be written, and data is written to each memory cell. For example, when “0” is written out of binary data, a negative voltage is applied between the first gate electrode and the source / drain electrodes, and the polarization of the ferroelectric film in the memory cell is made downward to make the electrons downward. The MFSFET is made to be in a high resistance state by driving off. On the other hand, when writing data “1”, a positive voltage is applied between the first gate electrode and the source / drain electrodes, and electrons are accumulated with the polarization of the ferroelectric film in the memory cell upward. The MFSFET is brought into a low resistance state.
  • the MISFET of the memory cell to be read In the read operation of the written data, only the MISFET of the memory cell to be read is turned off, and the MISFETs of other memory cells are turned on. In this state, the source line is grounded, a predetermined voltage is applied to the word line, and the current flowing in the memory block 61 is read. At this time, the channel resistance of the memory cell not to be read is low regardless of the state of the MFSFET because the MISFET is in the on state. On the other hand, since the MISFET of the memory cell to be read is in an OFF state, the channel resistance of the memory cell changes depending on the data written to the MFSFET (the polarization state of the ferroelectric film of the MFSFET).
  • the value of the current flowing in the memory block 61 changes depending on the data of the memory cell to be read. For example, as shown in FIG. 10B, when data “1” is written in the memory cell 71 to be read, the channel resistance of the memory cell 71 is low. The current flowing in the block 61 increases. On the other hand, as shown in FIG. 10C, when data “0” is written in the memory cell 72 to be read, the channel resistance of the memory cell 72 is high. The current flowing in the block 61 is reduced. Therefore, the data written in the memory cell can be determined based on the value of the current flowing in the memory block 61 (or the resistance value of the memory block 61).
  • the channel resistance of the semiconductor film includes the polarization state of the ferroelectric film (data written to the MFSFET) and the voltage applied to the second gate electrode (ON / OFF state of the MISFET). ) And can be controlled independently. Therefore, when data written to each memory cell in the memory block is read, only the MISFET of the memory cell to be read is turned off (the MISFETs of other memory cells are turned on), so that the memory cell The data written in can be easily read out. Thus, when the semiconductor memory cell according to the present embodiment is applied to a NAND type semiconductor memory device, data writing and reading operations can be performed with simple control.
  • the data written in the memory cell is determined by the magnitude of the current value flowing in the memory block 61.
  • the current value flowing in the memory block 61 depends on the MISFET in the ON state and the data "
  • the current value flowing through the MFSFET in which 1 ′′ is written is regulated by the higher current value. Therefore, in order to increase the reading accuracy of the data written in the memory cell, the current value flowing through the MISFET in the on state and the current value flowing through the MFSFET in which the data “1” is written are set to be approximately the same size. Is preferred. In other words, it is preferable to set the capacitance of the ferroelectric film and the capacitance of the paraelectric film to substantially the same size.
  • the capacitance of the ferroelectric film refers to a capacitance corresponding to a charge induced when 0 V is applied to the ferroelectric film. Such capacitance can be measured, for example, by measuring the amount of polarization of the ferroelectric.
  • the semiconductor memory cell in this embodiment can be applied to a matrix type semiconductor memory device as shown in FIG. 11 in addition to the NAND type semiconductor memory device.
  • a source line (not shown) is grounded, and a negative voltage is applied to the word line Wd1 to turn off the MISFET of the memory cell 50.
  • a positive voltage pulse (for example, 10 V, 100 ns) is applied to the word line Wf1.
  • the ferroelectric film is polarized in the semiconductor film direction, and the channel layer is in a low-resistance accumulation state.
  • a positive voltage is applied to the other non-selected bit lines Bk, and the polarization state does not change.
  • the word lines Wd1 and Wf1 of other memory cells connected to the selected bit line B1 are also grounded, and data “1” is written only in an arbitrary memory cell 50. Thereby, random access of the memory cell 50 becomes possible.
  • the substrate temperature is set to 700 ° C. by a pulse laser deposition (PLD) method.
  • PLD pulse laser deposition
  • an SRO film having a thickness of 30 nm is formed.
  • a first gate electrode 12 is formed thereon by applying and patterning a resist and then etching the SRO film by an ion milling method.
  • a gate insulating film 13 made of a PZT ferroelectric film having a thickness of 450 nm is formed on the substrate 11 so as to cover the gate electrode 12 at a substrate temperature of 700 ° C.
  • the lattice mismatch between the STO substrate 11 and the SRO film and the PZT film is within 3%, and the SRO film and the PZT film can be epitaxially grown on the STO substrate 11 under the above growth conditions.
  • the surface of the PZT film formed by this method was observed with an atomic force microscope (AFM), the mean square roughness was as extremely smooth as 3 nm or less.
  • a semiconductor film 14 made of ZnO having a thickness of 30 nm is formed in a state where the substrate temperature is 400 ° C.
  • a patterned resist film (not shown) is formed on the semiconductor film 14
  • a 20 nm thick Ti film and a 30 nm thick Pt film are formed by electron beam evaporation.
  • a film is formed, and source / drain electrodes 15s and 15d are formed at predetermined positions by using an etch back method.
  • a gate insulating film 16 made of a SiN paraelectric film is formed by sputtering.
  • a patterned resist film (not shown) is formed thereon, and then a 20 nm thick Ti film and a 50 nm thick Pt film are formed by an electron beam evaporation method.
  • the second gate electrode 17 is formed at the position. As a result, the semiconductor memory cell shown in FIG.
  • the MISFET of the memory cell is composed of a field effect transistor made of a paraelectric gate insulating film, it is also used as a selection transistor of the memory block. Therefore, it is normally a normally-off transistor. Therefore, when a normally-off type transistor is used, a voltage is applied to the gate electrode in order to turn on the MISFET of the non-selected memory cell at the time of reading from the nonvolatile memory. As a result, the polarization state of the ferroelectric film of the non-selected memory cell is inverted, and the data written in the memory cell may be disturbed.
  • FIG. 13A and 13B are diagrams schematically showing a configuration of a semiconductor memory cell used in the semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 13A is a sectional view thereof, and
  • FIG. 13B is an equivalent circuit diagram thereof. is there.
  • a ferroelectric film 13 and a paraelectric film 16 are stacked on a substrate 11 with a semiconductor film 14 interposed therebetween.
  • the first gate electrode 12 of the first field effect transistor is opposite to the first gate electrode 12 on the paraelectric film 16 side, and the second gate electrode 17 of the second field effect transistor is Each is formed.
  • the semiconductor film 14 is made of a compound semiconductor constituting a channel layer common to the first field effect transistor and the second field effect transistor, and the first field effect transistor and the second field effect transistor are formed on the semiconductor film 14.
  • a source electrode 15s and a drain electrode 15d common to the field effect transistor are formed.
  • the substrate 11 uses the silicon substrate 1 on which the silicon oxide film 2 is formed, and the first gate electrode 12 is the Ti film 3, the Pt film 4, and the SrRuO 3 (hereinafter referred to as SRO). ) A laminated film of film 5 was used.
  • the semiconductor memory cell in the present embodiment has a structure in which a bottom gate type MFSFET (memory element) and a top gate type MISFET (selective switching element) are stacked, and is equivalent to In terms of circuit, as shown in FIG. 13B, the MFSFET 21 and the MISFET 22 are connected in parallel.
  • MFSFET memory element
  • MISFET selective switching element
  • FIG. 14A is a MISFET having the structure shown in FIG. 14A, and as shown in FIG. 14B, the source electrode 15s is grounded, and the drain electrode 15d is set to 0. 0. With the voltage of 1V applied, the voltage of the gate electrode 17 was swept to examine the switching characteristics.
  • FIG. 14C is a graph plotting the drain current when the gate voltage is swept from -5V to + 5V. The resistance is high when a negative voltage is applied, and the resistance is low when no voltage is applied. That is, the MISFET is a normally-on type field effect transistor.
  • the MISFET shown in FIG. 5 (a) has a low resistance when a positive voltage is applied and has a high resistance when no voltage is applied, as shown in FIG. 5 (c). That is, the MISFET is a normally-off type field effect transistor.
  • the reason why the MISFET becomes a normally-on type or a normally-off type is as follows.
  • the first gate electrode 12 is composed of a laminated film of Ti film 3 / Pt film 4 / SRO film 5 (see FIG. 13A). Therefore, the ZnO film 14 which is a semiconductor film is formed on the Pt film 4 via the PZT film 13 and the SRO film 5. On the other hand, the ZnO film 14 of the MISFET shown in FIG. 5A is formed on the STO substrate 11 via the PZT film 13.
  • the ZnO film formed on the Pt film is oriented to (0001). This is because the PZT film formed on the (111) -oriented Pt film via the SRO film is easily (111) -oriented, and the ZnO film formed thereon is easily oriented to (0001). On the other hand, the ZnO film formed on the STO substrate 11 is oriented (11-20). This is because the PZT film formed on the (001) -oriented STO film via the SRO film is easily (001) -oriented, and the ZnO film formed thereon is easily oriented to (11-20). is there.
  • the ZnO film is a material having spontaneous polarization in the ⁇ 0001> direction
  • the ZnO film formed on the SRO film spontaneously polarizes in the ⁇ 0001> direction, so that a charge is generated at the interface with the gate insulating film 16. Is induced. Therefore, in the MISFET using the laminated film of Ti film / Pt film / SRO film for the first gate electrode 12, electric charge is always induced at the interface between the ZnO film 14 and the gate insulating film 16, so It becomes a marion type field effect transistor.
  • FIG. 15A a field effect transistor is formed in which the drain electrode 15 d is arranged at a distance L from the end of the second gate electrode 17.
  • FIG. 15B is a graph plotting the drain current when the gate voltage is swept from -10V to + 10V. The resistance is high when a negative voltage is applied, and the resistance is low when no voltage is applied. That is, charges are induced also in the ZnO film 14 other than under the second gate electrode 17, and the MISFET is a normally-on type field effect transistor.
  • FIG. 16A shows a configuration of a memory block 61 of a semiconductor memory device in which a plurality of semiconductor memory cells 50 are connected in series and selection transistors 51 and 52 are provided at both ends thereof. Is a cross-sectional view thereof. The operation of the memory block 61 is the same as that described with reference to FIGS. 10A to 10C in the first embodiment.
  • data writing to the selected semiconductor memory cell 50 is performed by applying a predetermined voltage to the first gate electrode of the semiconductor memory cell 50 to change the polarization state of the ferroelectric film. Further, in reading data written in the selected semiconductor memory cell 50, a predetermined voltage is applied to the second gate electrode of the semiconductor memory cell 50 to turn off the selection switching element, and the ferroelectric film This is done by detecting the current flowing through the channel layer in accordance with the polarization state of.
  • the semiconductor memory device (or its memory block) in the present embodiment is configured by connecting the semiconductor memory cells having the configuration shown in FIG. 13 in series, and having the configuration as shown in FIG. is there.
  • source / drain electrodes 15 s and 15 d are arranged with the second gate electrode 17 interposed therebetween.
  • the MISFET (selective switching element) of the semiconductor memory cell is a normally-on field effect transistor, as shown in FIGS. 15A and 15B, the semiconductor film 14 below the second gate electrode 17 is formed. However, charge is induced and it is a normally-on type.
  • a semiconductor memory device in which normally-on MISFETs are connected in series can be configured without providing source and drain electrodes in each semiconductor memory cell. Thereby, a semiconductor memory device having a small cell size can be realized.
  • the first gate electrode 12 is formed separately for each semiconductor memory cell, and therefore, the ZnO film 14 (under the ZnO film 14) is formed under the ZnO film 14 (semiconductor film).
  • a Pt film or the like for controlling the (0001) orientation is not formed on the entire surface. Therefore, the orientation of the portion of the ZnO film 14 having the Pt film below is controlled, but the orientation of the portion of the ZnO film 14 having no Pt electrode below is not controlled.
  • the ZnO film 14 whose orientation is not controlled tends to be in a low resistance state for reasons such as oxygen depletion. Therefore, since the ZnO film 14 where the source and drain electrodes are usually provided is in a low resistance state, a normally-on type MISFET is connected in series without providing the source and drain electrodes. Can do.
  • the semiconductor memory device (or its memory block) is configured by connecting the semiconductor memory cells shown in FIG. 13 in series, the ferroelectric film 13, the semiconductor film 14, and the paraelectric film 16 are typical. Since the memory block is continuously formed over the entire memory block, a method for manufacturing a semiconductor memory cell will be described here.
  • a 200 nm thick SiO 2 film 2 is formed on the surface of the Si substrate 1 by thermal oxidation. Thereafter, a 5 nm thick Ti film 3 and a 30 nm thick Pt film 4 are formed on the SiO 2 film 2 by sputtering. Further, an SRO film 5 having a thickness of 15 nm is formed thereon using a pulsed laser deposition (PLD) method with the substrate temperature set at 700 ° C.
  • PLD pulsed laser deposition
  • the first gate electrode 12 is formed by etching the film 3.
  • a gate insulating film 13 made of a PZT ferroelectric film having a thickness of 450 nm is formed on the substrate 11 so as to cover the gate electrode 12 at a substrate temperature of 700.degree.
  • the lattice mismatch between the Pt film 3 and the SRO film 5 and the PZT film 13 is within 3%.
  • the SRO film and the PZT film can be epitaxially grown on the Pt film 3. it can.
  • a semiconductor film 14 made of ZnO having a thickness of 30 nm is formed in a state where the substrate temperature is 400 ° C.
  • a patterned resist film (not shown) is formed on the semiconductor film 14
  • a 20 nm thick Ti film and a 30 nm thickness are formed by electron beam evaporation.
  • the Pt film is formed, and source / drain electrodes 15s and 15d are formed at predetermined positions by using an etch back method.
  • a gate insulating film 16 made of an Al 2 O 3 paraelectric film is formed by using an atomic layer deposition (ALD) method.
  • a patterned resist film (not shown) is formed thereon, and then an Ir film having a thickness of 200 nm is formed using a sputtering method, and the second gate electrode 17 is formed at a predetermined position using an etch back method. Form. Thereby, the semiconductor memory cell shown in FIG. 13A is manufactured.
  • memory cells a data write operation to semiconductor memory cells arranged in an array (hereinafter simply referred to as “memory cells”) will be described.
  • memory cells 20A to 20F are arranged in three rows and two columns will be described as an example.
  • the MISFET constituting the selective switching element of the memory cell is a normally-on type.
  • FIG. 19A is a circuit diagram showing the layout of the memory cell
  • FIG. 19B is a time chart showing the timing of the reset operation.
  • the memory cells 20A and 20B at one end of each of the memory cells 20A and 20B are connected to the ground potential source line.
  • the memory cells 20E and 20F on the other end connected to SL are connected to bit lines BL1 and BL2 to which a write voltage is applied.
  • the pulse signal sel1 is applied to turn on the selection transistors SBL1 and SBL2.
  • the selection transistors SBL1 and SBL2 are also normally on like the MISFET, it is not necessary to apply the pulse signal sel1.
  • a voltage of 5 V is applied to the second gate electrodes TG1 to TG3 of the selection switching elements (MISFETs) of all the memory cells to turn on the MISFETs of all the memory cells.
  • a voltage of 0 V is applied to the first gate electrodes BG1 to BG3 of the memory elements (MFSFETs) of all the memory cells.
  • FIGS. 20A and 20B are diagrams for explaining the operation of writing data to the memory cells 20A and 20B arranged in the row closest to the source line SL.
  • FIG. 20A shows the layout of the memory cells.
  • FIG. 20B is a time chart showing the timing of the write operation.
  • the pulse signal sel1 is applied to turn on the selection transistors SBL1 and SBL2. Further, the pulse signal sel2 is applied to turn on the selection transistors SSL1 and SSL2. Then, a voltage of 5 V is applied to the second gate electrodes TG2, 3 of the MISFETs of the memory cells 20C, 20D, 20E, 20F in the non-selected rows, and the second gate electrodes of the MISFETs of the memory cells 20A, 20B in the selected rows. A voltage of 0 V is applied to TG1. A write voltage of 0V and 5V is applied to the bit lines BL1 and BL2, respectively.
  • a voltage of 0 V is applied to the first gate electrodes BG2, 3 of the MFSFETs of the memory cells 20C, 20D, 20E, 20F in the non-selected rows, and the first gate electrodes of the MFSFETs of the memory cells 20A, 20B in the selected rows.
  • a voltage of 5 V is applied to BG1.
  • the voltage of 0V of the bit line BL1 is applied as it is to the drain electrode of the MFSFET of the memory cell 20A in the selected row. Therefore, since a voltage of 5 V is applied to the first gate electrode BG1 of the MFSFET of the memory cell 20A, the polarization of the ferroelectric film of the MFSFET is inverted and turned on.
  • the 5 V voltage of the bit line BL2 is applied as it is to the drain electrode of the MFSFET of the memory cell 20B in the selected row, but the MFSFET of the memory cell 20B. Since the voltage of 5 V is also applied to the first gate electrode BG1, the polarization inversion of the ferroelectric film of the MFSFET does not occur, and the OFF state is maintained.
  • the memory cell 20A connected to the bit line BL1 has data “1” (MFSFET is in an ON state), Data “0” (MFSFET is off) is written in each of the memory cells 20B connected to the bit line BL2.
  • a voltage of 0 V is applied to the drain electrodes of the MFSFETs and the first gate electrodes BG2 and 3 of the memory cells 20C and 20E connected to the bit line BL1. Therefore, the polarization inversion of the ferroelectric film of the MFSFET does not occur. Further, since a voltage of 5 V is applied to the drain electrodes of the MFSFETs of the memory cells 20D and 20F connected to the bit line BL2 and the first gate electrodes BG2 and BG3, the polarization inversion of the ferroelectric film of the MFSFET occurs. Absent. Therefore, when data is written to the memory cell in the selected row, the reset state of the memory cell in the non-selected row is maintained.
  • the pulse signal sel1 is applied to turn on the selection transistors SBL1 and SBL2. Further, the pulse signal sel2 is applied to turn on the selection transistors SSL1 and SSL2. Then, a voltage of 5 V is applied to the second gate electrodes TG1, 3 of the MISFETs of the memory cells 20A, 20B, 20E, 20F in the non-selected rows, and the second gate electrodes of the MISFETs of the memory cells 20C, 20D in the selected rows. A voltage of 0 V is applied to TG2. Then, 5V and 0V write voltages are applied to the bit lines BL1 and BL2, respectively.
  • a voltage of 0 V is applied to the first gate electrodes BG1, 3 of the MFSFETs of the memory cells 20A, 20B, 20E, 20F in the non-selected rows, and the first gate electrodes of the MFSFETs of the memory cells 20C, 20D in the selected rows.
  • a voltage of 5 V is applied to BG2.
  • the MISFET of the memory cell 20E since the MISFET of the memory cell 20E is in the ON state to the drain electrode of the MFSFET of the memory cell 20C in the selected row, the voltage of 5V of the bit line BL1 is applied as it is, but the MFSFET of the memory cell 20C Since the voltage of 5 V is also applied to the first gate electrode BG2, the ferroelectric film of the MFSFET is not inverted in polarization and is kept off.
  • the voltage of 0V of the bit line BL2 is applied as it is to the drain electrode of the MFSFET of the memory cell 20D in the selected row. Accordingly, since a voltage of 5 V is applied to the first gate electrode BG2 of the MFSFET of the memory cell 20D, the polarization of the ferroelectric film of the MFSFET is inverted and turned on.
  • the memory cell 20C connected to the bit line BL1 has data “0” (MFSFET is off), Data “1” (MFSFET is in an ON state) is written in each memory cell 20D connected to the bit line BL2.
  • a voltage of 0V is applied to the second gate electrode TG2 and a voltage of 5V is applied to the drain electrode. Because it is off. Accordingly, the voltage of 5V of the bit line BL1 does not reach the memory cell 20A that has already written data, and the same 0V voltage as that of the source line SL is applied to the drain electrode of the MFSFET. Therefore, even if a voltage of 0 V is applied to the first gate electrode BG1 of the MFSFET, no electric field is applied to the ferroelectric film of the MFSFET.
  • the data “1” already written in the memory cell 20A is not disturbed. If the MISFET of the memory cell 20C is on, a voltage of 5V is applied to the drain electrode of the MFSFET of the memory cell 20A and a voltage of 0V is applied to the first gate electrode BG1, so that the MFSFET of the memory cell 20A is In this state, the already written data “1” is changed to “0”.
  • the MISFET of the memory cell 20D connected to the bit line BL2 is turned on because a voltage of 0 V is applied to the second gate electrode TG2 and the drain electrode. It is in a state.
  • a voltage of 0 V is applied to the bit line BL2
  • the drain electrode of the MFSFET and the first gate electrode BG1 Since a voltage of 0 V is applied to, no electric field is applied to the ferroelectric film of the MFSFET. That is, the data “0” written in the memory cell 20B is not disturbed.
  • the pulse signal sel1 is applied to turn on the selection transistors SBL1 and SBL2. Further, the pulse signal sel2 is applied to turn on the selection transistors SSL1 and SSL2. Then, a voltage of 5 V is applied to the second gate electrodes TG1 and TG2 of the MISFETs of the memory cells 20A, 20B, 20C and 20D in the non-selected rows, and the second gate electrodes of the MISFETs of the memory cells 20E and 20F in the selected row. A voltage of 0 V is applied to TG3. A write voltage of 0V and 5V is applied to the bit lines BL1 and BL2, respectively.
  • a voltage of 0 V is applied to the first gate electrodes BG1 and BG2 of the MFSFETs of the memory cells 20A, 20B, 20C and 20D in the non-selected rows, and the first gate electrodes of the MFSFETs of the memory cells 20E and 20F in the selected rows.
  • a voltage of 5 V is applied to BG3.
  • the voltage of 0 V of the bit line BL1 is directly applied to the drain electrode of the MFSFET of the memory cell 20E in the selected row. Accordingly, since a voltage of 5 V is applied to the first gate electrode BG3 of the MFSFET of the memory cell 20E, the polarization of the ferroelectric film of the MFSFET is inverted and turned on.
  • the 5V voltage of the bit line BL2 is applied as it is to the drain electrode of the MFSFET of the memory cell 20F in the selected row, but the 5V voltage is also applied to the first gate electrode BG3 of the MFSFET of the memory cell 20F. For this reason, the ferroelectric film of the MFSFET is not reversed in polarity and is kept off.
  • the memory cell 20CE connected to the bit line BL1 has the data “1” (MFSFET is on), the bit Data “0” (MFSFET is off) is written in each memory cell 20F connected to the line BL2.
  • the MISFET of the memory cell 20F connected to the bit line BL2 has a voltage of 0 V applied to the second gate electrode TG2, and the drain electrode Since a voltage of 5 V is applied to the capacitor, it is in an off state. Therefore, the voltage of 5V of the bit line BL2 does not reach the memory cells 20B and 20D in which data has already been written, and the same 0V voltage as that of the source line SL is applied to the drain electrode of the MFSFET. Therefore, even if a voltage of 0 V is applied to the first gate electrodes BG1 and BG2 of the MFSFET, no electric field is applied to the ferroelectric film of the MFSFET. That is, the data written in the memory cells 20B and D is not disturbed.
  • the MISFET of the memory cell 20E connected to the bit line BL1 is on because the voltage of 0 V is applied to the second gate electrode TG3 and the drain electrode. It is in a state.
  • the drain electrode and the first gate of the MFSFET Since a voltage of 0 V is applied to the electrodes BG1 and 2, no electric field is applied to the ferroelectric film of the MFSFET. That is, the data written in the memory cells 20A and 20C is not disturbed.
  • data writing to a plurality of semiconductor memory cells connected in the row direction is sequentially performed from a row close to the source line to a row close to the bit line after performing a reset operation.
  • the polarization state of the ferroelectric film of the MFSFET memory element
  • MISFET selective switching
  • the written data is not disturbed in the MFSFET of the memory cell in which the data has already been written.
  • the reset operation for turning off the MFSFETs of all the semiconductor memory cells is performed.
  • “writing to turn off the MFSFET” can be said to be “writing that does not invert the polarization state of the MFSFET during the reset operation”.
  • all the semiconductor memory cells before the writing that is, when writing data to each semiconductor memory cell in the selected row, that is, It is preferable to turn on the MISFETs (selective switching elements) of the semiconductor memory cells in all rows closer to the bit line than the selected row.
  • the write voltage applied to the bit line can reach the semiconductor memory cell in the selected row, and a predetermined write operation can be performed.
  • the first gate electrodes of the semiconductor memory cells in all rows closer to the bit line than the selected row are applied at reset.
  • the applied voltage is applied.
  • the electric field is not applied to the ferroelectric film in the MFSFET of the semiconductor memory cell before writing, so that the state during the reset operation can be maintained.
  • the MISFET (selective switching element) of the semiconductor memory cell is a normally-on type, but in this case, the voltage applied to the MISFET and the bit line is set to 2 V of 0 V and 5 V (the magnitude of the voltage is arbitrary). Since the write operation can be performed with only the type, the number of potentials necessary for the control is reduced, and the circuit configuration can be simplified. Of course, even if the MISFET is of a normally-off type, the above-described write operation can be controlled by applying a predetermined voltage to the MISFET and the bit line.
  • the drive voltage of the MFSFET and the drive voltage of the MISFET equal, the number of potentials necessary for control can be reduced, and the circuit configuration can be simplified.
  • FIG. 23A is a circuit diagram showing the layout of the memory cell
  • FIG. 23B is a time chart showing the timing of the reset operation.
  • the pulse signal sel1 is applied to turn on the selection transistors SBL1 and SBL2.
  • the selection transistors SBL1 and SBL2 are also normally on like the MISFET, it is not necessary to apply the pulse signal sel1.
  • a voltage of 0 V is applied to the second gate electrodes TG1 to TG3 of the MISFETs of all the memory cells and the bit lines BL1 and BL2.
  • the MISFETs MISFETs are normally on
  • the voltage of 0 V of the bit lines BL1 and BL2 is applied to the drain electrodes of the MFSFETs of all the memory cells.
  • a voltage of 5 V is applied to the first gate electrodes BG1 to BG3 of the MFSFETs of all the memory cells. As a result, all the MFSFETs are reset to the on state.
  • the pulse signal sel1 is applied to turn on the selection transistors SBL1 and SBL2. Further, the pulse signal sel2 is applied to turn on the selection transistors SSL1 and SSL2. Then, a voltage of 5 V is applied to the second gate electrodes TG2, 3 of the MISFETs of the memory cells 20C, 20D, 20E, 20F in the non-selected rows, and the second gate electrodes of the MISFETs of the memory cells 20A, 20B in the selected rows. A voltage of 0 V is applied to TG1. A write voltage of 0V and 5V is applied to the bit lines BL1 and BL2, respectively.
  • a voltage of 5 V is applied to the first gate electrodes BG2 and BG2 of the memory cells 20C, 20D, 20E, and 20F in the non-selected rows, and the first gate electrodes of the MFSFETs of the memory cells 20A and 20B in the selected rows.
  • a voltage of 0 V is applied to BG1.
  • the voltage of 0V of the bit line BL1 is applied as it is to the drain electrode of the MFSFET of the memory cell 20A in the selected row. Since a voltage of 0 V is also applied to the first gate electrode BG1 of the MFSFET, the polarization inversion of the ferroelectric film of the MFSFET does not occur, and the on state is maintained.
  • the voltage of 5 V of the bit line BL2 is applied as it is to the drain electrode of the MFSFET of the memory cell 20B in the selected row. Therefore, since a voltage of 0 V is applied to the first gate electrode BG1 of the MFSFET of the memory cell 20B, the polarization of the ferroelectric film of the MFSFET is inverted and turned off.
  • the memory cell 20A connected to the bit line BL1 has data “1” (MFSFET is in an ON state), Data “0” (MFSFET is off) is written in each of the memory cells 20B connected to the bit line BL2.
  • a voltage of 5 V is applied to the drain electrodes of the MFSFETs and the first gate electrodes BG2, 3 of the memory cells 20C, 20E connected to the bit line BL1. Therefore, the polarization inversion of the ferroelectric film of the MFSFET does not occur. Further, since a voltage of 5 V is applied to the drain electrodes of the MFSFETs of the memory cells 20D and 20F connected to the bit line BL2 and the first gate electrodes BG2 and BG3, the polarization inversion of the ferroelectric film of the MFSFET occurs. Absent. Therefore, the reset state of the memory cell in the non-selected row is maintained when data is written to the memory cell in the selected row.
  • the pulse signal sel1 is applied to turn on the selection transistors SBL1 and SBL2. Further, the pulse signal sel2 is applied to turn on the selection transistors SSL1 and SSL2. Then, a voltage of 5 V is applied to the second gate electrodes TG1, 3 of the MISFETs of the memory cells 20A, 20B, 20E, 20F in the non-selected rows, and the second gate electrodes of the MISFETs of the memory cells 20C, 20D in the selected rows. A voltage of 0 V is applied to TG2. Then, 5V and 0V write voltages are applied to the bit lines BL1 and BL2, respectively.
  • a voltage of 0 V is applied to the first gate electrode BG1 of the MFSFETs of the memory cells 20A and 20B that have already been written, and the first MFSFETs of the memory cells 20E and 20F before the writing.
  • a voltage of 5 V is applied to each gate electrode BG3.
  • a voltage of 0 V is applied to the first gate electrode BG2 of the MFSFET of the memory cells 20C and 20D in the selected row.
  • the MISFET of the memory cell 20E since the MISFET of the memory cell 20E is in the ON state, the voltage of 5V of the bit line BL1 is applied as it is to the drain electrode of the MFSFET of the memory cell 20C in the selected row. Therefore. Since a voltage of 0 V is applied to the first gate electrode BG2 of the MFSFET of the memory cell 20C, the ferroelectric film of the MFSFET is inverted and turned off.
  • the voltage of 0V of the bit line BL2 is applied as it is to the drain electrode of the MFSFET of the memory cell 20D in the selected row. Since a voltage of 0 V is also applied to the first gate electrode BG2, the ferroelectric film of the MFSFET is not reversed in polarity and is kept in the on state.
  • the memory cell 20C connected to the bit line BL1 has data “0” (MFSFET is off), Data “1” (MFSFET is in an ON state) is written in each memory cell 20D connected to the bit line BL2.
  • a voltage of 0V is applied to the second gate electrode TG2 and a voltage of 5V is applied to the drain electrode. Because it is off. Accordingly, the voltage of 5V of the bit line BL1 does not reach the memory cell 20A that has already written data, and the same 0V voltage as that of the source line SL is applied to the drain electrode of the MFSFET. Therefore, even if a voltage of 0 V is applied to the first gate electrode BG1 of the MFSFET, no electric field is applied to the ferroelectric film of the MFSFET. That is, the data “1” written in the memory cell 20A is not disturbed.
  • the MISFET of the memory cell 20D connected to the bit line BL2 is turned on because a voltage of 0 V is applied to the second gate electrode TG2 and the drain electrode. It is in a state.
  • a voltage of 0 V is applied to the bit line BL2
  • the drain electrode of the MFSFET and the first gate electrode BG1 Since a voltage of 0 V is applied to, no electric field is applied to the ferroelectric film of the MFSFET. That is, the data “0” written in the memory cell 20B is not disturbed.
  • a pulse signal sel1 is applied to turn on the selection transistors SBL1 and SBL2. Further, the pulse signal sel2 is applied to turn on the selection transistors SSL1 and SSL2. Then, a voltage of 5 V is applied to the second gate electrodes TG1 and TG2 of the MISFETs of the memory cells 20A, 20B, 20C and 20D in the non-selected rows, and the second gate electrodes of the MISFETs of the memory cells 20E and 20F in the selected row. A voltage of 0 V is applied to TG3. A write voltage of 0V and 5V is applied to the bit lines BL1 and BL2, respectively.
  • a voltage of 0 V is applied to the first gate electrodes BG1 and BG2 of the MFSFETs of the memory cells 20A, 20B, 20C and 20D in the non-selected rows, and the first gate electrodes of the MFSFETs of the memory cells 20E and 20F in the selected rows.
  • a voltage of 0 V is applied to BG3.
  • the voltage of 0V of the bit line BL2 is applied as it is to the drain electrode of the MFSFET of the memory cell 20E in the selected row, but the voltage of 0V is also applied to the first gate electrode BG3 of the MFSFET of the memory cell 20E. Since the voltage is applied, the ferroelectric film of the MFSFET is not reversed in polarity and is kept on.
  • the voltage of 5 V of the bit line BL1 is directly applied to the drain electrode of the MFSFET of the memory cell 20F in the selected row. Therefore, since a voltage of 0 V is applied to the first gate electrode BG3 of the MFSFET of the memory cell 20F, the polarization of the ferroelectric film of the MFSFET is reversed and turned off.
  • the memory cell 20E connected to the bit line BL1 has the data “1” (MFSFET is on), the bit Data “0” (MFSFET is off) is written in each memory cell 20F connected to the line BL2.
  • the MISFET of the memory cell 20F connected to the bit line BL2 has a voltage of 0V applied to the second gate electrode TG3 and a voltage of 5V applied to the drain electrode. Because it is off. Therefore, the voltage of 5V of the bit line BL2 does not reach the memory cells 20B and 20D in which data has already been written, and the same 0V voltage as that of the source line SL is applied to the drain electrode of the MFSFET. Therefore, even if a voltage of 0 V is applied to the first gate electrodes BG1 and BG2 of the MFSFET, no electric field is applied to the ferroelectric film of the MFSFET. That is, the data written in the memory cells 20B and 20D is not disturbed.
  • the MISFET of the memory cell 20E connected to the bit line BL1 is on because the voltage of 0 V is applied to the second gate electrode TG3 and the drain electrode. It is in a state.
  • the drain electrode and the first gate of the MFSFET Since a voltage of 0 V is applied to the electrodes BG1 and 2, no electric field is applied to the ferroelectric film of the MFSFET. That is, the data written in the memory cells 20A and 20C is not disturbed.
  • data writing to a plurality of memory cells connected in the row direction is sequentially performed from a row close to the source line SL to a row close to the bit line after performing a reset operation.
  • the polarization state of the ferroelectric film of the MFSFET memory element
  • MISFET selective switching
  • the written data is not disturbed in the MFSFET of the memory cell in which the data has already been written.
  • the reset operation for turning on the MFSFETs of all the semiconductor memory cells is performed.
  • “writing to turn off the MFSFET” can be referred to as “writing to invert the polarization state of the MFSFET during the reset operation”.
  • MISFETs selective switching elements of all semiconductor memory cells before writing, that is, semiconductor memory cells in all rows closer to the bit line than the selected row are turned on.
  • the write voltage applied to the bit line can reach the semiconductor memory cell in the selected row, and a predetermined write operation can be performed.
  • the first gate electrodes of the semiconductor memory cells in all rows closer to the bit line than the selected row are applied at reset.
  • the applied voltage is applied.
  • the electric field is not applied to the ferroelectric film in the MFSFET of the semiconductor memory cell before writing, so that the state during the reset operation can be maintained.
  • the source and drain electrodes 15 s and 15 d are disposed between the semiconductor film 14 and the paraelectric film 16, but may be disposed between the semiconductor film 14 and the ferroelectric film 13. Good.
  • an STO substrate or an Si substrate is used as the substrate 11.
  • an insulating film formed on a silicon substrate, or a substrate made of sapphire or lanthanum aluminum oxide (LaAlO 3 ) is used. May be.
  • the PZT film is used for the ferroelectric film 13, for example, SrBi 2 Ta 2 O 9 , Bi 4-x La x Ti 3 O 12 or the like may be used.
  • a ZnO film is used for the semiconductor film 14 serving as the channel layer, for example, WO 3 , ITO (InO—SnO), IGZO (InGaO 3 (ZnO) 5 ), STO, LSCO (La 2 ⁇ x Sr x CuO).
  • oxide semiconductors including LCMO (La 1-x Ca x MnO 3 ), PCMO (Pr 1-x Ca x MnO 3 ), and the like that are transparent, exhibit superconductivity, exhibit Mott transition
  • a nitride semiconductor such as indium nitride (InN) or gallium nitride (GaN) may be used.
  • the SiN film is used for the paraelectric film 16, for example, a magnesium oxide film (MgO), a ZnO film added with magnesium (Mg x Zn 1-x O), an aluminum nitride (AlN) film, an aluminum oxide ( An Al 2 O 3 ) film or the like may be used.
  • ITO, ZiTO (Zn—In—Sn—O), or the like can be used for each electrode.
  • the first gate electrode 12 is composed of a laminated film of SRO film / Pt film / Ti film, so that the MISFET is a normally-on type field effect transistor.
  • the gate insulating film 16 is formed of a layer including a charge trap layer (for example, SONOS; silicon-oxide-nitride-oxide-semiconductor), or the second
  • SONOS silicon-oxide-nitride-oxide-semiconductor
  • the voltage applied to the MISFET, MFSFET, and bit line is set to 0 V or 5 V.
  • the present invention is not limited to this, and other voltages (negative voltage) may be used within the range in which the operation described above is performed. May also be included).
  • the present invention is useful for a semiconductor memory cell having a small cell size and excellent controllability of data writing and reading operations, or a low power consumption semiconductor memory device that does not cause disturbance during driving.
  • Substrate 12 First gate electrode 13
  • Second gate electrode 20 Semiconductor memory cell 21
  • Source line 71, 72 Semiconductor memory cell

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Abstract

　ゲート絶縁膜１３が強誘電体膜からなる第１の電界効果トランジスタからなるメモリ素子２１と、ゲート絶縁膜１６が常誘電体膜からなる第２の電界効果トランジスタからなる選択スイッチング素子２２とを備え、強誘電体膜と常誘電体膜とは化合物半導体からなる半導体膜１４を介して積層されている。強誘電体膜側に、第１の電界効果トランジスタの第１のゲート電極１２が形成され、常誘電体膜側に、第１のゲート電極１２と対向して、第２の電界効果トランジスタの第２のゲート電極１７が形成されており、半導体膜１４は、第１及び第２の電界効果トランジスタと共通のチャネル層を構成している。

Description

半導体メモリセル及びその製造方法並びに半導体記憶装置
　本発明は、ゲート絶縁膜が強誘電体膜で構成された電界効果トランジスタからなるメモリ素子を備えた半導体メモリセル、及び半導体メモリセルがアレイ状に配列された半導体記憶装置に関する。
　強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。
　キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。強誘電体キャパシタに蓄積された分極は、その上下に配置された電極に誘起される電荷と結合しており、電圧を切断した状態で消失しない。しかし、情報を読み出す際に、記憶していた分極を破壊し、情報を失ってしまうため、この方式においては情報の再書き込み動作が必要となる。そのため、読み出し動作毎に行われる再書き込みに伴って分極反転が繰り返され、分極の疲労劣化が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例縮小してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。
　これに対して、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。従来、チャネルとなるシリコン基板上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴと呼ばれている。
　ところで、ＦＥＴ型の強誘電体メモリを行列状にマトリクス配置したメモリセルアレイにおいて、強誘電体メモリへの２値データの書き込みは、選択されたメモリセルのワード線に接続されたゲート電極と、ソース線に接続されたソース電極間に電圧パルスを印加することによって行われる。しかしながら、その際、選択されたメモリセルのワード線及びソース線に接続された非アクセス対象のメモリセルにも電圧が印加されることから、データの誤書き込みが発生してしまう。そのため、通常は、ワード線とゲート電極間および／またはソース線とソース電極間に、例えば、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor ＦＥＴ）からなる選択スイッチを挿入することによって、誤書き込みの防止を図っている（例えば、特許文献１を参照）。
　一方、特許文献２には、半導体膜の両面にゲート電極を設置し、一方のゲート部分に強誘電体膜が接続されたデュアルゲートトランジスタでメモリセルを構成し、このメモリセルを、フラッシュメモリと同様に直列に接続したＮＡＮＤ型の不揮発性メモリが提案されている。
　図２７は、特許文献２に記載されたメモリセルの構成を示した断面図である。メモリセルを構成するデュアルゲートトランジスタ１００は、半導体膜（多結晶シリコン膜）１０１の一方の面上に絶縁膜１０２と強誘電体膜１０３とを介して第１のゲート電極１０５が設けられ、半導体膜１０１の他の面上に絶縁膜１０４を介して第２のゲート電極１０６が第１のゲート電極に対向して設けられている。そして、第２のゲート電極１０６の両端には、半導体膜１０１のチャネル領域（ｐ型シリコン）１０１ａと反対導電型のソース・ドレイン領域（ｎ型シリコン）が形成されている。
特開平５－２０５４８７号公報 特開２０００－３４０７５９号公報
　特許文献２に記載されたメモリセルを構成するデュアルゲートトランジスタでは、第２のゲート電極に印加する電圧を変化させることにより、デュアルゲートトランジスタをスイッチさせるが、半導体膜にシリコン膜が使用されているため、トランジスタの導通は、半導体膜に反転層を形成することにより行われる。従って、半導体膜の膜厚が薄い場合、空乏層が半導体膜の膜厚方向全体に広がるため、トランジスタのチャネル抵抗は、強誘電体膜の分極状態に関係なく、第２のゲート電極に印加される電圧のみで制御される。換言すれば、トランジスタのチャネル抵抗は、強誘電体膜の分極状態（メモリ素子に書き込まれたデータ）と、第２のゲート電極に印加される電圧（メモリ素子への書き込み電圧または読み出し電圧）によって独立に制御することはできない。そのため、書き込み時、または読み出し時に、非選択メモリセルに書き込まれたデータが影響を受けてしまうという問題がある。
　これに対して、半導体膜の膜厚を空乏層の厚みよりも厚くすれば、チャネル抵抗を独立に制御することも可能ではあるが、この場合、半導体層の膜厚を厚くすることによって、半導体膜の膜質が低下するため、信頼性が低下したり、イオン注入によりソース・ドレイン領域を形成するのが困難になるという新たな問題が生じる。
　また、半導体膜がシリコン膜で形成されているため、半導体膜と強誘電体膜との反応を防止するために、半導体膜と強誘電体膜との間にシリコン酸化膜等の絶縁膜（反応抑制層）を形成する必要がある。しかしながら、この反応抑制層が存在すると、データ保持時に強誘電体膜の分極を弱める電界が生じ、強誘電体膜に蓄積されたデータの保持特性が劣化するおそれがある。
　加えて、半導体膜がシリコン膜で形成されているため、ソース・ドレイン領域をチャネル領域とＰ／Ｎ接合になるように形成する必要があり、そのために、イオン注入等の余分な工程が必要となる。
　本発明は、かかる点に鑑みなされたもので、その主な目的は、チャネル抵抗を、メモリ素子に書き込まれたデータと、選択スイッチング素子の動作電圧とによって独立に制御することが可能なデュアルゲートトランジスタからなる半導体メモリセルを提供することにある。
　本発明に係わる半導体メモリセルは、ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子とを備え、強誘電体膜と常誘電体膜とは化合物半導体からなる半導体膜を介して積層されており、強誘電体膜側に、第１の電界効果トランジスタの第１のゲート電極が形成され、常誘電体膜側に、第１のゲート電極に対向して第２の電界効果トランジスタの第２のゲート電極が形成されており、半導体膜は、第１の電界効果トランジスタ及び第２の電界効果トランジスタの共通のチャネル層を構成していることを特徴とする。
　このような構成により、第１及び第２の電解効果トランジスタの共通のチャネル層を形成する半導体膜の抵抗は、強誘電体膜の分極状態（メモリ素子に書き込まれたデータ）と、第２のゲート電極に印加される電圧（選択スイッチング素子の動作電圧）によって独立に制御することができる。これにより、本実施形態における半導体メモリセルを直列に接続してＮＡＮＤ型の半導体記憶装置を構成した、データの書き込み及び読み出し動作を、簡単な制御で行うことが可能となる。
　また、半導体膜が化合物半導体膜で形成されているため、半導体膜中のキャリアを蓄積層の形成によって発生させることができる、そのため、チャネル領域とソース・ドレイン領域とを異なる導電型で形成する必要がないため、半導体膜を同一導電型にすることができる。これにより、半導体メモリセルを容易に製造することが可能となる。
　さらに、半導体膜中のキャリアを、電子または正孔のみにすることができるため、トランジスタがオフ状態となる電圧範囲を広くすることができる。これにより、強誘電体の分極方向に応じてトランジスタをオン・オフ状態とすることが可能となる。
　加えて、化合物半導体膜と強誘電体膜との反応性が低いため、半導体膜と強誘電体膜との間にシリコン酸化膜等の絶縁膜を形成する必要がないため、強誘電体膜上に半導体膜を直接形成することができる。これにより、強誘電体膜に蓄積されたデータの保持特性の劣化を抑制することが可能となる。
　本発明によれば、半導体メモリセルを構成するデュアルゲートトランジスタのチャネル抵抗を、第１の電界効果トランジスタの強誘電体膜の分極状態と、第２の電界効果トランジスタの第２のゲート電極に印加される電圧とによって独立に制御することができる。これにより、半導体メモリセルを直列に接続したＮＡＮＤ型の半導体記憶装置において、データの書き込み及び読み出し動作を、簡単な制御で行うことが可能となる。
（ａ）は、本発明の第１の実施形態における半導体メモリセルの構成を示した図で、（ｂ）はその等価回路図である。 本発明の第１の実施形態における半導体メモリセルの読み出し電流を示した図である。 本発明の第１の実施形態における強誘電体膜の分極特性を示した図である。 （ａ）は、本発明の第１の実施形態におけるＭＦＳＦＥＴの構成を示した断面図、（ｂ）は、ＭＦＳＦＥＴのスイッチング特性の測定方法を説明した図、（ｃ）は、ＭＦＳＦＥＴのスイッチング特性を示した図である。 （ａ）は、本発明の第１の実施形態におけるＭＩＳＦＥＴの構成を示した断面図、（ｂ）は、ＭＩＳＦＥＴのスイッチング特性の測定方法を説明した図、（ｃ）は、ＭＩＳＦＥＴのスイッチング特性を示した図である。 （ａ）は、本発明の第１の実施形態におけるメモリセルの書き込み動作を説明した図、（ｂ）は、メモリセルの読み出し動作を説明した図、（ｃ）は、メモリセルの読み出し電流を示した図である。 （ａ）～（ｄ）は、本発明の第１の実施形態におけるメモリセルの各状態を示した図である。 （ａ）は、本発明の第１の実施形態におけるメモリブロックの構成を示した図、（ｂ）は、その断面図である。 本発明の第１の実施形態における半導体記憶装置の構成を示した図である。 （ａ）は、本発明の第１の実施形態におけるメモリブロックの書き込み方法を示した図、（ｂ）及び（ｃ）は、メモリブロックの読み出し方法を示した図である。 第１の実施形態の変形例における半導体記憶装置の構成を示した図である。 （ａ）～（ｄ）は、本発明の第１の実施形態における半導体メモリセルの製造方法を示した図である。 （ａ）は、本発明の第２の実施形態における半導体メモリセルの構成を示した図で、（ｂ）はその等価回路図である。 （ａ）は、本発明の第２の実施形態におけるＭＩＳＦＥＴの構成を示した断面図、（ｂ）は、ＭＩＳＦＥＴのスイッチング特性の測定方法を説明した図、（ｃ）は、ＭＩＳＦＥＴのスイッチング特性を示した図である。 （ａ）は、ノーマリオン型のＭＩＳＦＥＴの構成を示した断面図、（ｂ）は、ＭＩＳＦＥＴのスイッチング特性を示した図である。 （ａ）は、本発明の第２の実施形態における半導体記憶装置の構成を示した図、（ｂ）は、その断面図である。 第２の実施形態の変形例における半導体記憶装置の構成を示した図である。 （ａ）～（ｅ）は、本発明の第２の実施形態における半導体メモリセルの製造方法を示した図である。 （ａ）は、本発明の第３の実施形態における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、リセット動作のタイミングを示すタイムチャートである。 （ａ）は、本発明の第３の実施形態における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。 （ａ）は、本発明の第３の実施形態における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。 （ａ）は、本発明の第３の実施形態における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。 （ａ）は、第３の実施形態の変形例における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、リセット動作のタイミングを示すタイムチャートである。 （ａ）は、第３の実施形態の変形例における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。 （ａ）は、第３の実施形態の変形例における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。 （ａ）は、第３の実施形態の変形例における半導体メモリセルのレイアウトを示した回路図で、（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。 従来の半導体メモリセルの構成を示した図である。
　以下に、本発明の実施の形態について、図面を参照しながら説明する。なお、本発明は以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、他の実施形態との組み合わせも可能である。
　（第１の実施形態）
　図１は、本発明の第１の実施形態における半導体メモリセルの構成を模式的に示した図で、（ａ）はその断面図で、（ｂ）はその等価回路図である。
　図１（ａ）に示すように、基板１１上に、強誘電体膜１３と常誘電体膜１６とが半導体膜１４を介して積層して形成されており、強誘電体膜１３側には、第１の電界効果トランジスタの第１のゲート電極１２が、常誘電体膜１６側には、第１のゲート電極１２に対向して、第２の電界効果トランジスタの第２のゲート電極１７がそれぞれ形成されている。また、半導体膜１４は、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のチャネル層を構成する化合物半導体からなり、半導体膜１４上には、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のソース電極１５ｓ及びドレイン電極１５ｄが形成されている。
　すなわち、本実施形態における半導体メモリセルは、図１（ａ）に示すように、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）とが積層された構造をなし、等価回路的には、図１（ｂ）に示すように、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とが並列接続された構成をなす。
　メモリ素子へのデータの書き込みは、第１のゲート電極１２とソース電極１５ｓおよびドレイン電極１５ｄ間に所定の電圧を印加することによって、強誘電体膜１３に電界を発生させ、これにより、強誘電体膜１３の分極状態を変化させることによって行われる。
　メモリ素子に書き込まれたデータの読み出しは、ソース電極１５ｓとドレイン電極１５ｄ間に所定の電圧を印加してチャネル層（半導体膜１４）を流れる電流を検出することによって行われる。ここで、メモリ素子（ＭＦＳＦＥＴ）２１と選択スイッチング素子（ＭＩＳＦＥＴ）２２とは並列回路を構成しているため、読み出される電流は、メモリ素子２１に書き込まれたデータと、選択スイッチング素子２２のオン・オフ状態によって、図２のように変化する。すなわち、ＭＦＳＦＥＴ２１またはＭＩＳＦＥＴ２２のどちらか一方がオン状態であれば大きな電流値が得られる。従って、メモリ素子に書き込まれたデータは、ＭＩＳＦＥＴ２２をオフ状態にしたときの電流値を測定することにより判別することができる。
　このような構成により、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２の共通のチャネル層を構成する半導体膜１４の抵抗は、強誘電体膜１３の分極状態（メモリ素子に書き込まれたデータ）と、第２のゲート電極１７に印加される電圧によって独立に制御することはできる。これにより、本実施形態における半導体メモリセルを直列に接続したＮＡＮＤ型の半導体記憶装置に適用した場合、データの書き込み及び読み出し動作を、簡単な制御で行うことが可能となる。
　また、半導体膜１４が化合物半導体膜で形成されているため、半導体膜１４中のキャリアを蓄積層の形成によって発生させることができる、そのため、チャネル領域とソース・ドレイン領域とを異なる導電型で形成する必要がないため、半導体膜１４を同一導電型にすることができる。これにより、半導体メモリセルを容易に製造することが可能となる。
　さらに、半導体膜１４中のキャリアを、電子または正孔のみにすることができるため、トランジスタがオフ状態となる電圧範囲を広くすることができる。これにより、強誘電体の分極方向に応じてトランジスタをオン・オフ状態とすることが可能となる。
　すなわち、キャリアが電子・正孔ともに存在する場合には、強誘電体の分極軸に応じて電子、正孔それぞれが誘起される。つまり、分極軸が半導体膜１４側を向いているときは電子が界面に誘起され、反対側を向いているときは正孔が誘起される。それ故に、分極軸がどちらを向いていても、半導体膜１４は低抵抗状態となってしまう。従って、この状態をトランジスタのオフ状態とするためには、ソース・ドレイン領域をチャネル領域とＰ／Ｎ接合構造にするか、分極が０の状態を作り出す必要がある。しかしながら、前者の場合は構造が複雑になり、後者の場合は分極０の状態を安定的に作り出すのが困難である。従って、分極軸の向きのみによって、トランジスタをオン・オフ状態とするためには、どちらか一方のキャリアを用いることが有用である。
　加えて、化合物半導体膜１４と強誘電体膜１３との反応性が低いため、半導体膜１４と強誘電体膜１３との間にシリコン酸化膜等の絶縁膜を形成する必要がないため、強誘電体膜１３上に半導体膜１４を直接形成することができる。これにより、強誘電体膜１３に蓄積されたデータの保持特性の劣化を抑制することが可能となる。
　本実施形態における半導体メモリセルの具体的な構成としては、例えば、基板１１として、チタン酸ストロンチウム（ＳｒＴｉＯ3、以下、ＳＴＯ）、強誘電体膜１３として、ジリコニウム酸チタン酸鉛（Ｐｂ（Ｚｒ），Ｔｉ）Ｏ３、以下ＰＺＴ）、半導体膜１４として、酸化亜鉛（ＺｎＯ）、常誘電体膜１６として、窒化珪素（ＳｉＮ）等を用いることができる。ＺｎＯ膜はバンドギャップが広く、一般にキャリアが電子しか存在しないｎ型伝導性を示す。この性質のため、オン時には電子が誘起されキャリアとなることで低抵抗状態となり、オフ時には電子が排斥された後もホールが誘起されにくいため高抵抗状態を安定に実現することができる。
　図３は、ＰＺＴ膜の分極特性を示したグラフで、ＰＺＴ膜（厚さ３００ｎｍ）の両面にルテニウム酸ストロンチウム（ＳｒＲｕＯ３、以下ＳＲＯ）、及びチタン（Ｔｉ）からなる上下電極をそれぞれ形成し、ＰＺＴ膜に印加した電界Ｅｆに対して、得られた残留分極密度２Ｐｒをプロットしたものである。
　上下電極間に印加する電界が１００ｋＶ／ｃｍ（図３中のＥｃ：抗電界、３Ｖに相当）以下で２Ｐｒはほぼゼロであり、Ｅｃを超えると急激に分極反転が発生して２Ｐｒは増加し、２００ｋＶ／ｃｍ（図４中のＥｓ、６Ｖに相当）以上の電界で２Ｐｒは飽和する。本実施形態では、強誘電体膜１３の分極を反転させるために印加する電界を±３３３ｋＶ／ｃｍ（±１０Ｖに相当）に設定し、十分に飽和した２Ｐｒが得られるようにした。この電界で得られる２Ｐｒは、５９μＣ／ｃｍ２である。
　次に、ＰＺＴ膜上に半導体膜１４であるＺｎＯ膜（厚さ３０ｎｍ）を形成し、ＺｎＯ膜のキャリア濃度をホール測定により求めたところ、８×１０１７ｃｍ－３であった。ＺｎＯ膜の厚さから換算すると、単位面積あたりのキャリア密度は２．４×１０１２ｃｍ－２となる。これに、素電荷量１．６×１０－１９Ｃを乗じて求められる電荷密度は、０．４μＣ／ｃｍ２であり、上述のＰＺＴの分極電荷密度よりも小さい。従って、ＭＦＳＦＥＴの第１のゲート電極１２に負電圧を印加したとき、強誘電体膜１３の分極は下向きとなり、分極に反発してキャリアが追い払われ、第１のゲート電極１２上にある半導体膜１４（チャネル層）全体が空乏化することになる。一方、第１のゲート電極１２に正電圧を印加したとき、強誘電体膜１３の分極は上向きとなり、分極密度に対応した密度のキャリアが界面に誘起される。以上のように、第１のゲート電極に印加する電圧によって、強誘電体膜１３と半導体膜１４（チャネル層）の界面に電荷が在る／無いという２つの状態を実現できる。これら２つの状態で界面の導電率は大きく変化する。
　これを確認するため、図４（ａ）に示した構造のＭＦＳＦＥＴを作成し、図４（ｂ）に示すように、ソース電極１５ｓを接地し、ドレイン電極１５ｄに０．１Ｖの電圧を印加した状態で、ゲート電極１２の電圧を掃引して、スイッチング特性を調べた。図４（ｃ）は、ゲート電圧Ｖgsを－１０Ｖから＋１０Ｖに掃引したときのドレイン電流Ｉds（図中の３１）、及びゲート電圧Ｖgsを＋１０Ｖから－１０Ｖに掃引したときのドレイン電流Ｉds（図中の３２）をプロットしたグラフである。
　ドレイン電流Idsにヒステリシスが観測され、ゲート電極１２に負電圧から掃引したときにゲート電圧０Ｖで流れるドレイン電流は１００ｐＡ以下と小さく、正電圧から掃引したときにゲート電圧０Ｖで流れるドレイン電流は１０μＡ以上と大きい。これは、上述のように、負電圧印加でチャネル層１４が空乏化して高抵抗に、正電圧印加で電荷蓄積状態となって低抵抗となるからである。
　ゲート電圧０Ｖでドレイン電流が大となる状態４２、及びドレイン電流が小となる状態４１を、それぞれ２値データの”１”、”０”に対応させることにより、ＭＦＳＦＥＴはメモリ素子として機能する。しかも、電圧を切断した状態であっても、強誘電体膜１３の残留分極は保存されるため、電荷蓄積状態は維持される。実際、本実施形態におけるＭＦＳＦＥＴを室温下で２４時間放置した後でドレイン電流を測定したところ、５桁のドレイン電流比は維持されることを確認できている。
　次に、ＭＩＳＦＥＴの動作を確認するために、図５（ａ）に示した構造のＭＩＳＦＥＴを作成し、図５（ｂ）に示すように、ソース電極１５ｓを接地し、ドレイン電極１５ｄに０．１Ｖの電圧を印加した状態で、ゲート電極１７の電圧を掃引して、スイッチング特性を調べた。図５（ｃ）は、ゲート電圧Ｖgsを－１０Ｖから＋１０Ｖに掃引したときのドレイン電流Ｉdsをプロットしたグラフである。正電圧を印加した状態で低抵抗となり、電圧を印加しない状態で高抵抗となっている。
　次に、図１（ａ）に示した構成のデュアルゲートトランジスタからなる半導体メモリセルの書き込み、読み出し動作を確認した。
　書き込み時には、図６(ａ)に示すように、第２のゲート電極１７、ソース電極１５ｓ、ドレイン電極１５ｄを接地し、第１のゲート電極１２に電圧を印加することで行った。印加電圧によって強誘電体膜１３に印加される電界が変化し、半導体膜１４の抵抗が変化する。正電圧を印加すると、強誘電体１３中の分極は上を向き、半導体膜１４と強誘電体膜１３の界面に電子が蓄積することで低抵抗となる。逆に、負電圧を印加すると、半導体膜１４中の分極は下を向き、電子が排斥されることで高抵抗状態となる。ここではオン書込みには＋１０Ｖ、オフ書込みには－１０Ｖを用いた。
　読み出し時には、図６（ｂ）に示すように、第１のゲート電極１２およびソース電極１５ｓを接地し、第２のゲート電極１７に電圧を印加しながら、ドレイン電極１５ｄに０．１Ｖの電圧を印加し、ソース電極１５ｓ、ドレイン電極１５ｄ間に流れる電流を測定した。
　読み出し電流の結果を図６（ｃ）に示す。ＭＦＳＦＥＴがオン状態のときには、ＭＩＳＦＥＴの状態によらず１０－６Ａ程度の電流が流れた。同様に、ＭＩＳＦＥＴがオン状態のときには、ＭＦＳＦＥＴの状態によらず１０－７Ａ程度の電流が流れた。また、ＭＦＳＦＥＴとＭＩＳＦＥＴとが共にオフ状態のときのみ、電流が１０－９Ａ以下となり電流が流れていないことが分かる。
　この結果から、本実施形態における半導体メモリセルは、ＭＦＳＦＥＴ及びＭＩＳＦＥＴのオン・オフ状態によって、図７（ａ）～（ｄ）に示すような４つの状態になっていると考えられる。
　ＭＦＳＦＥＴとＭＩＳＦＥＴが共にオン状態の時には、図７(ａ)に示すように、半導体膜１４の上面、下面ともに抵抗が低くなっており、電流は半導体膜１４の上面及び下面を伝導するため、大きい電流が流れる。ＭＦＳＦＥＴがオン状態、ＭＩＳＦＥＴがオフ状態のときには、図７（ｂ）に示すように、半導体膜１４の下面のみ抵抗が低くなっており、電流は下面を伝導するため、電流が流れる。ＭＦＳＦＥＴがオフ状態、ＭＩＳＦＥＴがオン状態のときには、図７（ｃ）に示すように、半導体膜１４の上面のみ抵抗が低くなっており、電流は上面を伝導するため、大きい電流が流れる。ＭＦＳＦＥＴがオフ状態、ＭＩＳＦＥＴがオフ状態のときは、図７（ｄ）に示すように、半導体膜１４の上面、下面ともに抵抗が高いため、電流は流れない。
　このように、ＭＦＳＦＥＴおよびＭＩＳＦＥＴのオン、オフ状態によって、半導体膜１４（チャネル層）を流れる電流が変化し、ＭＦＳＦＥＴおよびＭＩＳＦＥＴがともにオフ状態の場合にのみ電流が流れないことから、図２で示した半導体メモリセルの動作が実現できているといえる。
　次に、本実施形態における半導体メモリセル５０を複数個配置して半導体記憶装置を構成した例を説明する。
　図８（ａ）は、半導体メモリセル５０を複数個直列に接続し、その両端に選択トランジスタ５１、５２を設けた半導体記憶装置のメモリブロック６１の構成を示した図で、図８（ｂ）は、その断面図である。また、図９は、メモリブロック６１を複数個配置し、各メモリブロック６１の一端にワード線、他端にソース線６２を設けて、メモリアレイの構成にした半導体記憶装置の構成を示した図である。
　図１０を参照しながら、本実施形態におけるメモリブロック６１の動作を説明する。
　データの書き込み動作では、まず全てのＭＩＳＦＥＴをオン状態とする。その後、書き込みたいデータに応じて、第１のゲート電極に所定の電圧を印加し、各メモリセルにデータを書き込んでいく。例えば、２値のデータのうち“０”を書き込む場合は、第１のゲート電極とソース・ドレイン電極間に負電圧を印加し、メモリセル内の強誘電体膜の分極を下方向にして電子を追い払うことでＭＦＳＦＥＴを高抵抗状態にする。一方、データ“１”を書き込む場合は、第１のゲート電極とソース・ドレイン電極間に正電圧を印加し、メモリセル内の強誘電体膜の分極を上方向にして電子を蓄積することでＭＦＳＦＥＴを低抵抗状態にする。
　なお、上記書き込み動作では、全てのＭＩＳＦＥＴをオン状態にしたが、ブロック両端の電位が等しければオフ状態でも同様の書込みが実現できる。
　書き込まれたデータの読み出し動作では、読み出そうとするメモリセルのＭＩＳＦＥＴのみをオフ状態とし、他のメモリセルのＭＩＳＦＥＴをオン状態とする。その状態で、ソース線を接地し、ワード線に所定の電圧を与えて、メモリブロック６１内に流れる電流を読み出す。このとき、読み出そうとしないメモリセルのチャネル抵抗は、ＭＩＳＦＥＴがオン状態になっていることから、ＭＦＳＦＥＴの状態によらず低抵抗になっている。一方、読み出そうとするメモリセルのＭＩＳＦＥＴはオフ状態となっているため、メモリセルのチャネル抵抗は、ＭＦＳＦＥＴに書き込まれたデータ（ＭＦＳＦＥＴの強誘電体膜の分極状態）によって変化する。
　すなわち、メモリセルを直列接続したメモリブロック６１では、読み出そうとするメモリセルのデータによって、メモリブロック６１内に流れる電流値が変化する。例えば、図１０（ｂ）に示すように、読み出そうとするメモリセル７１にデータ”１”が書き込まれている場合には、メモリセル７１のチャネル抵抗は低抵抗になっているため、メモリブロック６１内に流れる電流は大きくなる。一方、図１０（ｃ）に示すように、読み出そうとするメモリセル７２にデータ”０”が書き込まれている場合には、メモリセル７２のチャネル抵抗は高抵抗になっているため、メモリブロック６１内に流れる電流は小さくなる。従って、メモリブロック６１内に流れる電流値（もしくはメモリブロック６１の抵抗値)の大小によって、メモリセルに書き込まれたデータは判別することができる。
　本実施形態における半導体メモリセルでは、半導体膜のチャネル抵抗は、強誘電体膜の分極状態（ＭＦＳＦＥＴに書き込まれたデータ）と、第２のゲート電極に印加される電圧（ＭＩＳＦＥＴのオン、オフ状態）とによって独立に制御することができる。そのため、メモリブロック内の各メモリセルに書き込まれたデータを読み出す場合、読み出そうとするメモリセルのＭＩＳＦＥＴのみをオフ状態（他のメモリセルのＭＩＳＦＥＴはオン状態）にすることによって、当該メモリセルに書き込まれたデータを容易に読み出すことができる。これにより、本実施形態における半導体メモリセルをＮＡＮＤ型の半導体記憶装置に適用した場合、データの書き込み及び読み出し動作を、簡単な制御で行うことが可能となる。
　また、上述したように、メモリセルに書き込まれたデータは、メモリブロック６１内に流れる電流値の大小によって判別されるが、メモリブロック６１内に流れる電流値は、オン状態のＭＩＳＦＥＴ、及びデータ”１”が書き込まれたＭＦＳＦＥＴに流れる電流値のうち、高い方の電流値で律則される。従って、メモリセルに書き込まれたデータの読み出し精度を上げるには、オン状態のＭＩＳＦＥＴに流れる電流値と、データ”１”が書き込まれたＭＦＳＦＥＴに流れる電流値とを略同一の大きさにすることが好ましい。換言すれば、強誘電体膜の容量と常誘電体膜の容量とを略同一の大きさにすることが好ましい。ここで、強誘電体膜の容量とは、強誘電体膜に０Ｖを印加したときに誘起される電荷に相当する容量をいう。このような容量は、例えば、強誘電体の分極量測定によって測定することができる。
　本実施形態における半導体メモリセルは、ＮＡＮＤ型の半導体記憶装置の他に、図１１に示すようなマトリックス型の半導体記憶装置にも適用することができる。
　図１１を参照しながら、メモリセル５０にデータ”１”を書き込む場合を説明する。ソース線（不図示）を接地し、ワード線Ｗd1に負電圧を印加して、メモリセル５０のＭＩＳＦＥＴをオフ状態にする。次いで、ビット線Ｂ1を接地した後、ワード線Ｗf1に正電圧パルス（例えば１０Ｖ、１００ｎｓ）印加する。これにより、メモリセル５０のＭＦＳＦＥＴでは、強誘電体膜の分極は半導体膜方向となり、チャネル層は低抵抗な蓄積状態となる。この時、非選択の他のビット線Ｂkは正電圧が印加されており、その分極状態は変化しない。選択ビット線Ｂ1に接続されている他のメモリセルのワード線Ｗd1、Ｗf1も接地されており、任意のメモリセル５０のみにデータ”１”が書き込まれることとなる。これにより、メモリセル５０のランダムアクセスが可能となる。
　次に、図１２（ａ）～（ｄ）を参照しながら、本実施形態における半導体メモリセルの製造方法を説明する。
　まず、図１２（ａ）に示すように、単結晶チタン酸ストロンチウム（ＳｒＴｉＯ3、以下、ＳＴＯ）からなる基板1１上に、パルスレーザ堆積（ＰＬＤ）法により、基板温度を７００℃にした状態で、厚さ３０ｎｍのＳＲＯ膜を形成する。その上に、レジストを塗布・パターニングした後、イオンミリング法によりＳＲＯ膜をエッチングすることにより、第１のゲート電極１２を形成する。
　次に、７００℃の基板温度で、厚さ４５０ｎｍのＰＺＴの強誘電体膜からなるゲート絶縁膜１３を、ゲート電極１２を覆うように基板１１上に形成する。ここで、ターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ:Ｔｉ＝１：０．５２：０．４８である。この組成において、ＳＴＯ基板１１及びＳＲＯ膜とＰＺＴ膜との格子ミスマッチは３％以内であり、上記の成長条件下で、ＳＲＯ膜及びＰＺＴ膜は、ＳＴＯ基板１１上にエピタキシャル成長することができる。この方法で形成したＰＺＴ膜の表面を原子間力顕微鏡（ＡＦＭ）で観察したところ、平均二乗粗さは３ｎｍ以下と極めて平滑であった。次いで、ＰＬＤ装置の同一チャンバー内において、基板温度を４００℃にした状態で、厚さ３０ｎｍのＺｎＯからなる半導体膜１４を形成する。
　次に、図１２（ｃ）に示すように、半導体膜１４上に、パターニングしたレジスト膜（不図示）を形成した後、電子線蒸着法にて厚さ２０ｎｍのＴｉ膜および厚さ３０ｎｍのＰｔ膜を形成し、エッチバック法を用いて、所定の位置にソース・ドレイン電極１５ｓ、１５ｄを形成する。
　次に、図１２（ｄ）に示すように、スパッタ法を用いて、ＳｉＮの常誘電体膜からなるゲート絶縁膜１６を形成する。その上に、パターニングしたレジスト膜（不図示）を形成した後、電子線蒸着法にて厚さ２０ｎｍのＴｉ膜と、厚さ５０ｎｍのＰｔ膜とを形成し、エッチバック法を用いて、所定の位置に第２のゲート電極１７を形成する。これにより、図１（ａ）に示した半導体メモリセルが製造させる。
　（第２の実施形態）
　特許文献２に記載されたＮＡＮＤ型の不揮発性メモリでは、選択されたメモリセルに書き込まれたデータの読み出しは、当該メモリセルのＭＩＳＦＥＴのみをオフ状態にし、他のＭＩＳＦＥＴをオン状態にして、メモリセルが直列に接続されたメモリブロックに流れる電流を測定することによって行われる。
　上記メモリセルのＭＩＳＦＥＴは、常誘電体のゲート絶縁膜からなる電界効果トランジスタで構成されているため、メモリブロックの選択トランジスタにも使用される。従って、通常は、ノーマリオフ型のトランジスタとなっている。そのため、ノーマリオフ型のトランジスタを使用した場合、上記不揮発性メモリの読み出し時において、非選択メモリセルのＭＩＳＦＥＴをオン状態にするために、ゲート電極に電圧が印加される。その結果、非選択メモリセルの強誘電体膜の分極状態が反転して、当該メモリセルに書き込まれたデータがディスターブされるおそれがある。
　また、上記不揮発性メモリの読み出し時において、非選択メモリセルの第２の電界効果トランジスタの全てをオン状態にするために、各ゲート電極に所定の電圧を印加する必要があり、その結果、消費電力が高くなるという問題もある。
　そこで、本発明の第２の実施形態では、ディスターブが少なく、消費電力の低い半導体記憶装置について説明する。
　図１３は、本発明の第２の実施形態における半導体記憶装置に用いる半導体メモリセルの構成を模式的に示した図で、（ａ）はその断面図で、（ｂ）はその等価回路図である。
　図１３（ａ）に示すように、基板１１上に、強誘電体膜１３と常誘電体膜１６とが半導体膜１４を介して積層して形成されており、強誘電体膜１３側には、第１の電界効果トランジスタの第１のゲート電極１２が、常誘電体膜１６側には、第１のゲート電極１２に対向して、第２の電界効果トランジスタの第２のゲート電極１７がそれぞれ形成されている。また、半導体膜１４は、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のチャネル層を構成する化合物半導体からなり、半導体膜１４上には、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のソース電極１５ｓ及びドレイン電極１５ｄが形成されている。
　なお、本実施形態においては、基板１１は、シリコン酸化膜２を表面に形成したシリコン基板１を用い、第１のゲート電極１２は、Ｔｉ膜３、Ｐｔ膜４、及びＳｒＲｕＯ３（以下、ＳＲＯ）膜５の積層膜を用いた。
　本実施形態における半導体メモリセルは、図１３（ａ）に示すように、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）とが積層された構造をなし、等価回路的には、図１３（ｂ）に示すように、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とが並列接続された構成をなす。
　次に、ＭＩＳＦＥＴの動作を確認するために、図１４（ａ）に示した構造のＭＩＳＦＥＴを作成し、図１４（ｂ）に示すように、ソース電極１５ｓを接地し、ドレイン電極１５ｄに０．１Ｖの電圧を印加した状態で、ゲート電極１７の電圧を掃引して、スイッチング特性を調べた。図１４（ｃ）は、ゲート電圧を－５Ｖから＋５Ｖに掃引したときのドレイン電流をプロットしたグラフである。負電圧を印加した状態で高抵抗となり、電圧を印加しない状態で低抵抗となっている。すなわち、ＭＩＳＦＥＴはノーマリオン型の電界効果トランジスタになっている。
　これに対し、図５（ａ）に示したＭＩＳＦＥＴは、図５（ｃ）に示したように、正電圧を印加した状態で低抵抗となり、電圧を印加しない状態で高抵抗となっている。すなわち、ＭＩＳＦＥＴはノーマリオフ型の電界効果トランジスタになっている。
　このように、ＭＩＳＦＥＴがノーマリオン型またはノーマリオフ型になるのは、次のような理由からである。
　すなわち、図１４（ａ）に示したＭＩＳＦＥＴは、第１のゲート電極１２がＴｉ膜３／Ｐｔ膜４／ＳＲＯ膜５の積層膜で構成されている（図１３（ａ）を参照）。従って、半導体膜であるＺｎＯ膜１４は、ＰＺＴ膜１３とＳＲＯ膜５を介してＰｔ膜４上に形成されている。これに対して、図５（ａ）に示したＭＩＳＦＥＴのＺｎＯ膜１４は、ＰＺＴ膜１３を介してＳＴＯ基板１１上に形成されている。
　Ｐｔ膜上に形成されたＺｎＯ膜は、（０００１）に配向している。これは、（１１１）配向したＰｔ膜上にＳＲＯ膜を介して形成されたＰＺＴ膜は（１１１）配向しやすく、この上に形成されたＺｎＯ膜は（０００１）に配向しやすいからである。これに対して、ＳＴＯ基板１１上に形成されたＺｎＯ膜は、（１１－２０）に配向している。これは、（００１）配向したＳＴＯ膜上にＳＲＯ膜を介して形成されたＰＺＴ膜は（００１）配向しやすく、この上に形成されたＺｎＯ膜は（１１－２０）に配向しやすいからである。
　従って、ＺｎＯ膜は〈０００１〉方向に自発分極を有する材料であるため、ＳＲＯ膜上に形成されたＺｎＯ膜は、〈０００１〉方向に自発分極することにより、ゲート絶縁膜１６との界面に電荷が誘起される。そのため、第１のゲート電極１２に、Ｔｉ膜／Ｐｔ膜／ＳＲＯ膜の積層膜を用いたＭＩＳＦＥＴでは、ＺｎＯ膜１４とゲート絶縁膜１６との界面に、常に電荷が誘起されているため、ノーマリオン型の電界効果トランジスタとなる。これに対し、ＳＴＯ基板を用いたＭＩＳＦＥＴでは、ＺｎＯ膜１４は自発分極が起こらないため、ＺｎＯ膜１４とゲート絶縁膜１６との界面に電荷が誘起されず、ノーマリオフ型の電界効果トランジスタとなる。
　次に、ノーマリオン型の電界効果トランジスタにおいて、図１５（ａ）に示すように、ドレイン電極１５ｄを、第２のゲート電極１７の端部から距離Ｌだけ離して配置した電界効果トランジスタを形成し、図１４（ｂ）に示した方法と同様の方法でスイッチング特性を調べた。図１５（ｂ）は、ゲート電圧を－１０Ｖから＋１０Ｖに掃引したときのドレイン電流をプロットしたグラフである。負電圧を印加した状態で高抵抗となり、電圧を印加しない状態で低抵抗となっている。すなわち、第２のゲート電極１７下以外のＺｎＯ膜１４でも電荷が誘起されており、ＭＩＳＦＥＴはノーマリオン型の電界効果トランジスタになっている。
　図１６（ａ）は、半導体メモリセル５０を複数個直列に接続し、その両端に選択トランジスタ５１、５２を設けた半導体記憶装置のメモリブロック６１の構成を示した図で、図１６（ｂ）は、その断面図である。なお、メモリブロック６１の動作は、第１の実施形態で、図１０（ａ）～（ｃ）を参照しながら説明した動作と同じである。
　すなわち、選択された半導体メモリセル５０へのデータ書き込みは、当該半導体メモリセル５０の第１のゲート電極に所定の電圧を印加して、強誘電体膜の分極状態を変化させることによって行われる。また、選択された半導体メモリセル５０に書き込まれたデータの読み出しは、当該半導体メモリセル５０の第２のゲート電極に所定の電圧を印加して、選択スイッチング素子をオフ状態にし、強誘電体膜の分極状態に応じてチャネル層を流れる電流を検出することによって行われる。
　ここで、メモリブロック内の各メモリセルに書き込まれたデータを読み出す場合、非選択メモリセルのＭＩＳＦＥＴを全てオン状態に制御する。従って、ＭＩＳＦＥＴがノーマリオン型のトランジスタで構成されていれば、非選択メモリセルのＭＩＳＦＥＴの第２のゲート電極には電圧が印加されないため、非選択メモリセルに書き込まれたデータがディスターブされることはない。また、読み出し時において、選択メモリセルのＭＩＳＦＥＴのみをオフ状態にすればよいため、消費電力も低減することができる。
　ところで、本実施形態における半導体記憶装置（または、そのメモリブロック）は、図１３に示した構成の半導体メモリセルを直列に接続して、図１６（ｂ）に示したような構成にしたものである。すなわち、各半導体メモリセルには、第２のゲート電極１７を挟んで、それぞれソース・ドレイン電極１５ｓ、１５ｄが配置されている。
　しかしながら、半導体メモリセルのＭＩＳＦＥＴ（選択スイッチング素子）をノーマリオン型の電界効果トランジスタにすれば、図１５（ａ）、（ｂ）に示したように、第２のゲート電極１７下の半導体膜１４でも電荷が誘起されており、ノーマリオン型になっている。
　そこで、図１７に示すように、各半導体メモリセルにおいて、ソース、ドレイン電極を設けなくても、ノーマリオン型のＭＩＳＦＥＴが直列に接続された半導体記憶装置を構成することができる。これにより、セルサイズの小さい半導体記憶装置を実現することができる。
　ところで、図１６（ｂ）に示したように、第１のゲート電極１２は、半導体メモリセル毎に分離して形成されるため、ＺｎＯ膜（半導体膜）１４下には、ＺｎＯ膜１４の（０００１）配向を制御するＰｔ膜等が全面に形成されていない。そのため、下方にＰｔ膜がある部分のＺｎＯ膜１４は配向が制御されるが、下方にＰｔ電極がない部分のＺｎＯ膜１４は配向が制御されない。しかし、配向が制御されないＺｎＯ膜１４は、酸素抜け等の理由により低抵抗状態になりやすい。従って、通常ソース、ドレイン電極を設ける部分のＺｎＯ膜１４が低抵抗状態となるため、ソース、ドレイン電極を設けなくても、ノーマリオン型のＭＩＳＦＥＴが直列に接続された半導体記憶装置を構成することができる。
　次に、図１８（ａ）～（ｅ）を参照しながら、本実施形態における半導体記憶装置の製造方法を説明する。なお、図１３に示した半導体メモリセルを直列に接続して半導体記憶装置（または、そのメモリブロック）を構成したとき、強誘電体膜１３、半導体膜１４、常誘電体膜１６は、典型的には、メモリブロックの全体に亘って連続的に形成されるため、ここでは、半導体メモリセルの製造方法を説明する。
　まず、図１８（ａ）に示すように、Ｓｉ基板１の表面に、熱酸化により厚さ２００ｎｍのＳｉＯ２膜２を形成する。その後、ＳｉＯ２膜２上に、スパッタ法を用いて、厚さ５ｎｍのＴｉ膜３と、厚さ３０ｎｍのＰｔ膜４を形成する。さらに、その上に、パルスレーザ堆積（ＰＬＤ）法を用いて、基板温度を７００℃にした状態で、厚さ１５ｎｍのＳＲＯ膜５を形成する。
　次に、図１８（ｂ）に示すように、ＳＲＯ膜５上に、パターニングされたレジスト膜（不図示）を形成した後、イオンミリング法を用いて、ＳＲＯ膜５、Ｐｔ膜４、及びＴｉ膜３をエッチングすることにより、第１のゲート電極１２を形成する。
　次に、図１８（ｃ）に示すように、７００℃の基板温度で、厚さ４５０ｎｍのＰＺＴの強誘電体膜からなるゲート絶縁膜１３を、ゲート電極１２を覆うように基板１１上に形成する。ここで、ターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ:Ｔｉ＝１：０．３：０．７である。この組成において、Ｐｔ膜３と、ＳＲＯ膜５及びＰＺＴ膜１３との格子ミスマッチは３％以内であり、上記の成長条件下で、ＳＲＯ膜及びＰＺＴ膜は、Ｐｔ膜３上にエピタキシャル成長することができる。次いで、ＰＬＤ装置の同一チャンバー内において、基板温度を４００℃にした状態で、厚さ３０ｎｍのＺｎＯからなる半導体膜１４を形成する。
　次に、図１８（ｄ）に示すように、半導体膜１４上に、パターニングしたレジスト膜（不図示）を形成した後、電子線蒸着法を用いて、厚さ２０ｎｍのＴｉ膜および厚さ３０ｎｍのＰｔ膜を形成し、エッチバック法を用いて、所定の位置にソース・ドレイン電極１５ｓ、１５ｄを形成する。
　次に、図１８（ｅ）に示すように、原子層堆積（ＡＬＤ）法を用いて、Ａｌ２Ｏ３の常誘電体膜からなるゲート絶縁膜１６を形成する。その上に、パターニングしたレジスト膜（不図示）を形成した後、スパッタ法を用いて、厚さ２００ｎｍのＩｒ膜を形成し、エッチバック法を用いて、所定の位置に第２のゲート電極１７を形成する。これにより、図１３（ａ）に示した半導体メモリセルが製造される。
　（第３の実施形態）
　第２の実施形態では、半導体メモリセルの読み出し時において、ディスターブの発生のない半導体記憶装置について説明したが、本発明の第３の実施形態では、半導体メモリセルへの書き込み時において、ディスターブの発生のない半導体記憶装置について説明する。
　図１９～図２２を参照しながら、アレイ状に配列された半導体メモリセル（以下では、単に「メモリセル」という）へのデータ書き込み動作を説明する。ここでは、メモリセル２０Ａ～２０Ｆが、３行、２列に配列された場合を例に説明する。また、メモリセルの選択スイッチング素子を構成するＭＩＳＦＥＴは、ノーマリオン型とした。
　まず、図１９（ａ）、（ｂ）を参照しながら、書き込み動作を行う前のリセット動作を説明する。図１９（ａ）は、メモリセルのレイアウトを示した回路図で、図１９（ｂ）は、リセット動作のタイミングを示すタイムチャートである。
　図１９（ａ）に示すように、列方向に接続されたメモリセル２０Ａ、２０Ｃ、２０Ｅ、及び２０Ｂ、２０Ｄ、２０Ｆのうち、それぞれの一端にあるメモリセル２０Ａ、２０Ｂは、接地電位のソース線ＳＬに接続され、他端にあるメモリセル２０Ｅ、２０Ｆは、書き込み電圧が印加されるビット線ＢＬ１、ＢＬ２に接続されている。
　図１９（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。ただし、選択トランジスタＳＢＬ１、ＳＢＬ２も、ＭＩＳＦＥＴと同様にノーマリオン型とすれば、パルス信号sel１の印加は不要である。そして、全てのメモリセルの選択スイッチング素子（ＭＩＳＦＥＴ）の第２のゲート電極ＴＧ１～３に、５Ｖの電圧を印加して、全てのメモリセルのＭＩＳＦＥＴをオン状態にする。また、全てのメモリセルのメモリ素子（ＭＦＳＦＥＴ）の第１のゲート電極ＢＧ１～３に、０Ｖの電圧を印加する。そして、ビット線ＢＬ１、ＢＬ２に、５Ｖの電圧を印加すると、全てのメモリセルのＭＩＳＦＥＴはオン状態であるため、ビット線ＢＬ１、ＢＬ２に印加された電圧は、電圧降下することなく、全てのメモリセルに到達する。これにより、全てのメモリセルのＭＦＳＦＥＴにおいて、ドレイン電極に５Ｖの電圧が、第１のゲート電極ＢＧ１～３に０Ｖの電圧が印加されているため、全てのＭＦＳＦＥＴはオフ状態にリセットされる。すなわち、全てのメモリセルにおけるメモリ素子の強誘電体膜の分極を同一方向に揃えるリセット動作を行ったことになる。
　次に、行方向に接続された複数のメモリセルへのデータ書き込みは、上記リセット動作を行った後、ソース線ＳＬに近い行から、ビット線に近い行に順次行われる。以下、順を追って説明する。
　図２０（ａ）、（ｂ）は、ソース線ＳＬに最も近い行に配列しているメモリセル２０Ａ、２０Ｂにデータを書き込む動作を説明する図で、図２０（ａ）は、メモリセルのレイアウトを示した回路図で、図２０（ｂ）は、書き込み動作のタイミングを示すタイムチャートである。
　図２０（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ｃ、２０Ｄ、２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ２、３に５Ｖの電圧を、選択行にあるメモリセル２０Ａ、２０ＢのＭＩＳＦＥＴの第２のゲート電極ＴＧ１に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ０Ｖ及び５Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ｃ、２０Ｄ、２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ２、３に０Ｖの電圧を、選択行にあるメモリセル２０Ａ、２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１に５Ｖの電圧をそれぞれ印加する。
　このとき、選択行にあるメモリセル２０ＡのＭＦＳＦＥＴのドレイン電極には、メモリセル２０Ｃ、２０ＥのＭＩＳＦＥＴはオン状態であるため、ビット線ＢＬ１の０Ｖの電圧がそのまま印加される。従って、メモリセル２０ＡのＭＦＳＦＥＴの第１のゲート電極ＢＧ１には５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転されてオン状態になる。
　一方、選択行にあるメモリセル２０ＢのＭＦＳＦＥＴのドレイン電極には、メモリセル２０Ｄ、２０ＦのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ２の５Ｖの電圧がそのまま印加されるが、メモリセル２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１にも５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起こらず、オフ状態が維持される。
　すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ａには、データ”１”（ＭＦＳＦＥＴがオン状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｂにはデータ”０”（ＭＦＳＦＥＴがオフ状態）のデータがそれぞれ書き込まれたことになる。
　なお、書き込み前の非選択行にあるメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｃ、２０ＥのＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ２、３には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起きない。また、ビット線ＢＬ２に接続されたメモリセル２０Ｄ、２０ＦのＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ２、３には５Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起きない。そのため、選択行にあるメモリセルにデータを書き込むとき、非選択行にあるメモリセルのリセット状態は維持される。
　次に、図２１（ａ）、（ｂ）を用いて、ソース線ＳＬから二番目に近い行に配列しているメモリセル２０Ｃ、２０Ｄにデータを書き込む動作を説明する。
　図２１（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ１、３に５Ｖの電圧を、選択行にあるメモリセル２０Ｃ、２０ＤのＭＩＳＦＥＴの第２のゲート電極ＴＧ２に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ５Ｖ及び０Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ１、３に０Ｖの電圧を、選択行にあるメモリセル２０Ｃ、２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ２に５Ｖの電圧をそれぞれ印加する。
　このとき、選択行にあるメモリセル２０ＣのＭＦＳＦＥＴのドレイン電極には、メモリセル２０ＥのＭＩＳＦＥＴはオン状態であるため、ビット線ＢＬ１の５Ｖの電圧がそのまま印加されが、メモリセル２０ＣのＭＦＳＦＥＴの第１のゲート電極ＢＧ２にも５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は分極反転されず、オフ状態が維持される。
　一方、選択行にあるメモリセル２０ＤのＭＦＳＦＥＴのドレイン電極には、メモリセル２０ＦのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ２の０Ｖの電圧がそのまま印加される。従って、メモリセル２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ２には５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転してオン状態になる。
　すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｃには、データ”０”（ＭＦＳＦＥＴがオフ状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｄにはデータ”１”（ＭＦＳＦＥＴがオン状態）のデータがそれぞれ書き込まれたことになる。
　ところで、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＣのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２に０Ｖの電圧が、ドレイン電極に５Ｖの電圧が印加されているため、オフ状態になっている。従って、既にデータの書き込みを終了したメモリセル２０Ａには、ビット線ＢＬ１の５Ｖの電圧は到達せず、ＭＦＳＦＥＴのドレイン電極には、ソース線ＳＬと同じ０Ｖの電圧が印加される。そのため、ＭＦＳＦＥＴの第１のゲート電極ＢＧ１に０Ｖの電圧が印加されていても、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ａに既に書き込まれているデータ”１”はディスターブされることはない。もし、メモリセル２０ＣのＭＩＳＦＥＴがオン状態だとすると、メモリセル２０ＡのＭＦＳＦＥＴのドレイン電極には５Ｖの電圧が、第１のゲート電極ＢＧ１には０Ｖの電圧が印加されるため、メモリセル２０ＡのＭＦＳＦＥＴはオフ状態となり、既に書き込まれているデータ”１”が”０”に変わってしまうことになる。
　一方、選択された行に配置されたメモリセルのうち、ビット線ＢＬ２に接続されたメモリセル２０ＤのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２及びドレイン電極に０Ｖの電圧が印加されているため、オン状態になっている。しかしながら、ビット線ＢＬ２には０Ｖの電圧が印加されているため、既にデータの書き込みを終了したメモリセル２０Ｂにビット線ＢＬ２の電圧が到達しても、ＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ１には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ｂに書き込まれたデータ”０”はディスターブされることはない。
　次に、図２２（ａ）、（ｂ）を用いて、ビット線ＢＬ１、ＢＬ２に最も近い行に配列しているメモリセル２０Ｅ、２０Ｆにデータを書き込む動作を説明する。
　図１３（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｃ、２０ＤのＭＩＳＦＥＴの第２のゲート電極ＴＧ１、２に５Ｖの電圧を、選択行にあるメモリセル２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ３に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ０Ｖ及び５Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｃ、２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ１、２に０Ｖの電圧を、選択行にあるメモリセル２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３に５Ｖの電圧をそれぞれ印加する。
　このとき、選択行にあるメモリセル２０ＥのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ１の０Ｖの電圧がそのまま印加される。従って、メモリセル２０ＥのＭＦＳＦＥＴの第１のゲート電極ＢＧ３には５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転してオン状態になる。
　一方、選択行にあるメモリセル２０ＦのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ２の５Ｖの電圧がそのまま印加されるが、メモリセル２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３にも５Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は分極反転されず、オフ状態が維持される。
　すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＣＥは、データ”１”（ＭＦＳＦＥＴがオン状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｆにはデータ”０”（ＭＦＳＦＥＴがオフ状態）のデータがそれぞれ書き込まれたことになる。
　また、上述したのと同様に、選択された行に配置されたメモリセルのうち、ビット線ＢＬ２に接続されたメモリセル２０ＦのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２に０Ｖの電圧が、ドレイン電極に５Ｖの電圧が印加されているため、オフ状態になっている。従って、既にデータの書き込みを終了したメモリセル２０Ｂ、２０Ｄには、ビット線ＢＬ２の５Ｖの電圧は到達せず、ＭＦＳＦＥＴのドレイン電極には、ソース線ＳＬと同じ０Ｖの電圧が印加される。そのため、ＭＦＳＦＥＴの第１のゲート電極ＢＧ１、２に０Ｖの電圧が印加されていても、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ｂ、Ｄに書き込まれたデータはディスターブされることはない。
　一方、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＥのＭＩＳＦＥＴは、第２のゲート電極ＴＧ３及びドレイン電極に０Ｖの電圧が印加されているため、オン状態になっている。しかしながら、ビット線ＢＬ２には０Ｖの電圧が印加されているため、既にデータの書き込みを終了したメモリセル２０Ａ、２０Ｃにビット線ＢＬ２の電圧が到達しても、ＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ１、２には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ａ、２０Ｃに書き込まれたデータはディスターブされることはない。
　以上説明したように、行方向に接続された複数の半導体メモリセルへのデータ書き込みは、リセット動作を行った後、ソース線に近い行から、ビット線に近い行に順次行われる。その際、選択された行の各半導体メモリセルへデータを書き込むとき、ＭＦＳＦＥＴ（メモリ素子）の強誘電体膜の分極状態を、ＭＦＳＦＥＴをオフ状態にする書き込みを行う場合には、ＭＩＳＦＥＴ（選択スイッチング素子）をオフ状態にする。これにより、既にデータの書き込みを終了したメモリセルのＭＦＳＦＥＴには、強誘電体膜に電界が印加されないため、書き込まれたデータがディスターブされることはない。
　なお、本実施形態では、全ての半導体メモリセルのＭＦＳＦＥＴをオフ状態にするリセット動作を行った。この場合、「ＭＦＳＦＥＴをオフ状態にする書き込み」は、別の言い方をすれば、「リセット動作時のＭＦＳＦＥＴの分極状態を反転させない書き込み」と言うことができる。
　また、全ての半導体メモリセルのＭＦＳＦＥＴをオフ状態にするリセット動作を行った場合には、選択された行の各半導体メモリセルへのデータ書き込みの際、書き込み前の全ての半導体メモリセル、すなわち、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルのＭＩＳＦＥＴ（選択スイッチング素子）をオン状態にすることが好ましい。これにより、ビット線に印加された書き込み電圧を、選択された行にある半導体メモリセルまで到達させることができ、所定の書き込み動作を行うことができる。
　また、選択された行の各半導体メモリセルへのデータ書き込みの際、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルの第１のゲート電極には、リセット時に印加された電圧を印加することが好ましい。これにより、書き込み前の半導体メモリセルのＭＦＳＦＥＴには、強誘電体膜に電界が印加されないため、リセット動作時の状態を維持することができる。
　上記の実施形態では、半導体メモリセルのＭＩＳＦＥＴ（選択スイッチング素子）をノーマリオン型にしたが、この場合、ＭＩＳＦＥＴ及びビット線に印加する電圧を、０Ｖ及び５Ｖ（電圧の大きさは任意）の２種類のみで書き込み動作を行うことができるため、制御に必要な電位の数が削減され、回路構成を簡単にすることができる。勿論、ＭＩＳＦＥＴをノーマリオフ型にしても、ＭＩＳＦＥＴ及びビット線に所定の電圧を印加することによって、上記の書き込み動作を制御することはできる。
　また、ＭＦＳＦＥＴの駆動電圧と、ＭＩＳＦＥＴの駆動電圧とは等しくすることによっても、制御に必要な電位の数が削減され、回路構成を簡単にすることができる。
　（第３の実施形態の変形例）
　第３の実施形態では、全ての半導体メモリセルのＭＦＳＦＥＴをオフ状態にするリセット動作を行った。本変形例では、全ての半導体メモリセルのＭＦＳＦＥＴをオン状態にするリセット動作を行った場合の書き込み動作を説明する。なお、半導体メモリセルのレイアウトは、第３の実施形態の場合と同じである。また、第３の実施形態と共通する動作については、詳細な説明は省略する。
　まず、図２３（ａ）、（ｂ）を参照しながら、半導体メモリセル（以下では、単に「メモリセル」という）への書き込み動作を行う前のリセット動作を説明する。図２３（ａ）は、メモリセルのレイアウトを示した回路図で、図２３（ｂ）は、リセット動作のタイミングを示すタイムチャートである。
　図２３（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。ただし、選択トランジスタＳＢＬ１、ＳＢＬ２も、ＭＩＳＦＥＴと同様にノーマリオン型とすれば、パルス信号sel１の印加は不要である。そして、全てのメモリセルのＭＩＳＦＥＴの第２のゲート電極ＴＧ１～３、及びビット線ＢＬ１、ＢＬ２に０Ｖの電圧を印加する。これにより、全てのメモリセルのＭＩＳＦＥＴ（ＭＩＳＦＥＴはノーマリオン型）はオン状態になる。従って、全てのメモリセルのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ１、ＢＬ２の０Ｖの電圧が印加される。一方、全てのメモリセルのＭＦＳＦＥＴの第１のゲート電極ＢＧ１～３には、５Ｖの電圧を印加する。これにより、全てのＭＦＳＦＥＴはオン状態にリセットされる。
　次に、図２４（ａ）、（ｂ）を用いて、ソース線ＳＬに最も近い行に配列しているメモリセル２０Ａ、２０Ｂにデータを書き込む動作を説明する。
　図２４（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ｃ、２０Ｄ、２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ２、３に５Ｖの電圧を、選択行にあるメモリセル２０Ａ、２０ＢのＭＩＳＦＥＴの第２のゲート電極ＴＧ１に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ０Ｖ及び５Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ｃ、２０Ｄ、２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ２、３に５Ｖの電圧を、選択行にあるメモリセル２０Ａ、２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１に０Ｖの電圧をそれぞれ印加する。
　このとき、選択行にあるメモリセル２０ＡのＭＦＳＦＥＴのドレイン電極には、メモリセル２０Ｄ、２０ＦのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ１の０Ｖの電圧がそのまま印加されるが、メモリセル２０ＡのＭＦＳＦＥＴの第１のゲート電極ＢＧ１にも０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起こらず、オン状態が維持される。
　一方、選択行にあるメモリセル２０ＢのＭＦＳＦＥＴのドレイン電極には、メモリセル２０Ｃ、２０ＥのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ２の５Ｖの電圧がそのまま印加される。従って、メモリセル２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１には０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転されてオフ状態になる。
　すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ａには、データ”１”（ＭＦＳＦＥＴがオン状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｂにはデータ”０”（ＭＦＳＦＥＴがオフ状態）のデータがそれぞれ書き込まれたことになる。
　なお、書き込み前の非選択行にあるメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｃ、２０ＥのＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ２、３には５Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起きない。また、ビット線ＢＬ２に接続されたメモリセル２０Ｄ、２０ＦのＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ２、３には５Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜の分極反転は起きない。そのため、選択行にあるメモリセルへのデータの書き込み時に、非選択行にあるメモリセルのリセット状態は維持される。
　次に、図２５（ａ）、（ｂ）を用いて、ソース線ＳＬから二番目に近い行に配列しているメモリセル２０Ｃ、２０Ｄにデータを書き込む動作を説明する。
　図２５（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ１、３に５Ｖの電圧を、選択行にあるメモリセル２０Ｃ、２０ＤのＭＩＳＦＥＴの第２のゲート電極ＴＧ２に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ５Ｖ及び０Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセルのうち、既に書き込みを終了したメモリセル２０Ａ、２０ＢのＭＦＳＦＥＴの第１のゲート電極ＢＧ１には０Ｖの電圧を、書き込み前のメモリセル２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３には５Ｖの電圧をそれぞれ印加する。一方、選択行にあるメモリセル２０Ｃ、２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ２に０Ｖの電圧を印加する。
　このとき、選択行にあるメモリセル２０ＣのＭＦＳＦＥＴのドレイン電極には、メモリセル２０ＥのＭＩＳＦＥＴはオン状態であるため、ビット線ＢＬ１の５Ｖの電圧がそのまま印加される。従って。メモリセル２０ＣのＭＦＳＦＥＴの第１のゲート電極ＢＧ２には０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は反転してオフ状態となる。
　一方、選択行にあるメモリセル２０ＤのＭＦＳＦＥＴのドレイン電極には、メモリセル２０ＦのＭＩＳＦＥＴがオン状態であるため、ビット線ＢＬ２の０Ｖの電圧がそのまま印加されるが、メモリセル２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ２にも０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は分極反転されず、オン状態が維持される。
　すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｃには、データ”０”（ＭＦＳＦＥＴがオフ状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｄにはデータ”１”（ＭＦＳＦＥＴがオン状態）のデータがそれぞれ書き込まれたことになる。
　ところで、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＣのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２に０Ｖの電圧が、ドレイン電極に５Ｖの電圧が印加されているため、オフ状態になっている。従って、既にデータの書き込みを終了したメモリセル２０Ａには、ビット線ＢＬ１の５Ｖの電圧は到達せず、ＭＦＳＦＥＴのドレイン電極には、ソース線ＳＬと同じ０Ｖの電圧が印加される。そのため、ＭＦＳＦＥＴの第１のゲート電極ＢＧ１に０Ｖの電圧が印加されていても、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ａに書き込まれたデータ”１”はディスターブされることはない。
　一方、選択された行に配置されたメモリセルのうち、ビット線ＢＬ２に接続されたメモリセル２０ＤのＭＩＳＦＥＴは、第２のゲート電極ＴＧ２及びドレイン電極に０Ｖの電圧が印加されているため、オン状態になっている。しかしながら、ビット線ＢＬ２には０Ｖの電圧が印加されているため、既にデータの書き込みを終了したメモリセル２０Ｂにビット線ＢＬ２の電圧が到達しても、ＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ１には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ｂに書き込まれたデータ”０”はディスターブされることはない。
　次に、図２６（ａ）、（ｂ）を用いて、ビット線ＢＬ１、ＢＬ２に最も近い行に配列しているメモリセル２０Ｅ、２０Ｆにデータを書き込む動作を説明する。
　図２６（ｂ）に示すように、パルス信号sel１を印加して、選択トランジスタＳＢＬ１、ＳＢＬ２をオンする。また、パルス信号sel２を印加して、選択トランジスタＳＳＬ１、ＳＳＬ２をオンする。そして、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｃ、２０ＤのＭＩＳＦＥＴの第２のゲート電極ＴＧ１、２に５Ｖの電圧を、選択行にあるメモリセル２０Ｅ、２０ＦのＭＩＳＦＥＴの第２のゲート電極ＴＧ３に０Ｖの電圧をそれぞれ印加する。そして、ビット線ＢＬ１及びＢＬ２には、それぞれ０Ｖ及び５Ｖの書き込み電圧を印加する。次いで、非選択行にあるメモリセル２０Ａ、２０Ｂ、２０Ｃ、２０ＤのＭＦＳＦＥＴの第１のゲート電極ＢＧ１、２に０Ｖの電圧を、選択行にあるメモリセル２０Ｅ、２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３に０Ｖの電圧をそれぞれ印加する。
　このとき、選択行にあるメモリセル２０ＥのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ２の０Ｖの電圧がそのまま印加されるが、メモリセル２０ＥのＭＦＳＦＥＴの第１のゲート電極ＢＧ３にも０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜は分極反転されず、オン状態が維持される。
　一方、選択行にあるメモリセル２０ＦのＭＦＳＦＥＴのドレイン電極には、ビット線ＢＬ１の５Ｖの電圧がそのまま印加される。従って、メモリセル２０ＦのＭＦＳＦＥＴの第１のゲート電極ＢＧ３には０Ｖの電圧が印加されているため、ＭＦＳＦＥＴの強誘電体膜の分極は反転してオフ状態になる。
　すなわち、上記の書き込み動作によって、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０Ｅは、データ”１”（ＭＦＳＦＥＴがオン状態）のデータが、また、ビット線ＢＬ２に接続されたメモリセル２０Ｆにはデータ”０”（ＭＦＳＦＥＴがオフ状態）のデータがそれぞれ書き込まれたことになる。
　また、選択された行に配置されたメモリセルのうち、ビット線ＢＬ２に接続されたメモリセル２０ＦのＭＩＳＦＥＴは、第２のゲート電極ＴＧ３に０Ｖの電圧が、ドレイン電極に５Ｖの電圧が印加されているため、オフ状態になっている。従って、既にデータの書き込みを終了したメモリセル２０Ｂ、２０Ｄには、ビット線ＢＬ２の５Ｖの電圧は到達せず、ＭＦＳＦＥＴのドレイン電極には、ソース線ＳＬと同じ０Ｖの電圧が印加される。そのため、ＭＦＳＦＥＴの第１のゲート電極ＢＧ１、２に０Ｖの電圧が印加されていても、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ｂ、２０Ｄに書き込まれたデータはディスターブされることはない。
　一方、選択された行に配置されたメモリセルのうち、ビット線ＢＬ１に接続されたメモリセル２０ＥのＭＩＳＦＥＴは、第２のゲート電極ＴＧ３及びドレイン電極に０Ｖの電圧が印加されているため、オン状態になっている。しかしながら、ビット線ＢＬ１には０Ｖの電圧が印加されているため、既にデータの書き込みを終了したメモリセル２０Ａ、２０Ｃにビット線ＢＬ１の電圧が到達しても、ＭＦＳＦＥＴのドレイン電極及び第１のゲート電極ＢＧ１、２には０Ｖの電圧が印加されるため、ＭＦＳＦＥＴの強誘電体膜には電界が印加されない。つまり、メモリセル２０Ａ、２０Ｃに書き込まれたデータはディスターブされることはない。
　以上説明したように、行方向に接続された複数のメモリセルへのデータ書き込みは、リセット動作を行った後、ソース線ＳＬに近い行から、ビット線に近い行に順次行われる。その際、選択された行の各半導体メモリセルへデータを書き込むとき、ＭＦＳＦＥＴ（メモリ素子）の強誘電体膜の分極状態を、ＭＦＳＦＥＴをオフ状態にする書き込みを行う場合には、ＭＩＳＦＥＴ（選択スイッチング素子）をオフ状態にする。これにより、既にデータの書き込みを終了したメモリセルのＭＦＳＦＥＴには、強誘電体膜に電界が印加されないため、書き込まれたデータがディスターブされることはない。
　なお、本実施形態では、全ての半導体メモリセルのＭＦＳＦＥＴをオン状態にするリセット動作を行った。この場合、「ＭＦＳＦＥＴをオフ状態にする書き込み」は、別の言い方をすれば、「リセット動作時のＭＦＳＦＥＴの分極状態を反転させる書き込み」と言うことができる。
　また、全ての半導体メモリセルのＭＦＳＦＥＴをオン状態にするリセット動作を行った場合においても、ＭＦＳＦＥＴをオフ状態にするリセット動作を行った場合と同様に、選択された行の各半導体メモリセルへのデータ書き込みの際、書き込み前の全ての半導体メモリセル、すなわち、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルのＭＩＳＦＥＴ（選択スイッチング素子）をオン状態にすることが好ましい。これにより、ビット線に印加された書き込み電圧を、選択された行にある半導体メモリセルまで到達させることができ、所定の書き込み動作を行うことができる。
　また、選択された行の各半導体メモリセルへのデータ書き込みの際、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルの第１のゲート電極には、リセット時に印加された電圧を印加することが好ましい。これにより、書き込み前の半導体メモリセルのＭＦＳＦＥＴには、強誘電体膜に電界が印加されないため、リセット動作時の状態を維持することができる。
　なお、本実施形態においては、負電圧もしくはここに挙げた電圧以外を用いた場合でも、全てのメモリ素子の強誘電体膜の分極を同一方向に揃えるリセット動作を行った後、ソース線に近い行から順次行われ、メモリ素子の強誘電体膜の分極状態を、ＭＦＳＦＥＴをオフ状態にする書き込みを行う場合に、ＭＩＳＦＥＴをオフ状態にすることで同様の効果を得ることができる。
　以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態では、ソース、ドレイン電極１５ｓ、１５ｄは、半導体膜１４と常誘電体膜１６との間に配置したが、半導体膜１４と強誘電体膜１３との間に配置してもよい。
　また、上記実施形態では、基板１１にＳＴＯ基板やＳｉ基板を用いたが、例えば、シリコン基板上に絶縁膜を形成したものや、サファイア、ランタン・アルミ酸化物（ＬａＡｌＯ３）からなる基板を用いてもよい。また、強誘電体膜１３にＰＺＴ膜を用いたが、例えば、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４－ｘＬａｘＴｉ３Ｏ１２等を用いてもよい。また、チャネル層となる半導体膜１４にＺｎＯ膜を用いたが、例えば、ＷＯ３、ＩＴＯ（ＩｎＯ－ＳｎＯ）、ＩＧＺＯ（ＩｎＧａＯ３（ＺｎＯ）５）、ＳＴＯ、ＬＳＣＯ（Ｌａ２－ｘＳｒｘＣｕＯ４）、ＬＣＭＯ（Ｌａ１－ｘＣａｘＭｎＯ３）、ＰＣＭＯ（Ｐｒ１－ｘＣａｘＭｎＯ３）等の、透明なもの、超伝導を示すもの、モット転移を示すものを含む酸化物半導体、あるいは窒化インジウム（ＩｎＮ）、窒化ガリウム（ＧａＮ）などの窒化物半導体などを用いてもよい。また、常誘電体膜１６にＳｉＮ膜を用いたが、例えば、酸化マグネシウム膜（ＭｇＯ）、マグネシウムを添加したＺｎＯ膜（ＭｇｘＺｎ１－ｘＯ）、窒化アルミニウム（ＡｌＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜などを用いてもよい。また、各電極には、ＩＴＯ、ＺｉＴＯ（Ｚｎ－Ｉｎ－Ｓｎ－Ｏ）なども使用することができる。
　また、上記第２の実施形態では、第１のゲート電極１２を、ＳＲＯ膜／Ｐｔ膜／Ｔｉ膜の積層膜で構成することにより、ＭＩＳＦＥＴをノーマリオン型の電界効果トランジスタにしたが、これに限らず、例えば、ＭＩＳＦＥＴのゲート絶縁膜１６に欠陥を導入したり、ゲート絶縁膜１６を電荷トラップ層を含む層（例えば、ＳＯＮＯＳ；silicon oxide nitride oxide semiconductor）で構成したり、あるいは、第２のゲート電極１７の仕事関数を制御することによって、ＭＩＳＦＥＴをノーマリオン型にすることができる。
　また、上記第３の実施形態では、ＭＩＳＦＥＴ、ＭＦＳＦＥＴ、ビット線に印加する電圧は、０Ｖまたは５Ｖとしたが、これに限らず、上記に説明した動作を行う範囲において、他の電圧（負電圧も含む）にしてもよい。
　本発明は、セルサイズが小さく、データの書き込み、読み出し動作の制御性に優れた半導体メモリセル、あるいは、駆動時におけるディスターブ発生のない低消費電力の半導体記憶装置に有用である。
　１１　　　基板 
　１２　　　第１のゲート電極 
　１３　　　ゲート絶縁膜（強誘電体膜） 
　１４　　　半導体膜（チャネル層） 
　１５ｓ、１５ｄ　　　ソース・ドレイン電極 
　１６　　　ゲート絶縁膜（常誘電体膜） 
　１７　　　第２のゲート電極 
　２０　　　半導体メモリセル 
　２１　　　第１の電界効果トランジスタ（メモリ素子）
　２２　　　第２の電界効果トランジスタ（選択スイッチング素子） 
　５０　　　半導体メモリセル 
　５１、５２　　　選択トランジスタ 
　６１　　　メモリブロック 
　６２　　　ソース線 
　７１、７２　　半導体メモリセル

Claims (22)

  1. 　ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、
    　ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子と
    を備えた半導体メモリセルであって、
    　前記強誘電体膜と前記常誘電体膜とは、化合物半導体からなる半導体膜を介して積層されており、
    　前記強誘電体膜側に、前記第１の電界効果トランジスタの第１のゲート電極が形成され、
    　前記常誘電体膜側に、前記第１のゲート電極に対向して、前記第２の電界効果トランジスタの第２のゲート電極が形成されており、
    　前記半導体膜は、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの共通のチャネル層を構成している、半導体メモリセル。
  2. 　前記半導体膜のチャネル抵抗は、前記強誘電体膜の分極状態と、前記第２のゲート電極に印加される電圧とによって、独立に制御される、請求項１に記載の半導体メモリセル
  3. 　前記半導体膜は、同一導電型の化合物半導体からなる、請求項１に記載の半導体メモリセル。
  4. 　前記半導体膜は、酸化物半導体または窒化物半導体からなる、請求項１に記載の半導体メモリセル。
  5. 　前記半導体膜中のキャリアは、電子または正孔のみである、請求項１に記載の半導体メモリセル。
  6. 　前記強誘電体膜の容量と前記常誘電体膜の容量とは、略同一の大きさである、請求項１に記載の半導体メモリセル。
  7. 　前記メモリ素子に書き込まれたデータの読み出しは、
    　　前記第２のゲート電極に所定の電圧を印加して、前記選択スイッチング素子をオフ状態にし、
    　　前記強誘電体膜の分極状態に応じて前記チャネル層を流れる電流を検出することによって行われる、請求項１に記載の半導体メモリセル。
  8. 　前記第１及び第２のゲート電極を挟んで、前記半導体膜上に、前記第１及び第２の電界効果トランジスタに共通のソース・ドレイン電極が形成されている、請求項１に記載の半導体メモリセル。
  9. 　請求項１に記載の半導体メモリセルの製造方法であって、
    　基板上に第１のゲート電極を形成する工程と、
    　前記基板上に、前記第１のゲート電極を覆うように、強誘電体膜及び化合物半導体からなる半導体膜を連続して形成する工程と、
    　前記半導体膜上に、常誘電体膜を形成する工程と、
    　前記常誘電体膜上に、前記第１のゲート電極に対向した位置に第２のゲート電極を形成する工程と
    を含む、半導体メモリセルの製造方法。
  10. 　請求項１に記載の半導体メモリセルが複数個直列に接続されている、半導体記憶装置。
  11. 　前記第２の電界効果トランジスタはノーマリオン型である、請求項１０に記載の半導体記憶装置。
  12. 　選択された半導体メモリセルへのデータ書き込みは、該半導体メモリセルの第１のゲート電極に所定の電圧を印加して、強誘電体膜の分極状態を変化させることによって行われる、請求項１１に記載の半導体記憶装置。
  13. 　複数の半導体メモリセルがアレイ状に配列された半導体記憶装置であって、
    　前記半導体メモリセルは、
    　　ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子とが並列に接続された構成をなし、
    　列方向に接続された前記複数の半導体メモリセルの一端にある半導体メモリセルは、接地電位のソース線に、他端にある半導体メモリセルは、書き込み電圧が印加されるビット線に、それぞれ接続されており、
    　行方向に接続された前記複数の半導体メモリセルへのデータ書き込みは、
    　　全ての前記半導体メモリセルにおける前記メモリ素子の強誘電体膜の分極を同一の方向に揃えるリセット動作を行った後、前記ソース線に近い行から、前記ビット線に近い行に順次行われ、
    　選択された行の前記各半導体メモリセルへのデータ書き込みの際、前記メモリ素子の強誘電体膜の分極状態を、前記第１の電界効果トランジスタをオフ状態にする書き込みを行う場合、前記選択スイッチング素子をオフ状態にする、半導体記憶装置。
  14. 　前記強誘電体膜と前記常誘電体膜とは、化合物半導体からなる半導体膜を介して積層されており、
    　前記強誘電体膜側に、前記第１の電界効果トランジスタの第１のゲート電極が形成され、前記常誘電体膜側に、前記第１のゲート電極に対向して、前記第２の電界効果トランジスタの第２のゲート電極が形成されており、
    　前記半導体膜は、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの共通のチャネル層を構成している、請求項１３に記載の半導体記憶装置。
  15. 　前記リセット動作において、全ての前記半導体メモリセルにおける前記第１の電界効果トランジスタはオフ状態にされる、請求項１３に記載の半導体記憶装置。
  16. 　選択された行の前記各半導体メモリセルへのデータ書き込みの際、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルの選択スイッチング素子をオン状態にする、請求項１５に記載の半導体記憶装置。
  17. 　選択された行の前記各半導体メモリセルへのデータ書き込みの際、選択された行よりもソース線に近い側にある全ての行の半導体メモリセルの選択スイッチング素子をオン状態にする、請求項１５に記載の半導体記憶装置。
  18. 　選択された行の前記各半導体メモリセルへのデータ書き込みの際、選択された行よりもビット線に近い側にある全ての行の半導体メモリセルの第１のゲート電極には、リセット時に印加された電圧が印加される、請求項１３に記載の半導体記憶装置。
  19. 　前記第２の電界効果トランジスタは、ノーマリオン型である、請求項１３に記載の半導体記憶装置。
  20. 　前記半導体膜のチャネル抵抗は、前記第１のゲート電極に印加される電圧と、前記第２のゲート電極に印加される電圧とによって、独立に制御される、請求項１４に記載の半導体記憶装置。
  21. 　前記リセット動作は、全ての前記半導体メモリセルの前記選択スイッチング素子をオン状態にするとともに、全ての前記ビット線に第１の電圧を印加し、全ての半導体メモリセルの前記第１のゲート電極に第２の電圧を印加することによって行われる、請求項１３に記載の半導体記憶装置。
  22. 　前記第１の電界効果トランジスタの駆動電圧と、前記第２の電界効果トランジスタの駆動電圧とは等しい、請求項１３に記載の半導体記憶装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012033106A1 (ja) * 2010-09-10 2012-03-15 独立行政法人科学技術振興機構 メモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法
WO2012036001A1 (en) * 2010-09-13 2012-03-22 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP2012114422A (ja) * 2010-11-05 2012-06-14 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体記憶装置
JP2012160721A (ja) * 2011-01-13 2012-08-23 Semiconductor Energy Lab Co Ltd 記憶装置
WO2013011600A1 (ja) * 2011-07-15 2013-01-24 パナソニック株式会社 半導体記憶装置を駆動する方法
US9990965B2 (en) 2011-12-15 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Storage device
WO2021024598A1 (ja) * 2019-08-08 2021-02-11 国立研究開発法人科学技術振興機構 不揮発性記憶装置及びその動作方法
WO2025248409A1 (ja) * 2024-05-31 2025-12-04 株式会社半導体エネルギー研究所 記憶装置、記憶装置の駆動方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5899519B2 (ja) * 2009-11-05 2016-04-06 パナソニックＩｐマネジメント株式会社 固体撮像装置
KR101774933B1 (ko) * 2010-03-02 2017-09-06 삼성전자 주식회사 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법
CN102742163B (zh) * 2010-03-10 2014-12-03 松下电器产业株式会社 驱动非易失性逻辑电路作为“异”电路的方法
JP4837149B1 (ja) * 2010-05-11 2011-12-14 パナソニック株式会社 不揮発論理回路を駆動する方法
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9601178B2 (en) 2011-01-26 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
TWI669824B (zh) 2013-05-16 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI624936B (zh) 2013-06-05 2018-05-21 半導體能源研究所股份有限公司 顯示裝置
CN107305897B (zh) * 2016-04-15 2019-11-08 东南大学 一种双栅结构的铁电型InGaZnO非易失性存储器
CN107301879B (zh) * 2016-04-15 2020-06-02 东南大学 一种阈值电压可调的薄膜晶体管作为非易失性存储器的用途
CN106409845B (zh) * 2016-12-01 2023-10-20 合肥京东方光电科技有限公司 开关元件及其制备方法、阵列基板以及显示装置
WO2018125122A1 (en) * 2016-12-29 2018-07-05 Intel Corporation Ferroelectric field-effect transistor devices having a top gate and a bottom gate
US10102898B2 (en) 2016-12-30 2018-10-16 Qualcomm Incorporated Ferroelectric-modulated Schottky non-volatile memory
US10163933B1 (en) * 2017-08-14 2018-12-25 Globalfoundries Inc. Ferro-FET device with buried buffer/ferroelectric layer stack
KR102606923B1 (ko) * 2018-06-21 2023-11-27 삼성디스플레이 주식회사 표시장치
KR102575476B1 (ko) 2018-07-11 2023-09-07 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법, 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
CN110232440B (zh) * 2019-06-11 2021-06-04 北京大学 基于铁电晶体管的脉冲神经元电路
US10978482B2 (en) * 2019-06-28 2021-04-13 Sandisk Technologies Llc Ferroelectric memory device with select gate transistor and method of forming the same
KR102840448B1 (ko) * 2019-12-18 2025-07-29 삼성전자주식회사 비휘발성 메모리 소자 및 이를 포함한 비휘발성 메모리 장치
TWI773307B (zh) * 2020-05-28 2022-08-01 台灣積體電路製造股份有限公司 記憶體電路及寫入方法
US11114465B1 (en) * 2020-07-09 2021-09-07 Taiwan Semiconductor Manufacturing Company Ltd. Memory device, semiconductor device and associated method
CN112466952A (zh) * 2020-11-27 2021-03-09 复旦大学 半导体器件及制造方法
US20220199631A1 (en) * 2020-12-22 2022-06-23 Advanced Nanoscale Devices Ferroelectric semiconducting floating gate field-effect transistor
US11527647B2 (en) * 2020-12-31 2022-12-13 International Business Machines Corporation Field effect transistor (FET) devices
US11508755B2 (en) * 2021-02-25 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked ferroelectric structure
TWI792545B (zh) * 2021-09-09 2023-02-11 力晶積成電子製造股份有限公司 基於氧化物半導體的鐵電記憶體
US11646376B2 (en) * 2021-09-20 2023-05-09 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US12289890B2 (en) * 2022-08-11 2025-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating transistor structure
CN119893981A (zh) * 2023-10-24 2025-04-25 北京超弦存储器研究院 一种存储器及其访问方法、电子设备

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161854A (ja) * 1993-12-09 1995-06-23 Sony Corp 不揮発性メモリ
JPH08335645A (ja) * 1995-06-08 1996-12-17 Mitsubishi Electric Corp 半導体装置とその制御方法
JPH0997851A (ja) * 1995-07-27 1997-04-08 Sony Corp 不揮発性半導体メモリ装置
GB2367424A (en) * 2000-09-29 2002-04-03 Seiko Epson Corp Non volatile ferroelectric memory device
JP2006190933A (ja) * 2004-12-29 2006-07-20 Hynix Semiconductor Inc 不揮発性強誘電体メモリ装置
JP2008091492A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体記憶装置
JP2008166486A (ja) * 2006-12-28 2008-07-17 Matsushita Electric Ind Co Ltd 半導体記憶素子
JP2008270313A (ja) * 2007-04-17 2008-11-06 Matsushita Electric Ind Co Ltd 半導体記憶素子
JP2009164473A (ja) * 2008-01-09 2009-07-23 Panasonic Corp 半導体メモリセル及びそれを用いた半導体メモリアレイ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3176114B2 (ja) 1992-01-27 2001-06-11 ローム株式会社 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法
US5345414A (en) 1992-01-27 1994-09-06 Rohm Co., Ltd. Semiconductor memory device having ferroelectric film
JP3222569B2 (ja) 1992-09-11 2001-10-29 旭化成株式会社 半導体記憶素子
US5248564A (en) 1992-12-09 1993-09-28 Bell Communications Research, Inc. C-axis perovskite thin films grown on silicon dioxide
US5541870A (en) * 1994-10-28 1996-07-30 Symetrix Corporation Ferroelectric memory and non-volatile memory cell for same
US6054734A (en) 1996-07-26 2000-04-25 Sony Corporation Non-volatile memory cell having dual gate electrodes
US6225655B1 (en) * 1996-10-25 2001-05-01 Texas Instruments Incorporated Ferroelectric transistors using thin film semiconductor gate electrodes
US5981970A (en) * 1997-03-25 1999-11-09 International Business Machines Corporation Thin-film field-effect transistor with organic semiconductor requiring low operating voltages
US6532165B1 (en) * 1999-05-31 2003-03-11 Sony Corporation Nonvolatile semiconductor memory and driving method thereof
JP2000340759A (ja) 1999-05-31 2000-12-08 Sony Corp 不揮発性半導体メモリおよびその駆動方法
JP4859333B2 (ja) 2002-03-25 2012-01-25 セイコーエプソン株式会社 電子デバイス用基板の製造方法
JP2004319651A (ja) * 2003-04-14 2004-11-11 Seiko Epson Corp メモリの素子及びその製造方法
JP2008263019A (ja) 2007-04-11 2008-10-30 Matsushita Electric Ind Co Ltd 半導体メモリセル及びその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161854A (ja) * 1993-12-09 1995-06-23 Sony Corp 不揮発性メモリ
JPH08335645A (ja) * 1995-06-08 1996-12-17 Mitsubishi Electric Corp 半導体装置とその制御方法
JPH0997851A (ja) * 1995-07-27 1997-04-08 Sony Corp 不揮発性半導体メモリ装置
GB2367424A (en) * 2000-09-29 2002-04-03 Seiko Epson Corp Non volatile ferroelectric memory device
JP2006190933A (ja) * 2004-12-29 2006-07-20 Hynix Semiconductor Inc 不揮発性強誘電体メモリ装置
JP2008091492A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体記憶装置
JP2008166486A (ja) * 2006-12-28 2008-07-17 Matsushita Electric Ind Co Ltd 半導体記憶素子
JP2008270313A (ja) * 2007-04-17 2008-11-06 Matsushita Electric Ind Co Ltd 半導体記憶素子
JP2009164473A (ja) * 2008-01-09 2009-07-23 Panasonic Corp 半導体メモリセル及びそれを用いた半導体メモリアレイ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
T.FUKUSHIMA ET AL.: "Electrical Characteristics of Controlled-Polarization-Type Ferroelectric- Gate Field-Effect Transistor", JAPANESE JOURNAL OF APPLIED PHYSICS, vol. 47, no. 12, 19 December 2008 (2008-12-19), pages 8874 - 8879 *

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012033106A1 (ja) * 2010-09-10 2012-03-15 独立行政法人科学技術振興機構 メモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法
US9042161B2 (en) 2010-09-13 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
WO2012036001A1 (en) * 2010-09-13 2012-03-22 Semiconductor Energy Laboratory Co., Ltd. Memory device
US9263116B2 (en) 2010-09-13 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP2012114422A (ja) * 2010-11-05 2012-06-14 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体記憶装置
JP2012160721A (ja) * 2011-01-13 2012-08-23 Semiconductor Energy Lab Co Ltd 記憶装置
WO2013011600A1 (ja) * 2011-07-15 2013-01-24 パナソニック株式会社 半導体記憶装置を駆動する方法
US8724368B2 (en) 2011-07-15 2014-05-13 Panasonic Corporation Method for driving semiconductor memory device
CN103493140A (zh) * 2011-07-15 2014-01-01 松下电器产业株式会社 驱动半导体存储装置的方法
JP5158295B1 (ja) * 2011-07-15 2013-03-06 パナソニック株式会社 半導体記憶装置を駆動する方法
US9990965B2 (en) 2011-12-15 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Storage device
WO2021024598A1 (ja) * 2019-08-08 2021-02-11 国立研究開発法人科学技術振興機構 不揮発性記憶装置及びその動作方法
JPWO2021024598A1 (ja) * 2019-08-08 2021-02-11
KR20220034890A (ko) * 2019-08-08 2022-03-18 재팬 사이언스 앤드 테크놀로지 에이전시 비휘발성 기억 장치 및 그 동작 방법
US11765907B2 (en) 2019-08-08 2023-09-19 Japan Science And Technology Agency Ferroelectric memory device and operation method thereof
JP7360203B2 (ja) 2019-08-08 2023-10-13 国立研究開発法人科学技術振興機構 不揮発性記憶装置及びその動作方法
KR102711681B1 (ko) * 2019-08-08 2024-09-30 재팬 사이언스 앤드 테크놀로지 에이전시 비휘발성 기억 장치 및 그 동작 방법
WO2025248409A1 (ja) * 2024-05-31 2025-12-04 株式会社半導体エネルギー研究所 記憶装置、記憶装置の駆動方法

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