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WO2025248409A1 - 記憶装置、記憶装置の駆動方法 - Google Patents

記憶装置、記憶装置の駆動方法

Info

Publication number
WO2025248409A1
WO2025248409A1 PCT/IB2025/055397 IB2025055397W WO2025248409A1 WO 2025248409 A1 WO2025248409 A1 WO 2025248409A1 IB 2025055397 W IB2025055397 W IB 2025055397W WO 2025248409 A1 WO2025248409 A1 WO 2025248409A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
wiring
potential
insulating layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/IB2025/055397
Other languages
English (en)
French (fr)
Inventor
太田将志
齋藤暁
松嵜隆徳
八窪裕人
山崎舜平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of WO2025248409A1 publication Critical patent/WO2025248409A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs

Definitions

  • One aspect of the present invention relates to a storage device and a method for driving the storage device.
  • one aspect of the present invention is not limited to the above-mentioned technical fields.
  • the technical fields of the inventions disclosed in this specification relate to products, methods, or manufacturing methods.
  • one aspect of the present invention relates to processes, machines, manufactures, or compositions of matter.
  • examples of technical fields relating to one embodiment of the present invention include semiconductor devices, display devices, liquid crystal display devices, light-emitting devices, power storage devices, imaging devices, memory devices, signal processing devices, processors, electronic devices, systems, driving methods thereof, manufacturing methods thereof, inspection methods thereof, and methods of using thereof.
  • LSIs Large Scale Integration
  • CPUs Central Processing Units
  • memory storage devices
  • DRAM Dynamic Random Access Memory
  • SRAM Static Random Access Memory
  • flash memory volatile memory
  • Non-Patent Document 1 research and development of memories using ferroelectrics is being actively conducted. Also, for next-generation ferroelectric memories, research related to hafnium oxide is also being actively conducted, such as research on ferroelectric HfO2 -based materials (Non-Patent Document 2), research on the ferroelectricity of hafnium oxide thin films (Non-Patent Document 3), research on the ferroelectricity of HfO2 thin films (Non-Patent Document 4), and demonstration of integration of FeRAM and CMOS using ferroelectric Hf0.5Zr0.5O2 (Non - Patent Document 5).
  • FeFETs Ferroelectric Field Effect Transistors
  • FeFETs use a ferroelectric material for the gate insulating layer.
  • FeFETs use gate voltage to control the polarization direction of the ferroelectric gate insulating layer, thereby changing the threshold voltage of the transistor.
  • One FeFET can function as one memory element, making it easy to create memory elements that occupy a small area.
  • the FeFET when reading data stored in the FeFET, the FeFET is switched between on and off states. Switching between on and off states is performed by the gate voltage, so repeated on and off states can change the direction of polarization in the gate insulating layer, which is a ferroelectric material, raising concerns that this could reduce reliability.
  • One object of one embodiment of the present invention is to provide a memory device that occupies a small area. Another object is to provide a memory device that is highly reliable. Another object is to provide a memory device that consumes low power. Another object is to provide a memory device that has a large storage capacity. Another object is to provide a novel memory device. Another object is to provide a novel method for driving a memory device.
  • problems associated with one aspect of the present invention are not limited to those listed above.
  • the problems listed above do not preclude the existence of other problems.
  • other problems are problems not mentioned in this section, which will be described below. Problems not mentioned in this section can be derived by a person skilled in the art from the description in the specification or drawings, etc., and can be extracted as appropriate from these descriptions.
  • one aspect of the present invention does not necessarily solve all of the problems listed above and other problems.
  • One aspect of the present invention solves at least one of the problems listed above and other problems.
  • One embodiment of the present invention is a memory device having a plurality of transistors arranged in a matrix of m rows and n columns (m and n are each an integer of 2 or greater), m wirings WL, m wirings SL, n wirings BL, and n wirings PL, wherein a gate of a transistor arranged in an i-th row and j-th column (i is an integer of 1 to m, j is an integer of 1 to n) is electrically connected to the i-th wiring WL, one of a source or a drain of a transistor arranged in an i-th row and j-th column is electrically connected to the j-th wiring BL, the other of a source or a drain of a transistor arranged in an i-th row and j-th column is electrically connected to the i-th wiring SL, and a back gate of a transistor arranged in an i-th row and j-th column is electrically connected to the j-
  • Each of the multiple transistors preferably contains indium and oxygen in the semiconductor layer in which the channel is formed.
  • the gate insulating layer preferably contains silicon and oxygen.
  • the back gate insulating layer preferably contains hafnium or zirconium, or both, and oxygen.
  • Another aspect of the present invention is a method for driving a memory device having a plurality of transistors arranged in a matrix of m rows and n columns, m wirings WL, m wirings SL, n wirings BL, and n wirings PL, wherein the gate of the transistor arranged in the i-th row and j-th column is electrically connected to the i-th wiring WL, one of the source or drain of the transistor arranged in the i-th row and j-th column is electrically connected to the j-th wiring BL, the other of the source or drain of the transistor arranged in the i-th row and j-th column is electrically connected to the i-th wiring SL, and the back gate of the transistor arranged in the i-th row and j-th column is electrically connected to the j-th wiring PL, and each of the plurality of transistors has a paraelectric gate insulating layer and a ferroelectric back gate insulating layer, and wherein a
  • Another embodiment of the present invention is a method for driving a memory device described in (2), in which a potential V0 is supplied to the i-th wiring SL, a potential VBL that is higher than the potential V0 is supplied to the j-th wiring BL, and then a potential VR is supplied to the i-th wiring WL, a current value flowing through the j-th wiring BL is measured, and data stored in a transistor arranged in the i-th row and j-th column is read.
  • One embodiment of the present invention can provide a memory device with a small footprint. Or a highly reliable memory device. Or a memory device with low power consumption. Or a memory device with a large storage capacity. Or a novel memory device. Or a novel method for driving a memory device.
  • one embodiment of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects. Therefore, one embodiment of the present invention may not have the effects listed above.
  • other effects are effects not mentioned in this section, but are described below. Those skilled in the art can derive these other effects from the description in the specification or drawings, and can be extracted from these descriptions as appropriate.
  • One embodiment of the present invention has at least one of the effects listed above and other effects.
  • FIG. 1A to 1C illustrate structural examples of a transistor according to one embodiment of the present invention
  • FIG. 1D is an equivalent circuit diagram of a transistor according to one embodiment of the present invention
  • Fig. 2A is a diagram showing an example of the hysteresis characteristic of a ferroelectric material
  • Fig. 2B and Fig. 2C are diagrams for explaining the remanent polarization of a ferroelectric capacitor
  • 3A and 3B are diagrams illustrating remanent polarization of a transistor according to one embodiment of the present invention
  • FIG. 3C is a diagram illustrating Id-Vg characteristics of the transistor
  • 4A to 4C illustrate structural examples of a transistor according to one embodiment of the present invention
  • FIG. 4D is an equivalent circuit diagram of a transistor according to one embodiment of the present invention.
  • 5A to 5C illustrate structural examples of a transistor according to one embodiment of the present invention
  • FIG. 5D is an equivalent circuit diagram of a transistor according to one embodiment of the present invention.
  • FIG. 6 is a circuit diagram illustrating an example of a memory cell array.
  • FIG. 7 is a timing chart illustrating an example of the operation of the memory cell array.
  • 8A and 8B are circuit diagrams illustrating an example of the operation of the memory cell array.
  • 9A and 9B are circuit diagrams illustrating an example of the operation of the memory cell array.
  • 10A1 to 10A7 and 10B1 to 10B6 are diagrams for explaining electrical connections.
  • FIG. 11A and 11B are diagrams illustrating the carrier concentration dependence of Hall mobility
  • Fig. 11C is a cross-sectional view illustrating an indium oxide film
  • Fig. 12A is a block diagram illustrating an example of the configuration of a storage device
  • Figs. 12B and 12C are perspective views illustrating an example of the configuration of a storage device.
  • FIG. 13 is a cross-sectional view illustrating an example of the configuration of a storage device.
  • FIG. 14 is a block diagram illustrating the CPU.
  • 15A and 15B are perspective views of the semiconductor device.
  • 16A and 16B are perspective views of the semiconductor device.
  • FIG. 17 is a conceptual diagram illustrating the hierarchy of a storage device.
  • 18A and 18B show examples of the configuration of electronic components.
  • 19A to 19C show examples of the configuration of a mainframe computer.
  • Fig. 20A is a configuration example of space equipment
  • Fig. 20B is a configuration example of a storage system.
  • a semiconductor device refers to any device that can function by utilizing the characteristics of semiconductors. Therefore, a semiconductor device is a device that utilizes the characteristics of semiconductors, and refers to a circuit including a semiconductor element, a device having such a circuit, etc. Transistors and diodes are also examples of semiconductor devices. For example, integrated circuits, chips equipped with integrated circuits, and electronic components with chips housed in packages are also examples of semiconductor devices. Furthermore, memory devices, display devices, light-emitting devices, lighting devices, electronic devices, etc. may themselves be semiconductor devices and may also include semiconductor devices.
  • the position, size, range, etc. of each component shown in the drawings, etc. may not represent the actual position, size, range, etc. Therefore, the disclosed invention is not necessarily limited to the position, size, range, etc. disclosed in the drawings, etc.
  • layers and resist masks may be unintentionally reduced by processes such as etching, but this may be omitted from the description in order to facilitate understanding of the invention.
  • ordinal numbers such as “first” and “second” are used to avoid confusion between components, and do not indicate any order or ranking, such as the order of processes or stacking. Furthermore, even if a term does not have an ordinal number in this specification, ordinal numbers may be used in the claims to avoid confusion between components. Furthermore, the ordinal numbers used in this specification may differ from those used in the claims. Furthermore, even if a term has an ordinal number in this specification, ordinal numbers may be omitted in the claims.
  • electrode may be used as part of “wiring,” and vice versa.
  • the terms “electrode” and “wiring” include cases where multiple “electrodes” and “wiring” are integrated together.
  • terminal may be used as part of “wiring” or “electrode,” and vice versa.
  • terminal includes cases where multiple “electrodes,” “wiring,” “terminals,” etc. are integrated together.
  • an “electrode” can be part of a “wiring” or “terminal,” and a “terminal” can be part of a “wiring” or “electrode.”
  • terms such as “electrode,” “wiring,” and “terminal” may be interchangeable with terms such as "region” in some cases.
  • supplying a signal refers to supplying a predetermined potential to wiring or the like. Therefore, it may be possible to read “signal” as a term such as “potential.” It may also be possible to read “potential” as a term such as “signal.” It may also be possible for a “signal” to be a variable potential or a fixed potential.
  • film and layer can be interchangeable in some cases or depending on the situation.
  • conductive layer can be changed to the term “conductive film.”
  • insulating film can be changed to the term “insulating layer.”
  • a “capacitive element” can refer to, for example, a circuit element having a capacitance value greater than 0 F, a region of wiring having a capacitance value greater than 0 F, a parasitic capacitance, or the gate capacitance of a transistor.
  • capacitor element can sometimes be replaced with the term “capacitance.” Conversely, the term “capacitance” can sometimes be replaced with the terms “capacitive element,” “parasitic capacitance,” or “gate capacitance.”
  • a “capacitance” (including a “capacitance” with three or more terminals) comprises an insulator and a pair of conductive layers sandwiching the insulator.
  • the term “pair of conductive layers" in a “capacitance” can be replaced with “pair of electrodes,” “pair of conductive regions,” “pair of regions,” or “pair of terminals.”
  • the term “one of the pair of terminals” can sometimes be referred to as “one terminal” or “first terminal.”
  • the term “the other of the pair of terminals” can sometimes be referred to as “the other terminal” or “second terminal.”
  • the capacitance value can be, for example, 0.05 fF or more and 10 pF or less. It can also be set to, for example, 1 pF or more and 10 ⁇ F or less.
  • gate refers to a gate electrode and part or all of a gate wiring.
  • a gate wiring refers to a wiring that connects the gate electrode of at least one transistor to another electrode or another wiring.
  • source refers to part or all of the source region, source electrode, and source wiring.
  • the source region refers to one of two regions in the semiconductor layer that are adjacent to the channel formation region.
  • the source electrode refers to a conductive layer that includes a portion connected to the source region.
  • the source wiring refers to wiring that connects the source electrode of at least one transistor to another electrode or another wiring.
  • drain refers to part or all of the drain region, drain electrode, and drain wiring.
  • the drain region refers to the other of the two regions in the semiconductor layer that are adjacent to the channel formation region.
  • the drain electrode refers to a conductive layer that includes a portion connected to the drain region.
  • the drain wiring refers to wiring that connects the drain electrode of at least one transistor to another electrode or another wiring.
  • the transistors described in this specification are enhancement-type (normally-off) field-effect transistors. Furthermore, if the transistors described in this specification are n-channel transistors, the threshold voltage (also referred to as "Vth") of the transistors is greater than 0 V unless otherwise specified. Furthermore, if the transistors described in this specification are p-channel transistors, the Vth of the transistors is less than or equal to 0 V unless otherwise specified. Furthermore, unless otherwise specified, the Vth of multiple transistors of the same conductivity type is the same.
  • the current flowing between the source and drain is also referred to as “drain current” or “Id.”
  • off-state current refers to Id when the transistor is in an off state (also referred to as a “non-conducting state” or “cut-off state”).
  • the off-state refers to a state in which the potential difference between the gate and source (also referred to as “gate voltage” or “Vg”) with respect to the source is lower than the threshold voltage for an n-channel transistor, and a state in which Vg is higher than the threshold voltage for a p-channel transistor.
  • the off-state current of an n-channel transistor may refer to the drain current when Vg is lower than Vth.
  • “voltage” often refers to the potential difference between a certain potential and a reference potential (for example, ground potential or source potential). Furthermore, “potential” is relative, and the potential applied to wiring, etc., can change depending on the reference potential. Therefore, “voltage” and “potential” can sometimes be used interchangeably.
  • electrode B on insulating layer A does not require electrode B to be formed in direct contact with insulating layer A, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • electrode B overlapping insulating layer A does not limit the state in which electrode B is formed on insulating layer A, but does not exclude the state in which electrode B is formed under insulating layer A or the state in which electrode B is formed on the right (or left) side of insulating layer A.
  • the terms “adjacent” and “close to” do not necessarily mean that components are in direct contact with each other.
  • the expression “electrode B adjacent to insulating layer A” does not require that insulating layer A and electrode B are in direct contact with each other, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, it also includes cases where the angle is -5° or more and 5° or less.
  • substantially parallel or “roughly parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, it also includes cases where the angle is 85° or more and 95° or less.
  • substantially perpendicular or “approximately perpendicular” refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • arrows indicating the X direction, Y direction, and Z direction may be used.
  • the "X direction” refers to the direction along the X axis, and unless explicitly stated otherwise, the forward direction and reverse direction may not be distinguished. The same applies to the "Y direction” and "Z direction.”
  • the X direction, Y direction, and Z direction are directions that intersect with each other.
  • the X direction, Y direction, and Z direction are directions that are perpendicular to each other.
  • one of the X direction, Y direction, or Z direction may be referred to as the "first direction” or “first direction.” Furthermore, the other may be referred to as the “second direction” or “second direction.” Furthermore, the remaining one may be referred to as the "third direction” or “third direction.”
  • connection includes, as an example, "electrical connection.”
  • electrical connection includes, as examples, “direct connection” and “indirect connection.”
  • a and B are directly connected refers to a connection between A and B without the intervention of a circuit element (e.g., a transistor or switch; note that wiring is not a circuit element).
  • a and B are indirectly connected refers to a connection between A and B via one or more circuit elements. Note that A, B, and C, which will be described later, represent objects such as elements, circuits, wiring, electrodes, terminals, semiconductor layers, and conductive layers.
  • a and B are indirectly connected
  • a and B are connected via an insulator
  • a transistor gate insulating film or the like is interposed between A and B, as shown in Figure 10A5.
  • A the transistor gate
  • B the transistor source or drain
  • FIG. 10A6 and 10A7 Another example of a case where it cannot be said that "A and B are indirectly connected" is when there is no timing when electrical signals are exchanged or potential interactions occur between A and B.
  • An example of this is when, as shown in Figures 10A6 and 10A7, multiple transistors are connected via their sources and drains in the path from A to B, and a constant potential V is supplied to the node between the transistors from a power supply, GND, etc.
  • Examples of "A and B are directly connected” include cases where A and B are connected without any circuit elements between them, as shown in Figures 10B1, 10B2, and 10B3.
  • Figures 10B4 and 10B5 when A and B are connected to a power supply that supplies a constant potential V or to GND without any circuit elements between them, it can be said that "A and B are directly connected,” “A and V are directly connected,” or “B and V are directly connected.”
  • Figure 10B6 when A (or B) is connected to a constant potential V via the source and drain of a transistor, it can also be said that "A and B are directly connected.”
  • a and V or B and V are connected via the source and drain of a transistor, they cannot be said to be directly connected; rather, it can be said that "A and V are indirectly connected” or "B and V are indirectly connected.”
  • FIG. 1A is a plan view of a transistor 10A that can be used in a memory device according to one embodiment of the present invention.
  • FIG. 1B is a cross-sectional view taken along the line A1-A2 indicated by a dashed dotted line in FIG. 1A.
  • FIG. 1C is a cross-sectional view taken along the line A3-A4 indicated by a dashed dotted line in FIG. 1A. Note that FIG. 1B is a cross-sectional view of the transistor 10A in the channel length direction, and FIG. 1C is a cross-sectional view of the transistor 10A in the channel width direction.
  • FIG. 1D is a circuit symbol for the transistor 10A.
  • Transistor 10A has an insulating layer 202 disposed on substrate 201, an insulating layer 514 disposed on insulating layer 202, an insulating layer 516 disposed on insulating layer 514, a conductive layer 505 disposed so as to be embedded in insulating layer 516, an insulating layer 522 disposed on insulating layer 516 and conductive layer 505, and an insulating layer 524 disposed on insulating layer 522.
  • Transistor 10A also has a semiconductor layer 520a disposed on insulating layer 524, a semiconductor layer 520b disposed on semiconductor layer 520a, and conductive layers 542a and 542b disposed spaced apart from each other on semiconductor layer 520b.
  • Transistor 10A also has an insulating layer 554 arranged on conductive layer 542a and conductive layer 542b, and an insulating layer 580 arranged on insulating layer 554. Insulating layer 554 and insulating layer 580 have regions that overlap with conductive layer 542a when viewed from the Z direction, and regions that overlap with conductive layer 542b. Insulating layer 554 and insulating layer 580 also have an opening between conductive layer 542a and conductive layer 542b when viewed from the Y direction. Transistor 10A also has insulating layer 550 and conductive layer 560 arranged to cover the side and bottom of the opening.
  • the insulating layer 554 has a region in contact with the upper surface and side surfaces of the conductive layer 542a, a region in contact with the upper surface and side surfaces of the conductive layer 542b, a region in contact with the side surfaces of the semiconductor layer 520a, a region in contact with the side surfaces of the semiconductor layer 520b, and a region in contact with the upper surface of the insulating layer 522.
  • the upper surface of conductive layer 560 coincides or substantially coincides with the upper surface of insulating layer 550 (the surface in contact with insulating layer 574, described below) and the upper surface of insulating layer 580.
  • semiconductor layer 520a and semiconductor layer 520b may be collectively referred to as semiconductor layer 520.
  • the conductive layer 542a functions as one of the source electrode and the drain electrode of the transistor 10A.
  • the conductive layer 542b functions as the other of the source electrode and the drain electrode of the transistor 10A.
  • the conductive layer 542a and the conductive layer 542b may be collectively referred to as the conductive layer 542.
  • the channel of transistor 10A is formed in the region of semiconductor layer 520 that overlaps with conductive layer 560. Therefore, the channel length L of transistor 10A can be expressed as the length in the X direction of conductive layer 560 in the region that overlaps with semiconductor layer 520. Furthermore, the channel of transistor 10A is formed between the region that functions as the source and the region that functions as the drain of semiconductor layer 520. Therefore, the channel length L of transistor 10A can be expressed as the distance from the end of opposing conductive layer 542a to the end of conductive layer 542b.
  • channel width W of transistor 10A can be expressed as the length of semiconductor layer 520 in the Y direction in the region where semiconductor layer 520 overlaps with conductive layer 560.
  • the semiconductor layer 520 is shown as having a two-layer structure of semiconductor layer 520a and semiconductor layer 520b, but the present invention is not limited to this.
  • the semiconductor layer 520 can be a single layer, or can have a stacked structure of three or more layers.
  • the semiconductor layer 520 when an oxide semiconductor, which is a type of metal oxide, is used for the semiconductor layer 520, and a first metal oxide is used for the semiconductor layer 520a and a second metal oxide is used for the semiconductor layer 520b, it is preferable that the first metal oxide and the second metal oxide share a common metal element.
  • the semiconductor layers 520a and 520b share a common metal element (as a main component)
  • a mixed layer with a low defect level density can be formed at the interface between the semiconductor layers 520a and 520b.
  • the semiconductor layer 520b is an In oxide
  • an In-Ga-Zn oxide or the like can be used for the semiconductor layer 520a.
  • the semiconductor layer 520a can also have a stacked structure.
  • a stacked structure of In-Ga-Zn oxide and Ga-Zn oxide, or a stacked structure of In-Ga-Zn oxide and gallium oxide can be used.
  • a stacked structure of In-Ga-Zn oxide and an oxide that does not contain In can be used for the semiconductor layer 520a.
  • the conductive layer 560 includes a conductive layer 560a provided inside the insulating layer 550 and a conductive layer 560b provided so as to fill the opening inside the conductive layer 560a.
  • the conductive layer 560 in the transistor 10A has a two-layer stacked structure, the present invention is not limited to this.
  • the conductive layer 560 can have a single-layer structure or a stacked structure of three or more layers.
  • the conductive layer 560a may be a conductive layer having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (such as N2O , NO, and NO2 ), and copper atoms, or may be a conductive material having a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules).
  • the conductive layer 560a has the function of suppressing oxygen diffusion, which can prevent the conductive layer 560b from being oxidized by the oxygen contained in the insulating layer 550 and causing a decrease in conductivity.
  • Examples of conductive materials that can be used to suppress oxygen diffusion include tantalum, tantalum nitride, ruthenium, and ruthenium oxide.
  • the conductive layer 560b may be made of a conductive material containing tungsten, copper, or aluminum as its main component. Furthermore, since the conductive layer 560b also functions as wiring, it is preferable to use a conductive layer with high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as its main component may be used. Furthermore, the conductive layer 560b may have a layered structure. For example, it may have a layered structure of titanium or titanium nitride and the above-mentioned conductive material.
  • the conductive layer 560 is arranged to cover the top and side surfaces of the semiconductor layer 520. This makes it easier for the electric field of the conductive layer 560, which functions as the gate electrode of the transistor 10A, to act not only on the top surface but also on the side surfaces of the semiconductor layer 520. This increases the on-current of the transistor 10A and improves its frequency characteristics.
  • the conductive layer 560 functions as the gate electrode of the transistor, and the conductive layers 542a and 542b function as a source electrode and a drain electrode, respectively.
  • the conductive layer 560 is provided so as to fill the opening in the insulating layer 554, the opening in the insulating layer 580, and the region sandwiched between the conductive layers 542a and 542b.
  • the conductive layers 560, 542a, and 542b are arranged in a self-aligned manner with respect to the opening in the insulating layer 580. That is, in the transistor 10A, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, the conductive layer 560 can be formed without providing an alignment margin, which reduces the area occupied by the transistor 10A. This allows for an increased degree of integration of the memory device.
  • the semiconductor layer 520 when an oxide semiconductor is used for the semiconductor layer 520, a conductive material that is not easily oxidized or a conductive material that maintains its conductivity even when it absorbs oxygen may be used for the conductive layer 542. Furthermore, the region of the semiconductor layer 520 in contact with the conductive layer 542 functions as the source region or drain region of the transistor 10A.
  • Insulating layers 574 and 581 which function as interlayer films, are disposed on the transistor 10A. Insulating layer 574 is disposed in contact with the upper surfaces of conductive layer 560, insulating layer 550, and insulating layer 580.
  • the insulating layers 522, 554, and 574 may be insulating layers that have the function of suppressing the diffusion of hydrogen (e.g., at least one of hydrogen atoms, hydrogen molecules, etc.).
  • the insulating layers 522, 554, and 574 may be insulating layers that have lower hydrogen permeability than the insulating layers 524, 550, and 580.
  • silicon nitride, silicon nitride oxide, or the like may be used.
  • insulating layers 522 and 554 may be made of insulating layers that have the function of suppressing the diffusion of oxygen (e.g., at least one of oxygen atoms, oxygen molecules, etc.).
  • insulating layers 522 and 554 may be made of insulating layers that have lower oxygen permeability than insulating layers 524, 550, and 580.
  • silicon nitride, silicon nitride oxide, or the like may be used.
  • insulating layer 524, semiconductor layer 520, and insulating layer 550 are sandwiched between insulating layer 522 and insulating layer 574. Therefore, impurities such as hydrogen and excess oxygen contained in layers above insulating layer 574 and below insulating layer 522 can be prevented from diffusing into insulating layer 524, semiconductor layer 520, and insulating layer 550.
  • FIG. 1B shows an example in which a conductive layer 545 (conductive layer 545a and conductive layer 545b) is provided, which is connected to transistor 10A and functions as a plug.
  • this example shows an example in which an insulating layer 541 (insulating layer 541a and insulating layer 541b) is provided in contact with the side surface of the conductive layer 545, which functions as a plug. That is, the insulating layer 541 is provided in contact with the inner walls of the openings of insulating layer 554, insulating layer 580, insulating layer 574, and insulating layer 581.
  • a first conductive layer of the conductive layer 545 is provided inside the opening, in contact with the insulating layer 541, and a second conductive layer of the conductive layer 545 is provided further inside that.
  • the height of the top surface of the conductive layer 545 and the height of the top surface of the insulating layer 581 can be approximately the same.
  • the transistor 10A shows a structure in which the first conductive layer of the conductive layer 545 and the second conductive layer of the conductive layer 545 are stacked, the present invention is not limited to this.
  • the conductive layer 545 can also have a single layer structure or a stacked structure of three or more layers.
  • the thickness of the semiconductor layer 520b in regions that do not overlap with the conductive layer 542 may be thinner than the thickness of the regions that overlap with the conductive layer 542. This occurs because part of the top surface of the semiconductor layer 520b is removed when the conductive layers 542a and 542b are formed. Furthermore, when a conductive film that will become the conductive layer 542 is formed on the top surface of the semiconductor layer 520b, a low-resistance region may be formed near the interface with the conductive film.
  • the conductive layer 505 is arranged so as to have an overlapping region with the conductive layer 560 via the semiconductor layer 520. Furthermore, by providing the conductive layer 505 so as to be embedded in the insulating layer 516, the unevenness of the top surfaces of the conductive layer 505 and the insulating layer 516 is reduced, thereby improving the coverage of layers formed in later processes.
  • the conductive layer 505 includes conductive layers 505a and 505b.
  • the conductive layer 505a is provided in contact with the bottom and sidewalls of an opening provided in the insulating layer 516.
  • the conductive layer 505b is provided so as to be embedded in a recess formed in the conductive layer 505a.
  • the height of the upper surface of the conductive layer 505b is the same or approximately the same as the height of the upper end of the conductive layer 505a (the surface in contact with the insulating layer 522) and the height of the upper surface of the insulating layer 516.
  • the conductive layer 505a and the conductive layer 505b are preferably made of a conductive material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms.
  • the conductive layer 505a By using a conductive material that has the function of reducing hydrogen diffusion for the conductive layer 505a, it is possible to prevent impurities such as hydrogen contained in the insulating layer 516 from diffusing into the conductive layer 505b. Furthermore, by using a conductive material that has the function of suppressing oxygen diffusion for the conductive layer 505a, it is possible to prevent the conductive layer 505b from being oxidized and its conductivity from decreasing. Examples of conductive materials that have the function of suppressing oxygen diffusion include titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, and ruthenium oxide. Therefore, the conductive layer 505a can be formed as a single layer or a stack of the above conductive materials. For example, titanium nitride can be used for the conductive layer 505a.
  • the conductive layer 505b may be formed using a conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductive layer 505b may be formed using tungsten.
  • the conductive layer 560 when used as a gate electrode, the conductive layer 505 functions as a backgate electrode.
  • the conductive layer 505 should be larger than the channel formation region of the semiconductor layer 520.
  • the conductive layer 505 should extend to a region outside the end of the semiconductor layer 520 that intersects with the channel width direction.
  • the conductive layer 505 and the conductive layer 560 should overlap with each other via an insulating layer on the outside of the side surface of the semiconductor layer 520 in the channel width direction.
  • the channel formation region of the semiconductor layer 520 can be surrounded by the electric field of the conductive layer 560, which functions as a gate electrode, and the electric field of the conductive layer 505, which functions as a back gate electrode.
  • the conductive layer 505 can be extended beyond the edge of the semiconductor layer 520 and used as wiring. However, this is not limited to this, and a conductive layer that functions as wiring can also be provided below the conductive layer 505.
  • the insulating layer 514 may be made of an insulating material that functions as a barrier insulating film that prevents impurities such as water or hydrogen from diffusing from the substrate side into the transistor 10A. Therefore, the insulating layer 514 may be made of an insulating material that has the function of preventing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms (the impurities are less likely to permeate through). Alternatively, the insulating layer 514 may be made of an insulating material that has the function of preventing the diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, etc.) (the oxygen is less likely to permeate through).
  • oxygen for example, at least one of oxygen atoms, oxygen molecules, etc.
  • the insulating layer 514 aluminum oxide or silicon nitride is used as the insulating layer 514. This can prevent impurities such as water or hydrogen from diffusing from the substrate side of the insulating layer 514 toward the transistor 10A side. Alternatively, it can prevent oxygen contained in the insulating layer 524 from diffusing toward the substrate side of the insulating layer 514.
  • an insulating material with a lower dielectric constant than the insulating layer 514 is preferably used.
  • a material with a low dielectric constant as the interlayer film parasitic capacitance that occurs between wirings can be reduced.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, silicon oxide with vacancies, or the like may be used as appropriate.
  • the insulating layer 522 and the insulating layer 524 function as back gate insulating layers.
  • the insulating layer 524 in contact with the semiconductor layer 520 preferably contains excess oxygen.
  • the insulating layer 524 is preferably made of silicon oxide, silicon oxynitride, or the like as appropriate.
  • Transistor 10A uses a material capable of exhibiting ferroelectricity (also referred to as a "ferroelectric") as insulating layer 522, which functions as a back-gate insulating layer.
  • Paraelectrics have the property that when a voltage is applied, the random polarization direction aligns in a certain direction, and returns to the random state when the voltage application is stopped.
  • Ferroelectrics have the property that when a voltage is applied, the polarization aligns in a certain direction, and the polarization remains aligned even after the voltage application is stopped. Furthermore, when the voltage is reversed, the polarization is reversed.
  • Transistor 10A according to one embodiment of the present invention is capable of controlling the threshold voltage by utilizing the properties of ferroelectrics.
  • the leakage current may be larger than that of a paraelectric.
  • the insulating layer 524 provided between the insulating layer 522 and the semiconductor layer 520 is preferably made of a paraelectric material.
  • FIG. 2A is a diagram showing an example of the hysteresis characteristics of a ferroelectric.
  • the hysteresis characteristics of a ferroelectric can be measured using a ferroelectric capacitor that uses a ferroelectric as the dielectric.
  • the horizontal axis represents the voltage (electric field) applied to the ferroelectric. This voltage is the potential difference between one electrode and the other electrode of the ferroelectric capacitor. The electric field strength can be calculated by dividing this potential difference by the thickness of the ferroelectric.
  • the vertical axis represents the polarization of the ferroelectric.
  • the polarization is positive, it indicates that the positive charge in the ferroelectric is biased toward one electrode of the capacitance element, and the negative charge is biased toward the other electrode of the capacitance element.
  • the polarization is negative, it indicates that the negative charge in the ferroelectric is biased toward one electrode of the capacitance element, and the positive charge is biased toward the other electrode of the capacitance element.
  • the polarization shown on the vertical axis of the graph in Figure 2A can be positive when negative charges are biased toward one electrode of the capacitance element and positive charges are biased toward the other electrode of the capacitance element, and negative when positive charges are biased toward one electrode of the capacitance element and negative charges are biased toward the other electrode of the capacitance element.
  • the hysteresis characteristics of a ferroelectric material can be represented by curves 51 and 52.
  • the voltages at the intersections of curves 51 and 52 are referred to as the saturated polarization voltage +VSP (also referred to as "+VSP") and the saturated polarization voltage -VSP (also referred to as "-VSP").
  • +VSP and -VSP can be said to have opposite polarities.
  • the voltage at which the polarization becomes zero is referred to as the coercive voltage +Vc.
  • the voltage at which the polarization becomes zero is referred to as the coercive voltage -Vc.
  • the values of +Vc and -Vc are between +VSP and -VSP.
  • +Vc may be referred to as the "positive coercive voltage” or “first coercive voltage,” and -Vc may be referred to as the “negative coercive voltage” or “second coercive voltage.”
  • the absolute values of the first coercive voltage and the second coercive voltage may be the same or different.
  • the absolute value of the difference between the remanent polarization +Pr and the remanent polarization -Pr is referred to as the "remanent polarization 2Pr.”
  • FIG. 2B shows a schematic diagram of capacitance element 30, which is a ferroelectric capacitor, when 0V is applied to terminal A, +VSP is applied to terminal B, and the remnant polarization is +Pr (residual polarization Pr1).
  • Figure 2C shows a schematic diagram of capacitance element 30, which is a ferroelectric capacitor, when -VSP is applied to terminal A, 0V is applied to terminal B, and the remnant polarization is -Pr (residual polarization Pr2).
  • Figures 2B and 2C show schematic diagrams of the polarization of the dielectric material of capacitance element 30.
  • Ferroelectrics include metal oxides such as hafnium oxide, zirconium oxide, and hafnium zirconium oxide.
  • Ferroelectrics include materials in which element J1 (here, element J1 is one or more selected from zirconium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.) is added to hafnium oxide.
  • element J1 here, element J1 is one or more selected from zirconium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.
  • the ratio of the number of hafnium atoms to the number of element J1 atoms can be set appropriately; for example, the ratio of the number of hafnium atoms to the number of element J1 atoms can be set to 1:1 or close to that.
  • Ferroelectrics include materials in which element J2 (here, element J2 is one or more selected from hafnium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.) is added to zirconium oxide.
  • element J2 here, element J2 is one or more selected from hafnium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.
  • the ratio of the number of zirconium atoms to the number of element J2 atoms can be set appropriately; for example, the ratio of the number of zirconium atoms to the number of element J2 atoms can be set to 1:1 or close to that.
  • piezoelectric ceramics having a perovskite structure such as lead titanate (PbTiOx (X is a real number greater than 0)), barium strontium titanate (BST), strontium titanate, lead zirconate titanate (PZT), strontium bismuth tantalate (SBT), bismuth ferrite (BFO), or barium titanate can also be used.
  • PbTiOx barium strontium titanate
  • PZT lead zirconate titanate
  • SBT strontium bismuth tantalate
  • BFO bismuth ferrite
  • ferroelectric materials examples include aluminum scandium nitride (Al1 - aScaNb ( a is a real number greater than 0 and less than 0.5, and b is 1 or a value close to 1; hereinafter, simply referred to as "AlScN”)), Al-Ga-Sc nitride, and Ga-Sc nitride.
  • AlScN aluminum scandium nitride
  • ferroelectric materials include metal nitrides containing an element M1, an element M2, and nitrogen.
  • the element M1 is one or more elements selected from aluminum, gallium, indium, and the like.
  • the element M2 is one or more elements selected from boron, scandium, yttrium, lanthanum, cerium, neodymium, europium, titanium, zirconium, hafnium, vanadium, niobium, tantalum, chromium, and the like.
  • the ratio of the number of atoms of the element M1 to the number of atoms of the element M2 can be set as appropriate.
  • a metal oxide containing the element M1 and nitrogen may exhibit ferroelectricity even without the element M2.
  • examples of ferroelectrics include materials in which an element M3 is added to the above-mentioned metal nitride.
  • the element M3 is one or more selected from magnesium, calcium, strontium, zinc, cadmium, etc.
  • the ratio of the number of atoms of element M1, the number of atoms of element M2, and the number of atoms of element M3 can be set appropriately.
  • the above-mentioned metal nitride contains at least a Group 13 element and nitrogen, which is a Group 15 element, and therefore the metal nitride may be referred to as a Group 13-15 ferroelectric, a Group 13 nitride ferroelectric, etc.
  • ferroelectric materials include perovskite-type oxynitrides such as SrTaO 2 N and BaTaO 2 N, and GaFeO 3 with a ⁇ -alumina structure.
  • metal oxides and metal nitrides are used as examples, but the present invention is not limited to these.
  • metal oxide nitrides in which nitrogen is added to the above metal oxides, or metal oxynitrides in which oxygen is added to the above metal nitrides.
  • the ferroelectric may be, for example, a mixture or compound made up of multiple materials selected from the materials listed above.
  • the ferroelectric may have a layered structure made up of multiple materials selected from the materials listed above.
  • the crystal structure (characteristics) of the materials listed above may change not only depending on the film formation conditions but also on various processes. For this reason, in this specification, the term ferroelectric is used to refer not only to materials that exhibit ferroelectricity, but also to materials that can have ferroelectricity.
  • Metal oxides containing hafnium and/or zirconium can exhibit ferroelectricity even in thin films of only a few nanometers. Furthermore, metal oxides containing hafnium and/or zirconium can exhibit ferroelectricity even in very small areas. Therefore, using metal oxides containing hafnium and/or zirconium can facilitate the miniaturization of transistors.
  • a typical example of a metal oxide containing hafnium and zirconium is HfZrOx. It is also possible to use a metal oxide in which Y (yttrium) is added to HfZrOx. Adding Y to HfZrOx can enhance ferroelectricity.
  • ferroelectrics may be referred to as "ferroelectric materials.”
  • a ferroelectric material formed into a film may be referred to as a "ferroelectric layer.”
  • a device having a ferroelectric layer may be referred to as a “ferroelectric device.”
  • Ferroelectricity is believed to be manifested when an external electric field displaces oxygen or nitrogen in crystals contained in the ferroelectric layer. It is also believed that the manifestation of ferroelectricity depends on the crystalline structure of the crystals contained in the ferroelectric layer. Therefore, for an insulating layer to exhibit ferroelectricity, the insulating layer must contain crystals. It is particularly preferable for an insulating layer to contain crystals with an orthorhombic crystalline structure, as this will result in the manifestation of ferroelectricity.
  • the crystalline structure of the crystals contained in the insulating layer may be one or more selected from the group consisting of tetragonal, orthorhombic, monoclinic, and hexagonal.
  • the insulating layer may also have an amorphous structure. In this case, the insulating layer may have a composite structure having both an amorphous structure and a crystalline structure.
  • the content of the Group 3 element in an oxide containing either or both of hafnium and zirconium is preferably 0.1 atomic% to 10 atomic%, more preferably 0.1 atomic% to 5 atomic%, and even more preferably 0.1 atomic% to 3 atomic%.
  • the content of the Group 3 element refers to the ratio of the number of atoms of the Group 3 element to the sum of the number of atoms of all metal elements contained in the layer.
  • the Group 3 element is preferably one or more selected from scandium, lanthanum, and yttrium, and more preferably one or both of lanthanum and yttrium.
  • the film thickness of the insulating layer 522 is preferably 100 nm or less, more preferably 50 nm or less, even more preferably 20 nm or less, and even more preferably 10 nm or less (typically, 2 nm to 9 nm).
  • metal oxides containing either or both of hafnium and zirconium can have ferroelectricity even in a small area, making them preferable for the insulating layer 522.
  • the ferroelectric layer can have ferroelectricity even when its area (occupied area) in a plan view is 100 ⁇ m 2 or less, 10 ⁇ m 2 or less, 1 ⁇ m 2 or less, or 0.1 ⁇ m 2 or less.
  • the ferroelectricity may be maintained even when the area is 10,000 nm 2 or less, or 1,000 nm 2 or less.
  • Figures 3A and 3B show the circuit symbol for transistor 10A. Note that Figures 3A and 3B also show the polarization of insulating layer 522 (see Figures 1B and 1C), which is a ferroelectric layer. For example, the back gate of transistor 10A corresponds to terminal B of capacitive element 30.
  • Figure 3C is a diagram illustrating the Id-Vg characteristics of transistor 10A when the voltage between the source and drain of transistor 10A (also referred to as the "drain voltage” or “Vd”) is constant.
  • the horizontal axis of Figure 3C represents the voltage (Vg) between the source and gate, and the vertical axis represents the current (Id) flowing between the source and drain.
  • characteristic 290 shows the Id-Vg characteristics of transistor 10A when no remanent polarization occurs in insulating layer 522.
  • characteristic 291 shows the Id-Vg characteristic when the remanent polarization of insulating layer 522 is Pr1.
  • Figure 3A is a schematic diagram showing the remanent polarization of insulating layer 522 for characteristic 291.
  • the remanent polarization Pr1 is positive, a positive voltage is generated on the semiconductor layer 520 side of the insulating layer 522.
  • the Id-Vg characteristic of characteristic 290 shifts in the negative direction of Vg, becoming characteristic 291.
  • the threshold voltage of transistor 10A shifts in the negative direction of Vg.
  • characteristic 292 shows the Id-Vg characteristic when the remanent polarization of insulating layer 522 is Pr2.
  • Figure 3B is a schematic diagram showing the remanent polarization of insulating layer 522 for characteristic 292.
  • the remanent polarization Pr2 is negative, a negative voltage is generated on the semiconductor layer 520 side of the insulating layer 522.
  • the Id-Vg characteristic of characteristic 290 shifts in the positive direction of Vg, becoming characteristic 292.
  • the threshold voltage of transistor 10A shifts in the positive direction of Vg.
  • the Id-Vg characteristics of transistor 10A can be changed depending on the remanent polarization of insulating layer 522, which is a ferroelectric layer.
  • the threshold voltage of transistor 10A can be controlled by controlling the polarization of insulating layer 522. Therefore, transistor 10A can function as a memory cell.
  • the remanent polarization of insulating layer 522 is set to Pr1 when data "1” is written, and Pr2 when data "0" is written.
  • the Id-Vg characteristics of transistor 10A with data "1” written to it will be characteristic 291.
  • the Id-Vg characteristics of transistor 10A with data "0” written to it will be characteristic 292.
  • FIG. 4A to 4D illustrate a transistor 10B, which is a variation of the transistor 10A.
  • FIG. 4A is a plan view of the transistor 10B that can be used for a memory device according to one embodiment of the present invention.
  • FIG. 4B is a cross-sectional view taken along the line A1-A2 indicated by a dashed dotted line in FIG. 4A.
  • FIG. 4C is a cross-sectional view taken along the line A3-A4 indicated by a dashed dotted line in FIG. 4A.
  • FIG. 4B is a cross-sectional view of the transistor 10B in the channel length direction
  • FIG. 4C is a cross-sectional view of the transistor 10B in the channel width direction.
  • FIG. 4D is a circuit symbol for the transistor 10B.
  • Transistor 10B has a configuration in which insulating layer 524 is removed from transistor 10A. If the leakage current of insulating layer 522, which is a ferroelectric layer, is small, it is possible not to form insulating layer 524. By not forming insulating layer 524, the productivity of transistor 10B can be increased. In addition, the productivity of memory devices that include transistor 10B can be increased.
  • FIG. 5A to 5D illustrate a transistor 10C, which is a variation of the transistor 10A.
  • FIG. 5A is a plan view of the transistor 10C that can be used for a memory device of one embodiment of the present invention.
  • FIG. 5B is a cross-sectional view taken along the line A1-A2 indicated by a dashed dotted line in FIG. 5A.
  • FIG. 5C is a cross-sectional view taken along the line A3-A4 indicated by a dashed dotted line in FIG. 5A.
  • FIG. 5B is a cross-sectional view of the transistor 10C in the channel length direction
  • FIG. 5C is a cross-sectional view of the transistor 10C in the channel width direction.
  • FIG. 5D is a circuit symbol for the transistor 10C.
  • Transistor 10C differs from transistor 10A in that it includes an insulating layer 523 between insulating layer 522 and conductive layer 505.
  • insulating layer 523 is provided to cover conductive layer 505 and insulating layer 516.
  • the insulating layer 523 can be made of a material containing silicon and at least one of oxygen and nitrogen. It is also possible to use a material containing zirconium, yttrium, and oxygen for the insulating layer 523. It is also possible for the insulating layer 523 to have a stacked structure of multiple layers.
  • the insulating layer 523 can be made of a stack of an insulating layer containing silicon nitride and an insulating layer containing zirconium oxide and yttrium oxide.
  • the insulating layer 523 is preferably a paraelectric material.
  • the insulating layer 523 which is a paraelectric layer, between the insulating layer 522, which is a ferroelectric layer, and the conductive layer 505
  • the leakage current between the insulating layer 522 and the conductive layer 505 is reduced, thereby reducing the power consumption of the transistor 10C.
  • the power consumption of a memory device including the transistor 10C can be reduced.
  • the transistor 10C is also a modified example of the transistor 10B.
  • transistors 10A, 10B, and 10C may be collectively referred to as transistor 10.
  • the material used for the substrate is not particularly limited.
  • the substrate can be determined depending on the purpose, taking into consideration the presence or absence of light transmittance and heat resistance sufficient to withstand heat treatment.
  • an insulating substrate, a semiconductor substrate, or a conductive substrate can be used.
  • insulating substrates that can be used include glass substrates such as barium borosilicate glass and aluminoborosilicate glass, ceramic substrates, quartz substrates, sapphire substrates, and stabilized zirconia substrates (such as yttria-stabilized zirconia substrates).
  • semiconductor substrates flexible substrates, and resin substrates.
  • Semiconductor substrates include, for example, semiconductor substrates made from materials such as silicon or germanium, or compound semiconductor substrates made from materials such as silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide. Furthermore, there are semiconductor substrates that have an insulator region within the aforementioned semiconductor substrate, such as SOI (Silicon On Insulator) substrates. Furthermore, semiconductor substrates may be either single-crystal semiconductors or polycrystalline semiconductors.
  • Conductive substrates include graphite substrates, metal substrates, alloy substrates, and conductive resin substrates. Other examples include substrates containing metal nitrides and substrates containing metal oxides. Furthermore, there are substrates in which a conductor or semiconductor is provided on an insulator substrate, substrates in which a conductor or insulator is provided on a semiconductor substrate, and substrates in which a semiconductor or insulator is provided on a conductive substrate.
  • Materials for flexible substrates or resin substrates include, for example, polyester resins such as polyethylene terephthalate (PET) and polyethylene naphthalate (PEN), polyacrylonitrile resin, acrylic resin, polyimide resin, polymethyl methacrylate resin, polycarbonate (PC) resin, polyethersulfone (PES) resin, polyamide resin (nylon, aramid, etc.), polysiloxane resin, cycloolefin resin, polystyrene resin, polyamideimide resin, polyurethane resin, polyvinyl chloride resin, polyvinylidene chloride resin, polypropylene resin, polytetrafluoroethylene (PTFE) resin, ABS resin, and cellulose nanofiber.
  • polyester resins such as polyethylene terephthalate (PET) and polyethylene naphthalate (PEN)
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • polyacrylonitrile resin acrylic resin
  • polyimide resin polymethyl methacrylate
  • a lightweight semiconductor device including the transistor 10 can be provided. Furthermore, by using the above materials for the substrate, a semiconductor device that is resistant to impacts can be provided. By using the above materials for the substrate, a semiconductor device that is less likely to break can be provided.
  • elements that can be provided on the substrate include capacitance elements, resistance elements, switching elements, light-emitting elements, memory elements, etc.
  • the insulating layer can be formed using an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, metal nitride oxide, or the like.
  • the insulating layer can be formed using a single layer or a stack of insulating materials selected from aluminum nitride, aluminum oxide, aluminum nitride oxide, aluminum oxynitride, magnesium oxide, silicon nitride, silicon oxide, silicon nitride oxide, silicon oxynitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, aluminum silicate, or the like.
  • a single insulating layer can be formed using a plurality of materials selected from oxide materials, nitride materials, oxynitride materials, and nitride oxide materials.
  • nitride oxide refers to a material that contains more nitrogen than oxygen.
  • oxynitride refers to a material that contains more oxygen than nitrogen.
  • the content of each element can be measured, for example, using Rutherford Backscattering Spectrometry (RBS).
  • a high-k material a high-dielectric-constant material; a material with a high dielectric constant
  • high-dielectric-constant materials such as lead zirconate titanate, strontium titanate (SrTiO 3 ), and barium strontium titanate ((Ba,Sr)TiO 3 ) can be used for the insulating layer.
  • a material with a low dielectric constant for the insulating layer that functions as the interlayer film can reduce the parasitic capacitance that occurs between wiring. Therefore, it is preferable to select materials depending on the functions required of the insulating layer.
  • materials with a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.
  • materials with a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with added fluorine, silicon oxide with added carbon, silicon oxide with added carbon and nitrogen, silicon oxide with voids, and resin.
  • the method for forming the insulating material is not particularly limited, and various methods can be used, such as vapor deposition, atomic layer deposition (ALD), chemical vapor deposition (CVD), sputtering, and spin coating.
  • the insulating layer 514 and the insulating layer 574 are preferably formed using an insulating material that is impermeable to impurities.
  • an insulating material containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or a stacked layer.
  • Examples of insulating materials that are impermeable to impurities include aluminum oxide, aluminum nitride, aluminum oxynitride, aluminum nitride oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, and silicon nitride.
  • an insulating material that is impervious to impurities for the insulating layer 514 By using an insulating material that is impervious to impurities for the insulating layer 514, it is possible to suppress the diffusion of impurities from below the insulating layer 514 and improve the reliability of the transistor 10. In other words, it is possible to improve the reliability of a semiconductor device including the transistor 10.
  • an insulating material that is impervious to impurities for the insulating layer 574 it is possible to suppress the diffusion of impurities from above the insulating layer 574 and improve the reliability of the transistor 10. In other words, it is possible to improve the reliability of a semiconductor device including the transistor 10.
  • an insulating layer that can function as a planarizing layer.
  • Materials that function as planarizing layers include acrylic resin, polyimide, epoxy resin, polyamide, polyimideamide, siloxane resin, benzocyclobutene resin, phenolic resin, and precursors of these.
  • low-k materials low dielectric constant materials; materials with a small relative dielectric constant
  • siloxane resin PSG (phosphosilicate glass), BPSG (borophosphosilicate glass), etc.
  • PSG phosphosilicate glass
  • BPSG borophosphosilicate glass
  • Siloxane resin refers to a resin containing Si-O-Si bonds formed using a siloxane-based material as the starting material.
  • Siloxane resins may use organic groups (e.g., alkyl or aryl groups) or fluoro groups as substituents. The organic groups may also contain fluoro groups.
  • conductive materials such as tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are preferred.
  • Tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are also preferred because they are conductive materials that are resistant to oxidation or that maintain their conductivity even when absorbing oxygen.
  • Semiconductors with high electrical conductivity such as polycrystalline silicon containing impurity elements such as phosphorus, and silicides such as nickel silicide can also be used.
  • the method for forming the conductive material is not particularly limited, and various methods such as vapor deposition, ALD, CVD, sputtering, and spin coating can be used.
  • a Cu-X alloy (where X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti) can be used as the conductive material.
  • a layer formed from a Cu-X alloy can be processed using a wet etching process, which helps reduce manufacturing costs.
  • an aluminum alloy containing one or more elements selected from titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium can also be used as the conductive material.
  • conductive materials that can be used for the conductive layer include conductive materials containing oxygen, such as indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and indium tin oxide with added silicon oxide.
  • conductive materials containing nitrogen such as titanium nitride, tantalum nitride, and tungsten nitride, can be used.
  • the conductive layer can also have a layered structure in which conductive materials containing oxygen, conductive materials containing nitrogen, and materials containing the aforementioned metal elements are appropriately combined.
  • the conductive layer can have a single-layer structure of an aluminum layer containing silicon, a two-layer structure in which a titanium layer is laminated on an aluminum layer, a two-layer structure in which a titanium layer is laminated on a titanium nitride layer, a two-layer structure in which a tungsten layer is laminated on a titanium nitride layer, a two-layer structure in which a tungsten layer is laminated on a tantalum nitride layer, or a three-layer structure in which a titanium layer is laminated with an aluminum layer laminated on the titanium layer and a titanium layer laminated on top of that.
  • the conductive layer can have a layered structure that combines the above-mentioned material containing a metal element with a conductive material containing oxygen. Also, it can have a layered structure that combines the above-mentioned material containing a metal element with a conductive material containing nitrogen. Also, it can have a layered structure that combines the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen.
  • the conductive layer can have a three-layer structure in which a conductive layer containing at least one of indium or zinc and oxygen is stacked on top of a conductive layer containing copper, and a conductive layer containing at least one of indium or zinc and oxygen is stacked on top of that.
  • semiconductor layer 520 a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • semiconductor materials that can be used include silicon and germanium.
  • Compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, and nitride semiconductors can also be used.
  • compound semiconductors that can be used include organic materials having semiconductor properties and metal oxides having semiconductor properties (also referred to as "oxide semiconductors"). Note that these semiconductor materials may contain impurities as dopants.
  • the semiconductor layer 520 can be made of single-crystal silicon, polycrystalline silicon, microcrystalline silicon, or amorphous silicon.
  • polycrystalline silicon low-temperature polysilicon (LTPS), for example, can be used.
  • LTPS low-temperature polysilicon
  • Transistors that use amorphous silicon for the semiconductor layer 520 can be formed on large glass substrates and can be manufactured at low cost. Transistors that use polycrystalline silicon for the semiconductor layer 520 have high field-effect mobility and can operate at high speeds. Furthermore, transistors that use microcrystalline silicon for the semiconductor layer 520 have higher field-effect mobility than transistors that use amorphous silicon and can operate at high speeds.
  • the semiconductor layer 520 can have a layered material that functions as a semiconductor.
  • a layered material is a general term for a group of materials that have a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are stacked together via bonds weaker than covalent or ionic bonds, such as van der Waals bonds.
  • Layered materials have high electrical conductivity within each layer, that is, high two-dimensional electrical conductivity.
  • Examples of the layered material include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds containing chalcogen (an element belonging to Group 16).
  • Examples of chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • transition metal chalcogenides that can be used as the semiconductor layer of a transistor include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ), tungsten sulfide (typically WS 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ), hafnium selenide (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenide (typically ZrSe 2 ).
  • MoS 2 molybdenum sulfide
  • MoSe 2 molybdenum selenide
  • MoTe 2 moly MoTe 2
  • tungsten sulfide typically WS 2
  • tungsten selenide typically
  • the transistor 10 is preferably a transistor including an oxide semiconductor, which is a type of metal oxide, in a semiconductor layer 520 including a channel formation region (also referred to as an "OS transistor").
  • oxygen vacancies ( VO ) and impurities are present in the channel formation region of an OS transistor in a metal oxide layer that functions as a semiconductor, the electrical characteristics of the OS transistor may fluctuate and the reliability may decrease. Furthermore, defects (hereinafter sometimes referred to as VOH ) caused by hydrogen entering the oxygen vacancies may be formed, generating electrons that serve as carriers. Therefore, when oxygen vacancies are present in the channel formation region of the metal oxide, the OS transistor is likely to have normally-on characteristics. Therefore, it is preferable that oxygen vacancies and impurities are reduced as much as possible in the channel formation region of the metal oxide layer. In other words, it is preferable that the carrier concentration of the channel formation region in the metal oxide layer is reduced and the channel formation region in the metal oxide layer is made i-type (intrinsic) or substantially i-type.
  • the source and drain regions in the metal oxide layer functioning as a semiconductor of an OS transistor are preferably regions having a higher carrier concentration and a lower resistance due to a higher oxygen vacancy, a higher VOH concentration, or a higher concentration of impurities such as hydrogen, nitrogen, or metal elements than the channel formation region. That is, the source and drain regions of an OS transistor are preferably n-type regions having a higher carrier concentration and a lower resistance than the channel formation region.
  • the band gap of the metal oxide layer functioning as a semiconductor is preferably 2.0 eV or more, more preferably 2.5 eV or more.
  • a metal oxide that can be used for the semiconductor layer of an OS transistor preferably contains at least indium (In).
  • the metal oxide preferably contains at least one of indium and zinc (Zn).
  • the metal oxide preferably contains two or three elements selected from indium, an element M, and zinc.
  • the element M is a metal element or a metalloid element that has a high bond energy with oxygen, for example, a metal element or a metalloid element that has a higher bond energy with oxygen than indium.
  • element M examples include aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, calcium, strontium, barium, boron, silicon, germanium, and antimony.
  • the element M contained in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, with gallium being even more preferred.
  • an example of a metal oxide that can be used for the semiconductor layer of an OS transistor is indium oxide (In oxide, also referred to as indium oxide).
  • the metal oxide include zinc oxide (Zn oxide, also referred to as zinc oxide), indium zinc oxide (In-Zn oxide), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), indium gallium oxide (In-Ga oxide), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide), gallium zinc oxide (Ga-Zn oxide, also referred to as "GZO”), aluminum zinc oxide (Al-Zn oxide, also referred to as "AZO”), and indium.
  • Zn oxide zinc oxide
  • In-Zn oxide indium zinc oxide
  • In-Zn oxide indium tin oxide
  • In-Sn oxide indium titanium oxide
  • In-Ti oxide indium gallium oxide
  • In-Ga oxide indium gallium aluminum oxide
  • Examples of usable materials include indium aluminum zinc oxide (In-Al-Zn oxide, also referred to as "IAZO"), indium tin zinc oxide (In-Sn-Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, also referred to as "IGZO”), indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide, also referred to as “IGZTO”), and indium gallium aluminum zinc oxide (In-Ga-Al-Zn oxide, also referred to as "IGAZO” or "IAGZO”).
  • silicon-containing indium tin oxide, gallium tin oxide (Ga-Sn oxide), aluminum tin oxide (Al-Sn oxide), etc. can be used.
  • Crystal structures of metal oxides that function as semiconductors include amorphous (including completely amorphous), CAAC (c-axis-aligned crystalline), nc (nanocrystalline), CAC (cloud-aligned composite), single crystal, and polycrystal.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. This reduces fluctuations in the electrical characteristics of the transistor, and increases reliability.
  • the field-effect mobility of the transistor can be increased.
  • the field-effect mobility of the transistor can be significantly increased.
  • transistors using single-crystal or polycrystalline indium oxide for the semiconductor layer can achieve good frequency characteristics.
  • ⁇ Memory cell array> As described above, for example, a memory cell capable of storing 1-bit (binary) data can be realized with one transistor 10. Therefore, a memory cell occupying a small area can be realized.
  • a memory cell array By configuring a memory cell array by arranging multiple transistors 10 in m rows and n columns (m and n are each an integer of 2 or greater), a memory device with high memory density can be realized. Furthermore, a memory device with large memory capacity can be realized.
  • FIG. 6 shows an example of a memory cell array 100.
  • the memory cell array 100 shown in FIG. 6 has a plurality of transistors 10 arranged in a matrix of m rows and n columns, m wirings WL, m wirings SL, n wirings BL, and n wirings PL.
  • the transistor 10 arranged in the first row and first column is indicated as transistor 10[1,1]
  • the transistor 10 arranged in the mth row and first column is indicated as transistor 10[m,1]
  • the transistor 10 arranged in the first row and nth column is indicated as transistor 10[1,n]
  • the transistor 10 arranged in the mth row and nth column is indicated as transistor 10[m,n].
  • the transistor 10 arranged in the ith row and jth column (i is an integer greater than or equal to 1 and less than or equal to m, and j is an integer greater than or equal to 1 and less than or equal to n) is indicated as transistor 10[i,j].
  • Transistor 10[i,j] is connected to wiring WL[i], wiring SL[i], wiring BL[j], and wiring PL[j]. More specifically, the gate of transistor 10[i,j] is connected to wiring WL[i], and the backgate is connected to wiring PL[j]. One of the source and drain of transistor 10[i,j] is connected to wiring BL[j], and the other of the source and drain is connected to wiring SL[i].
  • the potential V0 is, for example, a reference potential (0 V). By supplying the potential V0 to the gate of the transistor 10, the transistor 10 is turned off regardless of the data stored therein. Note that in this embodiment and the like, a potential higher than the potential V0 may be marked with a "+” sign. A potential lower than the potential V0 may be marked with a "-" sign. A potential higher than the potential V0 may be referred to as a "positive potential”. A potential lower than the potential V0 may be referred to as a "negative potential”.
  • Figure 7 is a timing chart illustrating the write, erase, and read operations.
  • Period T11 shown in Figure 7 is the period during which data "1" is written to transistor 10[1,1].
  • Figure 8A is a circuit diagram showing the state of memory cell array 100 during period T11. Note that in circuit diagrams and the like, to clearly show the potential of wiring, etc., symbols indicating the potential of the wiring may be written adjacent to the wiring, etc. Furthermore, symbols indicating the potential may be enclosed in text around wiring, etc., where a potential change has occurred.
  • a potential +VW is supplied to the wiring PL[1]
  • a potential +V1 is supplied to the wiring WL[2] (see Figures 7 and 8A).
  • +VSP is supplied to the wiring PL[1] as the potential +VW.
  • a potential +VW (here, +VSP) is supplied to the back gate of transistor 10[1,1].
  • a potential V0 which is a reference potential, is supplied to the gate of transistor 10[1,1]. Therefore, the residual polarization of insulating layer 522 becomes Pr1, and the Id-Vg characteristics of transistor 10[1,1] become characteristics 291 (see Figures 3A and 3C).
  • Transistor 10[2,1] is also connected to wiring PL[1]. If transistor 10[2,1] holds data "0,” and the potential of wiring WL[2] remains at potential V0, the data held in transistor 10[2,1] may be rewritten to data "1.” Therefore, by supplying potential +V1 to wiring WL[2], it is possible to prevent data rewriting in transistor 10[2,1].
  • the potential +V1 is set to be higher than the potential V0 and lower than the potential +VW to prevent the data held in the transistor 10[2,2] connected to the wiring WL[2] from being overwritten.
  • the potential +V1 be an intermediate potential between the potential V0 and the potential +VW.
  • the potential +V1 be a potential that is ⁇ 20% of the average value of the potential V0 and the potential +VW, more preferably a potential that is ⁇ 10% of the average value, and even more preferably a potential that is the average value.
  • Period T12 shown in Figure 7 is the period during which data "0" is written to transistor 10[1,1].
  • Figure 8B is a circuit diagram showing the state of memory cell array 100 during period T12.
  • a potential -VW is supplied to the wiring PL[1]
  • a potential -V1 is supplied to the wiring WL[2] (see Figures 7 and 8B).
  • -VSP is supplied to the wiring PL[1] as the potential -VW.
  • the potential -VW (here, -VSP) is supplied to the back gate of transistor 10[1,1].
  • a potential V0 which is the reference potential, is supplied to the gate of transistor 10[1,1]. Therefore, the remnant polarization of the insulating layer 522 becomes Pr2, and the Id-Vg characteristics of transistor 10[1,1] become characteristics 292 (see Figures 3A and 3C).
  • Transistor 10[2,1] is also connected to wiring PL[1]. If transistor 10[2,1] holds data "1,” the data held in transistor 10[2,1] may be rewritten to data "0" if the potential of wiring WL[2] remains at potential V0. Therefore, by supplying potential -V1 to wiring WL[2], it is possible to prevent data rewriting in transistor 10[2,1].
  • the potential -V1 is set to be lower than the potential V0 and higher than the potential -VW to prevent the data held in the transistor 10[2,2] connected to the wiring WL[2] from being rewritten.
  • the potential -V1 be an intermediate potential between the potential V0 and the potential -VW. Specifically, it is preferable that the potential -V1 be a potential that is ⁇ 20% of the average value of the potential V0 and the potential -VW, more preferably a potential that is ⁇ 10% of the average value, and even more preferably a potential that is the average value.
  • the potential difference between potential V1 and potential V0 is preferably about half the potential difference between potential VW and potential V0. Therefore, the potential difference between potential V1 and potential V0 is preferably ⁇ 20% of half the potential difference between potential VW and potential V0, more preferably ⁇ 10% of half the potential difference between potential VW and potential V0, and even more preferably ⁇ 5% of half the potential difference between potential VW and potential V0.
  • the potential difference between potential V1 and potential V0 is preferably 30% to 70% of the potential difference between potential VW and potential V0, more preferably 40% to 60% of the potential difference between potential VW and potential V0, and even more preferably 45% to 55% of the potential difference between potential VW and potential V0.
  • a similar write operation can be realized in a memory cell array 100 in which m and n are each 3 or greater.
  • a potential +VW is supplied to the jth wiring PL (wiring PL[j])
  • a potential V0 is supplied to the ith wiring WL (wiring WL[i])
  • a potential +V1 is supplied to wirings WL other than the ith wiring.
  • a potential -VW is supplied to wiring PL[j]
  • a potential V0 is supplied to wiring WL[i]
  • a potential -V1 is supplied to wirings WL other than the ith wiring.
  • the second potential difference is preferably 30% to 70% of the first potential difference, more preferably 40% to 60%, and even more preferably 45% to 55%.
  • the written data is retained by supplying a potential V0 to the wiring BL, the wiring SL, the wiring PL, and the wiring WL. Furthermore, the transistor 10 according to one embodiment of the present invention has a function of storing written data depending on the direction of remanent polarization of the insulating layer 522, which is a ferroelectric layer. Therefore, the written data can be stored even when power supply to the transistor 10 is stopped. Therefore, the transistor 10 according to one embodiment of the present invention can function as a nonvolatile memory element. Furthermore, a memory device including the transistor 10 according to one embodiment of the present invention can function as a nonvolatile memory device.
  • data erasure is achieved by, for example, writing data "0" to the transistor 10.
  • the erasing operation is the same as the operation of writing data "0" to the transistor 10. That is, the erasing operation can be achieved by setting the polarization of the insulating layer 522 to the remanent polarization Pr2.
  • the above-mentioned simultaneous erase operation can also be described as a simultaneous write operation of data "0" or data "1".
  • Periods T13 and T14 shown in FIG. 7 are periods during which data stored in the transistor 10[1,1] is read.
  • FIG. 9A is a circuit diagram showing the state of the memory cell array 100 during period T13.
  • FIG. 9B is a circuit diagram showing the state of the memory cell array 100 during period T14.
  • a potential VBL is supplied to the wiring BL[1] (see Figures 7 and 9A). Furthermore, a potential V0 is supplied to the wiring BL connected to the transistor 10 arranged in a column that is not the target for data readout, but the wiring can also be set to an electrically floating state (floating state).
  • potential VR is supplied to wiring WL[1] (see Figures 7 and 9B).
  • Potential VR is a potential that turns on transistor 10 when transistor 10 holds data "1.”
  • Potential VR is also a potential that keeps transistor 10 off and not on when transistor 10 holds data "0.”
  • potential VR is a potential that is greater than the threshold voltage when the residual polarization of insulating layer 522 of transistor 10 is Pr1 and less than the threshold voltage when the residual polarization of insulating layer 522 is Pr2.
  • potential VR is preferably greater than or equal to 1/5 and less than or equal to 1/2 of potential +VW (+VSP) when potential V0 is used as the reference potential, and more preferably greater than or equal to 1/4 and less than or equal to 1/3.
  • the third potential difference is preferably 20% to 50% of the fourth potential difference, and more preferably 25% to 30%.
  • the third potential difference is preferably 20% to 50% of +VSP, and more preferably 25% to 30%.
  • the potential difference between a wiring WL other than the i-th wiring and the j-th wiring PL is preferably 0 V or more and 1/6 or less of the potential +VW (+VSP), and more preferably 0 V or more and 1/10 or less of the potential +VW.
  • transistor 10[1,1] which is the data read target, holds data "1,” supplying potential VR to wiring WL[1] turns transistor 10[1,1] on.
  • transistor 10[1,1] turns on, current Id1 flows between wiring BL[1] and wiring SL[1] through the channel formation region of transistor 10[1,1] (see Figure 3C).
  • transistor 10[1,1] which is the data read target, holds data "0,” even if potential VR is supplied to wiring WL[1], transistor 10[1,1] does not turn on and remains off. In other words, the data held in transistor 10[1,1] can be read by measuring the current value flowing through wiring BL[1] or wiring SL[1].
  • the wiring BL[1] is set in a floating state, and the change in the potential of the wiring BL[1] is measured in the period T14, so that the data stored in the transistor 10[1,1] can be read.
  • the potential of the wiring SL connected to the transistor 10 arranged in a row that is not the target for data readout is potential V0.
  • potential VBL potential of wiring SL[2] in FIG. 7
  • Supplying potential VBL to the wiring can prevent unintended current from flowing between the wiring BL[1] and the wiring, thereby reducing noise components and improving the accuracy of data readout.
  • a potential VBL is supplied to the jth wiring BL (wiring BL[j]) and a potential V0 is supplied to the ith wiring SL (wiring SL[i]), generating a potential difference between the wiring BL[j] and the wiring SL[i].
  • a potential VR is supplied to the wiring WL[i], and the current value flowing through the wiring BL[j] or the wiring SL[i] is measured, thereby enabling the data held in transistor 10[i,j] to be read.
  • the wiring BL[j] is brought into a floating state, and the change in the potential of the wiring BL[j] is measured in the period T14, thereby enabling the data held in transistor 10[i,j] to be read.
  • the transistor 10 is an n-channel transistor, a positive potential is used as the potential VBL.
  • the potential difference between the wiring BL and the wiring SL may invert the remanent polarization of the insulating layer 522, which is a ferroelectric layer, and may destroy data stored in the transistor 10.
  • the potential difference between the potential VBL and the potential V0 is preferably 1 ⁇ 2 or less, more preferably 1 ⁇ 3 or less, of the potential difference between the potential +VW and the potential V0.
  • the potential difference between the potential VBL and the potential V0 is too small, the accuracy of data reading decreases.
  • the potential difference between the potential VBL and the potential V0 is preferably 1 ⁇ 2 or more, more preferably 1 ⁇ 5 or more, and more preferably 1 ⁇ 3 or more, of the potential difference between the potential +VW and the potential V0. That is, the potential difference between the potential VBL and the potential V0 is preferably 1 ⁇ 2 or more, more preferably 1 ⁇ 5 or more, and less than 1 ⁇ 3, of the saturation polarization voltage +VSP.
  • the transistor 10 according to one embodiment of the present invention functions as a memory cell. Furthermore, the transistor 10 according to one embodiment of the present invention does not require a refresh operation, which is required in, for example, a DRAM. Therefore, a memory device with low power consumption can be realized.
  • the transistor 10 uses a paraelectric material for the insulating layer 550, which functions as a gate insulating layer, and a ferroelectric material for the insulating layer 522, which functions as a back-gate insulating layer.
  • a paraelectric material for the insulating layer 550 which functions as a gate insulating layer
  • a ferroelectric material for the insulating layer 522 which functions as a back-gate insulating layer.
  • data is read more frequently than data is written. Therefore, the insulating layer 550 is exposed to more voltage stress than the insulating layer 522.
  • voltage stress is repeatedly applied to the ferroelectric layer, the remanent polarization of the ferroelectric layer is easily changed, reducing the reliability of data retention.
  • the reliability of the transistor 10 can be improved. Furthermore, the reliability of a memory device including the transistor 10 can be improved.
  • indium oxide having at least a crystalline portion or crystalline region in the film is referred to as crystalline indium oxide (crystal IO) or crystalline indium oxide (crystalline IO).
  • crystalline indium oxide crystal IO
  • crystalline IO crystalline indium oxide
  • examples of crystalline IO or crystalline IO include single-crystalline indium oxide, polycrystalline indium oxide, and microcrystalline indium oxide.
  • Indium oxide is a semiconductor material with completely different physical properties from oxide semiconductors such as In-Ga-Zn oxide (hereinafter also referred to as IGZO) and zinc oxide.
  • oxide semiconductors such as In-Ga-Zn oxide (hereinafter also referred to as IGZO) and zinc oxide.
  • Figure 11A is a schematic diagram of the carrier concentration dependence of Hall mobility for silicon (Si) and indium oxide (InOx), and Figure 11B is a schematic diagram of the carrier concentration dependence of Hall mobility for IGZO.
  • IGZO tends to exhibit higher hole mobility as the carrier concentration increases, as indicated by the arrows in Figure 11B.
  • indium oxide tends to exhibit higher hole mobility as the carrier concentration decreases, as indicated by the arrows in Figure 11A (see Non-Patent Document 6).
  • This trend is similar to that of silicon; the lower the dopant (impurity) concentration in the material, the less impurity scattering there is and the higher the hole mobility.
  • the higher the purity and intrinsic the indium oxide the higher the hole mobility. From these results, it can be said that indium oxide, unlike IGZO, is a material with physical properties closer to silicon. Note that the characteristics of indium oxide shown in Figure 11A are assumed to be single crystal. Therefore, when indium oxide is non-single crystal (e.g., polycrystalline), the characteristics may differ from those shown in Figure 11A.
  • the low carrier concentration range R1 has extremely high hole mobility, and can therefore be considered a carrier concentration range suitable for, for example, a channel formation region of a transistor.
  • range R1 is a range including a carrier concentration value of 1 ⁇ 10 15 cm ⁇ 3 , for example, a range of 1 ⁇ 10 14 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the hole mobility value can be increased to approximately 270 cm 2 /(V ⁇ s).
  • the region where the carrier concentration is in range R1 can contain elements that lower the carrier concentration.
  • elements that lower the carrier concentration include magnesium, calcium, zinc, cadmium, and copper. By substituting these elements for indium, the carrier concentration can be lowered.
  • elements that lower the carrier concentration include nitrogen, phosphorus, arsenic, and antimony. For example, by substituting nitrogen, phosphorus, arsenic, or antimony for oxygen, the carrier concentration can be lowered.
  • the range R2 with a high carrier concentration has a low electrical resistance, and can be said to be a range of carrier concentrations suitable for, for example, the source and drain regions of a transistor, a resistor, or a transparent conductive film.
  • Range R2 is a range in which the carrier concentration value includes 1 ⁇ 10 20 cm ⁇ 3 , for example, a range of 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ 3 or less. By sufficiently increasing the carrier concentration, it is expected that the resistivity can be reduced to 1 ⁇ 10 ⁇ 4 ⁇ cm or less.
  • the region with a carrier concentration in range R2 may contain an element that increases the carrier concentration.
  • the region contains the same element as the source electrode and drain electrode of the transistor.
  • elements that increase the carrier concentration include titanium, zirconium, hafnium, tantalum, tungsten, molybdenum, tin, silicon, and boron. It is particularly preferable to use an element whose oxide has conductive or semiconducting properties.
  • Methods for supplying an element that increases the carrier concentration include forming a film containing the element and diffusing it, ion implantation, ion doping, plasma immersion ion implantation, and plasma treatment. Unless otherwise specified, the present specification does not limit the use of mass separation. For example, in the present specification, a method of supplying ions after mass separation is referred to as ion implantation, and a method of supplying ions without mass separation is referred to as ion doping.
  • indium oxide uses a region with a low carrier concentration as the channel formation region of a transistor, and a region with a high carrier concentration as the source and drain regions of the transistor.
  • indium oxide can be considered an oxide capable of valence electron control.
  • strain can form in the source and drain regions due to stress from electrodes in contact with the IGZO, resulting in the formation of n-type regions.
  • indium oxide allows for valence electron control, so strain does not need to be formed in the film as with IGZO. Minimizing strain in the film is expected to improve reliability.
  • n-i-n junction a junction between an n-type region, an i-type region, and an n-type region
  • valence electron control in silicon-based transistors is generally known.
  • valence electron control in indium oxide-based transistors is a novel technological concept that would not normally be conceived.
  • the transistor containing indium oxide in this specification has two or more, preferably three or more, more preferably four or more, and most preferably five of the following characteristics (1) to (5): (1) A high on-state current (in other words, high mobility). (2) A low off-state current. (3) Normally-off operation is possible. (4) High reliability. (5) A high cutoff frequency (fT).
  • the transistor containing indium oxide in this specification has high mobility, a low off-state current, and is normally-off operation. This transistor has high mobility and is different from a normally-on transistor.
  • Ef Fermi level
  • Ei intrinsic Fermi level
  • indium oxide as shown in Figure 11A, the lower the carrier concentration, the higher the hole mobility.
  • a transistor containing indium oxide is likely to be normally-off due to its low carrier concentration. Therefore, a transistor containing indium oxide can be normally-off and achieve high field-effect mobility.
  • normally-off refers to a state in which no current flows through a transistor when no potential is applied to the gate or when the gate-source voltage is 0 V. Furthermore, normally-off can be evaluated by the threshold voltage (Vth) or shift value (Vsh) of the transistor. Unless otherwise specified, Vth is calculated by a constant current method. More specifically, Vth is defined as the gate voltage (Vg) when the value of drain current (Id) ⁇ channel length (L) ⁇ channel width (W) in the Id-Vg characteristics of the transistor is 1 nA (1 ⁇ 10 ⁇ 9 A).
  • Vth and Vsh are zero or a positive value, the transistor can be considered to be normally off.
  • a film containing oxygen such as a silicon oxynitride film, a silicon nitride oxide film, an aluminum oxide film, or a gallium oxide film, can also be used.
  • a silicon nitride oxide film, a silicon oxynitride film, or the like can also be used.
  • the hafnium oxide film which is located closer to the indium oxide film than the silicon nitride film, functions as a gettering site for hydrogen.
  • the above film configuration can also be considered as a stacked structure of a film capable of supplying oxygen to the indium oxide film from the indium oxide film side (e.g., a silicon oxide film), a film capable of gettering hydrogen (e.g., a hafnium oxide film), and a film that suppresses the penetration of oxygen and hydrogen (e.g., a silicon nitride film).
  • a film capable of supplying oxygen to the indium oxide film from the indium oxide film side e.g., a silicon oxide film
  • a film capable of gettering hydrogen e.g., a hafnium oxide film
  • a film that suppresses the penetration of oxygen and hydrogen e.g., a silicon nitride film.
  • oxygen vacancies in the indium oxide film are filled with oxygen in the silicon oxide film.
  • hydrogen in the indium oxide film is captured by the hafnium oxide film by heat treatment or the like.
  • the provision of a silicon nitride film results
  • the indium oxide film be crystalline (i.e., have crystal grains).
  • films having crystal grains include single-crystal films, polycrystalline films, and amorphous films containing crystal grains (also known as microcrystalline films).
  • polycrystalline indium oxide films are preferred, and single-crystal films are even more preferred.
  • Single-crystal films do not have grain boundaries. Impurities that impede carrier flow (typically, insulating impurities, insulating oxides, etc.) tend to segregate at grain boundaries.
  • Using a single-crystal film can suppress carrier scattering at grain boundaries, resulting in a transistor with high field-effect mobility. It also offers the excellent effect of suppressing variations in transistor characteristics due to the grain boundaries.
  • polycrystalline films are preferable because they can reduce carrier scattering and exhibit high field-effect mobility compared to microcrystalline or amorphous films.
  • a polycrystalline film it is preferable to use a film with as large a crystal grain size as possible and as few crystal grain boundaries as possible. Note that in a transistor using a polycrystalline film of indium oxide, if there are no crystal grain boundaries in the channel formation region or no crystal grain boundaries are observed, the channel formation region is located within a single crystal region included in the polycrystalline film, and therefore the transistor can be considered to use single-crystal indium oxide.
  • the crystallinity of indium oxide can be analyzed, for example, by X-ray diffraction (XRD), transmission electron microscope (TEM), or electron diffraction (ED). Alternatively, a combination of these methods may be used for analysis.
  • XRD X-ray diffraction
  • TEM transmission electron microscope
  • ED electron diffraction
  • a semiconductor layer in which no crystal grain boundaries are observed in the channel formation region a semiconductor layer in which the channel formation region is contained in a single crystal grain, or a semiconductor layer in which the crystal axis direction is the same in at least two regions within the channel formation region can be referred to as a single crystal film.
  • a semiconductor layer in which, within a single crystal grain in the channel formation region, the direction of the other crystal axis changes continuously around a certain crystal axis or a certain crystal orientation as the axis of rotation can be referred to as a single crystal film.
  • the channel formation region refers to the region of the semiconductor layer that overlaps (or faces) the gate electrode via the gate insulating layer, and is located between the region in contact with the source electrode and the region in contact with the drain electrode.
  • the current path in the channel formation region is the shortest distance between the source electrode and the drain electrode. Therefore, the crystal grains, crystal grain boundaries, crystal axes, crystal orientation, etc. in the channel formation region can be confirmed by observing a cross section including the semiconductor layer, source electrode, and drain electrode.
  • Impurities in the indium oxide film in the channel formation region can act as a source of carrier scattering, which can reduce field-effect mobility. These impurities can also hinder the crystal growth of the indium oxide film. Impurities in the indium oxide film include boron and silicon.
  • the indium oxide film preferably has a concentration of these impurities of 0.1% or less, and more preferably 0.01% (100 ppm) or less. Note that carbon, hydrogen, and other elements can be contained in the film formation gas or precursor during film formation, and may remain in the indium oxide film in greater amounts than the above impurities.
  • the indium oxide film in the channel formation region may contain elements that can become the same trivalent cations as indium, as long as the crystals maintain a cubic crystal structure (bixbyite type). Examples include elements in Group 13 of the periodic table, such as gallium and aluminum, and elements in Group 3 of the periodic table. These elements exist primarily as trivalent cations in oxides, allowing the carrier concentration of the indium oxide to be maintained low.
  • the field-effect mobility of the transistor can be increased to 50 cm 2 /(V ⁇ s) or more, preferably 100 cm 2 /(V ⁇ s) or more, more preferably 150 cm 2 /(V ⁇ s) or more, even more preferably 200 cm 2 /(V ⁇ s) or more, and still more preferably 250 cm 2 /(V ⁇ s) or more.
  • an indium oxide film has higher oxygen permeability (diffusibility) than an IGZO film.
  • oxygen (O) diffusing into an indium oxide film passes through the indium oxide film and is released as oxygen molecules (O 2 ). It may also react with hydrogen contained in the film and be released as water molecules (H 2 O).
  • oxygen vacancies ( VO ) exist in the film the diffusing oxygen atoms compensate for the oxygen vacancies. Since oxygen easily diffuses into an indium oxide film, it can also be said that oxygen vacancies are more easily compensated for than in an IGZO film.
  • indium oxide films are easier to reduce oxygen vacancies in than IGZO films, and by applying such indium oxide films to transistors, it is possible to create transistors that exhibit extremely high reliability.
  • the indium oxide film diffuses hydrogen. Hydrogen that diffuses into the indium oxide film from the outside passes through the indium oxide film and is released as hydrogen molecules (H 2 ). Alternatively, hydrogen reacts with oxygen contained in the film and is released as water molecules.
  • Transistors using indium oxide film are accumulation-type transistors that use electrons as majority carriers. Assuming that the carrier relaxation time is a constant value, the smaller the effective mass of the electrons (carriers), the higher the electron mobility. In other words, using indium oxide, which has a small effective electron mass, in a transistor can increase the transistor's on-current or field-effect mobility.
  • Table 1 shows the effective masses of single-crystal indium oxide (here, In 2 O 3 ) and single-crystal silicon (Si).
  • indium oxide is characterized by a small effective mass of electrons and a large effective mass of holes.
  • the effective mass of electrons in indium oxide is characterized by being almost independent of the crystal orientation. Therefore, by using crystalline indium oxide for a transistor, a transistor with high field-effect mobility and high frequency characteristics (also referred to as f characteristics) can be realized.
  • f characteristics also referred to as f characteristics
  • the off-state current per 1 ⁇ m of channel width can be 1 fA (1 ⁇ 10 ⁇ 15 A) or less or 1 aA (1 ⁇ 10 ⁇ 18 A) or less in an environment of 125° C., and 1 aA (1 ⁇ 10 ⁇ 18 A) or less or 1 zA (1 ⁇ 10 ⁇ 21 A) or less in an environment of room temperature (25° C.).
  • indium oxide has a smaller effective mass of electrons and a larger effective mass of holes than silicon, and therefore may be able to realize a transistor with higher field-effect mobility and lower off-state current than a Si transistor.
  • a seed layer so that it is in contact with at least a portion of the crystalline indium oxide film.
  • a material containing crystals with a small difference in lattice constant also called lattice mismatch
  • lattice mismatch lattice mismatch
  • a substrate e.g., a single-crystal substrate
  • ⁇ a can be set to between -5% and 5%, preferably between -4% and 4%, more preferably between -3% and 3%, and even more preferably between -2% and 2%.
  • the indium oxide crystals have a cubic crystal structure (bixbyite type).
  • yttria-stabilized zirconia (YSZ) crystals can have a cubic crystal structure (fluorite type).
  • the lattice mismatch of the indium oxide crystals with the cubic YSZ crystals is within the range of -2% to 2%, and a single crystal film of indium oxide can be epitaxially grown on a YSZ substrate.
  • the crystal structure of the seed layer and the crystal structure of the indium oxide film may not necessarily have the same crystal system or crystal orientation.
  • a film having hexagonal or trigonal crystal structure can be used under an indium oxide film having cubic crystal structure.
  • hexagonal or trigonal crystals include wurtzite structure, YbFe2O4 structure, Yb2Fe3O7 structure, and modified structures thereof .
  • a crystal having a YbFe2O4 structure or a Yb2Fe3O7 structure is IGZO.
  • a single crystal film of indium oxide can be formed not only on a YSZ substrate but also on an insulating film.
  • silicon crystals have a diamond structure.
  • indium oxide and silicon have similar properties in terms of single crystals.
  • they have different properties.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • a memory device 900 which is one type of semiconductor device according to one embodiment of the present invention, will be described.
  • the memory device 900 includes a plurality of transistors 10 according to one embodiment of the present invention.
  • FIG. 12A shows a block diagram illustrating an example configuration of a memory device 900.
  • FIGS. 12B and 12C are schematic perspective views of the memory device 900.
  • the memory device 900 shown in FIG. 12A has a driver circuit 910 and a memory cell array 100.
  • the memory cell array 100 has a plurality of transistors 10 that function as memory cells.
  • FIG. 12A shows an example in which the memory cell array 100 has a plurality of transistors 10 arranged in a matrix.
  • the drive circuit 910 includes a PSW 931 (power switch), a PSW 932, and a peripheral circuit 915.
  • the peripheral circuit 915 includes a peripheral circuit 911, a control circuit 912, and a voltage generation circuit 928.
  • each circuit, signal, and voltage can be selected or removed as needed. Alternatively, other circuits or signals can be added.
  • Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • signals BW, CE, and GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is a write data signal
  • signal RDA is a read data signal.
  • Signals PON1 and PON2 are power gating control signals. Note that signals PON1 and PON2 can also be generated by control circuit 912.
  • the control circuit 912 is a logic circuit that has the function of controlling the overall operation of the memory device 900. For example, the control circuit 912 performs a logical operation on the signals CE, GW, and BW to determine the operating mode (e.g., write operation, read operation) of the memory device 900. Alternatively, the control circuit 912 generates a control signal for the peripheral circuit 911 so that this operating mode is executed.
  • the control circuit 912 performs a logical operation on the signals CE, GW, and BW to determine the operating mode (e.g., write operation, read operation) of the memory device 900.
  • the control circuit 912 generates a control signal for the peripheral circuit 911 so that this operating mode is executed.
  • Voltage generation circuit 928 has the function of generating a negative voltage.
  • Signal WAKE has the function of controlling the input of signal CLK to voltage generation circuit 928. For example, when a high-level signal is given as signal WAKE, signal CLK is input to voltage generation circuit 928, and voltage generation circuit 928 generates a negative voltage.
  • the peripheral circuit 911 is a circuit for writing and reading data to and from the memory cell array 100.
  • the peripheral circuit 911 includes a row decoder 941, a column decoder 942, a row driver 923, a column driver 924, an input circuit 925, an output circuit 926, and a sense amplifier 927.
  • the row decoder 941 and column decoder 942 have the function of decoding the signal ADDR.
  • the row decoder 941 is a circuit for specifying the row to access
  • the column decoder 942 is a circuit for specifying the column to access.
  • the row driver 923 has the function of selecting the row specified by the row decoder 941.
  • the column driver 924 has the function of writing data to the memory cell array 100, reading data from the memory cell array 100, and retaining the read data.
  • the input circuit 925 has the function of holding the signal WDA.
  • the data held by the input circuit 925 is output to the column driver 924.
  • the output data of the input circuit 925 is the data (Din) to be written to the memory cell array 100.
  • the data (Dout) read from the memory cell array 100 by the column driver 924 is output to the output circuit 926.
  • the output circuit 926 has the function of holding Dout.
  • the output circuit 926 also has the function of outputting Dout externally from the memory device 900.
  • the data output from the output circuit 926 is the signal RDA.
  • PSW931 has the function of controlling the supply of VDD to the peripheral circuit 915.
  • PSW932 has the function of controlling the supply of VHM to the row driver 923.
  • the high power supply potential of the memory device 900 is VDD
  • the low power supply potential is GND (ground potential).
  • VHM is a high power supply potential used to set the word line to a high level, and is higher than VDD.
  • the on/off of PSW931 is controlled by signal PON1, and the on/off of PSW932 is controlled by signal PON2.
  • the number of power domains to which VDD is supplied in the peripheral circuit 915 is one, but there can be multiple. In this case, a power switch can be provided for each power domain.
  • the memory device 900 can be configured such that a drive circuit 910 is provided in the element layer 70, a memory cell array 100 is provided in the element layer 80, and the element layer 80 is layered on top of the element layer 70.
  • a single-crystal silicon substrate can be used as the element layer 70, and the drive circuit 910 can be formed on the silicon substrate.
  • the signal propagation distance between the drive circuit 910 and the memory cell array 100 can be shortened. This reduces the parasitic resistance and parasitic capacitance between the drive circuit 910 and the memory cell array 100, thereby reducing power consumption and signal delay. This also makes it possible to miniaturize the memory device 900. Furthermore, it is possible to increase the memory capacity per unit area.
  • an SOI substrate can be used as the element layer 70.
  • SOI substrates include SIMOX (Separation by Implanted Oxygen) substrates, which are formed by implanting oxygen ions into a mirror-polished wafer and then heating it at high temperatures to form an oxide layer to a certain depth from the surface and eliminate defects that occur in the surface layer; Smart Cut method, which cleaves a semiconductor substrate by utilizing the growth of microvoids formed by hydrogen ion implantation through heat treatment; and ELTRAN method (registered trademark: Epitaxial Layer Transfer). Si transistors fabricated using SOI substrates have reduced parasitic capacitance and can achieve high-speed operation.
  • an OS transistor as the transistor 10 included in the memory cell array 100. Because an OS transistor is a thin film transistor, it can easily be provided as the element layer 80 overlapping the element layer 70. In addition, as described above, OS transistors operate stably even in high-temperature environments and exhibit little fluctuation in characteristics. Therefore, even if a memory cell array 100 including an OS transistor is provided overlapping a driver circuit 910 including a Si transistor, it is less susceptible to the heat generated by the driver circuit 910. Therefore, the reliability of the memory device 900 can be improved.
  • FIG. 12C shows an example in which k element layers 80 (k is an integer of 2 or greater) are stacked on the element layer 70.
  • the first element layer 80 provided on the element layer 70 is shown as element layer 80[1]
  • the kth element layer 80 is shown as element layer 80[k].
  • the memory cell array 100 provided in element layer 80[k] is shown as memory cell array 100[k].
  • the signal propagation distance between the drive circuit 910 and the memory cell array 100 can be shortened. This reduces the parasitic resistance and parasitic capacitance between the drive circuit 910 and the memory cell array 100, thereby reducing power consumption and signal delay. This also makes it possible to miniaturize the memory device 900. Furthermore, it is possible to increase the memory capacity per unit area.
  • Figure 13 shows an example cross-sectional structure of a portion of the memory device 900 shown in Figure 12C.
  • one transistor 400 is shown as an example of the multiple transistors included in the element layer 70.
  • one transistor 10 is shown as an example of the multiple transistors included in each of the element layers 80[1] and 80[2].
  • the transistor 400 is provided on a substrate 371 and includes a conductive layer 376 that functions as a gate electrode, an insulating layer 375 that functions as a gate insulating layer, a semiconductor region 373 that is part of the substrate 371, and low-resistance regions 374a and 374b that are part of the substrate 371 and function as source and drain regions.
  • the transistor 400 may be either a p-channel transistor or an n-channel transistor.
  • the substrate 371 may be, for example, a single-crystal silicon substrate.
  • the semiconductor region 373 (part of the substrate 371) where the channel is formed has a convex shape.
  • the side and top surfaces of the semiconductor region 373 are covered with a conductive layer 376 via an insulating layer 375.
  • the conductive layer 376 may be made of a material that adjusts the work function.
  • Such a transistor is also called a Fin-type transistor because it utilizes the convex portion of the semiconductor substrate.
  • An insulating layer that contacts the top of the convex portion and functions as a mask for forming the convex portion may be provided. While the case where the convex portion is formed by processing a portion of the semiconductor substrate has been shown, a semiconductor film having a convex shape may also be formed by processing an SOI substrate.
  • the driver circuit 910 includes a plurality of transistors 400.
  • the transistors 400 can be used not only as transistors included in the driver circuit 910, but also as transistors included in other circuits (not shown) formed in the element layer 70.
  • the transistor 400 shown in FIG. 13 is an example, and the structure is not limited thereto. An appropriate transistor may be used depending on the circuit configuration or driving method.
  • the element layer 70 may be provided with a wiring layer provided with an interlayer film, wiring, plugs, etc. Furthermore, multiple wiring layers may be provided depending on the design. Furthermore, in this specification, wiring and plugs may be integrated. That is, there are cases where part of a conductive layer functions as wiring, and cases where part of a conductive layer functions as a plug.
  • insulating layer 390, insulating layer 391, insulating layer 393, and insulating layer 394 are stacked in this order as an interlayer film over transistor 400.
  • Conductive layer 392 and the like are embedded in insulating layer 390 and insulating layer 391.
  • Conductive layer 395, conductive layer 397, and the like are embedded in insulating layer 393 and insulating layer 394.
  • Conductive layer 392 and conductive layer 395 function as contact plugs or wiring.
  • the insulating layer that functions as an interlayer film may also function as a planarizing film that covers the underlying unevenness.
  • the top surface of insulating layer 391 may be subjected to CMP processing or the like to improve flatness.
  • a wiring layer may be provided on insulating layer 394 and conductive layer 395.
  • insulating layer 396, insulating layer 382, and insulating layer 384 are stacked in this order on insulating layer 394 and conductive layer 395.
  • Conductive layer 385, conductive layer 386, and conductive layer 397 are formed on insulating layer 396, insulating layer 382, and insulating layer 384.
  • Conductive layer 385, conductive layer 386, and conductive layer 397 function as contact plugs or wiring.
  • the insulating layer 202 of the element layer 80[1] is provided on the insulating layer 384.
  • a conductive layer 583 and an insulating layer 582 are provided on the insulating layer 581.
  • the conductive layer 583 is formed so as to be embedded in the insulating layer 581.
  • the conductive layer 583 is connected to the conductive layer 545a.
  • an insulating layer 584 is provided on the conductive layer 583 and the insulating layer 582, and an insulating layer 585 is provided on the insulating layer 584.
  • the insulating layer 202 of the element layer 80[2] is provided on the insulating layer 585 of the element layer 80[1].
  • the element layer 80[1] and the element layer 80[2] each have a plurality of transistors 10 that function as memory cells.
  • the memory capacity per unit area of the memory device 900 can be further increased.
  • Figure 14 shows a block diagram of the arithmetic unit 960.
  • the arithmetic unit 960 shown in Figure 14 can be applied to a CPU, for example.
  • the arithmetic unit 960 can also be applied to processors such as a GPU (Graphics Processing Unit), TPU (Tensor Processing Unit), or NPU (Neural Processing Unit), which have a larger number (tens to hundreds) of processor cores capable of parallel processing than a CPU.
  • GPU Graphics Processing Unit
  • TPU Torsor Processing Unit
  • NPU Neurological Processing Unit
  • the arithmetic device 960 shown in Figure 14 has an ALU 991 (ALU: Arithmetic logic unit, arithmetic circuit), an ALU controller 992, an instruction decoder 993, an interrupt controller 994, a timing controller 995, a register 996, a register controller 997, a bus interface 998, a cache 999, and a cache interface 989 on a substrate 990.
  • the substrate 990 may be a semiconductor substrate, an SOI substrate, a glass substrate, or the like. It may also have a rewritable ROM and a ROM interface.
  • the cache 999 and cache interface 989 may also be provided on separate chips.
  • the cache 999 is connected to the main memory provided on a separate chip via a cache interface 989.
  • the cache interface 989 has the function of supplying part of the data held in the main memory to the cache 999.
  • the cache interface 989 also has the function of outputting part of the data held in the cache 999 to the ALU 991 or register 996, etc. via the bus interface 998.
  • a memory cell array 100 can be provided by stacking it on the arithmetic unit 960.
  • the memory cell array 100 can also be used as a cache.
  • the cache interface 989 may have the function of supplying data held in the memory cell array 100 to the cache 999.
  • a drive circuit 910 be included as part of the cache interface 989.
  • the arithmetic device 960 shown in FIG. 14 is merely one example of a simplified configuration, and actual arithmetic devices 960 have a wide variety of configurations depending on their applications.
  • a configuration including the arithmetic device 960 shown in FIG. 14 as one core, and to include multiple such cores, each of which operates in parallel, in a so-called multi-core configuration.
  • the arithmetic device 960 can handle in its internal arithmetic circuit, data bus, etc.
  • the number of bits that the arithmetic device 960 can handle in its internal arithmetic circuit, data bus, etc. can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, etc.
  • Instructions input to the arithmetic unit 960 via the bus interface 998 are input to the instruction decoder 993, decoded, and then input to the ALU controller 992, interrupt controller 994, register controller 997, and timing controller 995.
  • the ALU controller 992, interrupt controller 994, register controller 997, and timing controller 995 perform various controls based on the decoded instructions. Specifically, the ALU controller 992 generates signals to control the operation of the ALU 991. Furthermore, while the arithmetic unit 960 is executing a program, the interrupt controller 994 determines and processes interrupt requests from external input/output devices, peripheral circuits, etc. based on their priority, mask status, etc. The register controller 997 generates the address of the register 996 and performs read and write operations on the register 996 depending on the state of the arithmetic unit 960.
  • the timing controller 995 also generates signals that control the timing of the operations of the ALU 991, ALU controller 992, instruction decoder 993, interrupt controller 994, and register controller 997.
  • the timing controller 995 includes an internal clock generation unit that generates an internal clock signal based on a reference clock signal, and supplies the internal clock signal to the various circuits mentioned above.
  • the register controller 997 selects the holding operation in the register 996 in accordance with instructions from the ALU 991. That is, it selects whether the memory cells in the register 996 will hold data using flip-flops or capacitance. If holding data using flip-flops is selected, power supply potential is supplied to the memory cells in the register 996. If holding data using capacitance is selected, the data is rewritten to the capacitance, and the supply of power supply potential to the memory cells in the register 996 can be stopped.
  • FIGS 15A and 15B show perspective views of a semiconductor device 970A.
  • the semiconductor device 970A has a layer 930 on which a memory cell array is provided above the arithmetic device 960.
  • the layer 930 is provided with memory cell arrays 100L1, 100L2, and 100L3.
  • the arithmetic device 960 and each memory cell array have overlapping regions. To make the configuration of the semiconductor device 970A easier to understand, the arithmetic device 960 and layer 930 are shown separately in Figure 15B.
  • connection distance between them can be shortened. This increases the communication speed between them. Furthermore, the short connection distance reduces power consumption.
  • the layer 930 having the memory cell array and the arithmetic device 960 As a method for stacking the layer 930 having the memory cell array and the arithmetic device 960, it is possible to use a method in which the layer 930 having the memory cell array is stacked directly on the arithmetic device 960 (also called monolithic stacking), or a method in which the arithmetic device 960 and the layer 930 are formed on different substrates, the two substrates are bonded together, and connection is made using through-vias or conductive film bonding technology (such as Cu-Cu bonding).
  • the former method not only reduces the chip size but also reduces manufacturing costs, as there is no need to consider misalignment during bonding.
  • the arithmetic device 960 does not have a cache 999, and the memory cell array 100L1, memory cell array 100L2, and memory cell array 100L3 provided in layer 930 can each be used as a cache.
  • memory cell array 100L1 can be used as an L1 cache (also called a level 1 cache)
  • memory cell array 100L2 can be used as an L2 cache (also called a level 2 cache)
  • memory cell array 100L3 can be used as an L3 cache (also called a level 3 cache).
  • L1 cache also called a level 1 cache
  • memory cell array 100L2 can be used as an L2 cache (also called a level 2 cache)
  • memory cell array 100L3 can be used as an L3 cache (also called a level 3 cache).
  • L1 cache also called a level 1 cache
  • memory cell array 100L2 can be used as an L2 cache (also called a level 2 cache)
  • memory cell array 100L3 can be used as an L3 cache (also called a level 3 cache).
  • each memory cell array provided in layer 930 can be used as a lower-level cache or main memory.
  • Main memory has a larger capacity than cache and is accessed less frequently.
  • drive circuits 910L1, 910L2, and 910L3 are provided.
  • Drive circuit 910L1 is connected to memory cell array 100L1 via connection electrode 940L1.
  • drive circuit 910L2 is connected to memory cell array 100L2 via connection electrode 940L2, and drive circuit 910L3 is connected to memory cell array 100L3 via connection electrode 940L3.
  • the number of memory cell arrays functioning as cache can be one or two, or even four or more.
  • drive circuit 910L1 can be configured to function as part of cache interface 989, or drive circuit 910L1 can be configured to be connected to cache interface 989.
  • drive circuit 910L2 and drive circuit 910L3 can be configured to function as part of cache interface 989, or drive circuit 910L3 can be configured to be connected to cache interface 989.
  • Whether the memory cell array 100 functions as a cache or as main memory is determined by the control circuit 912 of each drive circuit 910. Based on a signal supplied from the arithmetic device 960, the control circuit 912 can cause some of the multiple transistors 10 in the memory device 900 to function as RAM.
  • the memory device 900 can cause a plurality of transistors 10 functioning as memory cells or a portion of the plurality of transistors 10 to function as cache, and another portion to function as main memory. In other words, the memory device 900 can function as both a cache and a main memory.
  • the memory device 900 according to one aspect of the present invention can function as, for example, universal memory.
  • Figure 16A shows a perspective view of the semiconductor device 970B.
  • one memory cell array 100 can be divided into multiple areas, each of which can be used for different functions.
  • Figure 16A shows an example in which area L1 is used as an L1 cache, area L2 as an L2 cache, and area L3 as an L3 cache.
  • the capacity of each of areas L1 to L3 can be changed depending on the situation. For example, if you want to increase the capacity of the L1 cache, you can achieve this by increasing the area of area L1. With this configuration, it is possible to improve the efficiency of calculation processing and increase processing speed.
  • Figure 16B shows a perspective view of semiconductor device 970C.
  • Semiconductor device 970C has a layer 930L1 having memory cell array 100L1 stacked on top of it, a layer 930L2 having memory cell array 100L2 on top of that, and a layer 930L3 having memory cell array 100L3 on top of that.
  • Memory cell array 100L1 which is physically closest to the computing device 960, can be used as a higher-level cache, and memory cell array 100L3, which is the farthest, can be used as a lower-level cache or main memory. With this configuration, the capacity of each memory cell array can be increased, thereby further improving processing power.
  • Figure 17 shows a conceptual diagram explaining the hierarchy of memory devices used in semiconductor devices.
  • the conceptual diagram explaining the hierarchy of memory devices is represented by a triangle, with memory devices located higher in the triangle requiring faster operating speeds, and memory devices located lower in the triangle requiring larger memory capacities and higher recording densities.
  • FIG 17 from the top layer of the triangle, there are memories integrated as registers into the CPU, GPU, and NPU processing units, cache memory (sometimes simply referred to as cache, and typically L1, L2, and L3 caches), main memory such as DRAM, and storage memory such as 3D NAND and hard disks (also known as HDDs: hard disk drives).
  • cache memory sometimes simply referred to as cache, and typically L1, L2, and L3 caches
  • main memory such as DRAM
  • storage memory such as 3D NAND and hard disks (also known as HDDs: hard disk drives).
  • Registers are used for temporary storage of calculation results, and is therefore frequently accessed by the arithmetic processing unit. Therefore, fast operating speeds are required rather than large storage capacities. Registers also have the function of storing setting information for the arithmetic processing unit.
  • Cache memory has the function of duplicating and storing a portion of the data held in DRAM. By duplicating frequently used data and storing it in cache memory, it is possible to increase the speed of access to the data. Cache memory requires less storage capacity than DRAM, but is required to operate at a faster speed than DRAM. In addition, data rewritten in cache memory is duplicated and supplied to DRAM.
  • a memory device can also function as a DRAM.
  • the cache memory is illustrated only up to the L3 cache, but this is not limited to this.
  • a storage device according to one embodiment of the present invention can be used as the LLC (Last Level cache) or FLC (Final Level cache), which are the lowest level caches.
  • DRAM has the function of storing programs, data, etc. read from 3D NAND.
  • 3D NAND has the ability to store data that requires long-term storage, various programs used in computing devices (for example, artificial neural network models), and more. Therefore, 3D NAND requires large storage capacity and high recording density rather than fast operating speeds.
  • Hard disks have large storage capacity and are non-volatile.
  • SSDs solid-state drives
  • OS transistors in a memory device according to one embodiment of the present invention, it can be monolithically structured with peripheral circuits. Furthermore, the use of OS transistors enables monolithic stacking with peripheral circuits. This is advantageous in terms of data access with peripheral circuits. Furthermore, since the memory device can be stacked with peripheral circuits, the degree of integration can be increased. Furthermore, the memory device according to one embodiment of the present invention can retain data for a long period of time. Therefore, when the memory device according to one embodiment of the present invention is used as a DRAM, the frequency of refresh can be reduced.
  • leakage current is reduced by using an OS transistor, and power consumption can be reduced.
  • data can be retained for a long time by including a ferroelectric layer in the back-gate insulating layer.
  • a storage device can be used for the Target2 area and the Target1 area of the storage device shown in FIG. 17.
  • Target1 includes the boundary area (Target1_1) between DRAM and 3D NAND, and the boundary area (Target1_2) between DRAM and cache (L1, L2, L3).
  • Examples of Target1_2 include the LLC and FLC mentioned above.
  • a storage device By replacing DRAM with a storage device according to one embodiment of the present invention, power consumption can be reduced. With this configuration, power consumption can be reduced to half or less, preferably one-tenth or less, more preferably one-hundredth, and even more preferably one-thousandth or less, compared to a configuration using DRAM. Therefore, a storage device according to one embodiment of the present invention is suitable for Target 1.
  • a storage device can retain data for a long time and is also advantageous in terms of data access. Therefore, a storage device according to one embodiment of the present invention is particularly suitable for Target1_1, which is an area of Target1 that is rewritten relatively infrequently.
  • Target1_1 is an area of Target1 that is rewritten relatively infrequently.
  • a memory device has high operating speed and is advantageous in terms of data access, and is therefore also suitable for Target1_2, which is a part of Target1 and is rewritten more frequently.
  • Target1_2 the computational efficiency of the semiconductor device can be improved and power consumption can be reduced.
  • Another means of reducing power consumption is to stack a storage device such as DRAM (including a storage device according to one embodiment of the present invention) on top of a processing device such as a CPU, GPU, or NPU.
  • a configuration in which a processing device and a storage device are stacked is called a monolithic stack.
  • the processing device and the storage device By configuring the processing device and the storage device as a monolithic stack, it is possible to significantly reduce the power consumption required for data access between the processing device and the storage device, for example. Therefore, by deploying information processing devices including supercomputers (also known as HPCs (High Performance Computers)), computers, servers, etc. that employ such a configuration throughout the world, it is possible to curb global warming.
  • supercomputers also known as HPCs (High Performance Computers)
  • computers, servers, etc. that employ such a configuration throughout the world, it is possible to curb global warming.
  • a memory device using an oxide semiconductor according to one embodiment of the present invention can be applied to a wide range of memories, from memories integrated as registers in arithmetic processing units such as CPUs, GPUs, and NPUs, to memories located in the boundary region between DRAM and 3D NAND.
  • the memory device according to one embodiment of the present invention can be used for, for example, electronic components, electronic devices, mainframes, space equipment, and data centers (also referred to as data centers (DCs)).
  • the electronic components, electronic devices, mainframes, space equipment, and data centers using the memory device according to one embodiment of the present invention are effective in achieving high performance, such as low power consumption.
  • FIG. 18A shows a perspective view of a substrate (mounting substrate 704) on which electronic component 700 is mounted.
  • Electronic component 700 shown in FIG. 18A has memory device 710 in mold 711. Memory device 900 described in the above embodiment can be used as memory device 710.
  • FIG. 18A omits some details in order to show the interior of electronic component 700.
  • Electronic component 700 has lands 712 on the outside of mold 711. Lands 712 are connected to electrode pads 713, and electrode pads 713 are connected to memory device 710 via wires 714.
  • Electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such electronic components are combined and connected on printed circuit board 702 to complete mounting substrate 704.
  • the memory device 710 also has a drive circuit layer 715 and a memory layer 716.
  • the memory layer 716 is configured with multiple memory cell arrays stacked on top of each other.
  • the stacked configuration of the drive circuit layer 715 and the memory layer 716 can be a monolithic stacked configuration.
  • the layers can be connected without using through-electrode technology such as TSV (Through Silicon Via) or bonding technology such as Cu-Cu direct bonding.
  • TSV Through Silicon Via
  • bonding technology such as Cu-Cu direct bonding.
  • connection wiring can be reduced compared to technologies that use through electrodes such as TSVs, making it possible to increase the number of connection pins.
  • Increasing the number of connection pins enables parallel operation, making it possible to improve the memory bandwidth (also known as memory bandwidth).
  • the multiple memory cell arrays included in the memory layer 716 are formed using OS transistors and that the multiple memory cell arrays are monolithically stacked.
  • OS transistors By configuring the multiple memory cell arrays as a monolithic stack, it is possible to improve either or both of the memory bandwidth and memory access latency.
  • bandwidth refers to the amount of data transferred per unit time
  • access latency refers to the time from access to the start of data exchange.
  • Si transistors are used for the memory layer 716, it is more difficult to achieve a monolithic stack configuration than OS transistors. Therefore, it can be said that OS transistors have a superior structure to Si transistors in a monolithic stack configuration.
  • the memory device 710 may also be referred to as a die.
  • a die refers to a chip piece obtained during the semiconductor chip manufacturing process, for example, by forming a circuit pattern on a disk-shaped substrate (also called a wafer) and dicing it into cubes.
  • Semiconductor materials that can be used for the die include, for example, silicon (Si), silicon carbide (SiC), or gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also called a silicon wafer
  • a silicon die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.
  • Figure 18B shows a perspective view of electronic component 730.
  • Electronic component 730 is an example of a SiP (System in Package) or MCM (Multi-Chip Module).
  • Electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and multiple memory devices 710 provided on interposer 731.
  • Electronic component 730 shows an example in which memory device 710 is used as a high bandwidth memory (HBM). Furthermore, semiconductor device 735 can be used in integrated circuits such as a CPU, GPU, NPU, or FPGA (Field Programmable Gate Array).
  • HBM high bandwidth memory
  • semiconductor device 735 can be used in integrated circuits such as a CPU, GPU, NPU, or FPGA (Field Programmable Gate Array).
  • the package substrate 732 may be, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate.
  • the interposer 731 may be, for example, a silicon interposer or a resin interposer.
  • the interposer 731 has multiple wiring lines and functions to connect multiple integrated circuits with different terminal pitches.
  • the multiple wiring lines are provided in a single layer or multiple layers.
  • the interposer 731 also functions to connect the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring substrate” or “intermediate substrate.”
  • through electrodes are provided in the interposer 731, and these through electrodes are used to connect the integrated circuits and the package substrate 732.
  • TSVs can also be used as through electrodes.
  • the interposer on which the HBM is mounted must be able to form fine, high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer on which the HBM is mounted.
  • SiPs and MCMs that use silicon interposers that use silicon interposers, a decrease in reliability due to differences in the coefficient of expansion between the integrated circuit and the interposer is less likely. Furthermore, because the surface of a silicon interposer is highly flat, poor connections between the integrated circuit mounted on the silicon interposer and the silicon interposer are less likely to occur. It is particularly preferable to use silicon interposers in 2.5D packages (2.5-dimensional packaging), in which multiple integrated circuits are arranged horizontally on an interposer.
  • a composite structure can be created that combines a memory cell array stacked using TSVs with a monolithic stacked memory cell array.
  • heat sink heat sink
  • the electronic component 730 shown in this embodiment it is preferable to align the height of the memory device 710 and the semiconductor device 735.
  • Electrodes 733 are provided on the bottom of the package substrate 732.
  • Figure 18B shows an example in which the electrodes 733 are formed from solder balls. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be achieved.
  • the electrodes 733 can also be formed from conductive pins. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be achieved.
  • Electronic component 730 can be mounted on other substrates using various mounting methods, not limited to BGA and PGA.
  • mounting methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package).
  • [Large computer] 19A shows a perspective view of a mainframe computer 5600.
  • the mainframe computer 5600 has a rack 5610 housing a plurality of rack-mounted computers 5620.
  • the mainframe computer 5600 may also be called a supercomputer.
  • Figure 19B shows a perspective view of an example of a computer 5620.
  • Computer 5620 has a motherboard 5630.
  • Motherboard 5630 has multiple slots 5631 and multiple connection terminals.
  • a PC card 5621 is inserted into slot 5631.
  • PC card 5621 has connection terminals 5623, 5624, and 5625, each of which is connected to motherboard 5630.
  • FIG 19C shows an example of a PC card 5621.
  • PC card 5621 is a processing board equipped with, for example, a CPU, GPU, storage device, etc.
  • PC card 5621 has board 5622 and connection terminals 5623, 5624, 5625, electronic components 5626, 5627, 5628, and 5629 mounted on board 5622. Note that Figure 19C also shows components other than electronic components 5626, 5627, and 5628.
  • connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • the connection terminal 5629 may conform to, for example, PCIe.
  • Connection terminals 5623, 5624, and 5625 can be, for example, interfaces for supplying power to PC card 5621, inputting signals, etc. They can also be, for example, interfaces for outputting signals calculated by PC card 5621.
  • Examples of standards for connection terminals 5623, 5624, and 5625 include USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface).
  • Examples of standards for each include HDMI (registered trademark).
  • Electronic component 5626 has terminals (not shown) for inputting and outputting signals, and electronic component 5626 can be connected to board 5622 by inserting these terminals into sockets (not shown) provided on board 5622.
  • Electronic component 5627 and electronic component 5628 have multiple terminals, and can be mounted to wiring on board 5622 by, for example, reflow soldering the terminals.
  • Examples of electronic component 5627 include FPGAs, GPUs, and CPUs.
  • Electronic component 5627 can be, for example, electronic component 730.
  • Electronic component 5628 can be, for example, a memory device.
  • Electronic component 5628 can be, for example, electronic component 700.
  • the mainframe computer 5600 can also function as a parallel computer. By using the mainframe computer 5600 as a parallel computer, it is possible to perform large-scale calculations required for, for example, artificial intelligence learning and inference.
  • a semiconductor device according to one aspect of the present invention is suitable for space equipment.
  • a semiconductor device includes an OS transistor.
  • the change in electrical characteristics of an OS transistor due to radiation exposure is small.
  • the OS transistor has high radiation resistance and is therefore suitable for environments where radiation may be incident.
  • an OS transistor is suitable for use in outer space.
  • an OS transistor can be used as a transistor for a semiconductor device provided in a space shuttle, an artificial satellite, or a space probe.
  • Examples of radiation include X-rays and neutron rays.
  • outer space refers to an altitude of 100 km or higher, and the outer space described in this specification includes one or more of the thermosphere, mesosphere, and stratosphere.
  • Figure 20A shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807. Note that Figure 20A also shows a planet 6804 in space.
  • the secondary battery 6805 it is preferable to provide the secondary battery 6805 with a battery management system (also referred to as a BMS) or a battery control circuit.
  • a battery management system also referred to as a BMS
  • a battery control circuit Using an OS transistor in the battery management system or battery control circuit is preferable because it consumes low power and has high reliability even in space.
  • outer space is an environment with radiation levels more than 100 times higher than on Earth.
  • radiation include electromagnetic waves (electromagnetic radiation) such as X-rays and gamma rays, as well as particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.
  • the power required for the satellite 6800 to operate is generated.
  • the amount of power generated will be small. Therefore, there is a possibility that the power required for the satellite 6800 to operate will not be generated.
  • a secondary battery 6805 be provided on the satellite 6800.
  • the solar panel is sometimes called a solar cell module.
  • Satellite 6800 can generate a signal. This signal is transmitted via antenna 6803, and can be received, for example, by a receiver located on the ground or by another satellite. By receiving the signal transmitted by satellite 6800, the position of the receiver that received the signal can be determined. As described above, satellite 6800 can constitute a satellite positioning system.
  • the control device 6807 also has a function of controlling the satellite 6800.
  • the control device 6807 is configured using, for example, one or more selected from a CPU, a GPU, and a storage device.
  • a semiconductor device including an OS transistor which is one embodiment of the present invention, is preferably used for the control device 6807.
  • the electrical characteristics of an OS transistor change less when exposed to radiation than those of a Si transistor. That is, an OS transistor is more reliable than a Si transistor in an environment where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have the function of detecting sunlight reflected off an object on the ground.
  • the artificial satellite 6800 can have the function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can function as, for example, an Earth observation satellite.
  • a semiconductor device is suitable for space equipment such as a spaceship, a space capsule, or a space probe.
  • OS transistors have the advantages of being able to achieve a wider memory bandwidth and having higher radiation resistance compared to Si transistors.
  • a semiconductor device is suitable for a storage system applied to, for example, a data center.
  • the data center is required to perform long-term management of data, such as ensuring data immutability.
  • Managing long-term data requires the construction of a large-scale building, such as the installation of storage and servers for storing a huge amount of data, the provision of a stable power source for maintaining the data, or the provision of cooling equipment required for maintaining the data.
  • a semiconductor device in a storage system applied to a data center, it is possible to reduce the power required to store data and to miniaturize the semiconductor device that stores the data. This makes it possible to miniaturize the storage system, the power supply for storing data, and the cooling equipment. This allows for space savings in the data center.
  • the semiconductor device of one embodiment of the present invention has low power consumption, and therefore heat generation from the circuit can be reduced. Therefore, adverse effects of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • Figure 20B shows a storage system applicable to a data center.
  • the storage system 6000 shown in Figure 20B has multiple servers 6001sb as hosts 6001 (illustrated as Host Computers). It also has multiple storage devices 6003md as storage 6003 (illustrated as Storage).
  • the host 6001 and storage 6003 are shown connected via a storage area network 6004 (illustrated as SAN: Storage Area Network) and a storage control circuit 6002 (illustrated as Storage Controller).
  • SAN Storage Area Network
  • the host 6001 corresponds to a computer that accesses data stored in the storage 6003.
  • the hosts 6001 can be connected to each other via a network.
  • Storage 6003 uses flash memory to reduce data access speed, i.e., the time required to store and output data, but this time is significantly longer than the time required for DRAM, which can be used as cache memory within the storage.
  • data access speed i.e., the time required to store and output data
  • this time is significantly longer than the time required for DRAM, which can be used as cache memory within the storage.
  • storage systems typically provide cache memory within the storage to reduce the time required to store and output data.
  • the aforementioned cache memory is used within the storage control circuit 6002 and storage 6003. Data exchanged between the host 6001 and storage 6003 is stored in the cache memory within the storage control circuit 6002 and storage 6003, and then output to the host 6001 or storage 6003.
  • OS transistors as transistors for storing data in the cache memory and maintaining a potential corresponding to the data
  • the frequency of refreshes can be reduced, lowering power consumption.
  • stacking the memory cell array miniaturization is possible.
  • a semiconductor device of one embodiment of the present invention to one or more selected from electronic components, electronic devices, mainframe computers, space equipment, and data centers is expected to have an effect of reducing power consumption. Therefore, while energy demand is expected to increase with the improvement in performance or high integration of semiconductor devices, the use of a semiconductor device of one embodiment of the present invention can also reduce emissions of greenhouse gases, typified by carbon dioxide (CO 2 ). Furthermore, the semiconductor device of one embodiment of the present invention is effective as a countermeasure against global warming due to its low power consumption.
  • CO 2 carbon dioxide

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)

Abstract

新規な記憶装置の駆動方法を提供する。 m行n列(m及びnはそれぞれが2以上の整数)のマトリクス状に配置され、メモリセルとして機能する複数のトランジスタと、m本の配線WLと、m本の配線SLと、n本の配線BLと、n本の配線PLとを有し、トランジスタは常誘電体のゲート絶縁層と強誘電体のバックゲート絶縁層を有し、卜ランジスタのゲートはi本目(iは1以上m以下の整数)の配線WLと接続され、ソース又はドレインの一方はj本目(jは1以上m以下の整数)の配線BLと電気的に接続され、トランジスタのソース又はドレインの他方はi本目の配線SLと電気的に接続され、トランジスタのバックゲートはj本目の配線PLと電気的に接続され、i本目の配線WLとj本目の配線PLの電位差をi本目以外の配線WLと前記j本目の配線PLの電位差より大きくして、i行j列目に配置されたトランジスタへデータを書き込む。

Description

記憶装置、記憶装置の駆動方法
　本発明の一態様は、記憶装置及び記憶装置の駆動方法に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　そのため、本発明の一態様に係る技術分野の一例として、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、それらの検査方法又はそれらの使用方法などを挙げることができる。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリ（記憶装置）などの半導体装置の開発が進められている。これらの半導体装置は、コンピュータ、携帯情報端末など様々な電子機器に使用されている。また、メモリは、演算処理実行時の一時記憶、データの長期記憶など、用途に応じて様々な記憶方式のメモリが開発されている。代表的な記憶方式のメモリとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、フラッシュメモリなどがある。
　また、非特許文献１に示すように、強誘電体（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）を用いたメモリの研究開発が活発に行われている。また、次世代の強誘電性メモリのために、強誘電性のＨｆＯ２ベースの材料の研究（非特許文献２）、ハフニウム酸化物薄膜の強誘電性に関する研究（非特許文献３）、ＨｆＯ２薄膜の強誘電性に関する研究（非特許文献４）、及び強誘電体Ｈｆ０．５Ｚｒ０．５Ｏ２を用いたＦｅＲＡＭとＣＭＯＳとの統合の実証（非特許文献５）など、酸化ハフニウム関連の研究も活発に行われている。
Ｔ．Ｓ．Ｂｏｅｓｃｋｅ，ｅｔ　ａｌ．，"Ｆｅｒｒｏｅｌｅｃｔｒｉｃｉｔｙ　ｉｎ　ｈａｆｎｉｕｍ　ｏｘｉｄｅ　ｔｈｉｎ　ｆｉｌｍｓ"，ＡＰＬ９９，２０１１ Ｚｈｅｎ　Ｆａｎ，ｅｔ　ａｌ．，"Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＨｆＯ▲２▼−ｂａｓｅｄ　ｍａｔｅｒｉａｌｓ　ｆｏｒ　ｎｅｘｔ−ｇｅｎｅｒａｔｉｏｎ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ｍｅｍｏｒｉｅｓ"，ＪＯＵＲＮＡＬ　ＯＦ　ＡＤＶＡＮＣＥＤ　ＤＩＥＬＥＣＴＲＩＣＳ，Ｖｏｌ．６，Ｎｏ．２，２０１６ Ｊｕｎ　Ｏｋｕｎｏ，ｅｔ　ａｌ．，"ＳｏＣ　ｃｏｍｐａｔｉｂｌｅ　１Ｔ１Ｃ　ＦｅＲＡＭ　ｍｅｍｏｒｙ　ａｒｒａｙ　ｂａｓｅｄ　ｏｎ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｈｆ▲０．５▼Ｚｒ▲０．５▼Ｏ▲２▼"，ＶＬＳＩ　２０２０ 鳥海　明、「ＨｆＯ▲２▼薄膜の強誘電性」、応用物理学会、第８８巻、第９号、２０１９ Ｔ．Ｆｒａｎｃｏｉｓ，ｅｔ　ａｌ．，"Ｄｅｍｏｎｓｔｒａｔｉｏｎ　ｏｆ　ＢＥＯＬ−ｃｏｍｐａｔｉｂｌｅ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｈｆ▲０．５▼Ｚｒ▲０．５▼Ｏ▲２▼　ｓｃａｌｅｄ　ＦｅＲＡＭ　ｃｏ−ｉｎｔｅｇｒａｔｅｄ　ｗｉｔｈ　１３０ｎｍ　ＣＭＯＳ　ｆｏｒ　ｅｍｂｅｄｄｅｄ　ＮＶＭ　ａｐｐｌｉｃａｔｉｏｎｓ"，ＩＥＤＭ　２０１９ 鯉田崇、"高移動度透明導電膜"、国立研究開発法人産業技術総合研究所、ＡＩＳＴ太陽光発電研究成果報告会２０１９、インターネット＜ＵＲＬ：ｈｔｔｐｓ：／／ｕｎｉｔ．ａｉｓｔ．ｇｏ．ｊｐ／ｒｐｄ−ｅｎｖｅｎｅ／ＰＶ／ｊａ／ｒｅｓｕｌｔｓ／２０１９／ｏｒａｌ／Ｔ１３．ｐｄｆ＞
　ゲート絶縁層に強誘電性材料を用いた電界効果型トランジスタ（ＦｅＦＥＴ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が知られている。ＦｅＦＥＴは、ゲート電圧によって強誘電性材料であるゲート絶縁層の分極の向きを制御し、当該トランジスタのしきい値電圧を変化させる機能を有する。１つのＦｅＦＥＴは１つの記憶素子として機能できる。よって、占有面積が小さい記憶素子の実現が容易である。
　一方で、ＦｅＦＥＴが保持しているデータの読み出し時には、ＦｅＦＥＴのオン状態とオフ状態の切り替えが行われる。オン状態とオフ状態の切り替えはゲート電圧によって行われるため、オン状態とオフ状態の繰り返しによって、強誘電性材料であるゲート絶縁層の分極の向きが変化し、信頼性が低下する懸念がある。
　本発明の一態様は、占有面積が小さい記憶装置を提供することを課題の一とする。または、信頼性が高い記憶装置を提供することを課題の一とする。または、消費電力が低い記憶装置を提供することを課題の一とする。または、記憶容量が大きい記憶装置を提供することを課題の一とする。または、新規な記憶装置を提供することを課題の一つとする。または、記憶装置の新規な駆動方法を提供することを課題の一つとする。
　なお本発明の一態様に係る課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題とは、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題および他の課題の全てを解決する必要はない。本発明の一態様は、上記列挙した課題および他の課題のうち、少なくとも一つの課題を解決するものである。
（１）本発明の一態様は、ｍ行ｎ列（ｍ及びｎはそれぞれが２以上の整数）のマトリクス状に配置された複数のトランジスタと、ｍ本の配線ＷＬと、ｍ本の配線ＳＬと、ｎ本の配線ＢＬと、ｎ本の配線ＰＬと、を有し、ｉ行ｊ列目（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）に配置されたトランジスタのゲートはｉ本目の配線ＷＬと電気的に接続され、ｉ行ｊ列目に配置されたトランジスタのソース又はドレインの一方はｊ本目の配線ＢＬと電気的に接続され、ｉ行ｊ列目に配置されたトランジスタのソース又はドレインの他方はｉ本目の配線ＳＬと電気的に接続され、ｉ行ｊ列目に配置されたトランジスタのバックゲートはｊ本目の配線ＰＬと電気的に接続され、複数のトランジスタのそれぞれは、常誘電体のゲート絶縁層と強誘電体のバックゲート絶縁層とを有する記憶装置である。
　複数のトランジスタのそれぞれは、チャネルが形成される半導体層にインジウム及び酸素を含むことが好ましい。ゲート絶縁層は、シリコンと、酸素と、を含むことが好ましい。バックゲート絶縁層は、ハフニウム又はジルコニウムの一方又は双方と、酸素と、を含むことが好ましい。
（２）本発明の別の一態様は、ｍ行ｎ列のマトリクス状に配置された複数のトランジスタと、ｍ本の配線ＷＬと、ｍ本の配線ＳＬと、ｎ本の配線ＢＬと、ｎ本の配線ＰＬと、を有し、ｉ行ｊ列目に配置されたトランジスタのゲートはｉ本目の配線ＷＬと電気的に接続され、ｉ行ｊ列目に配置されたトランジスタのソース又はドレインの一方はｊ本目の配線ＢＬと電気的に接続され、ｉ行ｊ列目に配置されたトランジスタのソース又はドレインの他方はｉ本目の配線ＳＬと電気的に接続され、ｉ行ｊ列目に配置されたトランジスタのバックゲートはｊ本目の配線ＰＬと電気的に接続され、複数のトランジスタのそれぞれは、常誘電体のゲート絶縁層と強誘電体のバックゲート絶縁層とを有する記憶装置の駆動方法であって、ｉ本目の配線ＷＬとｊ本目の配線ＰＬの電位差である第１電位差を、ｉ本目以外の配線ＷＬとｊ本目の配線ＰＬの電位差である第２電位差より大きくして、ｉ行ｊ列目に配置されたトランジスタへデータを書き込む記憶装置の駆動方法である。第２電位差は、第１電位差の３０％以上７０％以下であることが好ましい。
　また、本発明の別の一態様は、ｉ本目の配線ＳＬに電位Ｖ０を供給し、ｊ本目の配線ＢＬに電位Ｖ０よりも高い電位である電位ＶＢＬを供給した後に、ｉ本目の配線ＷＬに電位ＶＲを供給し、ｊ本目の配線ＢＬに流れる電流値を測定して、ｉ行ｊ列目に配置されたトランジスタが保持しているデータを読み出す（２）に記載の記憶装置の駆動方法である。
　本発明の一態様によって、占有面積が小さい記憶装置を提供できる。または、信頼性が高い記憶装置を提供できる。または、消費電力が低い記憶装置を提供できる。または、記憶容量が大きい記憶装置を提供できる。または、新規な記憶装置を提供できる。または、記憶装置の新規な駆動方法を提供できる。
　なお、本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。従って本発明の一態様は、上記列挙した効果を有さない場合もある。なお、他の効果とは、以下の記載で述べる、本項目で言及していない効果である。他の効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。本発明の一態様は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。
図１Ａ乃至図１Ｃは、本発明の一態様に係るトランジスタの構成例を説明する図である。図１Ｄは本発明の一態様に係るトランジスタの等価回路図である。
図２Ａは、強誘電体のヒステリシス特性の一例を示す図である。図２Ｂ及び図２Ｃは、強誘電体キャパシタの残留分極を説明する図である。
図３Ａ及び図３Ｂは、本発明の一態様に係るトランジスタの残留分極を説明する図である。図３ＣはトランジスタのＩｄ−Ｖｇ特性を説明する図である。
図４Ａ乃至図４Ｃは、本発明の一態様に係るトランジスタの構成例を説明する図である。図４Ｄは本発明の一態様に係るトランジスタの等価回路図である。
図５Ａ乃至図５Ｃは、本発明の一態様に係るトランジスタの構成例を説明する図である。図５Ｄは本発明の一態様に係るトランジスタの等価回路図である。
図６は、メモリセルアレイの一例を説明する回路図である。
図７は、メモリセルアレイの動作例を説明するタイミングチャートである。
図８Ａ及び図８Ｂは、メモリセルアレイの動作例を説明する回路図である。
図９Ａ及び図９Ｂは、メモリセルアレイの動作例を説明する回路図である。
図１０Ａ１乃至図１０Ａ７及び図１０Ｂ１乃至図１０Ｂ６は、電気的接続を説明する図である。
図１１Ａ及び図１１Ｂはホール（Ｈａｌｌ）移動度のキャリア濃度依存性を説明する図である。図１１Ｃは、酸化インジウム膜を説明する断面図である。
図１２Ａは、記憶装置の構成例を説明するブロック図である。図１２Ｂ及び図１２Ｃは、記憶装置の構成例を説明する斜視図である。
図１３は、記憶装置の構成例を説明する断面図である。
図１４は、ＣＰＵを説明するブロック図である。
図１５Ａ及び図１５Ｂは、半導体装置の斜視図である。
図１６Ａ及び図１６Ｂは、半導体装置の斜視図である。
図１７は、記憶装置の階層を説明する概念図である。
図１８Ａ及び図１８Ｂは、電子部品の構成例である。
図１９Ａ乃至図１９Ｃは、大型計算機の構成例である。
図２０Ａは、宇宙用機器の構成例である。図２０Ｂは、ストレージシステムの構成例である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。よって、半導体装置とは、半導体特性を利用した装置であり、半導体素子を含む回路、同回路を有する装置等をいう。また、トランジスタ、ダイオードなども半導体装置の一例である。また、例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、電子機器などは、それ自体が半導体装置であり、かつ、半導体装置を有している場合がある。
　また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層およびレジストマスクなどが意図せずに目減りすることがあるが、発明の理解を容易とするため、記載を省略する場合がある。
　また、平面図、斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　なお、実施の形態の発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。また、図面を理解しやすくするため、斜視図または平面図などにおいて、一部の構成要素の記載を省略している場合がある。
　本明細書等において、「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番または順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において付された序数詞と、特許請求の範囲において付された序数詞が異なる場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
　また、本明細書等において「電極」、「配線」、および「端子」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」および「配線」の用語は、複数の「電極」および「配線」が一体となって設けられている場合なども含む。また、例えば、「端子」は「配線」または「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」または「端子」の一部とすることができ、また、例えば、「端子」は「配線」または「電極」の一部とすることができる。また、「電極」、「配線」、および「端子」などの用語は、場合によって、「領域」などの用語に置き換え可能な場合がある。
　また、本明細書等において、信号の供給とは、配線などに所定の電位を供給することをいう。よって、「信号」を「電位」などの用語に読み替えることが可能な場合がある。また、「電位」などの用語を「信号」に読み替えることが可能な場合がある。また、「信号」は変動電位であってもよく、固定電位であってもよい。
　なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、またはトランジスタのゲート容量とすることができる。また、「容量素子」、「寄生容量」、または「ゲート容量」という用語は、「容量」という用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」、または「ゲート容量」という用語に言い換えることができる場合がある。また、「容量」（３端子以上の「容量」を含む）は、絶縁体と、当該絶縁体を挟んだ一対の導電層と、を含む構成となっている。そのため、「容量」の「一対の導電層」という用語は、「一対の電極」、「一対の導電領域」、「一対の領域」、または「一対の端子」に言い換えることができる。また、「一対の端子の一方」という用語は、「一方の端子」または「第１端子」と呼称する場合がある。また、「一対の端子の他方」という用語は、「他方の端子」または「第２端子」と呼称する場合がある。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下とすることができる。
　本明細書などにおいて、「ゲート」とは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極または別の配線とを接続させるための配線のことをいう。
　本明細書などにおいて、「ソース」とは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、チャネル形成領域に隣接する２つの領域のうち一方の領域のことをいう。ソース電極とは、ソース領域に接続される部分を含む導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極または別の配線とを接続させるための配線のことをいう。
　本明細書などにおいて、「ドレイン」とは、ドレイン領域、ドレイン電極、およびドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、チャネル形成領域に隣接する２つの領域のうち他方の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分を含む導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極または別の配線とを接続させるための配線のことをいう。
　また、本明細書等に示すトランジスタは、特に断りがない場合、エンハンスメント型（ノーマリーオフ型）の電界効果トランジスタとする。また、本明細書等に示すトランジスタがｎチャネル型トランジスタであり、特に断りがない場合、該トランジスタのしきい値電圧（「Ｖｔｈ」ともいう。）は、０Ｖよりも大きいものとする。また、本明細書等に示すトランジスタがｐチャネル型トランジスタであり、特に断りがない場合、該トランジスタのＶｔｈは、０Ｖ以下であるものとする。また、特に断りがない場合、同じ導電型の複数のトランジスタのＶｔｈは、全て等しいものとする。
　また、本明細書等において、ソースとドレインの間に流れる電流を「ドレイン電流」又は「Ｉｄ」ともいう。また、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（「非導通状態」または「遮断状態」ともいう）にあるときのＩｄをいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ソースを基準とした時のゲートとソースの間の電位差（「ゲート電圧」または「Ｖｇ」ともいう。）がしきい値電圧よりも低い状態、ｐチャネル型トランジスタでは、Ｖｇがしきい値電圧よりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇがＶｔｈよりも低いときのドレイン電流を言う場合がある。
　また、一般に「電圧」とは、ある電位と基準の電位（例えば、接地電位またはソース電位など）との電位差のことを示す場合が多い。また、「電位」は相対的なものであり、基準となる電位によって配線等に与える電位が変化する場合がある。よって「電圧」と「電位」は互いに言い換えることが可能な場合がある。
　本明細書等において、「上に」、「下に」、「上方に」、または「下方に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電層の上に位置する絶縁層」の表現では、示している図面の向きを１８０度回転することによって、「導電層の下に位置する絶縁層」と言い換えることができる。例えば、「開口の上に位置する絶縁層」の表現には、「開口の側面に位置する絶縁層」が含まれる場合がある。
　また、「上」および「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　本明細書等において、「重なる」などの用語は、構成要素の積層順などの状態を限定するものではない。例えば、「絶縁層Ａに重なる電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが形成されている状態に限らず、絶縁層Ａの下に電極Ｂが形成されている状態または絶縁層Ａの右側（もしくは左側）に電極Ｂが形成されている状態などを除外しない。
　本明細書等において、「隣接」および「近接」の用語は、構成要素が直接接していることを限定するものではない。例えば、「絶縁層Ａに隣接する電極Ｂ」の表現であれば、絶縁層Ａと電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂの間に他の構成要素を含むものを除外しない。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」または「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」または「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書に係る図面等において、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」および「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。例えば、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書などでは、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“Ａ”、“ｂ”、“＿１”、“［ｎ］”、“［ｍ，ｎ］”などの識別用の符号を付記して記載する場合がある。
　本明細書における「接続」は、一例としては、「電気的接続」を含む。なお、回路素子の接続関係を物として規定するために、「電気的接続」と表現する場合、「電気的接続」は、一例としては、「直接接続」と「間接接続」とを含む。「ＡとＢとが直接的に接続されている」とは、一例としては、ＡとＢとの間に、回路素子（例えば、トランジスタ、または、スイッチなど。なお、配線は回路素子ではない。）を介さないで接続されている場合のことを言う。一方、「ＡとＢとが間接的に接続されている」とは、一例としては、ＡとＢとの間に一つ以上の回路素子を介して接続されている場合のことを言う。なお、Ａ、Ｂ及び後述するＣは、素子、回路、配線、電極、端子、半導体層、導電層などの対象物を示している。
　ここで、「ＡとＢとが間接的に接続されている」と規定する場合は、一例としては、以下の場合の接続関係のことを意味する。つまり、回路が動作していると仮定した場合において、ＡとＢとの間に電気信号の授受又は電位の相互作用などが、回路の動作期間中において発生するタイミングがある場合には、そのような回路は、物として、「ＡとＢとが間接的に接続されている」、と規定することが出来る。なお、ＡとＢとの間に電気信号の授受又は電位の相互作用が発生しないタイミングがある場合であっても、回路の動作期間中において、ＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがある場合は、「ＡとＢとが間接的に接続されている」と規定することが出来る。なお、「ＡとＢとが間接的に接続されている」とは、回路素子の接続関係について、物として規定したものである。したがって、例えば、回路に電源電圧が供給されておらず、回路が動作していない場合であっても、回路を物として、「ＡとＢとが間接的に接続されている」と規定することが出来る（ただし、一例としては、回路に電源電圧が供給されて回路が動作したとき、ＡとＢの間に電気信号の授受又は電位の相互作用などが、回路の動作期間中において発生する場合に限る）。
　以下に、「間接接続」の場合の具体的な例を示す。まず、「ＡとＢとが間接的に接続されている」場合の例としては、図１０Ａ１及び図１０Ａ２のように、ＡとＢとが一つ以上のトランジスタのソース及びドレインを介して接続されている場合などがある。「ＡとＢとが間接的に接続されている」場合の他の例としては、ＡとＢとが一つ以上のスイッチを介して接続されている場合などがある。「ＡとＢとが間接的に接続されている」場合には、回路が動作していると仮定した場合において、ＡとＢとの間の１つのトランジスタは、少なくとも１回は、オン状態、導通状態、または、電流が流れうる状態、となるタイミングがあるものとする。なお、「ＡとＢとが間接的に接続されている」場合には、ＡとＢの間の１つのトランジスタは、オフ状態、または、非導通状態になるタイミングがある場合を含んでいる。「ＡとＢとが間接的に接続されている」場合において、ＡとＢとの間に複数のトランジスタが接続されている場合には、回路が動作していると仮定した場合において、ＡとＢとの間の複数のトランジスタのそれぞれは、少なくとも１回は、オン状態、導通状態、または、電流が流れうる状態、となるタイミングがあるものとする。つまり、「ＡとＢとが間接的に接続されている」場合には、複数のトランジスタの全てが、同時に、オン状態、導通状態、または、電流が流れうる状態になる必要はない。したがって、「ＡとＢとが間接的に接続されている」場合には、ＡとＢとの間の複数のトランジスタは、同時に、または、別のタイミングにおいて、オフ状態、または、非導通状態になるタイミングがある場合を含んでいる。別の例として、図１０Ａ３に示すように、ＡとＣとがトランジスタＴｒＰのソース及びドレインを介して接続され、ＢとＣとがトランジスタＴｒＱのソース及びドレインを介して接続されている場合、「ＡとＣとが間接的に接続されている」、「ＢとＣとが間接的に接続されている」、または、「ＡとＢとが間接的に接続されている」と規定することが出来る。ただし、後述するように、Ｃに、電源、または、ＧＮＤなどから一定の電位Ｖが供給されている場合には、「ＡとＣとが間接的に接続されている」、または、「ＢとＣとが間接的に接続されている」とは言えるが、「ＡとＢとが間接的に接続されている」とは言えないものとする。
　このように、「間接接続」と言える場合と言えない場合の例を示したが、「間接接続」と言えない場合の別の例を示す。ＡとＢとの間に電気信号の授受又は電位の相互作用などが、回路の動作期間中において発生する場合があったとしても、例外的に、「ＡとＢとが間接的に接続されている」とは言えない場合もある。その例外の場合の例としては、ＡとＢとが絶縁体を介して接続されている場合があげられる。つまり、ＡとＢとが絶縁体を介して接続されている場合には、「ＡとＢとが間接的に接続されている」とは言えないものとする。ＡとＢとが絶縁体を介して接続されている場合の具体例としては、図１０Ａ４のように、ＡとＢの間に容量素子が接続されている場合があげられる。ＡとＢとが絶縁体を介して接続されている場合の他の例としては、図１０Ａ５のように、ＡとＢの間に、トランジスタのゲート絶縁膜などが介在している場合がある。この場合、「Ａ（トランジスタのゲート）と、Ｂ（トランジスタのソースまたはドレイン）とは、間接的に接続されている」とは言えないものとする。
「ＡとＢとが間接的に接続されている」と言えない場合の別の例としては、ＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがない場合があげられる。その例としては、図１０Ａ６及び図１０Ａ７のように、ＡからＢまでの経路に、複数のトランジスタがソース及びドレインを介して接続されており、かつ、トランジスタとトランジスタの間のノードに、電源、または、ＧＮＤなどから一定の電位Ｖが供給されている場合がある。この場合は、「ＡとＢとが間接的に接続されている」とは言えないが、「ＡとＶとが間接的に接続されている」、または、「ＢとＶとが間接的に接続されている」、ということは出来る。なお、図１０Ａ３において、ＡとＣとがトランジスタＴｒＰのソース及びドレインを介して接続され、ＢとＣとがトランジスタＴｒＱのソース及びドレインを介して接続されている場合であって、Ｃに、電源、または、ＧＮＤなどから一定の電位Ｖが供給されている場合、図１０Ａ６及び図１０Ａ７と同じ接続関係となるため、「ＡとＢとが間接的に接続されている」とは言えないが、「ＡとＣとが間接的に接続されている」、または、「ＢとＣとが間接的に接続されている」、ということは出来る。
　このように、「間接接続」の例を示したが、一例としては、「間接接続」の規定は、「電気的接続」の規定に含まれるため、「ＡとＢとが間接的に接続されている」場合には、「ＡとＢとが電気的に接続されている」ということが出来る。
　次に、「直接接続」の場合の具体的な例を示す。「ＡとＢとが直接的に接続されている」場合の例としては、図１０Ｂ１、図１０Ｂ２、及び、図１０Ｂ３のように、ＡとＢとが間に回路素子を介さずに接続されている場合がある。なお、図１０Ｂ４及び図１０Ｂ５のように、ＡとＢとが、間に回路素子を介さずに、一定の電位Ｖを供給する電源、または、ＧＮＤなどと接続されている場合、「ＡとＢとが直接的に接続されている」、「ＡとＶとが直接的に接続されている」、または、「ＢとＶとが直接的に接続されている」、と言うことが出来る。なお、図１０Ｂ６のように、Ａが（またはＢが）、トランジスタのソースおよびドレインを介して一定の電位Ｖと接続されている場合においても、「ＡとＢとが直接的に接続されている」ということが出来る。なお、ＡとＶ、または、ＢとＶは、間にトランジスタのソースおよびドレインを介して接続されているため、直接接続ということはできず、「ＡとＶとが間接的に接続されている」、または、「ＢとＶとが間接的に接続されている」、ということが出来る。
　このように、「直接接続」の例を示したが、一例としては、「直接接続」の規定は、「電気的接続」の規定に含まれるため、「ＡとＢとが直接的に接続されている」場合には、「ＡとＢとが電気的に接続されている」ということが出来る。
（実施の形態１）
　本実施の形態では、本発明の一態様に係る記憶装置について説明する。
＜構成例＞
　図１Ａは、本発明の一態様に係る記憶装置に用いることができるトランジスタ１０Ａの平面図である。図１Ｂは、図１Ａに一点鎖線で示すＡ１−Ａ２間の断面図である。図１Ｃは、図１Ａに一点鎖線で示すＡ３−Ａ４間の断面図である。なお、図１Ｂは、トランジスタ１０Ａのチャネル長方向の断面図であり、図１Ｃは、トランジスタ１０Ａのチャネル幅方向の断面図である。図１Ｄはトランジスタ１０Ａの回路記号である。
　トランジスタ１０Ａは、基板２０１の上に配置された絶縁層２０２と、絶縁層２０２の上に配置された絶縁層５１４と、絶縁層５１４の上に配置された絶縁層５１６と、絶縁層５１６に埋め込まれるように配置された導電層５０５と、絶縁層５１６と導電層５０５の上に配置された絶縁層５２２と、絶縁層５２２の上に配置された絶縁層５２４と、を有する。
　また、トランジスタ１０Ａは、絶縁層５２４の上に配置された半導体層５２０ａと、半導体層５２０ａの上に配置された半導体層５２０ｂと、半導体層５２０ｂの上に、互いに離隔して配置された導電層５４２ａ及び導電層５４２ｂと、を有する。
　また、トランジスタ１０Ａは、導電層５４２ａ及び導電層５４２ｂ上に配置された絶縁層５５４と、絶縁層５５４上に配置された絶縁層５８０と、を有する。絶縁層５５４及び絶縁層５８０は、Ｚ方向から見て導電層５４２ａと互いに重なる領域と、導電層５４２ｂと互いに重なる領域と、を有する。また、絶縁層５５４及び絶縁層５８０は、Ｙ方向から見て導電層５４２ａと導電層５４２ｂの間に開口が設けられている。また、当該開口の側面及び底部を覆って配置された絶縁層５５０と、導電層５６０と、を有する。
　また、絶縁層５５４は、導電層５４２ａの上面と側面に接する領域と、導電層５４２ｂの上面と側面に接する領域と、半導体層５２０ａの側面に接する領域と、半導体層５２０ｂの側面に接する領域と、絶縁層５２２の上面に接する領域とを有する。
　図１Ｂ及び図１Ｃに示すように、導電層５６０の上面は、絶縁層５５０の上面（後述する絶縁層５７４と接する面）及び絶縁層５８０の上面と一致又は略一致する。なお、本明細書などにおいて、半導体層５２０ａ及び半導体層５２０ｂをまとめて半導体層５２０という場合がある。
　導電層５４２ａは、トランジスタ１０Ａのソース電極又はドレイン電極の一方として機能する。導電層５４２ｂは、トランジスタ１０Ａのソース電極又はドレイン電極の他方として機能する。本明細書において、導電層５４２ａ及び導電層５４２ｂをまとめて導電層５４２という場合がある。
　トランジスタ１０Ａのチャネルは、半導体層５２０の導電層５６０と重なる領域に形成される。よって、トランジスタ１０Ａのチャネル長Ｌは、半導体層５２０と重なる領域における、導電層５６０のＸ方向の長さで表すことができる。また、トランジスタ１０Ａのチャネルは、半導体層５２０のソースとして機能する領域とドレインとして機能する領域の間に形成される。よって、トランジスタ１０Ａのチャネル長Ｌは、向かい合う導電層５４２ａの端部から導電層５４２ｂの端部までの距離で表すことができる。
　また、トランジスタ１０Ａのチャネル幅Ｗは、半導体層５２０の導電層５６０と重なる領域における、半導体層５２０のＹ方向の長さで表すことができる。
　なお、トランジスタ１０Ａでは、半導体層５２０として、半導体層５２０ａ及び半導体層５２０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、半導体層５２０を単層にすることも可能であるし、３層以上の積層構造にすることも可能である。
　例えば、半導体層５２０として金属酸化物の一種である酸化物半導体を用いる場合、半導体層５２０ａに第１の金属酸化物を用い、半導体層５２０ｂに第２の金属酸化物を用いる場合、第１の金属酸化物と第２の金属酸化物は、互いに共通の金属元素を有することが好ましい。半導体層５２０ａと半導体層５２０ｂが、共通の金属元素を有する（主成分とする。）ことで、半導体層５２０ａと半導体層５２０ｂの界面に欠陥準位密度が低い混合層を形成することができる。例えば、半導体層５２０ｂがＩｎ酸化物の場合、半導体層５２０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、半導体層５２０ａを積層構造にすることもできる。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とＧａ−Ｚｎ酸化物の積層構造又はＩｎ−Ｇａ−Ｚｎ酸化物と、酸化ガリウムとの積層構造を用いることができる。別言すると、Ｉｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎを含まない酸化物との積層構造を、半導体層５２０ａとして用いることが可能である。
　図１Ａ乃至図１Ｃに示すように、導電層５６０は、絶縁層５５０の内側に設けられた導電層５６０ａと、導電層５６０ａの内側で開口を埋めるように設けられた導電層５６０ｂと、を有する。また、トランジスタ１０Ａでは、導電層５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電層５６０を、単層構造又は３層以上の積層構造にすることが可能である。
　導電層５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電層を用いるとよい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いるとよい。
　導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁層５５０に含まれる酸素により、導電層５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料として、例えば、タンタル、窒化タンタル、ルテニウム又は酸化ルテニウムなどを用いることができる。
　導電層５６０ｂは、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いるとよい。また、導電層５６０ｂは、配線としても機能するため、導電性が高い導電層を用いるとよい。例えば、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電層５６０ｂは積層構造にすることが可能である。例えば、チタン又は窒化チタンと上記導電性材料との積層構造にすることが可能である。
　図１Ｃに示すように、半導体層５２０ｂの導電層５４２と重ならない領域、言い換えると、半導体層５２０のチャネル形成領域において、導電層５６０が半導体層５２０の上面及び側面を覆うように配置されている。これにより、トランジスタ１０Ａのゲート電極として機能する導電層５６０の電界を、半導体層５２０の上面だけでなく側面にも作用させやすくなる。よって、トランジスタ１０Ａのオン電流を増大させ、周波数特性を向上させることができる。
　導電層５６０は、トランジスタのゲート電極として機能し、導電層５４２ａ及び導電層５４２ｂは、それぞれソース電極又はドレイン電極として機能する。導電層５６０は、絶縁層５５４の開口、絶縁層５８０の開口、導電層５４２ａと導電層５４２ｂに挟まれた領域に埋め込まれるように設けられる。ここで、導電層５６０、導電層５４２ａ及び導電層５４２ｂの配置は、絶縁層５８０の開口に対して、自己整合的に配置される。つまり、トランジスタ１０Ａにおいて、ゲート電極をソース電極とドレイン電極の間に自己整合的に配置させることができる。よって、導電層５６０を位置合わせのマージンを設けることなく形成することができるため、トランジスタ１０Ａの占有面積の低減を図ることができる。これにより、記憶装置の集積度を高めることができる。
　また、半導体層５２０として酸化物半導体を用いる場合、導電層５４２として酸化されにくい導電性材料又は、酸素を吸収しても導電性を維持する導電性材料を用いるとよい。また、半導体層５２０の導電層５４２と接する領域が、トランジスタ１０Ａのソース領域又はドレイン領域として機能する。
　また、トランジスタ１０Ａの上に、層間膜として機能する絶縁層５７４及び絶縁層５８１が配置されている。絶縁層５７４は、導電層５６０、絶縁層５５０及び絶縁層５８０の上面に接して配置される。
　半導体層５２０として酸化物半導体を用いる場合、絶縁層５２２、絶縁層５５４及び絶縁層５７４は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有する絶縁層を用いるとよい。例えば、絶縁層５２２、絶縁層５５４及び絶縁層５７４としては、絶縁層５２４、絶縁層５５０及び絶縁層５８０より水素透過性が低い絶縁層を用いるとよい。例えば、窒化シリコン、窒化酸化シリコンなどを用いることができる。
　また、絶縁層５２２及び絶縁層５５４は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する絶縁層を用いるとよい。例えば、絶縁層５２２及び絶縁層５５４として、絶縁層５２４、絶縁層５５０及び絶縁層５８０より酸素透過性が低い絶縁層を用いるとよい。例えば、窒化シリコン、窒化酸化シリコンなどを用いることができる。
　ここで、絶縁層５２４、半導体層５２０及び絶縁層５５０は、絶縁層５２２及び絶縁層５７４によって挟まれている。ゆえに、絶縁層５７４より上層、ならびに絶縁層５２２より下層に含まれる水素などの不純物及び過剰な酸素が、絶縁層５２４、半導体層５２０及び絶縁層５５０に拡散することを抑制できる。
　図１Ｂでは、トランジスタ１０Ａと接続し、プラグとして機能する導電層５４５（導電層５４５ａ及び導電層５４５ｂ）を設ける例を示している。なお、プラグとして機能する導電層５４５の側面に接して絶縁層５４１（絶縁層５４１ａ及び絶縁層５４１ｂ）を設ける例を示している。つまり、絶縁層５５４、絶縁層５８０、絶縁層５７４及び絶縁層５８１の開口の内壁に接して絶縁層５４１が設けられる。また、図１Ｂでは、絶縁層５４１に接して該開口の内側に導電層５４５の第１の導電層が設けられ、さらにその内側に導電層５４５の第２の導電層が設けられている。
　ここで、導電層５４５の上面の高さと、絶縁層５８１の上面の高さは同程度にできる。なお、トランジスタ１０Ａでは、導電層５４５の第１の導電層及び導電層５４５の第２の導電層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５４５を単層又は３層以上の積層構造にすることも可能である。
　また、半導体層５２０ｂは、導電層５４２と重ならない領域の膜厚が、導電層５４２と重なる領域の膜厚より薄くなる場合がある。これは、導電層５４２ａ及び導電層５４２ｂを形成する際に、半導体層５２０ｂの上面の一部が除去されることにより生じる。また、半導体層５２０ｂの上面には、導電層５４２となる導電膜を成膜した際に、当該導電膜との界面近傍に抵抗の低い領域が形成される場合がある。このように、平面視において導電層５４２ａと導電層５４２ｂの間に位置する、半導体層５２０ｂの抵抗の低い領域を除去することにより、導電層５４２ａと導電層５４２ｂの間に意図しない電流が流れることを防ぐことができる。
　導電層５０５は、半導体層５２０を介して導電層５６０と互いに重なる領域を有するように配置する。また、導電層５０５を絶縁層５１６に埋め込むように設けることで、導電層５０５及び絶縁層５１６の上面の凹凸が低減され、後の工程で形成される層の被覆性を高めることができる。
　導電層５０５は、導電層５０５ａ及び導電層５０５ｂを有する。導電層５０５ａは、絶縁層５１６に設けられた開口の底部及び側壁に接して設けられる。導電層５０５ｂは、導電層５０５ａに形成された凹部に埋め込まれるように設けられる。導電層５０５ｂの上面の高さは、導電層５０５ａの上端部（絶縁層５２２と接する面）の高さ及び絶縁層５１６の上面の高さと一致又は略一致する。
　半導体層５２０として酸化物半導体を用いる場合、導電層５０５ａ及び導電層５０５ｂは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電層５０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、絶縁層５１６に含まれる水素などの不純物が、導電層５０５ｂに拡散することを抑制できる。また、導電層５０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電層５０５ｂが酸化されて導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることができる。したがって、導電層５０５ａとしては、上記導電性材料を単層又は積層とすることができる。例えば、導電層５０５ａとして窒化チタンを用いることができる。
　また、導電層５０５ｂは、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いるとよい。例えば、導電層５０５ｂは、タングステンを用いるとよい。例えば、導電層５６０をゲート電極として用いる場合、導電層５０５はバックゲート電極として機能する。
　また、導電層５０５は、半導体層５２０のチャネル形成領域よりも大きく設けるとよい。特に、図１Ｃに示すように、導電層５０５は、半導体層５２０のチャネル幅方向と交わる端部よりも外側の領域に延在しているとよい。つまり、半導体層５２０のチャネル幅方向における側面の外側において、導電層５０５と導電層５６０が、絶縁層を介して重畳しているとよい。
　上記構成を有することで、ゲート電極としての機能を有する導電層５６０の電界と、バックゲート電極としての機能を有する導電層５０５の電界によって、半導体層５２０のチャネル形成領域を取り囲むことができる。
　導電層５０５を、半導体層５２０の端部を越えて延在させて、配線として用いることも可能である。ただし、これに限られることなく、導電層５０５の下に、配線として機能する導電層を設けることも可能である。
　絶縁層５１４としては、水又は水素などの不純物が、基板側からトランジスタ１０Ａに拡散することを抑制するバリア絶縁膜として機能する絶縁性材料を用いるとよい。したがって、絶縁層５１４としては、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いるとよい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いるとよい。
　例えば、絶縁層５１４として、酸化アルミニウム又は窒化シリコンなどを用いる。これにより、水又は水素などの不純物が絶縁層５１４よりも基板側からトランジスタ１０Ａ側に拡散することを抑制できる。又は、絶縁層５２４などに含まれる酸素が、絶縁層５１４よりも基板側に、拡散することを抑制できる。
　層間膜として機能する絶縁層５１６、絶縁層５８０及び絶縁層５８１としては、絶縁層５１４よりも誘電率が低い絶縁性材料を用いるとよい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁層５１６、絶縁層５８０及び絶縁層５８１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン又は空孔を有する酸化シリコンなどを適宜用いればよい。
　導電層５０５をバックゲート電極として用いる場合、絶縁層５２２及び絶縁層５２４は、バックゲート絶縁層として機能する。半導体層５２０として酸化物半導体を用いる場合、半導体層５２０と接する絶縁層５２４は、過剰酸素を含むことが好ましい。例えば、絶縁層５２４は、酸化シリコン又は酸化窒化シリコンなどを適宜用いることが好ましい。酸素を含む絶縁層を半導体層５２０に接して設けることにより、半導体層５２０中の酸素欠損が低減し、トランジスタ１０Ａの信頼性が向上する。
　本発明の一態様に係るトランジスタ１０Ａは、バックゲート絶縁層として機能する絶縁層５２２として強誘電性を有しうる材料（「強誘電体」ともいう）を用いる。常誘電体は電圧が印加されると無秩序な分極の向きが一定方向に揃い、電圧の印加をやめると無秩序に戻る性質を有する。強誘電体は電圧を印加すると一定方向に分極が揃い、電圧の印加をやめても分極が揃ったままになる特性を有する。また、電圧を逆にすると分極が反転する。本発明の一態様に係るトランジスタ１０Ａは、強誘電体の性質を応用することによってしきい値電圧を制御することが可能である。
　また、強誘電体の組成によっては、常誘電体よりもリーク電流が大きくなりやすい場合がある。このため、絶縁層５２２と半導体層５２０の間に設ける絶縁層５２４は、常誘電体材料であることが好ましい。絶縁層５２２と半導体層５２０の間に常誘電体である絶縁層５２４を設けることで、強誘電体層である絶縁層５２２と半導体層５２０の間のリーク電流が低減され、トランジスタ１０Ａの消費電力を低減できる。
［強誘電体のヒステリシス特性について］
　強誘電体はヒステリシス特性を有する。図２Ａは、強誘電体のヒステリシス特性の一例を示す図である。強誘電体のヒステリシス特性は、誘電体として強誘電体を用いた強誘電体キャパシタで測定できる。図２Ａにおいて、横軸は強誘電体に印加する電圧（電界）を示す。当該電圧は、強誘電体キャパシタの、一方の電極と他方の電極の電位差である。なお、該電位差を強誘電体の厚さで除算すると電界強度が求められる。
　図２Ａにおいて、縦軸は強誘電体の分極を示す。分極が正の場合は、強誘電体中の正電荷が容素量子の一方の電極側に偏り、負電荷が容量素子の他方の電極側に偏っていることを示す。一方、分極が負の場合は、強誘電体中の負電荷が容量素子の一方の電極側に偏り、正電荷が容量素子の他方の電極側に偏っていることを示す。
　また、図２Ａのグラフの縦軸に示す分極を、負電荷が容量素子の一方の電極側に偏り、正電荷が容量素子の他方の電極側に偏っている場合に正とし、正電荷が容量素子の一方の電極側に偏り、負電荷が容量素子の他方の電極側に偏っている場合に負とすることも可能である。
　図２Ａに示すように、強誘電体のヒステリシス特性は、曲線５１と曲線５２で表すことができる。曲線５１と曲線５２の交点における電圧を、飽和分極電圧＋ＶＳＰ（「＋ＶＳＰ」ともいう。）及び飽和分極電圧−ＶＳＰ（「−ＶＳＰ」ともいう。）と記す。＋ＶＳＰと−ＶＳＰは、極性が異なるということができる。
　強誘電体に−ＶＳＰ以下の電圧を印加した後に、強誘電体に印加する電圧を高くしていくと、強誘電体の分極は、曲線５１に従って変化する。一方、強誘電体に＋ＶＳＰ以上の電圧を印加した後に、強誘電体に印加する電圧を低くしていくと、強誘電体の分極は、曲線５２に従って変化する。なお、＋ＶＳＰを「正の飽和分極電圧」又は「第１の飽和分極電圧」と記す場合がある。また、−ＶＳＰを「負の飽和分極電圧」又は「第２の飽和分極電圧」と記す場合がある。第１の飽和分極電圧の絶対値と、第２の飽和分極電圧の絶対値は同じ場合もあり、異なる場合もある。
　強誘電体の分極が曲線５１に従って変化する際の、分極が０になる電圧を抗電圧＋Ｖｃと記す。また、強誘電体の分極が曲線５２に従って変化する際の、分極が０になる電圧を抗電圧−Ｖｃと記す。＋Ｖｃの値及び−Ｖｃの値は、＋ＶＳＰと−ＶＳＰの間の値である。なお、＋Ｖｃを「正の抗電圧」又は「第１の抗電圧」と記す、−Ｖｃを「負の抗電圧」又は「第２の抗電圧」と記す場合がある。第１の抗電圧の絶対値と、第２の抗電圧の絶対値とは同じ場合もあり、異なる場合もある。
　また、強誘電体に電圧が印加されていない時（電圧が０Ｖの時）の、分極の最大値を「残留分極＋Ｐｒ」又は「残留分極Ｐｒ１」と記す、最小値を「残留分極−Ｐｒ」又は「残留分極Ｐｒ２」と記す。
　また、残留分極＋Ｐｒと残留分極−Ｐｒの差の絶対値を「残留分極２Ｐｒ」と記す。残留分極２Ｐｒが大きいほど、分極の反転による強誘電体キャパシタの容量値の変動幅が大きくなる。また、バックゲート絶縁層として機能する絶縁層５２２に強誘電体を用いた場合、残留分極２Ｐｒが大きいほど、しきい値電圧の変動幅を大きくすることができる。よって、残留分極２Ｐｒは大きいほど好ましい。
　図２Ｂに、端子Ａに０Ｖが印加され、端子Ｂに＋ＶＳＰが印加され、残留分極が＋Ｐｒ（残留分極Ｐｒ１）になった場合の強誘電体キャパシタである容量素子３０の模式図を示す。図２Ｃに、端子Ａに−ＶＳＰが印加され、端子Ｂに０Ｖが印加され、残留分極が−Ｐｒ（残留分極Ｐｒ２）になった場合の強誘電体キャパシタである容量素子３０の模式図を示す。図２Ｂ及び図２Ｃでは、容量素子３０が有する誘電体の分極を模式的に示している。
　強誘電体としては、酸化ハフニウム、酸化ジルコニウム、ハフニウムジルコニウム酸化物などの金属酸化物が挙げられる。また、強誘電体としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウム等から選ばれた一つ又は複数）を添加した材料が挙げられる。ここで、ハフニウムの原子数と元素Ｊ１の原子数の比は適宜設定することができ、例えば、ハフニウムの原子数と元素Ｊ１の原子数の比を１：１又はその近傍にすることができる。また、強誘電体としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウム等から選ばれた一つ又は複数）を添加した材料、等が挙げられる。また、ジルコニウムの原子数と元素Ｊ２の原子数の比は適宜設定することができ、例えば、ジルコニウムの原子数と元素Ｊ２の原子数の比を１：１又はその近傍にすることができる。また、強誘電体として、チタン酸鉛（ＰｂＴｉＯｘ（Ｘは０よりも大きい実数））、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、又はチタン酸バリウム等のペロブスカイト構造を有する圧電性セラミックスを用いることもできる。
　また、強誘電体としては、窒化アルミニウムスカンジウム（Ａｌ１−ａＳｃａＮｂ（ａは０より大きく、０．５より小さい実数であり、ｂは１又はその近傍の値である。以下、単に「ＡｌＳｃＮ」として示す場合がある。））、Ａｌ−Ｇａ−Ｓｃ窒化物、Ｇａ−Ｓｃ窒化物などを用いることができる。また、強誘電体としては、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物が挙げられる。ここで、元素Ｍ１は、アルミニウム、ガリウム、インジウム等から選ばれた一つ又は複数である。また、元素Ｍ２は、ホウ素、スカンジウム、イットリウム、ランタン、セリウム、ネオジム、ユーロピウム、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、及びクロム等から選ばれた一つ又は複数である。なお、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。また、元素Ｍ１と、窒素と、を有する金属酸化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。また、強誘電体としては、上記金属窒化物に元素Ｍ３が添加された材料が挙げられる。なお、元素Ｍ３は、マグネシウム、カルシウム、ストロンチウム、亜鉛、及びカドミウム等から選ばれた一つ又は複数である。ここで、元素Ｍ１の原子数、元素Ｍ２の原子数、及び元素Ｍ３の原子数の比は適宜設定することができる。なお、上記の金属窒化物は、少なくとも、第１３族元素と、第１５族元素である窒素とを含むため、当該金属窒化物を、１３−１５族の強誘電体、１３族窒化物の強誘電体などと記す場合がある。
　また、強誘電体としては、ＳｒＴａＯ２Ｎ及びＢａＴａＯ２Ｎ等のペロブスカイト型酸化窒化物、κアルミナ型構造のＧａＦｅＯ３等が挙げられる。
　なお、上記の説明においては、金属酸化物及び金属窒化物について例示したがこれに限定されない。例えば、上記の金属酸化物に窒素が添加された金属酸化窒化物又は上記の金属窒化物に酸素が添加された金属窒酸化物などを用いることも可能である。
　また、強誘電体としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物又は化合物を用いることができる。例えば、強誘電体は上記に列挙した材料から選ばれた複数の材料からなる積層構造にすることができる。ところで、上記に列挙した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性がある。このため、本明細書等では強誘電性を発現する材料のみを強誘電体と記すだけでなく、強誘電性を有しうる材料を含めて強誘電体と記載している。
　ハフニウム又はジルコニウムの一方又は双方を含む金属酸化物は、数ｎｍといった薄膜であっても強誘電性を発現することができる。また、ハフニウム又はジルコニウムの一方又は双方を含む金属酸化物は、微小な面積でも強誘電性を発現することができる。したがって、ハフニウム又はジルコニウムの一方又は双方を含む金属酸化物を用いることで、トランジスタの微細化を図ることができる。ハフニウム及びジルコニウムを含む金属酸化物としては、代表的には、ＨｆＺｒＯｘが挙げられる。また、ＨｆＺｒＯｘにＹ（イットリウム）を添加した金属酸化物を用いることもできる。ＨｆＺｒＯｘにＹを添加することで、強誘電性を高めることができる。
　なお、本明細書等において、強誘電体を「強誘電性材料」と記す場合がある。また、強誘電性材料を膜状にしたものを、「強誘電体層」と記す場合がある。また、強誘電体層を有する装置を「強誘電体デバイス」と記す場合がある。
　なお、強誘電性は、外部電場により強誘電体層に含まれる結晶の酸素又は窒素が変位することで、発現するとされている。また、強誘電性の発現は、強誘電体層に含まれる結晶の結晶構造に依存すると推定される。よって、絶縁層が強誘電性を発現するには、絶縁層は結晶を含む必要がある。特に絶縁層は、直方晶系の結晶構造を有する結晶を含むと、強誘電性が発現するため好ましい。なお、絶縁層に含まれる結晶の結晶構造としては、正方晶系、直方晶系、単斜晶系及び六方晶系の中から選ばれるいずれか一又は複数であってもよい。また、絶縁層は、アモルファス構造を有することも可能である。このとき、絶縁層は、アモルファス構造と、結晶構造とを有する複合構造にすることも可能である。
　また、ハフニウム又はジルコニウムの一方又は双方を有する酸化物に、元素周期表における第３族元素を添加することで、当該酸化物中の酸素欠損濃度が高まり、直方晶系の結晶構造を有する結晶が形成されやすくなる。これにより、直方晶系の結晶構造を有する結晶の存在割合が高くなり、残留分極を高めることができるため、好ましい。一方で、第３族元素の添加量が多すぎると、当該酸化物の結晶性が低下し、強誘電性が発現しにくくなる恐れがある。したがって、ハフニウム又はジルコニウムの一方又は双方を有する酸化物における第３族元素の含有率は、０．１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下が好ましく、０．１ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下がより好ましく、０．１ａｔｏｍｉｃ％以上３ａｔｏｍｉｃ％以下がさらに好ましい。ここで、第３族元素の含有率とは、層に含有される全ての金属元素の原子数の和における、第３族元素の原子数の割合を指す。第３族元素としては、スカンジウム、ランタン、及びイットリウムから選ばれる一又は複数であることが好ましく、ランタン及びイットリウムの一方又は両方であることがより好ましい。
　ハフニウム又はジルコニウムの一方又は双方を含む金属酸化物は、前述のように数ｎｍといった薄膜であっても強誘電性を有しうることができるため、絶縁層５２２として好ましい。絶縁層５２２の膜厚は、１００ｎｍ以下が好ましく、５０ｎｍ以下がより好ましく、２０ｎｍ以下がさらに好ましく、１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）がさらに好ましい。
　また、ハフニウム又はジルコニウムの一方又は双方を含む金属酸化物は、微小な面積でも強誘電性を有しうることができるため、絶縁層５２２として好ましい。例えば、強誘電体層の平面視における面積（占有面積）が、１００μｍ２以下、１０μｍ２以下、１μｍ２以下、又は０．１μｍ２以下であっても、強誘電性を有することができる。また、１００００ｎｍ２以下、又は１０００ｎｍ２以下であっても、強誘電性を有する場合がある。
［強誘電体の分極とＩｄ−Ｖｇ特性の関係について］
　次に、強誘電体層である絶縁層５２２の分極と、トランジスタ１０ＡのＩｄ−Ｖｇ特性の関係について説明する。
　図３Ａおよび図３Ｂにトランジスタ１０Ａの回路記号を示す。なお、図３Ａおよび図３Ｂでは、強誘電体層である絶縁層５２２（図１Ｂ及び図１Ｃ参照）の分極を模式的に示している。例えば、トランジスタ１０Ａのバックゲートが容量素子３０の端子Ｂに相当する。
　図３Ｃは、トランジスタ１０Ａのソースとドレイン間の電圧（「ドレイン電圧」または「Ｖｄ」ともいう。）を一定とした時の、トランジスタ１０ＡのＩｄ−Ｖｇ特性を説明する図である。図３Ｃの横軸はソースとゲート間の電圧（Ｖｇ）を示し、縦軸はソースとドレイン間に流れる電流（Ｉｄ）を示している。
　図３Ｃにおいて、特性２９０は絶縁層５２２に残留分極が生じていない時のトランジスタ１０ＡのＩｄ−Ｖｇ特性を示している。
　図３Ｃにおいて、特性２９１は絶縁層５２２の残留分極がＰｒ１の時のＩｄ−Ｖｇ特性を示している。また、図３Ａは、特性２９１における絶縁層５２２の残留分極を示す模式図である。
　残留分極Ｐｒ１は正の分極であるため、絶縁層５２２の半導体層５２０側に正の電圧が生じる。このため、特性２９０のＩｄ−Ｖｇ特性がＶｇのマイナス方向にシフトして、特性２９１となる。すなわち、トランジスタ１０Ａのしきい値電圧がＶｇのマイナス方向にシフトする。
　図３Ｃにおいて、特性２９２は絶縁層５２２の残留分極がＰｒ２の時のＩｄ−Ｖｇ特性を示している。また、図３Ｂは、特性２９２における絶縁層５２２の残留分極を示す模式図である。
　残留分極Ｐｒ２は負の分極であるため、絶縁層５２２の半導体層５２０側に負の電圧が生じる。このため、特性２９０のＩｄ−Ｖｇ特性がＶｇのプラス方向にシフトして、特性２９２となる。すなわち、トランジスタ１０Ａのしきい値電圧がＶｇのプラス方向にシフトする。
　図３Ａ乃至図３Ｃに示すように、強誘電体層である絶縁層５２２の残留分極に応じて、トランジスタ１０ＡのＩｄ−Ｖｇ特性を変えることができる。言い換えると、絶縁層５２２の分極を制御することで、トランジスタ１０Ａのしきい値電圧を制御できる。よって、トランジスタ１０Ａは、メモリセルとして機能できる。
　例えば、メモリセルとして機能するトランジスタ１０Ａにデータ“０”または“１”の２値データを書き込む場合、データ“１”を書き込む場合に絶縁層５２２の残留分極をＰｒ１にし、データ“０”を書き込む場合に絶縁層５２２の残留分極をＰｒ２にする。データ“１”が書き込まれたトランジスタ１０ＡのＩｄ−Ｖｇ特性は特性２９１になる。また、データ“０”が書き込まれたトランジスタ１０ＡのＩｄ−Ｖｇ特性は特性２９２になる。
［変形例１］
　図４Ａ乃至図４Ｄにトランジスタ１０Ａの変形例であるトランジスタ１０Ｂを示す。図４Ａは、本発明の一態様に係る記憶装置に用いることができるトランジスタ１０Ｂの平面図である。図４Ｂは、図４Ａに一点鎖線で示すＡ１−Ａ２間の断面図である。図４Ｃは、図４Ａに一点鎖線で示すＡ３−Ａ４間の断面図である。なお、図４Ｂは、トランジスタ１０Ｂのチャネル長方向の断面図であり、図４Ｃは、トランジスタ１０Ｂのチャネル幅方向の断面図である。図４Ｄはトランジスタ１０Ｂの回路記号である。
　トランジスタ１０Ｂはトランジスタ１０Ａから絶縁層５２４を除いた構成を有する。強誘電体層である絶縁層５２２のリーク電流が少ない場合は、絶縁層５２４を形成しないことも可能である。絶縁層５２４を形成しないことによって、トランジスタ１０Ｂの生産性を高めることができる。また、トランジスタ１０Ｂを有する記憶装置の生産性を高めることができる。
［変形例２］
　図５Ａ乃至図５Ｄにトランジスタ１０Ａの変形例であるトランジスタ１０Ｃを示す。図５Ａは、本発明の一態様に係る記憶装置に用いることができるトランジスタ１０Ｃの平面図である。図５Ｂは、図５Ａに一点鎖線で示すＡ１−Ａ２間の断面図である。図５Ｃは、図５Ａに一点鎖線で示すＡ３−Ａ４間の断面図である。なお、図５Ｂは、トランジスタ１０Ｃのチャネル長方向の断面図であり、図５Ｃは、トランジスタ１０Ｃのチャネル幅方向の断面図である。図５Ｄはトランジスタ１０Ｃの回路記号である。
　トランジスタ１０Ｃは、絶縁層５２２と導電層５０５の間に絶縁層５２３を有する点がトランジスタ１０Ａと異なる。なお、絶縁層５２３は導電層５０５及び絶縁層５１６を覆って設けられている。例えば、絶縁層５２３として、シリコンと、酸素又は窒素の少なくとも一方と、を含む材料を用いることも可能である。また、例えば、絶縁層５２３として、ジルコニウム、イットリウム及び酸素を含む材料を用いることも可能である。また、絶縁層５２３は複数層の積層構造にすることも可能である。例えば、絶縁層５２３を、窒化シリコンを含む絶縁層と、酸化ジルコニウム及び酸化イットリウムを含む絶縁層の積層にすることも可能である。
　また、絶縁層５２３は常誘電体であることが好ましい。強誘電体層である絶縁層５２２と導電層５０５の間に常誘電体層である絶縁層５２３を設けることにより、絶縁層５２２と導電層５０５の間のリーク電流が低減され、トランジスタ１０Ｃの消費電力を低減できる。また、トランジスタ１０Ｃを有する記憶装置の消費電力を低減できる。なお、トランジスタ１０Ｃはトランジスタ１０Ｂの変形例でもある。
　なお、本明細書において、トランジスタ１０Ａ、トランジスタ１０Ｂ及びトランジスタ１０Ｃをまとめてトランジスタ１０と記載する場合がある。
＜半導体装置の構成材料＞
　本発明の一態様に係る半導体装置（例えば、トランジスタ１０）に用いることができる材料の一例について説明する。
［基板］
　半導体装置を基板上に設ける場合、当該基板に用いる材料に大きな制限はない。目的に応じて、透光性の有無および加熱処理に耐えうる程度の耐熱性などを勘案して決定できる。例えば、絶縁体基板、半導体基板、または導電体基板を用いることができる。絶縁体基板としては、例えばバリウムホウケイ酸ガラスおよびアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）などを用いることができる。また、半導体基板、可撓性基板（フレキシブル基板）、樹脂基板などを用いることができる。
　半導体基板としては、例えば、シリコン、もしくはゲルマニウムなどを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、もしくは酸化ガリウムを材料とした化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。また、半導体基板は、単結晶半導体であってもよいし、多結晶半導体であってもよい。
　導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。
　可撓性基板または樹脂基板などの材料としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネイト（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂（ナイロン、アラミド等）、ポリシロキサン樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリウレタン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、ポリプロピレン樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ＡＢＳ樹脂、セルロースナノファイバーなどを用いることができる。
　基板として上記材料を用いることにより、トランジスタ１０を含む軽量な半導体装置を提供できる。また、基板として上記材料を用いることにより、衝撃に強い半導体装置を提供できる。また、基板として上記材料を用いることにより、破損しにくい半導体装置を提供できる。
　または、これらの基板に素子が設けられたものを用いることが可能である。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
［絶縁層］
　絶縁層としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などを用いることができる。例えば、絶縁層として、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた絶縁性材料を、単層でまたは積層して用いる。また、単層の絶縁層を酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を用いて形成することも可能である。
　なお、本明細書などにおいて、窒化酸化物とは、酸素よりも窒素の含有量が多い材料をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い材料をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
　トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁層にｈｉｇｈ−ｋ材料（高誘電率材料。比誘電率の高い材料。）を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁層として、チタン酸ジルコン酸鉛、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ３）などの誘電率が高い物質を用いることができる場合もある。一方、層間膜として機能する絶縁層には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁層に求められる機能に応じて、材料を選択することが好ましい。
　また、比誘電率の高い材料としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　絶縁性材料の形成方法は特に限定されず、蒸着法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、スピンコート法などの各種形成方法を用いることができる。
　例えば前述したトランジスタ１０において、絶縁層５１４および絶縁層５７４は、不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁材料を、単層で、または積層で用いればよい。不純物が透過しにくい絶縁性材料の一例として、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。
　絶縁層５１４に不純物が透過しにくい絶縁性材料を用いることで、絶縁層５１４よりも下側からの不純物の拡散を抑制し、トランジスタ１０の信頼性を高めることができる。すなわち、トランジスタ１０を含む半導体装置の信頼性を高めることができる。絶縁層５７４に不純物が透過しにくい絶縁性材料を用いることで、絶縁層５７４よりも上側からの不純物の拡散を抑制し、トランジスタ１０の信頼性を高めることができる。すなわち、トランジスタ１０を含む半導体装置の信頼性を高めることができる。
　また、絶縁層として平坦化層として機能できる絶縁層を用いることが好ましい。平坦化層として機能する材料としては、アクリル樹脂、ポリイミド、エポキシ樹脂、ポリアミド、ポリイミドアミド、シロキサン樹脂、ベンゾシクロブテン樹脂、フェノール樹脂、およびこれらの前駆体等が挙げられる。また上記有機材料の他に、ｌｏｗ−ｋ材料（低誘電率材料。比誘電率が小さい材料。）、シロキサン樹脂、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層することも可能である。
　なお、シロキサン樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン樹脂は置換基としては有機基（例えばアルキル基またはアリール基）またはフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
［導電層］
　半導体装置を構成する各種配線および電極などの導電層に用いる導電性材料として、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）、ルテニウム（Ｒｕ）等から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いることができる。
　例えば、導電性材料として、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化されにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いることができる。導電性材料の形成方法は特に限定されず、蒸着法、ＡＬＤ法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種形成方法を用いることができる。
　また、導電性材料として、Ｃｕ−Ｘ合金（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用できる。Ｃｕ−Ｘ合金で形成した層は、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。また、導電性材料として、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の元素を含むアルミニウム合金を用いることができる。
　また、導電層に用いることのできる導電性材料として、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの、酸素を有する導電性材料を用いることもできる。また、窒化チタン、窒化タンタル、窒化タングステンなどの、窒素を含む導電性材料を用いることもできる。また、導電層を、酸素を有する導電性材料、窒素を含む導電性材料、前述した金属元素を含む材料を適宜組み合わせた積層構造とすることもできる。
　例えば、導電層を、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を積層する三層構造にすることも可能である。
　また、上記の導電性材料で形成される導電層を複数積層して用いることもできる。例えば、導電層を前述した金属元素を含む材料と酸素を含む導電性材料を組み合わせた積層構造にすることもできる。また、前述した金属元素を含む材料と、窒素を含む導電性材料を組み合わせた積層構造にすることもできる。また、前述した金属元素を含む材料、酸素を含む導電性材料、および窒素を含む導電性材料を組み合わせた積層構造にすることもできる。
　例えば、導電層を、インジウムまたは亜鉛の少なくとも一方と酸素とを含む導電層上に、銅を含む導電層を積層し、さらにその上にインジウムまたは亜鉛の少なくとも一方と酸素とを含む導電層を積層する三層構造にすることもできる。この場合、銅を含む導電層の側面もインジウムまたは亜鉛の少なくとも一方と酸素とを含む導電層で覆うことが好ましい。また、例えば、導電層としてインジウムまたは亜鉛の少なくとも一方と酸素とを含む導電層を複数積層して用いることも可能である。
［半導体層］
　半導体層５２０として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、窒化物半導体などの化合物半導体を用いることもできる。化合物半導体として、半導体特性を有する有機物、または半導体特性を有する金属酸化物（「酸化物半導体」ともいう）を用いることができる。なお、これらの半導体材料に、ドーパントとして不純物が含まれる場合がある。
　例えば、半導体層５２０として、単結晶シリコン、多結晶シリコン、微結晶シリコン、および非晶質シリコンを用いることができる。多結晶シリコンには、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）を用いることができる。
　半導体層５２０に非晶質シリコンを用いたトランジスタは、大型のガラス基板上に形成でき、低コストで作製することができる。半導体層５２０に多結晶シリコンを用いたトランジスタは、電界効果移動度が高く、高速動作が可能である。また、半導体層５２０に微結晶シリコンを用いたトランジスタは、非晶質シリコンを用いたトランジスタより電界効果移動度が高く、高速動作が可能である。
　半導体層５２０は、半導体として機能する層状物質を有することができる。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス結合のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　上記層状物質として、例えば、グラフェン、シリセン、カルコゲン化物などが挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。トランジスタの半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
［金属酸化物層］
　トランジスタ１０は、チャネル形成領域を含む半導体層５２０に、金属酸化物の一種である酸化物半導体を有するトランジスタ（「ＯＳトランジスタ」ともいう）であることが好ましい。
　ＯＳトランジスタは、半導体として機能する金属酸化物層中のチャネル形成領域に酸素欠損（ＶＯ）及び不純物が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、ＯＳトランジスタはノーマリーオン特性となりやすい。したがって、金属酸化物層中のチャネル形成領域では、酸素欠損及び不純物はできる限り低減されていることが好ましい。言い換えると、金属酸化物層中のチャネル形成領域は、キャリア濃度が低減され、ｉ型化（真性化）又は実質的にｉ型化されていることが好ましい。
　一方、ＯＳトランジスタの半導体として機能する金属酸化物層中のソース領域及びドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い又は水素、窒素、金属元素などの不純物濃度が高いことでキャリア濃度が増加し、低抵抗化した領域であることが好ましい。すなわち、ＯＳトランジスタのソース領域及びドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域であることが好ましい。
　半導体として機能する金属酸化物層のバンドギャップは、２．０ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップが大きい半導体として機能する金属酸化物を半導体層５２０に用いることで、トランジスタ１０のオフ電流を低減できる。ＯＳトランジスタは、オフ電流が小さいため、半導体装置の消費電力を十分に低減できる。また、ＯＳトランジスタは周波数特性が良好であるため、半導体装置を高速に動作させることができる。
　ＯＳトランジスタの半導体層に用いることができる金属酸化物としては、少なくともインジウム（Ｉｎ）を含むことが好ましい。また、当該金属酸化物としては、インジウム又は亜鉛（Ｚｎ）の少なくとも一方を含むことが好ましい。また、当該金属酸化物としては、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二又は三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。
　元素Ｍとして、具体的には、アルミニウム、ガリウム、錫、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、アンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種又は複数種であることが好ましく、アルミニウム、ガリウム、錫及びイットリウムから選ばれた一種又は複数種であることがより好ましく、ガリウムがさらに好ましい。
　例えば、ＯＳトランジスタの半導体層に用いることができる金属酸化物としては、インジウム酸化物（Ｉｎ酸化物、酸化インジウムとも記す）が挙げられる。また、当該金属酸化物としては、亜鉛酸化物（Ｚｎ酸化物、酸化亜鉛とも記す）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、「ＧＺＯ」とも記す。）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、「ＡＺＯ」とも記す。）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、「ＩＡＺＯ」とも記す。）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、「ＩＧＺＯ」とも記す。）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、「ＩＧＺＴＯ」とも記す。）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、「ＩＧＡＺＯ」又は「ＩＡＧＺＯ」とも記す。）などを用いることができる。又は、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などを用いることができる。
　半導体として機能する金属酸化物の結晶構造としては、アモルファス（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓを含む）、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、ＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）、単結晶（ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ）及び多結晶（ｐｏｌｙ　ｃｒｙｓｔａｌ）などが挙げられる。
　また、半導体として機能する金属酸化物に含まれる主成分元素のうち、金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　また、金属酸化物に含まれる主成分元素のうち、金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、金属酸化物に酸素欠損が形成されるのを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。代表的には、単結晶又は多結晶のインジウム酸化物を半導体層に用いることによって、トランジスタの電界効果移動度を著しく高めることができる。また、単結晶又は多結晶のインジウム酸化物を半導体層に用いたトランジスタでは、良好な周波数特性が実現できる。
＜メモリセルアレイ＞
　前述した通り、例えば、１つのトランジスタ１０で１ｂｉｔ（２値）のデータを記憶可能なメモリセルを実現できる。よって、占有面積が少ないメモリセルを実現できる。複数のトランジスタ１０をｍ行ｎ列（ｍ及びｎはそれぞれが２以上の整数）に配置してメモリセルアレイを構成することで、記憶密度の高い記憶装置を実現できる。また、記憶容量の大きい記憶装置を実現できる。
　図６にメモリセルアレイ１００の一例を示す。図６に示すメモリセルアレイ１００は、ｍ行ｎ列のマトリクス状に配置された複数のトランジスタ１０と、ｍ本の配線ＷＬと、ｍ本の配線ＳＬと、ｎ本の配線ＢＬと、ｎ本の配線ＰＬと、を有する。
　図６などでは、１行１列目に配置されたトランジスタ１０をトランジスタ１０［１，１］と示し、ｍ行１列目に配置されたトランジスタ１０をトランジスタ１０［ｍ，１］と示し、１行ｎ列目に配置されたトランジスタ１０をトランジスタ１０［１，ｎ］と示し、ｍ行ｎ列目に配置されたトランジスタ１０をトランジスタ１０［ｍ，ｎ］と示している。また、ｉ行ｊ列目（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）に配置されたトランジスタ１０をトランジスタ１０［ｉ，ｊ］と示している。
　また、図６などでは、１本目の配線を示す場合、当該配線を示す符号の末尾に［１］を付記している。また、ｍ本目の配線を示す場合、当該配線を示す符号の末尾に［ｍ］を付記している。また、ｎ本目の配線を示す場合、当該配線を示す符号の末尾に［ｎ］を付記している。また、ｉ本目の配線を示す場合、当該配線を示す符号の末尾に［ｉ］を付記している。また、ｊ本目の配線を示す場合、当該配線を示す符号の末尾に［ｊ］を付記している。
　トランジスタ１０［ｉ，ｊ］は、配線ＷＬ［ｉ］、配線ＳＬ［ｉ］、配線ＢＬ［ｊ］及び配線ＰＬ［ｊ］と接続される。より具体的には、トランジスタ１０［ｉ，ｊ］のゲートは配線ＷＬ［ｉ］と接続され、バックゲートは配線ＰＬ［ｊ］と接続される。また、トランジスタ１０［ｉ，ｊ］のソース又はドレインの一方は配線ＢＬ［ｊ］と接続され、ソース又はドレインの他方は配線ＳＬ［ｉ］と接続される。
＜動作例＞
　続いて、メモリセルアレイ１００におけるトランジスタ１０の書き込み動作、消去動作、読み出し動作について説明する。本実施の形態では、ｍ及びｎがそれぞれ２である場合のメモリセルアレイ１００を用いて説明する。本実施の形態などにおいて、トランジスタ１０は保持しているデータによらず常にノーマリーオフ型であるものとする。また、各動作の直前の状態として、配線ＢＬ、配線ＳＬ、配線ＰＬ及び配線ＷＬに電位Ｖ０が供給されているものとする。
　電位Ｖ０は例えば基準電位（０Ｖ）である。トランジスタ１０のゲートに電位Ｖ０を供給することで、トランジスタ１０は保持しているデータによらずオフ状態になるものとする。なお、本実施の形態などにおいて、電位Ｖ０より高い電位の符号に「＋」を付す場合がある。また、電位Ｖ０より低い電位の符号に「−」を記す場合がある。また、電位Ｖ０より高い電位を「正の電位」と記す場合がある。また、電位Ｖ０より低い電位を「負の電位」と記す場合がある。
　図７は、書き込み動作、消去動作、読み出し動作を説明するためのタイミングチャートである。
＜書き込み動作＞
　データ書き込み対象のトランジスタ１０のゲートとバックゲートの電位差よりも、データ書き込み対象でないトランジスタ１０のゲートとバックゲートの電位差を小さくすることによって、データ書き込み対象でないトランジスタ１０が保持しているデータの破壊を防ぐことができる。本実施の形態に示すデータ書き込み動作によって、信頼性の高いデータ書き込み動作が実現できる。
　まず、メモリセルとして機能するトランジスタ１０［１，１］にデータ“１”を書き込む動作について説明する。図７に示す期間Ｔ１１は、トランジスタ１０［１，１］にデータ“１”を書き込む期間である。また、図８Ａは、期間Ｔ１１におけるメモリセルアレイ１００の状態を示す回路図である。なお、回路図などにおいて、配線などの電位をわかりやすく示すため、配線などに隣接して当該配線の電位を示す記号を記す場合がある。また、電位変化が生じた配線などに、電位を示す記号を囲み文字で記す場合がある。
　期間Ｔ１１において、配線ＰＬ［１］に電位＋ＶＷを供給し、配線ＷＬ［２］に電位＋Ｖ１を供給する（図７及び図８Ａ参照）。例えば、電位＋ＶＷとして＋ＶＳＰを配線ＰＬ［１］に供給する。すると、トランジスタ１０［１，１］のバックゲートに電位＋ＶＷ（ここでは＋ＶＳＰ）が供給される。また、トランジスタ１０［１，１］のゲートには基準電位である電位Ｖ０が供給されている。よって、絶縁層５２２の残留分極がＰｒ１になり、トランジスタ１０［１，１］のＩｄ−Ｖｇ特性が特性２９１になる（図３Ａ及び図３Ｃ参照）。
　また、配線ＰＬ［１］にはトランジスタ１０［２，１］も接続されている。トランジスタ１０［２，１］にデータ“０”が保持されている場合、配線ＷＬ［２］の電位が電位Ｖ０のままであると、トランジスタ１０［２，１］が保持しているデータがデータ“１”に書き換えられる可能性がある。そこで、配線ＷＬ［２］に電位＋Ｖ１を供給することによって、トランジスタ１０［２，１］のデータ書き換えを防ぐことができる。
　また、配線ＷＬ［２］に電位＋Ｖ１を供給することによって、配線ＷＬ［２］と接続するトランジスタ１０［２，２］が保持しているデータの書き換えを防ぐため、電位＋Ｖ１は、電位Ｖ０より高く、電位＋ＶＷより低い電位にする。
　このことから、電位＋Ｖ１は、電位Ｖ０と電位＋ＶＷの中間の電位であることが好ましい。具体的には、電位＋Ｖ１は電位Ｖ０と電位＋ＶＷの平均値の±２０％の電位であることが好ましく、平均値の±１０％の電位であることがより好ましく、平均値の電位であることがさらに好ましい。
　データ書き込み対象でないトランジスタ１０のゲートに、電位Ｖ０と電位＋ＶＷの中間の電位である電位＋Ｖ１を供給することで、データ書き込み対象でないトランジスタ１０のゲートとバックゲートの電位差が小さくなる。よって、意図しない絶縁層５２２の分極反転を防ぐことができる。
　次に、メモリセルとして機能するトランジスタ１０［１，１］にデータ“０”を書き込む動作について説明する。図７に示す期間Ｔ１２は、トランジスタ１０［１，１］にデータ“０”を書き込む期間である。また、図８Ｂは、期間Ｔ１２におけるメモリセルアレイ１００の状態を示す回路図である。
　期間Ｔ１２において、配線ＰＬ［１］に電位−ＶＷを供給し、配線ＷＬ［２］に電位−Ｖ１を供給する（図７及び図８Ｂ参照）。例えば、電位−ＶＷとして−ＶＳＰを配線ＰＬ［１］に供給する。すると、トランジスタ１０［１，１］のバックゲートに電位−ＶＷ（ここでは−ＶＳＰ）が供給される。また、トランジスタ１０［１，１］のゲートには基準電位である電位Ｖ０が供給されている。よって、絶縁層５２２の残留分極がＰｒ２になり、トランジスタ１０［１，１］のＩｄ−Ｖｇ特性が特性２９２になる（図３Ａ及び図３Ｃ参照）。
　また、配線ＰＬ［１］にはトランジスタ１０［２，１］も接続されている。トランジスタ１０［２，１］にデータ“１”が保持されている場合、配線ＷＬ［２］の電位が電位Ｖ０のままであると、トランジスタ１０［２，１］が保持しているデータがデータ“０”に書き換えられる可能性がある。そこで、配線ＷＬ［２］に電位−Ｖ１を供給することによって、トランジスタ１０［２，１］のデータ書き換えを防ぐことができる。
　また、配線ＷＬ［２］に電位−Ｖ１を供給することによって、配線ＷＬ［２］と接続するトランジスタ１０［２，２］が保持しているデータの書き換えを防ぐため、電位−Ｖ１は、電位Ｖ０より低く、電位−ＶＷより高い電位にする。
　このことから、電位−Ｖ１は、電位Ｖ０と電位−ＶＷの中間の電位であることが好ましい。具体的には、電位−Ｖ１は電位Ｖ０と電位−ＶＷの平均値の±２０％の電位であることが好ましく、平均値の±１０％の電位であることがより好ましく、平均値の電位であることがさらに好ましい。
　データ書き込み対象でないトランジスタ１０のゲートに、電位Ｖ０と電位−ＶＷの中間の電位である電位−Ｖ１を供給することで、データ書き込み対象でないトランジスタ１０のゲートとバックゲートの電位差が小さくなる。よって、意図しない絶縁層５２２の分極反転を防ぐことができる。
　ここで、電位＋ＶＷ及び電位−ＶＷの絶対値を「電位ＶＷ」とし、電位＋Ｖ１及び電位−Ｖ１の絶対値を「電位Ｖ１」とすると、電位Ｖ１と電位Ｖ０の電位差は、電位ＶＷと電位Ｖ０の電位差の１／２程度にすることが好ましい。よって、電位Ｖ１と電位Ｖ０の電位差は、電位ＶＷと電位Ｖ０の電位差の１／２の±２０％であることが好ましく、電位ＶＷと電位Ｖ０の電位差の１／２の±１０％であることがより好ましく、電位ＶＷと電位Ｖ０の電位差の１／２の±５％であることがさらに好ましい。
　すなわち、電位Ｖ１と電位Ｖ０の電位差は、電位ＶＷと電位Ｖ０の電位差の３０％以上７０％以下であることが好ましく、電位ＶＷと電位Ｖ０の電位差の４０％以上６０％以下であることがより好ましく、電位ＶＷと電位Ｖ０の電位差の４５％以上５５％以下であることがさらに好ましい。
　また、ｍ及びｎがそれぞれ３以上であるメモリセルアレイ１００においても、同様の書き込み動作が実現できる。具体的には、トランジスタ１０［ｉ，ｊ］にデータ“１”を書き込む場合、ｊ本目の配線ＰＬ（配線ＰＬ［ｊ］）に電位＋ＶＷを供給し、ｉ本目の配線ＷＬ（配線ＷＬ［ｉ］）に電位Ｖ０を供給し、ｉ本目以外の配線ＷＬに電位＋Ｖ１を供給する。また、トランジスタ１０［ｉ，ｊ］にデータ“０”を書き込む場合、配線ＰＬ［ｊ］に電位−ＶＷを供給し、配線ＷＬ［ｉ］に電位Ｖ０を供給し、ｉ本目以外の配線ＷＬに電位−Ｖ１を供給する。
　言い換えると、トランジスタ１０［ｉ，ｊ］にデータを書き込む場合、配線ＰＬ［ｊ］に電位ＶＷを供給し、配線ＷＬ［ｉ］に電位Ｖ０を供給し、ｉ本目以外の配線ＷＬに電位Ｖ１を供給する。配線ＷＬ［ｉ］と配線ＰＬ［ｊ］の電位差よりも、配線ＷＬ［ｉ］でない配線ＷＬと配線ＰＬ［ｊ］の電位差を小さくすることによって、データ書き込み対象でないトランジスタ１０（トランジスタ１０［ｉ，ｊ］でないトランジスタ１０）が保持しているデータの破壊を防ぐことができる。本実施の形態に示すデータ書き込み動作によって、信頼性の高いデータ書き込み動作が実現できる。
　配線ＷＬ［ｉ］と配線ＰＬ［ｊ］の電位差を第１電位差とし、ｉ本目ではない配線ＷＬと配線ＰＬ［ｊ］の電位差を第２電位差とすると、第２電位差は第１電位差の３０％以上７０％以下であることが好ましく、４０％以上６０％以下であることがより好ましく、４５％以上５５％以下であることがさらに好ましい。
　データ書き込み終了後、配線ＢＬ、配線ＳＬ、配線ＰＬ及び配線ＷＬに電位Ｖ０を供給することで、書き込まれたデータの保持が行われる。また、本発明の一態様に係るトランジスタ１０は、強誘電体層である絶縁層５２２の残留分極の向きによって書き込まれたデータを記憶する機能を有する。このため、トランジスタ１０への電力供給が停止しても、書き込まれたデータを記憶することができる。よって、本発明の一態様に係るトランジスタ１０は、不揮発性の記憶素子として機能できる。また、本発明の一態様に係るトランジスタ１０を含む記憶装置は、不揮発性の記憶装置として機能できる。
＜消去動作＞
　本実施の形態において、データの消去は例えばトランジスタ１０にデータ“０”を書き込むことにより実現される。この場合、消去動作はトランジスタ１０にデータ“０”を書き込む動作と同じである。すなわち、絶縁層５２２の分極を残留分極Ｐｒ２にすることで消去動作が実現できる。
　また、例えばｍ本の配線ＷＬすべてに電位Ｖ０を供給し、ｊ本目の配線ＰＬに電位−ＶＷを供給することで、ｊ列目に配置されたトランジスタ１０のデータを一斉に消去できる。また、例えばｍ本の配線ＷＬすべてに電位Ｖ０を供給し、ｎ本の配線ＰＬすべてに電位−ＶＷを供給することで、メモリセルアレイ１００が有する全てのトランジスタ１０のデータを一斉に消去できる。
　なお、上記ではデータの消去をトランジスタ１０にデータ“０”を書き込むことにより実現する例を示したが、トランジスタ１０にデータ“１”を書き込むことにより実現する場合にも適用できる。この場合、データ消去のために配線ＰＬに供給する電位を電位＋ＶＷにする。
　また、上記の一斉消去動作は、データ“０”又はデータ“１”の一斉書き込み動作と言うこともできる。
＜読み出し動作＞
　続いて、メモリセルとして機能するトランジスタ１０［１，１］が保持しているデータを読み出す動作について説明する。図７に示す期間Ｔ１３及び期間Ｔ１４は、トランジスタ１０［１，１］が保持しているデータを読み出す期間である。また、図９Ａは、期間Ｔ１３におけるメモリセルアレイ１００の状態を示す回路図である。図９Ｂは、期間Ｔ１４におけるメモリセルアレイ１００の状態を示す回路図である。
　期間Ｔ１３において、配線ＢＬ［１］に電位ＶＢＬを供給する（図７及び図９Ａ参照）。また、データの読み出し対象でない列に配置されているトランジスタ１０と接続する配線ＢＬには電位Ｖ０が供給されているが、当該配線を電気的に浮遊している状態（フローティング状態）にすることも可能である。
　次に、期間Ｔ１４において配線ＷＬ［１］に電位ＶＲを供給する（図７及び図９Ｂ参照）。電位ＶＲは、トランジスタ１０がデータ“１”を保持している場合にトランジスタ１０をオン状態にする電位である。また、電位ＶＲは、トランジスタ１０がデータ“０”を保持している場合にトランジスタ１０がオン状態にならずオフ状態を維持する電位である。すなわち、電位ＶＲはトランジスタ１０の絶縁層５２２の残留分極がＰｒ１の時のしきい値電圧よりも大きく、絶縁層５２２の残留分極がＰｒ２の時のしきい値電圧よりも小さい電位である。例えば、電位ＶＲは、電位Ｖ０を基準としたときの電位＋ＶＷ（＋ＶＳＰ）の１／５以上１／２以下が好ましく、１／４以上１／３以下がより好ましい。
　電位ＶＲと電位Ｖ０の電位差を第３電位差とし、電位＋ＶＷと電位Ｖ０の電位差を第４電位差とすると、第３電位差は第４電位差の２０％以上５０％以下であることが好ましく、２５％以上３０％以下であることがより好ましい。すなわち、第３電位差は、＋ＶＳＰの２０％以上５０％以下であることが好ましく、２５％以上３０％以下であることがより好ましい。
　また、データ読み出し動作時に、データ読み出し対象でないトランジスタ１０のゲートとバックゲートの電位差を極力小さくすることによって、データ読み出し対象でないトランジスタ１０が保持しているデータの破壊を防ぐことができる。言い換えると、トランジスタ１０［ｉ，ｊ］が保持しているデータを読み出す場合、ｉ本目でない配線ＷＬとｊ本目の配線ＰＬの電位差を極力小さくすることによって、データ読み出し対象でないトランジスタ１０（トランジスタ１０［ｉ，ｊ］でないトランジスタ１０）が保持しているデータの破壊を防ぐことができる。本実施の形態に示すデータ読み出し動作によって、信頼性の高いデータ読み出し動作が実現できる。
　データ読み出し動作時において、ｉ本目でない配線ＷＬとｊ本目の配線ＰＬの電位差は、０Ｖ以上電位＋ＶＷ（＋ＶＳＰ）の１／６以下が好ましく、０Ｖ以上電位＋ＶＷの１／１０以下がより好ましい。
　データ読み出し対象であるトランジスタ１０［１，１］がデータ“１”を保持している場合、配線ＷＬ［１］に電位ＶＲが供給されると、トランジスタ１０［１，１］がオン状態になる。トランジスタ１０［１，１］がオン状態になると、トランジスタ１０［１，１］のチャネル形成領域を介して配線ＢＬ［１］と配線ＳＬ［１］の間に電流Ｉｄ１が流れる（図３Ｃ参照）。
　データ読み出し対象であるトランジスタ１０［１，１］がデータ“０”を保持している場合、配線ＷＬ［１］に電位ＶＲが供給されても、トランジスタ１０［１，１］はオン状態にならずオフ状態のままである。すなわち、配線ＢＬ［１］又は配線ＳＬ［１］に流れる電流値を測定することでトランジスタ１０［１，１］に保持されているデータを読み出すことができる。
　また、期間Ｔ１３において配線ＢＬ［１］に電位ＶＢＬを供給した後、配線ＢＬ［１］をフローティング状態にし、期間Ｔ１４において配線ＢＬ［１］の電位変化を測定することで、トランジスタ１０［１，１］に保持されているデータを読み出すことも可能である。
　なお、期間Ｔ１３において、データの読み出し対象でない行に配置されているトランジスタ１０と接続する配線ＳＬの電位は電位Ｖ０であるが、図７の期間Ｔ２３に示すように、当該配線に電位ＶＢＬを供給することも可能である（図７中の配線ＳＬ［２］の電位）。当該配線に電位ＶＢＬを供給することにより、配線ＢＬ［１］と当該配線の間に意図しない電流が流れないようにすることができるため、ノイズ成分が低減し、データの読み出し精度を高めることができる。
　言い換えると、トランジスタ１０［ｉ，ｊ］が保持しているデータを読み出す場合、期間Ｔ１３においてｊ本目の配線ＢＬ（配線ＢＬ［ｊ］）に電位ＶＢＬを供給し、ｉ本目の配線ＳＬ（配線ＳＬ［ｉ］）に電位Ｖ０を供給し、配線ＢＬ［ｊ］と配線ＳＬ［ｉ］の間に電位差を生じさせる。続いて、期間Ｔ１４において配線ＷＬ［ｉ］に電位ＶＲを供給し、配線ＢＬ［ｊ］又は配線ＳＬ［ｉ］に流れる電流値を測定することでトランジスタ１０［ｉ，ｊ］に保持されているデータを読み出すことができる。または、期間Ｔ１３において配線ＢＬ［ｊ］に電位ＶＢＬを供給した後、配線ＢＬ［ｊ］をフローティング状態にし、期間Ｔ１４において配線ＢＬ［ｊ］の電位変化を測定することで、トランジスタ１０［ｉ，ｊ］に保持されているデータを読み出すことができる。
　また、本実施の形態では、トランジスタ１０はｎチャネル型のトランジスタであるため、電位ＶＢＬとして正の電位を用いる。また、配線ＢＬと配線ＳＬの電位差によって強誘電体層である絶縁層５２２の残留分極が反転し、トランジスタ１０が保持しているデータが破壊される恐れがある。読み出し動作時におけるデータの破壊を防ぐため、電位ＶＢＬと電位Ｖ０の電位差は、電位＋ＶＷと電位Ｖ０の電位差の１／２以下が好ましく、１／３以下がより好ましい。一方、電位ＶＢＬと電位Ｖ０の電位差が小さすぎると、データの読み出し精度が低下する。よって、電位ＶＢＬと電位Ｖ０の電位差は、電位＋ＶＷと電位Ｖ０の電位差の１／６以上１／２以下が好ましく、１／５以上１／３以下がより好ましい。すなわち、電位ＶＢＬと電位Ｖ０の電位差は、飽和分極電圧＋ＶＳＰの１／６以上１／２以下が好ましく、１／５以上１／３以下がより好ましい。
　本発明の一態様に係るトランジスタ１０はメモリセルとして機能する。また、本発明の一態様に係るトランジスタ１０は、例えばＤＲＡＭで必要なリフレッシュ動作が不要である。よって、消費電力が低い記憶装置を実現できる。
　また、本発明の一態様に係るトランジスタ１０は、ゲート絶縁層として機能する絶縁層５５０に常誘電体を用い、バックゲート絶縁層として機能する絶縁層５２２に強誘電体を用いる。一般に、データの書き込み頻度よりもデータの読み出し頻度の方が多い。このため、絶縁層５５０は絶縁層５２２よりも多くの電圧ストレスにさらされる。強誘電体層に電圧ストレスが繰り返し印加されると、強誘電体層の残留分極が変化しやすくなり、データ保持の信頼性が低下する。よって、ゲート絶縁層として機能する絶縁層５５０に常誘電体を用い、バックゲート絶縁層として機能する絶縁層５２２に強誘電体を用いることで、トランジスタ１０の信頼性を高めることができる。また、トランジスタ１０を含む記憶装置の信頼性を高めることができる。
　本実施の形態で例示した構成例及びそれらに対応する図面は、少なくともその一部を他の構成例又は図面と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様に係るトランジスタ１０の半導体層に用いることのできる、酸化インジウム膜について説明する。
　なお、本明細書等において、膜中に少なくとも結晶部又は結晶領域を有する酸化インジウムを、結晶の酸化インジウム（ｃｒｙｓｔａｌ　ＩＯ）又は結晶性酸化インジウム（ｃｒｙｓｔａｌｌｉｎｅ　ＩＯ）という。例えば、ｃｒｙｓｔａｌ　ＩＯ又はｃｒｙｓｔａｌｌｉｎｅ　ＩＯとして、単結晶の酸化インジウム、多結晶の酸化インジウム、微結晶の酸化インジウム等が挙げられる。
　酸化インジウムは、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも表記する）、酸化亜鉛などの酸化物半導体とは全く異なる物性を有する半導体材料である。
　酸化インジウム、シリコン、及びＩＧＺＯのホール（Ｈａｌｌ）移動度のキャリア濃度依存性について説明する。図１１Ａはシリコン（Ｓｉ）及び酸化インジウム（ＩｎＯｘ）、図１１ＢはＩＧＺＯに対する、ホール移動度のキャリア濃度依存性についての模式図である。
　まず、ＩＧＺＯは、図１１Ｂに矢印で示すように、キャリア濃度が高いほどホール移動度が高い傾向を示す。一方、酸化インジウムは、図１１Ａに矢印で示すように、キャリア濃度が低いほどホール移動度が高い傾向を示す（非特許文献６参照）。この傾向はシリコンと同様の傾向であり、材料中のドーパント（不純物）の濃度が低いほど、不純物散乱が減少しホール移動度が高くなる。すなわち酸化インジウムは、高純度且つ真性であるほど、ホール移動度が高くなる。この結果から、酸化インジウムはＩＧＺＯとは異なり、シリコンに近い物性を持つ物質であるといえる。なお、図１１Ａに示す酸化インジウムの特性は、単結晶を想定した場合である。そのため、酸化インジウムが非単結晶（例えば、多結晶）のとき、図１１Ａに示す特性と異なる場合がある。
　図１１Ａにおいて、キャリア濃度の低い範囲Ｒ１はホール移動度が極めて高いため、例えばトランジスタのチャネル形成領域に好適なキャリア濃度の範囲であるといえる。例えば、酸化インジウムの場合、範囲Ｒ１は、キャリア濃度の値が１×１０１５ｃｍ−３を含む範囲であり、例えば１×１０１４ｃｍ−３以上、１×１０１８ｃｍ−３以下の範囲である。キャリア濃度を十分に低減することにより、ホール移動度の値を２７０ｃｍ２／（Ｖ・ｓ）程度にまで高められることが期待できる。
　なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ１である領域は、キャリア濃度を低める元素を含むことができる。キャリア濃度を低める元素として、例えば、マグネシウム、カルシウム、亜鉛、カドミウム、銅などが挙げられる。これらの元素がインジウムと置換することで、キャリア濃度を低くすることができる。また、キャリア濃度を低める元素として、例えば、窒素、リン、ヒ素、アンチモンなどが挙げられる。例えば、窒素、リン、ヒ素、またはアンチモンが酸素と置換することで、キャリア濃度を低くすることができる。
　一方、キャリア濃度の高い範囲Ｒ２は電気抵抗が低く、例えばトランジスタのソース領域及びドレイン領域、または抵抗体、もしくは透明導電膜に好適なキャリア濃度の範囲であるといえる。範囲Ｒ２は、キャリア濃度の値が１×１０２０ｃｍ−３を含む範囲であり、例えば１×１０１９ｃｍ−３以上、１×１０２２ｃｍ−３以下の範囲である。キャリア濃度を十分に高くすることで、抵抗率を１×１０−４Ω・ｃｍ以下にまで低減できることが期待できる。
　なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ２である領域は、キャリア濃度を高める元素を含むことができる。例えば、トランジスタのソース電極及びドレイン電極と共通の元素を含むことが好ましい。キャリア濃度を高める元素は、例えばチタン、ジルコニウム、ハフニウム、タンタル、タングステン、モリブデン、錫、シリコン、ホウ素などが挙げられる。特に、酸化物が導電性または半導体性を有する元素を用いることがより好ましい。なお、キャリア濃度を高める元素の供給方法としては、当該元素を含む膜を形成して拡散させる方法、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理を用いることができる。なお、本明細書等において、特に断りがない場合、質量分離の有無は限定されない。例えば、本明細書等において、イオンを質量分離して供給する方法をイオン注入法、イオンを質量分離せずに供給する方法をイオンドーピング法と呼称する。
　このように酸化インジウムにおいて、キャリア濃度の低い領域をトランジスタのチャネル形成領域に用いて、キャリア濃度の高い領域をトランジスタのソース領域及びドレイン領域に用いる。つまり、酸化インジウムは、価電子制御が可能な酸化物ともいえる。なお、ＩＧＺＯは、ＩＧＺＯと接する電極の応力に起因して、ソース領域及びドレイン領域に歪が形成され、ｎ型領域が形成される場合がある。一方で、酸化インジウムは、ＩＧＺＯとは異なり、価電子制御が可能であるため、ＩＧＺＯのように膜中に歪を形成しなくてもよい。膜中に歪が少ないと、信頼性を高めることが期待できる。例えば、キャリア濃度が図１１Ａに示す範囲Ｒ１である領域と、範囲Ｒ２である領域とを、酸化インジウム膜中で作り分けることで、所謂ｎ−ｉ−ｎ接合（ｎ型領域と、ｉ型領域と、ｎ型領域との接合）を作ることができる。なお、シリコンを用いるトランジスタにおける価電子制御は、一般的に知られている。一方で、酸化インジウムを用いるトランジスタにおける価電子制御は、通常は想到しえない、新規な技術思想である。
　上記の技術思想を用いることで、本明細書等における酸化インジウムを有するトランジスタは、以下に示す特徴（１）~（５）のうち、２つ以上、好ましくは３つ以上、さらに好ましくは４つ以上、最も好ましくは５つを有する。（１）オン電流が高い（別言すると高移動度である）。（２）オフ電流が低い。（３）ノーマリーオフが可能である。（４）高い信頼性を有する。（５）遮断周波数（ｆＴ）が高い。例えば、本明細書等における酸化インジウムを有するトランジスタは、高移動度であり、オフ電流が低く、且つノーマリーオフが可能である。当該トランジスタは、高移動度であり、且つノーマリーオンのトランジスタとは異なる。
　なお、半導体がｉ型であるとは、フェルミ準位（Ｅｆ）と、真性フェルミ準位（Ｅｉ）とが、同じである（Ｅｆ＝Ｅｉ）と言い換えることができる。図１１Ｂに示すように、ＩＧＺＯにおいては、キャリア濃度が低いほどホール移動度は小さくなる。そのため最終的にＥｆ＝Ｅｉとなった場合には、キャリアがなくなる（言い換えると絶縁物に近い物性となる）ため、トランジスタとして動作しなくなる可能性がある。一方で、酸化インジウムにおいては、図１１Ａに示すように、キャリア濃度が低いほどホール移動度は大きくなり、最終的にＥｆ＝Ｅｉとなった場合には、ホール移動度が最大となる。すなわち、酸化インジウムを有するトランジスタは、Ｅｆ＝Ｅｉとすることで、高い電界効果移動度が可能となる。なお、酸化インジウムを有するトランジスタは、キャリア濃度が低いため、ノーマリーオフとなりやすい。そのため、酸化インジウムを有するトランジスタは、ノーマリーオフであり、且つ高い電界効果移動度を実現することができる。
　なお、ノーマリーオフとは、ゲートに電位を印加しない、またはゲート−ソース間電圧が０Ｖのときに、トランジスタに電流が流れない状態のことをいう。また、ノーマリーオフは、トランジスタのしきい値電圧（Ｖｔｈ）またはシフト値（Ｖｓｈ）で評価することができる。なお、特段の説明がない限り、Ｖｔｈは定電流法で算出することとする。より具体的には、Ｖｔｈとは、トランジスタのＩｄ−Ｖｇ特性における、ドレイン電流（Ｉｄ）×チャネル長（Ｌ）÷チャネル幅（Ｗ）の値が、１ｎＡ（１×１０−９Ａ）となるときのゲート電圧（Ｖｇ）とする。また、Ｖｓｈとは、トランジスタのＩｄ−Ｖｇ特性におけるドレイン電流（Ｉｄ）を対数表記した際の最大の傾きの接線とＩｄ＝１ｐＡ（１×１０−１２Ａ）の直線との交点のゲート電圧（Ｖｇ）、またはトランジスタのＩｄ−Ｖｇ特性におけるＩｄを対数表記した際の傾きが最大となる２点間から外挿した直線とＩｄ＝１ｐＡの直線との交点のＶｇである。例えば、Ｖｔｈ及びＶｓｈのいずれか一方または双方が、ゼロまたは正の値であれば、ノーマリーオフのトランジスタとみなすことができる。
　また、酸化インジウムを有するトランジスタにおいて、半導体をｉ型にするため、すなわちＥｆ＝Ｅｉを実現するためには、酸化インジウム膜に接する膜構成が重要となる。例えば、酸化インジウムを有するトランジスタにおいて、酸化インジウム膜に接する酸化シリコン膜と、酸化ハフニウム膜と、窒化シリコン膜と、を積層した膜構成が挙げられる。当該膜構成とすることで、Ｅｆ＝Ｅｉであり、且つ信頼性の高い半導体装置とすることができる。
　なお、上記の膜構成において、酸化シリコン膜の代わりに、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ガリウム膜などの酸素を有する膜を用いることもできる。また、上記の膜構成において、窒化シリコン膜の代わりに、窒化酸化シリコン膜、酸化窒化シリコン膜などを用いることもできる。また、窒化シリコン膜よりも酸化インジウム膜側に位置する酸化ハフニウム膜は、水素のゲッタリングサイトとして機能する。
　また、上記の膜構成は、酸化インジウム膜側から、酸化インジウム膜へ酸素の供給が可能な膜（例えば、酸化シリコン膜）と、水素のゲッタリングが可能な膜（例えば、酸化ハフニウム膜）と、酸素及び水素の入り込みを抑制する膜（例えば、窒化シリコン膜）と、が積層された構成と捉えることもできる。当該構成とすることで、酸化インジウム膜中の酸素欠損は、酸化シリコン膜中の酸素により補填される。また、酸化インジウム膜中の水素は、加熱処理などにより酸化ハフニウム膜に捕獲される。また、窒化シリコン膜を設けることで、外部から酸素及び水素の入り込みが少ない膜構成となる。すなわち、上記の膜構成とすることで、酸化インジウム膜は、よりｉ型に近づけることが可能となる。したがって、上述の酸化インジウム膜を有するトランジスタは、高い電界効果移動度及び高い信頼性を有する。
　続いて、トランジスタに適用する酸化インジウム膜について説明する。酸化インジウム膜は、結晶性を有する（すなわち、結晶粒を有する）ことが好ましい。結晶粒を有する膜として、単結晶膜、多結晶膜、又は結晶粒を含む非晶質膜（微結晶膜ともいう）などが挙げられる。特に、酸化インジウム膜は、多結晶膜が好ましく、より好ましくは単結晶膜である。単結晶膜は結晶粒界（グレインバウンダリともいう）を有さない。結晶粒界には、キャリアの流れを阻害する不純物（代表的には、絶縁性の不純物、絶縁性の酸化物など）が偏析しやすい。単結晶膜を用いることで、結晶粒界におけるキャリア散乱等を抑制することができ、高い電界効果移動度を示すトランジスタを実現できる。また、当該結晶粒界に起因するトランジスタ特性のばらつきを抑制できる、といった優れた効果を奏する。
　また、多結晶膜は、微結晶膜または非晶質膜と比較して、キャリア散乱を低減させることが可能となり、高い電界効果移動度を示すため好ましい。多結晶膜を用いる場合には、結晶粒のサイズができるだけ大きく、結晶粒界が少ない膜を用いることが好ましい。なお、酸化インジウムの多結晶膜が適用されたトランジスタにおいて、チャネル形成領域に結晶粒界を有さない、または結晶粒界が観察されない場合は、多結晶膜に含まれる単結晶領域内にチャネル形成領域が位置するため、単結晶の酸化インジウムが適用されたトランジスタとみなすことができる。
　なお、酸化インジウムの結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）、又は電子回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。又は、これらを複数組み合わせて分析を行ってもよい。
　また、本明細書等において、チャネル形成領域において結晶粒界が観察されない半導体層、チャネル形成領域が１つの結晶粒に含まれる半導体層、又は、チャネル形成領域内の少なくとも２つの領域において、結晶軸の方向が同一である半導体層を、単結晶膜と呼ぶことができる。また、チャネル形成領域において、１つの結晶粒内で、ある結晶軸又はある結晶方位を回転の軸として、他の結晶軸の方向が連続的に変化する半導体層を、単結晶膜と呼ぶことができる。
　なお、チャネル形成領域とは、半導体層のうち、ゲート絶縁層を介してゲート電極と重なる（または対向する）領域であって、ソース電極と接する領域とドレイン電極と接する領域との間に位置する領域を指す。チャネル形成領域における電流経路は、ソース電極とドレイン電極との最短距離である。そのため、チャネル形成領域における、結晶粒、結晶粒界、結晶軸、結晶方位等は、半導体層、ソース電極、及びドレイン電極を含む断面観察にて確認できる。
　チャネル形成領域の酸化インジウム膜は、不純物濃度が低いほど好ましい。チャネル形成領域の酸化インジウム膜中の不純物は、キャリアの散乱源となりうるため、電界効果移動度の低下の要因となりうる。また、これら不純物が酸化インジウム膜の結晶成長を阻害する要因ともなりうる。酸化インジウム膜に対する不純物としては、ホウ素、シリコンなどが挙げられる。酸化インジウム膜は、これら不純物の濃度が、それぞれ、０．１％以下であることが好ましく、０．０１％（１００ｐｐｍ）以下であることがさらに好ましい。なお、炭素、水素などは、成膜時の成膜ガスまたはプリカーサに含まれうる元素であり、上記不純物よりも多く酸化インジウム膜中に残存する場合がある。
　なお、チャネル形成領域の酸化インジウム膜は、その結晶が立方晶構造（ビックスバイト型）を保持する範囲で、インジウムと同じ３価の陽イオンになりうる元素を含んでもよい。例えば、ガリウム、アルミニウムなどの周期表第１３族元素、及び周期表第３族元素などが挙げられる。これらの元素は、酸化物中では３価の陽イオンとして主に存在するため、酸化インジウムのキャリア濃度を低く維持できる。
　このような酸化インジウム膜をトランジスタに用いることで、トランジスタの電界効果移動度を、５０ｃｍ２／（Ｖ・ｓ）以上、好ましくは１００ｃｍ２／（Ｖ・ｓ）以上、より好ましくは１５０ｃｍ２／（Ｖ・ｓ）以上、さらに好ましくは２００ｃｍ２／（Ｖ・ｓ）以上、さらに好ましくは２５０ｃｍ２／（Ｖ・ｓ）以上とすることができる。
　酸化インジウム膜の特徴の一つとして、ＩＧＺＯ膜と比較して酸素の透過性（拡散性）が高いことが挙げられる。図１１Ｃに示すように、酸化インジウム膜（ＩｎＯｘと表記）に拡散する酸素（Ｏ）は、酸化インジウム膜を透過し、酸素分子（Ｏ２）として放出される。また、膜に含まれる水素と反応することで、水分子（Ｈ２Ｏ）として放出される場合もある。また、膜中に酸素欠損（ＶＯ）が存在する場合には、拡散する酸素原子が酸素欠損を補填する。酸化インジウム膜は酸素が拡散しやすいことから、ＩＧＺＯ膜と比較して酸素欠損を補填しやすいともいえる。
　このように、酸化インジウム膜は、ＩＧＺＯ膜と比較して膜中の酸素欠損を低減しやすいため、このような酸化インジウム膜をトランジスタに適用することで、極めて高い信頼性を示すトランジスタを実現できる。
　また、図１１Ｃに示すように、酸化インジウム膜は水素を拡散する。酸化インジウム膜に外部から拡散する水素は、酸化インジウム膜を透過し、水素分子（Ｈ２）として放出される。または、膜に含まれる酸素と反応することで、水分子として放出される。
　酸化インジウム膜を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。キャリアの緩和時間が一定値であると仮定する場合、電子（キャリア）の有効質量が小さいほど、電子移動度が高くなる。つまり、電子の有効質量が小さい酸化インジウムをトランジスタに用いることで、トランジスタのオン電流、又は電界効果移動度を高めることができる。
　表１に、単結晶の酸化インジウム（ここでは、Ｉｎ２Ｏ３）と、単結晶のシリコン（Ｓｉ）について、それぞれの有効質量を示す。表１に示すように、酸化インジウムは、電子の有効質量が小さく、正孔の有効質量は大きいという特徴がある。また酸化インジウムの電子の有効質量は結晶方位にほとんど依存しないという特徴がある。そのため、結晶性を有する酸化インジウムをトランジスタに用いることで、電界効果移動度の高いトランジスタ、周波数特性（ｆ特とも呼称する）が高いトランジスタを実現できる。さらに、正孔の有効質量が大きいため、オフ電流が極めて小さいトランジスタを実現できる。例えば、縦型のトランジスタに酸化インジウム膜を適用することで、チャネル幅１μｍあたりのオフ電流が、１２５℃の環境下において、１ｆＡ（１×１０−１５Ａ）以下、または１ａＡ（１×１０−１８Ａ）以下であり、室温（２５℃）環境下において、１ａＡ（１×１０−１８Ａ）以下、または１ｚＡ（１×１０−２１Ａ）以下とすることができる。また、表１に示すように、酸化インジウムはシリコンよりも電子の有効質量が小さく、正孔の有効質量が大きいため、Ｓｉトランジスタよりも電界効果移動度が高く、且つ、オフ電流の低いトランジスタを実現できる可能性がある。
　結晶性を有する酸化インジウム膜の少なくとも一部に接するようにシード層を設けることが好ましい。シード層には、酸化インジウムとの格子定数の差（格子不整合ともいう）が小さい結晶を含む材料を用いることが好ましい。これにより、酸化インジウム膜の結晶性を向上させることができる。なお、結晶性を有する酸化インジウム膜の少なくとも一部に接する層の一つとして、基板（例えば単結晶基板）を用いてもよい。
　格子不整合の度合いを評価する方法の一つとして、以下に示す格子不整合度の値を用いる方法がある。シード層が有する結晶に対する、形成膜（ここでは酸化インジウム膜）が有する結晶の格子不整合度Δａ［％］は、Δａ＝（（Ｌ１−Ｌ２）／Ｌ２）×１００で算出される。ここでＬ１は形成膜が有する結晶の単位格子ベクトルの長さまたは格子定数であり、Ｌ２はシード層が有する結晶の単位格子ベクトルの長さまたは格子定数である。
　シード層と、酸化インジウム膜との格子不整合度Δａは、その絶対値が小さいほど好ましく、０であることが最も好ましい。例えばΔａは、−５％以上５％以下、好ましくは−４％以上４％以下、より好ましくは−３％以上３％以下、さらに好ましくは−２％以上２％以下とすることができる。
　ここで、酸化インジウムの結晶は立方晶構造（ビックスバイト型）である。例えば、イットリア安定化ジルコニア（ＹＳＺ）の結晶は立方晶構造（蛍石型）とすることができる。立方晶構造のＹＳＺの結晶に対する、酸化インジウムの結晶の格子不整合度は、−２％以上２％以下の範囲内であり、ＹＳＺ基板上に酸化インジウムの単結晶膜をエピタキシャル成長させることができる。
　なお、シード層の結晶構造と、酸化インジウム膜の結晶構造とは、晶系または結晶方位が同一でなくてもよい場合がある。例えば、立方晶構造の結晶を有する酸化インジウム膜の下に、六方晶構造または三方晶構造の結晶を有する膜を用いることもできる。例えば、シード層の表面の結晶方位を［００１］とし、酸化インジウム膜の下面の結晶方位を［１１１］とすることで、エピタキシャル成長に必要な結晶方位に関わる要件を満たすことができる。六方晶系または三方晶系の結晶として、例えば、ウルツ鉱型構造、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造、およびこれらの変形型構造などがある。ＹｂＦｅ２Ｏ４型構造またはＹｂ２Ｆｅ３Ｏ７型構造を有する結晶の一例としては、ＩＧＺＯなどが挙げられる。なお、酸化インジウムの単結晶膜は、ＹＳＺ基板上だけではなく、絶縁膜上にも形成することができる。一方で、シリコンは、絶縁膜上に単結晶膜を形成するのが困難である。なお、シリコンの結晶は、ダイヤモンド構造である。このように、単結晶という意味では、酸化インジウムと、シリコンとは、同様の性質を有する。一方で、絶縁膜上に単結晶を形成できるかという観点において、酸化インジウムとシリコンを比較すると、異なる性質を有する。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、本発明の一態様に係る半導体装置の一種である記憶装置９００について説明する。記憶装置９００は本発明の一態様に係る複数のトランジスタ１０を有する。
　図１２Ａに、記憶装置９００の構成例を示すブロック図を示す。図１２Ｂ及び図１２Ｃは、記憶装置９００の斜視概略図である。図１２Ａに示す記憶装置９００は、駆動回路９１０と、メモリセルアレイ１００と、を有する。メモリセルアレイ１００は、メモリセルとして機能する複数のトランジスタ１０を有する。図１２Ａでは、メモリセルアレイ１００がマトリクス状に配置された複数のトランジスタ１０を有する例を示している。
　駆動回路９１０は、ＰＳＷ９３１（パワースイッチ）、ＰＳＷ９３２及び周辺回路９１５を有する。周辺回路９１５は、周辺回路９１１、コントロール回路９１２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）及び電圧生成回路９２８を有する。
　記憶装置９００において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路又は他の信号を追加することも可能である。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路９１２で生成することも可能である。
　コントロール回路９１２は、記憶装置９００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路９１２は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、記憶装置９００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。又は、コントロール回路９１２は、この動作モードが実行されるように、周辺回路９１１の制御信号を生成する。
　電圧生成回路９２８は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路９２８への入力を制御する機能を有する。例えば、信号ＷＡＫＥとしてＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路９２８へ入力され、電圧生成回路９２８は負電圧を生成する。
　周辺回路９１１は、メモリセルアレイ１００に対するデータの書き込み及び読み出しをするための回路である。周辺回路９１１は、行デコーダ９４１、列デコーダ９４２、行ドライバ９２３、列ドライバ９２４、入力回路９２５、出力回路９２６及びセンスアンプ９２７を有する。
　行デコーダ９４１及び列デコーダ９４２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ９４１は、アクセスする行を指定するための回路であり、列デコーダ９４２は、アクセスする列を指定するための回路である。行ドライバ９２３は、行デコーダ９４１が指定する行を選択する機能を有する。列ドライバ９２４は、データをメモリセルアレイ１００に書き込む機能、メモリセルアレイ１００からデータを読み出す機能、読み出したデータを保持する機能等を有する。
　入力回路９２５は、信号ＷＤＡを保持する機能を有する。入力回路９２５が保持するデータは、列ドライバ９２４に出力される。入力回路９２５の出力データが、メモリセルアレイ１００に書き込むデータ（Ｄｉｎ）である。列ドライバ９２４がメモリセルアレイ１００から読み出したデータ（Ｄｏｕｔ）は、出力回路９２６に出力される。出力回路９２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路９２６は、Ｄｏｕｔを記憶装置９００の外部に出力する機能を有する。出力回路９２６から出力されるデータが信号ＲＤＡである。
　ＰＳＷ９３１は周辺回路９１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ９３２は、行ドライバ９２３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置９００の高電源電位がＶＤＤであり、低電源電位はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電位であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ９３１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ９３２のオン・オフが制御される。図１２Ａでは、周辺回路９１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　また、図１２Ｂに示すように、記憶装置９００の構成を、素子層７０に駆動回路９１０を設け、素子層８０にメモリセルアレイ１００を設け、素子層７０の上に素子層８０を重ねて設ける構成にすることができる。例えば、素子層７０として単結晶シリコン基板を用い、該シリコン基板上に駆動回路９１０を形成することができる。駆動回路９１０に含まれるＳｉトランジスタのチャネル形成領域を該シリコン基板に形成することで、チャネル形成領域に単結晶半導体を有し、動作速度の速いＳｉトランジスタが形成できる。
　駆動回路９１０を含む素子層７０と、メモリセルアレイ１００を含む素子層８０を重ねて設けることで、駆動回路９１０とメモリセルアレイ１００の間の信号伝搬距離を短くすることができる。よって、駆動回路９１０とメモリセルアレイ１００の間の寄生抵抗および寄生容量が低減され、消費電力および信号遅延の低減が実現できる。また、記憶装置９００の小型化が実現できる。また、単位面積当たりの記憶容量を増やすことができる。
　例えば、素子層７０としてＳＯＩ基板などを用いることもできる。ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いることもできる。ＳＯＩ基板を用いて作製されたＳｉトランジスタは、寄生容量が低減され、高速動作が実現できる。
　また、メモリセルアレイ１００が有するトランジスタ１０として、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは薄膜トランジスタであるため、素子層８０として素子層７０に重ねて設けることが容易である。加えて、前述した通り、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。このため、Ｓｉトランジスタを含む駆動回路９１０の上に、ＯＳトランジスタを含むメモリセルアレイ１００を重ねて設けても、駆動回路９１０の発熱の影響を受けにくい。よって、記憶装置９００の信頼性を高めることができる。
　また、図１２Ｃに示す記憶装置９００のように、駆動回路９１０を含む素子層７０上に、メモリセルアレイ１００を含む素子層８０を複数層重ねて設けることが可能である。図１２Ｃでは、素子層７０上に、ｋ層（ｋは２以上の整数）の素子層８０を重ねて設ける例を示している。図１２Ｃでは、素子層７０上に設けられた１層目の素子層８０を素子層８０［１］と示し、ｋ層目に設けられた素子層８０を素子層８０［ｋ］と示している。また、素子層８０［ｋ］に設けられたメモリセルアレイ１００をメモリセルアレイ１００［ｋ］と示している。
　駆動回路９１０を含む素子層７０と、メモリセルアレイ１００を含む素子層８０を重ねて設けることで、駆動回路９１０とメモリセルアレイ１００の間の信号伝搬距離を短くすることができる。よって、駆動回路９１０とメモリセルアレイ１００の間の寄生抵抗および寄生容量が低減され、消費電力および信号遅延の低減が実現できる。また、記憶装置９００の小型化が実現できる。また、単位面積当たりの記憶容量を増やすことができる。
　図１３に、図１２Ｃに示した記憶装置９００の一部の断面構造例を示す。図１３では、素子層７０が有する複数のトランジスタの一例として、１つのトランジスタ４００を例示している。また、図１３では、素子層８０［１］と素子層８０［２］のそれぞれが有する複数のトランジスタの一例として、１つのトランジスタ１０を例示している。
　トランジスタ４００は、基板３７１上に設けられ、ゲート電極として機能する導電層３７６、ゲート絶縁層として機能する絶縁層３７５、基板３７１の一部からなる半導体領域３７３、基板３７１の一部からなりソース領域又はドレイン領域として機能する低抵抗領域３７４ａ及び低抵抗領域３７４ｂを有する。トランジスタ４００は、ｐチャネル型のトランジスタ又はｎチャネル型のトランジスタのどちらを用いてもよい。基板３７１としては、例えば単結晶シリコン基板を用いることができる。
　トランジスタ４００はチャネルが形成される半導体領域３７３（基板３７１の一部）が凸形状を有する。また、半導体領域３７３の側面及び上面を、絶縁層３７５を介して、導電層３７６が覆うように設けられている。なお、導電層３７６は仕事関数を調整する材料を用いてもよい。このようなトランジスタは半導体基板の凸部を利用していることからＦｉｎ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁層を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　駆動回路９１０は複数のトランジスタ４００を含んで構成される。なお、トランジスタ４００は、駆動回路９１０に含まれるトランジスタだけでなく、素子層７０に形成された他の回路（図示せず）に含まれるトランジスタにも用いることができる。なお、図１３に示すトランジスタ４００は一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いればよい。
　素子層７０には、層間膜、配線及びプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線とプラグが一体物であってもよい。すなわち、導電層の一部が配線として機能する場合及び導電層の一部がプラグとして機能する場合もある。
　例えば、トランジスタ４００上には、層間膜として、絶縁層３９０、絶縁層３９１、絶縁層３９３及び絶縁層３９４が順に積層して設けられている。また、絶縁層３９０及び絶縁層３９１には導電層３９２などが埋め込まれている。また、絶縁層３９３及び絶縁層３９４には導電層３９５、導電層３９７などが埋め込まれている。導電層３９２及び導電層３９５はコンタクトプラグ又は配線として機能する。
　また、層間膜として機能する絶縁層は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁層３９１の上面は、平坦性を高めるためにＣＭＰ処理等を行なってもよい。
　絶縁層３９４及び導電層３９５上に、配線層を設けてもよい。例えば、図１３において、絶縁層３９４及び導電層３９５上に、絶縁層３９６、絶縁層３８２及び絶縁層３８４が順に積層して設けられている。絶縁層３９６、絶縁層３８２及び絶縁層３８４には、導電層３８５、導電層３８６及び導電層３９７が形成されている。導電層３８５、導電層３８６及び導電層３９７は、コンタクトプラグ又は配線として機能する。
　また、絶縁層３８４上に素子層８０［１］の絶縁層２０２が設けられている。図１３に示す素子層８０［１］では、絶縁層５８１の上に導電層５８３及び絶縁層５８２が設けられている。また、導電層５８３は絶縁層５８１に埋め込まれるように形成されている。導電層５８３は導電層５４５ａと接続される。また、導電層５８３及び絶縁層５８２の上に絶縁層５８４が設けられ、絶縁層５８４の上に絶縁層５８５が設けられている。また、素子層８０［１］の絶縁層５８５の上に、素子層８０［２］の絶縁層２０２が設けられている。
　素子層８０［１］及び素子層８０［２］には、それぞれメモリセルとして機能する複数のトランジスタ１０が設けられている。素子層７０と重ねて複数の素子層８０を設けることで、記憶装置９００の単位面積当たりの記憶容量をさらに高めることができる。
　本実施の形態で例示した構成例及びそれらに対応する図面は、少なくともその一部を他の構成例又は図面と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、本発明の一態様に係る記憶装置を備えることができる演算処理装置の一例について説明する。
　図１４に、演算装置９６０のブロック図を示す。図１４に示す演算装置９６０は、例えばＣＰＵに適用することができる。また、演算装置９６０は、ＣＰＵよりも並列処理可能なプロセッサコアを多数（数１０~数１００個）有するＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＴＰＵ（Ｔｅｎｓｏｒ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＮＰＵ（Ｎｅｕｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等のプロセッサにも適用することができる。
　図１４に示す演算装置９６０は、基板９９０上に、ＡＬＵ９９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、タイミングコントローラ９９５、レジスタ９９６、レジスタコントローラ９９７、バスインターフェイス９９８、キャッシュ９９９及びキャッシュインターフェイス９８９を有している。基板９９０は、半導体基板、ＳＯＩ基板、ガラス基板等を用いる。書き換え可能なＲＯＭ及びＲＯＭインターフェイスを有することも可能である。また、キャッシュ９９９及びキャッシュインターフェイス９８９は、別チップに設けることもできる。
　キャッシュ９９９は、別チップに設けられたメインメモリとキャッシュインターフェイス９８９を介して接続される。キャッシュインターフェイス９８９は、メインメモリに保持されているデータの一部をキャッシュ９９９に供給する機能を有する。またキャッシュインターフェイス９８９は、キャッシュ９９９に保持されているデータの一部を、バスインターフェイス９９８を介してＡＬＵ９９１又はレジスタ９９６等に出力する機能を有する。
　後述するように、演算装置９６０上に積層して、メモリセルアレイ１００を設けることができる。メモリセルアレイ１００はキャッシュとして用いることも可能である。このとき、キャッシュインターフェイス９８９はメモリセルアレイ１００に保持されているデータをキャッシュ９９９に供給する機能を有していてよい。またこのとき、キャッシュインターフェイス９８９の一部に、駆動回路９１０を有することが好ましい。
　なお、キャッシュ９９９を設けず、メモリセルアレイ１００のみをキャッシュとして用いることもできる。
　図１４に示す演算装置９６０は、その構成を簡略化して示した一例にすぎず、実際の演算装置９６０はその用途によって多種多様な構成を有している。例えば、図１４に示す演算装置９６０を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作する、いわゆるマルチコアの構成とすることが好ましい。コアの数が多いほど、演算性能を高めることができる。コアの数は多いほど好ましいが、例えば２個、好ましくは４個、より好ましくは８個、さらに好ましくは１２個、さらに好ましくは１６個又はそれ以上とすることが好ましい。また、サーバ用途等非常に高い演算性能が求められる場合には、１６個以上、好ましくは３２個以上、さらに好ましくは６４個以上のコアを有するマルチコアの構成とすることが好ましい。また、演算装置９６０が内部演算回路、データバス等で扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビット等とすることができる。
　バスインターフェイス９９８を介して演算装置９６０に入力された命令は、インストラクションデコーダ９９３に入力され、デコードされた後、ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５に入力される。
　ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ９９２は、ＡＬＵ９９１の動作を制御するための信号を生成する。また、インタラプトコントローラ９９４は、演算装置９６０のプログラム実行中に、外部の入出力装置、周辺回路等からの割り込み要求を、その優先度、マスク状態等から判断し、処理する。レジスタコントローラ９９７は、レジスタ９９６のアドレスを生成し、演算装置９６０の状態に応じてレジスタ９９６の読み出し、書き込み等を行う。
　また、タイミングコントローラ９９５は、ＡＬＵ９９１、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、及びレジスタコントローラ９９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ９９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
　図１４に示す演算装置９６０において、レジスタコントローラ９９７は、ＡＬＵ９９１からの指示に従い、レジスタ９９６における保持動作の選択を行う。すなわち、レジスタ９９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ９９６内のメモリセルへの、電源電位の供給が行われる。容量におけるデータの保持が選択されている場合、容量へのデータの書き換えが行われ、レジスタ９９６内のメモリセルへの電源電位の供給を停止することができる。
　メモリセルアレイ１００と演算装置９６０は、重ねて設けることができる。図１５Ａ及び図１５Ｂに半導体装置９７０Ａの斜視図を示す。半導体装置９７０Ａは、演算装置９６０上に、メモリセルアレイが設けられた層９３０を有する。層９３０には、メモリセルアレイ１００Ｌ１、メモリセルアレイ１００Ｌ２、及びメモリセルアレイ１００Ｌ３が設けられている。演算装置９６０と各メモリセルアレイは、互いに重なる領域を有する。半導体装置９７０Ａの構成を分かりやすくするため、図１５Ｂでは演算装置９６０及び層９３０を分離して示している。
　メモリセルアレイを有する層９３０と演算装置９６０を重ねて設けることで、両者の接続距離を短くすることができる。よって、両者間の通信速度を高めることができる。また、接続距離が短いため消費電力を低減できる。
　メモリセルアレイを有する層９３０と演算装置９６０とを積層する方法としては、演算装置９６０上に直接メモリセルアレイを有する層９３０を積層する方法（モノリシック積層ともいう）を用いることも可能であるし、演算装置９６０と層９３０とをそれぞれ異なる基板上に形成し、２つの基板を貼り合せ、貫通ビア又は導電膜の接合技術（Ｃｕ−Ｃｕ接合等）を用いて接続する方法を用いることも可能である。前者は貼合わせにおける位置ずれを考慮する必要がないため、チップサイズを小さくできるだけでなく、作製コストを削減できる。
　ここで、演算装置９６０にキャッシュ９９９を有さず、層９３０に設けられるメモリセルアレイ１００Ｌ１、メモリセルアレイ１００Ｌ２、及びメモリセルアレイ１００Ｌ３は、それぞれキャッシュとして用いることができる。このとき、例えばメモリセルアレイ１００Ｌ１をＬ１キャッシュ（レベル１キャッシュともいう）として用い、メモリセルアレイ１００Ｌ２をＬ２キャッシュ（レベル２キャッシュともいう）として用い、メモリセルアレイ１００Ｌ３をＬ３キャッシュ（レベル３キャッシュともいう）として用いることができる。３つのメモリセルアレイのうち、メモリセルアレイ１００Ｌ３が最も容量が大きく、且つ、最もアクセス頻度が低い。また、メモリセルアレイ１００Ｌ１が最も容量が小さく、且つ最もアクセス頻度が高い。
　なお、演算装置９６０に設けられるキャッシュ９９９をＬ１キャッシュとして用いる場合は、層９３０に設けられる各メモリセルアレイを、それぞれ下位のキャッシュ、又はメインメモリとして用いることができる。メインメモリはキャッシュよりも容量が大きく、アクセス頻度の低いメモリである。
　また、図１５Ｂに示すように、駆動回路９１０Ｌ１、駆動回路９１０Ｌ２、及び駆動回路９１０Ｌ３が設けられている。駆動回路９１０Ｌ１は接続電極９４０Ｌ１を介してメモリセルアレイ１００Ｌ１と接続されている。同様に駆動回路９１０Ｌ２は接続電極９４０Ｌ２を介してメモリセルアレイ１００Ｌ２と、駆動回路９１０Ｌ３は接続電極９４０Ｌ３を介してメモリセルアレイ１００Ｌ３と接続されている。
　なお、ここではキャッシュとして機能するメモリセルアレイを３つとした場合を示したが、これに限定されない。キャッシュとして機能するメモリセルアレイは、１つ又は２つにすることも可能であるし、４つ以上にすることも可能である。
　メモリセルアレイ１００Ｌ１をキャッシュとして用いる場合、駆動回路９１０Ｌ１はキャッシュインターフェイス９８９の一部として機能する構成にすることも可能であるし、駆動回路９１０Ｌ１がキャッシュインターフェイス９８９と接続される構成とすることも可能である。同様に、駆動回路９１０Ｌ２、駆動回路９１０Ｌ３も、キャッシュインターフェイス９８９の一部として機能する構成にすることも可能であるし、キャッシュインターフェイス９８９と接続される構成にすることも可能である。
　メモリセルアレイ１００をキャッシュとして機能させるか、メインメモリとして機能させるかは、各駆動回路９１０が有するコントロール回路９１２によって決定される。コントロール回路９１２は、演算装置９６０から供給された信号に基づいて、記憶装置９００が有する複数のトランジスタ１０の一部をＲＡＭとして機能させることができる。
　記憶装置９００は、メモリセルとして機能する複数のトランジスタ１０又は複数のトランジスタ１０の一部をキャッシュとして機能させ、他の一部をメインメモリとして機能させることができる。すなわち記憶装置９００はキャッシュとしての機能と、メインメモリとしての機能を併せ持つことができる。本発明の一態様に係る記憶装置９００は、例えば、ユニバーサルメモリとして機能できる。
　また、一つのメモリセルアレイ１００を有する層９３０を演算装置９６０に重ねて設けることも可能である。図１６Ａに半導体装置９７０Ｂの斜視図を示す。
　半導体装置９７０Ｂでは、一つのメモリセルアレイ１００を複数のエリアに分けて、それぞれ異なる機能で使用することができる。図１６Ａでは、領域Ｌ１をＬ１キャッシュとして、領域Ｌ２をＬ２キャッシュとして、領域Ｌ３をＬ３キャッシュとして用いる場合の例を示している。
　また半導体装置９７０Ｂでは、領域Ｌ１乃至領域Ｌ３のそれぞれの容量を状況に応じて変えることができる。例えばＬ１キャッシュの容量を増やしたい場合には、領域Ｌ１の面積を大きくすることにより実現する。このような構成とすることで、演算処理の効率化を図ることができ、処理速度を向上させることができる。
　また、複数のメモリセルアレイを積層することも可能である。図１６Ｂに半導体装置９７０Ｃの斜視図を示している。
　半導体装置９７０Ｃは、メモリセルアレイ１００Ｌ１を有する層９３０Ｌ１と、その上にメモリセルアレイ１００Ｌ２を有する層９３０Ｌ２と、その上にメモリセルアレイ１００Ｌ３を有する層９３０Ｌ３とが積層されている。最も演算装置９６０に物理的に近いメモリセルアレイ１００Ｌ１を上位のキャッシュに用い、最も遠いメモリセルアレイ１００Ｌ３を下位のキャッシュ又はメインメモリに用いることができる。このような構成とすることで、各メモリセルアレイの容量を増大させることができるため、より処理能力を向上させることができる。
　本実施の形態で例示した構成例及びそれらに対応する図面は、少なくともその一部を他の構成例又は図面と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、本発明の一態様に係る記憶装置の適用可能な範囲の一例について、図１７を用いて説明する。
　コンピュータなどの半導体装置では、用途に応じて様々な記憶装置が用いられる。図１７に、半導体装置に用いられる記憶装置の階層を説明する概念図を示す。図１７において、記憶装置の階層を説明する概念図は、三角形で示しており、三角形の上層に位置する記憶装置ほど速い動作速度が求められ、三角形の下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。
　図１７では、三角形の最上層から順に、ＣＰＵ、ＧＰＵ、ＮＰＵの演算処理装置にレジスタとして混載されるメモリ、キャッシュメモリ（単にｃａｃｈｅと表す場合もある。また、代表的には、Ｌ１、Ｌ２、Ｌ３キャッシュ）、ＤＲＡＭに代表されるメインメモリ、３Ｄ　ＮＡＮＤ及びＨａｒｄ　Ｄｉｓｋ（ＨＤＤ：Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅともいう）に代表されるストレージメモリを示している。
　ＣＰＵ、ＧＰＵ、ＮＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、大きな記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
　キャッシュメモリは、ＤＲＡＭに保持されているデータの一部を複製して保持する機能を有する。使用頻繁が高いデータを複製してキャッシュメモリに保持しておくことで、データへのアクセス速度を高めることができる。キャッシュメモリに求められる記憶容量はＤＲＡＭより少ないが、ＤＲＡＭよりも速い動作速度が求められる。また、キャッシュメモリで書き換えられたデータは複製されてＤＲＡＭに供給される。
　本発明の一態様に係る記憶装置は、ＤＲＡＭとして機能することも可能である。
　なお、図１７において、キャッシュメモリは、Ｌ３キャッシュまでしか図示していないが、これに限定されない。例えば、キャッシュのうち、最も下位に位置するＬＬＣ（Ｌａｓｔ　Ｌｅｖｅｌ　ｃａｃｈｅ）、またはＦＬＣ（Ｆｉｎａｌ　Ｌｅｖｅｌ　ｃａｃｈｅ）として、本発明の一態様に係る記憶装置を用いることができる。
　ＤＲＡＭは、３Ｄ　ＮＡＮＤから読み出されたプログラム、データなどを保持する機能を有する。
　３Ｄ　ＮＡＮＤは、長期保存が必要なデータ、演算装置で使用する各種のプログラム（例えば、人工ニューラルネットワークのモデル）などを保持する機能を有する。よって、３Ｄ　ＮＡＮＤには速い動作速度よりも大きな記憶容量と高い記録密度が求められる。
　Ｈａｒｄ　Ｄｉｓｋは、大容量、且つ不揮発性の機能を有する。また、Ｈａｒｄ　Ｄｉｓｋの代わりとして、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）などを用いることができる。
　本発明の一態様に係る記憶装置にＯＳトランジスタを用いることにより、周辺回路とモノリシックの構成とすることができる。さらに、ＯＳトランジスタを用いることにより、周辺回路へのモノリシック積層も可能である。よって、周辺回路とのデータアクセスの点で利点を有する。また周辺回路と積層して設けることができるため、集積度を高めることができる。また本発明の一態様に係る記憶装置は、長期間のデータ保持が可能である。よって本発明の一態様に係る記憶装置をＤＲＡＭとして用いる場合には、リフレッシュの頻度を低減することができる。
　また、本発明の一態様に係る記憶装置は、ＯＳトランジスタを用いることによりリーク電流が低減され、省電力化が可能である。また、本発明の一態様に係る記憶装置は、バックゲート絶縁層に強誘電体層を含むことで、長時間のデータ保持が可能である。
　本発明の一態様に係る記憶装置は、記憶装置の図１７に示すＴａｒｇｅｔ２の領域及びＴａｒｇｅｔ１の領域に用いることができる。
　なお、図１７の斜線のハッチングで示すように、Ｔａｒｇｅｔ１は、ＤＲＡＭ及び３Ｄ　ＮＡＮＤの境界領域（Ｔａｒｇｅｔ１＿１）と、ＤＲＡＭ及びｃａｃｈｅ（Ｌ１、Ｌ２、Ｌ３）の境界領域（Ｔａｒｇｅｔ１＿２）と、を含む。Ｔａｒｇｅｔ１＿２として、先に述べたＬＬＣ、ＦＬＣなどが挙げられる。
　ＤＲＡＭを本発明の一態様に係る記憶装置に置き換えることで、消費電力の削減を図ることができる。当該構成とすることで、ＤＲＡＭを用いた構成と比較して、２分の１以下、好ましくは１０分の１以下、より好ましくは１００分の１、更に好ましくは１０００分の１以下まで消費電力を低減することができる。よって、本発明の一態様に係る記憶装置はＴａｒｇｅｔ１に好適である。
　また本発明の一態様に係る記憶装置は、長時間のデータ保持が可能であり、さらに、データアクセスの面でも利点を有する。よって、本発明の一態様に係る記憶装置は、Ｔａｒｇｅｔ１のうち特に、書き換え頻度の比較的低い領域である、Ｔａｒｇｅｔ１＿１に好適である。本発明の一態様に係る記憶装置をＴａｒｇｅｔ１＿１に適用することにより、半導体装置の信頼性を高めることができる。また、記憶装置として機能する半導体装置の集積度が高まる場合がある。また、記憶装置として機能する半導体装置の消費電力が低減される場合がある。
　また、本発明の一態様に係る記憶装置は動作速度が速く、データアクセスの面でも利点を有することから、Ｔａｒｇｅｔ１のうち、書き替えの頻度がより高いＴａｒｇｅｔ１＿２にも好適である。Ｔａｒｇｅｔ１＿２に本発明の一態様に係る記憶装置を適用することにより、半導体装置の計算効率を高め、消費電力を低減することができる。
　また、消費電力の削減を図る別の手段としては、ＣＰＵ、ＧＰＵ、ＮＰＵなどの演算処理装置の上にＤＲＡＭなどの記憶装置（本発明の一態様に係る記憶装置も含む）を積層した構成が挙げられる。また、演算処理装置と記憶装置が積層された構成は、モノリシック積層と呼称される。演算処理装置と記憶装置とをモノリシック積層の構成とすることで、例えば、演算処理装置と記憶装置との間のデータアクセスに要する消費電力を大幅に下げることができる。そのため、このような構成が適用されたスーパーコンピュータ（ＨＰＣ（Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　Ｃｏｍｐｕｔｅｒ）ともいう）、コンピュータ、サーバなどを含む情報処理装置を全世界に展開することにより、地球温暖化の抑制を図ることができる。
　このように、本発明の一態様に係る、酸化物半導体を用いた記憶装置は、ＣＰＵ、ＧＰＵ、ＮＰＵなどの演算処理装置にレジスタとして混載されるメモリから、ＤＲＡＭと３Ｄ　ＮＡＮＤとの境界領域のメモリまで、幅広い範囲のメモリに適用することができる。
　本実施の形態で例示した構成例及びそれらに対応する図面は、少なくともその一部を他の構成例又は図面と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、本発明の一態様に係る記憶装置の応用例について説明する。本発明の一態様の記憶装置は、例えば、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）に用いることができる。本発明の一態様に係る記憶装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
　電子部品７００が実装された基板（実装基板７０４）の斜視図を、図１８Ａに示す。図１８Ａに示す電子部品７００は、モールド７１１内に記憶装置７１０を有している。記憶装置７１０として、上記実施の形態に示した記憶装置９００を用いることができる。図１８Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と接続され、電極パッド７１３は記憶装置７１０とワイヤ７１４を介して接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で接続されることで実装基板７０４が完成する。
　また、記憶装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）等の貫通電極技術、及び、Ｃｕ−Ｃｕ直接接合等の接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェイス部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶ等の貫通電極を用いる技術と比較し、接続配線等のサイズを小さくできるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシの一方又は双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、記憶装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）等に回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、又は窒化ガリウム（ＧａＮ）等が挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７３０の斜視図を図１８Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の記憶装置７１０が設けられている。
　電子部品７３０では、記憶装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＮＰＵ又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。
　パッケージ基板７３２は、例えば、セラミック基板、プラスチック基板又はガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ、及びＴＳＶ等を用いて端子ピッチの異なる複数の集積回路を接続する場合、当該端子ピッチの幅等のスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、前述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造にすることができる。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けることが好ましい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置７１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けることが好ましい。図１８Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成することも可能である。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［大型計算機］
　大型計算機５６００の斜視図を図１９Ａに示す。大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　図１９Ｂに計算機５６２０の一例の斜視図を示す。計算機５６２０は、マザーボード５６３０を有する。マザーボード５６３０には複数のスロット５６３１、及び複数の接続端子が設けられる。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図１９ＣにＰＣカード５６２１の一例を示す。ＰＣカード５６２１は、例えばＣＰＵ、ＧＰＵ、記憶装置等を備えた処理ボードである。ＰＣカード５６２１は、ボード５６２２と、ボード５６２２に実装される、接続端子５６２３、接続端子５６２４、接続端子５６２５、電子部品５６２６、電子部品５６２７、電子部品５６２８、接続端子５６２９等を有する。なお、図１９Ｃには、電子部品５６２６、電子部品５６２７、及び電子部品５６２８以外の部品を図示している。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェイスとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅ等が挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力等を行うためのインターフェイスとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力等を行うためのインターフェイスとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）等が挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）等が挙げられる。
　電子部品５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、電子部品５６２６とボード５６２２を接続することができる。
　電子部品５６２７及び電子部品５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、実装することができる。電子部品５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵ等が挙げられる。電子部品５６２７として、例えば、電子部品７３０を用いることができる。電子部品５６２８としては、例えば、記憶装置等が挙げられる。電子部品５６２８として、例えば、電子部品７００を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様に係る半導体装置は、宇宙用機器に好適である。
　本発明の一態様に係る半導体装置は、ＯＳトランジスタを含む。ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適である。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適である。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星又は宇宙探査機に設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線が挙げられる。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一つ又は複数を含む。
　図２０Ａには、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図２０Ａにおいては、宇宙空間に惑星６８０４を例示している。
　また、図２０Ａには、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）又はバッテリ制御回路を設けることが好ましい。バッテリマネジメントシステム又はバッテリ制御回路にＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線等に代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、又はソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば地上に設けられた受信機、又は他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一又は複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においてＯＳトランジスタはＳｉトランジスタよりも信頼性が高い。
　また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。又は、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機等の宇宙用機器に好適である。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンター等に適用されるストレージシステムに好適である。データセンターは、データの不変性を保障する等、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、等建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、等を図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の半導体装置は、消費電力が低いため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図２０Ｂにデータセンターに適用可能なストレージシステムを示す。図２０Ｂに示すストレージシステム６０００は、ホスト６００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ６００１ｓｂを有する。また、ストレージ６００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置６００３ｍｄを有する。ホスト６００１とストレージ６００３とは、ストレージエリアネットワーク６００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）及びストレージ制御回路６００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
　ホスト６００１は、ストレージ６００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト６００１同士は、ネットワークで互いに接続することができる。
　ストレージ６００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ６００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。
　前述のキャッシュメモリは、ストレージ制御回路６００２及びストレージ６００３内に用いられる。ホスト６００１とストレージ６００３との間でやり取りされるデータは、ストレージ制御回路６００２及びストレージ６００３内の当該キャッシュメモリに記憶されたのち、ホスト６００１又はストレージ６００３に出力される。
　前述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を低くすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンターの中から選ばれるいずれか一又は複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、又は高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　本実施の形態で例示した構成例及びそれらに対応する図面は、少なくともその一部を他の構成例又は図面と適宜組み合わせることができる。
１０：トランジスタ、３０：容量素子、５１：曲線、５２：曲線、７０：素子層、８０：素子層、１００：メモリセルアレイ、２０１：基板、２０２：絶縁層、２９０：特性、２９１：特性、２９２：特性、３７１：基板、３７３：半導体領域、３７５：絶縁層、３７６：導電層、３８２：絶縁層、３８４：絶縁層、３８５：導電層、３８６：導電層、３９０：絶縁層、３９１：絶縁層、３９２：導電層、３９３：絶縁層、３９４：絶縁層、３９５：導電層、３９６：絶縁層、３９７：導電層、４００：トランジスタ、５０５：導電層、５１４：絶縁層、５１６：絶縁層、５２０：半導体層、５２２：絶縁層、５２３：絶縁層、５２４：絶縁層、５４１：絶縁層、５４２：導電層、５４５：導電層、５５０：絶縁層、５５４：絶縁層、５６０：導電層、５７４：絶縁層、５８０：絶縁層、５８１：絶縁層、５８２：絶縁層、５８３：導電層、５８４：絶縁層、５８５：絶縁層、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１０：記憶装置、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７１５：駆動回路層、７１６：記憶層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、９００：記憶装置、９１０：駆動回路、９１１：周辺回路、９１２：コントロール回路、９１５：周辺回路、９２３：行ドライバ、９２４：列ドライバ、９２５：入力回路、９２６：出力回路、９２７：センスアンプ、９２８：電圧生成回路、９３０：層、９３１：ＰＳＷ、９３２：ＰＳＷ、９４１：行デコーダ、９４２：列デコーダ、９６０：演算装置、９８９：キャッシュインターフェイス、９９０：基板、９９１：ＡＬＵ、９９２：ＡＬＵコントローラ、９９３：インストラクションデコーダ、９９４：インタラプトコントローラ、９９５：タイミングコントローラ、９９６：レジスタ、９９７：レジスタコントローラ、９９８：バスインターフェイス、９９９：キャッシュ、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：電子部品、５６２７：電子部品、５６２８：電子部品、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６０００：ストレージシステム、６００１：ホスト、６００２：ストレージ制御回路、６００３：ストレージ、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、１０［１，１］：トランジスタ、１０［１，ｎ］：トランジスタ、１０［２，１］：トランジスタ、１０［２，２］：トランジスタ、１０［ｉ，ｊ］：トランジスタ、１０［ｍ，１］：トランジスタ、１０［ｍ，ｎ］：トランジスタ、１００［ｋ］：メモリセルアレイ、１０Ａ：トランジスタ、１０Ｂ：トランジスタ、１０Ｃ：トランジスタ、３７４ａ：低抵抗領域、３７４ｂ：低抵抗領域、５０５ａ：導電層、５０５ｂ：導電層、５２０ａ：半導体層、５２０ｂ：半導体層、５４１ａ：絶縁層、５４１ｂ：絶縁層、５４２ａ：導電層、５４２ｂ：導電層、５４５ａ：導電層、５４５ｂ：導電層、５６０ａ：導電層、５６０ｂ：導電層、６００１ｓｂ：サーバ、６００３ｍｄ：記憶装置、８０［１］：素子層、８０［２］：素子層、８０［ｋ］：素子層、９７０Ａ：半導体装置、９７０Ｂ：半導体装置、９７０Ｃ：半導体装置、ＡＤＤＲ：信号、ＢＬ：配線、ＢＬ［１］：配線、ＢＬ［ｊ］：配線、ＢＷ：信号、ＣＥ：信号、ＣＬＫ：信号、ＧＷ：信号、ＰＬ：配線、ＰＬ［１］：配線、ＰＬ［ｊ］：配線、ＲＤＡ：信号、ＳＬ：配線、ＳＬ［１］：配線、ＳＬ［２］：配線、ＳＬ［ｉ］：配線、Ｔ１１：期間、Ｔ１２：期間、Ｔ１３：期間、Ｔ１４：期間、Ｔ２３：期間、ＴｒＰ：トランジスタ、ＴｒＱ：トランジスタ、ＶＢＬ：電位、ＶＲ：電位、ＶＷ：電位、ＷＡＫＥ：信号、ＷＤＡ：信号、ＷＬ：配線、ＷＬ［１］：配線、ＷＬ［２］：配線、ＷＬ［ｉ］：配線

Claims (6)

  1. 　ｍ行ｎ列（ｍ及びｎはそれぞれが２以上の整数）のマトリクス状に配置された複数のトランジスタと、
    　ｍ本の配線ＷＬと、ｍ本の配線ＳＬと、ｎ本の配線ＢＬと、ｎ本の配線ＰＬと、を有し、
    　ｉ行ｊ列目（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）に配置されたトランジスタのゲートはｉ本目の配線ＷＬと電気的に接続され、
    　前記ｉ行ｊ列目に配置されたトランジスタのソース又はドレインの一方はｊ本目の配線ＢＬと電気的に接続され、
    　前記ｉ行ｊ列目に配置されたトランジスタのソース又はドレインの他方はｉ本目の配線ＳＬと電気的に接続され、
    　前記ｉ行ｊ列目に配置されたトランジスタのバックゲートはｊ本目の配線ＰＬと電気的に接続され、
    　前記複数のトランジスタのそれぞれは、常誘電体のゲート絶縁層と強誘電体のバックゲート絶縁層とを有する記憶装置。
  2. 　請求項１において、
    　前記複数のトランジスタのそれぞれは、チャネルが形成される半導体層にインジウム及び酸素を含む記憶装置。
  3. 　請求項１において、
    　前記ゲート絶縁層は、シリコンと、酸素と、を含み、
    　前記バックゲート絶縁層は、ハフニウム又はジルコニウムの一方又は双方と、酸素と、を含む記憶装置。
  4. 　ｍ行ｎ列（ｍ及びｎはそれぞれが２以上の整数）のマトリクス状に配置された複数のトランジスタと、
    　ｍ本の配線ＷＬと、ｍ本の配線ＳＬと、ｎ本の配線ＢＬと、ｎ本の配線ＰＬと、を有し、
    　ｉ行ｊ列目（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）に配置されたトランジスタのゲートはｉ本目の配線ＷＬと電気的に接続され、
    　前記ｉ行ｊ列目に配置されたトランジスタのソース又はドレインの一方はｊ本目の配線ＢＬと電気的に接続され、
    　前記ｉ行ｊ列目に配置されたトランジスタのソース又はドレインの他方はｉ本目の配線ＳＬと電気的に接続され、
    　前記ｉ行ｊ列目に配置されたトランジスタのバックゲートはｊ本目の配線ＰＬと電気的に接続され、
    　前記複数のトランジスタのそれぞれは、常誘電体のゲート絶縁層と強誘電体のバックゲート絶縁層とを有する記憶装置の駆動方法であって、
    　前記ｉ本目の配線ＷＬと前記ｊ本目の配線ＰＬの電位差である第１電位差を、
    　ｉ本目以外の配線ＷＬと前記ｊ本目の配線ＰＬの電位差である第２電位差より大きくして、前記ｉ行ｊ列目に配置されたトランジスタへデータを書き込む、記憶装置の駆動方法。
  5. 　請求項４において、前記第２電位差は、前記第１電位差の３０％以上７０％以下である記憶装置の駆動方法。
  6. 　前記ｉ本目の配線ＳＬに電位Ｖ０を供給し、前記ｊ本目の配線ＢＬに前記電位Ｖ０よりも高い電位である電位ＶＢＬを供給した後に、前記ｉ本目の配線ＷＬに電位ＶＲを供給し、前記ｊ本目の配線ＢＬに流れる電流値を測定して、前記ｉ行ｊ列目に配置されたトランジスタが保持しているデータを読み出す、
    　請求項４又は請求項５に記載の記憶装置の駆動方法。
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