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CN102405521A - 半导体存储单元及其制造方法 - Google Patents

半导体存储单元及其制造方法 Download PDF

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CN102405521A
CN102405521A CN2009801588253A CN200980158825A CN102405521A CN 102405521 A CN102405521 A CN 102405521A CN 2009801588253 A CN2009801588253 A CN 2009801588253A CN 200980158825 A CN200980158825 A CN 200980158825A CN 102405521 A CN102405521 A CN 102405521A
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CN
China
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film
semiconductor memory
memory cell
semiconductor
gate electrode
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CN2009801588253A
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金子幸広
加藤刚久
田中浩之
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Abstract

一种半导体存储单元(20)，其具备栅极绝缘膜由铁电体膜(4)构成的MFSFET(21)所组成的存储元件和栅极绝缘膜由顺电体膜(9)构成的MISFET(22)所组成的选择开关元件，MFSFET的第1栅电极(3)由在基板(1)上的结晶性绝缘膜(2)表面形成的结晶性导电膜(3)构成，铁电体膜(4)按照覆盖第1栅电极(3)的方式形成在结晶性绝缘膜(2)，顺电体膜(9)隔着半导体膜(5)形成在铁电体膜(4)上，MISFET(22)的第2栅电极(10)形成在顺电体膜(9)上。

Description

半导体存储单元及其制造方法
技术领域
本发明涉及栅极绝缘膜由铁电体膜构成的场效应晶体管所组成的半导体存储单元。
背景技术
采用了铁电体的非易失性存储器大致可分为以下两种：电容器型；以及由铁电体膜构成栅极绝缘膜的场效应晶体管(Field Effect Transistor：FET)型。
电容器型是与动态随机存取存储器(DRAM)类似的构造，在铁电体电容器中保持电荷，根据铁电体的极化方向，来区别数据的0、1状态。在读出数据时，由于存储的数据遭到破坏，所以需要数据的再写入动作。为此，每次读出时会使极化反转，从而导致极化反转疲劳成为问题。另外，在该构造中，由于用读出放大器来读出极化电荷，所以需要读出放大器的检测界限以上的电荷量(典型的为100fC)。关于铁电体，每单位面积的极化电荷是材料固有的，即使在将存储单元微细化的情况下，只要采用相同的材料，电极面积就需要一定的大小。因此，与工艺规则的微细化成比例地缩小电容器尺寸是困难的，不适于大容量化。
另一方面，FET型的铁电体存储器(MFSFET：Metal-Ferroelectric-Semiconductor FET)由于通过检测因铁电体膜的极化的朝向而变化的沟道的导通状态来读出数据，所以能够在不破坏的情况下读出数据。另外，能够通过FET的放大作用来增大输出电压振幅，能够实现取决于比例法则的微细化。因此，与电容器型相比，能显著地实现微细化。
然而，在将FET型的铁电体存储器矩阵配置成行列状的存储单元阵列中，2值数据向铁电体存储器的写入是通过向与选择的存储单元的字线连接的栅电极、和与源极线连接的源电极间施加电压脉冲来进行的。然而，此时，由于对选择的存储单元的字线以及源极线上连接的非访问对象的存储单元也施加电压，从而导致发生数据的误写入。为此，通常在字线与栅电极间以及/或者源极线与源电极间，例如插入由MISFET(Metal-Insulator-Semiconductor FET)构成的选择开关元件，由此来防止误写入。若采用这样的结构，则能够实现向各存储单元的随机访问(例如，参照专利文献1)。
然而，在作为存储元件的MFSFET中，若将作为选择开关元件的MISFET平面地排列配置，则需要至少将这些FET的栅电极电分离的区域，所以存在单元尺寸变大的问题。
针对这样的问题，本申请的申请人提出了一种单元尺寸小的新构造的半导体存储单元(专利文献2)。该新构造的半导体存储单元采用以下结构：隔着半导体膜，将构成作为存储元件的MFSFET的栅极绝缘膜的铁电体膜、和构成作为选择开关元件的MISFET的栅极绝缘膜的顺电体膜层叠，使该半导体膜成为MFSFET以及MISFET的共用的沟道层。通过采用这样的结构，由于能将成为存储元件的MFSFET的第1栅电极、和成为选择开关元件的MISFET的第2栅电极平面地靠近配置，所以能够缩小单元尺寸。理想的情况下，能将单元尺寸缩小到6F2(F为最小加工尺寸)。
此外，为了防止铁电体膜与半导体膜之间的反应，成为沟道层的半导体膜采用氧化物半导体的构造的MFSFET被记载于专利文献3中。
现有技术文献
专利文献
专利文献1：JP特开平5-205487号公报
专利文献2：JP特开2008-263019号公报
专利文献3：JP特开2008-166486号公报
发明内容
本申请申请人在专利文献2中公开的半导体存储单元通常是如下述那样制造的：在基板上形成了MFSFET的第1栅电极后，在基板上按照覆盖第1栅电极的方式层叠铁电体膜以及半导体膜，进一步在半导体膜上形成了源、漏电极后，形成顺电体膜。
然而，若考虑与用于驱动存储单元的外围电路(解码器、列放大器等)之间的连接，则优选在容易制作CMOS(Complementary Metal OxideSemiconductor)器件的硅基板上形成这些存储单元。另外，若能使用硅基板，则有利于成本降低。
然而，在硅基板(或者硅基板上形成的氧化硅膜)上，不容易结晶性良好地堆积作为半导体存储单元的构成要素的铁电体膜、半导体膜等的氧化物薄膜。因此，存在构成沟道层的半导体膜的迁移率降低，不容易得到开关特性好的FET元件的课题。
本发明是鉴于上述课题而做出的，其主要的目的在于提供一种开关特性优异、单元尺寸小的半导体存储单元。
用于解决课题的手段
本发明一方式中的半导体存储单元，其具备栅极绝缘膜由铁电体膜构成的第1场效应晶体管(MFSFET)所组成的存储元件和栅极绝缘膜由顺电体膜构成的第2场效应晶体管(MISFET)所组成的选择开关元件，第1场效应晶体管的第1栅电极由在基板上的结晶性绝缘膜表面形成的结晶性导电膜构成，铁电体膜按照覆盖第1栅电极的方式形成在结晶性绝缘膜上，顺电体膜隔着半导体膜形成在铁电体膜上，第2场效应晶体管的第2栅电极形成在顺电体膜上，半导体膜构成第1场效应晶体管以及第2场效应晶体管的共用的沟道层，在半导体膜上，形成第1场效应晶体管以及第2场效应晶体管共用的源电极以及漏电极。
通过采用这样的结构，在结晶性绝缘膜以及结晶性导电膜(第1栅电极)上形成的铁电体膜以及半导体膜的结晶性得到提高，由此，能得到开关特性出色、单元尺寸小的半导体存储单元。
在本发明的其他方式中，优选上述铁电体膜的表面被平坦化。另外，优选上述第1栅电极被埋设于结晶性绝缘膜中。由此，在结晶性绝缘膜以及结晶性导电膜(第1栅电极)上形成的铁电体膜成为没有阶梯差的结晶性出色的膜，所以在结晶性绝缘膜上形成的半导体膜的结晶性得到进一步提高，能得到开关特性更出色、单元尺寸更小的半导体存储单元。
发明效果
根据本发明，通过将MFSFET的铁电体膜形成在结晶性绝缘膜以及结晶性导电膜(MFSFET的栅电极)上，从而能得到结晶性出色的铁电体膜以及半导体膜，由此，能实现开关特性出色、单元尺寸小的半导体存储单元。
附图说明
图1(a)、(b)是对专利文献2中公开的半导体存储单元的结构进行说明的图，图1(a)是其剖视图，图1(b)是其等效电路图。
图2(a)～(d)是对半导体存储单元的制造方法进行说明的剖视图。
图3是对半导体存储单元中的铁电体膜以及半导体膜的结晶性进行说明的剖视图。
图4(a)、(b)是表示本发明的第1实施方式中的半导体存储单元的结构的图，图4(a)是其剖视图，图4(b)是其等效电路图。
图5(a)～(d)是表示第1实施方式中的半导体存储单元的制造方法的剖视图。
图6(a)～(c)是表示第1实施方式中的半导体存储单元的制造方法的剖视图。
图7是表示第1实施方式中的半导体存储单元的读出电流的表。
图8是表示将第1实施方式中的半导体存储单元排列成阵列状的半导体存储装置的结构的电路图。
图9是表示第1实施方式中的半导体存储单元的铁电体膜以及半导体膜的结晶性的剖视图。
图10是表示本发明的第2实施方式中的半导体存储单元的结构的剖视图。
图11(a)～(d)是表示第2实施方式中的半导体存储单元的制造方法的剖视图。
图12(a)～(c)是表示第2实施方式中的半导体存储单元的制造方法的剖视图。
图13(a)、(b)是表示本发明的第3实施方式中的半导体存储单元的结构的图，图13(a)是其剖视图，图13(b)是其等效电路图。
图14(a)～(d)是表示第3实施方式中的半导体存储单元的制造方法的剖视图。
图15是表示第3实施方式中的半导体存储单元的读出电流的表。
图16(a)、(b)是表示将第3实施方式中的半导体存储单元以串联的方式连接多个而得到的半导体存储装置中的存储器模块的结构的图，图16(a)是其电路图，图16(b)是其剖视图。
图17是表示第3实施方式中的半导体存储装置的结构的电路图。
具体实施方式
图1(a)、(b)是表示本申请的申请人在专利文献2中公开的半导体存储单元120的结构的图，(a)是其剖视图，(b)是其等效电路图。
如图1(a)所示，在基板101上，铁电体膜104与顺电体膜109隔着半导体膜105层叠地形成，在铁电体膜104侧形成MFSFET121的栅电极103，在顺电体膜109侧形成MISFET122的栅电极110。另外，半导体膜105构成MFSFET121以及MISFET122共用的沟道层，在半导体膜105上，形成MFSFET121以及MISFET122共用的源电极106、漏电极108以及中间电极107。
即，半导体存储单元120成为底栅型的MFSFET(存储元件)121和顶栅型的MISFET(选择开关元件)122被层叠起来的构造，以等效电路表示的话，如图1(b)所示，MFSFET121与MISFET122成为串联连接的结构。
数据向存储元件的写入是通过下述那样进行的：对MISFET122的栅电极110施加规定的电压，使选择开关元件为接通状态，对MFSFET121的栅电极103与漏电极108之间施加规定的电压，在铁电体膜104产生电场，由此，使铁电体膜104的极化状态变化。
写入到存储元件中的数据的读出是通过下述那样进行的：对MISFET122的栅电极110施加规定的电压，使选择开关元件为接通状态，并且对源电极106与漏电极108之间施加规定的电压，根据铁电体膜104的极化状态检测沟道层(半导体膜105)中流过的电流。
上述半导体存储单元120例如可以通过图2(a)～(d)所示的制造方法形成。
如图2(a)所示，当在硅基板101上形成了氧化硅膜(SiO2)102后，形成由铂(Pt)与钌酸锶(SRO)的层叠膜构成的栅电极103。
接下来，如图2(b)所示，在SiO2膜102上，按照覆盖栅电极103的方式，形成由钛、锆酸铅(Pb(Zr、Ti)O3，以下PZT)膜构成的铁电体膜104，进一步在其上，形成由氧化锌(ZnO)构成的半导体膜105。
接下来，如图2(c)所示，在ZnO膜105上，形成了由铂与钛(Ti)的层叠膜构成的源电极106、中间电极107以及漏电极108后，在ZnO膜105上，形成由氮化硅膜(SiNx)构成的顺电体膜109。
最后，如图2(d)所示，在SiNx膜109上，形成由金(Au)与钛的层叠膜构成的栅电极110，进一步形成与源电极106、中间电极107和漏电极108接触的电极111a～111c，完成半导体存储单元120。
然而，若对由这样的方法形成的半导体存储单元120的MISFET122的亚阈值特性进行测量，可知开关特性不太好。
因此，若试着对构成MISFET122的沟道层的半导体膜(ZnO膜)105的结晶性进行测量，如图3所示，位于栅电极103上的区域的半导体膜105a的结晶性好，但是其以外的区域的半导体膜105的结晶性差。
其原因被认为是：具有结晶性的栅电极103上形成的铁电体膜104a具有结晶性，而其以外的非晶体的SiO2膜102上形成的铁电体膜104变为非晶体(或者微结晶)。
本发明的发明者们基于这样的结论，进行了各种研究，结果注意到通过取代SiO2膜而在铁电体膜的基底形成结晶性的绝缘膜，从而能在整个铁电体膜形成结晶性好的膜，由此想到了本发明。
以下，基于附图对本发明的实施方式进行详细的说明。此外，本发明并非限定于以下的实施方式。另外，在不脱离起到本发明效果的范围的范围内，可以适当地进行变更。另外，也可以是与其他实施方式的组合。
(第1实施方式)
图4(a)是表示本发明的第1实施方式中的半导体存储单元20的结构的剖视图，图4(b)是其等效电路图。
如图4(a)、(b)所示，半导体存储单元20具备：栅极绝缘膜由铁电体膜4构成的第1场效应晶体管(MFSFET)21所组成的存储元件；和栅极绝缘膜由顺电体膜9构成的第2场效应晶体管(MISFET)22所组成的选择开关元件。另外，在基板1上形成结晶性绝缘膜2，在其表面，形成由结晶性导电膜构成的MFSFET21的第1栅电极3。铁电体膜4覆盖第1栅电极3地形成在结晶性绝缘膜2上，顺电体膜9隔着半导体膜5形成在铁电体膜4上，MISFET22的第2栅电极10形成在顺电体膜9上。在此，半导体膜5构成MFSFET21以及MISFET22的共用的沟道层，在半导体膜5上形成MFSFET21以及MISFET22共用的源电极6以及漏电极8。
即，本实施方式中的半导体存储单元20成为底栅型的MFSFET(存储元件)21和顶栅型的MISFET(选择开关元件)22被层叠起来的构造，以等效电路表示的话，成为MFSFET21与MISFET22串联连接的结构。
接下来，参照图5(a)～(d)以及图6(a)～(c)，对本实施方式中的半导体存储单元20的制造方法进行说明。
首先，如图5(a)所示，在硅基板1上，形成了厚度200nm的SiO2膜(未图示)后，形成结晶性绝缘膜2。在此，结晶性绝缘膜2例如由通过溅射法而形成的厚度50nm的钇稳定的氧化锆(Yttria Stabilized Zirconia；YSZ)构成。进而在结晶性绝缘膜2上，形成结晶性导电膜3。结晶性导电膜3例如由通过以下那样的方法形成的3层膜构成。
首先，利用溅射法形成了厚度5nm的Ti膜、厚度30nm的Pt膜后，通过脉冲激光堆积(Pulsed Laser Deposition；PLD)法，在使基板温度为700℃的状态下，形成厚度15nm的SRO膜。
接下来，如图5(b)所示，使用抗蚀掩模(未图示)，通过离子铣磨法对结晶性导电膜3进行蚀刻，形成第1栅电极3。
接下来，如图5(c)所示，在结晶性绝缘膜2上，按照覆盖第1栅电极3的方式，通过PLD法，以700℃的基板温度，堆积由厚度450nm的PZT膜构成的铁电体膜(MFSFET的栅极绝缘膜)4。用于靶标(target)的烧结体的组成是Pb∶Zr∶Ti＝1∶0.3∶0.7。由该组成形成的PZT膜4，由于作为基底的YSZ膜2以及第1栅电极(Pt膜/SRO膜)3的晶格失配少，所以能够进行外延生长。另外，YSZ膜2以及Pt膜的自取向性强，在非晶体的SiO2膜上形成的YSZ膜2以及Pt膜都被取向为(111)方向。因此，在YSZ膜2以及Pt膜之上外延生长的PZT膜4具有(111)取向，并且不仅在第1栅电极3上的区域，在整个区域都成为结晶性好的膜。即，成为基底的YSZ膜2作为用于确保铁电体膜4的结晶性的样板层发挥作用。
接下来，在通过化学机械研磨使PZT膜4的表面平滑化后，在PZT膜4上，通过PLD法，以基板温度400℃，堆积由厚度30nm的ZnO膜构成的半导体膜5。在此，由于ZnO膜5被形成在结晶性好的PZT膜上，所以与图3所示的情况不同，在这个区域成为结晶性好的膜。其后，利用抗蚀掩模(未图示)，利用稀硝酸蚀刻除去活性区域以外的ZnO膜5。
接下来，如图5(d)所示，在ZnO膜5上，通过剥离(lift off)法形成由铂与钛的层叠膜构成的源电极6、中间电极7以及漏电极8。
接下来，如图6(a)所示，在ZnO膜5上，按照覆盖源电极6中间电极7以及漏电极8的方式，通过ALD(Atomic Layer Deposition)法，形成由Al2O3膜构成的顺电体膜(MISFET的栅极绝缘膜)9。
接下来，如图6(b)所示，在Al2O3膜9上，通过剥离法形成由厚度200nm的铱(Ir)膜构成的第2栅电极10。
最后，如图6(c)所示，形成与源电极6、中间电极7以及漏电极8接触的电极11a～11c。由此，完成了MFSFET(存储元件)21和MISFET(选择开关元件)22被层叠起来的构造的半导体存储单元20。
这样，PZT膜(铁电体膜)3以及ZnO膜(半导体膜)5由于被形成在结晶性好的YSZ膜(结晶性绝缘膜)2以及第1栅电极(结晶性导电膜)上，所以在整个区域成为结晶性好的膜，由此，能提高MISFET22的开关特性。
在此，数据向存储元件21的写入是通过下述那样进行的：对MISFET22的第2栅电极10施加规定的电压，使选择开关元件22为接通状态，对MFSFET21的第1栅电极3与漏电极8之间施加规定的电压，从而在铁电体膜4产生电场，由此，使铁电体膜4的极化状态变化。即，在对第1栅电极3施加正电压的情况下，铁电体膜4中的极化轴朝上，其结果，在半导体膜5与铁电体膜4之间的界面蓄积电子，从而源、漏电极间成为低电阻状态(接通状态)。相反，在对第1栅电极3施加了负电压的情况下，铁电体膜4中的极化轴朝下，其结果，半导体膜5与铁电体膜4之间的界面的蓄电子被抵制，从而源、漏电极间成为高电阻状态(断开状态)。
被写入到存储元件21中的数据的读出是通过下述那样进行的：对MISFET22的第2栅电极10施加规定的电压，使选择开关元件为接通状态，并且对源电极6与漏电极8之间施加规定的电压，根据铁电体膜4的极化状态检测在沟道层(半导体膜5)中流过的电流。即，由于MFSFET21与MISFET22构成串联电路，所以读出的电流根据被写入到存储元件21中的数据(MFSFET21的接通/断开状态)、和选择开关元件(MISFET)22的接通/断开状态，如图7所示那样变化。即，若MFSFET21以及MISFET22双方都是接通状态，则得到大的电流值。因此，被写入到存储元件中的数据能够通过对使MISFET22为接通状态时的电流值进行测量来判断。
图8是表示将本实施方式中的半导体存储单元20排列成阵列状的半导体存储装置的结构的电路图。在图8中，表示了将半导体存储单元20A～20D排列成2行2列的例子。
如图8所示，MISFET22的第2栅电极在每行与第1字线WL1连接，MFSFET21的第1栅电极在每行与第2字线WL2连接。另外，源电极6在每列与源极线SL连接，漏电极8在每列与位线BL连接。
在此，本发明中的结晶性绝缘膜2的材料没有特别限定，除了本实施方式中例示的YSZ膜以外，例如，还可以采用氧化锰(MnOx)等。
在使用MnOx膜作为结晶性绝缘膜2的情况下，在非晶体的SiO2膜上形成的MnOx膜被形成为(001)取向。另一方面，如上所述，构成第1栅电极3的Pt膜被形成为(111)取向。在该情况下，如图9所示，Pt膜(第1栅电极)3上的区域的PZT膜4a的结晶取向效仿Pt膜3的结晶取向(111)而生长，除此以外的MnOx膜2上的区域的PZT膜4的结晶取向效仿MnOx膜的结晶取向(001)而生长。此外，在该情况下，在PZT膜4上形成的ZnO膜5不仅第1栅电极3上的区域的ZnO膜5a成为结晶性好的膜，在全部的区域都成为结晶性好的膜。
另外，本发明中的结晶性导电膜3的材料没有特别限定，除了本实施方式中例示的Pt膜以外，例如，还可以使用由铱(Ir)、铱氧化物(IrOx)、或者镧镍氧化物(LaNiOx)等构成的膜，或者使用包含这些膜的层叠膜。
另外，本发明中的铁电体膜4的材料没有特别限定，除了本实施方式中例示的PZT膜以外，例如还可以使用SrBi2Ta2O9、Bi4-xLaxTi3O12等。
另外，本发明中的半导体膜5的材料没有特别限定，除了本实施方式中例示的ZnO膜以外，例如还可以使用WO3、ITO(InO-SnO)、IGZO(InGaO3(ZnO)5)、STO、LSCO(La2-xSrxCuO4)、LCMO(La1-xCaxMnO3)、PCMO(Pr1-xCaxMnO3)等的、包括透明的物质、表现出超导的物质、表现出莫脱跃迁(Mott transition)的物质的氧化物半导体，或者氮化铟(InN)、氮化镓(GaN)等的氮化物半导体等。
此外，在使用ZnO膜作为半导体膜5的情况下，ZnO膜由于自发极化，所以在ZnO膜的极化轴垂直于膜面的情况下，由于其极化，在ZnO膜5与PZT膜4之间的界面诱发电荷。ZnO的自发极化因电场而被反转，所以诱发的电荷被保持。因此，由于不能缩小沟道电阻，所以能得到开关特性好的MISFET22。
另外，由于ZnO膜的带隙大，所以通常载流子表现出只存在电子的n型导电性。因此，在接通时诱发电子成为载流子，所以沟道层变为低电阻状态，在断开时电子被抵制后也难以诱发空穴，所以成为高电阻状态。由此，能得到接通/断开特性好的MISFET22。
(第2实施方式)
图10是表示本发明的第2实施方式中的半导体存储单元20的结构的剖视图。在本实施方式中，与第1实施方式的不同之处在于，第1栅电极3埋设于结晶性绝缘膜2。此外，在以下的说明中，关于与第1实施方式重复的部分，省略详细的说明。
如图10所示，在基板1上形成结晶性绝缘膜2，在该膜中，埋设了由结晶性导电膜构成的MFSFET21的第1栅电极3。铁电体膜4形成在结晶性绝缘膜2上，顺电体膜9隔着半导体膜5形成在铁电体膜4上。MISFET22的第2栅电极10形成在顺电体膜9上，在半导体膜5上，形成MFSFET21以及MISFET22共用的源电极6以及漏电极8。
图11(a)～(d)以及图12(a)～(c)是表示本实施方式中的半导体存储单元20的制造方法的工序剖视图。
首先，如图11(a)所示，在硅基板1上，形成了厚度200nm的SiO2膜(未图示)后，形成例如由YSZ膜构成的结晶性绝缘膜2。其后，使用抗蚀掩模(未图示)，通过离子铣磨法对结晶性绝缘膜2进行蚀刻，形成规定的开口部12。
接下来，如图11(b)所示，按照至少掩埋开口部12的方式，在结晶性绝缘膜2上，形成例如由Ti膜/Pt膜/SRO膜构成的结晶性导电膜3。
接下来，如图11(c)所示，通过化学机械研磨使结晶性导电膜3平坦化，在开口部12中埋设了结晶性导电膜3的状态下，使结晶性绝缘膜2的表面露出。由此，形成了在结晶性导电膜3中埋设的第1栅电极3。
接下来，如图11(d)所示，在埋设了第1栅电极3的结晶性绝缘膜2上，堆积了例如由PZT膜构成的铁电体膜4后，通过化学机械研磨使PZT膜4的表面平滑化。其后，在PZT膜4上，堆积例如由ZnO膜构成的半导体膜5。
接下来，如图12(a)所示，在ZnO膜5上，形成了由铂与钛的层叠膜构成的源电极6、中间电极7以及漏电极8后，形成例如由Al2O3膜构成的顺电体膜9。
接下来，如图12(b)所示，在Al2O3膜9上，形成由Ir膜构成的第2栅电极10。
最后，如图12(c)所示，形成与源电极6、中间电极7以及漏电极8接触的电极11a～11c。由此，完成了MFSFET(存储元件)21和MISFET(选择开关元件)22被层叠起来的构造的半导体存储单元20。
在本实施方式中，由于第1栅电极3被埋设于结晶性绝缘膜2中，所以能够使铁电体膜4在平坦的结晶性绝缘膜2上外延生长。由此，铁电体膜4以及半导体膜5成为结晶性更好的膜，所以能进一步提高MISFET22的开关特性。
此外，在本实施方式中如图9所示，表示了第1栅电极3贯通结晶性绝缘膜2进行埋设的离子，但并不局限于此，也可以是第1栅电极3仅埋设于结晶性绝缘膜2的表面的结构。
(第3实施方式)
图13是示意性表示本发明的第3实施方式中的半导体存储单元30的结构的图，(a)是其剖视图，(b)是其等效电路图。在本实施方式中，底栅型的MFSFET(存储元件)和顶栅型的MISFET(选择开关元件)被层叠起来，这一点与第1实施方式相同；但如图13(b)所示，若以等效电路表示的话，MFSFET与MISFET并联连接，这一点与第1实施方式不同。此外，在以下的说明中，关于与第1实施方式重复的部分，省略详细的说明。
如图13(a)所示，在基板1上形成有结晶性绝缘膜2，在其上部，铁电体膜4与顺电体膜9隔着半导体膜5层叠而形成。在铁电体膜4侧形成MFSFET21的第1栅电极3，在顺电体膜9侧形成MISFET的第2栅电极10。半导体膜5构成MFSFET21以及MISFET22共用的沟道层，在半导体膜5上形成MFSFET21以及MISFET22共用的源电极6以及漏电极8。
在此，如图13(a)所示，MFSFET21的第1栅电极3和MISFET22的第2栅电极10被配置在相互大致对置的位置。通过这样配置，如图13(b)所示，若以等效电路表示的话，MFSFET21与MISFET22成为并联连接的结构。
图14(a)～(d)是表示本实施方式中的半导体存储单元30的制造方法的工序剖视图。
首先，如图14(a)所示，在硅基板1上形成了SiO2膜(未图示)后，形成结晶性绝缘膜(例如，YSZ膜)2。其后，在结晶性绝缘膜2上，形成结晶性导电膜(例如，Ti膜/Pt膜/SRO膜)3。
接下来，如图14(b)所示，对结晶性导电膜3进行蚀刻，形成第1栅电极3。
接下来，如图14(c)所示，在结晶性绝缘膜2上，堆积铁电体膜(例如，PZT膜4)以及半导体膜(例如，ZnO膜)5。
接下来，如图14(d)所示，在半导体膜5上，形成了源电极6、漏电极8(例如，Ti膜/Pt膜的层叠膜)后，形成顺电体膜(例如，Al2O3膜)9。其后，在顺电体膜9上，在与第1栅电极3对置的位置，形成第2栅电极(例如，Ir膜)10。
在此，数据向存储元件21的写入是通过下述那样进行的：对MFSFET21的第1栅电极3与源电极6、漏电极8之间施加规定的电压，从而在铁电体膜4产生电场，由此，使铁电体膜4的极化状态变化。即，在对第1栅电极3施加了正电压的情况下，铁电体膜4中的极化轴朝上，其结果，在半导体膜5与铁电体膜4之间的界面蓄积电子，从而源、漏电极间成为低电阻状态(接通状态)。相反，在对第1栅电极3施加了负电压的情况下，铁电体膜4中的极化轴朝下，其结果，半导体膜5与铁电体膜4之间的界面的蓄电子被抵制，源、漏电极间成为高电阻状态(断开状态)。
被写入到存储元件21中的数据的读出是通过下述那样进行的：对MISFET22的第2栅电极10施加规定的电压，使选择开关元件为接通状态，并且对源电极6与漏电极8之间施加规定的电压，根据铁电体膜4的极化状态检测在沟道层(半导体膜5)中流过的电流。即，MFSFET21与MISFET22构成并联电路，所以读出的电流根据被写入到存储元件21中的数据(MFSFET21的接通/断开状态)、选择开关元件(MISFET)22的接通/断开状态，如图15所示那样变化。即，若MFSFET21以及MISFET22某一方为接通状态，则得到大的电流值。因此，被写入到存储元件的数据通过对使MISFET22为断开状态时的电流值进行测量来判断。
图16(a)是表示串联连接多个本实施方式中的半导体存储单元30，在其两端设置了选择晶体管31、32的半导体存储装置中的存储器模块41的结构的电路图，图16(b)是其剖视图。
如图16(b)所示，铁电体膜4、半导体膜5以及顺电体膜9被存储器模块41内的全部的半导体存储单元30公用。另外，源电极6、漏电极8在相邻的半导体存储单元30间公用。
图17是表示配置多个存储器模块41，在各存储器模块41的一端设置字线42，在另一端设置源极线43，设置成存储器阵列的结构的半导体存储装置的结构的图。
在本实施方式的半导体存储单元30中，半导体膜5的沟道电阻能根据铁电体膜4的极化状态(被写入到MFSFET中的数据)、和被施加到第2栅电极10电压(MISFET的接通、断开状态)而独立地进行控制。因此，在读出被写入到存储器模块41内的各半导体存储单元30中的数据的情况下，通过仅使要读出的半导体存储单元的MISFET22为断开状态(其他半导体存储单元的MISFET22为接通状态)，从而能容易地读出该半导体存储单元30写入的数据。由此，在将本实施方式中的半导体存储单元30串联连接来构成NAND型的半导体存储装置时，能以简单的控制进行数据的写入以及读出动作。
在此，在本实施方式中，在结晶性绝缘膜2上形成了第1栅电极3，但可以与第2实施方式同样地将第1栅电极埋设于结晶性绝缘膜2内来形成。
以上，通过优选的实施方式对本发明进行了说明，但这些说明并不能用来限定本发明，当然可以进行各种变更。例如，在上述实施方式中，源电极6、漏电极8配置在半导体膜5(沟道层)与顺电体膜9之间，但也可以配置在半导体膜5与铁电体膜4之间。另外，在上述实施方式中，基板1采用Si基板，但也可以使用例如由STO(SrTiO3)、蓝宝石、铝酸镧(LaAlO3)构成的基板，或形成有晶体管等的基板。
产业实用性
本发明对于具备单元尺寸小的FET型存储元件的半导体存储单元是有用的。
附图标记的说明：
1基板；
2YSZ膜(结晶性绝缘膜)；
3第1栅电极(结晶性导电膜)；
4PZT膜(铁电体膜)；
5ZnO膜(半导体膜)；
6源电极；
7中间电极；
8漏电极；
9顺电体膜；
10第2栅电极；
11a～11c电极；
12开口部；
20、30半导体存储单元；
21MFSFET(第1场效应晶体管)；
22MISFET(第2场效应晶体管)；
31、32选择晶体管；
41存储器模块；
42字线；
43源极线。

Claims (16)

1.一种半导体存储单元，其具备：栅极绝缘膜由铁电体膜构成的第1场效应晶体管所组成的存储元件；和栅极绝缘膜由顺电体膜构成的第2场效应晶体管所组成的选择开关元件，
上述第1场效应晶体管的第1栅电极由在基板上的结晶性绝缘膜表面形成的结晶性导电膜构成，
上述铁电体膜按照覆盖上述第1栅电极的方式形成在上述结晶性绝缘膜上，
上述顺电体膜隔着半导体膜形成在上述铁电体膜上，
上述第2场效应晶体管的第2栅电极形成在上述顺电体膜上，
上述半导体膜构成上述第1场效应晶体管以及上述第2场效应晶体管的共用的沟道层，
在上述半导体膜上，形成上述第1场效应晶体管以及上述第2场效应晶体管共用的源电极以及漏电极。
2.根据权利要求1所述的半导体存储单元，其中，
对上述第2栅电极施加规定的电压，使上述选择开关元件为接通状态，
对上述第1栅电极与上述漏电极之间施加规定的电压，使上述铁电体膜的极化状态变化，从而对上述存储元件进行数据的写入。
3.根据权利要求1所述的半导体存储单元，其中，
对上述第2栅电极施加规定的电压，使上述选择开关元件为接通状态，
对上述源电极与上述漏电极之间施加规定的电压，根据上述铁电体膜的极化状态检测在上述沟道层中流过的电流，从而进行被写入到上述存储元件中的数据的读取。
4.根据权利要求1所述的半导体存储单元，其中，
上述铁电体膜由对上述结晶性绝缘膜以及上述结晶性导电膜上进行外延生长而形成的膜构成。
5.根据权利要求1所述的半导体存储单元，其中，
上述铁电体膜的表面被平坦化。
6.根据权利要求1所述的半导体存储单元，其中，
上述第1栅电极被埋设于上述结晶性绝缘膜中。
7.根据权利要求1所述的半导体存储单元，其中，
上述结晶性绝缘膜由钇稳定的氧化锆(YSZ)或者氧化锰(MnOx)构成。
8.根据权利要求1所述的半导体存储单元，其中，
上述结晶性导电膜由铂(Pt)、铱(Ir)、铱氧化物(IrOx)或镧镍氧化物(LaNiOx)所构成的膜，或者包含这些膜的层叠膜构成。
9.根据权利要求1所述的半导体存储单元，其中，
上述结晶性绝缘膜上的上述铁电体膜的结晶取向效仿上述结晶性绝缘膜的结晶取向而生长，上述结晶性导电膜上的上述铁电体膜的结晶取向效仿上述结晶性导电膜的结晶取向而生长。
10.根据权利要求9所述的半导体存储单元，其中，
上述铁电体膜的结晶取向在面内全部一致为相同的方向。
11.根据权利要求1所述的半导体存储单元，其中，
上述半导体膜由具有自发极化的材料构成。
12.根据权利要求11所述的半导体存储单元，其中，
上述半导体膜的自发极化垂直于膜面。
13.根据权利要求12所述的半导体存储单元，其中，
在上述铁电体膜与上述半导体膜之间的界面、或者上述顺电体膜与上述半导体膜之间的界面，存在因上述半导体膜的自发极化而产生的电子蓄积层。
14.一种半导体存储单元的制造方法，用于制造权利要求1所述的半导体存储单元，所述制造方法包括：
在基板上形成上述结晶性绝缘膜的工序(a)；
在上述结晶性导电膜的表面形成由上述结晶性导电膜构成的上述第1栅电极的工序(b)；
按照覆盖上述第1栅电极的方式，在上述结晶性绝缘膜上形成上述铁电体膜的工序(c)；
在上述铁电体膜上形成上述半导体膜的工序(d)；
在上述半导体膜上形成上述源电极以及漏电极的工序(e)；
按照覆盖上述源电极以及漏电极的方式在上述半导体膜上形成上述顺电体膜的工序(f)；和
在上述顺电体膜上形成上述第2栅电极的工序(g)。
15.根据权利要求14所述的半导体存储单元的制造方法，其中，
在上述工序(c)之后，上述工序(d)之前，还包括对上述铁电体膜的表面进行平滑化处理的工序。
16.根据权利要求14所述的半导体存储单元的制造方法，其中，
上述工序(b)包括将由上述结晶性导电膜构成的上述第1栅电极埋设于上述结晶性导电膜中的工序。
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