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TWI792545B - 基於氧化物半導體的鐵電記憶體 - Google Patents

基於氧化物半導體的鐵電記憶體 Download PDF

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TWI792545B
TWI792545B TW110133488A TW110133488A TWI792545B TW I792545 B TWI792545 B TW I792545B TW 110133488 A TW110133488 A TW 110133488A TW 110133488 A TW110133488 A TW 110133488A TW I792545 B TWI792545 B TW I792545B
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張守仁
廖洺漢
陳旻政
吉田宏
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力晶積成電子製造股份有限公司
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Abstract

本發明提出了一種基於氧化物半導體的鐵電記憶體，其包含一基底、一寫入電極設置在該基底上、一鐵電介電層設置在該寫入電極上、一氧化物半導體層設置在該鐵電介電層上、一源極與一汲極分別設置在該氧化物半導體層上並且相隔一預定距離，其中該源極與該汲極更分別連接到一金屬板線與一位元線、一閘絕緣層設置在該源極、該汲極以及該氧化物半導體層上、以及一字元線，設置在該閘絕緣層上，其中該字元線、該氧化物半導體層、該鐵電介電層以及該寫入電極在垂直該基底的方向上彼此重疊。

Description

基於氧化物半導體的鐵電記憶體
本發明與一種鐵電記憶體有關，更具體言之，其係關於一種基於氧化物半導體的鐵電記憶體。
在現今的記憶體儲存技術中，傳統的快閃記憶體(Flash)因為其寫入次數有限，不適合頻繁的記憶體寫入應用，而靜態存取記憶體(SRAM)則因其所需的佈局面積過大，不利於提高儲存容量以及尺寸微縮化。對此，鐵電記憶體(Ferroelectric Random Access Memory,FRAM)做為一種隨機存取記憶體類型，其可兼具上述記憶體類型所具備的佈局面積小以及耐讀寫性強等優點。理論上，鐵電記憶體能將唯讀記憶體(ROM)的非易失性數據儲存特性和隨機存取記憶體(RAM)的無限次讀寫、高速讀寫以及低功耗等優勢結合在一起，有望成為下一世代新興的記憶體類型。
目前習知的鐵電記憶體設計多為FeFET與FeRAM兩種。FeFET的結構與NAND Flash相似，其將NAND Flash中的浮動閘替換成鐵電材料整合在閘極介電層中，因為本身結構也是場效電晶體，所以做成永久記憶體或電晶體都行，且由於結構與NAND Flash相似，所以也 可以做成3D結構，儲存密度可以達到很高。FeRAM類型的結構則與DRAM類似，以一個電晶體串接一個電容(1T1C架構)構成一個記憶體位元，只是將電容中的介電質改為鐵電材料。
由於上述習知的鐵電記憶體設計是分別將鐵電電容整合在閘極介電層中或是串接在電晶體的源極端，其記憶體的寫入運作是依靠汲極端的位元線或是閘極端的字元線施加遠超出供電電壓VCC的電壓來達成寫入動作，這樣的運作設計容易造成電晶體元件損傷。故此，本領域中的技術人士仍需對現有的鐵電記憶體架構進行改良，以克服上述缺點。
有鑑於上述習知技術的缺點，本發明於此提出了一種新穎的基於氧化物半導體的鐵電記憶體(FRAM)結構，其特點在於將鐵電記憶體的電容製作在氧化物半導體場效電晶體(OSFET)的通道區域正下方，如此可以降低記憶體整體所需的佈局面積。此外，電容的正下方增設了一個寫入電極來控制該鐵電記憶體的寫入運作，如此可以解決習知技術中因為只藉由位元線或字元線提供寫入電壓所導致的所需寫入電壓過大、造成電晶體元件損傷等問題。
本發明的其一面向在於提出一種基於氧化物半導體的鐵電記憶體，其包含一基底、一寫入電極設置在該基底上、一鐵電介電層設置在該寫入電極上、一氧化物半導體層設置在該鐵電介電層上、一源極與一汲極分別設置在該氧化物半導體層上並且相隔一預定距離，其中該源極與該汲極更分別連接到一金屬板線與一位元線、一閘絕緣層設置在該源極、該汲極以及該氧化物半導體層上、以及一字元線， 設置在該閘絕緣層上，其中該字元線、該氧化物半導體層、該鐵電介電層以及該寫入電極在垂直該基底的方向上彼此重疊。
本發明的另一面向在於提出一種基於氧化物半導體的鐵電記憶體，其包含一基底、一字元線設置在該基底上、一閘絕緣層設置在該字元線上、一氧化物半導體層設置在該閘絕緣層上、一源極與一汲極分別設置在該氧化物半導體層上並且相隔一預定距離，其中該源極與該汲極更分別連接到一金屬板線與一位元線、一鐵電介電層設置在該源極、該汲極以及該氧化物半導體層上、以及一寫入電極設置在該鐵電介電層上，其中該寫入電極、該鐵電介電層、該氧化物半導體層、該閘絕緣層以及該字元線在垂直該基底的方向上彼此重疊。
本發明的這類目的與其他目的在閱者讀過下文中以多種圖示與繪圖來描述的較佳實施例之細節說明後應可變得更為明瞭顯見。
10:鐵電記憶體
20:鐵電記憶體
100:基底
101:鐵電介電層
104:第一氧化物半導體層
106:第二氧化物半導體層
108:閘絕緣層
110:保護層
200:基底
201:鐵電介電層
204:第一氧化物半導體層
206:第二氧化物半導體層
208:閘絕緣層
210:保護層
C:通道
D:汲極
G:閘極
PL:金屬板線
S:源極
WE:寫入電極
WL:字元線
VCC:供電電壓
VR:讀取電壓
VB:偏壓
本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：第1圖為根據本發明實施例中一基於氧化物半導體的鐵電記憶體的電路示意圖；第2圖為根據本發明實施例中一基於氧化物半導體的鐵電記憶體在讀取與寫入運作時各節點的電壓列表；第3圖為根據本發明實施例中一基於氧化物半導體的鐵電記憶體的截面示意圖；以及 第4圖為根據本發明另一實施例中一基於氧化物半導體的鐵電記憶體的截面示意圖。
須注意本說明書中的所有圖示皆為圖例性質，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現，一般而言，圖中相同的參考符號會用來標示修改後或不同實施例中對應或類似的元件特徵。
現在下文將詳細說明本發明的示例性實施例，其會參照附圖示出所描述之特徵以便閱者理解並實現技術效果。閱者將可理解文中之描述僅透過例示之方式來進行，而非意欲要限制本案。本案的各種實施例和實施例中彼此不衝突的各種特徵可以以各種方式來加以組合或重新設置。在不脫離本發明的精神與範疇的情況下，對本案的修改、等同物或改進對於本領域技術人員來說是可以理解的，並且旨在包含在本案的範圍內。
閱者應能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含義應當以廣義的方式來解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在…之上」或「在…上方」不僅表示「在」某物「之上」或「上方」的含義，而且還可以包括其「在」某物「之上」或「上方」且其間沒有居間特徵或層(即，直接在某物上)的含義。此外，諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在附圖中示出的。
如本文中使用的，術語「基底」是指向其上增加後續材料的材料。可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括廣泛的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水準、豎直和/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成觸點、互連線和/或通孔)和一個或多個介電層。
閱者通常可以至少部分地從上下文中的用法理解術語。例如，至少部分地取決於上下文，本文所使用的術語「一或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「一」、「一個」、「該」或「所述」之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語「基於」可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確地描述的額外因素，這同樣至少部分地取決於上下文。
閱者更能了解到，當「包含」與/或「含有」等詞用於本說明書時，其明定了所陳述特徵、區域、整體、步驟、操作、要素以及/ 或部件的存在，但並不排除一或多個其他的特徵、區域、整體、步驟、操作、要素、部件以及/或其組合的存在或添加的可能性。
首先請參照第1圖，其為根據本發明實施例中一基於氧化物半導體(oxide semiconductor,OS)的鐵電記憶體(Ferroelectric Random Access.Memory,FRAM)10的電路示意圖。本發明的鐵電記憶體10結構包含了氧化物半導體場效電晶體OSFET與電容C兩個主要部位(1T1C架構)，如第1圖所示，氧化物半導體場效電晶體OSFET係由閘極G、源極S以及汲極D等部位所構成。在本發明較佳實施例中，閘極G本身即為一條字元線(word line)WL，或是可與一字元線WL相接。源極S與汲極D分別位於閘極G的兩側並分別連接到一金屬板線(plate line)PL與一位元線(bit line)BL。另一方面，一鐵電電容C設置在氧化物半導體場效電晶體OSFET的下方，電容C的一端與氧化物半導體場效電晶體OSFET的通道相接，另一端則連接到一寫入電極WE。
現在請同時參照第2圖，其為根據本發明實施例中一基於氧化物半導體的鐵電記憶體在讀取與寫入運作時各節點的電壓列表。根據前述第1圖所示的電路圖，在讀取運作時，位元線BL會施加一讀取電壓VR來經過氧化物半導體場效電晶體OSFET的通道到汲極D端，以此達成讀取電容C的儲存態之功效。此時字元線WL(即閘極G)會通入一供電電壓VCC來開啟閘極G，以讓讀取電壓VR得以通過與電容C連接的通道，而寫入電極WE也會通入供電電壓VCC，以調整通道的臨界電壓。如此，透過判讀流經通道的讀取電壓VR數值大小即可判定出電容C現有的邏輯儲存態，例如“0”或“1”。
另一方面，記憶體的寫入運作基本上會分為寫入“0”儲存態與寫入“1”儲存態兩種。在寫入“1”儲存態的運作中，位元線BL 與字元線WL皆不會通入電壓，電晶體元件會處於關閉狀態，寫入電極WE則會通入一寫入電壓來對鐵電電容C進行寫入動作。本發明的特點在於，寫入動作中可以透過金屬板線PL來分壓。舉例言之，如果記憶體元件所需的寫入電壓為10V，則在金屬板線PL的電壓為0V的情況下，寫入電極WE端必須通入10V的電壓才能達成寫入動作。考量到過大的電壓容易對元件造成損傷，可以改為分別在金屬板線PL端與寫入電極WE端施加-5V與+5V的偏壓，如此能在電容C處達到10V的壓差來達到寫入動作。本發明上述寫入電極WE與金屬板線PL的分壓設計可以將所需的寫入電壓分為+VB/2與-VB/2偏壓，從不同的節點施加，以此降低所需的偏壓大小。同樣地，在寫入“0”運作中，與寫入“1”相反，可分別在金屬板線PL端與寫入電極WE端施加+VB/2與-VB/2的偏壓來達到寫入相反儲存態的動作。
從上述的運作可以看出，本發明的元件設計使得記憶體的讀取與寫入動作會具有不同的路徑。一般的習知技術通常是採行將鐵電電容串接在電晶體的源極端或是整合在閘極介電層中之設計，這類設計雖然不用如本發明般設置額外的寫入電極，但是其必須依靠位元線或字元線施加遠超出供電電壓VCC的電壓來執行寫入動作，此舉容易造成電晶體元件損傷。本發明提出在不增加單元晶胞佈局面積將鐵電電容的兩端連接電晶體通道以及額外寫入電極的做法，可以將記憶體的讀取與寫入路徑分開，記憶體的寫入動作不會經由位元線或字元線，加上可透過寫入電極WE與金屬板線PL分壓，故不易對氧化物半導體場效電晶體OSFET造成損傷。
現在請參照第3圖，其為根據本發明實施例中一基於氧化物半導體的鐵電記憶體的截面示意圖，透過此截面圖可以了解本發明的 鐵電記憶體結構在垂直基底的方向上的結構組成。如第3圖所示，本發明的鐵電記憶體10包含一基底100，其作為整個鐵電記憶體元件的設置基礎。基底100可以是任何具有承載功能的部件，例如一半導體基底，包括含矽基板、覆矽絕緣基板(silicon on insulator,SOI)、藍寶石基板等，但並不以此為限。基底100表面包含有一絕緣層(未繪示)，該絕緣層的材質可為含氮的矽質層，如氮化矽、氮氧化矽等。一寫入電極WE形成在基底100的表面上，例如設置於上述的該絕緣層上。寫入電極WE可為一導電層，如銅(Cu)、鋁(Al)、鉬(Mo)、鉻(Cr)、鈦(Ti)、鉭(Ta)等金屬層。或者，其材料可為上述金屬元素的氮化物如氮化鈦、氮化鉬、氮化鎢等。又或者，其材料可為導電性的金屬氧化物，如氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫(In2O3-SnO2)、氧化銦-氧化鋅(In2O3-ZnO)等。在其他實施例中，寫入電極WE也可能是金屬互連結構的一部份，其整合在半導體後段製程(BEOL)中。寫入電極WE上形成有一鐵電介電層101，其覆蓋寫入電極WE的表面並與之直接接觸。在本發明實施例中，鐵電介電層101是鐵電記憶體10的儲存部位，其可透過施加電壓來改變其中的儲存態，如“0”或“1”，來達到儲存功效。鐵電介電層101的材料可為鐵電材料，諸如鋯鈦酸鉛(lead zirconate titanate,PZT)、氧化鉿鋯(hafnium zirconium oxide,HZO)、鈦酸鋇(barium titanate,BaTiO3)、鈦酸鉛(lead titanate,PbTiO3)、以及摻雜氮、矽、鋁、釔、鍶等元素的二氧化鉿(HfO2)等。
復參照第3圖，鐵電介電層101的表面依序形成有一第一氧化物半導體層104以及一第二氧化物半導體層106。在本發明實施例中，第一氧化物半導體層104與第二氧化物半導體層106係作為氧化物半導體場效電晶體OSFET的通道，其由氧化物半導體材料所構成，如氧化 鎵(GaOX)、氧化鎵鋅(Ga2ZnxOy)或是氧化銦鎵鋅(indium gallium zinc oxide,IGZO)等，特別是具有高載子遷移率與低滲漏電流的C軸取向結晶氧化銦鎵鋅(CAAC-IGZO)。第一氧化物半導體層104以及第二氧化物半導體層106可具有相同或相似的元素，但具有不同的成分組成。例如，第一氧化物半導體層104以及第二氧化物半導體層106都可由氧化銦鎵鋅所構成，但是第二氧化物半導體層106的銦/鎵/鋅的原子組成比例可能為1：1：1或3：1：2，而第一氧化物半導體層104的銦/鎵/鋅的原子組成比例為1：3：1，也就是第一氧化物半導體層104會具有較高的鎵含量以及較低的銦含量。由於氧化物半導體層的能隙可藉由調配銦與鎵之間的比例來控制，故具有相同元素但不同比例組成的第一氧化物半導體層104以及第二氧化物半導體層106可以穩定介面並降低電荷在介面處被捕陷，進而避免電晶體的劣化並增加可靠度。在一些實施例中，第一氧化物半導體層104的結晶度會低於第二氧化物半導體層106。在一些實施例中，第一氧化物半導體層104與第二氧化物半導體層106可以看成是同一氧化物半導體層，具有相同的元素組成、比例組成以及結晶度。
在本發明較佳實施例中，前述的寫入電極WE、鐵電介電層101、第一氧化物半導體層104以及第二氧化物半導體層106係依序彼此對齊、層疊並直接接觸，且可透過蝕刻製程圖案化成島狀。其中，第一與第二氧化物半導體層104,106、鐵電介電層101以及寫入電極WE係構成了類似金屬-絕緣體-金屬(MIM)電容結構的一鐵電電容。該鐵電電容做為鐵電記憶體10的儲存部位，並透過其正上方的氧化物半導體場效電晶體來達成讀取功能，以及利用其上電極(即第一與第二氧化物半導體層104,106)與下電極(即寫入電極WE)之間的電壓差來達成寫入功 能。在其他實施例中，鐵電介電層101的兩面也可以再額外形成電極板來分別與寫入電極WE以及第一與第二氧化物半導體層104,106相接，不以此為限。在本發明中，由於該鐵電電容是設計成直接設置在氧化物半導體場效電晶體的正下方，相較於習知技術而言，本發明之結構設計可以降低記憶體整體所需的佈局面積，並可適用於三維單晶整合(M3D)技術中。
復參照第3圖，在鐵電記憶體10中，第二氧化物半導體層106上分別形成有一源極S與一汲極D且彼此相隔一預定距離，其與第一與第二氧化物半導體層104,106直接接觸並延伸到兩側的基底100上。在實施例中，源極S與汲極D係與部分的第一氧化物半導體層104、第二氧化物半導體層106以及鐵電介電層101等部位重疊，但是不與寫入電極WE重疊，並以寫入電極WE為中心對稱，部分的第二氧化物半導體層106會從源極S與汲極D之間的溝槽裸露出來。源極S與汲極D的材料可與寫入電極WE相同，如銅(Cu)、鋁(Al)、鉬(Mo)、鉻(Cr)、鈦(Ti)、鉭(Ta)等金屬。或者，其材料可為上述金屬元素的氮化物，如氮化鈦、氮化鉬、氮化鎢等。又或者，其材料可為導電性的金屬氧化物，如氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫(In2O3-SnO2)、氧化銦-氧化鋅等。在實施例中，源極S與汲極D可透過接觸件(未圖示)向上分別連接至一金屬板線PL與一位元線BL(未圖示)，以接收/傳送來自該些部件的訊號或電壓來達成記憶體的讀取或寫入運作。
復參照第3圖，源極S與汲極D上形成有一閘絕緣層108，其共形地覆蓋在源極S、汲極D以及裸露出的第二氧化物半導體層106上。閘絕緣層108的材質可為氧化矽、氮化矽、氮氧化矽等，或是高k材料如氧化鉿。在一些實施例中，閘絕緣層108較佳含有部分第二氧化物半導 體層106中所含的金屬元素，如鋁、鎵、鋅等，以降低介面處的電荷捕陷以及寄生通道的產生。此外，在實施例中，閘絕緣層108的上方還可形成有一較厚的保護層110，其材料可與閘絕緣層108相同，包含氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鎵、氧化鎵鋅等。一閘極G形成在保護層110上相對於下方寫入電極WE的位置處。閘極G、保護層110、閘絕緣層108、源極S與汲極D、以及第一與第二氧化物半導體層104,106係構成了一氧化物半導體場效電晶體。在本發明較佳實施例中，閘極G即為鐵電記憶體10的字元線WL，其可接收供電電壓來控制該氧化物半導體場效電晶體的開關。閘極G的材料可與寫入電極WE相同，如銅(Cu)、鋁(Al)、鉬(Mo)、鉻(Cr)、鈦(Ti)、鉭(Ta)等金屬。或者，其材料可為上述金屬元素的氮化物，如氮化鈦、氮化鉬、氮化鎢等。又或者，其材料可為導電性的金屬氧化物，如氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫(In2O3-SnO2)、氧化銦-氧化鋅等。在其他實施例中，閘極G也可能是向上連接到一條字元線。
現在請參照第4圖，其為根據本發明另一實施例中一基於氧化物半導體的鐵電記憶體20的截面示意圖。此實施例與前述第3圖實施例中的組成結構大致相同，差別在於其設置方式不同。在此實施例中，寫入電極WE係設計成設置在氧化物半導體場效電晶體的上方，閘極G則設置在氧化物半導體場效電晶體的下方。
如第4圖所示，本發明的鐵電記憶體20包含一基底200，其作為整個鐵電記憶體元件的設置基礎。一閘極G形成在基底200上。在此實施例中，閘極G即為鐵電記憶體20的字元線WL，其可接收供電電壓來控制氧化物半導體場效電晶體的開關。一閘絕緣層208共形地覆蓋在閘極G上。閘絕緣層208的表面依序形成有一第一氧化物半導體層204 以及一第二氧化物半導體層206。在此實施例中，第一氧化物半導體層204與第二氧化物半導體層206係作為氧化物半導體場效電晶體的通道。前述的閘極G、閘絕緣層208、第一氧化物半導體層204以及第二氧化物半導體層206係依序彼此對齊、層疊並直接接觸，且可透過蝕刻製程圖案化成島狀。在鐵電記憶體20中，第二氧化物半導體層106上分別形成有一源極S與一汲極D且彼此相隔一預定距離，其與第一與第二氧化物半導體層204,206直接接觸並延伸到兩側的基底200上。在實施例中，源極S與汲極D係與部分的第一氧化物半導體層204、第二氧化物半導體層206以及閘絕緣層208等部位重疊，但是不與閘極G重疊，並以閘極G為中心對稱，部分的第二氧化物半導體層206會從源極S與汲極D之間的溝槽裸露出來。閘極G、閘絕緣層208、源極S與汲極D、以及第一與第二氧化物半導體層204,206係構成了一氧化物半導體場效電晶體。
復參照第4圖，源極S與汲極D上依序形成有一鐵電介電層201以及一保護層210，其共形地覆蓋在源極S、汲極D以及裸露出的第二氧化物半導體層206上。鐵電介電層201是鐵電記憶體20的儲存部位，其可透過施加電壓來改變其中的儲存態，如“0”或“1”，來達到儲存功效。一寫入電極WE形成在保護層210上相對於下方閘極G的位置處，保護層210介於鐵電介電層201與寫入電極WE之間。在此實施例中，部分的寫入電極WE會穿過保護層210而與下方的鐵電介電層201接觸。其中，第一與第二氧化物半導體層204,206、鐵電介電層201以及寫入電極WE係構成了類似金屬-絕緣體-金屬(MIM)電容結構的一鐵電電容。該鐵電電容做為鐵電記憶體20的儲存部位，並透過其正下方的氧化物半導體場效電晶體來達成讀取功能，以及利用其上電極(即寫入電極WE)與下電極(即第一與第二氧化物半導體層204,206)之間的電壓差來 達成寫入功能。上述實施例的各部件的材料與運作原理與第3圖實施例相同，於此不多加贅述。
綜合上述之實施例說明，可以了解到本發明之鐵電記憶體包含一氧化物半導體場效電晶體以及設置在該氧化物半導體場效電晶體下方或者上方的一鐵電電容，其特點在於透過該氧化物半導體場效電晶體讀取儲存於該鐵電電容的資料，且透過該鐵電電容的寫入電極來進行鐵電記憶體的寫入動作。相較於習知技術，其優點在於可以大幅地減少元件的佈局面積，適用於三維單晶整合技術。此外，寫入電極可以減少電晶體元件的電壓負荷，降低元件劣化或損壞的風險。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:鐵電記憶體
100:基底
101:鐵電介電層
104:第一氧化物半導體層
106:第二氧化物半導體層
108:閘絕緣層
110:保護層
D:汲極
G:閘極
PL:金屬板線
S:源極
WE:寫入電極
WL:字元線

Claims (12)

  1. 一種基於氧化物半導體的鐵電記憶體，包含：一基底；一寫入電極，設置在該基底上；一鐵電介電層，設置在該寫入電極上；一氧化物半導體層，設置在該鐵電介電層上，其中該寫入電極、該鐵電介電層、以及該氧化物半導體層共同構成一鐵電電容；一源極與一汲極，分別設置在該氧化物半導體層上並且相隔一預定距離，其中該源極與該汲極更分別連接到一金屬板線與一位元線，且該寫入電極與該金屬板線分別施加一偏壓與一反向偏壓以將資料寫入該鐵電電容；一閘絕緣層，設置在該源極、該汲極以及該氧化物半導體層上；以及一字元線，設置在該閘絕緣層上，其中該字元線、該氧化物半導體層、該鐵電介電層以及該寫入電極在垂直該基底的方向上彼此重疊。
  2. 如申請專利範圍第1項所述之基於氧化物半導體的鐵電記憶體，更包含一保護層設置在該閘絕緣層上並介於該字元線與該閘絕緣層之間。
  3. 如申請專利範圍第1項所述之基於氧化物半導體的鐵電記憶體，其中該源極以及該汲極與該寫入電極在垂直該基底的方向上沒有彼此重疊。
  4. 如申請專利範圍第1項所述之基於氧化物半導體的鐵電記憶體，其中該基底表面包含一絕緣層，並且該寫入電極係設置於該絕緣層上。
  5. 如申請專利範圍第1項所述之基於氧化物半導體的鐵電記憶體，其中在讀取運作時，該位元線施加一讀取電壓來讀取儲存於該鐵電介電層的資料。
  6. 如申請專利範圍第1項所述之基於氧化物半導體的鐵電記憶體，其中在讀取運作時，該字元線施加一供電電壓來開啟該氧化物半導體層中的通道，該寫入電極施加該供電電壓來調整該通道的臨界電壓。
  7. 一種基於氧化物半導體的鐵電記憶體，包含：一基底；一字元線，設置在該基底上；一閘絕緣層，設置在該字元線上；一氧化物半導體層，設置在該閘絕緣層上；一源極與一汲極，分別設置在該氧化物半導體層上並且相隔一預定距離，其中該源極與該汲極更分別連接到一金屬板線與一位元線；一鐵電介電層，設置在該源極、該汲極以及該氧化物半導體層上；以及一寫入電極，設置在該鐵電介電層上，其中該寫入電極、該鐵電 介電層、該氧化物半導體層、該閘絕緣層以及該字元線在垂直該基底的方向上彼此重疊，其中該寫入電極、該鐵電介電層、以及該氧化物半導體層共同構成一鐵電電容，且該寫入電極與該金屬板線分別施加一偏壓與一反向偏壓以將資料寫入該鐵電電容。
  8. 如申請專利範圍第7項所述之基於氧化物半導體的鐵電記憶體，更包含一保護層介於該鐵電介電層與該寫入電極之間，部分的該寫入電極穿過該保護層而與該鐵電介電層接觸。
  9. 如申請專利範圍第7項所述之基於氧化物半導體的鐵電記憶體，其中該源極以及該汲極與該字元線在垂直該基底的方向上沒有彼此重疊。
  10. 如申請專利範圍第7項所述之基於氧化物半導體的鐵電記憶體，其中該基底表面包含一絕緣層，並且該字元線係設置於該絕緣層上。
  11. 如申請專利範圍第7項所述之基於氧化物半導體的鐵電記憶體，其中在讀取運作時，該位元線施加一讀取電壓來讀取儲存於該鐵電介電層的資料。
  12. 如申請專利範圍第11項所述之基於氧化物半導體的鐵電記憶體，其中在讀取運作時，該字元線施加一供電電壓來開啟該氧化物半導體層中的通道，該寫入電極施加該供電電壓來調整該通道的臨 界電壓。
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