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WO2008059001A2 - Schaltungsanordnung, umfassend ein speicherzellenfeld, und verfahren zu deren betrieb - Google Patents

Schaltungsanordnung, umfassend ein speicherzellenfeld, und verfahren zu deren betrieb Download PDF

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Publication number
WO2008059001A2
WO2008059001A2 PCT/EP2007/062348 EP2007062348W WO2008059001A2 WO 2008059001 A2 WO2008059001 A2 WO 2008059001A2 EP 2007062348 W EP2007062348 W EP 2007062348W WO 2008059001 A2 WO2008059001 A2 WO 2008059001A2
Authority
WO
WIPO (PCT)
Prior art keywords
memory cell
volatile memory
signal
comparator
circuit arrangement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2007/062348
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English (en)
French (fr)
Other versions
WO2008059001A3 (de
Inventor
Peter Bösmüller
Johannes Fellner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram AG
Original Assignee
Austriamicrosystems AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Austriamicrosystems AG filed Critical Austriamicrosystems AG
Priority to US12/515,196 priority Critical patent/US8270192B2/en
Priority to DE112007002700.2T priority patent/DE112007002700B4/de
Publication of WO2008059001A2 publication Critical patent/WO2008059001A2/de
Publication of WO2008059001A3 publication Critical patent/WO2008059001A3/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links

Definitions

  • Circuit arrangement comprising a memory cell array, and method for its operation
  • the present invention relates to a circuit arrangement comprising a memory cell array, and a method of operating a circuit arrangement comprising a memory cell array.
  • a memory may include a memory cell array having nonvolatile memory cells for storing information such as serial numbers or trim settings of analog circuits in a semiconductor body.
  • Document US 5,384,746 deals with a circuit for storing and retrieving information.
  • a cell includes a fuse and a test fuse.
  • the object of the present invention is to provide a circuit arrangement comprising a memory cell array, and a method for operating a circuit arrangement comprising a memory cell array, which enable a fast readout of an information stored in the memory cell array.
  • a circuit arrangement comprises a memory cell array.
  • the memory cell array has at least one memory circuit.
  • the memory circuit comprises a non-volatile memory cell and a volatile memory cell.
  • the non-volatile memory cell and the volatile memory cell are coupled together.
  • the nonvolatile memory cell is connected in a first current path between a supply voltage connection and a reference potential connection.
  • the volatile memory cell is connected in a second current path between the supply voltage connection and the reference potential connection.
  • the non-volatile memory cell has a non-volatile memory element.
  • the coupling of the volatile memory cell with the non-volatile memory cell is provided for reading out and programming the non-volatile memory element.
  • Information may be stored in the non-volatile memory cell by means of the non-volatile memory element. The information stored in the non-volatile memory cell can be read out and stored in the volatile memory cell.
  • the information can advantageously be provided by the circuit arrangement using the volatile memory cell, which is faster readable compared to the non-volatile memory cell.
  • the volatile memory cell includes first and second inverters that are fed back together and an address transistor connected between an input of the first inverter and a bit line.
  • the volatile memory cell comprises the first and second inverters, the address transistor and a further address transistor, which is connected between an output of the first inverter and an inverted bit line. According to the preferred embodiment, the volatile memory cell is thus realized as a six-transistor memory cell.
  • the circuitry has a direct output coupled to an output of the first inverter of the volatile memory cell.
  • a direct output signal is continuously provided at the direct output of the circuit arrangement, which output signal can be tapped off at the output of the first inverter.
  • the direct output signal can be provided independently of the clock become.
  • the direct output signal corresponds to the information stored in the non-volatile memory cell.
  • a signal inverted to a signal at the output of the first inverter may be continuously provided as the direct output signal at the direct output of the circuitry.
  • the output of the first inverter may be connected to the direct output via a buffer.
  • the buffer may have at least one inverter.
  • the direct output of the circuitry may include multiple parallel lines.
  • information can be provided constantly and independently of an address decoding.
  • the direct output signal can be permanently used, for example, for trim adjustment.
  • the circuit arrangement comprises an address input and a data output, at which information is provided which can be read from the memory cell array in accordance with the addresses present at the address input.
  • the address input may include multiple lines.
  • the data output may include multiple lines.
  • Information can also be referred to as data.
  • a comparator is coupled between the non-volatile memory cell and the volatile memory cell.
  • the memory circuit may include a read transistor coupling the non-volatile memory cell to a sense line.
  • a comparator input of the comparator is preferably connected to the measuring line of a memory circuit.
  • a comparator output of the comparator is preferably connected to the bit line.
  • the comparator is implemented to compare a measurement signal of the measurement line with a threshold value.
  • the comparator has a plurality of threshold values and is designed to selectively compare the measurement signal of the measurement line with a plurality of threshold values.
  • the comparator is realized for selectively comparing the measurement signal of the measurement line with one of a plurality of threshold values.
  • the threshold values can be predefinable.
  • a value of the non-volatile memory cell in particular a value of the non-volatile
  • the non-volatile memory cell can be tested in a way that, despite a possible long-term drift of its resistance value, it has the same logic state over its entire service life.
  • the nonvolatile memory cell may comprise a reversibly programmable memory element.
  • the non-volatile memory cell may comprise an irreversibly programmable memory element.
  • the non-volatile memory element can be realized as a resistor, wherein a programming current irreversibly increases the resistance value of the non-volatile memory element.
  • the non-volatile memory element may be a fuse which is programmed by means of a laser beam.
  • the non-volatile memory element is realized as a fuse comprising a resistor which can be fused by means of a programming current.
  • the non-volatile memory element can be realized as an antifuse element, the resistance value being irreversibly changed by means of a programming device. Current is reducible.
  • the antifuse element can be realized as a diode, in particular as a Zener diode.
  • the non-volatile memory element can be referred to in English as a one-time programmable element, abbreviated OTP element.
  • the circuit arrangement can be formed on a semiconductor body. It can be implemented in a bipolar integration technique. It may preferably be produced by means of a complementary metal-oxide-semiconductor integration technology, abbreviated to CMOS integration technology, and may have metal-oxide-semiconductor field effect transistors, abbreviated MOSFETs, realized switches and transistors.
  • CMOS integration technology complementary metal-oxide-semiconductor integration technology
  • MOSFETs metal-oxide-semiconductor field effect transistors
  • the circuitry may be used for persistent storage of information.
  • the information may include a serial number or an identification number for the semiconductor body.
  • the circuit arrangement may be provided for storing a trim setting of an analog circuit, in particular an analog / digital converter or a digital / analog converter. It can be used to repair a Random Access Memory, abbreviated RAM, by accessing redundant cells or columns instead of deficient rows or columns.
  • a method for operating a circuit arrangement comprising a memory cell array comprises the following steps: Information of a non-volatile memory cell is copied into a volatile memory cell in a read-out step.
  • the non-volatile memory cell and the volatile memory cell are of a Memory circuit comprises.
  • the memory cell array comprises at least one such memory circuit.
  • the read-out step comprises generating a measurement signal as a function of a parameter of the nonvolatile memory cell.
  • a bit signal is generated by a comparator in response to an optional comparison of the measurement signal with one of several threshold values of the comparator. The bit signal is supplied to the volatile memory cell.
  • the nonvolatile memory cell comprises a nonvolatile memory element.
  • the parameter of the nonvolatile memory cell on which the measurement signal depends may be a resistance value of the nonvolatile memory element.
  • the measuring signal is applied to the measuring line.
  • the measuring signal is fed to the comparator.
  • the comparator generates a comparator output corresponding to the bit signal.
  • the bit signal is fed to an input of a first inverter of the volatile memory cell.
  • the information stored in the volatile memory cell is provided directly to a direct output of the circuitry. Provision is made without selection by means of an address.
  • That information is provided at a data output of the circuit arrangement, which is read from the memory cell array according to an address signal.
  • FIG. 1 shows an exemplary embodiment of a memory circuit of a memory cell array of the circuit arrangement according to the proposed principle
  • Figure 2 shows an exemplary embodiment of a
  • FIG. 3 shows an exemplary embodiment of a comparator of the circuit arrangement according to the proposed principle.
  • Figure 1 shows an exemplary embodiment of a memory circuit 99 of a memory cell array 2, which is shown in Figure 2, according to the proposed principle.
  • Memory circuit 99 includes a nonvolatile memory cell 98 and a volatile memory cell 97.
  • the nonvolatile memory cell 98 includes a nonvolatile memory device 100 and a programming transistor 110 and a sense transistor 120.
  • the nonvolatile memory device 100 is connected to the supply voltage - 9 and connected at a further connection via the programming transistor 110 to a reference potential terminal 8.
  • a first current path 106 includes the non-volatile memory element 100 and the programming transistor 110.
  • a node 102 between the nonvolatile memory element 100 and the programming transistor 110 is coupled to a sense line 122 via the read transistor 120.
  • a tax Termination 114 of the programming transistor 110 is connected to an output of a first logic gate 140.
  • An output of a second logic gate 130 is connected to a control terminal 115 of the read transistor 120.
  • a first input of the second logic gate 130 is connected to a charge line 113 and a second input of the second logic gate 130 is connected to a column line 121.
  • a first input of the first logic gate 140 is connected to a programming line 111, a second input of the first logical gate 140 is connected to the column line 121, and a third input of the first logic gate 140 is connected to the volatile memory cell 97 via a coupling line 103.
  • the first and second logic gates 130, 140 are each realized as AND gates.
  • the volatile memory cell 97 has a first and a second inverter 170, 180, which are respectively connected between the supply voltage connection 9 and the reference potential connection 8. The volatile memory cell 97 is thus connected in a second current path 107.
  • a bit line
  • a node 104 between the output of the first inverter 170 and the input of the second inverter 180 is coupled via a third inverter 190 to a direct output 131 of the circuit arrangement 1.
  • a control input of the address transistor 150 and a control input of the further address transistor 160 are connected to a Read / write line 112 connected.
  • a circuit arrangement 1 comprises the memory circuit 99 and a comparator 420.
  • the measuring line 122 is coupled to a comparator input 69 of the comparator 420.
  • a comparator output 67 of the comparator 420 is coupled to the bit line 123.
  • the circuit arrangement 1 has a further inverter 70, which is connected between the comparator output 67 and the inverted bit line 124.
  • Storing information in the volatile memory cell 97 in the present embodiment comprises, for example, the following steps: A bit signal S1, which is applied to the bit line 123, is fed to the input of the first inverter 170, provided that the address transistor 150, depending on the read / Write signal S2, which is at the read /
  • Write line 112 is applied, is turned on.
  • a further bit signal SNl which is inverted to the bit signal Sl and provided on the inverted bit line 124, is supplied via the further address transistor 160 to the input of the second inverter 180, provided that the further address transistor 160 in response to the read / write signal S2 is turned on.
  • a data signal S3 which is fed to the direct output 131 via the third inverter 190.
  • a direct output signal DDOUT present at the direct output 131 is thus a signal which is inverted to the data signal S3. If the two address transistors 150, 160 are again blocked, the information in the volatile memory cell 97 remains latched due to the feedback of the two inverters 170, 180.
  • Programming the nonvolatile memory element 100 includes, for example, the following steps: a transfer signal S4 is provided on the output side by the second inverter 180 and supplied to the third input of the first logic gate 140.
  • a column signal S5 is applied to the column line 121 and a programming signal S6 to the programming line 111.
  • the transfer signal S4, the column signal S5 and the programming signal S6 are supplied to the three inputs of the first logic gate 140. If the three signals S4, S5, S6 have the logical value one, then the programming transistor 110 is switched to conducting.
  • the charging signal S7 has the logical value 0, so that the read transistor
  • the nonvolatile memory element 100 is realized as a programmable resistor. The current flowing through the nonvolatile memory element 100 irreversibly changes its resistance, so that the nonvolatile memory element 100 has a high resistance value in the case of programming.
  • Reading out the non-volatile memory cell 98 includes, for example, the following steps:
  • the column logic signal S5 and the load signal S7 are supplied to the second logic gate 130. If the column signal S5 and the charging signal S7 are at a logical value one, the output of the second logic gate 130 is likewise at a logic level one, so that the read transistor 120 is switched to conducting.
  • the node 102 between the non-volatile memory element 100 and the programming transistor 110 is connected to the sense line 122. This in turn causes a measurement signal S8 to be applied to the measurement line 122.
  • the measuring signal S8 is fed to a comparator input 69 of the comparator 420, which compares the measurement signal S8 with a threshold value.
  • the nonvolatile memory element 100 is compared with a reference resistance value that can be set in the comparator 420.
  • the comparator 420 provides at the comparator output 67 a comparator output signal VOUT which corresponds to the bit signal Sl.
  • the further inverter 70 generates the further bit signal SN1 from the comparator output signal VOUT.
  • the non-volatile memory element 100 Prior to the programming operation, the non-volatile memory element 100 has a low resistance, which is smaller than the reference resistance value. A programmed memory element 100 has a higher resistance than the reference resistance value. Due to these resistance differences, the comparator 420 can judge the programming state of the non-volatile memory element 100 and thus of the non-volatile memory cell 98.
  • control inputs of the address transistors 150, 160 are connected directly to the read / write line 112.
  • the address transistors 150, 160 can thus be switched simultaneously conducting in one operating state and simultaneously blocking in a further operating state.
  • FIG. 2 shows an exemplary embodiment of a circuit arrangement 1 which comprises a memory cell array 2, a logic circuit 200, a first peripheral circuit 300 and a second peripheral circuit 400.
  • the memory cell array 2 comprises a two-dimensional matrix having a first number M + 1 of lines, which corresponds to the same number M + 1 of words. One word corresponds to one row of the memory cell array 2. As a word, those memory Designated circuits that are read together with an address.
  • the memory cell array 2 has the first number M + 1 rows and a second number N + 1 columns. In FIG. 2, the first number is 5 and the second number is also 5, so that the memory cell array comprises 25 memory circuits.
  • One of the 25 memory circuits of the memory cell array 2 comprises the memory circuit 99 shown in FIG.
  • the circuit arrangement 1 comprises an address input 201 and a control input 202, which are connected to two inputs of the logic circuit 200, and a data input 132, which is connected to the first peripheral circuit 300.
  • the logic circuit 200 comprises a finite state machine 210, an interface controller 220 and an address line decoder 230, which comprises line drivers.
  • the logic circuit 200 is connected to the first number M + 1 of rows of the memory cell array 2 via M + 1 row lines 231 to 235.
  • the logic circuit 200 is connected to the memory cell array 2 via the column line 121.
  • the logic circuit 200 is coupled to the first programming circuit 300 by means of a write line 302 and a read line 303.
  • the logic circuit 200 is also connected via a programming line 211 and a charging line 213 to the second peripheral circuit 400.
  • the first peripheral circuit 300 comprises a write amplifier 310 and a sense amplifier 320.
  • the first peripheral circuit 300 is connected to the data input 132 and to a data output 133 of the circuit arrangement 1.
  • the second number N + 1 of bit lines 123 connect the second number N + 1 of columns of the memory cell array 2 to the first peripheral unit 300.
  • the first peripheral circuit 300 is connected via a read / write line 212 to the memory cell array 2.
  • a memory cell 99 of the memory cell array 2 is connected to the direct output 131 of the circuit arrangement 1. At least one further memory cell 99 of the memory cell array 2 is connected to at least one further direct output 131 'of the circuit arrangement 1.
  • a direct output bus 134 includes the direct output 131 and the at least one further direct output 131 '.
  • the direct output bus 134 includes a number L lines.
  • the second peripheral circuit 400 comprises a controller 410 and the comparator 420.
  • the second peripheral circuit 400 is connected to the memory cell array 2 via the programming line 111, the charging line 113 and the measuring line 122.
  • the inverted bit line 124 has a signal that is complementary to the signal of the bit line 123.
  • the address input 201 is supplied with an address signal AD.
  • the control input 202 is supplied with a control signal CTRL, which comprises a number of clock signals and logic signals necessary for the control of the circuit arrangement 1.
  • the circuit arrangement 1 is supplied with a data input signal DIN with the information to be stored.
  • a data output signal DOUT is provided.
  • the direct output bus 134 thus provides the number L of direct output signals DDOUT, DDOUT '.
  • addresses in the address line decoder 230 are decoded in order to be able to write or read the information into one of the M + 1 lines of the memory cell array 2.
  • a line signal RS is applied to one of the M + 1 lines 231 to 235 by the logic circuit 200.
  • the sense amplifier 320 is used to convert the information stored in the volatile memory cells 97 into the data output signal DOUT.
  • the write amplifier 310 serves to store the information contained in the data input signal DIN into the volatile memory cells 97. All bits of a word are read or written simultaneously. The number of write amplifiers 310 and sense amplifiers 320 therefore corresponds to the number N + 1, which is the number of bits per word.
  • the information stored in the volatile memory cells 97 is permanently and directly provided via the direct output 131 and the further direct output 131 'in the form of the direct output signal DDOUT and the further direct output signal DDOUT'.
  • the information is transferred to the direct output 131 and the further direct output 131 'in the form of the direct output signal DDOUT or of the further direct output signal DDOUT' according to a charging signal S7 in which the information is transferred from the non-volatile memory cells 98 to the volatile memory cells 97. issued. It can Information of the defined number L of volatile memory cells 97 are provided.
  • instructions are provided by the scheduler 210 on the programming line 211, the charging line 213 and the column line 121, which are generated in response to a clock signal.
  • the instructions for loading and programming are processed serially without the use of the address line decoder 230.
  • a programming instruction provided on the charging line 213 by the logic circuit 200 of the second peripheral circuit 400, the information stored in the volatile memory cells 97 are stored in the respective nonvolatile memory cell 98.
  • the connecting line 103 is connected between the volatile memory cell 97 and the non-volatile memory cell 98.
  • the logical state of the non-volatile memory cell 98 is assessed: this can be unprogrammed or programmed.
  • the comparator 420 is used with several switchable thresholds. A single non-volatile memory element 100 is connected to the comparator input 69 of the comparator 420 via the measuring signal S8. The comparison result of the comparator 420 is provided at the comparator output 67 and stored in the volatile memory cell 97 of the corresponding memory circuit 99. The comparator 420 compares the resistance of the non-volatile memory element 100 with different reference resistors. A resistance value A is defined in which the non-volatile memory element 100 is recognized as programmed in the application.
  • the nonvolatile memory element 100 is used with this resistance value A and compared to a higher resistance value B. If the resistance value of the programmed nonvolatile memory element 100 is greater than the resistance value B, it can be assumed that the resistance of the nonvolatile memory element 100 will be greater than the resistance value A despite possible resistance fluctuations over the lifetime of the circuit arrangement 1. The non-volatile memory element 100 will be safely recognized as programmed over the specified lifetime.
  • the comparator 420 it is also possible to measure the resistance value of the non-programmed nonvolatile memory element 100 without damaging the nonvolatile memory element 100. If the resistance of the non-volatile memory element 100 is less than a defined resistance value, it can be assumed that the non-volatile memory element 100 can be successfully programmed after the test. This test can be used when the non-volatile memory element 100 is first programmed in the application. High-impedance unprogrammed non-volatile memory elements 100 can be detected and eliminated early in this way.
  • the comparator 420 is once present in the circuit arrangement 1; the individual non-volatile memory elements 100 are then evaluated in series by means of the comparator 420 and read out into the volatile memory cells 97.
  • the circuit arrangement 1 outputs and receives with advantage exclusively digital signals.
  • the analog measurements are carried out by the comparator 420 in the circuit arrangement 1. Since the individual memory circuits 99 include both the nonvolatile memory cell 98 and the volatile memory cell 97, it is advantageously possible to share the logic circuit 200 for both parts.
  • the nonvolatile memory cells 98 correspond to a once programmable memory cell, abbreviated to OTP, and the volatile memory cells 97 to a random access memory, abbreviated RAM.
  • the desired information is stored prior to programming.
  • the entire system in which the circuit arrangement 1 is implemented, with the information of the volatile memory cells 97 can first be evaluated. If the information is correct, it will benefit you directly from the volatile one
  • a comparator 420 is provided per data bit of a word. Alternatively, a separate comparator 420 is implemented for each memory circuit 99.
  • one row of the memory cell array 2 may also store the information of several words. Since a word is read out with an address, different addresses are assigned to the different words of a line.
  • the circuit arrangement 1 comprises an additional address decoding.
  • a plurality of memory cells of the memory cell array 2 are respectively realized like the memory circuit 99 shown in FIG.
  • each of the memory cells of the memory cell array 2 is respectively formed like the memory circuit 99 shown in FIG.
  • FIG. 3 shows an exemplary embodiment of the comparator 420, which can be used in a circuit arrangement according to the proposed principle.
  • the comparator 420 can be used in the circuit arrangement 1 according to FIGS. 1 and 2.
  • the comparator 420 may be referred to as a multilevel comparator.
  • the comparator 420 comprises a first and a second current mirror 51, 52 and an amplifier 53.
  • the first current mirror 51 comprises a first and a second transistor 54, 60 and a first and a second load transistor 55, 56.
  • a first terminal of the first and second Transistor 54, 60 and a first terminal of the first and second load transistor 55, 56 is connected to the reference potential terminal 8.
  • a second terminal of the first transistor 54 is connected to the control terminals.
  • the second current mirror 52 comprises the first and the second load transistor 55, 56 as well as a third and a fourth transistor 57, 58.
  • a control terminal of the third transistor 57 is connected to a first terminal of the third transistor 57 and to a control terminal of the fourth transistor 58.
  • the first terminal of the third transistor 57 is connected to a second terminal of the first load transistor 55.
  • the first terminal of the fourth transistor 58 is connected to a second terminal of the second load transistor 56.
  • the comparator input 69 is connected to a second terminal of the third transistor 57.
  • the comparator input 69 in turn is connected to the measuring line 122.
  • the measuring line 122 is connected to a second terminal of the third transistor 57.
  • FIG. 3 shows by way of example that the reading transistor 120, which couples the measuring line 122 to the nonvolatile memory element 100, can be connected by means of the measuring line 122.
  • the nonvolatile memory element 100 is connected to the supply voltage terminal 9 at one terminal.
  • the amplifier 53 includes the second transistor 60 and a fifth transistor 59. A node between the second load transistor 56 and the fourth transistor 58 is connected to a control terminal of the fifth transistor 59.
  • the second and fifth transistors 59, 60 are connected in series between the supply voltage connection 9 and the reference potential connection 8.
  • a node between the second and fifth transistors 59, 60 is connected to the comparator output 67.
  • the comparator 420 includes sixth, seventh and eighth transistors 61 to 63 and first, second and third resistors 64 to 66 used as reference resistors.
  • a second terminal of the fourth transistor 58 is connected to a node 68.
  • the node 68 is connected to the supply voltage terminal 9 via a series circuit comprising the sixth transistor 61 and the first resistor 64.
  • the node 68 is connected to the supply voltage terminal 9 via a series circuit comprising the seventh transistor 62 and the second resistor 65.
  • the node 68 is connected to the supply voltage connection 9 via a further series connection, comprising the eighth transistor 63 and the third resistor 66.
  • the first terminal of the first transistor 54 is supplied with a BIAS current IB.
  • the first current mirror 51 is used to adjust the currents in the second transistor 60 and in the first and the second load transistor 55, 56.
  • the first current mirror 51 thus reflects the BIAS current IB in the second current mirror 52.
  • the current in a first branch 71st of the second current mirror 51 is equal to the current in a second branch 72 of the second current mirror 52.
  • the measuring signal S8 which is fed to the comparator input 69 and thus to the third transistor 57, can be tapped off on the measuring line 122.
  • a reference voltage VREF is established.
  • the resistance values of the three resistors 64, 65, 66 are different in size.
  • the sixth to eighth transistor 61 to 63 By means of the sixth to eighth transistor 61 to 63, one of the three resistors 64 to 66 is switched into the second branch 72, so that the resistance of the nonvolatile memory element 100 is compared with different resistance values. According to the resistance value of the non-volatile memory element 100 and the resistance derstandswerts of the first, the second or the third resistor 64, 65, 66, the measurement signal S8 and the reference voltage VREF are different.
  • the sense transistor 120 corresponds to the sixth, seventh and eighth transistors 61 to 63, so that the voltage drops at these transistors compensate each other.
  • the amplifier 53 is provided for coupling out the voltage which can be tapped off at the node between the second load transistor 56 and the fourth transistor 58.
  • the amplifier 53 tilts in either direction according to the voltage drops in the second current mirror 52.
  • a comparator output signal VOUT of the comparator 420 can be tapped off.
  • the first, the second, the third and the fourth transistor 54, 57, 58, 60 and the first and the second load transistor 55, 56 are formed as N-channel MOSFETs.
  • the fifth, the sixth, the seventh and the eighth transistor 59, 61, 62, 63 are realized as P-channel MOSFETs.
  • the read transistor 120 is formed as a P-channel MOSFET.
  • it can be selected by means of the sixth to eighth transistor 61 to 63, with which of the three resistors 64 to 66 the non-volatile memory element 100 is compared.
  • further series circuits comprising a further transistor and a further resistor, are connected between the node 68 and the supply voltage connection 9.

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Die Schaltungsanordnung umfasst ein Speicherzellenfeld (2) mit mindestens einer Speicherschaltung (99). Die Speicherschaltung (99) umfasst jeweils eine nicht-flüchtige Speicherzelle (98), die in einen ersten Strompfad (106) zwischen einen Versorgungsspannungsanschluss (9) und einen Bezugspotentialanschluss (8) geschaltet ist, und eine flüchtige Speicherzelle (97), die in einen zweiten Strompfad (107) zwischen den Versorgungsspannungsanschluss (9) und den Bezugspotentialanschluss (8) geschaltet ist. Die flüchtige Speicherzelle (97) ist mit der nicht-flüchtigen Speicherzelle (98) zum Aus- lesen der nicht-flüchtigen Speicherzelle (98) gekoppelt.

Description

Beschreibung
Schaltungsanordnung, umfassend ein Speicherzellenfeld, und Verfahren zu deren Betrieb
Die vorliegende Erfindung betrifft eine Schaltungsanordnung, umfassend ein Speicherzellenfeld, und ein Verfahren zum Betrieb einer Schaltungsanordnung, umfassend ein Speicherzellenfeld.
Ein Speicher kann ein Speicherzellenfeld mit nicht-flüchtigen Speicherzellen aufweisen, um Informationen wie beispielsweise Seriennummern oder Trimmeinstellungen von analogen Schaltungen in einem Halbleiterkörper zu speichern.
Dokument US 6,876,594 zeigt einen integrierten Schaltkreis mit einem Zellenfeld, welches programmierbare Sicherungen, englisch Fuses, umfasst.
Dokument US 6,462,985 beschreibt einen nicht-flüchtigen Halbleiterspeicher mit elektrisch wiederbeschreibbaren nichtflüchtigen Speicherzellen. Defekte Speicherzellen werden mittels redundanter Schaltkreisteile ersetzt.
Dokument US 5,384,746 befasst sich mit einem Schaltkreis zum Speichern und zum Wiedergewinnen von Informationen. Eine Zelle umfasst eine Sicherung und eine Test-Sicherung.
Dokument US 2005/0212086 beschreibt eine Zenerdiode zum Spei- ehern einer Information.
Das Dokument "Lifetime Study for a PoIy Fuse in a 0.35 μm Polycide CMOS Process", J. Fellner, P. Bösmüller, H. Reiter, Tagungsband IEEE International Reliability Physics Symposium, 17-21. April 2005, S. 446 - 449, beschreibt eine Sicherung, welche eine Polysilizium- und eine Silizidschicht umfasst.
Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung, umfassend ein Speicherzellenfeld, sowie ein Verfahren zum Betrieb einer Schaltungsanordnung, umfassend ein Speicherzellenfeld, bereitzustellen, die ein schnelles Auslesen einer in dem Speicherzellenfeld gespeicherten Information ermöglichen.
Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 sowie dem Verfahren gemäß Patentanspruch 11 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der ab- hängigen Ansprüche.
In einer Ausführungsform umfasst eine Schaltungsanordnung ein Speicherzellenfeld. Das Speicherzellenfeld weist mindestens eine Speicherschaltung auf. Die Speicherschaltung umfasst ei- ne nicht-flüchtige Speicherzelle sowie eine flüchtige Speicherzelle. Die nicht-flüchtige Speicherzelle und die flüchtige Speicherzelle sind miteinander gekoppelt. Die nichtflüchtige Speicherzelle ist in einem ersten Strompfad zwischen einen Versorgungsspannungsanschluss und einen Bezugspo- tenzialanschluss geschaltet. Die flüchtige Speicherzelle ist in einen zweiten Strompfad zwischen den Versorgungsspannungsanschluss und den Bezugspotenzialanschluss geschaltet. Die nicht-flüchtige Speicherzelle weist ein nicht-flüchtiges Speicherelement auf. Die Kopplung der flüchtigen Speicherzel- Ie mit der nicht-flüchtigen Speicherzelle ist zum Auslesen und zum Programmieren des nicht-flüchtigen Speicherelements vorgesehen . Eine Information kann in der nicht-flüchtigen Speicherzelle mittels des nicht-flüchtigen Speicherelements gespeichert werden. Die in der nicht-flüchtigen Speicherzelle gespeicherte Information kann ausgelesen und in der flüchtigen Spei- cherzelle gespeichert werden.
Für ein schnelles Bereitstellen einer Information kann mit Vorteil die Information von der Schaltungsanordnung unter Verwendung der flüchtigen Speicherzelle bereitgestellt wer- den, welche im Vergleich zu der nicht-flüchtigen Speicherzelle schneller auslesbar ist.
In einer Ausführungsform umfasst die flüchtige Speicherzelle einen ersten und einen zweiten Inverter, die miteinander rückgekoppelt sind, sowie einen Adresstransistor, der zwischen einen Eingang des ersten Inverters und einer Bitleitung geschaltet ist.
In einer bevorzugten Ausführungsform umfasst die flüchtige Speicherzelle den ersten und zweiten Inverter, den Adresstransistor sowie einen weiteren Adresstransistor, welcher zwischen einen Ausgang des ersten Inverters und einer invertierten Bitleitung geschaltet ist. Gemäß der bevorzugten Ausführungsform ist somit die flüchtige Speicherzelle als Sechs- Transistor-Speicherzelle realisiert.
In einer Ausführungsform weist die Schaltungsanordnung einen Direktausgang auf, der mit einem Ausgang des ersten Inverters der flüchtigen Speicherzelle gekoppelt ist. Gemäß dieser Aus- führungsform wird am Direktausgang der Schaltungsanordnung kontinuierlich ein direktes Ausgangssignal bereitgestellt, welches am Ausgang des ersten Inverters abgreifbar ist. Das direkte Ausgangssignal kann taktunabhängig bereitgestellt werden. Das direkte Ausgangssignal entspricht der Information, die in der nicht-flüchtigen Speicherzelle gespeichert ist. Alternativ kann ein zu einem Signal am Ausgang des ersten Inverters invertiertes Signal als das direkte Ausgangs- signal am Direktausgang der Schaltungsanordnung kontinuierlich bereitgestellt werden. Der Ausgang des ersten Inverters kann über einen Puffer mit dem Direktausgang verbunden sein. Der Puffer kann mindestens einen Inverter aufweisen. Der Direktausgang der Schaltungsanordnung kann mehrere parallele Leitungen umfassen. Mit Vorteil können mittels des Direktausgangs der Schaltungsanordnung Informationen ständig und unabhängig von einer Adressdekodierung bereitgestellt werden. Das direkte Ausgangssignal kann beispielsweise für eine Trimmeinstellung permanent eingesetzt werden.
In einer Ausführungsform umfasst die Schaltungsanordnung einen Adresseingang und einen Datenausgang, an dem Information bereitgestellt werden, die gemäß den am Adresseingang anliegenden Adressen aus dem Speicherzellenfeld auslesbar sind. Der Adresseingang kann mehrere Leitungen umfassen. Ebenso kann der Datenausgang mehrere Leitungen umfassen. Informationen können auch als Daten bezeichnet werden.
In einer Ausführungsform ist ein Komparator zwischen die nicht-flüchtige Speicherzelle und die flüchtige Speicherzelle gekoppelt. Die Speicherschaltung kann einen Lesetransistor aufweisen, der die nicht-flüchtige Speicherzelle mit einer Messleitung koppelt. Ein Komparatoreingang des Komparators ist bevorzugt mit der Messleitung einer Speicherschaltung verbunden. Ein Komparatorausgang des Komparators ist bevorzugt mit der Bitleitung verbunden. In einer Ausführungsform ist der Komparator zum Vergleich eines Messsignals der Messleitung mit einem Schwellwert realisiert. In einer bevorzugten Ausführungsform weist der Komparator mehrere Schwellwerte auf und ist zum wahlweisen Ver- gleich des Messsignals der Messleitung mit mehreren Schwellwerten ausgebildet. Der Komparator ist zum wahlweisen Vergleich des Messsignals der Messleitung mit einem von mehreren Schwellwerten realisiert. Die Schwellwerte können vorgebbar sein. Mit Vorteil kann somit ein Wert der nicht-flüchtigen Speicherzelle, insbesondere ein Wert des nicht-flüchtigen
Speicherelements, mit mehreren Schwellwerten verglichen werden. Mit Vorteil kann die nicht-flüchtige Speicherzelle auf eine Weise getestet werden, dass sie trotz einer möglichen Langzeitdrift ihres Widerstandswertes über ihre gesamte Le- bensdauer den gleichen logischen Zustand aufweist.
Die nicht-flüchtige Speicherzelle kann ein reversibel programmierbares Speicherelement umfassen. In einer alternativen Ausführungsform kann die nicht-flüchtige Speicherzelle ein irre- versibel programmierbares Speicherelement aufweisen.
Das nicht-flüchtige Speicherelement kann als Widerstand realisiert sein, wobei ein Programmierstrom den Widerstandswert des nicht-flüchtigen Speicherelements irreversibel vergrö- ßert. Alternativ kann das nicht-flüchtige Speicherelement eine Sicherung sein, die mittels eines Laserstrahles programmiert wird. Bevorzugt ist das nicht-flüchtige Speicherelement als Sicherung realisiert, die einen mittels eines Programmierstroms aufschmelzbaren Widerstand umfasst.
In einer alternativen Ausführungsform kann das nicht-flüchtige Speicherelement als Antifuse-Element realisiert sein, wobei der Widerstandswert irreversibel mittels eines Programmier- Stroms verkleinerbar ist. Das Antifuse-Element kann als Diode, insbesondere als Zenerdiode, realisiert sein.
Das nicht-flüchtige Speicherelement kann im englischen als one time programmable element, abgekürzt OTP element, bezeichnet werden.
Die Schaltungsanordnung kann auf einem Halbleiterkörper ausgebildet sein. Sie kann in einer Bipolar-Integrationstechnik realisiert sein. Bevorzugt kann sie mittels einer Complemen- tary Metal-Oxide-Semiconductor Integrationstechnik, abgekürzt CMOS-Integrationstechnik, hergestellt sein und als Metall- Oxid-Halbleiter Feldeffekttransistoren, abgekürzt MOSFETs, realisierte Schalter und Transistoren aufweisen.
Die Schaltungsanordnung kann zu einer dauerhaften Speicherung von Informationen verwendet werden. Die Informationen können eine Seriennummer oder eine Identifikationsnummer für den Halbleiterkörper umfassen. Alternativ kann die Schaltungsan- Ordnung zur Speicherung einer Trimmeinstellung einer analogen Schaltung, insbesondere eines Analog/Digital- oder eines Di- gital/Analog-Wandlers, vorgesehen sein. Sie kann zum Reparieren eines Random Access Memory, abgekürzt RAM, mittels Zugreifen auf redundante Zellen oder Spalten anstelle defek- ter Zeilen oder Spalten dienen.
In einer Ausführungsform sieht ein Verfahren zum Betrieb einer Schaltungsanordnung, umfassend ein Speicherzellenfeld, folgende Schritte vor: Eine Information einer nicht- flüchtigen Speicherzelle wird in eine flüchtige Speicherzelle in einem Ausleseschritt kopiert. Die nicht-flüchtige Speicherzelle und die flüchtige Speicherzelle werden von einer Speicherschaltung umfasst. Das Speicherzellenfeld umfasst mindestens eine solche Speicherschaltung.
In einer Ausführungsform umfasst der Ausleseschritt, dass ein Messsignal in Abhängigkeit eines Parameters der nichtflüchtigen Speicherzelle erzeugt wird. Ein Bitsignal wird von einem Komparator in Abhängigkeit eines wahlweisen Vergleichs des Messsignals mit einem von mehreren Schwellwerten des Kom- parators generiert. Das Bitsignal wird der flüchtigen Spei- cherzelle zugeführt.
In einer Ausführungsform umfasst die nicht-flüchtige Speicherzelle ein nicht-flüchtiges Speicherelement. Der Parameter der nicht-flüchtigen Speicherzelle, von dem das Messsignal abhängt, kann ein Widerstandswert des nicht-flüchtigen Speicherelements sein. Das Messsignal liegt an der Messleitung an. Das Messsignal wird dem Komparator zugeleitet. Der Komparator erzeugt ein Komparatorausgangssignal, das dem Bitsignal entspricht. Das Bitsignal wird einem Eingang eines ersten In- verters der flüchtigen Speicherzelle zugeleitet.
In einer Ausführungsform wird die in der flüchtigen Speicherzelle gespeicherte Information direkt an einem Direktausgang der Schaltungsanordnung bereitgestellt. Das Bereitstellen er- folgt ohne Auswahl mittels einer Adresse.
In einer Ausführungsform wird diejenige Information an einem Datenausgang der Schaltungsanordnung bereitgestellt, die gemäß einem Adresssignal aus dem Speicherzellenfeld ausgelesen wird.
Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- bezie- hungsweise wirkungsgleiche Bauelemente tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt.
Figur 1 zeigt eine beispielhafte Ausführungsform einer Speicherschaltung eines Speicherzellenfeldes der Schaltungsanordnung nach dem vorgeschlagenen Prinzip,
Figur 2 zeigt eine beispielhafte Ausführungsform einer
Schaltungsanordnung mit einem Speicherzellenfeld nach dem vorgeschlagenen Prinzip und
Figur 3 zeigt eine beispielhafte Ausführungsform eines Kom- parators der Schaltungsanordnung nach dem vorgeschlagenen Prinzip.
Figur 1 zeigt eine beispielhafte Ausführungsform einer Speicherschaltung 99 eines Speicherzellenfeldes 2, welches in Fi- gur 2 gezeigt ist, nach dem vorgeschlagenen Prinzip. Die
Speicherschaltung 99 umfasst eine nicht-flüchtige Speicherzelle 98 und eine flüchtige Speicherzelle 97. Die nichtflüchtige Speicherzelle 98 umfasst ein nicht-flüchtiges Speicherelement 100 sowie einen Programmiertransistor 110 und ei- nen Lesetransistor 120. Das nicht-flüchtige Speicherelement 100 ist an einem Anschluss mit dem Versorgungsspannungsan- schluss 9 und an einem weiteren Anschluss über den Programmiertransistor 110 mit einem Bezugspotentialanschluss 8 verbunden. Ein erster Strompfad 106 weist das nicht-flüchtige Speicherelement 100 und den Programmiertransistor 110 auf.
Ein Knoten 102 zwischen dem nicht-flüchtigen Speicherelement 100 und dem Programmiertransistor 110 ist über den Lesetransistor 120 mit einer Messleitung 122 gekoppelt. Ein Steueran- Schluss 114 des Programmiertransistors 110 ist mit einem Ausgang eines ersten logischen Gatters 140 verbunden. Ein Ausgang eines zweiten logischen Gatters 130 ist mit einem Steu- eranschluss 115 des Lesetransistors 120 verbunden. Ein erster Eingang des zweiten logischen Gatters 130 ist mit einer Ladeleitung 113 und ein zweiter Eingang des zweiten logischen Gatters 130 ist mit einer Spaltenleitung 121 verbunden. Ein erster Eingang des ersten logischen Gatters 140 ist mit einer Programmierleitung 111, ein zweiter Eingang des ersten logi- sehen Gatters 140 ist mit der Spaltenleitung 121 und ein dritter Eingang des ersten logischen Gatters 140 ist über eine Koppelleitung 103 mit der flüchtigen Speicherzelle 97 verbunden. Das erste und das zweite logische Gatter 130, 140 sind jeweils als UND-Gatter realisiert.
Die flüchtige Speicherzelle 97 weist einen ersten und einen zweiten Inverter 170, 180 auf, die jeweils zwischen den Ver- sorgungsspannungsanschluss 9 und den Bezugspotentialanschluss 8 geschaltet sind. Die flüchtige Speicherzelle 97 ist somit in einen zweiten Strompfad 107 geschaltet. Eine Bitleitung
123 ist über einen Adresstransistor 150 mit einem Eingang des ersten Inverters 170 gekoppelt. Ein Ausgang des ersten Inver- ters 170 ist mit einem Eingang des zweiten Inverters 180 sowie mittels eines weiteren Adresstransistors 160 mit einer invertierten Bitleitung 124 gekoppelt. Ein Ausgang des zweiten Inverters 180 ist mit dem Eingang des ersten Inverters 170 sowie über die Koppelleitung 103 mit dem dritten Eingang des ersten logischen Gatters 140 verbunden. Ein Knoten 104 zwischen dem Ausgang des ersten Inverters 170 und dem Eingang des zweiten Inverters 180 ist über einen dritten Inverter 190 mit einem Direktausgang 131 der Schaltungsanordnung 1 gekoppelt. Ein Steuereingang des Adresstransistors 150 und ein Steuereingang des weiteren Adresstransistors 160 sind an eine Lese-/Schreibleitung 112 angeschlossen. Eine Schaltungsanordnung 1 umfasst die Speicherschaltung 99 sowie einen Kompara- tor 420. Die Messleitung 122 ist mit einem Komparatoreingang 69 des Komparators 420 gekoppelt. Hingegen ist ein Kompara- torausgang 67 des Komparators 420 mit der Bitleitung 123 gekoppelt. Die Schaltungsanordnung 1 weist einen weiteren In- verter 70 auf, der zwischen den Komparatorausgang 67 und der invertierten Bitleitung 124 geschaltet ist.
Ein Speichern einer Information in die flüchtige Speicherzelle 97 umfasst in der vorliegenden Ausführungsform beispielsweise folgende Schritte: Ein Bitsignal Sl, welches an der Bitleitung 123 anliegt, wird dem Eingang des ersten Inverters 170 zugeleitet, sofern der Adresstransistor 150 in Abhängig- keit des Lese-/Schreibsignals S2, welches an der Lese-/
Schreibleitung 112 anliegt, leitend geschaltet ist. Ebenso wird ein weiteres Bitsignal SNl, welches zu dem Bitsignal Sl invertiert ist und auf der invertierten Bitleitung 124 bereitgestellt wird, über den weiteren Adresstransistor 160 dem Eingang des zweiten Inverters 180 zugeleitet, sofern der weitere Adresstransistor 160 in Abhängigkeit des Lese-/Schreib- signals S2 leitend geschaltet wird. Am Knoten 104 zwischen dem ersten und dem zweiten Inverter 170, 180 liegt somit ein Datensignal S3 an, das über den dritten Inverter 190 dem Di- rektausgang 131 zugeleitet wird. Ein am Direktausgang 131 anliegendes direktes Ausgangssignal DDOUT ist somit ein zu dem Datensignal S3 invertiertes Signal. Werden die zwei Adresstransistoren 150, 160 wieder gesperrt, bleibt die Information in der flüchtigen Speicherzelle 97 aufgrund der Rückkopplung der beiden Inverter 170, 180 selbsthaltend gespeichert.
Ein Programmieren des nicht-flüchtigen Speicherelements 100 umfasst beispielsweise folgende Schritte: Ein Transfersignal S4 wird ausgangsseitig von dem zweiten Inverter 180 bereitgestellt und dem dritten Eingang des ersten logischen Gatters 140 zugeleitet. An der Spaltenleitung 121 liegt ein Spaltensignal S5 und an der Programmierleitung 111 ein Programmier- signal S6 an. Das Transfersignal S4, das Spaltensignal S5 und das Programmiersignal S6 werden den drei Eingängen des ersten logischen Gatters 140 zugeleitet. Weisen die drei Signale S4, S5, S6 den logischen Wert eins auf, so wird der Programmiertransistor 110 in Durchlass geschaltet. Das Ladesignal S7 weist den logischen Wert 0 auf, so dass der Lesetransistor
120 während des Programmiervorgangs sperrend geschaltet ist. Aufgrund des in Durchlass geschalteten Programmiertransistors 110 fließt ein Strom mit einem Wert durch den ersten Strompfad 106 und damit durch das nicht-flüchtige Speicherelement 100, so dass das nicht-flüchtige Speicherelement 100 programmiert wird. Das nicht-flüchtige Speicherelement 100 ist als programmierbarer Widerstand realisiert. Durch den Strom, der durch das nicht-flüchtige Speicherelement 100 fließt, wird ihr Widerstand irreversibel verändert, so dass das nicht- flüchtige Speicherelement 100 einen hohen Widerstandswert im Falle der Programmierung aufweist.
Ein Auslesen der nicht-flüchtigen Speicherzelle 98 umfasst beispielsweise folgende Schritte: Dem zweiten logischen Gat- ter 130 wird das Spaltensignal S5 und das Ladesignal S7 zugeleitet. Sind das Spaltensignal S5 und das Ladesignal S7 auf einem logischen Wert eins, so liegt am Ausgang des zweiten logischen Gatters 130 ebenfalls ein logischer Pegel eins an, so dass der Lesetransistor 120 in Durchlass geschaltet wird. Somit wird der Knoten 102 zwischen dem nicht-flüchtigen Speicherelement 100 und dem Programmiertransistor 110 mit der Messleitung 122 verbunden. Dies wiederum bewirkt, dass ein Messsignal S8 an der Messleitung 122 anliegt. Das Messsignal S8 wird einem Komparatoreingang 69 des Komparators 420 zugeleitet, der das Messsignal S8 mit einem Schwellwert vergleicht. Somit wird das nicht-flüchtige Speicherelement 100 mit einem Referenzwiderstandswert, der im Komparator 420 ein- stellbar ist, verglichen. Der Komparator 420 stellt an dem Komparatorausgang 67 ein Komparatorausgangssignal VOUT bereit, welches dem Bitsignal Sl entspricht. Der weitere Inver- ter 70 generiert aus dem Komparatorausgangssignal VOUT das weitere Bitsignal SNl. Vor dem Programmiervorgang weist das nicht-flüchtige Speicherelement 100 einen niedrigen Widerstandswert auf, der kleiner als der Referenzwiderstandswert ist. Ein programmiertes Speicherelement 100 weist einen höheren Widerstandswert als den Referenzwiderstandswert auf. Durch diese Widerstandsunterschiede kann der Komparator 420 den Programmierzustand des nicht-flüchtigen Speicherelements 100 und damit der nicht-flüchtigen Speicherzelle 98 beurteilen .
In einer Ausführungsform sind die Steuereingänge der Adress- transistoren 150, 160 direkt an die Lese/Schreibleitung 112 angeschlossen. Die Adresstransistoren 150, 160 können somit in einem Betriebszustand gleichzeitig leitend und in einem weiteren Betriebszustand gleichzeitig sperrend geschaltet werden .
Figur 2 zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung 1, welche ein Speicherzellenfeld 2, eine Logikschaltung 200, eine erste Peripherieschaltung 300 und eine zweite Peripherieschaltung 400 umfasst. Das Speicherzellen- feld 2 umfasst eine zweidimensionale Matrix mit einer ersten Anzahl M + 1 von Zeilen, welche der gleichen Anzahl M + 1 von Worten entspricht. Ein Wort entspricht einer Zeile des Speicherzellenfeldes 2. Als ein Wort sind diejenigen Speicher- Schaltungen bezeichnet, die mit einer Adresse gemeinsam ausgelesen werden. Das Speicherzellenfeld 2 weist die erste Anzahl M + 1 Zeilen sowie eine zweite Anzahl N + 1 Spalten auf. In Figur 2 beträgt die erste Anzahl 5 und die zweite Anzahl ebenfalls 5, so dass das Speicherzellenfeld 25 Speicherschaltungen umfasst. Eine der 25 Speicherschaltungen des Speicherzellenfeldes 2 umfasst die in Figur 1 gezeigte Speicherschaltung 99.
Die Schaltungsanordnung 1 umfasst einen Adresseingang 201 und einen Steuereingang 202, die mit zwei Eingängen der Logikschaltung 200 verbunden sind, sowie einen Dateneingang 132, der mit der ersten Peripherieschaltung 300 verbunden ist. Die Logikschaltung 200 umfasst eine Ablaufsteuerung 210, englisch Finite State Machine, und einen Interfacecontroller 220 sowie einen Adresszeilen-Dekoder 230, welcher Leitungstreiber umfasst. Die Logikschaltung 200 ist über M+l Zeilenleitungen 231 bis 235 mit der ersten Anzahl M + l von Zeilen des Speicherzellenfeldes 2 verbunden. Die Logikschaltung 200 ist über die Spaltenleitung 121 mit dem Speicherzellenfeld 2 verbunden. Die Logikschaltung 200 ist mittels einer Schreibleitung 302 und einer Leseleitung 303 mit der ersten Programmierschaltung 300 gekoppelt. Die Logikschaltung 200 ist darüber hinaus über eine Programmierleitung 211 und eine Ladeleitung 213 mit der zweiten Peripherieschaltung 400 verbunden.
Die erste Peripherieschaltung 300 umfasst einen Schreibverstärker 310 und einen Leseverstärker 320. Die erste Peripherieschaltung 300 ist mit dem Dateneingang 132 und mit einem Datenausgang 133 der Schaltungsanordnung 1 verbunden. Die zweite Anzahl N + 1 von Bitleitungen 123 verbinden die zweite Anzahl N + 1 von Spalten des Speicherzellenfeldes 2 mit der ersten Peripherieeinheit 300. Ebenso verbinden die zweite An- zahl N + 1 von invertierten Bitleitungen 124 die erste Peripherieschaltung 300 mit der zweiten Anzahl von N + 1 Spalten des Speicherzellenfelds 2. Die erste Peripherieschaltung 300 ist über eine Schreib-/Leseleitung 212 mit dem Speicherzel- lenfeld 2 verbunden.
Eine Speicherzelle 99 des Speicherzellenfelds 2 ist mit dem Direktausgang 131 der Schaltungsanordnung 1 verbunden. Mindestens eine weitere Speicherzelle 99 des Speicherzellenfelds 2 ist mit mindestens einem weiteren Direktausgang 131' der Schaltungsanordnung 1 verbunden. Ein Direktausgangsbus 134 umfasst den Direktausgang 131 und den mindestens einen weiteren Direktausgang 131'. Der Direktausgangsbus 134 umfasst eine Anzahl L Leitungen.
Die zweite Peripherieschaltung 400 umfasst eine Steuerung 410 und den Komparator 420. Die zweite Peripherieschaltung 400 ist über die Programmierleitung 111, die Ladeleitung 113 und die Messleitung 122 mit dem Speicherzellenfeld 2 verbunden.
Die invertierte Bitleitung 124 weist ein Signal auf, das komplementär zum Signal der Bitleitung 123 ist. Dem Adresseingang 201 wird ein Adresssignal AD zugeleitet. Dem Steuereingang 202 wird ein Kontrollsignal CTRL zugeführt, welches eine für die Ansteuerung der Schaltungsanordnung 1 notwendigen Anzahl von Taktsignalen und Logiksignalen umfasst. Am Dateneingang 132 wird der Schaltungsanordnung 1 ein Dateneingangssignal DIN mit den zu speichernden Informationen zugeführt. Am Datenausgang 133 wird ein Datenausgangssignal DOUT bereitge- stellt. Am Ausgang 131 wird das direkte Ausgangssignal DDOUT und an dem mindestens einen weiteren Direktausgang 131' ein mindestens weiteres direktes Ausgangsignal DDOUT' abgegeben. Der Direktausgangsbus 134 stellt somit die Anzahl L von direkten Ausgangsignalen DDOUT, DDOUT' bereit.
Zur Ausführung von Befehlen, welche die flüchtigen Speicher- zellen 97 betreffen, werden Adressen im Adresszeilen-Dekoder 230 decodiert, um die Informationen in eine der M + 1 Zeilen des Speicherzellenfeld 2 schreiben beziehungsweise aus ihr lesen zu können. Dazu wird von der Logikschaltung 200 ein Zeilensignal RS auf eine der M + 1 Leitungen 231 bis 235 ge- geben. Der Leseverstärker 320 wird eingesetzt, um die Informationen, die in den flüchtigen Speicherzellen 97 gespeichert sind, in das Datenausgangssignal DOUT zu konvertieren. Der Schreibverstärker 310 dient zum Speichern der in dem Dateneingangssignal DIN enthaltenen Informationen in die flüchti- gen Speicherzellen 97. Alle Bits eines Wortes werden gleichzeitig gelesen oder geschrieben. Die Anzahl von Schreibverstärkern 310 und Leseverstärkern 320 entspricht daher der Anzahl N + 1, welche die Anzahl der Bits pro Wort ist.
Die in den flüchtigen Speicherzellen 97 gespeicherten Informationen werden permanent und direkt über den Direktausgang 131 und den weiteren Direktausgang 131' in Form des direkten Ausgangsignals DDOUT und des weiteren direkten Ausgangssignal DDOUT' bereitgestellt. Das Bereitstellen am Direktausgang 131 und dem weiteren Direktausgang 131' erfolgt dabei ohne Verwendung eines Leseverstärkers oder eines Komparators . Die Informationen werden dabei nach einem Ladesignal S7, bei dem die Informationen von den nicht-flüchtigen Speicherzellen 98 zu den flüchtigen Speicherzellen 97 transferiert werden, am Direktausgang 131 und dem weiteren Direktausgang 131' in Form des direkten Ausgangsignals DDOUT beziehungsweise des weiteren direkten Ausgangssignal DDOUT' abgegeben. Dabei können Informationen der definierten Anzahl L von flüchtigen Speicherzellen 97 zur Verfügung gestellt werden.
Für einen Zugriff auf die nicht-flüchtigen Speicherzellen 98 werden von der Ablaufsteuerung 210 Befehle auf der Programmierleitung 211, der Ladeleitung 213 und der Spaltenleitung 121 bereitgestellt, die in Abhängigkeit von einem Taktsignal generiert werden. Die Befehle zum Laden und zum Programmieren werden seriell abgearbeitet ohne Einsatz des Adresszeilen- Dekoders 230. Bei einem Programmier-Befehl, der auf der Ladeleitung 213 von der Logikschaltung 200 der zweiten Peripherieschaltung 400 bereitgestellt wird, werden die Informationen, die in den flüchtigen Speicherzellen 97 gespeichert sind, in der jeweiligen nicht-flüchtigen Speicherzelle 98 ge- speichert. Dazu ist in jeder der Speicherzellen 99 die Verbindungsleitung 103 zwischen der flüchtigen Speicherzelle 97 und der nicht-flüchtigen Speicherzelle 98 geschaltet.
Für die Ladefunktion wird der logische Zustand der nicht- flüchtigen Speicherzelle 98 beurteilt: Diese kann unprogram- miert oder programmiert sein. Dazu wird der Komparator 420 mit mehreren umschaltbaren Schwellwerten eingesetzt. Über das Messsignal S8 wird ein einzelnes nicht-flüchtige Speicherelement 100 mit dem Komparatoreingang 69 des Komparators 420 verbunden. Das Vergleichsergebnis des Komparators 420 wird an dem Komparatorausgang 67 bereitgestellt und in der flüchtigen Speicherzelle 97 der entsprechenden Speicherschaltung 99 abgespeichert. Der Komparator 420 vergleicht den Widerstand des nicht-flüchtigen Speicherelements 100 mit verschiedenen Refe- renz-Widerständen . Es ist ein Widerstandswert A definiert, bei dem das nicht-flüchtige Speicherelement 100 als programmiert in der Anwendung erkannt wird. Das nicht-flüchtige Speicherelement 100 wird mit diesem Widerstandswert A und ei- nem höheren Widerstandswert B verglichen. Ist der Widerstandswert des programmierten nicht-flüchtigen Speicherelements 100 größer als der Widerstandswert B, kann davon ausgegangen werden, dass der Widerstand des nicht-flüchtigen Spei- cherelements 100 trotz möglicher Widerstandsschwankungen über die Lebenszeit der Schaltungsanordnung 1 größer als der Widerstandswert A sein wird. Das nicht-flüchtige Speicherelement 100 wird über die spezifizierte Lebenszeit sicher als programmiert erkannt werden.
Mit dem Komparator 420 ist es auch möglich, den Widerstandswert des nicht-programmierten, nicht-flüchtigen Speicherelements 100 zu messen, ohne das nicht-flüchtige Speicherelement 100 zu schädigen. Ist der Widerstand des nicht-flüchtigen Speicherelements 100 kleiner als ein definierter Widerstandswert, kann davon ausgegangen werden, dass das nicht-flüchtige Speicherelement 100 nach dem Test erfolgreich programmiert werden kann. Dieser Test kann eingesetzt werden, wenn das nicht-flüchtigen Speicherelement 100 erst in der Applikation programmiert wird. Zu hochohmige unprogrammierte nichtflüchtige Speicherelemente 100 können auf dieser Weise frühzeitig erkannt und ausgeschieden werden. Der Komparator 420 ist in der Schaltungsanordnung 1 einmal vorhanden; die einzelnen nicht-flüchtigen Speicherelemente 100 werden dann se- riell mittels des Komparators 420 beurteilt und in die flüchtigen Speicherzellen 97 ausgelesen.
Die Schaltungsanordnung 1 gibt ab und empfängt mit Vorteil ausschließlich digitale Signale. Die analogen Messungen wer- den von dem Komparator 420 in der Schaltungsanordnung 1 ausgeführt . Da die einzelnen Speicherschaltungen 99 sowohl die nichtflüchtige Speicherzelle 98 wie auch die flüchtige Speicherzelle 97 umfassen, ist es mit Vorteil möglich, die Logikschaltung 200 für beide Teile gemeinsam zu nutzen. Die nicht- flüchtige Speicherzellen 98 entsprechen einer einmal programmierbaren Speicherzelle, abgekürzt OTP, und die flüchtigen Speicherzellen 97 einem Speicher mit wahlfreiem Zugriff, englisch Random Access Memory, abgekürzt RAM.
In den flüchtigen Speicherzelle 97 werden die gewünschten Informationen vor dem Programmieren gespeichert. So kann mit Vorteil das gesamte System, in dem die Schaltungsanordnung 1 implementiert ist, mit den Informationen der flüchtigen Speicherzellen 97 zuerst evaluiert werden. Sind die Informationen korrekt, werden sie mit Vorteil direkt aus den flüchtigen
Speicherzellen 97 der einzelnen Speicherschaltungen 99 in die zugehörigen nicht-flüchtigen Speicherzellen 98 programmiert.
Beim Auslesen der Informationen der nicht-flüchtigen Spei- cherzelle 98 werden die Informationen in der dazugehörenden flüchtigen Speicherzelle 97 gespeichert. Die Informationen werden daher nur einmal beim Einschalten der Versorgungsspannung des Systems aus den nicht-flüchtigen Speicherzellen 98 ausgelesen. Ein Mikrokontroller eines übergeordneten Systems kann dann die Informationen aus den flüchtigen Speicherzellen 97 auslesen. Die benötigten Zugriffszeiten entsprechen einem Standard RAM Baustein und sind mit Vorteil signifikant kürzer als die Zugriffszeiten bei dem Auslesen aus den nichtflüchtigen Speicherzellen 98. Daher sind für das Auslesen der flüchtigen Speicherzellen 97 höhere Taktraten zulässig als beim Auslesen aus den nicht-flüchtigen Speicherzellen 98. In einer alternativen Ausführungsmöglichkeit ist pro Datenbit eines Wortes ein Komparator 420 vorgesehen. Alternativ ist für jede Speicherschaltung 99 ein eigener Komparator 420 realisiert .
In einer alternativen Ausführungsform kann eine Zeile des Speicherzellenfeldes 2 auch die Information mehrerer Worte speichern. Da mit einer Adresse ein Wort ausgelesen wird, werden den verschiedenen Worten einer Zeile verschiedene Ad- ressen zugeordnet. Dazu umfasst die Schaltungsanordnung 1 eine zusätzliche Adressdekodierung.
In einer alternativen Ausführungsform sind mehrere Speicherzellen des Speicherzellenfeldes 2 jeweils wie die in Figur 1 gezeigte Speicherschaltung 99 realisiert. In einer bevorzugten Ausführungsform ist jede der Speicherzellen des Speicherzellenfeldes 2 jeweils wie die in Figur 1 gezeigte Speicherschaltung 99 ausgebildet.
Figur 3 zeigt eine beispielhafte Ausführungsform des Kompara- tors 420, der in einer Schaltungsanordnung nach dem vorgeschlagenen Prinzip verwendet werden kann. Der Komparator 420 kann in der Schaltungsanordnung 1 nach Figur 1 und 2 eingesetzt werden. Der Komparator 420 kann als Multilevel- Komparator bezeichnet sein. Der Komparator 420 umfasst einen ersten und einen zweiten Stromspiegel 51, 52 sowie einen Verstärkers 53. Der erste Stromspiegel 51 umfasst einen ersten und einen zweiten Transistor 54, 60 sowie einen ersten und einen zweiten Lasttransistor 55, 56. Ein erster Anschluss des ersten und zweiten Transistors 54, 60 sowie ein erster Anschluss des ersten und zweiten Lasttransistors 55, 56 ist mit dem Bezugspotenzialanschluss 8 verbunden. Ein zweiter Anschluss des ersten Transistors 54 ist mit den Steueranschlüs- sen des ersten und des zweiten Transistors 54, 60 sowie des ersten und des zweiten Lasttransistors 55, 56 verbunden. Der zweite Stromspiegel 52 umfasst den ersten und den zweiten Lasttransistor 55, 56 sowie einen dritten und einen vierten Transistor 57, 58. Ein Steueranschluss des dritten Transistors 57 ist mit einem ersten Anschluss des dritten Transistors 57 und mit einem Steueranschluss des vierten Transistors 58 verbunden. Der erste Anschluss des dritten Transistors 57 ist mit einem zweiten Anschluss des ersten Lasttransistors 55 verbunden. Ebenso ist der erste Anschluss des vierten Transistors 58 mit einem zweiten Anschluss des zweiten Lasttransistors 56 verbunden.
Der Komparatoreingang 69 ist an einen zweiten Anschluss des dritten Transistors 57 angeschlossen. Der Komparatoreingang 69 wiederum ist an der Messleitung 122 angeschlossen. Somit ist an einem zweiten Anschluss des dritten Transistors 57 die Messleitung 122 angeschlossen. Figur 3 zeigt beispielhaft, dass mittels der Messleitung 122 der Lesetransistor 120 ange- schlössen werden kann, der die Messleitung 122 mit dem nichtflüchtigen Speicherelement 100 koppelt. Das nicht-flüchtige Speicherelement 100 ist an einem Anschluss mit dem Versor- gungsspannungsanschluss 9 verbunden. Der Verstärker 53 umfasst den zweiten Transistor 60 und einen fünften Transistor 59. Ein Knoten zwischen dem zweiten Lasttransistor 56 und vierten Transistor 58 ist mit einem Steueranschluss des fünften Transistors 59 verbunden. Der zweite und der fünfte Transistor 59, 60 sind seriell zwischen den Versorgungsspannungs- anschluss 9 und den Bezugspotenzialanschluss 8 geschaltet. Ein Knoten zwischen dem zweiten und dem fünften Transistor 59, 60 ist mit dem Komparatorausgang 67 verbunden. An den Komparatorausgang 67 ist die Bitleitung 123 angeschlossen. Der Komparator 420 umfasst einen sechsten, siebten und achten Transistor 61 bis 63 sowie einen ersten, einen zweiten und einen dritten Widerstand 64 bis 66, die als Referenzwiderstände eingesetzt werden. Ein zweiter Anschluss des vierten Transistors 58 ist mit einem Knoten 68 verbunden. Der Knoten 68 ist über eine Serienschaltung, umfassend den sechsten Transistor 61 und den ersten Widerstand 64, mit dem Versor- gungsspannungsanschluss 9 verbunden. Ebenso ist der Knoten 68 über eine Serienschaltung, umfassend den siebten Transistor 62 und den zweiten Widerstand 65, mit dem Versorgungsspan- nungsanschluss 9 verbunden. In entsprechender Weise ist der Knoten 68 über eine weitere Serienschaltung, umfassend den achten Transistor 63 und den dritten Widerstand 66, mit Ver- sorgungsspannungsanschluss 9 verbunden.
Dem ersten Anschluss des ersten Transistors 54 wird ein BIAS- Strom IB zugeführt. Der erste Stromspiegel 51 dient zur Einstellung der Ströme in dem zweiten Transistor 60 sowie in dem ersten und dem zweiten Lasttransistor 55, 56. Der erste Stromspiegel 51 spiegelt somit den BIAS-Strom IB in den zweiten Stromspiegel 52. Der Strom in einem ersten Zweig 71 des zweiten Stromspiegels 51 ist gleich dem Strom in einem zweiten Zweig 72 des zweiten Stromspiegels 52. An der Messleitung 122 ist das Messsignals S8 abgreifbar, die dem Komparatorein- gang 69 und somit dem dritten Transistor 57 zugeleitet wird. Am Knoten 68 stellt sich eine Referenzspannung VREF ein. Die Widerstandswerte der drei Widerstände 64, 65, 66 sind verschieden groß. Mittels des sechsten bis achten Transistors 61 bis 63 wird einer der drei Widerstände 64 bis 66 in den zwei- ten Zweig 72 geschaltet, so dass der Widerstand des nichtflüchtigen Speicherelements 100 mit verschiedenen Widerstandswerten verglichen wird. Entsprechend des Widerstandswerts des nicht-flüchtigen Speicherelements 100 und des Wi- derstandswerts des ersten, des zweiten oder des dritten Widerstands 64, 65, 66 sind das Messsignal S8 und die Referenzspannung VREF unterschiedlich. Der Lesetransistor 120 entspricht dem sechsten, siebten und achten Transistor 61 bis 63, sodass sich die Spannungsabfälle an diesen Transistoren kompensieren. Der Verstärker 53 ist zur Auskopplung der am Knoten zwischen dem zweiten Lasttransistor 56 und dem vierten Transistor 58 abgreifbaren Spannung vorgesehen. Der Verstärker 53 kippt entsprechend der Spannungsabfälle im zweiten Stromspiegel 52 in eine der beiden Richtungen. An dem Kompa- ratorausgang 67 ist ein Komparatorausgangssignal VOUT des Komparators 420 abgreifbar. Der erste, der zweite, der dritte und der vierte Transistor 54, 57, 58, 60 sowie der erste und der zweite Lasttransistor 55, 56 sind als N-Kanal MOSFETs ausgebildet. Der fünfte, der sechste, der siebte und der achte Transistor 59, 61, 62, 63 sind als P-Kanal MOSFETs realisiert. Ebenso ist der Lesetransistor 120 als P-Kanal MOSFET ausgebildet .
Mit Vorteil kann mittels des sechsten bis achten Transistors 61 bis 63 ausgewählt werden, mit welchem der drei Widerstände 64 bis 66 das nicht-flüchtige Speicherelement 100 verglichen wird.
In einer alternativen Ausführungsform sind weitere Serienschaltungen, umfassend einen weiteren Transistor und einen weiteren Widerstand, zwischen den Knoten 68 und den Versor- gungsspannungsanschluss 9 geschaltet. Bezugszeichenliste
1 Schaltungsanordnung
2 Speicherzellenfeld 8 Bezugspotentialanschluss
9 Versorgungsspannungsanschluss
51 erster Stromspiegel
52 zweiter Stromspiegel
53 Verstärker 54 erster Transistor
55 erster Lasttransistor
56 zweiter Lasttransistor
57 dritter Transistor
58 vierter Transistor 59 fünfter Transistor
60 zweiter Transistor
61 sechster Transistor
62 siebter Transistor
63 achter Transistor 64 erster Widerstand
65 zweiter Widerstand
66 dritter Widerstand
67 Komparatorausgang
68 Knoten 69 Komparatoreingang
70 weiterer Inverter
71 erster Zweig
72 zweiter Zweig
97 flüchtige Speicherzelle 98 nicht-flüchtige Speicherzelle
99 Speicherschaltung
100 nicht-flüchtiges Speicherelement 102 Knoten 103 Koppelleitung
104 Knoten
106 erster Strompfad
107 zweiter Strompfad 110 Programmiertransistor
111 Programmierleitung
112 Lese/Schreibleitung
113 Ladeleitung
114 Steueranschluss 115 Steueranschluss
120 Lesetransistor
121 Spaltenleitung
122 Messleitung
123 Bitleitung 124 invertierte Bitleitung
130 zweites logisches Gatter
131 Direktausgang
131' weiterer Direktausgang
132 Dateneingang 133 Datenausgang
134 Direktausgangsbus
140 erstes logisches Gatter
150 Adresstransistor
160 weiterer Adresstransistor 170 erster Inverter
180 zweiter Inverter
190 dritter Inverter
200 Logikschaltung
201 Adresseingang 202 Steuereingang
210 Ablaufsteuerung
211 Programmierleitung
212 Schreib-/Leseleitung 213 Ladeleitung
220 Interface Kontroller
230 Adresszeilen-Dekoder
231 - 235 Zeilenleitung 300 erste Peripherieeinheit
302 Schreibleitung
303 Leseleitung
310 Schreibverstärker
320 LeseVerstärker 400 zweite Peripherieeinheit
410 Steuerung
420 Komparator
AD Adresssignal
CTRL Kontrollsignal DDOUT direktes Ausgangssignal
DDOUT ' weiteres direktes Ausgangssignal
DIN Dateneingangssignal
DOUT Datenausgangssignal
IB Bias-Strom RS Zeilensignal
Sl Bitsignal
S2 Lese-/Schreibsignal
S3 Datensignal
S4 Transfersignal S5 Spaltensignal
S6 Programmiersignal
S7 Ladesignal
S8 Messsignal
SEL, SELl, SE12, SELN Auswahlsignal SNl weiteres Bitsignal
SR Lesesignal
SW Schreibsignal
VDD VersorgungsSpannung VOUT Komparatorausgangssignal
VREF Referenzspannung

Claims

Patentansprüche
1. Schaltungsanordnung, umfassend ein Speicherzellenfeld (2) mit mindestens einer Speicherschaltung (99), die jeweils eine nicht-flüchtige Speicherzelle (98), die in einen ersten Strompfad (106) zwischen einen Versorgungsspannungsan- schluss (9) und einen Bezugspotentialanschluss (8) geschaltet ist und ein nicht-flüchtiges Speicherelement (100) umfasst, eine flüchtige Speicherzelle (97), die in einen zweiten Strompfad (107) zwischen den Versorgungsspannungsanschluss (9) und den Bezugspotentialanschluss (8) geschaltet ist und die einen ersten Inverter (170), einen zweiten Inver- ter (180), der mit dem ersten Inverter (170) rückgekoppelt ist, und einen Adresstransistor (150), der zwischen einen Eingang des ersten Inverters (170) und einer Bitleitung (123) geschaltet ist, umfasst, wobei die flüchtige Speicherzelle (97) mit der nicht-flüchtigen Speicherzelle (98) zum Auslesen und zum Programmieren des nicht-flüchtigen Speicherelements (100) gekoppelt ist, und einen Lesetransistor (120), der die nicht-flüchtige Speicherzelle (98) mit einer Messleitung (122) koppelt, umfasst, wobei die Schaltungsanordnung einen Komparator (420) umfasst, der zwischen die nicht-flüchtige Speicherzelle (98) und die flüchtige Speicherzelle (97) derart gekoppelt ist, dass ein Komparatoreingang (69) des Komparators (420) mit der Messleitung (122) und ein Komparatorausgang (67) des Komparators (420) mit der Bitleitung (123) verbunden ist, der Komparator (420) mehrere Schwellwerte aufweist und zum wahlweisen Vergleich eines Messsignals (S8) der Messleitung (122) mit einem der mehreren Schwellwerte ausgebildet ist.
2. Schaltungsanordnung nach Anspruch 1, wobei die flüchtige Speicherzelle (97) einen weiteren Adresstransistor (160) umfasst, der zwischen einen Eingang des zweiten Inverters (180) und einer invertierten Bitleitung (124) geschaltet ist.
3. Schaltungsanordnung nach Anspruch 1 oder 2, umfassend einen Direktausgang (131), der mit der flüchtigen Speicherzelle (97) derart verbunden ist, dass ein in der flüchtigen Speicherzelle (97) abgreifbares Datensignal (S3) oder ein dazu invertiertes Signal kontinuierlich am Direktausgang (131) anliegt.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, wobei die nicht-flüchtige Speicherzelle (98) einen Programmiertransistor (110) umfasst, der seriell zu dem nichtflüchtigen Speicherelement (100) in den ersten Strompfad (106) geschaltet ist.
5. Schaltungsanordnung nach Anspruch 3 und 4, wobei die Speicherschaltung (99) ein erstes logisches Gatter (140) umfasst, das eingangsseitig mit einer Steuerleitung (111) zur Zuführung eines Programmiersignals (S6) , einer Spaltenleitung (121) zur Zuführung eines Spaltensignals (S5) und über eine Koppelleitung (103) mit der flüchtigen Speicherzelle (97) zur Zuführung des Datensignals (S3) oder eines dazu invertiertes Transfersignals (S4) verbunden ist sowie ausgangsseitig mit einem Steueranschluss des Programmier- transistors (110) verbunden ist.
6. Schaltungsanordnung nach Anspruch 5, wobei die Speicherschaltung (99) ein zweites logisches Gatter (130), das eingangsseitig mit der Spaltenleitung (121) zur Zuführung des Spaltensignals (S5) und mit der Ladeleitung (113) zur Zuführung des Ladesignals (S7) verbunden ist, und - den Lesetransistor (120), der einen Knoten (102) zwischen dem nicht-flüchtigen Speicherelement (100) und dem Programmiertransistor (110) mit der Messleitung (122) koppelt und an einem Steuereingang mit einem Ausgang des zweiten logischen Gatters (130) verbunden ist, umfasst.
7. Schaltungsanordnung nach Anspruch 6, wobei der Komparatorausgang (67) über einen weiteren Inverter (70) mit der invertierten Bitleitung (124) gekoppelt ist.
8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, wobei die Schwellwerte des Komparators (420) vorgebbare Schwellwerte sind.
9. Schaltungsanordnung nach einem der Ansprüche 1 bis 8, wobei die nicht-flüchtige Speicherzelle (98) und die flüchtige Speicherzelle (97) durch eine gemeinsame Logikschaltung (200) ansteuerbar sind.
10. Verwendung der Schaltungsanordnung nach einem der Ansprüche 1 bis 9 zur dauerhaften Speicherung von Informationen, insbesondere einer Seriennummer, einer Halbleiterkörpernummer oder einer Trimmeinstellung einer analogen Schaltung auf einem Halbleiterkörper, der die Schaltungsanordnung umfasst.
11. Verfahren zum Betrieb einer Schaltungsanordnung, umfassend ein Speicherzellenfeld (2), mit dem Schritt, dass eine Information einer nicht-flüchtigen Speicherzelle (98) in eine flüchtige Speicherzelle (97) in einem Ausleseschritt transferiert wird, wobei die nicht-flüchtige Speicherzelle (97) und die flüchtige Speicherzelle (98) von einem Speicherzellenfeld (2) umfasst sind, ein Messsignal (S8) in Abhängigkeit eines Parameters der nicht-flüchtigen Speicherzelle (98) bereitgestellt wird, ein Bitsignal (Sl) von einem Komparator (420) in Abhängigkeit eines wahlweisen Vergleichs des Messsignals (S8) mit einem von mehreren Schwellwerten des Komparators (420) bereitgestellt wird und das Bitsignal (Sl) der flüchtigen Speicherzelle (97) zugeleitet wird.
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