DE60311117T2

DE60311117T2 - Verfahren und schaltkreise zum identifizieren schwacher bit in einem mram

Info

Publication number: DE60311117T2
Application number: DE60311117T
Authority: DE
Inventors: J. Joseph Austin NAHAS; W. Thomas Austin ANDRE; J. Bradley Austin GARNI
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2002-09-26
Filing date: 2003-07-22
Publication date: 2007-08-16
Anticipated expiration: 2023-07-23
Also published as: CN100416706C; DE60311117D1; CN1685445A; AU2003252100A1; KR20050057585A; EP1547094B1; JP4322809B2; KR100985400B1; US6538940B1; EP1547094A1; JP2006500725A; WO2004029987A1; TWI299870B; TW200423140A

Description

Gebiet der Erfindung
Diese Erfindung bezieht sich allgemein auf Halbleiterschaltungen und insbesondere auf Halbleiterspeicherschaltungen.
Hintergrund der Erfindung
Eine Form von Halbleiterspeicher, die zumindest zwei verschiedene Widerstandszustände aufweist, ist der Magnetoresistive Random Access Memory (im Nachfolgenden als "MRAM" bezeichnet). Ein entscheidender Faktor beim Lesen einer MRAM-Zelle ist der Widerstand des Tunnelübergangs in der MRAM-Zelle. Wenn in einem Speicherarray eine große Anzahl von Zellen vorhanden ist, gibt es auf Grund von Abweichungen beim Produktionsvorgang eine Verteilung von Widerstandswerten. Falls der Widerstand des Tunnelübergangs zu hoch ist, sieht ein Bit in dem niedrigen Widerstandszustand aus, als befinde es sich in dem hohen Widerstandszustand. Falls hingegen der Widerstand des Tunnelübergangs zu niedrig ist, sieht ein Bit in dem hohen Widerstandszustand aus, als befinde es sich in dem niedrigen Widerstandszustand. Tritt ein solcher Fehler immer wieder auf, wird das Problem durch gewöhnliches Testen des Speichers erkannt. Falls sich der Widerstandswert eines Bits allerdings an der Grenze befindet, dann wird das Bit, das als ein schwaches Bit bezeichnet wird, auf Grund von Rauschen während des Testens manchmal richtig gelesen und manchmal falsch gelesen. Diese Schwankung kann bei Speichern, die ein Testen während der Produktion bestehen, bei Verwendung in einem System aber überraschend versagen, zu einem Problem führen.
Da in der Speicherliteratur die Existenz schwacher Bits gründlich belegt ist, sind bislang zahlreiche Testverfahren für DRAMs [Dynamic Random Access Memory/dynamisches RAM], SRAMs [Static Random Access Memory/statisches RAM] und Flash-Speicher vorgeschlagen worden. Ein Beispiel für eine Testmethode für ein DRAM ist das U.S.-Patent 4,468,759 mit dem Titel "Testing Method and Apparatus for DRAM" von Roger Kung et al. Kung offenbart die Anpassung einer gespeicherten Spannung auf einer Dummy-DRAM-Zelle, die als eine Lesereferenz verwendet wird, um schwache Bits zu detektieren. Die Spannung wird für Einsen erhöht und für Nullen reduziert. Im Gegensatz dazu speichern MRAMs an Stelle einer Spannung einen magnetischen Zustand. Das U.S.-Patent 5,537,358 mit dem Titel "Flash Memory having Adaptive Memory and Method" von Fong verwendet Spannungsunterschiede bei Referenzbits, um schwache Bits zu kompensieren. Um ein weiteres Beispiel für ein Speichertestverfahren zum Identifizieren schwacher Bits handelt es sich bei dem U.S.-Patent 6,105,152 mit dem Titel "Devices and Method für Testing Cell Margin of Memory Devices" von Kevin Duesman et al. In diesem Beispiel werden während des Testens zumindest entweder die Startzeit, die Dauer oder die Spannungspegel der Zeitsteuerungssignale variiert, so dass sie außerhalb spezifizierter Bereiche liegt/liegen, was dazu führt, dass Grenzspeicherzellen versagen. Dieses Verfahren steuert oder offenbart nicht direkt, an welchen Punkt ein Versagen eines schwachen Bits stattfindet. Die US-A-5 731 733, auf der der Oberbegriff der Ansprüche 1, 9 basiert, offenbart ein Verfahren zum Testen eines Speichers, der zumindest zwei Widerstandszustände aufweist.
Zusammenfassung der Erfindung
Es werden ein Speicher und ein Verfahren gemäß den angehängten Ansprüchen beschrieben.
Kurze Beschreibung der Zeichnungen
Die vorliegende Erfindung wird als Beispiel beschrieben und ist nicht auf die Begleitfiguren, in denen ähnliche Verweiszeichen ähnliche Elemente anzeigen, beschränkt.
1 stellt in schematischer Form einen Teil eines Speichers mit Schaltschema zum Identifizieren schwacher Bits dar;
2 stellt in Flussdiagrammform ein Verfahren zum Identifizieren schwacher Bits in einem Speicher gemäß der vorliegenden Erfindung dar;
3 stellt in schematischer Form eine weitere Ausführungsform eines Teils eines Speichers mit Schaltschema zum Identifizieren schwacher Bits dar;
4 stellt in schematischer Form eine weitere Ausführungsform des Speichers von 1 dar;
5 stellt in schematischer Form eine weitere Ausführungsform des Speichers von 3 dar; und
6 stellt in schematischer Form eine weitere Ausführungsform der Referenzschaltung, die in 1, 3, 4 und 5 verwendet wird, dar.
Es versteht sich für den ausgebildeten Fachmann, dass Elemente in den Figuren der Einfachheit und Klarheit halber dargestellt werden und nicht unbedingt maßstabgetreu gezeichnet worden sind. Die Maße einiger der Elemente in den Figuren können zum Beispiel bezüglich anderer Elemente übertrieben dargestellt sein, um das Verständnis für die Ausführungsformen der vorliegenden Erfindung verbessern zu helfen.
Ausführliche Beschreibung
1 stellt einen Speicher 10 mit Schaltschema zum Identifizieren schwacher Bits dar. Bei dem Speicher 10 handelt es sich um einen Speicher mit einer Mehrzahl von Zellen, von denen jede zumindest zwei verschiedene Widerstandszustände aufweist. Eine Speicherreferenzschaltung 12, die einen Widerstand R_R aufweist, wird in Kombination mit einer zu testenden Speicherbitzelle 14, die einen Widerstand R_B aufweist, verwendet. Ein erster Anschluss der Speicherbitzelle 14 ist, wie durch Punkte angezeigt wird, mit einem ersten Referenzspannungsanschluss gekoppelt, um eine Spannung V_SS zu empfangen. Ein zweiter Anschluss der Speicherbitzelle 14 ist, wie durch Punkte angezeigt wird, mit einer ersten Stromelektrode in Form einer Source eines N-Kanal Transistors 16 gekoppelt. Alle Punkte, die den hier dargestellten Speicherzellen zugeordnet sind, zeigen an, dass Spalten- und Zeilenauswahlschaltungseinrichtungen (nicht dargestellt) verwendet werden, um die Speicherzelle zwischen V_SS und einen Leseverstärker, der aus einem N-Kanal Transistor 16, einem P-Kanal Transistor 20, einem P-Kanal Transistor 22 und einem N-Kanal Transistor 26 gebildet ist, zu koppeln. Der Transistor 16 weist eine zweite Stromelektrode in Form eines Drain, mit einem Drain des Transistors 20 gekoppelt, auf. Der Transistor 20 weist eine Source auf, die mit einem Energieversorgungsspannungsanschluss gekoppelt ist, um eine Spannung V_DD zu empfangen. Ein Gate des Transistors 20 ist an einem Knoten 24, der ein Signal Reference Out zur Verfügung stellt, bei dem es sich um ein Referenzausgangssignal handelt, mit einem Gate des Transistors 22 gekoppelt. Eine Source des Transistors 22 ist mit dem V_DD-Anschluss gekoppelt. Ein Drain des Transistors 22 ist mit einem Drain des Transistors 26 und mit dem Gate des Transistors 22 gekoppelt. Ein Gate des Transistors 26 ist mit einem Knoten 31 in einer Referenzschaltung 13 gekoppelt, um eine erste Referenzspannung, V_REF1, zu empfangen. Eine Source des Transistors 26 ist mit einem ersten Anschluss einer Referenzspeicherzelle 28, die einen Widerstand R_R aufweist, gekoppelt. Ein zweiter Anschluss der Referenzspeicherzelle 28 ist mit dem Spannungsanschluss V_SS gekoppelt. Eine Steuerelektrode in Form eines Gates des Transistors 16 ist an einem Knoten 30 mit einem Referenzsignal einer Referenzselektionsschaltung 18 der Referenz schaltung 13 gekoppelt. Ein erster Eingang der Referenzselektionsschaltung 18 empfängt eine erste Referenzspannung, V_REF1, und ein zweiter Eingang der Referenzselektionsschaltung 18 empfängt eine zweite Referenzspannung, V_REF2. Ein Steuereingang der Referenzselektionsschaltung 18 empfängt ein TEST CONTROL-Signal. Das TEST CONTROL-Signal kann vorzugsweise einen ersten Wert oder einen zweiten Wert annehmen, um die Referenzspannungen V_REF1 und V_REF2 entsprechend zu selektieren.
Bei einer üblichen Betriebsweise ist das TEST CONTROL-Signal gesetzt, so dass der Spannungseingang V_REF1 an den Knoten 30 angelegt wird. Auf diese Weise wird an die Gates der Transistoren 16 und 26 dieselbe Spannung angelegt. Nehmen wir an, dass die Transistoren 16 und 26 physikalisch gleich groß sind, mit großen Gate-Breite/Längeverhältnissen, so dass die Gate/Sourcespannung durch die Schwellenspannung der Transistoren 16 und 26 approximiert werden kann. Auf diese Weise weisen der Bitwiderstand R_B und der Referenzwiderstand R_R in etwa dieselbe Spannung über ihre Anschlüsse auf. Der Bitwiderstand R_B weist einen niedrigen Widerstandszustand und einen hohen Widerstandszustand auf. Der Referenzwiderstand R_R weist einen Widerstand auf halbem Wege zwischen dem hohen Widerstandszustand und dem niedrigen Widerstandszustand von R_B auf. Die Spannung über R_R erzeugt einen Strom, I_R, der durch den Transistor 26 und zu dem Knoten 24 und durch den Transistor 22 fließt. Der durch den Transistor 22 geleitete Strom I_R bestimmt die Spannung an dem Gate und dem Drain des Transistors 22 als Ergebnis dessen, dass der Transistor 22 als Diode geschaltet ist. Der Transistor 20 ist gekoppelt, um den durch den Transistor 22 geleiteten Strom I_R zu spiegeln.
Nehmen wir an, dass sich der Bitwiderstand R_B in dem niedrigen Widerstandszustand befindet. Der Bitstrom I_B durch die Speicherzelle 14 und den Transistor 16 ist dann größer als der Strom durch die Referenzzelle 28, I_R. Das Endergebnis ist, dass die Spannung an BIT OUT niedriger als die Spannung an REFERENCE OUT ist, was einen niedrigen Widerstandszustand anzeigt.
Nehmen wir desgleichen an, dass sich der Bitwiderstand R_B in dem hohen Widerstandszustand befindet. Der Bitstrom I_B durch die Speicherzelle 14 und den Transistor 16 ist dann kleiner als der Strom durch die Referenzzelle 28, I_R. Das Endergebnis ist, dass die Spannung an BIT OUT höher als die Spannung an REFERENCE OUT ist, was einen hohen Widerstandszustand anzeigt.
Auf Grund einer Prozessungleichheit variiert der Bitwiderstand. Einige Bits in dem niedrigen Zustand können einen Widerstandswert aufweisen, der etwas kleiner als oder gleich dem Referenzwert ist, und ein Standardtesten bestehen. Desgleichen können andere Bits in dem hohen Zustand einen Widerstand nahe dem oder etwas größer als der Referenzwiderstand aufweisen und somit eine Standardprüfung gerade noch bestehen. Um diese schwachen Bits zu überprüfen, aktiviert das TEST CONTROL-Signal einen Testmodus, so dass die Referenzselektionsschaltung 18 den Knoten 30 mit V_REF2 versorgt. Ein geeigneter Wert von V_REF2 führt dazu, dass schwache Bits versagen. Die Speicherzelle 14 kann einen niedrigen Zustandswiderstandswert nahe dem Referenzwiderstandswert aufweisen, so dass I_B nur etwas mehr als I_R beträgt. Wird ein Wert von V_REF2 kleiner als V_REF1 angelegt, wird I_B reduziert; somit ist I_B für ein schwaches Bit kleiner als I_R und das schwache Bit fällt durch. Ähnlich kann die Speicherzelle 14 einen hohen Zustandswiderstandswert nahe dem Referenzwiderstandswert aufweisen, so dass I_B nur etwas größer als I_R ist. Wird ein Wert von V_REF2 größer als V_REF1 angelegt, wird I_B erhöht; somit ist I_B für ein schwaches Bit größer als I_R und das schwache Bit fällt durch.
In 2 wird ein Flussdiagramm für den oben beschriebenen Testmodus dargestellt. Nach einem Startschritt 40 wird in einem Schritt 42 ein niedriger Zustandswert auf das Testbit R_B geschrieben. Das Testbit R_B wird in einem Schritt 44 getestet, indem eine vorbestimmte Testreferenzspannung von V_REF2 selektiert wird, die im Wert kleiner als V_REF1 ist. Falls es sich bei dem Signal BIT OUT um einen logischen High-Pegel handelt, weist die Speicherzelle 14 keinen Bitwiderstand von ausreichendem Wert zum zuverlässigen Lesen eines niedrigen Werts auf, wie in einem Schritt 46 bestimmt und in einem Schritt 48, wo das Bit durchfällt, angezeigt wird. Falls es sich bei dem Signal BIT OUT, das an dem Drain des Transistors 20 zur Verfügung gestellt wird, um einen logischen Low-Pegel handelt, weist die Speicherzelle 14 einen Bitwiderstand von ausreichendem Wert zum zuverlässigen Lesen eines niedrigen Werts wie in Schritt 46 bestimmt auf. Vorausgesetzt, dass das Bit noch nicht durchgefallen ist, wird in einem Schritt 50 ein hoher Zustandswert auf das Testbit R_B geschrieben. In einem Schritt 52 wird das Testbit R_B getestet, indem eine vorbestimmte Testreferenzspannung von V_REF2 selektiert wird, die im Wert größer als V_REF1 ist. Falls es sich bei dem Signal BIT OUT um einen logischen Low-Pegel handelt, weist die Speicherzelle 14 keinen Bitwiderstand von ausreichendem wert zum zuverlässigen Lesen eines hohen Werts auf, wie in einem Schritt 54 bestimmt und in einem Schritt 48, wo das Bit durchfällt, angezeigt wird. Falls es sich bei dem Signal BIT OUT, das an dem Drain des Transistors 20 zur Verfügung gestellt wird, um einen logischen High-Pegel handelt, weist die Speicherzelle 14 einen Bitwiderstand von ausreichendem Wert zum zuverlässigen Lesen eines hohen Werts auf. In einem Schritt 56 wird das Bit durchgelassen. Gegebenenfalls kann der Test für weitere Speicherzellen wiederholt werden.
Es sollte beachtet werden, dass in den Schritten 44 und 46 bestimmt werden kann, den Test unter Verwendung verschiedener Werte für V_REF1 und V_REF2 zu wiederholen. Auf diese Weise kann eine Abtastoperation ausgeführt werden, um exakt zu ermitteln, wie nah sich der Speicherzellenwert an einem Grenzwiderstand befindet. In ähnlicher Weise können die Schritte 52 und 54 unter Verwendung verschiedener Werte für V_REF1 und V_REF2 wiederholt werden.
In 3 wird ein weiterer Speicher, ein Speicher 60, dargestellt, der ein unterschiedliches Schema für den Leseverstärker aufweist, wobei an Stelle eines gemeinsamen Gates ein gemeinsamer Strom verwendet wird, um für den Leseverstärker ein Vorspannen auszuführen. Ein P-Kanal Transistor 64 weist eine mit einem Spannungsanschluss V_DD gekoppelte Source und ein Gate, das an einem Knoten 62 mit einem Ausgang einer Referenzselektionsschaltung 80 einer Referenzschaltung 77 gekoppelt ist, auf. Ein Drain des Transistors 64 stellt ein Signal BIT OUT zur Verfügung und ist mit einem Drain eines N-Kanal Transistors 68 gekoppelt. Eine Source des Transistors 68 ist mit einem ersten Anschluss einer Speicherzelle 72, die einen Bitwiderstand von R_B aufweist, gekoppelt. Wie zuvor erwähnt wird, kann die Source des Transistors 68 direkt mit der Speicherzelle 72 gekoppelt sein oder kann über eine Spaltenauswahl- und/oder Zei- lenauswahlschaltungseinrichtung gekoppelt sein. Ähnlich kann ein zweiter Anschluss der Speicherzelle 72 mit einem Versorgungsspannungsanschluss gekoppelt sein, um V_SS zu empfangen, oder kann über eine Spaltenauswahl- und/oder Zeilenauswahlschaltungseinrichtung gekoppelt sein. Ein P-Kanal Transistor 66 weist eine Source auf, die mit einem Anschluss gekoppelt ist, um V_DD zu empfangen. Ein Gate des Transistors 66 ist mit einem Knoten 63 in der Referenzschaltung 77 und mit einer ersten Referenzspannung V_REF1 gekoppelt, und ein Drain des Transistors 66 stellt das Signal REFERENCE OUT zur Verfügung und ist sowohl mit einem Gate als auch einem Drain des als Diode geschalteten N-Kanal Transistors 70 gekoppelt. Das Gate des Transistors 70 ist an einem Knoten 78 mit einem Gate des Transistors 68 gekoppelt. Eine Source des Transistors 70 ist mit einem ersten Anschluss einer Referenzspeicherzelle 74, die einen Referenzwiderstandswert von R_R aufweist, gekoppelt. Durch den Transistor 66, den Transistor 70 und die Referenzspeicherzelle 74 wird eine Speicherreferenzschaltung 76 gebildet. Ein zweiter Anschluss der Referenzspeicherzelle 74 ist mit dem Anschluss gekoppelt, um die Versorgungsspannung V_SS zu empfangen. Der erste Anschluss und der zweite Anschluss der Referenzspeicherzelle 74 können direkt mit dem Transistor 70 beziehungsweise dem Versorgungsspannungsanschluss V_SS gekoppelt sein oder können über eine Spaltenauswahl- und/oder Zeilenauswahlschaltungseinrichtung (nicht dargestellt) gekoppelt sein. Ein erster Eingang der Referenzselektionsschaltung 80 ist mit dem Signal V_REF1 gekoppelt und ein zweiter Eingang der Referenzselektionsschaltung 80 ist mit einem Signal V_REF2 gekoppelt.
In Betrieb spannt V_REF1 den Transistor 66 mit einer bekannten Spannung vor, um einen Referenzstrom I_R1 durch den Transistor 66 zu erzeugen. Der Strom I_R1 spannt darüber hinaus den als Diode geschalteten Transistor 70 vor, wobei an dem Knoten 78 eine Spannung erzeugt wird. Der Strom I_R1 setzt sich durch den Transistor 70 zu der Referenzspeicherzelle 74 fort. Nehmen wir an, dass die Transistoren 68 und 70 physikalisch gleich groß sind, mit großen Gate-Breite/Längeverhältnissen, so dass die Gate/Sourcespannung durch die Schwellenspannung der Transistoren 68 und 70 approximiert werden kann. Die Spannung über die Referenzspeicherzelle 74 und die Bitzelle 72 ist in etwa die gleiche. Der Bitzellenwiderstand R_B erzeugt einen Strom I_B. Bei normalem Betrieb bewirkt das Signal TEST CONTROL, dass V_REF1 an den Knoten 62 angelegt wird. Der Transistor 64 ist so ausgelegt, dass er dem Transistor 66 entspricht, so dass der Strom I_R2 in diesem Fall derselbe wie der Strom I_R1 ist. Falls sich der Bitwiderstand R_B in dem niedrigen Zustand befindet, so dass der Widerstand R_B kleiner als der Widerstand R_R ist, dann ist der Strom I_B größer als I_R1. Die Spannung an BIT OUT ist kleiner als die Spannung des Signals REFERENCE OUT. Falls sich andrerseits der Bitwiderstand R_B in dem hohen Zustand befindet, so dass der Widerstand R_B größer ist als der Widerstand R_R, dann ist der Strom I_B kleiner als I_R1. Die Spannung an BIT OUT ist größer als die Spannung des Signals REFERENCE OUT.
Der Bitwiderstand variiert auf Grund von Prozessungleichheit. Einige Bits in dem niedrigen Zustand können einen Widerstandswert aufweisen, der etwas kleiner als oder gleich dem Referenzwert ist und ein Standardtesten besteht. Desgleichen können andere Bits in dem hohen Zustand einen Widerstand nahe dem oder etwas größer als der Referenzwiderstand aufweisen und folglich eine Standardprüfung gerade noch bestehen. Um diese schwachen Bits zu überprüfen, aktiviert das TEST CONTROL-Signal einen Testmodus, so dass die Referenzselektionsschaltung 80 dem Knoten 62 V_REF2 zur Verfügung stellt. Ein geeigneter Wert von V_REF2 führt dazu, dass schwache Bits versagen. Die Speicherzelle 72 kann einen niedrigen Zustandswiderstandswert nahe dem Referenzwiderstandswert aufweisen, so dass I_B nur etwas mehr als I_R2 beträgt. Wird ein Wert von V_REF2 kleiner als V_REF1 angelegt, wird I_R2 erhöht, somit ist I_B für ein schwaches Bit kleiner als I_R2 und das schwache Bit fällt durch. Ähnlich kann die Speicherzelle 72 einen hohen Zustandswiderstandswert nahe dem Referenzwiderstandswert aufweisen, so dass I_B nur etwas kleiner ist als I_R2. Ein Anlegen eines Werts von V_REF2 größer als V_REF1 reduziert I_R2, somit ist I_B für ein schwaches Bit größer als I_R2 und das schwache Bit fällt durch.
In 4 wird eine weitere Form des Speichers 10 von 1 dargestellt. Elemente, die zwischen 4 und 1 gemein sind, wurden daher zu Vergleichszwecken ähnlich nummeriert. Eine Speicherreferenzschaltung 81 weist einen P-Kanal Transistor 82 auf, der eine Source, die mit einem Anschluss gekoppelt ist, um eine Versorgungsspannung V_DD zu empfangen, aufweist. Ein Gate des Transistors 82 ist mit einem Drain davon gekoppelt und ist mit einem Gate des Transistors 20 und mit einem Gate eines P-Kanal Transistors 84 gekoppelt. Eine Source des Transistors 84 ist mit dem Anschluss gekoppelt, um die Versorgungsspannung V_DD zu empfangen. Der Drain des Transistors 82 ist mit einem Drain eines N-Kanal Transistors 88 gekoppelt. Die erste Referenzspannung, V_REF1, und ein Knoten 31 der Referenzschaltung 13 ist mit einem Gate des Transistors 88 und mit einem Gate eines N-Kanal Transistors 92, die miteinander gekoppelt sind, gekoppelt. Ein Drain des Transistors 84 ist mit einem Referenzausgangsanschluss, REFERENCE OUT, und mit einem Drain eines Transistors 92 gekoppelt. Jeder der Transistoren 88 und 92 hat seine Source zusammengekoppelt. Die Source des Transistors 88 ist mit einem ersten Anschluss einer hohen Referenzspeicherzelle 90, die einen Widerstand R_H aufweist, gekoppelt. Ein zweiter Anschluss der Referenzspeicherzelle 90 ist mit dem Spannungsanschluss V_SS gekoppelt. Eine Source des Transistors 92 ist mit einem ersten Anschluss einer niedrigen Referenzspeicherzelle 94, die einen Widerstand R_L aufweist, gekoppelt. Ein zweiter Anschluss der Referenzspeicherzelle 94 ist mit dem Versorgungsspannungsanschluss V_SS gekoppelt. Die Speicherzellen 90 und 94 sind, wie durch die punktierten Linien angegeben wird, durch eine Spaltenauswahl- und Zeilenauswahlschaltungseinrichtung (nicht dargestellt) zwischen den Versorgungsspannungsanschluss V_SS und die Transistoren 88 beziehungsweise 92 gekoppelt. Jedes übrige Schaltschema des Speichers von 4 ist wie vorher für 1 beschrieben gekoppelt und weist die gleiche Elementnummerierung auf.
In Betrieb führt die Speicherreferenzschaltung 81 eine gleiche Funktion wie die Speicherreferenzzelle 12 von 1 aus. In einer normalen Betriebsweise wird das Signal TEST CONTROL gesetzt, so dass der Spannungseingang V_REF1 an den Knoten 30 angelegt wird. Somit wird an die Gates der Transistoren 16, 88 und 92 die gleiche Spannung angelegt. Nehmen wir an, dass die Transistoren 16, 88 und 92 physikalisch gleich groß sind, mit großen Gate-Breite/Längeverhältnissen, so dass die Gate/Sourcespannung durch die Schwellenspannung der Transistoren 16, 88 und 92 approximiert werden kann. Auf diese Weise weisen der Bitwiderstand R_B und die Referenzwiderstände R_H und R_L in etwa dieselbe Spannung über ihre Anschlüsse auf. Der Bitwiderstand R_B weist einen niedrigen Widerstandszustand und einen hohen Widerstandszustand auf. Der Referenzwiderstand R_L ist so gebildet, dass er dem niedrigen Widerstandszustand von R_B entspricht, und der Referenzwiderstand R_H ist so gebildet, dass er dem hohen Widerstandszustand von R_B entspricht. Die Spannung über die Parallelkombination aus R_L und R_H erzeugt einen Strom 2I_R. Der Strom I_R fließt durch jeden der Transistoren 88 und 92. Der durch den Transistor 82 geleitete Strom I_R bestimmt die Spannung an dem Gate und dem Drain des Transistors 82 als Ergebnis dessen, dass der Transistor 82 als Diode geschaltet ist. Die Transistoren 20 und 84 sind gekoppelt, um den durch den Transistor 82 geleiteten Strom I_R wiederzugeben.
Nehmen wir an, dass sich der Bitwiderstand R_B in dem niedrigen Widerstandszustand befindet. Der Bitstrom I_B durch die Speicherzelle 14 und den Transistor 16 ist dann größer als der Referenzstrom I_R. Das Endergebnis ist, dass die Spannung an BIT OUT niedriger als die Spannung an REFERENCE OUT ist, was einen niedrigen Widerstandszustand anzeigt.
Nehmen wir desgleichen an, dass sich der Bitwiderstand R_B in dem hohen Widerstandszustand befindet. Der Bitstrom I_B durch die Speicherzelle 14 und den Transistor 16 ist dann kleiner als der Referenzstrom I_R durch die Referenzzelle 28. Das Endergebnis ist, dass die Spannung an BIT OUT höher als die Spannung an REFERENCE OUT ist, was einen hohen Widerstandszustand anzeigt.
Auf Grund von Prozessungleichheit variiert der Bitwiderstand. Einige Bits in dem niedrigen Zustand können einen Widerstandswert aufweisen, der etwas kleiner als oder gleich dem Referenzwert ist, und eine Standardprüfung bestehen. Desgleichen können andere Bits in dem hohen Zustand einen Widerstand nahe dem oder etwas größer als der Referenzwiderstand aufweisen und somit einen Standardtest gerade noch bestehen. Um diese schwachen Bits zu überprüfen, aktiviert das TEST CONTROL-Signal einen Testmodus, so dass die Referenzselektionsschaltung 18 dem Knoten 30 V_REF2 zur Verfügung stellt. Ein geeigneter Wert von V_REF2 führt dazu, dass schwache Bits versagen. Die Speicherzelle 14 kann einen niedrigen Zustandswiderstandswert nahe dem Referenzwiderstandswert aufweisen, so dass I_B nur etwas mehr als I_R beträgt. Wenn man einen Wert von V_REF2 kleiner als V_REF1 anlegt, wird I_B reduziert, folglich ist I_B für ein schwaches Bit kleiner als I_R und das schwache Bit fällt durch. Ähnlich kann die Speicherzelle 14 einen hohen Zustandswiderstandswert nahe dem Referenzwiderstandswert aufweisen, so dass I_B nur etwas größer als I_R ist. Wenn ein Wert von V_REF2 größer als V_REF1 angelegt wird, wird I_B erhöht, somit ist I_B für ein schwaches Bit größer als I_R und das schwache Bit fällt durch.
In 5 wird eine noch weitere Form des Speichers 60 von 3 dargestellt. Elemente, die zwischen 5 und 3 gemein sind, sind deshalb zu Vergleichszwecken ähnlich nummeriert worden. Eine Speicherreferenzschaltung 100 weist einen P-Kanal Transistor 102 mit einer Source, die mit einem Energieversorgungsspannungsanschluss gekoppelt ist, um eine Versorgungsspannung V_DD zu empfangen, auf. Ein Gate des Transistors 102 ist mit einem Knoten 63 einer Re ferenzschaltung 77 und mit einer ersten Referenzspannung V_REF1 und mit einem ersten Eingang der Referenzselektionsschaltung 80 gekoppelt. Ein Drain des Transistors 102 ist an einem Knoten 105 mit einem Drain eines N-Kanal Transistors 106 gekoppelt. Ein Gate des Transistors 106 ist an dem Knoten 105 mit dem Gate des Transistors 68 und mit dem Drain des Transistors 106 gekoppelt. Eine Source des Transistors 106 ist mit einem ersten Anschluss einer Referenzspeicherzelle 112, die einen hohen Widerstandswert R_H aufweist, gekoppelt. Die Verbindung kann entweder direkt erfolgen oder über entweder eine Spaltenauswahlschalteinrichtung oder eine Zeilenauswahlschalteinrichtung oder beide (nicht dargestellt) gekoppelt sein. Ein zweiter Anschluss der Referenzspeicherzelle 112 ist entweder über eine Spaltenauswahlschalteinrichtung oder eine Zeilenauswahlschalteinrichtung oder beide (nicht dargestellt) gekoppelt oder ist direkt mit einem Referenzspannungsanschluss gekoppelt, um eine Spannung V_SS zu empfangen. Eine Source eines P-Kanal Transistors 104 ist mit dem Energieversorgungsspannungsanschluss gekoppelt, um V_DD zu empfangen. Ein Gate des Transistors 104 ist mit dem Gate des Transistors 102 ebenso wie mit der ersten Referenzspannung, V_REF1, gekoppelt. Ein Drain des Transistors 104 stellt ein Signal REFERENCE OUT zur Verfügung und ist mit einem Drain eines N-Kanal Transistors 108 gekoppelt. Ein Gate des Transistors 108 ist mit dem Knoten 105 gekoppelt und eine Source des Transistors 108 ist an einem Knoten 110 mit der Source des Transistors 106 gekoppelt. Die Source des Transistors 108 ist auch mit einem ersten Anschluss einer Referenzspeicherzelle 114, die einen niedrigen Widerstandswert R_L aufweist, gekoppelt. Die Verbindung kann entweder direkt erfolgen oder über entweder eine Spaltenauswahlschalteinrichtung oder eine Zeilenauswahlschalteinrichtung oder beide (nicht dargestellt) gekoppelt sein. Ein zweiter Anschluss der Referenzspeicherzelle 114 ist entweder über eine Spaltenauswahlschalteinrichtung oder eine Zeilenauswahlschalteinrichtung oder beide (nicht dargestellt) gekoppelt oder ist direkt mit dem Referenzspannungsanschluss gekoppelt, um die Spannung V_SS zu empfangen.
In Betrieb spannt V_REF1 die Transistoren 102 und 104 mit einer bekannten Spannung vor, um durch die Transistoren 102 und 104 gleiche Referenzströme I_R1 entsprechend zu erzeugen. Der Strom I_R1 spannt darüber hinaus den als Diode geschalteten Transistor 106 vor, wobei eine Spannung an dem Knoten 105 erzeugt wird. Der Strom I_R1 verläuft entsprechend durch die Transistoren 106 und 108 zu den Referenzspeicherzellen 112 und 114. Nehmen wir an, dass die Transistoren 68, 106 und 108 physikalisch gleich groß sind, mit großen Gate-Breite/Längeverhältnissen, so dass die Gate/Sourcespannung durch die Schwellenspannung der Transistoren 68, 106 und 108 approximiert werden kann. Die Spannungen über die Referenzspeicherzellen 112 und 114 und die Bitzelle 72 sind in etwa gleich. Der Bitzellenwiderstand R_B erzeugt einen Strom I_B. Bei normalem Betrieb führt das Signal TEST CONTROL dazu, dass V_REF1 an den Knoten 62 angelegt wird. Der Transistor 64 ist so ausgelegt, dass er den Transistoren 102 und 104 entspricht, so dass in diesem Fall der Strom I_R2 der gleiche wie der Strom I_R1 ist. Falls sich der Bitwiderstand R_B in dem niedrigen Zustand befindet, so dass der Widerstand R_B kleiner als das Mittel der Widerstände R_H und R_L ist, dann ist der Strom I_B größer als I_R1. Die Spannung an BIT OUT ist kleiner als die Spannung des Signals REFERENCE OUT. Falls sich andrerseits der Bitwiderstand R_B in dem hohen Zustand befindet, so dass der Widerstand R_B größer als das Mittel der Widerstände R_H und R_L ist, dann ist der Strom I_B kleiner als I_R1. Die Spannung an BIT OUT ist größer als die Spannung des Signals REFERENCE OUT.
Auf Grund von Prozessungleichheit variiert der Bitwiderstand. Einige Bits in dem niedrigen Zustand können einen Widerstandswert aufweisen, der etwas kleiner als oder gleich dem Referenzwert ist, und eine Standardprüfung bestehen. Desgleichen können andere Bits in dem hohen Zustand einen widerstand nahe dem oder etwas größer als der Referenzwiderstand aufweisen und eine Standardprüfung folglich gerade noch bestehen. Um diese schwachen Bits zu überprüfen, aktiviert das Signal TEST CONTROL einen Testmodus, so dass die Referenzselektionsschaltung 80 dem Knoten 62 V_REF2 zur Verfügung stellt. Ein geeigneter Wert von V_REF2 führt dazu, dass schwache Bits versagen. Die Speicherzelle 72 kann einen niedrigen Zustandswiderstandswert nahe dem Referenzwiderstandswert aufweisen, so dass I_B nur etwas mehr als I_R beträgt. Wird ein Wert von V_REF2 kleiner als V_REF1 angelegt, erhöht sich I_R2 und somit ist I_B für das schwache Bit kleiner als I_R2 und das schwache Bit fällt durch. Desgleichen kann die Speicherzelle 72 einen hohen Zustandswiderstandswert nahe dem Referenzwiderstandswert aufweisen, so dass I_B nur etwas kleiner ist als I_R. Wird ein Wert von V_REF2 größer als V_REF1 angelegt, wird I_R2 reduziert und folglich ist I_B für das schwache Bit größer als I_R2 und das schwache Bit fällt durch.
In 6 wird eine alternative Form der Referenzschaltungen 13 und 77 der 1, 3, 4 und 5, als Referenzschaltung 13' oder 77' bezeichnet, dargestellt. Anstatt diese Alternative für jede der 1, 3, 4 und 5 zu wiederholen, wird aus Gründen der Zweckmäßigkeit eine einzige Figur dargestellt. Deshalb sind alternierende Hinweiszahlen vorhanden. Die erste Referenzspannung, V_REF1, ist mit einem ersten Eingang der Referenzselektionsschaltung 18, 80 gekoppelt. Die zweite Referenzspannung, V_REF2, ist mit einem zweiten Eingang der Referenzselektionsschaltung 18, 80 und mit einem Knoten 30, 62 gekoppelt. Der Ausgang der Referenzselektionsschaltung 18, 80 ist mit einem Knoten 31, 63 gekoppelt. Ein Teststeuersignal, TEST CONTROL, ist mit einem Steueranschluss der Referenzselektionsschaltung 18, 80 gekoppelt, um zu steuern, ob durch die Referenzselektionsschaltung 18, 80 der Eingang V_REF1 oder der Eingang V_REF2 an den Knoten 31, 63 angelegt wird.
Anstatt V_REF1 sowohl an den Knoten 31, 63 als auch den Knoten 30, 62 anzulegen, wie es in 1, 3, 4 und 5 der Fall ist, legt diese alternative Form in Betrieb die Referenzspannung V_REF2 in normalem Modus an den Knoten 31, 63 und den Knoten 30, 62 an. In dem Testmodus wird V_REF1 an den Knoten 31, 63 angelegt und V_REF2 wird an den Knoten 30, 62 angelegt, wie es oben beschrieben in 1, 3, 4 und 5 der Fall ist. Wie oben erläutert wird, ist die Funktion in dem Testmodus deshalb betrieblich für jede Ausführungsform dieselbe.
In der Zwischenzeit sollte es sich verstehen, dass ein Speicher, der Zellen mit zumindest zwei verschiedenen Widerstandszuständen aufweist, wie z. B. ein MRAM, und Schaltschemata, die verwendet werden, um schwache Bits, die beim Lesen falsche Werte zur Verfügung stellen könnten, zu identifizieren, zur Verfügung gestellt worden sind. Dadurch, dass in einem Leseverstärker unterschiedliche Refe renzspannungen verwendet werden, kann die Identifizierung durchgeführt werden, ohne dass externe Faktoren, wie z. B. Temperatur und Versorgungsspannungsunterschiede, verwendet werden, und ohne dass die Zeitsteuerungs- und Taktsignale des Speichers modifiziert werden müssen. Das hier beschriebene Verfahren führt in der dargestellten Form dazu, dass der Leseverstärker unter einer Steuerung von Logikschaltungseinrichtungen und eines zweiten Referenzspannung oder -stroms unsymmetrisch bzw. unausgeglichen ist. Folglich ermöglicht das hier zur Verfügung gestellte Speichertestschaltschema eine verbesserte Zuverlässigkeit in Betrieb und minimiert das Vorhandensein von Fehlern unerwünschter schwacher Bits, das durch bislang bekannte Verfahren beispielhaft illustriert wurde. Die Detektion von Grenzwiderstandsbits, die durch die vorliegende Erfindung ermöglicht wird, führt zu einem zuverlässigen Speicher, der keine Fehler auf Grund der Gegenwart schwacher Speicherzellbits verursacht.
Sobald schwache Bits identifiziert worden sind, kann der Speicher durch Verwendung von Speicherredundanz instand gesetzt werden. Abhängig von der Anzahl der identifizierten schwachen Bits kann der Speicher über Redundanz instand gesetzt werden oder der Speicher kann abgelehnt werden, falls nicht ausreichend Redundanz übrig ist.
Es sollte sich wohl verstehen, dass das Referenzspannungsselektionsschaltschema, das hier durch die Referenzselektionsschaltungen 18 und 80 zur Verfügung gestellt wird, entweder als eine Multiplexerschaltung oder dadurch, dass verschiedene logische Schaltungen verwendet werden, um die Funktion zum Bereitstellen einer von zwei Referenzspannun gen von vorbestimmtem Wert als Antwort auf ein Steuersignal zu implementieren, implementiert werden kann.
Da die Vorrichtung, die die vorliegende Erfindung implementiert, zum größten Teil aus elektronischen Komponenten und Schaltungen besteht, die dem Fachmann bekannt sind, werden Schaltungsdetails nur in einem Maße erläutert, wie es, wie oben dargestellt wird, als erforderlich betrachtet wird, um die der vorliegenden Erfindung zu Grunde liegenden Ideen zu verstehen und anzuerkennen und nicht von den Lehren der vorliegenden Erfindung abzulenken oder sie zu verschleiern.
In der vorangehenden Spezifikation ist die Erfindung in Bezug auf spezifische Ausführungsformen beschrieben worden. Es versteht sich allerdings für einen ordentlichen Fachmann, dass verschiedene Modifikationen und Änderungen durchgeführt werden können, ohne dass von dem Umfang der vorliegenden Erfindung wie in den Ansprüchen unten dargelegt abgewichen wird. Zum Beispiel kann die Schaltungsimplementierung des Leseverstärkers, der mit dem hier gelehrten Referenzselektionsschaltschema verwendet wird, variiert werden und in verschiedenen Verfahren funktionieren, um eine Datenabtastung auszuführen. Zwar werden MOSFETs spezifischen Leitfähigkeitstyps dargestellt, doch sollte es sich wohl verstehen, dass Änderungen in dem Leitfähigkeitstyp durch Schalten eines ersten Leitfähigkeitstyps (N-Kanals) zu einem zweiten Leitfähigkeitstyp (P-Kanal) und umgekehrt oder Änderungen in der Art von Transistoren durchgeführt werden können, um die Zusammenschaltungsstrukturen zu implementieren. Es können Speicher verwendet werden, die mit verschiedenen MRAM-Strukturen implementiert sind. Der Typ von Arbeitsvorgang, der benötigt wird, um den MRAM zu pro grammieren und zu lesen, kann variieren und mit dem hier gelehrten Verfahren verwendet werden. Die Spezifikation und die Figuren sind demgemäß vielmehr in einem veranschaulichenden als einem beschränkenden Sinne zu betrachten, und es ist beabsichtigt, all solche Modifikationen innerhalb des Umfangs der vorliegenden Erfindung zu umfassen.
Vorteile, andere Nutzen und Lösungen für Probleme sind oben mit Bezug auf spezifische Ausführungsformen beschrieben worden. Allerdings sind die Vorteile, Nutzen, Lösungen für Probleme und jegliche(s) Element (Elemente), die dazu führen können, dass irgendein Vorteil, Nutzen oder Lösung auftritt oder deutlicher hervortritt, nicht als ein entscheidendes, erforderliches oder wesentliches Merkmal oder Element irgendeines oder all der Ansprüche auszulegen. Die Begriffe "umfasst", "umfassend", wie sie hier verwendet werden, oder jegliche weitere Variante davon sollen eine nicht ausschließliche Angabe umfassen, so dass ein Prozess, Verfahren, Gegenstand oder eine Vorrichtung, eine Liste von Elementen umfassend, nicht nur diejenigen Elemente umfasst, sondern weitere Elemente, die nicht ausdrücklich aufgeführt oder solch einem Prozess, Verfahren, Gegenstand oder Vorrichtung eigen sind, umfassen kann. Der Begriff "ein", wie er hier verwendet wird, ist als eins oder mehr als eins definiert. Der Begriff "Mehrzahl", wie er hier verwendet wird, ist als zwei oder mehr als zwei definiert. Der Begriff "ein weiterer", wie er hier verwendet wird, ist als zumindest ein zweiter oder mehr definiert. Die Begriffe "enthaltend" und/oder "aufweisend", sind, wie sie hier verwendet werden, als "umfassend" definiert (d. h. freie Ausdrucksweise). Der Begriff "gekoppelt", wie er hier verwen det wird, ist als verbunden – und zwar nicht zwangsläufig direkt und nicht unbedingt mechanisch – definiert.

Claims

Speicher (10), der zumindest zwei Widerstandszustände hat, aufweisend: eine Speicherzelle (14); eine erste Referenzspeicherzelle (28); ein Referenzspannungsselektionsschaltschema (18), das einen ersten Eingang zum Empfangen einer ersten Referenzspannung, einen zweiten Eingang zum Empfangen einer zweiten Referenzspannung, einen dritten Eingang zum Empfangen eines Steuersignals (TEST) und einen Ausgang hat, um entweder die erste Referenzspannung oder die zweite Referenzspannung basierend auf dem Steuersignal zur Verfügung zu stellen; einen ersten Transistor (16) eines ersten Leitfähigkeitstyps, der eine erste Stromelektrode, die mit der Speicherzelle gekoppelt ist, eine zweite Stromelektrode und eine Steuerelektrode aufweist, die mit dem Ausgang des Referenzspannungsselektionsschaltschemas (18) gekoppelt ist, um die eine der ersten Referenzspannung oder der zweiten Referenzspannung zu empfangen; einen zweiten Transistor (20) eines zweiten Leitfähigkeitstyps, der eine erste Stromelektrode, die mit der zweiten Stromelektrode des ersten Transistors gekoppelt ist, eine zweite Stromelektrode, die mit einem ersten Spannungsanschluss gekoppelt ist, und eine Steuerelektrode aufweist; einen dritten Transistor (26) des ersten Leitfähigkeitstyps, der eine erste Stromelektrode, die mit der ersten Referenzspeicherzelle gekoppelt ist, eine Steuerelektrode, die zum Empfangen der ersten Referenzspannung gekoppelt ist, und eine zweite Stromelektrode aufweist; einen vierten Transistor (22) des zweiten Leitfähigkeitstyps, der eine erste Stromelektrode, die mit der zweiten Stromelektrode des dritten Transistors gekoppelt ist, eine Steuerelektrode, die mit der ersten Stromelektrode des vierten Transistors und mit der Steuerelektrode des zweiten Transistors gekoppelt ist, und eine zweite Stromelektrode, die mit dem ersten Spannungsanschluss gekoppelt ist, aufweist, weiterhin dadurch gekennzeichnet, dass das Referenzspannungsselektionsschaltschema (18) selektiv die zweite Referenzspannung modifiziert, um einen modifizierten zweiten Referenzspannungswert zu erzeugen, um die Steuerelektrode des ersten Transistors (16) anzukoppeln.
Speicher nach Anspruch 1, weiterhin aufweisend: eine zweite Referenzspeicherzelle (94); einen fünften Transistor (92) des ersten Leitfähigkeitstyps, der eine erste Stromelektrode, die mit der zweiten Referenzspeicherzelle und mit der ersten Stromelektrode des dritten Transistors gekoppelt ist, eine Steuerelektrode, die mit der Steuerelektrode des dritten Transistors gekoppelt ist, und eine zweite Stromelektrode aufweist; und einen sechsten Transistor (84) des zweiten Leitfähigkeitstyps, der eine erste Stromelektrode, die mit der zwei ten Stromelektrode des fünften Transistors gekoppelt ist, eine Steuerelektrode, die mit der Steuerelektrode des vierten Transistors gekoppelt ist, und eine zweite Stromelektrode, die mit dem ersten Anschluss gekoppelt ist, aufweist.
Speicher nach Anspruch 2, wobei die Speicherzelle (14) entweder auf einen hohen Widerstandszustand oder einen niedrigen Widerstandszustand programmierbar ist, wobei die erste Referenzspeicherzelle (28, 90) auf den hohen Widerstandszustand programmiert ist und die zweite Referenzspeicherzelle (94) auf den niedrigen Widerstandszustand programmiert ist.
Speicher nach Anspruch 1, wobei das Referenzspannungsselektionsschaltschema (18) der Steuerelektrode des ersten Transistors die erste Referenzspannung, wenn das Steuersignal einen ersten Wert hat, und der Steuerelektrode des ersten Transistors die zweite Referenzspannung zur Verfügung stellt, wenn das Steuersignal einen zweiten Wert hat.
Speicher nach Anspruch 1, wobei die Speicherzelle entweder auf einen hohen Widerstandszustand oder einen niedrigen Widerstandszustand programmierbar ist und die erste Referenzspeicherzelle (28, 90) auf einen vorbestimmten Widerstand programmiert ist.
Speicher nach Anspruch 5, wobei der vorbestimmte Widerstand ein Wert ist, der sich von sowohl dem hohen Widertandszustand als auch dem niedrigen Widerstandszustand unterscheidet.
Speicher nach Anspruch 1, wobei die zweite Referenzspannung einen Wert hat, der sich von der ersten Referenzspannung unterscheidet.
Speicher nach Anspruch 1, wobei die zweite Stromelektrode des ersten Transistors (16) ein Ausgangssignal zur Verfügung stellt und die zweite Stromelektrode des dritten Transistors (26) ein Referenzausgangssignal zur Verfügung stellt.
Verfahren zum Testen eines Speichers (10), der zumindest zwei Widerstandszustände hat, wobei der Speicher eine Speicherzelle (14), die auf irgendeinen der zumindest zwei Widerstandszustände programmierbar ist, einen ersten Transistor (16), der eine erste Stromelektrode, die mit der Speicherzelle gekoppelt ist, eine zweite Stromelektrode, die mit einem Spannungsanschluss gekoppelt ist, und eine Steuerelektrode aufweist, eine Referenzspeicherzelle (28), die auf einen vorbestimmten Widerstand programmiert ist, und einen zweiten Transistor (26), der eine erste Stromelektrode, die mit der Referenzspeicherzelle gekoppelt ist, eine zweite Stromelektrode, die mit dem Spannungsanschluss gekoppelt ist, und eine Steuerelektrode aufweist, umfasst, wobei das Verfahren umfasst: Schreiben eines ersten von den zumindest zwei Widerstandszuständen auf die Speicherzelle (14); zur Verfügung Stellen eines ersten Referenzspannungswerts der Steuerelektrode des zweiten Transistors (26) und eines zweiten Referenzspannungswerts, der sich von dem ersten Referenzspannungswert unterscheidet, an die Steuerelektrode des ersten Transistors (16); und nach dem zur Verfügung Stellen des ersten und zweiten Referenzspannungswerts, Bestimmen, ob die Speicherzelle (14) auf den ersten der zumindest zwei Widerstandszustände programmiert ist, wobei das Verfahren weiterhin durch die Schritte gekennzeichnet ist: Modifizieren des zweiten Referenzspannungswerts, um einen modifizierten zweiten Referenzspannungswert zu erzeugen; zur Verfügung Stellen des modifizierten zweiten Referenzspannungswerts, der sich von dem ersten Referenzspannungswert unterscheidet, an die Steuerelektrode des ersten Transistors (16); und nach dem zur Verfügung Stellen des modifizierten zweiten Referenzspannungswerts, Bestimmen, ob die Speicherzelle (14) auf den ersten der zumindest zwei Widerstandszustände programmiert ist.
Verfahren nach Anspruch 9, weiterhin aufweisend: Schreiben eines zweiten der zumindest zwei Widerstandszustände auf die Speicherzelle (14); zur Verfügung Stellen des ersten Referenzspannungswerts an die Steuerelektrode des zweiten Transistors (26); zur Verfügung Stellen eines dritten Referenzspannungswerts, der sich von dem ersten und zweiten Referenzspannungswert unterscheidet, an die Steuerelektrode des ersten Transistors (16); und nach dem zur Verfügung Stellen des ersten und dritten Referenzspannungswerts, Bestimmen, ob die Speicherzelle (14) auf den zweiten der zumindest zwei Widerstandszustände programmiert ist.
Verfahren nach Anspruch 9, wobei die zumindest zwei Widerstandszustände einen hohen Widerstandszustand und einen niedrigen Widerstandszustand umfassen, und wobei, wenn der erste der zumindest zwei Widerstandszustände der niedrige Widerstandszustand ist, der zweite Referenzspannungsspannungswert kleiner als der erste Referenzspannungswert ist und, wenn der erste der zumindest zwei Widerstandszustände der hohe Widerstandszustand ist, der zweite Referenzspannungswert größer als der erste Referenzspannungswert ist.