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WO2007129491A1 - 試験装置、回路および電子デバイス - Google Patents

試験装置、回路および電子デバイス Download PDF

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WO2007129491A1
WO2007129491A1 PCT/JP2007/052565 JP2007052565W WO2007129491A1 WO 2007129491 A1 WO2007129491 A1 WO 2007129491A1 JP 2007052565 W JP2007052565 W JP 2007052565W WO 2007129491 A1 WO2007129491 A1 WO 2007129491A1
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WO
WIPO (PCT)
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clock signal
signal
data signal
circuit
delay
Prior art date
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Ceased
Application number
PCT/JP2007/052565
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English (en)
French (fr)
Inventor
Toshiaki Awaji
Takashi Sekino
Takayuki Nakamura
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Advantest Corp
Original Assignee
Advantest Corp
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Publication date
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Priority to JP2007514937A priority patent/JP4944771B2/ja
Priority to US11/759,240 priority patent/US7557561B2/en
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
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    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution
    • G—PHYSICS
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    • G01R31/317—Testing of digital circuits
    • G01R31/31727—Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H10P74/00—

Definitions

  • the present invention relates to a test apparatus, a circuit, and an electronic device.
  • the present invention relates to a test apparatus, a circuit, and an electronic device that adjust the phase of a clock signal.
  • This application is related to the international applications listed below. For designated countries where incorporation by reference is allowed, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • a conventional test apparatus For testing such a semiconductor memory, a conventional test apparatus adjusts a test reference clock signal so as to be synchronized with a clock signal taken from the semiconductor memory. Then, the test apparatus tests whether the data signal can be read based on the adjusted reference clock signal. An artificial delay is generated in the reference clock signal by the strobe signal, and the ability to read data is tested if the delay is within the reference range.
  • Jitter may occur in a data signal generated from a semiconductor memory.
  • the clock signal generated from the semiconductor memory In many cases, similar jitter occurs.
  • the reference clock signal in the conventional test apparatus is not affected by jitter generated in the clock signal after being adjusted. For this reason, a phase difference due to the occurrence of jitter occurs between the reference clock signal and the data signal, which may reduce the test accuracy.
  • an object of the present invention is to provide a test apparatus, a circuit, and an electronic device that can solve the above-described problems.
  • This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • an electronic device including a receiving circuit that receives an input data signal and an input clock signal indicating a timing at which the input data signal is to be acquired.
  • the receiving circuit adjusts a phase difference between the input data signal and the input clock signal to a first phase difference, and outputs the first data signal and the first clock signal as a first adjustment unit, and the first clock
  • a phase changing unit that outputs a second clock signal having a specified phase difference with respect to the signal, and the first clock signal based on a result obtained by acquiring the first clock signal at a change timing of the second clock signal.
  • An electronic device having a data acquisition unit for receiving data is provided.
  • the electronic device may receive the input data signal and the input clock signal from another external device.
  • the electronic device further includes a device for receiving the input data signal from other external devices, and further includes a clock recovery circuit for recovering the input clock signal from the input data signal. Data may be received by inputting the input data signal received from the device and the input clock signal recovered by the clock recovery circuit.
  • an electronic device that receives an input data signal and an input clock signal indicating a timing at which the input data signal is to be acquired.
  • a first adjustment unit that adjusts the phase of at least one of the input data signal and the input clock signal and outputs the first data signal and the first clock signal that match the timing of the change point, and specifies the input clock signal
  • the delay amount of the variable delay circuit is adjusted based on the result obtained by obtaining the first clock signal by the change timing of the second clock signal, and the variable delay circuit outputting the second clock signal after being delayed by the specified time.
  • a second adjusting unit that adjusts a phase difference of the second clock signal with respect to the first clock signal to a desired phase difference, and changing timing of the second clock signal to the first data signal.
  • an electronic device that receives a signal from an external device, the reference clock generator generating a reference clock, and the external device power S output data
  • a first variable delay circuit that delays a signal for a specified time and outputs it as a delayed data signal; and a first clock that delays a specified time by a clock signal that is output from the external device and indicates the timing at which the data signal should be acquired.
  • a second variable delay circuit that outputs a delayed clock signal; a first flip-flop that acquires the delayed data signal at a timing based on the reference clock; and the first delayed clock signal that is acquired at a timing based on the reference clock.
  • the second flip-flop, and the first flip-flop and the second flip-flop And a first delay adjustment unit that adjusts a delay amount of at least one of the first variable delay circuit and the second variable delay circuit so as to acquire the first delay clock signal at the timing of a signal change point, and the clock
  • a third variable delay circuit that delays the signal for a specified time and outputs it as a second delayed clock signal, and a change in the second delayed clock signal from the first delayed clock signal whose phase is adjusted by the first delay adjustment unit.
  • a second phase adjusting the phase difference between the first delay clock signal and the second delay clock signal to a desired phase difference by adjusting the delay amount of the third variable delay circuit based on the result obtained at the timing.
  • a delay adjustment unit, and receiving the signal of the external device power by acquiring the delay data signal at the change timing of the second delay clock signal.
  • a circuit that receives an input data signal and an input clock signal indicating a timing at which the input data signal is to be acquired, and receives data. Therefore, the first adjustment unit that adjusts the phase difference between the input data signal and the input clock signal to the first phase difference and outputs the first data signal and the first clock signal, and the first clock signal A phase changing unit that outputs a second clock signal having a phase difference specified in the above, and based on a result obtained by acquiring the first clock signal at a change timing of the second clock signal, the phase change unit for the first clock signal.
  • a circuit comprising: a second adjustment unit that adjusts the phase difference of the second clock signal to the second phase difference; and a data acquisition unit that receives the data by acquiring the first data signal at the change timing of the second clock signal.
  • a first adjustment unit that adjusts the phase of at least one of the input clock signals and outputs the first data signal and the first clock signal in which the timing of the change points is matched, and delays the input clock signal for a specified time.
  • a second adjustment unit that adjusts a phase difference of the second clock signal with respect to a signal to a desired phase difference, and the first data signal as the second clock.
  • a circuit for receiving a signal from the device is provided by acquiring the signal at the timing of signal change.
  • a circuit for receiving a signal having a device power, a reference clock generator for generating a reference clock, and a data signal output from the device for a specified time delay A first variable delay circuit that outputs a delayed data signal and a clock signal that is output by the device and that indicates a timing at which the data signal should be acquired is delayed by a specified time and is output as a first delayed clock signal.
  • a variable delay circuit; a first flip-flop that acquires the delayed data signal at a timing based on the reference clock; a second flip-flop that acquires the first delayed clock signal at a timing based on the reference clock; 1 flip-flop and the second flip-flop include the delayed data signal and the first delayed clock.
  • a first delay adjusting unit that adjusts a delay amount of at least one of the first variable delay circuit and the second variable delay circuit so that a signal is acquired at the timing of a signal change point, and a time that specifies the clock signal Delay
  • a third variable delay circuit that outputs the second delayed clock signal as a second delay clock signal, and the first delayed clock signal whose phase is adjusted by the first delay adjusting unit as a result of obtaining the change timing of the second delayed clock signal.
  • a second delay adjustment unit that adjusts a phase difference between the first delay clock signal and the second delay clock signal to a desired phase difference by adjusting a delay amount of the third variable delay circuit based on the second delay adjustment unit.
  • a circuit for receiving a signal from the device is provided by acquiring the delayed data signal at a change timing of the second delayed clock signal.
  • a first selection unit that selects which of the signal based on the reference clock and the second delayed clock signal is supplied to the first flip-flop and the second flip-flop is further provided.
  • the first delay adjusting unit and the first variable delay circuit and the second variable delay in a state where the first selection unit is set to supply a signal based on the reference clock to the second flip-flop.
  • the second delay adjusting unit adjusts the delay amount of the circuit, and the second variable delay unit sets the third variable delay in a state where the first selecting unit is set to supply the second delayed clock signal to the second flip-flop.
  • a delay amount of the circuit is set, and the first flip-flop sets the first selection unit to supply the second delayed clock signal to the first flip-flop and the second flip-flop.
  • the delayed data signal may be obtained at the change timing of the second delayed clock signal.
  • the first delay adjustment unit may perform the first flip-flop and the second flip-flop a plurality of times while changing the delay amounts of the first variable delay circuit and the second variable delay circuit, respectively.
  • the first variable delay circuit and the second variable delay are obtained by acquiring the data signal and the clock signal, and the number of times the data signal and the clock signal are acquired before and after the change.
  • a delay amount of the circuit may be detected and set in the first variable delay circuit and the second variable delay circuit.
  • the second delay adjustment unit may be configured such that the change timing of the second delay clock signal is positioned at a substantially middle point of the H level period or the L level period of the first delay clock signal. You can adjust the amount of delay.
  • the third variable delay circuit includes an adjustment variable delay circuit for adjusting a phase of the second delay clock signal, and the delay data signal generated by the second delay clock signal.
  • a variable delay circuit for strobe for changing the strobe position, and the second delay adjustment section sets the variable amount for adjustment in a state where a predetermined delay amount is set for the variable delay circuit for strobe.
  • the phase difference between the first delay clock signal and the second delay clock signal is adjusted to a desired phase difference
  • the first flip-flop includes the variable delay circuit for strobe Based on the result of obtaining the delayed data signal at the change timing of the second delayed clock signal while changing the delay amount of the second delayed clock signal, the delayed data signal is changed at the change timing of the second delayed clock signal. Get it.
  • a test apparatus for testing a device under test, the data signal output from the device under test and the clock indicating the timing at which the input data signal should be acquired.
  • a first adjustment unit that adjusts a phase difference with the signal to a first phase difference and outputs the first data signal and a first clock signal; and a phase difference specified for the first clock signal Based on the phase change unit that outputs the second clock signal and the first clock signal acquired at the change timing of the second clock signal, the position of the second clock signal relative to the first clock signal is determined.
  • a second adjustment unit that adjusts the phase difference to the second phase difference, and the quality of the signal output by the device under test is determined.
  • a test apparatus including a determination unit to be determined is provided.
  • the test apparatus may receive the data signal and the clock signal from the device under test! /.
  • the test apparatus further includes a clock recovery circuit that receives the data signal from the device under test and regenerates the clock signal from the received data signal, and the first adjustment unit includes the test target.
  • the phase difference between the data signal received from the device and the clock signal reproduced by the clock reproduction circuit may be adjusted to the first phase difference and output as the first data signal and the first clock signal. Good.
  • a test apparatus for testing a device under test, the data signal output from the device under test and the clock indicating the timing at which the data signal should be acquired. Adjust the phase of at least one of the signals to A first adjusting unit that outputs the combined first data signal and the first clock signal; a variable delay circuit that outputs the second clock signal after delaying the clock signal for a specified time; and A delay amount of the variable delay circuit is adjusted based on a result obtained at a change timing of the second clock signal, and a phase difference of the second clock signal with respect to the first clock signal is adjusted to a desired phase difference.
  • a test apparatus comprising: an adjustment unit; and a determination unit that determines the quality of a signal output from the device under test based on a result obtained by acquiring the first data signal at a change timing of the second clock signal.
  • FIG. 1 shows an overall configuration of a test apparatus 10.
  • FIG. 2 shows a functional configuration of the comparator circuit 135.
  • FIG. 3 shows a functional configuration of control device 150.
  • FIG. 4 is a flowchart showing the flow of adjustment processing and test processing prior to testing.
  • FIG. 5 is a flowchart showing a flow of a first delay adjustment process.
  • FIG. 6 is a flowchart showing a flow of second delay adjustment processing.
  • FIG. 7 is a timing chart of signals to be subjected to delay amount adjustment.
  • FIG. 8 shows a configuration of functions for realizing data transfer between the first electronic device 80 and the second electronic device 85.
  • FIG. 9 shows a functional configuration of the comparator circuit 810.
  • FIG. 10 shows a functional configuration of control device 820.
  • FIG. 11 shows a timing chart of signals subject to delay amount adjustment.
  • test equipment 80 1st electronic device
  • FIG. 1 shows the overall configuration of the test apparatus 10.
  • the test apparatus 10 includes a timing generator 110, a non-turn generator 120, a waveform shaper 130, a driver circuit 132, a comparator circuit 135, a determination unit 140, and a control device 150, such as a semiconductor memory device.
  • the timing generator 110 generates a reference clock such as a periodic clock and supplies it to the pattern generator 120.
  • the non-turn generator 120 generates test pattern data input to the device under test 100, an address input to the device under test 100, and a control command input to the device under test 100 based on the periodic clock. Then, the pattern generator 120 outputs these data, address and command to the waveform shaper 130.
  • the pattern generator 120 also outputs the test pattern data to the determination unit 140 as expected value data.
  • the waveform shaper 130 shapes the received test pattern, address, and control command into a signal waveform that can be input to the device under test 100, and supplies the signal waveform to the device under test 100 via the driver circuit 132. .
  • the comparator circuit 135 reads the data signal from the device under test 100. When the device under test 100 employs source synchronous clocking, the comparator circuit 135 may read the data signal in synchronization with the clock signal supplied from the device under test 100. Then, the determination unit 140 compares the data indicated by the read data signal with the expected value data input from the pattern generator 120. If the read data is equal to the expected value data, the determination unit 140 outputs a test result indicating that the device under test 100 is a non-defective product.
  • the control device 150 performs various settings for the comparator circuit 135. Specifically, the control device 150 adjusts the delay amount of the variable delay circuit provided in the comparator circuit 135 so that the comparator circuit 135 can read out the data signal with high accuracy. The control device 150 switches the operation of the comparator circuit 135 according to whether or not the device under test 100 employs source-synchronous clocking.
  • FIG. 2 shows a functional configuration of the comparator circuit 135.
  • the comparator circuit 135 includes a reference clock generator 200, a clock recovery circuit 205, a first variable delay circuit 210, a second variable delay circuit 220, a first flip-flop 230, a second flip-flop 240, A third flip-flop 250, a fourth flip-flop 260, a third variable delay circuit 270, a first selector 280, a fourth variable delay circuit 285, a second selector 290, and a third selector 295.
  • the reference clock generator 200 generates a reference clock for the test apparatus 10.
  • the reference clock generator 20 0 is a comparator circuit that supplies a reference clock, such as the timing generator 110, which is also supplied with power. You may supply to each part of 5.
  • the clock recovery circuit 205 regenerates the clock signal from the input data signal and supplies it to each unit as an input clock signal in case the device under test 100 adopts source synchronous clocking. To do.
  • the first variable delay circuit 210 receives a data signal output from the device under test 100, delays the input data signal for a specified time, and outputs it as a delayed data signal.
  • the second variable delay circuit 220 inputs a clock signal output from the device under test 100 indicating the timing at which the data signal should be acquired, and delays the input clock signal for a specified time as a first delayed clock signal. Output.
  • the delay amounts of these variable delay circuits are set by a first delay adjustment unit 300 described later in the description of the control device 150.
  • the first flip-flop 230 acquires the delayed data signal output from the first variable delay circuit 210 at a timing based on the reference clock.
  • the signal acquisition timing may be delayed from the reference clock by the amount of delay by the fourth variable delay circuit 285.
  • the second flip-flop 240 acquires the first delayed clock signal output from the second variable delay circuit 220 at a timing based on the reference clock.
  • the second selection unit 290 selects either the data signal output from the device under test 100 or the delayed data signal output from the first flip-flop 230 and supplies the selected data signal to the third flip-flop 250.
  • the third flip-flop 250 acquires the signal output from the second selection unit 290 at a timing based on the reference clock and supplies it to the determination unit 140.
  • the third selection unit 295 selects one of the other data signal output from the device under test 100 and the first delayed clock signal output from the third selection unit 295, and sends it to the fourth flip-flop 260. Supply.
  • the fourth flip-flop 260 acquires the signal output from the third selection unit 295 at a timing based on the reference clock and supplies the signal to the determination unit 140.
  • the second selection unit 290 and the third selection unit 295 may receive a setting indicating which signal to select from the first delay adjustment unit 300, the second delay adjustment unit 310, and the test control unit 320, which will be described later.
  • Third variable delay circuit 270 is an example of a phase changing unit according to the present invention, and generates a second delayed clock signal having a specified phase difference with respect to the clock signal output from device under test 100.
  • the corresponding clock signal should be delayed by the specified time and output as the second delayed clock signal.
  • the third variable delay circuit 270 determines the phase of the second delay clock signal.
  • An adjustment variable delay circuit 275 for adjustment and a strobe variable delay circuit 272 for changing the strobe position of the delayed data signal by the second delay clock signal may be provided.
  • the first selection unit 280 selects which of the signal based on the reference clock and the second delayed clock signal is supplied to the first flip-flop 230 and the second flip-flop 240.
  • the fourth variable delay circuit 285 delays the reference clock by a designated delay amount and supplies the reference clock to the first selection unit 280.
  • FIG. 2 illustrates a case where a test based on a single signal is performed for each of data and clock.
  • the comparator circuit 135 for each of the data and the clock, has a first signal of a determination result indicating whether the logical value is true and a logical value is false.
  • a determination result second signal indicating whether or not there may be generated.
  • the first variable delay circuit 210 delays each of the first signal and the second signal for data.
  • the second variable delay circuit 220 delays each of the first signal and the second signal for the clock.
  • the first flip-flop 230 acquires a first signal and a second signal for data, respectively, and the second flip-flop 240 acquires a first signal and a second signal for a clock, respectively. According to such a configuration, it is possible to detect a transient state between the logical value “true” and the logical value “false”, and it is possible to widen the test nomination by the determination unit 140 in the subsequent stage.
  • FIG. 3 shows a functional configuration of the control device 150.
  • the control device 150 includes a first delay adjustment unit 300, a second delay adjustment unit 310, and a test control unit 320.
  • the first delay adjustment unit 300 sets the first selection unit 280 so as to supply a signal based on the reference clock to the first flip-flop 230 and the second flip-flop 240.
  • the first delay adjustment unit 300 sets the second selection unit 290 so that the signal output from the first flip-flop 230 is selected and supplied to the third flip-flop 250.
  • the first delay adjustment unit 300 sets the third selection unit 295 so that the signal output from the second flip-flop 240 is selected and supplied to the fourth flip-flop 260.
  • the first delay adjustment unit 300 adjusts the phase difference between the input data signal and the input clock signal to the first phase difference, so that the delayed data signal and the first delay clock (The delayed data signal is an example of the first data signal. is there. o
  • the first delay adjustment unit 300 uses the first variable delay so that the first flip-flop 230 and the second flip-flop 240 acquire the delayed data signal and the first delayed clock signal at the timing of the signal change point.
  • the delay amount of at least one of the circuit 210 and the second variable delay circuit 220 is adjusted.
  • the first phase difference may be a phase difference of substantially 0, or may be greater than 0 and a predetermined phase difference! / ⁇ .
  • first delay adjustment section 300 first changes first flip-flop 230 and second variable delay circuit 210 while changing the delay amounts of first variable delay circuit 210 and second variable delay circuit 220, respectively. Data signals and clock signals are acquired multiple times by flip-flop 240. Then, the first delay adjustment unit 300 includes the first variable delay circuit 210 and the second variable delay circuit 220 in which the values before and after the change of the data signal and the clock signal are acquired are substantially the same. The delay amount is detected and set in the first variable delay circuit 210 and the second variable delay circuit 220. Alternatively, the first delay adjustment unit 300 may adjust the delay amount of one of the first variable delay circuit 210 and the second variable delay circuit 220 and the fourth variable delay circuit 285.
  • the first delay adjustment unit 300 performs the data signal multiple times by the first flip-flop 230 and the second flip-flop 240 while changing the delay amounts of the first variable delay circuit 210 and the fourth variable delay circuit 285, respectively. And get the clock signal. Then, the first delay adjustment unit 300 includes the first variable delay circuit 210 and the fourth variable delay circuit 285 in which the values before and after the change of the data signal and the clock signal are substantially the same. The delay amount may be detected and set in the first variable delay circuit 210 and the fourth variable delay circuit 285.
  • the first delay adjustment unit 300 may detect the phase difference between the input data signal and the input clock signal using a phase difference comparator.
  • a phase difference comparator inputs two signals and outputs the phase difference as a logical value or a voltage value.
  • the first delay adjustment unit 300 compares the output value from the phase difference comparator with a predetermined reference value, and if the output value is greater than the reference value, the first variable delay circuit 210 and And the delay amount is increased for one of the second variable delay circuits 220, or the delay amount is decreased for the other.
  • the first delay adjustment unit 300 reduces the delay amount for the one circuit when the output value is smaller than the reference value, or reduces the delay amount for the other circuit. increase.
  • the phase comparison method does not have to be based on the number of data signal captures.
  • Second delay adjustment section 310 receives notification from first delay adjustment section 300 that phase adjustment has been completed, and starts operation.
  • the second delay adjustment unit 310 sets the first selection unit 280 to supply the second delay clock signal to the first flip-flop 230 and the second flip-flop 240. Further, the second delay adjustment unit 310 selects and maintains the second selection unit 290 so that the signal output from the first flip-flop 230 is selected and supplied to the third flip-flop 250. Also, the second delay adjustment unit 310 keeps the third selection unit 295 set so that the signal output from the second flip-flop 240 is selected and supplied to the fourth flip-flop 260.
  • the second delay adjustment unit 310 obtains the first delay clock signal whose phase is adjusted by the first delay adjustment unit 300 at the change timing of the second delay clock signal. To adjust the delay amount of the third variable delay circuit 270. Then, the second delay adjustment unit 310 adjusts the phase difference between the first delay clock signal and the second delay clock signal to the second phase difference. In this way, the phase difference between the delayed data signal and the second delayed clock signal is adjusted to the phase difference obtained by adding the first phase difference and the second phase difference, and becomes the phase difference desired by the user.
  • the second delay adjustment unit 310 sets the delay amount of the adjustment variable delay circuit 275 in a state where a predetermined delay amount is set for the strobe variable delay circuit 272.
  • the timings of the changing points of the first delayed clock signal and the second delayed clock signal may be set to be substantially equal. If the delay caused by the strobe variable delay circuit 272 is reset to approximately 0 after this setting, a phase difference corresponding to the delay amount caused by the strobe variable delay circuit 272 is generated between the first delayed clock signal and the second delayed clock signal. Can be made.
  • the test control unit 320 receives the notification that the phase adjustment is completed from the second delay adjustment unit 310 and starts the operation.
  • the test control unit 320 keeps the first selection unit 280 set to supply the second delayed clock signal to the first flip-flop 230 and the second flip-flop 240.
  • the test control unit 320 selects and maintains the second selection unit 290 so that the signal output from the first flip-flop 230 is selected and supplied to the third flip-flop 250. To do.
  • the test control unit 320 keeps the third selection unit 295 set so that the signal output from the second flip-flop 240 is selected and supplied to the fourth flip-flop 260. In the state set in this way, the test control unit 320 sequentially takes in data signals output from the device under test 100.
  • the test control unit 320 may further delay the second delay clock signal by adjusting the delay amount of the strobe variable delay circuit 272 and perform a timing test of the device under test 100. Thus, it is possible to test whether the device under test 100 can operate normally even if a signal delay within a predetermined reference range occurs.
  • FIG. 4 is a flowchart showing the flow of adjustment processing and test processing prior to the test.
  • the test apparatus 10 determines the type of the device under test 100 (S400).
  • the type of device under test 100 may be set in advance in the test apparatus 10 based on the input by the engineer, or the test apparatus 10 automatically determines according to an identification signal output from the device under test 100 or the like. May be.
  • the first delay adjustment unit 300 performs the first delay adjustment (S420).
  • the first variable delay circuit 210 and the second flip-flop 230 and the second flip-flop 240 acquire the delayed data signal and the first delayed clock signal at the timing of the signal change point.
  • variable delay circuit 220 is adjusted. This delay adjustment is realized by the first delay adjustment unit 300, the first variable delay circuit 210, and the second variable delay circuit 220, and these members cooperate to function as the first adjustment unit according to the present invention. In other words, these members cooperate to adjust the phase of at least one of the input data signal and clock signal, and output them as the first delayed data signal and the first delayed clock signal in which the timings of the change points are matched. To do.
  • second delay adjustment section 310 performs second delay adjustment (S430).
  • the third variable delay circuit 270 is adjusted so that the phase difference between the first delay clock signal and the second delay clock signal becomes a desired phase difference.
  • the second delay adjustment unit 310 includes the third variable delay circuit so that the change timing of the second delay clock signal is positioned at approximately the midpoint of the H level period or the L level period of the first delay clock signal.
  • the 270 delay amount may be adjusted.
  • the phase of the second delayed clock signal is set to the strobe variable delay circuit 272, and the delay amount is set in the strobe variable data circuit. And can be tested for each strobe position relative to this phase.
  • the test control unit 320 and the determination unit 140 perform a test process on the device under test 100 (S440). Specifically, first, the test control unit 320 keeps the first selection unit 280 set to supply the second delayed clock signal to the first flip-flop 230 and the second flip-flop 240. Further, the test control unit 320 adjusts the strobe position to various positions by adjusting the delay amount of the strobe variable delay circuit 272. Based on the result of obtaining the delayed data signal at the change timing of the second delay clock signal while changing the delay amount of the strobe variable delay circuit 272, the determination unit 140 determines whether the device under test 100 is good or bad. Determine.
  • the determination unit 140 selects the signal output from the first flip-flop 230 by the second selection unit 290 and, as a result, compares the signal value output from the third flip-flop 250 with the expected value. Determine the quality of the signal output by the device under test 100.
  • the test control unit 320 and the determination unit 140 perform test processing of the device under test (S450).
  • This type of device under test outputs a first data signal and a second data signal instead of a data signal and a clock signal.
  • the test control unit 320 causes the second selection unit 290 to select the first data signal and the third selection unit 295 to select the second data signal.
  • the determination unit 140 determines the signal output from the device under test 100 based on the result of comparing the signal values output from the third flip-flop 250 and the fourth flip-flop 260 with the expected values. Judge the quality.
  • FIG. 5 is a flowchart showing a flow of the first delay adjustment process.
  • the first delay adjustment unit 300 sets the first selection unit 280 to supply a signal based on the reference clock to the first flip-flop 230 and the second flip-flop 240 (S500).
  • the first delay adjustment unit 300 sets the second selection unit 290 so that the signal output from the first flip-flop 230 is selected and supplied to the third flip-flop 250.
  • the first delay adjustment unit 300 The third selection unit 295 is set so that the signal output from the flip-flop 240 is selected and supplied to the fourth flip-flop 260.
  • the first delay adjustment unit 300 performs the following processing to change the delay amount of at least one of the first variable delay circuit 210 and the second variable delay circuit 220.
  • first delay adjustment section 300 sets a predetermined delay amount in at least one of first variable delay circuit 210 and second variable delay circuit 220 (S510). Specifically, the first variable delay circuit 210 delays the data signal output from the device under test 100 for a specified time and outputs it as a delayed data signal (S520). In addition, the second variable delay circuit 220 delays the clock signal indicating the timing at which the data signal is to be output, which is output from the device under test 100, by the specified time and outputs it as the first delay clock signal (S530). .
  • the first flip-flop 230 acquires the delayed data signal at a timing based on the reference clock (S540).
  • the second flip-flop 240 acquires the first delayed clock signal at a timing based on the reference clock (S550). The above processing is repeated until the number of acquisitions of the delayed data signal and the first delayed clock signal reaches a predetermined number (S560).
  • the first delay adjustment unit 300 completes the phase adjustment of the delayed data signal and the first delayed clock signal. It is determined whether or not it is correct (S570). For example, the first delay adjustment unit 300 adjusts the phase of the delayed data signal and the first delay clock signal when the values before and after the change of the data signal and the clock signal are substantially the same. It may be determined that has been completed. If the phase adjustment has not been completed (S570: NO), the first delay adjustment unit 300 returns the process to S510 to change the delay amounts of the first variable delay circuit 210 and the second variable delay circuit 220. When the phase adjustment is completed (S570: YES), the processing in this figure ends.
  • FIG. 6 is a flowchart showing the flow of the second delay adjustment process.
  • the second delay adjustment unit 310 sets the first selection unit 280 to supply the second delayed clock signal to the first flip-flop 230 and the second flip-flop 240 (S600).
  • the second delay adjustment unit 310 also outputs a signal output from the first flip-flop 230.
  • the second selector 290 is set and maintained so that the signal is selected and supplied to the third flip-flop 250.
  • the second delay adjustment unit 310 keeps the third selection unit 295 set so that the signal output from the second flip-flop 240 is selected and supplied to the fourth flip-flop 260.
  • second delay adjustment section 310 sets a predetermined delay amount for strobe variable delay circuit 272 (S610). In this state, the second delay adjustment unit 310 performs the following processing to adjust the delay amount of the adjustment variable delay circuit 275.
  • the second delay adjustment unit 310 sets a predetermined delay amount in the adjustment variable delay circuit 275 (S620).
  • the second variable delay circuit 220 delays the clock signal indicating the timing at which the data signal is to be output, which is output from the device under test 100, by the specified time, and outputs it as the first delay clock signal (S630).
  • the third variable delay circuit 270 delays the clock signal for a specified time and outputs it as a second delayed clock signal (S640).
  • the second flip-flop 240 acquires the first delay clock signal at the timing specified by the second delay clock signal (S650). The above processing is repeated until the number of acquisitions of the first delayed clock signal reaches a predetermined number (S660).
  • the second delay adjustment unit 310 determines whether or not the phase adjustment of the second delay clock signal is completed (S67). 0). For example, the second delay adjustment unit 310 determines that the phase adjustment of the second delay clock signal has been completed when the number of times the value before the change of the clock signal and the number of times after the change have been acquired are substantially the same. Also good. If the phase adjustment has not been completed (S670: NO), the second delay adjustment unit 310 returns the process to S610 to change the delay amount of the third variable delay circuit 270. When the phase adjustment is completed (S670: YES), the processing in this figure ends.
  • FIG. 7 shows a timing chart of a signal to be subjected to delay amount adjustment.
  • the data signal output by the device under test 100 is delayed by the first variable delay circuit 210 and output as a delayed data signal.
  • the clock signal output by the device under test 100 is delayed by the second variable delay circuit 220 and output as the first delayed clock signal.
  • the second delayed clock signal is adjusted to a desired phase difference from the first delayed clock signal by the third variable delay circuit 270.
  • This second delayed clock signal is synchronized with the clock signal. Therefore, even when jitter occurs in the output signal of the device under test 100, the accuracy of the test can be maintained.
  • the strobe delay is set to the minimum by the strobe variable delay circuit 272, the changing point of the second delay clock signal is advanced.
  • the strobe delay is set to the maximum by the variable delay circuit for strobe 272
  • the changing point of the second delay clock signal is delayed.
  • the strobe position can be adjusted based on the clock signal output from the device under test 100, the accuracy of the pass / fail judgment in the timing test of the device under test 100 can be improved.
  • FIG. 8 shows a configuration of functions for realizing data transfer between the first electronic device 80 and the second electronic device 85.
  • the second electronic device 85 operates in synchronization with the other first electronic device 80 provided outside, and captures the signal output from the first electronic device 80 at an appropriate timing.
  • the configuration will be described.
  • the first electronic device 80 and the second electronic device 85 are shown as two devices provided separately, but the first electronic device 80 and the second electronic device 85 are the same instead.
  • the second electronic device 85 may receive a signal from the first electronic device 80 on the same chip.
  • the first electronic device 80 employs source-synchronous clocking, and outputs a clock signal and a data signal synchronized therewith to the second electronic device 85.
  • the second electronic device 85 includes a receiving circuit 800 and a data processing unit 830.
  • the receiving circuit 800 receives data from the first electronic device 80 by reading the input data signal in synchronization with the clock signal input from the first electronic device 80. Then, the data processing unit 830 performs processing based on the read data signal. If the first electronic device 80 power S source 'synchronous clocking is not adopted, the receiving circuit 800 obtains only the data signal from the first electronic device 80, and the clock signal is the other. It may be obtained from an external device or an internal clock generator. As an example, the receiving circuit 800 may generate a clock signal from a clock signal from a data signal and supply the clock signal to the comparator circuit 810 as a human power clock signal.
  • the receiving circuit 800 includes a comparator circuit 810 and a control device 820.
  • the comparator circuit 810 synchronizes with the clock signal input from the first electronic device 80 and receives the input data. Data signal. Then, the control device 820 performs various settings for the comparator circuit 810. Specifically, the control device 820 adjusts the delay amount of the variable delay circuit provided in the comparator circuit 810 so that the comparator circuit 810 can read out the data signal with high accuracy.
  • FIG. 9 shows a functional configuration of the comparator circuit 810.
  • the comparator circuit 810 includes a reference clock generator 900, a clock recovery circuit 905, a first variable delay circuit 910, a second variable delay circuit 920, a first flip-flop 930, a second flip-flop 940, 3 flip-flop 950, 4th flip-flop 960, 3rd variable delay circuit 970, 1st selection 980, 4th variable delay circuit 985, 2nd selection unit 990, 3rd selection unit 995 Have.
  • the reference clock generator 900 generates a reference clock for the comparator circuit 810.
  • the reference clock generator 900 may supply each part of the comparator circuit 810 with a reference clock supplied with power from an external device.
  • the clock recovery circuit 905 recovers the input clock signal from the input data signal in case the first electronic device 80 employs source-synchronous clocking.
  • the first variable delay circuit 910 delays the data signal output from the first electronic device 80 for a specified time and outputs it as a delayed data signal.
  • the second variable delay circuit 920 outputs the clock signal output from the first electronic device 80 indicating the timing at which the data signal should be acquired as a first delayed clock signal with a specified time delay.
  • variable delay circuits are set by a first delay adjustment unit 1000 described later in the description of the control device 820.
  • the first flip-flop 930 is an example of the data acquisition unit according to the present invention, and acquires the delayed data signal output from the first variable delay circuit 910 at a timing based on the reference clock.
  • the signal acquisition timing may be delayed from the reference clock by the amount of delay by the fourth variable delay circuit 985.
  • the second flip-flop 940 acquires the first delay clock signal output from the second variable delay circuit 920 at a timing based on the reference clock.
  • the second selection unit 990 selects either the data signal output from the first electronic device 80 or the delayed data signal output from the first flip-flop 930 and supplies it to the third flip-flop 950.
  • the third flip-flop 950 acquires the signal output from the second selection unit 990 at a timing based on the reference clock, and controls the control device 820 and the data processing unit 83. Supply to 0.
  • the third selection unit 995 selects one of the other data signal output from the first electronic device 80 and the first delayed clock signal output from the third selection unit 995, and outputs the fourth flip-flop 960. To supply.
  • the fourth flip-flop 960 acquires the signal output from the third selection unit 995 at a timing based on the reference clock, and supplies the signal to the control device 820 and the data processing unit 830.
  • Second selection unit 990 and third selection unit 995 may receive a setting indicating which signal to select from first delay adjustment unit 1000, second delay adjustment unit 1010, and test control unit 1020, which will be described later. Good.
  • Third variable delay circuit 970 is an example of a phase change unit according to the present invention, and outputs a second delay clock signal having a designated phase difference with respect to the clock signal output from first electronic device 80.
  • the clock signal to be generated is delayed by the specified time and output as the second delayed clock signal.
  • the third variable delay circuit 970 may include an adjustment variable delay circuit 975 for adjusting the phase of the second delay clock signal.
  • the third variable delay circuit 970 generates a second delayed clock signal delayed by a specified time compared to the incoming clock signal by generating a signal obtained by delaying the first delayed clock signal. May be.
  • the first selection unit 980 selects which of the signal based on the reference clock and the second delayed clock signal is supplied to the first flip-flop 930 and the second flip-flop 940.
  • the fourth variable delay circuit 985 delays the reference clock by a specified delay amount and supplies the reference clock to the first selection unit 980.
  • the comparator circuit 810 for each of the data and the clock, has a first signal as a determination result indicating whether the logical value is true and the logical value is false.
  • a determination result second signal indicating whether or not there may be generated.
  • the first variable delay circuit 910 delays each of the first signal and the second signal for data.
  • the second variable delay circuit 920 delays each of the first signal and the second signal for the clock.
  • the first flip-flop 930 acquires a first signal and a second signal for data, respectively
  • the second flip-flop 940 acquires a first signal and a second signal for a clock, respectively. According to such a configuration, the transient state between the logical value true and the logical value false. The state can be detected.
  • FIG. 10 shows a functional configuration of control device 820.
  • the control device 820 includes a first delay adjustment unit 1000, a second delay adjustment unit 1010, and a test control unit 1020.
  • the first delay adjustment unit 1000 sets the first selection unit 980 to supply a signal based on the reference clock to the first flip-flop 930 and the second flip-flop 940.
  • the first delay adjustment unit 1000 sets the second selection unit 990 so that the signal output from the first flip-flop 930 is selected and supplied to the third flip-flop 950.
  • the first delay adjustment unit 1000 sets the third selection unit 995 so that the signal output from the second flip-flop 940 is selected and supplied to the fourth flip-flop 960.
  • the first delay adjustment unit 1000 adjusts the phase difference between the input data signal and the input clock signal to the first phase difference to obtain the delayed data signal and the first delayed clock signal. Output.
  • the first delay adjustment unit 1000 includes the first variable delay circuit 910 and the second flip-flop 930 and the second flip-flop 940 so that the delayed data signal and the first delayed clock signal are acquired at the timing of the signal change point.
  • the delay amount of at least one of the second variable delay circuit 920 is adjusted.
  • the first phase difference may be a phase difference of substantially 0, or may be greater than 0 and a predetermined phase difference! /.
  • This delay adjustment is realized by the first delay adjustment unit 1000, the first variable delay circuit 910, and the second variable delay circuit 920, and these members cooperate to form the first adjustment unit according to the present invention. Function. That is, these members cooperate to adjust the phase of at least one of the input data signal and the input clock signal, and match the timing of the change point with the first delay data signal and the first delay clock. Output as a signal.
  • first delay adjustment section 1000 changes first flip-flop 930 and first variable delay circuit 920 while changing the delay amounts of first variable delay circuit 910 and second variable delay circuit 920, respectively.
  • the second flip-flop 940 obtains the data signal and clock signal multiple times.
  • the first delay adjustment unit 1000 then delays the first variable delay circuit 910 and the second variable delay circuit 920 so that the number of times the values before and after the change of the data signal and the clock signal are acquired are substantially the same.
  • the amount is detected and set in the first variable delay circuit 910 and the second variable delay circuit 920.
  • the first delay adjustment unit 1000 uses the first variable delay unit.
  • the delay amount of one of the extension circuit 910 and the second variable delay circuit 920 and the fourth variable delay circuit 985 may be adjusted.
  • the first delay adjustment unit 1000 changes the data amount and the number of times by the first flip-flop 930 and the second flip-flop 940 while changing the delay amounts of the first variable delay circuit 910 and the fourth variable delay circuit 985, respectively. Get the clock signal. Then, the first delay adjustment unit 1000 receives the delay of the first variable delay circuit 910 and the fourth variable delay circuit 985 in which the values before and after the change of the data signal and the clock signal are acquired are substantially the same. The amount may be detected and set in the first variable delay circuit 910 and the fourth variable delay circuit 985.
  • the first delay adjustment unit 1000 may detect the phase difference between the input data signal and the input clock signal using a phase difference comparator.
  • a phase difference comparator inputs two signals and outputs the phase difference as a logical value or a voltage value.
  • the first delay adjustment unit 1000 compares the output value from the phase difference comparator with a predetermined reference value, and if the output value is greater than the reference value, the first variable delay circuit 910 and the first delay circuit 910 2 Increase the delay amount for one of the variable delay circuits 920, or decrease the delay amount for the other.
  • the first delay adjustment unit 1000 decreases the delay amount for the one circuit when the output value is smaller than the reference value, or increases the delay amount for the other circuit.
  • the phase comparison method should not be based on the number of data signal acquisitions.
  • the second delay adjustment unit 1010 receives the notification that the phase adjustment has been completed and receives the first delay adjustment unit 1000 to start the operation.
  • the second delay adjustment unit 1010 sets the first selection unit 980 to supply the second delay clock signal to the first flip-flop 930 and the second flip-flop 940. Further, the second delay adjustment unit 1010 keeps the second selection unit 990 set so that the signal output from the first flip-flop 930 is selected and supplied to the third flip-flop 950.
  • the second delay adjustment unit 1010 keeps the third selection unit 995 set so that the signal output from the second flip-flop 940 is selected and supplied to the fourth flip-flop 960.
  • the second delay adjustment unit 1010 obtains the first delay clock signal whose phase is adjusted by the first delay adjustment unit 1000 by the change timing of the second delay clock signal. Based on this, the delay amount of the third variable delay circuit 970 is adjusted. And The second delay adjustment unit 1010 adjusts the phase difference between the first delay clock signal and the second delay clock signal to the second phase difference. In this way, the phase difference between the delayed data signal and the second delayed clock signal is adjusted to the phase difference obtained by adding the first phase difference and the second phase difference, and the phase difference desired by the user is obtained. .
  • the test control unit 1020 starts the operation upon receiving a notification from the second delay adjustment unit 1010 that the phase adjustment has been completed.
  • the test control unit 1020 keeps the first selection unit 980 set to supply the second delayed clock signal to the first flip-flop 930 and the second flip-flop 940.
  • the test control unit 1020 selects and maintains the second selection unit 990 so that the signal output from the first flip-flop 930 is selected and supplied to the third flip-flop 950.
  • the test control unit 1020 keeps the third selection unit 995 set so that the signal output from the second flip-flop 940 is selected and supplied to the fourth flip-flop 960. In the state set in this way, the test control unit 1020 sequentially takes in data signals output from the first electronic device 80.
  • the first flip-flop 930 can receive data from the first electronic device 80 by acquiring the delayed data signal at the change timing of the second delayed clock signal.
  • the delayed data signal is received by the first flip-flop 930. If it is received by the change timing of the second delayed clock signal, other flip-flops other than the first flip-flop 930 are delayed. You can get the data signal.
  • FIG. 11 shows a timing chart of a signal that is a target of delay amount adjustment.
  • the data signal output from the first electronic device 80 is delayed by the first variable delay circuit 910 and output as a delayed data signal.
  • the clock signal output by the first electronic device 80 is delayed by the second variable delay circuit 920 and output as the first delayed clock signal.
  • the second delayed clock signal is adjusted by the third variable delay circuit 970 to a desired phase difference from the first delayed clock signal. For example, as shown in the figure, if the rising timing of the second delayed clock signal is the timing after the delayed data signal rises and stabilizes, the delayed data signal can be reliably captured.
  • the second delayed clock signal is synchronized with the clock signal, there is a high possibility that the second delayed clock signal is also synchronized with the delayed data signal, and even if jitter occurs in the output signal of the first electronic device 80, the data Signal Can be taken in reliably.

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Description

明 細 書
試験装置、回路および電子デバイス
技術分野
[0001] 本発明は、試験装置、回路および電子デバイスに関する。特に本発明は、クロック 信号の位相を調整する試験装置、回路および電子デバイスに関する。本出願は、下 記の国際出願に関連する。文献の参照による組み込みが認められる指定国につい ては、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部 とする。
PCT/JP2006/309097 出願日 2006年 05月 01日
背景技術
[0002] 近年、高速アクセスが可能な半導体メモリには、ソース ·シンクロナス 'クロッキング（ Source Synchronous Clocking)が採用されるようになってきている。このような 半導体メモリは、データ信号のみならずそれに同期したクロック信号を自ら発生させ る。外部のデバイスは、このクロック信号に同期してデータ信号を読み取ることにより、 高速かつ効率的に半導体メモリをアクセスできる。
[0003] なお、現時点で先行技術文献の存在を認識して!/、な 、ので、先行技術文献に関 する記載を省略する。
発明の開示
発明が解決しょうとする課題
[0004] このような半導体メモリの試験のために、従来の試験装置は、試験の基準クロック信 号を、半導体メモリから取り込んだクロック信号と同期するように調整する。そして、試 験装置は、調整されたこの基準クロック信号に基づ 、てデータ信号を読み取ることが できる力否かを試験する。基準クロック信号にはストローブ信号によって人工的な遅 延を発生させ、基準範囲内の遅延であればデータを読み取ることができるか否力も 試験される。
[0005] 半導体メモリから発生されるデータ信号にはジッタが発生する場合がある。データ 信号にジッタが発生しているときには、半導体メモリから発生されるクロック信号にも 同様なジッタが発生している場合が多い。一方で、従来の試験装置における基準ク ロック信号は、ー且調整された後はクロック信号に生じたジッタの影響を受けない。こ のため、基準クロック信号とデータ信号との間にはジッタ発生による位相差が生じ、試 験の精度を低下させるおそれがあった。
[0006] そこで本発明は、上記の課題を解決することのできる試験装置、回路および電子デ バイスを提供することを目的とする。この目的は請求の範囲における独立項に記載の 特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を 規定する。
課題を解決するための手段
[0007] 本発明の第 1の形態によると、入力データ信号と、前記入力データ信号を取得する べきタイミングを示す入力クロック信号とを入力し、データを受け取る受信回路を備え る電子デバイスであって、前記受信回路は、前記入力データ信号と前記入力クロック 信号との位相差を第 1位相差に調整し、第 1データ信号および第 1クロック信号として 出力する第 1調整部と、前記第 1クロック信号に対して指定された位相差を有する第 2 クロック信号を出力する位相変更部と、前記第 1クロック信号を前記第 2クロック信号 の変化タイミングで取得した結果に基づ 、て、前記第 1クロック信号に対する前記第 2 クロック信号の位相差を第 2位相差に調整する第 2調整部と、前記第 1データ信号を 前記第 2クロック信号の変化タイミングで取得してデータを受け取るデータ取得部とを 有する電子デバイスを提供する。
[0008] また、当該電子デバイスは、前記入力データ信号および前記入力クロック信号を、 外部の他のデバイスから受信してもよ 、。
また、当該電子デバイスは、前記入力データ信号を外部の他のデバイス力も受信し 、前記入力データ信号から、前記入力クロック信号を再生するクロック再生回路を更 に備え、前記受信回路は、前記他のデバイスから受信した前記入力データ信号と、 前記クロック再生回路により再生された前記入力クロック信号とを入力してデータを受 け取ってもよい。
[0009] また、本発明の第 2の形態によると、入力データ信号と、前記入力データ信号を取 得するべきタイミングを示す入力クロック信号とを受け取る電子デバイスであって、前 記入力データ信号および前記入力クロック信号の少なくとも一方の位相を調整し、変 化点のタイミングを合わせた第 1データ信号および第 1クロック信号として出力する第 1調整部と、前記入力クロック信号を指定した時間遅延させて第 2クロック信号として 出力する可変遅延回路と、前記第 1クロック信号を前記第 2クロック信号の変化タイミ ングで取得した結果に基づ 、て前記可変遅延回路の遅延量を調整し、前記第 1クロ ック信号に対する前記第 2クロック信号の位相差を所望の位相差に調整する第 2調 整部と、を備え、前記第 1データ信号を前記第 2クロック信号の変化タイミングで取得 することにより前記外部のデバイス力もの信号を受け取る電子デバイスを提供する。
[0010] また、本発明の第 3の形態によると、外部のデバイスからの信号を受け取る電子デ バイスであって、基準クロックを発生する基準クロック発生器と、前記外部のデバイス 力 S出力するデータ信号を指定した時間遅延させて遅延データ信号として出力する第 1可変遅延回路と、前記外部のデバイスが出力する、前記データ信号を取得すべき タイミングを示すクロック信号を指定した時間遅延させて第 1遅延クロック信号として 出力する第 2可変遅延回路と、前記遅延データ信号を前記基準クロックに基づくタイ ミングで取得する第 1フリップフロップと、前記第 1遅延クロック信号を前記基準クロッ クに基づくタイミングで取得する第 2フリップフロップと、前記第 1フリップフロップおよ び前記第 2フリップフロップが前記遅延データ信号および前記第 1遅延クロック信号 を信号の変化点のタイミングで取得するように前記第 1可変遅延回路および前記第 2 可変遅延回路の少なくとも一方の遅延量を調整する第 1遅延調整部と、前記クロック 信号を指定した時間遅延させて第 2遅延クロック信号として出力する第 3可変遅延回 路と、第 1遅延調整部により位相が調整された前記第 1遅延クロック信号を前記第 2 遅延クロック信号の変化タイミングで取得した結果に基づいて前記第 3可変遅延回路 の遅延量を調整することにより、前記第 1遅延クロック信号および前記第 2遅延クロッ ク信号の位相差を所望の位相差に調整する第 2遅延調整部と、を備え、前記遅延デ ータ信号を前記第 2遅延クロック信号の変化タイミングで取得することにより前記外部 のデバイス力もの信号を受け取る電子デバイスを提供する。
[0011] また、本発明の第 4の形態によると、入力データ信号と、前記入力データ信号を取 得するべきタイミングを示す入力クロック信号とを入力し、データを受け取る回路であ つて、前記入力データ信号と前記入力クロック信号との位相差を第 1位相差に調整し 、第 1データ信号および第 1クロック信号として出力する第 1調整部と、前記第 1クロッ ク信号に対して指定された位相差を有する第 2クロック信号を出力する位相変更部と 、前記第 1クロック信号を前記第 2クロック信号の変化タイミングで取得した結果に基 づいて、前記第 1クロック信号に対する前記第 2クロック信号の位相差を第 2位相差に 調整する第 2調整部と、前記第 1データ信号を前記第 2クロック信号の変化タイミング で取得してデータを受け取るデータ取得部とを備える回路を提供する。
[0012] また、本発明の第 5の形態によると、デバイス力 受信した入力データ信号と、前記 入力データ信号を取得するべきタイミングを示す入力クロック信号とを受け取る回路 であって、前記入力データ信号および前記入力クロック信号の少なくとも一方の位相 を調整し、変化点のタイミングを合わせた第 1データ信号および第 1クロック信号とし て出力する第 1調整部と、前記入力クロック信号を指定した時間遅延させて第 2クロッ ク信号として出力する可変遅延回路と、前記第 1クロック信号を前記第 2クロック信号 の変化タイミングで取得した結果に基づいて前記可変遅延回路の遅延量を調整し、 前記第 1クロック信号に対する前記第 2クロック信号の位相差を所望の位相差に調整 する第 2調整部と、前記第 1データ信号を前記第 2クロック信号の変化タイミングで取 得することにより前記デバイスからの信号を受け取る回路を提供する。
[0013] また、本発明の第 6の形態によると、デバイス力もの信号を受け取る回路であって、 基準クロックを発生する基準クロック発生器と、前記デバイスが出力するデータ信号 を指定した時間遅延させて遅延データ信号として出力する第 1可変遅延回路と、前 記デバイスが出力する、前記データ信号を取得すべきタイミングを示すクロック信号 を指定した時間遅延させて第 1遅延クロック信号として出力する第 2可変遅延回路と 、前記遅延データ信号を前記基準クロックに基づくタイミングで取得する第 1フリップ フロップと、前記第 1遅延クロック信号を前記基準クロックに基づくタイミングで取得す る第 2フリップフロップと、前記第 1フリップフロップおよび前記第 2フリップフロップが 前記遅延データ信号および前記第 1遅延クロック信号を信号の変化点のタイミングで 取得するように前記第 1可変遅延回路および前記第 2可変遅延回路の少なくとも一 方の遅延量を調整する第 1遅延調整部と、前記クロック信号を指定した時間遅延させ て第 2遅延クロック信号として出力する第 3可変遅延回路と、第 1遅延調整部により位 相が調整された前記第 1遅延クロック信号を前記第 2遅延クロック信号の変化タイミン グで取得した結果に基づいて前記第 3可変遅延回路の遅延量を調整することにより 、前記第 1遅延クロック信号および前記第 2遅延クロック信号の位相差を所望の位相 差に調整する第 2遅延調整部と、を備え、前記遅延データ信号を前記第 2遅延クロッ ク信号の変化タイミングで取得することにより前記デバイスからの信号を受け取る回 路を提供する。
[0014] また、前記基準クロックに基づく信号と、前記第 2遅延クロック信号とのいずれを前 記第 1フリップフロップおよび前記第 2フリップフロップに供給するかを選択する第 1選 択部を更に備え、前記第 1遅延調整部は、前記基準クロックに基づく信号を前記第 2 フリップフロップに供給するように前記第 1選択部を設定した状態で、前記第 1可変遅 延回路および前記第 2可変遅延回路の遅延量を調整し、前記第 2遅延調整部は、前 記第 2遅延クロック信号を前記第 2フリップフロップに供給するように前記第 1選択部 を設定した状態で、前記第 3可変遅延回路の遅延量を設定し、前記第 1フリップフロ ップは、前記第 2遅延クロック信号を前記第 1フリップフロップおよび前記第 2フリップ フロップに供給するように前記第 1選択部を設定した状態で、前記遅延データ信号を 前記第 2遅延クロック信号の変化タイミングで取得してもよい。
[0015] また、前記第 1遅延調整部は、前記第 1可変遅延回路および前記第 2可変遅延回 路の遅延量をそれぞれ変化させながら前記第 1フリップフロップおよび前記第 2フリツ プフロップにより複数回前記データ信号および前記クロック信号を取得させ、前記デ ータ信号および前記クロック信号の変化前の値および変化後の値を取得した回数が 略同一となる前記第 1可変遅延回路および前記第 2可変遅延回路の遅延量を検出 して前記第 1可変遅延回路および前記第 2可変遅延回路に設定してもよい。
また、前記第 2遅延調整部は、前記第 1遅延クロック信号の Hレベル期間または Lレ ベル期間の略中間点に前記第 2遅延クロック信号の変化タイミングが位置するように 前記第 3可変遅延回路の遅延量を調整してもよ 、。
[0016] また、前記第 3可変遅延回路は、前記第 2遅延クロック信号の位相を調整するため の調整用可変遅延回路と、前記第 2遅延クロック信号による前記遅延データ信号の ストローブ位置を変化させるためのストローブ用可変遅延回路とを有し、前記第 2遅 延調整部は、前記ストローブ用可変遅延回路に対して予め定められた遅延量を設定 した状態で前記調整用可変遅延回路の遅延量を調整することにより、前記第 1遅延 クロック信号および前記第 2遅延クロック信号の位相差を所望の位相差に調整し、前 記第 1フリップフロップは、前記ストローブ用可変遅延回路の遅延量を変化させなが ら前記遅延データ信号を前記第 2遅延クロック信号の変化タイミングで取得した結果 に基づ!/、て、前記遅延データ信号を前記第 2遅延クロック信号の変化タイミングで取 得してちょい。
[0017] また、本発明の第 7の形態によると、被試験デバイスを試験する試験装置であって、 前記被試験デバイスが出力するデータ信号と、前記入力データ信号を取得するべき タイミングを示すクロック信号との位相差を第 1位相差に調整し、第 1データ信号およ び第 1クロック信号として出力する第 1調整部と、前記第 1クロック信号に対して指定さ れた位相差を有する第 2クロック信号を出力する位相変更部と、前記第 1クロック信号 を前記第 2クロック信号の変化タイミングで取得した結果に基づ 、て、前記第 1クロッ ク信号に対する前記第 2クロック信号の位相差を第 2位相差に調整する第 2調整部と 、前記第 1データ信号を前記第 2クロック信号の変化タイミングで取得した結果に基 づいて、前記被試験デバイスが出力する信号の良否を判定する判定部とを備える試 験装置を提供する。
[0018] また、当該試験装置は、前記データ信号および前記クロック信号を、前記被試験デ バイスから受け取ってもよ！/、。
また、当該試験装置は、前記データ信号を前記被試験デバイスから受け取り、受け 取った前記データ信号から、前記クロック信号を再生するクロック再生回路を更に備 え、前記第 1調整部は、前記被試験デバイスから受け取った前記データ信号と、前記 クロック再生回路により再生された前記クロック信号との位相差を前記第 1位相差に 調整し、前記第 1データ信号および前記第 1クロック信号として出力してもよい。
[0019] また、本発明の第 8の形態によると、被試験デバイスを試験する試験装置であって、 前記被試験デバイスが出力するデータ信号、および、前記データ信号を取得すべき タイミングを示すクロック信号の少なくとも一方の位相を調整し、変化点のタイミングを 合わせた第 1データ信号および第 1クロック信号として出力する第 1調整部と、前記ク ロック信号を指定した時間遅延させて第 2クロック信号として出力する可変遅延回路 と、前記第 1クロック信号を前記第 2クロック信号の変化タイミングで取得した結果に基 づいて前記可変遅延回路の遅延量を調整し、前記第 1クロック信号に対する前記第 2クロック信号の位相差を所望の位相差に調整する第 2調整部と、前記第 1データ信 号を前記第 2クロック信号の変化タイミングで取得した結果に基づ 、て、前記被試験 デバイスが出力する信号の良否を判定する判定部とを備える試験装置を提供する。 なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
発明の効果
[0020] 本発明によれば、ソース'シンクロナス 'クロッキングを採用した電子デバイスの良否 を精度良く判定することができる。
図面の簡単な説明
[0021] [図 1]図 1は、試験装置 10の全体構成を示す。
[図 2]図 2は、コンパレータ回路 135の機能構成を示す。
[図 3]図 3は、制御装置 150の機能構成を示す。
[図 4]図 4は、試験に先立つ調整処理および試験処理の流れを示すフローチャートで ある。
[図 5]図 5は、第 1の遅延調整の処理の流れを示すフローチャートである。
[図 6]図 6は、第 2の遅延調整の処理の流れを示すフローチャートである。
[図 7]図 7は、遅延量調整の対象となる信号のタイミングチャートを示す。
[図 8]図 8は、第 1電子デバイス 80および第 2電子デバイス 85の間のデータ転送を実 現する機能の構成を示す。
[図 9]図 9は、コンパレータ回路 810の機能構成を示す。
[図 10]図 10は、制御装置 820の機能構成を示す。
[図 11]図 11は、遅延量調整の対象となる信号のタイミングチャートを示す。
符号の説明
[0022] 10 試験装置 80 第 1電子デバイス
85 第 2電子デバイス
100 被試験デバイス
110 タイミング発生器
120 パターン発生器
130 波形整形器
132 ドライバ回路
135 コンパレータ回路
140 判定部
150 制御装置
200 基準クロック発生器
205 クロック再生回路
210 第 1可変遅延回路
220 第 2可変遅延回路
230 第 1フリップフロップ
240 第 2フリップフロップ
250 第 3フリップフロップ
260 第 4フリップフロップ
270 第 3可変遅延回路
272 ストローブ用可変遅延回路
275 調整用可変遅延回路
280 第 1選択部
285 第 4可変遅延回路
290 第 2選択部
295 第 3選択部
300 第 1遅延調整部
310 第 2遅延調整部
320 試験制御部 800 受信回路
810 コンパレータ回路
820 制御装置
830 データ処理部
900 基準クロック発生器
905 クロック再生回路
910 第 1可変遅延回路
920 第 2可変遅延回路
930 第 1フリップフロップ
940 第 2フリップフロップ
950 第 3フリップフロップ
960 第 4フリップフロップ
970 第 3可変遅延回路
975 調整用可変遅延回路
980 第 1選択部
985 第 4可変遅延回路
990 第 2選択部
995 第 3選択部
1000 第 1遅延調整部
1010 第 2遅延調整部
1020 試験制御部
発明を実施するための最良の形態
[0023] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0024] 図 1は、試験装置 10の全体構成を示す。試験装置 10は、タイミング発生器 110と、 ノターン発生器 120と、波形整形器 130と、ドライバ回路 132と、コンパレータ回路 1 35と、判定部 140と、制御装置 150とを備え、半導体メモリデバイスなどである被試 験デバイス 100を試験することを目的とする。タイミング発生器 110は、周期クロックな どの基準クロックを発生させてパターン発生器 120に供給する。ノターン発生器 120 は、周期クロックに基づいて、被試験デバイス 100に入力する試験パターンのデータ 、被試験デバイス 100に入力するアドレス、および、被試験デバイス 100に入力する 制御コマンドを生成する。そして、パターン発生器 120は、これらのデータ、アドレス およびコマンドを波形整形器 130に出力する。また、パターン発生器 120は、試験パ ターンのデータを期待値データとして判定部 140にも出力する。
[0025] 波形整形器 130は、入力を受けた試験パターン、アドレスおよび制御コマンドを、 被試験デバイス 100に入力可能な信号波形に整形して、ドライバ回路 132を介して 被試験デバイス 100に供給する。コンパレータ回路 135は、被試験デバイス 100から データ信号を読み出す。被試験デバイス 100がソース ·シンクロナス ·クロッキングを 採用している場合には、コンパレータ回路 135は、被試験デバイス 100から供給を受 けたクロック信号に同期してデータ信号を読み出してもよい。そして、判定部 140は、 読み出されたデータ信号によって示されるデータを、パターン発生器 120から入力し た期待値データと比較する。読み出されたデータが期待値データと等しければ、判 定部 140は、被試験デバイス 100が良品である旨の試験結果を出力する。制御装置 150は、コンパレータ回路 135に対し各種の設定を行う。具体的には、制御装置 150 は、コンパレータ回路 135が精度良くデータ信号を読み出せるようにするため、コン パレータ回路 135内に設けられた可変遅延回路の遅延量を調整する。また、制御装 置 150は、被試験デバイス 100がソース ·シンクロナス ·クロッキングを採用して 、るか 否かに応じ、コンパレータ回路 135の動作を切り替える。
[0026] 図 2は、コンパレータ回路 135の機能構成を示す。コンパレータ回路 135は、基準 クロック発生器 200と、クロック再生回路 205と、第 1可変遅延回路 210と、第 2可変遅 延回路 220と、第 1フリップフロップ 230と、第 2フリップフロップ 240と、第 3フリップフ ロップ 250と、第 4フリップフロップ 260と、第 3可変遅延回路 270と、第 1選択咅 280 と、第 4可変遅延回路 285と、第 2選択部 290と、第 3選択部 295とを有する。基準ク ロック発生器 200は、試験装置 10の基準クロックを発生する。基準クロック発生器 20 0は、タイミング発生器 110など力も供給を受けた基準クロックをコンパレータ回路 13 5の各部に供給してもよい。クロック再生回路 205は、被試験デバイス 100がソース' シンクロナス ·クロッキングを採用して 、な 、場合に備えて、入力したデータ信号から クロック信号を再生して、入力したクロック信号として各部に供給する。第 1可変遅延 回路 210は、被試験デバイス 100が出力するデータ信号を入力し、入力したこのデ ータ信号を指定した時間遅延させて遅延データ信号として出力する。第 2可変遅延 回路 220は、被試験デバイス 100が出力する、データ信号を取得すべきタイミングを 示すクロック信号を入力し、入力したこのクロック信号を、指定した時間遅延させて第 1遅延クロック信号として出力する。これらの可変遅延回路の遅延量は、制御装置 15 0の説明において後述する第 1遅延調整部 300により設定される。
[0027] 第 1フリップフロップ 230は、第 1可変遅延回路 210により出力される遅延データ信 号を、基準クロックに基づくタイミングで取得する。信号を取得するタイミングは、第 4 可変遅延回路 285による遅延量の分だけ基準クロックより遅れてもよい。同様に、第 2 フリップフロップ 240は、第 2可変遅延回路 220により出力される第 1遅延クロック信号 を、基準クロックに基づくタイミングで取得する。第 2選択部 290は、被試験デバイス 1 00が出力するデータ信号と、第 1フリップフロップ 230により出力される遅延データ信 号との何れかを選択して、第 3フリップフロップ 250に供給する。第 3フリップフロップ 2 50は、第 2選択部 290が出力する信号を基準クロックに基づくタイミングで取得し、判 定部 140に供給する。第 3選択部 295は、被試験デバイス 100が出力する他のデー タ信号と、第 3選択部 295により出力される第 1遅延クロック信号との何れかを選択し て、第 4フリップフロップ 260に供給する。第 4フリップフロップ 260は、第 3選択部 295 が出力する信号を基準クロックに基づくタイミングで取得し、判定部 140に供給する。 第 2選択部 290および第 3選択部 295は、何れの信号を選択するかを示す設定を、 後述の第 1遅延調整部 300、第 2遅延調整部 310および試験制御部 320から受けて ちょい。
[0028] 第 3可変遅延回路 270は、本発明に係る位相変更部の一例であり、被試験デバィ ス 100から出力されたクロック信号に対して指定した位相差を有する第 2遅延クロック 信号を生成するべぐ当該クロック信号を指定した時間遅延させて第 2遅延クロック信 号として出力する。例えば、第 3可変遅延回路 270は、第 2遅延クロック信号の位相を 調整するための調整用可変遅延回路 275と、第 2遅延クロック信号による遅延データ 信号のストローブ位置を変化させるためのストローブ用可変遅延回路 272とを有して もよい。第 1選択部 280は、基準クロックに基づく信号と第 2遅延クロック信号との何れ を第 1フリップフロップ 230および第 2フリップフロップ 240に供給するかを選択する。 第 4可変遅延回路 285は、基準クロックを指定された遅延量遅延させて第 1選択部 2 80に供給する。
[0029] なお、図 2では説明の明確化のため、データおよびクロックのそれぞれについて単 一の信号に基づく試験を行う場合について説明した。更に詳細な試験のためには、 これに代えて、コンパレータ回路 135は、データおよびクロックのそれぞれについて、 論理値が真である力否かを示す判定結果の第 1信号と、論理値が偽であるか否かを 示す判定結果の第 2信号とを生成してもよい。この場合、第 1可変遅延回路 210は、 データについての第 1信号および第 2信号のそれぞれを遅延させる。同様に、第 2可 変遅延回路 220は、クロックについての第 1信号および第 2信号のそれぞれを遅延さ せる。また、第 1フリップフロップ 230は、データについての第 1信号および第 2信号を それぞれ取得し、第 2フリップフロップ 240は、クロックについての第 1信号および第 2 信号をそれぞれ取得する。このような構成によれば、論理値真と論理値偽との過渡状 態を検出でき、後段の判定部 140による試験のノリエーシヨンを広げることができる。
[0030] 図 3は、制御装置 150の機能構成を示す。制御装置 150は、第 1遅延調整部 300と 、第 2遅延調整部 310と、試験制御部 320とを有する。第 1遅延調整部 300は、基準 クロックに基づく信号を第 1フリップフロップ 230および第 2フリップフロップ 240に供 給するように第 1選択部 280を設定する。また、第 1遅延調整部 300は、第 1フリップ フロップ 230が出力する信号を選択して第 3フリップフロップ 250に供給するように第 2選択部 290を設定する。また、第 1遅延調整部 300は、第 2フリップフロップ 240が 出力する信号を選択して第 4フリップフロップ 260に供給するように第 3選択部 295を 設定する。
[0031] このように設定された状態において、第 1遅延調整部 300は、入力したデータ信号 と入力したクロック信号との位相差を第 1位相差に調整し、遅延データ信号および第 1遅延クロック信号として出力する（なお、遅延データ信号は第 1データ信号の一例で ある。 ) oたとえば、第 1遅延調整部 300は、第 1フリップフロップ 230および第 2フリツ プフロップ 240が遅延データ信号および第 1遅延クロック信号を信号の変化点のタイ ミングで取得するように第 1可変遅延回路 210および第 2可変遅延回路 220の少なく とも一方の遅延量を調整する。このように、第 1位相差とは実質的に 0の位相差であつ てもよ 、し、 0より大き 、所定の位相差であってもよ!/ヽ。
[0032] 調整の処理の具体例として、まず、第 1遅延調整部 300は、第 1可変遅延回路 210 および第 2可変遅延回路 220の遅延量をそれぞれ変化させながら第 1フリップフロッ プ 230および第 2フリップフロップ 240により複数回データ信号およびクロック信号を 取得させる。そして、第 1遅延調整部 300は、データ信号およびクロック信号の変化 前の値および変化後の値を取得した回数が略同一となる第 1可変遅延回路 210およ び第 2可変遅延回路 220の遅延量を検出して第 1可変遅延回路 210および第 2可変 遅延回路 220に設定する。これに代えて、第 1遅延調整部 300は、第 1可変遅延回 路 210および第 2可変遅延回路 220の一方、および、第 4可変遅延回路 285の遅延 量を調整してもよい。即ち例えば、第 1遅延調整部 300は、第 1可変遅延回路 210お よび第 4可変遅延回路 285の遅延量をそれぞれ変化させながら、第 1フリップフロッ プ 230および第 2フリップフロップ 240により複数回データ信号およびクロック信号を 取得させる。そして、第 1遅延調整部 300は、データ信号およびクロック信号の変化 前の値および変化後の値を取得した回数が略同一となる第 1可変遅延回路 210およ び第 4可変遅延回路 285の遅延量を検出して第 1可変遅延回路 210および第 4可変 遅延回路 285に設定してもよい。
[0033] 更に他の例として、第 1遅延調整部 300は、入力したデータ信号および入力したク ロック信号の位相差を、位相差比較器によって検出してもよい。位相差比較器とは、 2つの信号を入力して、その位相差を論理値や電圧値などとして出力するものである 。この場合、第 1遅延調整部 300は、位相差比較器による出力値と予め定められた基 準値とを比較して、出力値が基準値より大きい場合には第 1可変遅延回路 210およ び第 2可変遅延回路 220の一方について遅延量を増加し、又は、他方について遅 延量を減少させる。第 1遅延調整部 300は、出力値が基準値より小さい場合には当 該一方の回路について遅延量を減少し、又は、当該他方の回路について遅延量を 増加させる。このように、位相比較の方法はデータ信号の取り込み回数に基づくもの でなくともよい。
[0034] 第 2遅延調整部 310は、位相の調整が完了した旨の通知を第 1遅延調整部 300か ら受けて動作を開始する。第 2遅延調整部 310は、第 2遅延クロック信号を第 1フリツ プフロップ 230および第 2フリップフロップ 240に供給するように第 1選択部 280を設 定する。また、第 2遅延調整部 310は、第 1フリップフロップ 230が出力する信号を選 択して第 3フリップフロップ 250に供給するように第 2選択部 290を設定したまま維持 する。また、第 2遅延調整部 310は、第 2フリップフロップ 240が出力する信号を選択 して第 4フリップフロップ 260に供給するように第 3選択部 295を設定したまま維持す る。このように設定された状態で、第 2遅延調整部 310は、第 1遅延調整部 300により 位相が調整された第 1遅延クロック信号を第 2遅延クロック信号の変化タイミングで取 得した結果に基づいて第 3可変遅延回路 270の遅延量を調整する。そして、第 2遅 延調整部 310は、第 1遅延クロック信号および第 2遅延クロック信号の位相差を第 2 位相差に調整する。このようにして、遅延データ信号および第 2遅延クロック信号の位 相差は、上記の第 1位相差および第 2位相差を合計した位相差に調整され、利用者 の所望の位相差となる。
[0035] 具体的な処理として、たとえば、第 2遅延調整部 310は、ストローブ用可変遅延回 路 272に対して予め定められた遅延量を設定した状態で調整用可変遅延回路 275 の遅延量を調整することにより、第 1遅延クロック信号および第 2遅延クロック信号の 変化点のタイミングが略等しくなるように設定してもよ 、。この設定の後にストローブ用 可変遅延回路 272による遅延を略 0に戻すと、第 1遅延クロック信号および第 2遅延 クロック信号の間にはストローブ用可変遅延回路 272による遅延量に対応する位相 差を生じさせることができる。
[0036] 試験制御部 320は、位相の調整が完了した旨の通知を第 2遅延調整部 310から受 けて動作を開始する。試験制御部 320は、第 2遅延クロック信号を第 1フリップフロッ プ 230および第 2フリップフロップ 240に供給するように第 1選択部 280を設定したま ま維持する。また、試験制御部 320は、第 1フリップフロップ 230が出力する信号を選 択して第 3フリップフロップ 250に供給するように第 2選択部 290を設定したまま維持 する。また、試験制御部 320は、第 2フリップフロップ 240が出力する信号を選択して 第 4フリップフロップ 260に供給するように第 3選択部 295を設定したまま維持する。こ のように設定された状態で、試験制御部 320は、被試験デバイス 100により出力され るデータ信号を順次取り込む。試験制御部 320は、ストローブ用可変遅延回路 272 の遅延量を調整することによって第 2遅延クロック信号を更に遅延させ、被試験デバ イス 100のタイミング試験を行ってもよい。これにより、予め定められた基準範囲内の 信号遅延が発生しても被試験デバイス 100が正常動作可能カゝ否かを試験できる。
[0037] 図 4は、試験に先立つ調整処理および試験処理の流れを示すフローチャートであ る。まず、試験装置 10は、被試験デバイス 100の種類を判別する（S400)。被試験 デバイス 100の種類は、エンジニアによる入力に基づいて試験装置 10に予め設定さ れていてもよいし、被試験デバイス 100から出力される識別信号などに応じ試験装置 10が自動的に判別してもよい。被試験デバイス 100がソース'シンクロナス 'クロツキ ングを採用していることを条件に（S410 : YES)、第 1遅延調整部 300は、第 1の遅延 調整を行う（S420)。第 1の遅延調整によって、第 1フリップフロップ 230および第 2フ リップフロップ 240が遅延データ信号および第 1遅延クロック信号を信号の変化点の タイミングで取得するように第 1可変遅延回路 210および第 2可変遅延回路 220が調 整される。この遅延調整は、第 1遅延調整部 300、第 1可変遅延回路 210および第 2 可変遅延回路 220によって実現され、これらの各部材が協働して本発明に係る第 1 調整部として機能する。即ち、これらの各部材は、協働して、入力したデータ信号お よびクロック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第 1遅延データ信号および第 1遅延クロック信号として出力する。
[0038] 次に第 2遅延調整部 310は、第 2の遅延調整を行う（S430)。第 2の遅延調整によ つて、第 1遅延クロック信号および第 2遅延クロック信号の位相差が所望の位相差とな るように、第 3可変遅延回路 270が調整される。具体的には、第 2遅延調整部 310は 、第 1遅延クロック信号の Hレベル期間または Lレベル期間の略中間点に第 2遅延ク ロック信号の変化タイミングが位置するように第 3可変遅延回路 270の遅延量を調整 してもよい。これにより、第 2遅延クロック信号の位相を、ストローブ用可変遅延回路 2 72に遅延量が設定されて 、な 、状態にぉ 、てはデータ信号を最も取り込み易 、位 相とすることができ、この位相を基準としたそれぞれのストローブ位置について試験を 可能とすることができる。
[0039] 次に、試験制御部 320および判定部 140は、被試験デバイス 100の試験処理を行 う（S440)。具体的には、まず、試験制御部 320は、第 2遅延クロック信号を第 1フリツ プフロップ 230および第 2フリップフロップ 240に供給するように第 1選択部 280を設 定したまま維持する。また、試験制御部 320は、ストローブ用可変遅延回路 272の遅 延量を調整することによりストローブ位置を様々な位置に調整する。そして、判定部 1 40は、ストローブ用可変遅延回路 272の遅延量を変化させながら遅延データ信号を 第 2遅延クロック信号の変化タイミングで取得した結果に基づ 、て、被試験デバイス 1 00の良否を判定する。具体的には、判定部 140は、第 2選択部 290により第 1フリツ プフロップ 230が出力する信号を選択させた結果第 3フリップフロップ 250から出力さ れる信号値を期待値と比較した結果に基づいて被試験デバイス 100が出力する信 号の良否を判定する。
[0040] 一方で、被試験デバイス 100がソース'シンクロナス 'クロッキングを採用していない 場合、即ち、図 1に例示した被試験デバイス 100ではない他の被試験デバイスが試 験装置 10に搭載されたことを条件に（S410 :NO)、試験制御部 320および判定部 1 40は、この被試験デバイスの試験処理を行う（S450)。このような種類の被試験デバ イスは、データ信号およびクロック信号に代えて第 1データ信号および第 2データ信 号を出力する。試験制御部 320は、第 2選択部 290により第 1データ信号を選択させ 、第 3選択部 295により第 2データ信号を選択させる。そして、判定部 140は、この結 果第 3フリップフロップ 250および第 4フリップフロップ 260から出力される信号値をそ れぞれ期待値と比較した結果に基づいて被試験デバイス 100が出力する信号の良 否を判定する。
[0041] 図 5は、第 1の遅延調整の処理の流れを示すフローチャートである。第 1遅延調整 部 300は、基準クロックに基づく信号を第 1フリップフロップ 230および第 2フリップフ ロップ 240に供給するように第 1選択部 280を設定する（S500)。また、第 1遅延調整 部 300は、第 1フリップフロップ 230が出力する信号を選択して第 3フリップフロップ 2 50に供給するように第 2選択部 290を設定する。また、第 1遅延調整部 300は、第 2 フリップフロップ 240が出力する信号を選択して第 4フリップフロップ 260に供給する ように第 3選択部 295を設定する。次に、第 1遅延調整部 300は、第 1可変遅延回路 210および第 2可変遅延回路 220の少なくとも一方の遅延量を変更するべく以下の 処理を行う。
[0042] まず、第 1遅延調整部 300は、第 1可変遅延回路 210および第 2可変遅延回路 22 0の少なくとも一方に所定の遅延量を設定する（S510)。具体的には、第 1可変遅延 回路 210は、被試験デバイス 100が出力するデータ信号を指定した時間遅延させて 遅延データ信号として出力する（S520)。また、第 2可変遅延回路 220は、被試験デ バイス 100が出力する、データ信号を取得すべきタイミングを示すクロック信号を、指 定した時間遅延させて第 1遅延クロック信号として出力する（S530)。第 1フリップフロ ップ 230は、遅延データ信号を基準クロックに基づくタイミングで取得する（S540)。 第 2フリップフロップ 240は、第 1遅延クロック信号を基準クロックに基づくタイミングで 取得する（S550)。遅延データ信号および第 1遅延クロック信号の取得回数が所定 回数に達するまで以上の処理を繰り返す (S560)。
[0043] 遅延データ信号および第 1遅延クロック信号の取得回数が所定回数に達すると（S 560 : YES)、第 1遅延調整部 300は、遅延データ信号および第 1遅延クロック信号 の位相調整が完了したカゝ否かを判断する（S570)。例えば、第 1遅延調整部 300は 、データ信号およびクロック信号の変化前の値および変化後の値を取得した回数が 略同一となった場合に、遅延データ信号および第 1遅延クロック信号の位相調整が 完了したと判断してもよい。位相調整が完了していなければ (S570 : NO)、第 1遅延 調整部 300は S510に処理を戻して第 1可変遅延回路 210および第 2可変遅延回路 220の遅延量を変更させる。位相調整が完了すると（S570 : YES)、本図の処理を 終了する。
[0044] 図 6は、第 2の遅延調整の処理の流れを示すフローチャートである。位相の調整が 完了した旨の通知を第 1遅延調整部 300から受けて、第 2遅延調整部 310は以下の 処理を開始する。まず、第 2遅延調整部 310は、第 2遅延クロック信号を第 1フリップ フロップ 230および第 2フリップフロップ 240に供給するように第 1選択部 280を設定 する（S600)。また、第 2遅延調整部 310は、第 1フリップフロップ 230が出力する信 号を選択して第 3フリップフロップ 250に供給するように第 2選択部 290を設定したま ま維持する。また、第 2遅延調整部 310は、第 2フリップフロップ 240が出力する信号 を選択して第 4フリップフロップ 260に供給するように第 3選択部 295を設定したまま 維持する。
[0045] 次に、第 2遅延調整部 310は、ストローブ用可変遅延回路 272に対して予め定めら れた遅延量を設定する（S610)。この状態で第 2遅延調整部 310は、調整用可変遅 延回路 275の遅延量を調整するべく以下の処理を行う。まず、第 2遅延調整部 310 は、調整用可変遅延回路 275に所定の遅延量を設定する（S620)。そして、第 2可 変遅延回路 220は、被試験デバイス 100が出力する、データ信号を取得すべきタイミ ングを示すクロック信号を指定した時間遅延させて第 1遅延クロック信号として出力す る（S630)。また、第 3可変遅延回路 270は、クロック信号を指定した時間遅延させて 第 2遅延クロック信号として出力する（S640)。第 2フリップフロップ 240は、第 1遅延ク ロック信号を第 2遅延クロック信号によって指定されたタイミングで取得する（S650)。 第 1遅延クロック信号の取得回数が所定回数に達するまで以上の処理を繰り返す (S 660)。
[0046] 第 1遅延クロック信号の取得回数が所定回数に達すると（S660 : YES)、第 2遅延 調整部 310は、第 2遅延クロック信号の位相調整が完了した力否かを判断する（S67 0)。例えば、第 2遅延調整部 310は、クロック信号の変化前の値および変化後の値 を取得した回数が略同一となった場合に、第 2遅延クロック信号の位相調整が完了し たと判断してもよい。位相調整が完了していなければ (S670 : NO)、第 2遅延調整部 310は S610に処理を戻して第 3可変遅延回路 270の遅延量を変更させる。位相調 整が完了すると（S670 : YES)、本図の処理を終了する。
[0047] 図 7は、遅延量調整の対象となる信号のタイミングチャートを示す。被試験デバイス 100によって出力されるデータ信号は第 1可変遅延回路 210によって遅延されて遅 延データ信号として出力される。一方、被試験デバイス 100によって出力されるクロッ ク信号は第 2可変遅延回路 220によって遅延されて第 1遅延クロック信号として出力 される。第 2遅延クロック信号は、第 3可変遅延回路 270により、第 1遅延クロック信号 と所望の位相差に調整される。このよう〖こ第 2遅延クロック信号はクロック信号と同期し ているので、被試験デバイス 100の出力信号にジッタが発生した場合であっても試験 の精度を維持することができる。また、ストローブ用可変遅延回路 272によってスト口 ーブ遅延が最小に設定されると、第 2遅延クロック信号の変化点が早まる。ストローブ 用可変遅延回路 272によってストローブ遅延が最大に設定されると、第 2遅延クロック 信号の変化点が遅れる。このように、被試験デバイス 100から出力されるクロック信号 を基準にストローブ位置を調整できるので、被試験デバイス 100のタイミング試験に おける良否判定の精度を高めることができる。
[0048] 図 8は、第 1電子デバイス 80および第 2電子デバイス 85の間のデータ転送を実現 する機能の構成を示す。本図を参照して、第 2電子デバイス 85がその外部に設けら れた他の第 1電子デバイス 80と同期して動作し、第 1電子デバイス 80から出力された 信号を適切なタイミングで取り込む構成について説明する。なお、図 8では第 1電子 デバイス 80および第 2電子デバイス 85を、別体に設けられた 2つのデバイスとして示 したが、これに代えて、第 1電子デバイス 80および第 2電子デバイス 85は同一のチッ プ上に一体に形成されており、第 2電子デバイス 85はこのような同一チップ上の第 1 電子デバイス 80から信号を入力してもよ ヽ。
[0049] 第 1電子デバイス 80は、ソース ·シンクロナス 'クロッキングを採用しており、クロック 信号およびそれに同期したデータ信号を第 2電子デバイス 85に対し出力する。第 2 電子デバイス 85は、受信回路 800と、データ処理部 830とを備える。受信回路 800 は、第 1電子デバイス 80から入力したクロック信号に同期して、入力したデータ信号 を読み出すことで、第 1電子デバイス 80からデータを受け取る。そして、データ処理 部 830は、読み出されたデータ信号に基づく処理を行う。なお、第 1電子デバイス 80 力 Sソース'シンクロナス .クロッキングを採用していない場合には、受信回路 800は、デ ータ信号のみを第 1電子デバイス 80から取得して、クロック信号はその他の外部の装 置や内部のクロック発生器から取得してもよい。一例として、受信回路 800は、データ 信号からクロック再生〖こよりクロック信号を生成し、そのクロック信号を人力クロック信 号としてコンパレータ回路 810に供給してもよい。
[0050] 受信回路 800は、コンパレータ回路 810と、制御装置 820とを備える。コンパレータ 回路 810は、第 1電子デバイス 80から入力したクロック信号に同期して、入力したデ ータ信号を読み出す。そして、制御装置 820は、コンパレータ回路 810に対し各種の 設定を行う。具体的には、制御装置 820は、コンパレータ回路 810が精度良くデータ 信号を読み出せるようにするため、コンパレータ回路 810内に設けられた可変遅延回 路の遅延量を調整する。
[0051] 図 9は、コンパレータ回路 810の機能構成を示す。コンパレータ回路 810は、基準 クロック発生器 900と、クロック再生回路 905と、第 1可変遅延回路 910と、第 2可変遅 延回路 920と、第 1フリップフロップ 930と、第 2フリップフロップ 940と、第 3フリップフ ロップ 950と、第 4フリップフロップ 960と、第 3可変遅延回路 970と、第 1選択咅 980 と、第 4可変遅延回路 985と、第 2選択部 990と、第 3選択部 995とを有する。基準ク ロック発生器 900は、コンパレータ回路 810の基準クロックを発生する。基準クロック 発生器 900は、外部の装置など力も供給を受けた基準クロックをコンパレータ回路 81 0の各部に供給してもよい。クロック再生回路 905は、第 1電子デバイス 80がソース' シンクロナス ·クロッキングを採用して 、な 、場合に備えて、入力データ信号から入力 クロック信号を再生する。第 1可変遅延回路 910は、第 1電子デバイス 80が出力する データ信号を指定した時間遅延させて遅延データ信号として出力する。第 2可変遅 延回路 920は、第 1電子デバイス 80が出力する、データ信号を取得すべきタイミング を示すクロック信号を、指定した時間遅延させて第 1遅延クロック信号として出力する
。これらの可変遅延回路の遅延量は、制御装置 820の説明において後述する第 1遅 延調整部 1000により設定される。
[0052] 第 1フリップフロップ 930は、本発明に係るデータ取得部の一例であり、第 1可変遅 延回路 910により出力される遅延データ信号を、基準クロックに基づくタイミングで取 得する。信号を取得するタイミングは、第 4可変遅延回路 985による遅延量の分だけ 基準クロックより遅れてもよい。同様に、第 2フリップフロップ 940は、第 2可変遅延回 路 920により出力される第 1遅延クロック信号を、基準クロックに基づくタイミングで取 得する。第 2選択部 990は、第 1電子デバイス 80が出力するデータ信号と、第 1フリツ プフロップ 930により出力される遅延データ信号との何れかを選択して、第 3フリップ フロップ 950に供給する。第 3フリップフロップ 950は、第 2選択部 990が出力する信 号を基準クロックに基づくタイミングで取得し、制御装置 820およびデータ処理部 83 0に供給する。第 3選択部 995は、第 1電子デバイス 80が出力する他のデータ信号と 、第 3選択部 995により出力される第 1遅延クロック信号との何れかを選択して、第 4フ リップフロップ 960に供給する。第 4フリップフロップ 960は、第 3選択部 995が出力す る信号を基準クロックに基づくタイミングで取得し、制御装置 820およびデータ処理 部 830に供給する。第 2選択部 990および第 3選択部 995は、何れの信号を選択す るかを示す設定を、後述の第 1遅延調整部 1000、第 2遅延調整部 1010および試験 制御部 1020から受けてもよい。
[0053] 第 3可変遅延回路 970は、本発明に係る位相変更部の一例であり、第 1電子デバ イス 80から出力されたクロック信号に対して指定した位相差を有する第 2遅延クロック 信号を生成するべぐ当該クロック信号を指定した時間遅延させて第 2遅延クロック信 号として出力する。例えば、第 3可変遅延回路 970は、第 2遅延クロック信号の位相を 調整するための調整用可変遅延回路 975を有してもよい。これに代えて、第 3可変遅 延回路 970は、第 1遅延クロック信号を遅延させた信号を生成することにより、入カク ロック信号と比較して指定した時間遅延した第 2遅延クロック信号を生成してもよい。 第 1選択部 980は、基準クロックに基づく信号と第 2遅延クロック信号との何れを第 1 フリップフロップ 930および第 2フリップフロップ 940に供給するかを選択する。第 4可 変遅延回路 985は、基準クロックを指定された遅延量遅延させて第 1選択部 980に 供給する。
[0054] なお、図 2では説明の明確化のため、データおよびクロックのそれぞれについて単 一の信号に基づく試験を行う場合について説明した。更に詳細な試験のためには、 これに代えて、コンパレータ回路 810は、データおよびクロックのそれぞれについて、 論理値が真であるカ 為かを示す判定結果の第 1信号と、論理値が偽であるか否かを 示す判定結果の第 2信号とを生成してもよい。この場合、第 1可変遅延回路 910は、 データについての第 1信号および第 2信号のそれぞれを遅延させる。同様に、第 2可 変遅延回路 920は、クロックについての第 1信号および第 2信号のそれぞれを遅延さ せる。また、第 1フリップフロップ 930は、データについての第 1信号および第 2信号を それぞれ取得し、第 2フリップフロップ 940は、クロックについての第 1信号および第 2 信号をそれぞれ取得する。このような構成によれば、論理値真と論理値偽との過渡状 態を検出することができる。
[0055] 図 10は、制御装置 820の機能構成を示す。制御装置 820は、第 1遅延調整部 100 0と、第 2遅延調整部 1010と、試験制御部 1020とを有する。第 1遅延調整部 1000 は、基準クロックに基づく信号を第 1フリップフロップ 930および第 2フリップフロップ 9 40に供給するように第 1選択部 980を設定する。また、第 1遅延調整部 1000は、第 1 フリップフロップ 930が出力する信号を選択して第 3フリップフロップ 950に供給する ように第 2選択部 990を設定する。また、第 1遅延調整部 1000は、第 2フリップフロッ プ 940が出力する信号を選択して第 4フリップフロップ 960に供給するように第 3選択 部 995を設定する。
[0056] このように設定された状態において、第 1遅延調整部 1000は、入力データ信号と 入力クロック信号との位相差を第 1位相差に調整し、遅延データ信号および第 1遅延 クロック信号として出力する。たとえば、第 1遅延調整部 1000は、第 1フリップフロップ 930および第 2フリップフロップ 940が遅延データ信号および第 1遅延クロック信号を 信号の変化点のタイミングで取得するように第 1可変遅延回路 910および第 2可変遅 延回路 920の少なくとも一方の遅延量を調整する。このように、第 1位相差とは実質 的に 0の位相差であってもよ 、し、 0より大き 、所定の位相差であってもよ!/、。
この遅延調整は、第 1遅延調整部 1000、第 1可変遅延回路 910および第 2可変遅 延回路 920によって実現され、これらの各部材が協働して本発明に係る第 1調整部と して機能する。即ち、これらの各部材は、協働して、入力データ信号および入力クロ ック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第 1遅延デ ータ信号および第 1遅延クロック信号として出力する。
[0057] 調整の処理の具体例として、まず、第 1遅延調整部 1000は、第 1可変遅延回路 91 0および第 2可変遅延回路 920の遅延量をそれぞれ変化させながら第 1フリップフロ ップ 930および第 2フリップフロップ 940により複数回データ信号およびクロック信号 を取得させる。そして、第 1遅延調整部 1000は、データ信号およびクロック信号の変 化前の値および変化後の値を取得した回数が略同一となる第 1可変遅延回路 910 および第 2可変遅延回路 920の遅延量を検出して第 1可変遅延回路 910および第 2 可変遅延回路 920に設定する。これに代えて、第 1遅延調整部 1000は、第 1可変遅 延回路 910および第 2可変遅延回路 920の一方、および、第 4可変遅延回路 985の 遅延量を調整してもよい。即ち例えば、第 1遅延調整部 1000は、第 1可変遅延回路 910および第 4可変遅延回路 985の遅延量をそれぞれ変化させながら、第 1フリップ フロップ 930および第 2フリップフロップ 940により複数回データ信号およびクロック信 号を取得させる。そして、第 1遅延調整部 1000は、データ信号およびクロック信号の 変化前の値および変化後の値を取得した回数が略同一となる第 1可変遅延回路 91 0および第 4可変遅延回路 985の遅延量を検出して第 1可変遅延回路 910および第 4可変遅延回路 985に設定してもよい。
[0058] 更に他の例として、第 1遅延調整部 1000は、入力データ信号および入力クロック信 号の位相差を、位相差比較器によって検出してもよい。位相差比較器とは、 2つの信 号を入力して、その位相差を論理値や電圧値などとして出力するものである。この場 合、第 1遅延調整部 1000は、位相差比較器による出力値と予め定められた基準値と を比較して、出力値が基準値より大きい場合には第 1可変遅延回路 910および第 2 可変遅延回路 920の一方について遅延量を増加し、又は、他方について遅延量を 減少させる。第 1遅延調整部 1000は、出力値が基準値より小さい場合には当該一方 の回路について遅延量を減少し、又は、当該他方の回路について遅延量を増加さ せる。このように、位相比較の方法はデータ信号の取り込み回数に基づくものでなくと ちょい。
[0059] 第 2遅延調整部 1010は、位相の調整が完了した旨の通知を第 1遅延調整部 1000 力も受けて動作を開始する。第 2遅延調整部 1010は、第 2遅延クロック信号を第 1フ リップフロップ 930および第 2フリップフロップ 940に供給するように第 1選択部 980を 設定する。また、第 2遅延調整部 1010は、第 1フリップフロップ 930が出力する信号 を選択して第 3フリップフロップ 950に供給するように第 2選択部 990を設定したまま 維持する。また、第 2遅延調整部 1010は、第 2フリップフロップ 940が出力する信号 を選択して第 4フリップフロップ 960に供給するように第 3選択部 995を設定したまま 維持する。このように設定された状態で、第 2遅延調整部 1010は、第 1遅延調整部 1 000により位相が調整された第 1遅延クロック信号を第 2遅延クロック信号の変化タイ ミングで取得した結果に基づ 、て第 3可変遅延回路 970の遅延量を調整する。そし て、第 2遅延調整部 1010は、第 1遅延クロック信号および第 2遅延クロック信号の位 相差を第 2位相差に調整する。このようにして、遅延データ信号および第 2遅延クロッ ク信号の位相差は、上記の第 1位相差および第 2位相差を合計した位相差に調整さ れ、利用者の所望の位相差となる。
[0060] 試験制御部 1020は、位相の調整が完了した旨の通知を第 2遅延調整部 1010か ら受けて動作を開始する。試験制御部 1020は、第 2遅延クロック信号を第 1フリップ フロップ 930および第 2フリップフロップ 940に供給するように第 1選択部 980を設定 したまま維持する。また、試験制御部 1020は、第 1フリップフロップ 930が出力する信 号を選択して第 3フリップフロップ 950に供給するように第 2選択部 990を設定したま ま維持する。また、試験制御部 1020は、第 2フリップフロップ 940が出力する信号を 選択して第 4フリップフロップ 960に供給するように第 3選択部 995を設定したまま維 持する。このように設定された状態で、試験制御部 1020は、第 1電子デバイス 80に より出力されるデータ信号を順次取り込む。これにより、第 1フリップフロップ 930は、 遅延データ信号を、第 2遅延クロック信号の変化タイミングで取得することにより第 1 電子デバイス 80からデータを受け取ることができる。なお、遅延データ信号を受け取 るのは本図の例では第 1フリップフロップ 930だ力 第 2遅延クロック信号の変化タイミ ングで受け取るのであれば、第 1フリップフロップ 930以外の他のフリップフロップが 遅延データ信号を取得してもよ 、。
[0061] 図 11は、遅延量調整の対象となる信号のタイミングチャートを示す。第 1電子デバ イス 80によって出力されるデータ信号は第 1可変遅延回路 910によって遅延されて 遅延データ信号として出力される。一方、第 1電子デバイス 80によって出力されるク ロック信号は第 2可変遅延回路 920によって遅延されて第 1遅延クロック信号として出 力される。第 2遅延クロック信号は、第 3可変遅延回路 970により、第 1遅延クロック信 号と所望の位相差に調整される。たとえば、図示のように、第 2遅延クロック信号の立 ち上がりのタイミングを、遅延データ信号が立ち上がって安定した後のタイミングとす れば、遅延データ信号を確実に取り込ませることができる。また、第 2遅延クロック信 号はクロック信号と同期しているので、遅延データ信号とも同期している可能性が高く 、第 1電子デバイス 80の出力信号にジッタが発生した場合であってもデータ信号を 確実に取り込むことができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載力 明らかである。

Claims

請求の範囲
[1] 入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロ ック信号とを入力し、データを受け取る受信回路を備える電子デバイスであって、 前記受信回路は、
前記入力データ信号と前記入力クロック信号との位相差を第 1位相差に調整し、第 1データ信号および第 1クロック信号として出力する第 1調整部と、
前記第 1クロック信号に対して指定された位相差を有する第 2クロック信号を出力す る位相変更部と、
前記第 1クロック信号を前記第 2クロック信号の変化タイミングで取得した結果に基 づいて、前記第 1クロック信号に対する前記第 2クロック信号の位相差を第 2位相差に 調整する第 2調整部と、
前記第 1データ信号を前記第 2クロック信号の変化タイミングで取得してデータを受 け取るデータ取得部と
を有する電子デバイス。
[2] 当該電子デバイスは、前記入力データ信号および前記入力クロック信号を、外部の 他のデバイス力 受信する請求項 1に記載の電子デバイス。
[3] 当該電子デバイスは、前記入力データ信号を外部の他のデバイス力 受信し、 前記入力データ信号から、前記入力クロック信号を再生するクロック再生回路を更 に備え、
前記受信回路は、前記他のデバイスから受信した前記入力データ信号と、前記クロ ック再生回路により再生された前記入力クロック信号とを入力してデータを受け取る 請求項 1に記載の電子デバイス。
[4] 入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロ ック信号とを受け取る電子デバイスであって、
前記入力データ信号および前記入力クロック信号の少なくとも一方の位相を調整し 、変化点のタイミングを合わせた第 1データ信号および第 1クロック信号として出力す る第 1調整部と、
前記入力クロック信号を指定した時間遅延させて第 2クロック信号として出力する可 変遅延回路と、
前記第 1クロック信号を前記第 2クロック信号の変化タイミングで取得した結果に基 づいて前記可変遅延回路の遅延量を調整し、前記第 1クロック信号に対する前記第 2クロック信号の位相差を所望の位相差に調整する第 2調整部と、
を備え、
前記第 1データ信号を前記第 2クロック信号の変化タイミングで取得することにより 前記外部のデバイス力ゝらの信号を受け取る電子デバイス。
外部のデバイス力 の信号を受け取る電子デバイスであって、
基準クロックを発生する基準クロック発生器と、
前記外部のデバイスが出力するデータ信号を指定した時間遅延させて遅延データ 信号として出力する第 1可変遅延回路と、
前記外部のデバイスが出力する、前記データ信号を取得すべきタイミングを示すク ロック信号を指定した時間遅延させて第 1遅延クロック信号として出力する第 2可変遅 延回路と、
前記遅延データ信号を前記基準クロックに基づくタイミングで取得する第 1フリップ フロップと、
前記第 1遅延クロック信号を前記基準クロックに基づくタイミングで取得する第 2フリ ップフロップと、
前記第 1フリップフロップおよび前記第 2フリップフロップが前記遅延データ信号お よび前記第 1遅延クロック信号を信号の変化点のタイミングで取得するように前記第 1 可変遅延回路および前記第 2可変遅延回路の少なくとも一方の遅延量を調整する第 1遅延調整部と、
前記クロック信号を指定した時間遅延させて第 2遅延クロック信号として出力する第 3可変遅延回路と、
第 1遅延調整部により位相が調整された前記第 1遅延クロック信号を前記第 2遅延 クロック信号の変化タイミングで取得した結果に基づいて前記第 3可変遅延回路の遅 延量を調整することにより、前記第 1遅延クロック信号および前記第 2遅延クロック信 号の位相差を所望の位相差に調整する第 2遅延調整部と、 を備え、
前記遅延データ信号を前記第 2遅延クロック信号の変化タイミングで取得することに より前記外部のデバイス力 の信号を受け取る電子デバイス。
[6] 入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロ ック信号とを入力し、データを受け取る回路であって、
前記入力データ信号と前記入力クロック信号との位相差を第 1位相差に調整し、第 1データ信号および第 1クロック信号として出力する第 1調整部と、
前記第 1クロック信号に対して指定された位相差を有する第 2クロック信号を出力す る位相変更部と、
前記第 1クロック信号を前記第 2クロック信号の変化タイミングで取得した結果に基 づいて、前記第 1クロック信号に対する前記第 2クロック信号の位相差を第 2位相差に 調整する第 2調整部と、
前記第 1データ信号を前記第 2クロック信号の変化タイミングで取得してデータを受 け取るデータ取得部と
を備える回路。
[7] デバイス力 受信した入力データ信号と、前記入力データ信号を取得するべきタイ ミングを示す入力クロック信号とを受け取る回路であって、
前記入力データ信号および前記入力クロック信号の少なくとも一方の位相を調整し 、変化点のタイミングを合わせた第 1データ信号および第 1クロック信号として出力す る第 1調整部と、
前記入力クロック信号を指定した時間遅延させて第 2クロック信号として出力する可 変遅延回路と、
前記第 1クロック信号を前記第 2クロック信号の変化タイミングで取得した結果に基 づいて前記可変遅延回路の遅延量を調整し、前記第 1クロック信号に対する前記第 2クロック信号の位相差を所望の位相差に調整する第 2調整部と、
前記第 1データ信号を前記第 2クロック信号の変化タイミングで取得することにより 前記デバイス力 の信号を受け取る回路。
[8] デバイスからの信号を受け取る回路であって、 基準クロックを発生する基準クロック発生器と、
前記デバイスが出力するデータ信号を指定した時間遅延させて遅延データ信号と して出力する第 1可変遅延回路と、
前記デバイスが出力する、前記データ信号を取得すべきタイミングを示すクロック信 号を指定した時間遅延させて第 1遅延クロック信号として出力する第 2可変遅延回路 と、
前記遅延データ信号を前記基準クロックに基づくタイミングで取得する第 1フリップ フロップと、
前記第 1遅延クロック信号を前記基準クロックに基づくタイミングで取得する第 2フリ ップフロップと、
前記第 1フリップフロップおよび前記第 2フリップフロップが前記遅延データ信号お よび前記第 1遅延クロック信号を信号の変化点のタイミングで取得するように前記第 1 可変遅延回路および前記第 2可変遅延回路の少なくとも一方の遅延量を調整する第 1遅延調整部と、
前記クロック信号を指定した時間遅延させて第 2遅延クロック信号として出力する第 3可変遅延回路と、
第 1遅延調整部により位相が調整された前記第 1遅延クロック信号を前記第 2遅延 クロック信号の変化タイミングで取得した結果に基づいて前記第 3可変遅延回路の遅 延量を調整することにより、前記第 1遅延クロック信号および前記第 2遅延クロック信 号の位相差を所望の位相差に調整する第 2遅延調整部と、
を備え、
前記遅延データ信号を前記第 2遅延クロック信号の変化タイミングで取得することに より前記デバイスからの信号を受け取る回路。
前記基準クロックに基づく信号と、前記第 2遅延クロック信号とのいずれを前記第 1 フリップフロップおよび前記第 2フリップフロップに供給するかを選択する第 1選択部 を更に備え、
前記第 1遅延調整部は、前記基準クロックに基づく信号を前記第 2フリップフロップ に供給するように前記第 1選択部を設定した状態で、前記第 1可変遅延回路および 前記第 2可変遅延回路の遅延量を調整し、
前記第 2遅延調整部は、前記第 2遅延クロック信号を前記第 2フリップフロップに供 給するように前記第 1選択部を設定した状態で、前記第 3可変遅延回路の遅延量を 設定し、
前記第 1フリップフロップは、前記第 2遅延クロック信号を前記第 1フリップフロップお よび前記第 2フリップフロップに供給するように前記第 1選択部を設定した状態で、前 記遅延データ信号を前記第 2遅延クロック信号の変化タイミングで取得する
請求項 8に記載の回路。
[10] 前記第 1遅延調整部は、
前記第 1可変遅延回路および前記第 2可変遅延回路の遅延量をそれぞれ変化さ せながら前記第 1フリップフロップおよび前記第 2フリップフロップにより複数回前記デ ータ信号および前記クロック信号を取得させ、
前記データ信号および前記クロック信号の変化前の値および変化後の値を取得し た回数が略同一となる前記第 1可変遅延回路および前記第 2可変遅延回路の遅延 量を検出して前記第 1可変遅延回路および前記第 2可変遅延回路に設定する 請求項 9に記載の回路。
[11] 前記第 2遅延調整部は、前記第 1遅延クロック信号の Hレベル期間または Lレベル 期間の略中間点に前記第 2遅延クロック信号の変化タイミングが位置するように前記 第 3可変遅延回路の遅延量を調整する請求項 9に記載の回路。
[12] 前記第 3可変遅延回路は、前記第 2遅延クロック信号の位相を調整するための調整 用可変遅延回路と、前記第 2遅延クロック信号による前記遅延データ信号のストロー ブ位置を変化させるためのストローブ用可変遅延回路とを有し、
前記第 2遅延調整部は、前記ストローブ用可変遅延回路に対して予め定められた 遅延量を設定した状態で前記調整用可変遅延回路の遅延量を調整することにより、 前記第 1遅延クロック信号および前記第 2遅延クロック信号の位相差を所望の位相差 に調整し、
前記第 1フリップフロップは、前記ストローブ用可変遅延回路の遅延量を変化させな 力 前記遅延データ信号を前記第 2遅延クロック信号の変化タイミングで取得した結 果に基づ 、て、前記遅延データ信号を前記第 2遅延クロック信号の変化タイミングで 取得する
請求項 9に記載の回路。
[13] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスが出力するデータ信号と、前記入力データ信号を取得するべ きタイミングを示すクロック信号との位相差を第 1位相差に調整し、第 1データ信号お よび第 1クロック信号として出力する第 1調整部と、
前記第 1クロック信号に対して指定された位相差を有する第 2クロック信号を出力す る位相変更部と、
前記第 1クロック信号を前記第 2クロック信号の変化タイミングで取得した結果に基 づいて、前記第 1クロック信号に対する前記第 2クロック信号の位相差を第 2位相差に 調整する第 2調整部と、
前記第 1データ信号を前記第 2クロック信号の変化タイミングで取得した結果に基 づいて、前記被試験デバイスが出力する信号の良否を判定する判定部と
を備える試験装置。
[14] 当該試験装置は、前記データ信号および前記クロック信号を、前記被試験デバィ スから受け取る請求項 13に記載の試験装置。
[15] 当該試験装置は、前記データ信号を前記被試験デバイスから受け取り、
受け取った前記データ信号から、前記クロック信号を再生するクロック再生回路を 更に備え、
前記第 1調整部は、前記被試験デバイスから受け取った前記データ信号と、前記ク ロック再生回路により再生された前記クロック信号との位相差を前記第 1位相差に調 整し、前記第 1データ信号および前記第 1クロック信号として出力する
請求項 13に記載の試験装置。
[16] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスが出力するデータ信号、および、前記データ信号を取得すベ きタイミングを示すクロック信号の少なくとも一方の位相を調整し、変化点のタイミング を合わせた第 1データ信号および第 1クロック信号として出力する第 1調整部と、 前記クロック信号を指定した時間遅延させて第 2クロック信号として出力する可変遅 延回路と、
前記第 1クロック信号を前記第 2クロック信号の変化タイミングで取得した結果に基 づいて前記可変遅延回路の遅延量を調整し、前記第 1クロック信号に対する前記第 2クロック信号の位相差を所望の位相差に調整する第 2調整部と、
前記第 1データ信号を前記第 2クロック信号の変化タイミングで取得した結果に基 づいて、前記被試験デバイスが出力する信号の良否を判定する判定部と
を備える試験装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010087009A1 (ja) * 2009-01-30 2010-08-05 株式会社アドバンテスト 電子デバイス、試験装置および試験方法
WO2025111411A1 (en) * 2023-11-21 2025-05-30 Microsemi SoC Corporation Device and method for signal retiming

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040023381A (ko) * 2002-09-11 2004-03-18 이문기 견과류를 첨가한 소시지의 제조방법
JP4469753B2 (ja) * 2005-04-28 2010-05-26 株式会社アドバンテスト 試験装置
WO2006129491A1 (ja) * 2005-06-01 2006-12-07 Advantest Corporation ジッタ発生回路
US8121237B2 (en) 2006-03-16 2012-02-21 Rambus Inc. Signaling system with adaptive timing calibration
TWI316329B (en) * 2006-04-26 2009-10-21 Realtek Semiconductor Corp Phase selector, data receiving device, data transmitting device utilizing phase selector and clock-selecting method
US7669090B2 (en) * 2006-05-18 2010-02-23 Kabushiki Kaisha Toshiba Apparatus and method for verifying custom IC
DE112007001946T5 (de) * 2006-08-16 2009-07-02 Advantest Corp. Lastschwankung-Kompensationsschaltung, elektronische Vorrichtung, Prüfvorrichtung, Taktgeneratorschaltung und Lastschwankungs-Kompensationsverfahren
US7539592B2 (en) * 2007-03-23 2009-05-26 Advantest Corporation Test apparatus and electronic device
US8264906B2 (en) * 2007-05-29 2012-09-11 Rambus Inc. Adjusting clock error across a circuit interface
US8094766B2 (en) * 2008-07-02 2012-01-10 Teradyne, Inc. Tracker circuit and method for automated test equipment systems
JP5171442B2 (ja) * 2008-07-08 2013-03-27 株式会社アドバンテスト マルチストローブ回路および試験装置
CN102099700A (zh) * 2008-08-01 2011-06-15 株式会社爱德万测试 测试装置
JP2010169480A (ja) * 2009-01-21 2010-08-05 Elpida Memory Inc 半導体デバイス試験装置及び半導体装置
US8274272B2 (en) * 2009-02-06 2012-09-25 Advanced Micro Devices, Inc. Programmable delay module testing device and methods thereof
US8258775B2 (en) * 2009-04-15 2012-09-04 Via Technologies, Inc. Method and apparatus for determining phase error between clock signals
CN102053222A (zh) * 2009-11-05 2011-05-11 上海华虹Nec电子有限公司 利用半导体测试仪读取芯片信息的方法
JP5448795B2 (ja) * 2009-12-25 2014-03-19 キヤノン株式会社 情報処理装置又は情報処理方法
JP2012247317A (ja) 2011-05-27 2012-12-13 Advantest Corp 試験装置および試験方法
JP2012247319A (ja) * 2011-05-27 2012-12-13 Advantest Corp 試験装置および試験方法
JP2012247316A (ja) * 2011-05-27 2012-12-13 Advantest Corp 試験装置および試験方法
JP2013007710A (ja) * 2011-06-27 2013-01-10 Advantest Corp 試験装置および試験方法
TWI461717B (zh) * 2012-11-05 2014-11-21 Realtek Semiconductor Corp 掃描時脈產生器以及掃描時脈產生方法
US9178685B1 (en) * 2013-12-27 2015-11-03 Altera Corporation Techniques to determine signal timing
JP6273856B2 (ja) * 2014-01-24 2018-02-07 富士通株式会社 メモリコントローラ及び情報処理装置
CN106330181B (zh) * 2015-07-02 2019-05-21 无锡华润上华科技有限公司 延迟锁定环的检测方法和系统
KR20240074213A (ko) * 2022-11-21 2024-05-28 삼성전자주식회사 초고속 송신기 및 이를 포함하는 스토리지 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001201532A (ja) * 2000-01-18 2001-07-27 Advantest Corp 半導体デバイス試験方法・半導体デバイス試験装置
JP2001356153A (ja) * 2000-06-14 2001-12-26 Advantest Corp 半導体デバイス試験方法・半導体デバイス試験装置
JP2002025294A (ja) * 2000-07-06 2002-01-25 Advantest Corp 半導体デバイス試験方法・半導体デバイス試験装置
JP2003121501A (ja) * 2001-10-11 2003-04-23 Advantest Corp 半導体デバイス試験方法及び半導体デバイス試験装置
JP2004325410A (ja) * 2003-04-28 2004-11-18 Toshiba Corp 入出力回路
JP2005285160A (ja) * 2004-03-26 2005-10-13 Advantest Corp 試験装置及び試験方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5578935A (en) 1995-05-25 1996-11-26 Texas Instruments Incorporated Undersampling digitizer with a sampling circuit positioned on an integrated circuit
US6263463B1 (en) * 1996-05-10 2001-07-17 Advantest Corporation Timing adjustment circuit for semiconductor test system
US6360343B1 (en) * 1999-02-26 2002-03-19 Advantest Corp. Delta time event based test system
JP4118463B2 (ja) * 1999-07-23 2008-07-16 株式会社アドバンテスト タイミング保持機能を搭載したｉｃ試験装置
DE10048895A1 (de) * 1999-10-01 2001-06-13 Schlumberger Technologies Inc Testverfahren und -vorrichtung für quellensynchrone Signale
TWI238256B (en) * 2000-01-18 2005-08-21 Advantest Corp Testing method for semiconductor device and its equipment
US6760873B1 (en) * 2000-09-28 2004-07-06 Lsi Logic Corporation Built-in self test for speed and timing margin for a source synchronous IO interface
US7313715B2 (en) * 2001-02-09 2007-12-25 Samsung Electronics Co., Ltd. Memory system having stub bus configuration
US6952790B2 (en) * 2001-03-30 2005-10-04 Intel Corporation System for varying timing between source and data signals in a source synchronous interface
DE10296952B4 (de) * 2001-06-13 2007-07-19 Advantest Corp. Vorrichtung und Verfahren zum Prüfen einer Halbleitervorrichtung
JP4279489B2 (ja) * 2001-11-08 2009-06-17 株式会社アドバンテスト タイミング発生器、及び試験装置
JP4002811B2 (ja) * 2002-10-04 2007-11-07 株式会社アドバンテスト マルチストローブ生成装置、試験装置、及び調整方法
US7363563B1 (en) * 2003-12-05 2008-04-22 Pmc-Sierra, Inc. Systems and methods for a built in test circuit for asynchronous testing of high-speed transceivers
WO2005066646A1 (ja) * 2004-01-09 2005-07-21 Advantest Corporation タイミングクロック校正方法
US7075285B2 (en) * 2004-05-12 2006-07-11 Richard Chin Delay locked loop circuit and method for testing the operability of the circuit
JP4536610B2 (ja) * 2005-07-07 2010-09-01 株式会社アドバンテスト 半導体試験装置
US7366966B2 (en) * 2005-10-11 2008-04-29 Micron Technology, Inc. System and method for varying test signal durations and assert times for testing memory devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001201532A (ja) * 2000-01-18 2001-07-27 Advantest Corp 半導体デバイス試験方法・半導体デバイス試験装置
JP2001356153A (ja) * 2000-06-14 2001-12-26 Advantest Corp 半導体デバイス試験方法・半導体デバイス試験装置
JP2002025294A (ja) * 2000-07-06 2002-01-25 Advantest Corp 半導体デバイス試験方法・半導体デバイス試験装置
JP2003121501A (ja) * 2001-10-11 2003-04-23 Advantest Corp 半導体デバイス試験方法及び半導体デバイス試験装置
JP2004325410A (ja) * 2003-04-28 2004-11-18 Toshiba Corp 入出力回路
JP2005285160A (ja) * 2004-03-26 2005-10-13 Advantest Corp 試験装置及び試験方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2015089A4 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010087009A1 (ja) * 2009-01-30 2010-08-05 株式会社アドバンテスト 電子デバイス、試験装置および試験方法
WO2025111411A1 (en) * 2023-11-21 2025-05-30 Microsemi SoC Corporation Device and method for signal retiming

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