JP2013007710A - 試験装置および試験方法 - Google Patents

Abstract

【課題】正確なタイミングでサンプリングしたデータ値を期待値と比較する。
【解決手段】データ信号とデータ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、データ信号をバッファリングするバッファ部と、当該試験装置の試験周期毎に、制御信号およびデータ信号の期待値を発生するパターン発生部と、試験周期毎に、制御信号がバッファ部からのデータの読出しを指示することを条件として、バッファ部からデータ信号を読み出す読出制御部と、読出制御部により読み出されたデータ信号とパターン発生部から発生された期待値とを比較する判定部とを備える試験装置を提供する。
【選択図】図３

Description

本発明は、試験装置および試験方法に関する。

ソース・シンクロナスと呼ばれる、データ信号とともに同期用のクロック信号を並行して出力するインターフェイスが知られている。特許文献１には、このようなインターフェイスを採用する被試験デバイスを試験する試験装置が記載されている。特許文献１に記載された試験装置は、被試験デバイスから出力されたクロック信号によりデータ信号のデータ値をサンプリングし、サンプリングしたデータ値を期待値と比較する。

特許文献１ 米国特許第７６４４３２４号明細書
特許文献２ 特開２００２−２２２５９１号公報
特許文献３ 米国特許６５５６４９２号明細書

ところで、このようなインターフェイスを採用する被試験デバイスを試験する場合、サンプリングしたデータ値を一旦バッファに格納した後に読み出して期待値と比較する。しかし、試験装置は、データ値をバッファから読み出すタイミングが早いと、サンプリングしたデータ値がバッファに格納される前に読み出し処理がされてしまい、正確な試験をすることができない。また、試験装置は、データ値をバッファから読み出すタイミングが遅いと、バッファがオーバーフローしてしまい、正確な試験をすることができない。従って、試験装置は、適切なタイミングにおいて、適切なデータ数のデータをバッファから読み出さなければならない。

上記課題を解決するために、本発明の第１の態様においては、データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、前記データ信号をバッファリングするバッファ部と、当該試験装置の試験周期毎に、制御信号および前記データ信号の期待値を発生するパターン発生部と、前記試験周期毎に、前記制御信号が前記バッファ部からのデータの読出しを指示することを条件として、前記バッファ部から前記データ信号を読み出す読出制御部と、前記読出制御部により読み出された前記データ信号と前記パターン発生部から発生された前記期待値とを比較する判定部と、を備える試験装置、および、このような試験装置における試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

被試験デバイス２００、および、被試験デバイス２００を試験する本実施形態に係る試験装置１０を示す。 被試験デバイス２００から出力されるデータ信号およびクロック信号のタイミングを示す。 本実施形態に係る試験装置１０の構成を示す。 クロック生成部３６の構成の一例、および、データ取得部３８の構成の一例を示す。 データ信号、クロック信号、遅延信号、第１ストローブ信号、第２ストローブ信号、および、サンプリングクロックのタイミングの一例を示す。 メモリデバイスである被試験デバイス２００の機能試験をする場合のタイミングチャートを示す。 読み出し処理時において、試験装置１０から被試験デバイス２００へ送信されるコマンドおよびリードイネーブル信号、被試験デバイス２００から試験装置１０へ送信されるクロック信号およびデータ信号、マスク信号およびサンプリングクロックのタイミング、並びに、バッファ部５８から判定部４２へと転送されるデータのタイミングの一例を示す。 パターンメモリ２３に記憶される試験命令、制御信号、および、パターンの一例を示す。 クロック信号ＤＱＳのタイミングでデータ信号ＤＱのデータ値を取り込んだ場合における、読出フラグおよび比較フラグの発生タイミングの例を示す。 試験装置１０の内部で発生されたタイミング信号のタイミングでデータ信号ＤＱのデータ値を取り込んだ場合における、読出フラグおよび比較フラグの発生タイミングの例を示す。 本実施形態の第１変形例に係る試験装置１０の構成を示す。 データ信号ＤＱ、クロック信号ＤＱＳ、読出フラグ、比較フラグおよびアドレス比較タイミングの一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、被試験デバイス２００、および、被試験デバイス２００を試験する本実施形態に係る試験装置１０を示す。図２は、被試験デバイス２００から出力されるデータ信号およびクロック信号のタイミングを示す。

本実施形態に係る試験装置１０は、被試験デバイス２００を試験する。本実施形態において、被試験デバイス２００は、双方向バスであるＤＤＲ（Double Data Rate）インターフェイスを介して、他のデバイスとデータを授受する。

ＤＤＲインターフェイスは、複数本のデータ信号ＤＱと、データ信号ＤＱをサンプルするタイミングを示すクロック信号ＤＱＳとを並行して転送する。本例において、ＤＤＲインターフェイスは、例えば図２に示されるように、４本のデータ信号ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３に対して１本のクロック信号ＤＱＳを転送する。また、ＤＤＲインターフェイスは、クロック信号ＤＱＳのレートに対して、クロック信号ＤＱＳに同期した２倍のレートのデータ信号ＤＱを転送する。

本実施形態において、被試験デバイス２００は、例えば不揮発性のメモリデバイスであって、ＤＤＲインターフェイスを介して、他の制御用デバイスからデータの書き込みおよび読み出しがされる。本実施形態に係る試験装置１０は、このような双方向バスであるＤＤＲインターフェイスを介して被試験デバイス２００とデータ信号ＤＱおよびクロック信号ＤＱＳを授受して、被試験デバイス２００を試験する。さらに、試験装置１０は、ライトイネーブル信号およびリードイネーブル信号等の制御用信号も被試験デバイス２００との間で授受する。

図３は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、複数のデータ端子１２と、クロック端子１４と、タイミング発生部２２と、パターンメモリ２３と、パターン発生部２４と、複数のデータ用コンパレータ３２と、クロック用コンパレータ３４と、クロック生成部３６と、複数のデータ取得部３８と、読出制御部４０と、判定部４２と、試験信号供給部４４と、指定部４８とを備える。

複数のデータ端子１２のそれぞれは、双方向バスであるＤＤＲインターフェイスを介して、被試験デバイス２００におけるデータ信号の入出力端子に接続される。本例においては、試験装置１０は、４つのデータ端子１２を備える。４つのデータ端子１２のぞれぞれは、被試験デバイス２００における４本のデータ信号ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３のそれぞれの入出力端子に、ＤＤＲインターフェイスを介して接続される。クロック端子１４は、ＤＤＲインターフェイスを介して被試験デバイス２００におけるクロック信号ＤＱＳの入出力端子に接続される。

タイミング発生部２２は、当該試験装置１０の内部において発生される基準クロックに基づき、当該試験装置１０の試験周期に応じたタイミング信号を発生する。タイミング発生部２２は、一例として、試験周期に同期したタイミング信号を発生する。

パターンメモリ２３は、パターン発生部２４により試験周期毎に実行される試験命令の命令列を記憶する。また、パターンメモリ２３は、試験命令のそれぞれに対応して期待値パターンおよび試験パターンを記憶する。期待値パターンは、被試験デバイス２００から送信されるデータ信号の期待値を表す。試験パターンは、当該試験装置１０から被試験デバイス２００へと送信する信号の波形を表す。

また、パターンメモリ２３は、試験命令のそれぞれに対応して、当該試験装置１０の動作を制御するための制御データを記憶する。制御データは、一例として、データ取得部３８内のバッファ部５８からデータ信号を読み出すか否かを示す読出フラグ、および、判定部４２にデータ信号と期待値とを比較させるか否かを示す比較フラグを含む。

パターン発生部２４は、パターンメモリ２３に記憶されている命令列に含まれる試験命令を試験周期毎に順次に実行する。そして、パターン発生部２４は、試験周期毎に、実行する試験命令に対応付けられている試験パターンおよび期待値パターンを発生する。パターン発生部２４は、発生した試験パターンを試験信号供給部４４に供給する。また、パターン発生部２４は、発生した期待値パターンを判定部４２に供給する。

さらに、パターン発生部２４は、試験周期毎に、実行する試験命令に対応付けられている制御データに応じて、当該試験装置１０内の各部を制御するための制御信号を発生する。パターン発生部２４は、一例として、制御信号として、バッファ部５８からデータ信号を読み出すか否かを示す読出フラグ、および、判定部４２にデータ信号と期待値とを比較させるか否かを示す比較フラグとを、試験周期毎に発生する。そして、パターン発生部２４は、発生した制御信号を対応するブロックに供給する。パターン発生部２４は、一例として、読出フラグを読出制御部４０に供給し、比較フラグを判定部４２に供給する。

複数のデータ用コンパレータ３２は、ＤＤＲインターフェイスを介して被試験デバイス２００との間で授受する複数のデータ信号のそれぞれに対応して設けられる。本例においては、試験装置１０は、４本のデータ信号ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３のそれぞれに対応する４つのデータ用コンパレータ３２を備える。複数のデータ用コンパレータ３２のそれぞれは、被試験デバイス２００から出力された対応するデータ信号を、対応するデータ端子１２を介して受信する。複数のデータ用コンパレータ３２のそれぞれは、受信したデータ信号を予め定められた閾値レベルと比較して論理値化し、論理値化したデータ信号を出力する。

クロック用コンパレータ３４は、ＤＤＲインターフェイスを介して被試験デバイス２００との間で授受するクロック信号ＤＱＳに対応して設けられる。クロック用コンパレータ３４は、被試験デバイス２００から出力された対応するクロック信号を、対応するクロック端子１４を介して受信する。そして、クロック用コンパレータ３４は、受信したクロック信号を予め定められた閾値レベルと比較して論理値化し、論理値化したクロック信号を出力する。

クロック生成部３６は、クロック用コンパレータ３４により論理値化されたクロック信号に基づき、被試験デバイス２００から出力されたデータ信号をサンプルするためのサンプリングクロックを生成する。本例においては、クロック生成部３６は、クロック信号の２倍のレートのサンプリングクロックを生成する。

複数のデータ取得部３８は、被試験デバイス２００がＤＤＲインターフェイスを介して出力する複数のデータ信号のそれぞれに対応して設けられる。本例においては、試験装置１０は、４本のデータ信号ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３のそれぞれに対応する４つのデータ取得部３８を備える。

複数のデータ取得部３８のそれぞれは、被試験デバイス２００が出力するデータ信号を、クロック信号に応じたサンプリングクロックのタイミング、または、当該試験装置１０の試験周期に応じたタイミング信号のタイミングで取得する。本実施形態においては、複数のデータ取得部３８のそれぞれは、クロック生成部３６により生成されたサンプリングクロックのタイミング、または、タイミング発生部２２が発生したタイミング信号のタイミングの何れかにおいて、対応するデータ信号のデータ値を取得する。複数のデータ取得部３８は、サンプリングクロックまたはタイミング信号の何れのタイミングでデータ信号を取得するかは、指定部４８による指定に応じて切り替える。

複数のデータ取得部３８のそれぞれは、バッファ部５８を有する。バッファ部５８は、取得されたデータ信号をバッファリングする。

読出制御部４０は、複数のデータ取得部３８のそれぞれのバッファ部５８にバッファリングされているデータ信号を、タイミング発生部２２から発生されるタイミング信号のタイミングで読み出す。そして、読出制御部４０は、読み出したデータ信号を判定部４２へと供給する。この場合において、読出制御部４０は、試験周期毎に、読出フラグがデータ信号の読出しを指示していることを条件として、それぞれのバッファ部５８からデータ信号を読み出す。

判定部４２は、読出制御部４０により読み出されたデータ信号とパターン発生部から発生された期待値とを比較する。この場合において、判定部４２は、試験周期毎に、比較フラグがデータ信号と期待値との比較を指示していることを条件として、読出制御部４０により読み出されたデータ信号と期待値とを比較するそして、判定部４２は、データ信号を期待値と比較した結果に基づいて、被試験デバイス２００の良否を判定する。

試験信号供給部４４は、パターン発生部２４が発生した試験パターンに応じて被試験デバイス２００に対して試験信号を供給する。本実施形態において、試験信号供給部４４は、試験信号として、複数のデータ信号を、双方向バスであるＤＤＲインターフェイスを介して被試験デバイス２００に出力するとともに、出力したデータ信号のサンプルタイミングを示すクロック信号をＤＤＲインターフェイスを介して被試験デバイス２００に出力する。即ち、試験信号供給部４４は、複数のデータ信号ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３を複数のデータ端子１２を介して被試験デバイス２００に出力するとともに、クロック信号ＤＱＳをクロック端子１４を介して被試験デバイス２００に出力する。

さらに、試験信号供給部４４は、データの出力を許可するリードイネーブル信号を、制御用信号として被試験デバイス２００に供給する。これにより、試験信号供給部４４は、被試験デバイス２００から内部に記憶したデータを含むデータ信号ＤＱをＤＤＲインターフェイスを介して出力させることができる。

指定部４８は、データ取得部３８がクロック信号に応じたタイミングでデータ信号を取得するか、試験周期に応じたタイミング信号のタイミングでデータ信号を取得するかを指定する。指定部４８は、一例として、データ取得部３８に対して、試験プログラムの実行に応じて、クロック信号に応じたタイミングでデータ信号を取得するか、タイミング信号に応じたタイミングでデータ信号を取得するかを指定する。バッファ部５８は、クロック信号のタイミングでデータ信号を取得することが指定部４８により指定された場合、クロック信号に応じたタイミングでデータ信号を取得する。また、バッファ部５８は、タイミング信号のタイミングでデータ信号を取得することが指定部４８により指定された場合、タイミング信号に応じたタイミングでデータ信号を取得する。

図４は、クロック生成部３６の構成の一例、および、データ取得部３８の構成の一例を示す。図５は、データ信号、クロック信号、遅延信号、第１ストローブ信号、第２ストローブ信号、および、サンプリングクロックのタイミングの一例を示す。

データ取得部３８は、図５の（Ａ）に示されるような、予め定められたデータレートで伝送されるデータ値を含むデータ信号ＤＱを入力する。そして、データ取得部３８は、データ信号ＤＱに含まれる各データ値を、クロック生成部３６により生成されるサンプリングクロックのタイミングで順次にサンプルする。

クロック生成部３６は、一例として、遅延器６２と、ストローブ発生部６４と、合成部６６とを有する。遅延器６２は、一例として、図５の（Ｂ）に示されるような、被試験デバイス２００から出力された、データ信号ＤＱの２倍のレートのクロック信号ＤＱＳを入力する。そして、遅延器６２は、図５の（Ｃ）に示すような、入力したクロック信号ＤＱＳを当該クロック信号ＤＱＳの１／４の周期分の時間遅延した遅延信号を出力する。

ストローブ発生部６４は、図５の（Ｄ）に示されるように、遅延信号の立ち上がりエッジにおいて微小時間幅のパルスを有する第１ストローブ信号を発生する。これにより、クロック生成部３６は、データ信号ＤＱにおける奇数番目のデータ値をサンプルするタイミングを示す第１ストローブ信号を出力することができる。

また、ストローブ発生部６４は、図５の（Ｅ）に示されるような、遅延信号の立下りエッジにおいて微小時間幅のパルスを有する第２ストローブ信号を発生する。これにより、クロック生成部３６は、データ信号ＤＱにおける偶数番目のデータ値をサンプルするタイミングを示す第２ストローブ信号を出力することができる。なお、第１ストローブ信号がデータ信号ＤＱにおける偶数番目のデータをサンプルするタイミングを示し、第２ストローブ信号がデータ信号ＤＱにおける奇数番目のデータをサンプルするタイミングを示してもよい。

合成部６６は、図５の（Ｆ）に示されるような、第１ストローブ信号および第２ストローブ信号を合成したサンプリングクロックを出力する。合成部６６は、一例として、第１ストローブ信号および第２ストローブ信号を論理和演算したサンプリングクロックを出力する。これにより、合成部６６は、データ信号ＤＱに含まれる各データ値におけるアイ開口の略中心のタイミングを示すサンプリングクロックを出力することができる。

また、データ取得部３８は、第１取得部５１と、第２取得部５２と、データセレクタ５４と、クロックセレクタ５６と、バッファ部５８とを有する。第１取得部５１は、図５の（Ａ）に示されるデータ信号ＤＱの各データ値を、図５の（Ｆ）のサンプリングクロックのタイミングにおいて取得する。第１取得部５１は、一例として、奇数側フリップフロップ７２と、偶数側フリップフロップ７４と、マルチプレクサ７６とを含む。

奇数側フリップフロップ７２は、被試験デバイス２００から出力されたデータ信号ＤＱのデータ値を第１ストローブ信号のタイミングにおいて取得して内部に保持する。偶数側フリップフロップ７４は、被試験デバイス２００から出力されたデータ信号ＤＱのデータ値を第２ストローブ信号のタイミングにおいて取得して内部に保持する。

マルチプレクサ７６は、奇数側フリップフロップ７２が保持するデータ信号ＤＱのデータ値と、偶数側フリップフロップ７４が保持するデータ信号ＤＱのデータ値とを、サンプリングクロックのタイミングにおいて交互に選択して、データセレクタ５４を介してバッファ部５８へと供給する。これにより、第１取得部５１は、クロック生成部３６により生成されたサンプリングクロックに応じたタイミングでデータ信号ＤＱのデータ値を取得することができる。

第２取得部５２は、図５の（Ａ）に示されるデータ信号ＤＱの論理値を、タイミング発生部２２により発生されるタイミング信号に応じたタイミングにおいて取得する。タイミング発生部２２により発生されるタイミング信号のレートは、一例として、被試験デバイス２００から出力されるデータ信号ＤＱおよびクロック信号ＤＱＳのレートよりも高い。この場合、第２取得部５２は、データ信号ＤＱの波形を表すデータ列を取得することができる。

第２取得部５２は、一例として、少なくとも１つのフリップフロップ８２を有する。フリップフロップ８２は、タイミング発生部２２から発生されるタイミング信号のタイミングにおいて、データ信号ＤＱのデータ値を取り込む。

データセレクタ５４は、指定部４８による指定に応じて、第１取得部５１により取得されたデータ値または第２取得部５２により取得されたデータ値の何れか一方を選択して、バッファ部５８に供給する。データセレクタ５４は、指定部４８がサンプリングクロックに応じたタイミングでデータ信号を取得することを指定している場合には、第１取得部５１から出力されたデータ値をバッファ部５８へと転送する。また、データセレクタ５４は、指定部４８がタイミング信号に応じたタイミングでデータ信号を取得することを指定している場合には、第２取得部５２から出力されたデータ値をバッファ部５８へと転送する。

クロックセレクタ５６は、指定部４８による指定に応じて、クロック生成部３６により生成されたサンプリングクロックまたはタイミング発生部２２から発生されるタイミング信号の何れか一方を選択してバッファ部５８に供給する。クロックセレクタ５６は、指定部４８がサンプリングクロックに応じたタイミングでデータ信号を取得することを指定している場合には、クロック生成部３６により生成されたサンプリングクロックをバッファ部５８へ供給する。また、クロックセレクタ５６は、指定部４８がタイミング信号に応じたタイミングでデータ信号を取得することを指定している場合には、タイミング発生部２２により発生されたタイミング信号をバッファ部５８へ供給する。

バッファ部５８は、複数のエントリを有する。バッファ部５８は、データセレクタ５４から転送されたデータ値を、クロックセレクタ５６から出力された信号のタイミングで順次に各エントリにバッファリングする。

即ち、バッファ部５８は、指定部４８がサンプリングクロックに応じたタイミングでデータ信号ＤＱを取得することを指定している場合には、第１取得部５１のマルチプレクサ７６から順次に出力されるデータ信号ＤＱのデータ値を、クロック生成部３６により生成されたサンプリングクロックのタイミングで順次に各エントリにバッファリングする。または、バッファ部５８は、指定部４８がタイミング信号に応じたタイミングでデータ信号ＤＱを取得することを指定している場合には、第２取得部５２から順次に出力されるデータ信号ＤＱのデータ値を、タイミング発生部２２により発生されたタイミング信号のタイミングで順次に各エントリにバッファリングする。

さらに、バッファ部５８は、各エントリにバッファリングしたデータ信号ＤＱのデータ値を、読出制御部４０から与えられる読出制御信号のタイミングで、入力順に各エントリから出力する。そして、バッファ部５８は、出力したデータ信号ＤＱのデータ値を読出制御部４０に供給する。

このようなクロック生成部３６およびデータ取得部３８は、被試験デバイス２００から出力されたデータ信号ＤＱを、クロック信号ＤＱＳに応じたタイミングまたは当該試験装置１０の内部において発生されたタイミング信号のタイミングの何れか一方で取得して、バッファ部５８に格納することができる。そして、クロック生成部３６およびデータ取得部３８は、被試験デバイス２００から出力されたデータ信号ＤＱをクロック信号ＤＱＳに応じたタイミング取得した場合には、取得したデータ信号ＤＱの各データ値を、当該試験装置１０の内部クロックに基づき発生されるタイミング信号のタイミングに乗せ替えて出力することができる。

図６は、メモリデバイスである被試験デバイス２００の機能試験をする場合のタイミングチャートを示す。被試験デバイス２００は、双方向バスであるＤＤＲインターフェイスを介して他のデバイスとデータを授受するメモリデバイスである。メモリデバイスである被試験デバイス２００を試験する場合、試験装置１０は次のような動作をする。

まず、ステップＳ２１において、試験装置１０は、被試験デバイス２００における試験対象となるアドレス領域に対して、予め定められたデータを書き込む。続いて、ステップＳ２２において、試験装置１０は、被試験デバイス２００における試験対象となるアドレス領域に書き込まれたデータを読み出す。そして、ステップＳ２２に並行して、ステップＳ２３において、試験装置１０は、読み出したデータを期待値と比較して、被試験デバイス２００における試験対象となるアドレス領域が正常に動作しているか否かを判定する。試験装置１０は、このような処理を被試験デバイス２００における全てのアドレス領域に対して実行することにより、被試験デバイス２００の良否を判定することができる。

図７は、読み出し処理時において、試験装置１０から被試験デバイス２００へ送信されるコマンドおよびリードイネーブル信号、被試験デバイス２００から試験装置１０へ送信されるクロック信号およびデータ信号、マスク信号およびサンプリングクロックのタイミング、並びに、バッファ部５８から判定部４２へと転送されるデータのタイミングの一例を示す。メモリデバイスである被試験デバイス２００からＤＤＲインターフェイスを介してデータを読み出す場合、試験装置１０は次のような動作をする。

まず、試験装置１０の試験信号供給部４４は、被試験デバイス２００に対してデータ信号の出力を指示するコマンド（例えばリードコマンド）を表すデータ信号およびクロック信号を、ＤＤＲインターフェイスを介して被試験デバイス２００に出力する（時刻ｔ３１）。続いて、試験信号供給部４４は、被試験デバイス２００に対して、データの出力を許可するリードイネーブル信号を供給する（時刻ｔ３２）。

続いて、リードコマンドが与えられた被試験デバイス２００は、リードコマンドが与えられてから一定時間経過後、リードコマンドに示されたアドレスに記憶されたデータ値を含んだデータ信号ＤＱを、ＤＤＲインターフェイスを介して出力する（時刻ｔ３５）。これとともに、被試験デバイス２００は、データ信号ＤＱのサンプルタイミングを示すクロック信号ＤＱＳをＤＤＲインターフェイスを介して出力する（時刻ｔ３５）。そして、被試験デバイス２００は、一定のデータ数のデータ信号ＤＱを出力すると、データ信号ＤＱおよびクロック信号ＤＱＳの出力を終了する（時刻ｔ３７）。

なお、被試験デバイス２００は、データ信号ＤＱの出力期間（時刻ｔ３５〜ｔ３７の間）以外の期間においては、データ信号ＤＱの入出力端子をドライブせず、ハイインピーダンス（ＨｉＺ）としている。また、被試験デバイス２００は、データ信号ＤＱの出力期間（時刻ｔ３５〜ｔ３７の間）より前の一定期間（時刻ｔ３３〜時刻ｔ３５）においては、クロック信号ＤＱＳを予め定められた信号レベル、例えばロー論理レベルに固定する。また、被試験デバイス２００は、クロック信号ＤＱＳを予め定められた信号レベルに固定している期間より前（時刻ｔ３３より前）、および、データ信号ＤＱの出力期間より後（時刻ｔ３７より後）においては、クロック信号ＤＱＳの入出力端子をドライブせず、ハイインピーダンス（ＨｉＺ）としている。

そして、試験装置１０のデータ取得部３８は、被試験デバイス２００がデータ信号を出力している期間（時刻ｔ３５〜ｔ３７の間）において、被試験デバイス２００から出力されたクロック信号ＤＱＳのタイミングで、データ信号ＤＱの各データ値を順次に取り込む。データ取得部３８は、取り込んだデータを各エントリに順次にバッファリングする。以上のように試験装置１０は、読み出し処理において、メモリデバイスである被試験デバイス２００からＤＤＲインターフェイスを介してデータ信号ＤＱを読み出して、クロック信号ＤＱＳのタイミングでデータ信号ＤＱのデータ値を取り込むことができる。

図８は、パターンメモリ２３に記憶される試験命令、制御信号、試験パターンおよび期待値パターンの一例を示す。パターンメモリ２３には、パターン発生部２４により実行される試験命令の命令列が記憶される。命令列には、例えば、ＮＯＰ命令および分岐命令（ＩＤＸＩ命令）等の試験命令が含まれる。

また、パターンメモリ２３には、命令列に含まれる複数の試験命令のそれぞれに対応付けて、パターン（試験パターンおよび期待値パターン）が記憶される。また、パターンメモリ２３には、命令列に含まれる複数の試験命令のそれぞれに対応付けて、制御信号（例えば、読出フラグおよび比較フラグ）が記憶される。

パターン発生部２４は、例えばシーケンサであって、試験周期毎に１つの試験命令を実行する。そして、パターン発生部２４は、試験周期毎に、実行する試験命令に対応するパターン（試験パターンおよび期待値パターン）、および、実行する試験命令に対応する制御信号（読出フラグおよび比較フラグ）を出力する。これにより、パターン発生部２４は、予め定められたタイミングにおいて、読出フラグおよび比較フラグを出力することができる。

図９は、クロック信号ＤＱＳのタイミングでデータ信号ＤＱのデータ値を取り込んだ場合における、読出フラグおよび比較フラグの発生タイミングの例を示す。クロック信号ＤＱＳのタイミングでデータ信号ＤＱのデータ値を取り込んだ場合、被試験デバイス２００から発生されたデータ数分のデータがバッファ部５８に書き込まれる。このため、読出制御部４０が、バッファ部５８から被試験デバイス２００から発生されたデータ数分より多いデータを読み出した場合には、バッファ部５８がアンダーフローとなり、バッファ部５８から被試験デバイス２００から発生されたデータ数分より少ないデータしか読み出せない場合には、バッファ部５８がオーバーフローとなる。

従って、クロック信号ＤＱＳのタイミングでデータ信号ＤＱのデータ値を取り込んだ場合において、パターン発生部２４は、被試験デバイス２００から出力されるデータ数と同数の読出フラグおよび比較フラグを発生する。これにより、読出制御部４０は、バッファ部５８に書き込まれた複数のデータの全てを、オーバーフローまたはアンダーフローさせることなく読み出すことができる。

図１０は、試験装置１０の内部で発生されたタイミング信号のタイミングでデータ信号ＤＱのデータ値を取り込んだ場合における、読出フラグおよび比較フラグの発生タイミングの例を示す。タイミング信号のタイミングでデータ信号ＤＱのデータ値を取り込んだ場合、試験周期毎に、データがバッファ部５８に書き込まれる。このため、読出制御部４０が、試験周期毎にデータを読み出さなければ、バッファ部５８がアンダーフローとなる。

従って、タイミング信号のタイミングでデータ信号ＤＱのデータ値を取り込んだ場合において、パターン発生部２４は、タイミング信号の発生数と同数の読出フラグが発生される。これにより、読出制御部４０は、バッファ部５８に書き込まれた複数のデータの全てを、オーバーフローまたはアンダーフローさせることなく読み出すことができる。

しかし、バッファ部５８に書き込まれたデータ数のうち、クロック信号ＤＱＳのタイミングにおいて取り込んだデータのみが有効なデータであって、それ以外のデータは無効なデータである。このため、判定部４２は、有効なデータのみと期待値とを比較しなければならない。従って、パターン発生部２４は、タイミング信号のタイミングでデータ信号ＤＱのデータ値を取り込んだ場合においては、被試験デバイス２００から出力される有効なデータの発生タイミングに比較フラグを発生する。これにより、判定部４２は、被試験デバイス２００から出力された有効なデータと期待値とを比較することができる。

以上のように、試験装置１０は、バッファ部５８からのデータの読み出しタイミング、および、読み出したデータと期待値との比較タイミングとをそれぞれ別個に試験命令によって制御することができる。これにより、試験装置１０は、被試験デバイス２００から出力されたクロック信号ＤＱＳのタイミングでデータを取り込んだ場合と、当該試験装置１０の内部において発生したタイミング信号のタイミングでデータを取り込んだ場合とで、適切なデータ数のデータをバッファ部５８から読み出すことができる。

図１１は、本実施形態の変形例に係る試験装置１０の構成を示す。本変形例に係る試験装置１０は、図３に示される本実施形態に係る試験装置１０と略同一の構成および機能を採るので、図３に示される本実施形態に係る試験装置１０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係る試験装置１０は、アンダーフロー検出部９０を更に備える。アンダーフロー検出部９０は、複数のデータ取得部３８のそれぞれが有するバッファ部５８においてアンダーフローしたか否かを検出する。即ち、アンダーフロー検出部９０は、読出制御部４０によるバッファ部５８からのデータ信号の読出位置が、バッファ部５８に書き込まれたデータ信号の書込位置を追い越して読み出したことを検出する。

例えば、被試験デバイス２００が正常に動作しない場合、被試験デバイス２００から期待されるデータ数分のデータが出力されない場合がある。この場合、バッファ部５８には、予め期待されるデータ数分のデータが書き込まれないのにも関わらず、予め期待されるデータ数分のデータが読み出されるので、バッファ部５８がアンダーフローとなってしまい、正常に試験をすることができない。アンダーフロー検出部９０を備えることにより、試験装置１０は、は、このようにバッファ部５８がアンダーフローとなったことを検出することができるので、バッファ部５８がアンダーフローとなったことを条件として、試験を中止等させることができる。これにより、試験装置１０は、正常に動作しない被試験デバイス２００の試験を途中で中止することがきるので、効率良く試験を実行することができる。

図１２は、変形例に係る試験装置１０における、データ信号ＤＱ、クロック信号ＤＱＳ、読出フラグ、比較フラグおよびアドレス比較タイミングの一例を示す。被試験デバイス２００は、リードコマンドが与えられることに応じて、リードコマンドに示されたデータ数分のデータを連続して出力する。

従って、被試験デバイス２００から出力されたクロック信号ＤＱＳのタイミングにおいて、被試験デバイス２００から出力されたデータ信号ＤＱを取り込んだ場合、バッファ部５８は、被試験デバイス２００から連続して出力された複数のデータ信号を受け取ってバースト書込をする。また、読出制御部４０は、バッファ部５８がバースト書込をした連続した複数のデータ信号を、連続した複数の試験周期にわたりバースト読出をする。また、判定部４２は、読出制御部４０が読み出した複数のデータ信号を、連続した複数の試験周期にわたり、連続して比較をする。

このような場合、アンダーフロー検出部９０は、読出制御部４０によりデータ信号のバースト読出が終了する毎に、バッファ部５８における最終書込位置と最終読出位置とを比較してアンダーフローを検出する。より具体的には、アンダーフロー検出部９０は、バースト読出が終了する毎に、最終書込位置よりも最終読出位置が、先に位置する場合（最終読出位置が最終書込位置を追い越している場合）、バッファ部５８がアンダーフローしていると判断する。

これにより、アンダーフロー検出部９０は、試験中において、アンダーフローを定期的に確認することができる。これにより、アンダーフロー検出部９０は、試験中において、被試験デバイス２００から出力されたデータ信号を正常にバッファ部５８に書き込めなかった場合において、試験を途中で中断することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 試験装置
１２ データ端子
１４ クロック端子
２２ タイミング発生部
２３ パターンメモリ
２４ パターン発生部
３２ データ用コンパレータ
３４ クロック用コンパレータ
３６ クロック生成部
３８ データ取得部
４０ 読出制御部
４２ 判定部
４４ 試験信号供給部
４８ 指定部
５１ 第１取得部
５２ 第２取得部
５４ データセレクタ
５６ クロックセレクタ
５８ バッファ部
６２ 遅延器
６４ ストローブ発生部
６６ 合成部
７２ 奇数側フリップフロップ
７４ 偶数側フリップフロップ
７６ マルチプレクサ
８２ フリップフロップ
９０ アンダーフロー検出部
２００ 被試験デバイス

Claims (9)

1. データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、
   前記データ信号をバッファリングするバッファ部と、
   当該試験装置の試験周期毎に、制御信号および前記データ信号の期待値を発生するパターン発生部と、
   前記試験周期毎に、前記制御信号が前記バッファ部からのデータの読出しを指示することを条件として、前記バッファ部から前記データ信号を読み出す読出制御部と、
   前記読出制御部により読み出された前記データ信号と前記パターン発生部から発生された前記期待値とを比較する判定部と、
   を備える試験装置。
2. 前記パターン発生部は、前記制御信号として、前記バッファ部から前記データ信号を読み出すか否かを示す読出フラグ、および、前記判定部に前記データ信号と前記期待値とを比較させるか否かを示す比較フラグとを、前記試験周期毎に発生し、
   前記読出制御部は、前記試験周期毎に、前記読出フラグが前記データ信号の読出しを指示していることを条件として、前記バッファ部から前記データ信号を読み出し、
   前記判定部は、前記試験周期毎に、前記比較フラグが前記データ信号と前記期待値との比較を指示していることを条件として、前記読出制御部により読み出された前記データ信号と前記期待値とを比較する
   請求項１に記載の試験装置。
3. 当該試験装置は、前記パターン発生部により試験周期毎に実行される試験命令のそれぞれに対応して、前記読出フラグおよび前記比較フラグを記憶するパターンメモリを更に備え、
   前記パターン発生部は、前記試験周期毎に前記パターンメモリに記憶された前記試験命令を実行して期待値を発生するとともに、実行する前記試験命令に対応する前記読出フラグおよび前記比較フラグを発生する
   請求項２に記載の試験装置。
4. 前記読出制御部は、前記バッファ部に書き込まれた順に前記データ信号を前記バッファ部から読み出し、
   当該試験装置は、前記読出制御部による前記バッファ部からの前記データ信号の読出位置が、前記バッファ部に書き込まれた前記データ信号の書込位置を追い越して読み出したことを検出するアンダーフロー検出部を更に備える
   請求項１から３の何れか１項に記載の試験装置。
5. 前記バッファ部は、前記被試験デバイスから連続して出力された複数のデータ信号を受け取ってバースト書込をし、
   前記読出制御部は、前記バッファ部が前記バースト書込をした連続した複数のデータ信号を、連続した複数の試験周期にわたりバースト読出をし、
   前記アンダーフロー検出部は、前記読出制御部により前記データ信号のバースト読出が終了する毎に、前記バッファ部における最終書込位置と最終読出位置とを比較してアンダーフローを検出する
   請求項４に記載の試験装置。
6. 当該試験装置は、前記クロック信号に応じたタイミングで前記データ信号を取得するか、前記試験周期に応じたタイミング信号のタイミングで前記データ信号を取得するかを指定する指定部を更に備え、
   前記バッファ部は、前記クロック信号のタイミングで前記データ信号を取得することが前記指定部により指定された場合、前記クロック信号に応じたタイミングで前記データ信号を取得し、前記タイミング信号のタイミングで前記データ信号を取得することが前記指定部により指定された場合、前記タイミング信号に応じたタイミングで前記データ信号を取得し、
   前記読出制御部は、前記試験周期毎に、前記バッファ部から前記データ信号を読み出す
   請求項１から５の何れか１項に記載の試験装置。
7. 当該試験装置は、双方向バスを介して前記被試験デバイスとデータ信号およびクロック信号を授受する
   請求項１から６の何れか１項に記載の試験装置。
8. 前記被試験デバイスは、双方向バスを介してデータ信号およびクロック信号を授受するメモリデバイスである
   請求項１から７の何れか１項に記載の試験装置。
9. データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置における試験方法であって、
   前記試験装置は、
   前記クロック信号のタイミングにおいて取得された前記データ信号をバッファリングするバッファ部と、
   当該試験装置の試験周期毎に、制御信号および前記データ信号の期待値を発生するパターン発生部と、
   を備え、
   前記試験周期毎に、前記制御信号が前記バッファ部からのデータの読出しを指示することを条件として、前記バッファ部から前記データ信号を読み出し、
   読み出された前記データ信号と前記パターン発生部から発生された前記期待値とを比較する
   試験方法。

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