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WO2005013546A1 - クロック乗換装置、及び試験装置 - Google Patents

クロック乗換装置、及び試験装置 Download PDF

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WO2005013546A1
WO2005013546A1 PCT/JP2004/010319 JP2004010319W WO2005013546A1 WO 2005013546 A1 WO2005013546 A1 WO 2005013546A1 JP 2004010319 W JP2004010319 W JP 2004010319W WO 2005013546 A1 WO2005013546 A1 WO 2005013546A1
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WO
WIPO (PCT)
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clock
phase
unit
input data
output
Prior art date
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Application number
PCT/JP2004/010319
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English (en)
French (fr)
Inventor
Junichi Matsumoto
Masahiko Hata
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Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to DE112004001415T priority patent/DE112004001415T5/de
Publication of WO2005013546A1 publication Critical patent/WO2005013546A1/ja
Priority to US11/343,949 priority patent/US7509517B2/en
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Ceased legal-status Critical Current

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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
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    • G01R31/319—Tester hardware, i.e. output processing circuits
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    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Definitions

  • the present invention relates to a clock transfer device.
  • the present invention relates to a clock transfer device that outputs input data provided in synchronization with a transmission clock in synchronization with an internal clock having a phase different from that of the transmission clock.
  • a test apparatus such as a semiconductor test apparatus applies a test pattern to a device under test such as a semiconductor, receives an output signal output by the device under test based on the test pattern, and compares the received output signal with an expected value. The quality of the device under test is determined by comparison.
  • the output signal output from the device under test includes variations in the amount of delay due to power supply fluctuations, temperature fluctuations, manufacturing fluctuations of LSIs, substrates, and cables. Therefore, the test apparatus receives the output signal output from the device under test by replacing the output signal with the internal clock of the test apparatus with low noise.
  • the device under test since the device under test operates with a clock different from the internal clock of the test equipment, when receiving the output signal from the device under test, the phase of the clock of the device under test and the internal clock of the test equipment are received. It is necessary to initialize to synchronize with the phase. Conventionally, signals have been transferred between clocks of different phases by optimizing the arrangement and wiring of components, or by using an interleaving circuit or a variable delay circuit.
  • an object of the present invention is to provide a clock transfer device that can solve the above problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention. Means for solving the problem
  • clock transfer that outputs input data provided in synchronization with a transmission clock in synchronization with an internal clock having a phase different from that of the transmission clock.
  • a comparison clock generator for generating, based on a transmission clock, a comparison clock in which each rising edge or each falling edge is substantially at the center of an eye opening of the corresponding input data; and Receiving the input data and an initialization section for controlling the phase of the internal clock so that the clock phase becomes substantially the same as the phase of the comparison clock; And a data output unit that synchronizes the data with the internal clock and outputs the data as output data.
  • the clock transfer device captures input data in synchronization with a rising edge or a falling edge of a transmission clock, thereby converting input data that changes in synchronization with a rising edge or a falling edge of the transmission clock.
  • the comparison clock generation unit further includes an input data capture unit that generates and outputs the input data to the data output unit, and the comparison clock generation unit delays the transmission clock by a half cycle so that each rising edge or each falling edge is input data.
  • a comparison clock is generated approximately at the center of the eye opening of the input data output by the data capturing unit.
  • the initialization unit synchronizes the output data output from the data output unit with a comparison clock.
  • a determination unit that determines a pass or a failure of the output data by comparing the output data captured and captured with an expected value of the output data stored in advance, and based on the determination result determined by the determination unit.
  • a phase control unit for generating a phase setting signal for setting a phase; and a phase setting unit for setting an internal clock phase based on the phase setting signal generated by the phase control unit.
  • a phase setting unit that causes the data output unit to output the output data and causes the determination unit to determine the output data in accordance with the set internal clock phase.
  • the phase control unit is configured to sequentially change the phase setting signal.
  • phase setting unit sequentially changes the phase of the internal clock and receives the judgment result of the judgment unit corresponding to each changed phase, and the judgment result changes from pass to fail And substantially the same as the comparison clock phase the phase of the internal clock by stopping the change of the phase setting signal
  • the phase setting unit generates a reference clock having a frequency that is an integer multiple of the internal clock, and a frequency substantially the same as the internal clock by dividing the frequency of the reference clock generated by the reference clock generating unit.
  • a frequency-divided reference clock that is a frequency, an inverted frequency-divided reference clock obtained by inverting the frequency-divided reference clock, and a plurality of frequency-divided reference clocks and the inverted frequency-divided reference clock that are each delayed by one period of the reference clock
  • a phase-change clock generation unit for generating a phase-delay reference clock; a frequency-divided reference clock, an inverted frequency-divided reference clock, and a frequency-divided reference clock generated by the phase-change clock generation unit based on a phase setting signal received from the phase control unit.
  • a phase-change clock selector for selecting one of the phase-delay reference clocks and outputting the selected clock as an internal clock to the data output unit.
  • the phase setting unit further generates an input data selection signal that changes in synchronization with the internal clock, and the clock transfer device captures the input data at the rising edge of the divided transmission clock obtained by dividing the transmission clock.
  • a rising edge that outputs input data in synchronization with the rising edge of the divided transmission clock fetches input data at the falling edge of the divided transmission clock,
  • the input data is output in synchronization with the falling edge.
  • the falling capture unit and the input data output by the rising capture unit and the falling capture unit change at substantially the same cycle as the divided transmission clock.
  • an input data selection section for selecting alternately in synchronization with the input data selection signal and outputting the selected input data to the data output section.
  • the comparison clock generation unit delays the transmission clock by one cycle, so that the input data output by the rising capture unit and the eye opening of the input data output by the fall capture unit can be adjusted for each eye opening.
  • a comparison clock which is alternately substantially at the center is generated.
  • the phase setting unit is configured to generate a reference clock whose frequency is an integral multiple of the internal clock, and to divide the reference clock generated by the reference clock generating unit so as to be substantially the same as the internal clock.
  • a frequency-divided reference clock that is a frequency, an inverted frequency-divided reference clock obtained by inverting the frequency-divided reference clock, and a plurality of frequency-divided reference clocks and the inverted frequency-divided reference clock that are each delayed by one period of the reference clock
  • a phase-change clock generator that generates a phase-delay reference clock; a frequency-divided reference clock, an inverted frequency-divided reference clock, and a plurality of signals generated by the phase-change clock generator based on a phase setting signal received from the phase controller.
  • a phase change clock selection unit that selects one of the phase delay reference clocks and outputs it to the data output unit as an internal clock.
  • the clock generation unit generates a divided reference clock, an inverted divided reference clock, and a divided phase change clock obtained by dividing each of a plurality of phase delay reference clocks, based on a phase setting signal received from the phase control unit.
  • a divided phase change clock selecting section that selects one of a plurality of divided phase change clocks and outputs the selected divided phase change clock, and a divided phase based on a phase setting signal received from the phase control section.
  • a selection signal generation unit that provides either the selected divided phase change clock output from the changed clock selection unit or the inverted selected divided phase change clock as an input data selection signal to the input data selection unit.
  • a test apparatus for testing an electronic device that outputs an output signal and a transmission clock synchronized with the output signal, wherein a test pattern for testing the electronic device is provided.
  • a test pattern generation unit to generate a timing generator to generate a desired timing; and a waveform shaping unit to shape a test signal to be input to the electronic device based on the test pattern and the timing generated by the timing generator.
  • a clock transfer unit that receives the transmission clock and the output signal, and synchronizes the received output signal with the internal clock of the test apparatus having a different phase from the transmission clock, and an output signal that the clock transfer unit synchronizes with the internal clock.
  • a test determination unit for determining the quality of the electronic device based on the clock.
  • the comparison clock generator which generates the comparison clock whose falling edge is approximately at the center of the eye opening of the corresponding output signal based on the transmission clock, is almost the same as the phase of the internal clock S.
  • An initialization section that controls the phase of the internal clock, an internal clock whose phase is controlled by the initialization section, and an output signal, and a data output that outputs the output signal in synchronization with the internal clock.
  • a test apparatus having a part is provided.
  • the phase of the clock is adjusted by the control circuit, it is not necessary to consider the pattern length, cable length, and process variation, and the number of phases of the interleave circuit is reduced. can do. Therefore, the number of design steps can be reduced, and power consumption can be reduced. Also, since it is not necessary to provide a variable delay circuit for each signal line, the time required for initialization can be reduced.
  • FIG. 1 is a diagram showing an example of a configuration of a test system 10 according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating an example of a configuration of a clock transfer unit 206.
  • FIG. 3 is a timing chart for explaining an example of the operation of the clock transfer unit 206.
  • FIG. 4 is a diagram showing an example of a circuit configuration of a clock transfer unit 206 in one-way processing.
  • FIG. 5 is a flowchart showing an example of an initialization operation of the clock transfer unit 206.
  • FIG. 6 is a timing chart illustrating an initialization operation of the clock transfer unit 206 when the phase of CLKA and the phase of CLKB 2 are most shifted.
  • FIG. 7 is a timing chart illustrating an initialization operation of the clock transfer unit 206 when the phase of CLKA and the phase of CLKB2 are shifted by a half cycle.
  • FIG. 8 is a timing chart illustrating an initialization operation of the clock transfer unit 206 when the phase of CLKA and the phase of CLKB2 are closest.
  • FIG. 9 is a diagram showing an example of a circuit configuration of a clock transfer unit 206 in 2-way processing.
  • FIG. 10 A diagram of the clock transfer unit 206 when the phase of CLKA and the phase of CLKB2 are most shifted. 6 is a timing chart illustrating a initialization operation.
  • FIG. 11 is a timing chart illustrating an initialization operation of the clock transfer unit 206 when the phase of CLKA and the phase of CLKB2 are closest. Explanation of symbols
  • FIG. 1 is a diagram showing an example of a configuration of a test system 10 according to an embodiment of the present invention.
  • the test system 10 includes a device under test 100 and a test apparatus 200.
  • the device under test 100 is an electronic device such as a semiconductor circuit to be tested.
  • the test apparatus 200 gives a test pattern to the device under test 100, receives an output signal of the device under test 100 based on the test pattern, and compares the output signal with an expected value, thereby obtaining a signal of the device under test 100. The quality is determined.
  • the device under test 100 includes an internal circuit 102 and a clock generation unit 104.
  • the clock generation unit 104 generates a clock for operating the internal circuit 102 and outputs the clock to the internal circuit 102. Further, the clock generation unit 104 outputs the generated clock to the test apparatus 200 as a transmission clock. Further, the clock generation unit 104 generates a transmission clock according to a control signal from the test apparatus 200.
  • the internal circuit 102 stores the test pattern received from the test apparatus 200. , And outputs the processing result as an output signal to the test apparatus 200 in synchronization with the transmission clock.
  • synchronizing means that the phases of signals having substantially the same period but different phases are synchronized with each other.
  • the test apparatus 200 includes a timing generator 201, a test pattern generation unit 202, a waveform shaping unit 203, a test determination unit 204, and a clock transfer unit 206.
  • the test pattern generation unit 202 generates a test pattern for testing the device under test 100.
  • the timing generator 201 generates a desired timing.
  • the timing generator 201 generates a clock having a desired frequency.
  • the waveform shaping unit 203 shapes a test signal to be input to the device under test 100 based on the test pattern and the timing generated by the timing generator 201.
  • the test pattern is a pattern represented by digital data
  • the waveform shaping section 203 outputs a voltage corresponding to the data of the test pattern according to a clock provided from the timing generator 201.
  • the test pattern generation unit 202 generates an expected value of the output signal of the device under test 100 for the generated test pattern, and provides the expected value to the test determination unit 204.
  • Clock transfer section 206 receives a transmission clock and an output signal of internal circuit 102 output in synchronization with the transmission clock. Then, clock transfer section 206 synchronizes the received output signal with the internal clock of test apparatus 200 having a different phase from the transmission clock, and sends the output signal to test determination section 204.
  • the clock transfer unit 206 of the present embodiment transfers the output signal received from the device under test 100 to the internal clock of the test apparatus 200 having a phase different from that of the transmission clock of the device under test 100.
  • the clock transfer unit 206 may be provided inside the device under test 100. In this case, among a plurality of devices under test 100 operating with clocks having different phases, the output signal output in synchronization with the transmission clock of one device under test 100 is superposed on the clock of the other device under test 100. Can be replaced.
  • the clock transfer unit 206 may be provided inside each block in a device having a plurality of blocks operating with clocks having different phases. Also in this case, in the same device, the output signal output in synchronization with the transmission clock of one block can be replaced with the clock of the other block.
  • FIG. 2 is a diagram showing an example of the configuration of the clock transfer unit 206.
  • the clock transfer unit 206 includes an input data acquisition unit 210, a data output unit 220, a comparison clock generation unit 230, an output data determination unit 240, a phase control unit 250, and a phase setting unit 260.
  • the input data capture unit 210 captures INDATA, which is data input from the internal circuit 102, in synchronization with a rising edge or a falling edge of the transmission clock CLKA input from the clock generation unit 104, It generates INDAOUT, which is input data that changes in synchronization with the rising edge or falling edge of the transmission clock, and outputs it to the data output unit 220.
  • the data output unit 220 captures INDAOUT in synchronization with CL KB2, which is a clock having the same cycle as the internal clock of the test apparatus 200, and outputs data that changes in synchronization with the rising edge or falling edge of CLKB2. Output a certain OUTDATA.
  • the phase of CLKB2 is initialized in advance so as to be approximately at the center of the eye opening of the rising or falling edge force SINDAOUT.
  • the eye opening of INDAOUT is a period between adjacent data transition periods.
  • the data transition period is a period during which the data between adjacent data transitions in the respective data of INDAOUT corresponding to the rising edge or falling edge of each CLKA.
  • the data output unit 220 fetches INDAOUT in synchronization with CLKB2 set to a predetermined phase with respect to CLKA, and outputs OUTDATA to the test determination unit 204. If the timing of CLKA fluctuates with respect to INDATA due to such an operation, and the timing of INDAOUT fluctuates with respect to CLKB2, the data output unit 220 will provide a position with the most margin for the fluctuation of INDAOUT timing. Can capture INDA OUT.
  • phase control section 250 generates INIT, which is a phase setting signal for setting the phase of CLKB2. Then, phase control section 250 sets the phase of CLKB2 by giving INIT to phase setting section 260. Further, the phase control unit 250 supplies a control signal to the clock generation unit 104 and the phase setting unit 260 to generate CLKA and CLKB2.
  • INIT is a phase setting signal for setting the phase of CLKB2.
  • the phase setting unit 260 includes a reference clock generation unit 262, a phase change clock selection unit 264, The phase change clock generator 266 is provided.
  • the reference clock generator 262 receives the control signal of the phase controller 250, and generates CLKB, which is a reference clock whose frequency is an integral multiple of CLKB2.
  • the phase change clock generator 266 divides the CLKB generated by the reference clock generator 262 and inverts and Z or delays the divided clock to generate a plurality of CLKB2s having different phases.
  • the phase change clock selection unit 264 selects one of the plurality of CLKB2s generated by the phase change clock generation unit 266 based on the value of INIT received from the phase control unit 250, and gives the data to the data output unit 220. Set the phase of CLKB2.
  • the comparison clock generation unit 230 delays the received CLKA by half a cycle, so that each rising edge or each falling edge is a comparison clock that is substantially at the center of the eye opening of INDAOUT.
  • the output data determination unit 240 captures the OUTDATA output from the data output unit 220 in synchronization with RDCLK, compares the captured OUTDATA with an expected value stored in advance, and determines the path or the path of the captured OUTDATA. Judge the failure.
  • the phase control unit 250 detects the phase at which the determination result of the output data determination unit 240 changes from pass to fail by sequentially changing the phase of CLKB2 set in the phase change clock selection unit 264.
  • the phase control unit 250 stops changing the phase set in the phase change clock selection unit 264, and ends the initialization operation.
  • the data output unit 220 responds to the fluctuation of the timing of INDAOUT.
  • the INDAOUT can be captured at the position where it has the most room.
  • the output data determination section 240, the phase control section 250, and the phase setting section 260 are examples of an initialization section. Further, as another example, the initialization unit may be provided outside the test apparatus 200.
  • CLKB has a waveform close to a square wave due to peaking, which has less noise and the like than CLKA received by the clock transfer unit 206.
  • FIG. 3 is a timing chart for explaining an example of the operation of the clock transfer unit 206.
  • the (A) shows the relationship between INDATA, CLKA, INDAOUT, and RDCLK.
  • (B) shows the relationship between INDA ⁇ UT, CLKB2, OUT DATA, RDCLK, RDT, and the expected value when the output data determination unit 240 makes a pass determination.
  • (C) shows the relationship between INDA ⁇ UT, CLKB2, OUTDATA, RDCLK, RDT, and the expected value when the output data determination unit 240 makes a failure determination.
  • the input data capture unit 210 captures INDATA at the rising edge timing of CLKA
  • the data output unit 220 captures INDAOUT at the rising edge timing of CLKB2
  • the output data determination unit 240 determines the RDCLK Captures OUTDATA at the rising edge timing.
  • RDT is OUTDATA captured at the rising edge of RDCLK.
  • the comparison clock generator 230 delays CLKA by a half cycle, the rising edge of RDCLK occurs substantially at the center of the eye opening of INDAOUT.
  • the data output unit 220 fetches INDAOUT and outputs OUTDATA in synchronization with CLKB2 whose phase is advanced by a predetermined amount with respect to RDCLK. Then, output data determination section 240 compares the captured RDT with an expected value. In this example, since the phase of CLKB2 is ahead of RDCLK, RDT matches the expected value and is determined to be a pass.
  • the output data determination unit 240 captures INDAOUT and outputs OUTDATA in synchronization with CLKB2, the phase of which is delayed by a predetermined amount with respect to RDCLK. Then, output data determination section 240 compares the captured RDT with an expected value. In this example, since the phase of CLKB2 lags behind RDCLK, RDT is output one cycle of RDCLK behind the expected value. Therefore, the RDT does not match the expected value, and is determined as feinore. In this way, in the initialization that synchronizes the phase of CLKB2 with the phase of RDCLK, the phase of CLKB2 is continuously changed in the direction of delay with respect to RDCLK, so that the phase where CLKB2 and RDCLK match becomes the boundary. The determination result of the output data determination unit 240 changes from pass to fail.
  • the phase control unit 250 changes the value of INIT to cause the phase setting unit 260 to sequentially change the phase of CLKB2 in a direction to be delayed with respect to RDCLK. Then, the phase control unit 250 receives the determination result of the output data determination unit 240 corresponding to each changed phase. If the determination result changes from pass to fail, the change of the value of INIT is stopped. Accordingly, the phase control unit 250 makes the phase of CLKB2 substantially the same as the phase of RDCLK. In this case, the rising edge force of CLKB2 is located approximately at the center of the eye opening of NDA ⁇ UT.
  • the data output unit 220 takes in INDAOUT at a position that has the most margin for fluctuations in INDAOUT timing. Can be.
  • the phase of RDCLK and the phase of CLKB2 can be accurately matched.
  • the resolution when changing the phase of CLKB2 is as follows. The following relationship must be satisfied.
  • each rising edge of CLKB2 occurs at least once in a section obtained by subtracting the above variation from each data section.
  • FIG. 4 is a diagram showing an example of a circuit configuration of the clock transfer unit 206 in the one-way process.
  • the clock transfer unit 206 includes a plurality of flip-flops (212, 222) and an inverter 232.
  • the flip-flop 212 captures INDATA at the timing of the rising edge of CLKA and outputs INDAOUT.
  • the flip-flop 222 captures INDAOUT at the timing of the rising edge of CLKB2 and outputs OUTDATA.
  • the inverter 232 inverts CLKA to generate RDCLK in which CLKA is delayed by a half cycle.
  • the plurality of flip-flops are examples of the input data capturing unit 210 and the data output unit 220 described with reference to FIG. 2, respectively.
  • the inverter 232 is an example of the comparison clock generator 230.
  • CLKA has a frequency of, for example, 266 MHz and a duty ratio of 50%.
  • CLKB has a frequency of 533 MHz, for example, and a duty ratio of 50%.
  • the output data determination unit 240 includes a flip-flop 242, a determination unit 244, and an AND gate 24. 6 is provided.
  • Flip-flop 242 captures OUTDATA on the rising edge of RDCLK.
  • the AND gate 246 receives the OUTDATA captured by the flip-flop 242, and sends the captured OUTDATA as an RDT to the determination unit 244 according to the DIAG signal received from the determination unit 244.
  • the determination unit 244 determines a pass or a fail by comparing the RDT received from the AND gate 246 with an expected value.
  • the phase change clock generation unit 266 includes an inverter 272 and a plurality of flip-flops (274,
  • the XQ terminal of the flip-flop 274 is connected to the D terminal of the flip-flop 274.
  • the flip-flop 274 receives the CLKB generated by the reference clock generator 262 at a clock input terminal. Then, each time the flip-flop 274 receives the rising edge of CLKB, it reflects the state of the D terminal on the Q terminal and reflects the inversion of the state of the D terminal on the XQ terminal. As a result, the flip-flop 274 generates a frequency-divided reference clock obtained by dividing the frequency of CLKB by 2, and outputs the frequency-divided reference clock from the Q terminal.
  • the flip-flop 274 generates an inverted frequency-divided reference clock obtained by inverting the frequency-divided reference clock generated at the Q terminal, and outputs the inverted frequency-divided reference clock from the XQ terminal.
  • the XQ terminal of the flip-flop 276 is connected to the D terminal of the flip-flop 276, and receives an inverted version of the CL KB generated by the reference clock generation unit 262 at the clock input terminal via the inverter 272.
  • the flip-flop 276 generates a phase-delayed reference clock obtained by delaying the frequency-divided reference clock output from the Q terminal of the flip-flop 274 by a half cycle of CLKB, and outputs the delayed clock from the Q terminal.
  • the flip-flop 276 generates a phase delay reference clock obtained by delaying the inverted frequency-divided reference clock generated from the XQ terminal of the flip-flop 274 by a half cycle of CLKB, and outputs the generated clock from the XQ terminal.
  • the phase setting section 260 includes a multiplexer 268.
  • the multiplexer 268 is an example of the phase change clock selection unit 264.
  • the multiplexer 268 receives the divided reference clock, the inverted divided reference clock, and the plurality of phase delay reference clocks generated by the plurality of flip-flops (274, 276) at terminals 0 to 3, respectively.
  • the phase setting unit 260 receives the clock of the terminal based on the value of INIT, which also receives the power of the phase control unit 250, as CLKB2. Output to lip flop 222.
  • the phase control unit 250 further generates an ICLR for resetting the plurality of flip-flops (212, 222, 242) and a DVRST for resetting the plurality of flip-flops (274, 276). Further, the phase control unit 250 holds the result of the previous determination by the determination unit 244 and compares the result of the determination with the result of the current determination to detect a change in the result of the determination from pass to fail.
  • variable delay circuit is used in place of the inverter 272 and the plurality of flip-flops (274, 276) of the phase change clock generation unit 266, so that the variable delay circuit is used.
  • the phase of CL KB2 with respect to INDAOUT can be adjusted according to the delay amount set in the delay circuit.
  • FIG. 5 is a flowchart showing an example of the initialization operation of the clock transfer unit 206.
  • the phase control unit 250 initializes the previous determination result to fail and the value of INIT to 0 (S100).
  • the phase control section 250 supplies a control signal to the clock generation section 104 and the reference clock generation section 262 to stop CLKA and CLKB, respectively (S102).
  • the phase control unit 250 generates DVRST and resets the plurality of flip-flops (274, 276) (S104).
  • the phase control section 250 determines whether or not the value of INIT is 4 (S106). If the value of INIT is not 4 (S106: No), the phase control section 250 sends the set value of INIT to the phase setting section 260 (S110).
  • phase control section 250 sets the value of INIT to 0 (S108). Then, phase control section 250 sends INIT of the set value to phase setting section 260 (S110). Next, the phase control unit 250 generates CLKA and CLKB again by supplying control signals to the clock generation unit 104 and the reference clock generation unit 262 (S112). Next, the phase control section 250 generates ICLR and resets the plurality of flip-flops (212, 222, 242) (S114). Then, based on the generation of the test period signal (PERIOD), the phase control unit 250 causes the clock generation unit 104 to output CLKA, for example, two clocks, and stops CLKA again (S116).
  • PERIOD test period signal
  • the determination unit 244 receives RDT by setting DIAG to high. Then, the determination unit 244 determines whether the RDT is a pass or not by comparing the received RDT with the expected value (S118). If the RDT is determined to be a pass (SI 18: Yes), the phase control unit 250 Is set to pass (S120), 1 is added to the value of INIT (S124), and CLKA and CLKB are stopped again (S102).
  • the phase control unit 250 determines whether or not the previous determination result of the RDT is a pass (S122). If the result of the previous RDT determination is a pass force (S122: No), one is added to the value of INIT (S124), and CLKA and CLKB are stopped again (S102). If the result of the previous RDT determination is a pass (S122: Yes), the initialization operation of the clock transfer unit 206 shown in this flowchart ends.
  • FIG. 6 is a timing chart for explaining the initialization operation of the clock transfer unit 206 when the phase of CLKA and the phase of CLKB 2 are most shifted.
  • OUTDA OUTDA
  • a mark on the TA indicates a pass, and a mark indicates a fail.
  • the phase control section 250 changes the phase of CLKB2 by changing the value of INIT from 1 to 2, the judgment of the judgment section 244 changes from pass to fail.
  • the phase control section 250 sets the value of INIT to 2 and ends the initialization operation.
  • FIG. 7 is a timing chart for explaining the initialization operation of the clock transfer unit 206 when the phase of CLKA and the phase of CLKB2 are shifted by a half cycle.
  • the phase control unit 250 detects a failure of the RDT. Since the phase control unit 250 has initialized the previous RDT determination result with a fail, the phase control unit 250 must not detect a change from a pass to a fail as a result of the determination. Then, when the value of INIT is 3 ⁇ 4, the phase control unit 250 receives the determination of the path from the determination unit 244. After that, the phase control section 250 receives the determination result of the RDT when the value of IN IT is 0, and detects a change from the path of the determination result to the file. The phase control section 250 sets the value of INIT to 0 and ends the initialization operation.
  • FIG. 8 is a timing chart illustrating the initialization operation of the clock transfer unit 206 when the phase of CLKA and the phase of CLKB2 are closest.
  • the phase control section 250 changes the phase of CLKB2 by changing the value of INIT from 2 to 3, the judgment power of the judgment section 244 changes from fail to pass.
  • the phase control unit 250 sets the value of INIT to 3 and ends the initialization operation.
  • CLKB2 stands almost at the center of the INDAOUT eye opening. The rising edge is located.
  • FIG. 9 is a diagram illustrating an example of a circuit configuration of the clock transfer unit 206 in the two-way processing.
  • Phase setting section 260 further outputs an input data selection signal that changes in synchronization with CLKB2.
  • the frequency of CLKA and CLKB2 is 266 MHz
  • the frequency of CLKB is 1.066 GHz
  • the frequency of the input data selection signal is 133 MHz.
  • the frequency of CLKB is four times the frequency of CLKB2.
  • the duty ratio of CLKA, CLKB, CLKB2, and the input data selection signal is 50%.
  • INIT generated by the phase control unit 250 is 3 bits.
  • the 3-bit value of INIT corresponds to one of the input data selection signals set to eight phases by the phase setting unit 260.
  • the value of the lower 2 bits of INIT corresponds to one of the respective CLKB2s set to four phases by the phase setting unit 260.
  • the input data capturing section 210 includes a plurality of flip-flops (282, 284, 286) and a multiplexer 288.
  • the XQ terminal of the flip-flop 282 is connected to the D terminal of the flip-flop 282.
  • Flip-flop 282 receives CLKA at the clock input terminal. Then, every time the flip-flop 282 receives the rising edge of CLKA, it reflects the state of the D terminal on the Q terminal and reflects the inversion of the state of the D terminal on the XQ terminal.
  • the flip-flop 282 supplies DIVCLKA0, which is a clock obtained by dividing CLKA by 2, to the clock input terminal of the flip-flop 284, and DIVCLKA1, which is a clock obtained by delaying DIVCLKA0 by a half cycle, to the clock input terminal of the flip-flop 286. .
  • the flip-flop 284 takes in INDATA at the timing of the rising edge of DIVCLKA0, and outputs INDAOUT0 in synchronization with the rising edge of DIVCLKA0.
  • the flip-flop 286 takes in INDATA at the timing of the rising edge of DIVCLKA1 and outputs INDAOUT1 in synchronization with the rising edge of DIVCLKA1.
  • the flip-flops 284 and 286 alternately take in IN DATA at the rising edge of DIVCLKA0 and DIVCLKA1, which are half the frequency of CLKA, and output INDAOUT0 and INDAOUT1, respectively.
  • the multiplexer 288 synchronizes the input data selection signal received from the phase setting section 260 with the input data selection signal when the input data selection signal is in the iigh state, and outputs the input data selection signal INDAOUT1.
  • INDAOUTO is selected and output as INDAOUT.
  • the input data selection signal changes at substantially the same cycle as DIVCLKA0 and DIVCLKA1.
  • the phase of the input data selection signal is initialized in advance so as to be approximately at the center of the eye openings of the rising edge and falling edge cameras SINDAOUT0 and INDAOUT1.
  • the phase of CLKB2 is initialized in advance so that the rising edges are alternately at the approximate center of the eye openings of INDAOUT0 and INDAOUT1.
  • the multiplexer 288 alternately selects INDAOUT0 and INDAOUT1 in synchronization with the input data selection signal, and outputs it to the flip-flop 222 as INDAOUT.
  • the flip-flop 222 captures INDA OUT in synchronization with CLKB2 and outputs OUTDATA to the test determination unit 204.
  • the multiplexer 288 sets the timing of INDAOUT0 and INDAOUT1.
  • INDAOUT can be output at the position where there is the most margin for the fluctuation of.
  • the flip-flop 222 can take in the INDAOUT at a position where there is the most margin for the fluctuation of the timing of the INDAOUT0 and INDAOUT1.
  • the comparison clock generator 230 delays the CLKA by one cycle, thereby generating an RDCLK that is substantially at the center of each of the eye openings of the INDAOUT0 and INDAOUT1 alternately.
  • the phase change clock generation section 266 includes a plurality of flip-flops (430, 432). The D terminal of the flip-flop 430 is connected to the XQ terminal of the flip-flop 432, and the Q terminal of the flip-flop 430 is connected to the D terminal of the flip-flop 432. Each of the flip-flops 430 and 432 receives the CLKB generated by the reference clock generation unit 262 at a clock input terminal.
  • the flip-flop 432 outputs a phase delay reference clock obtained by delaying the frequency of the Q terminal of the Q terminal of the flip-flop 430 by one cycle of CLKB. Also flip-flops
  • the step 432 outputs a phase delay reference clock obtained by delaying the inverted frequency-divided reference clock of the XQ terminal of the flip-flop 430 from the XQ terminal by one cycle of CLKB.
  • the multiplexer 268 receives the divided reference clock, the inverted divided reference clock, and the plurality of phase delay reference clocks respectively generated by the plurality of flip-flops (430 432) at terminals 0 to 3. Then, the multiplexer 268 outputs the clock of the terminal corresponding to the value of the lower two bits of INIT received from the phase controller 250 as the flip-flop 222 as CLKB2.
  • the phase setting section 260 further includes a selection signal generation section 400.
  • the selection signal generator 400 includes a plurality of flip-flops (402 404 406 408), a multiplexer 410, and an exclusive OR circuit 412.
  • the XQ terminal of the flip-flop 402 is connected to the D terminal of the flip-flop 402.
  • the flip-flop 402 receives the frequency-divided reference clock generated by the flip-flop 430 at a clock input terminal. Then, each time the flip-flop 402 receives the rising edge of the frequency-divided reference clock, it reflects the state of the D terminal on the Q terminal and reflects the inversion of the state of the D terminal on the XQ terminal. As a result, the flip-flop 402 generates a clock obtained by dividing the frequency-divided reference clock by 2, and sends the clock to the terminal 0 of the multiplexer 410.
  • the flip-flop 404 generates a clock obtained by dividing the phase delay reference clock output from the Q terminal of the flip-flop 432 by two, and sends the clock to the terminal 1 of the multiplexer 410.
  • the flip-flop 406 generates a clock obtained by dividing the inverted frequency-divided reference clock output from the XQ terminal of the flip-flop 430 by two, and sends the clock to the terminal 2 of the multiplexer 410.
  • the flip-flop 408 generates a clock obtained by dividing the phase delay reference clock output from the XQ terminal of the flip-flop 432 by two, and sends the clock to the terminal 3 of the multiplexer 410.
  • the multiplexer 410 outputs the clock of the terminal based on the value of the lower two bits of INIT received from the phase control unit 250 to the exclusive OR circuit 412.
  • the exclusive OR circuit 412 When the value of the upper 1 bit of INIT received from the phase controller 250 is 0, the exclusive OR circuit 412 outputs the output of the multiplexer 410 as the input data selection signal to the multiplexer 288, and outputs the upper 1 When the value of the bit is 1, the output of the multiplexer 410 is inverted, and the multiplexer 288 is output as an input data selection signal.
  • the plurality of flip-flops (402 4 406 408) and the multiplexer 410 are examples of the frequency-divided phase change clock selector.
  • the exclusive OR circuit 412 is an example of a selection signal generation unit.
  • the multiplexer 268 uses the phase control unit 250 to generate a plurality of flip-flops (430, 432) in accordance with the values of the lower two bits of INIT.
  • One of the cycle reference clock, the inverted frequency-divided reference clock, and the plurality of phase delay reference clocks is output as CLKB2.
  • the multiplexer 410 selects a clock obtained by dividing the clock selected by the multiplexer 268 by 2 according to the value of the lower 2 bits of INIT from the phase control unit 250 and outputs the clock to the exclusive OR circuit 412.
  • the exclusive OR circuit 412 inverts the clock received from the multiplexer 410 according to the value of the upper 1 bit of INIT from the phase control unit 250 and supplies the inverted clock to the multiplexer 268.
  • phase control section 250 supplies a control signal to clock generation section 104 and reference clock generation section 262 to generate CLKA and CLKB.
  • the flip-flop 284 and the flip-flop 286 alternately capture INDATA at the rising edge of DIVCLKA0 and DIVCLKA1, which are half the frequency of CLKA, and output INDAOUT0 and INDAOUTl, respectively.
  • the multiplexer 288 alternately selects INDAOUT0 and INDAOUT1 in synchronization with the input data selection signal set to a predetermined phase with respect to CLKA, and outputs it to the flip-flop 222 as INDAOUT.
  • the flip-flop 222 takes in the INDAOUT in synchronization with CLKB2 set to a predetermined phase with respect to CLKA, and outputs OUTDATA.
  • Flip-flop 242 takes in OUTDATA in synchronization with RDCLK.
  • the determination unit 244 receives the OUTDATA captured by the flip-flop 242 as an RDT by supplying the DIAG signal to the AND gate 246. Then, the determination unit 244 compares the RDT with the expected value, and determines whether the RDT passes or fails.
  • the phase control unit 250 receives the result of determining the OUTDATA captured by the output data determination unit 240.
  • the phase control unit 250 sequentially changes the values of INIT set in the plurality of multiplexers (268, 410) and the exclusive OR circuit 412, thereby sequentially changing the phases of the CLKB2 and the input data selection signal. Thereby, the phase control unit 250 detects the phase of CLKB2 at which the determination result of the output data determination unit 240 changes from pass to fail.
  • the phase control unit 250 changes the determination result of the output data determination unit 240 from pass to fail.
  • the change of the phase of CLKB2 set in the phase change clock selection unit 264 is stopped, and the initialization operation ends.
  • the multiplexer 288 alternately selects INDAOUT0 and INDAOUT1 and outputs INDAOUT in synchronization with the input data selection signal having the phase corresponding to the set INIT value.
  • the flip-flop 222 captures INDAOUT in synchronization with CLKB2 having a phase corresponding to the set INIT value, and outputs OUTDATA to the test determination unit 204 in synchronization with the CLKB2. Therefore, also in this example, the rising edge of CLKB2 can be adjusted to approximately the center of each of the eye openings of IN DAOUT0 and INDAOUT1.
  • step 106 the phase control unit 250 determines whether or not the force whose INIT value is 7 is determined. Also, in step 116, the phase control unit 250 causes the clock generation unit 104 to output, for example, three clocks of CLKA based on the occurrence of PERIOD, and stops the CLKA again.
  • phase of CLKB can be adjusted by using a variable delay circuit in phase change clock generation section 266 and selection signal generation section 400. If a margin can be secured using an interleave circuit, the phase of CLKB2 can be adjusted by switching between CLKB and the inversion of CLKB as the input data selection signal.
  • FIG. 10 is a timing chart for explaining the initialization operation of the clock transfer unit 206 when the phase of CLKA and the phase of CLKB2 are most shifted.
  • the phase control unit 250 causes the clock generation unit 104 to output, for example, three clocks of CLKA based on the occurrence of PERIOD, and stops the CLKA. Then, the determination unit 244 determines the pass or fail by comparing the fetched RDT with an expected value. In this drawing, when the phase control unit 250 changes the phase of CLKB2 by changing the value of INIT from 3 to 4, the judgment result of the judgment unit 244 changes from pass to fail. The phase control unit 250 sets the value of INIT to 4 and ends the initialization operation.
  • the input data corresponding to CLKA of the third clock after PERIOD occurs Since the state of the data selection signal is 1, the rising edge of CLKB2 in this case corresponds to INDAOUTl. In this case, the rising edge of CL KB2 is located approximately at the center of the eye opening of INDAOUT1. Therefore, in this example, when the value of INIT is 4, the phase of CLKB2 is optimal.
  • FIG. 11 is a timing chart illustrating the initialization operation of the clock transfer unit 206 when the phase of CLKA and the phase of CLKB2 are closest.
  • the phase control unit 250 detects a failure of the RDT.
  • the phase control unit 250 since the phase control unit 250 has initialized the previous determination result of the RDT with a failure, the phase control unit 250 must not detect a change from a pass to a failure in the determination result.
  • the phase control unit 250 receives the path determination result from the determination unit 244. Thereafter, the phase control unit 250 receives the determination result when the value of INIT is 0, and detects a change from the path of the determination result to the file.
  • the phase control unit 250 sets the value of INIT to 0 and ends the initialization operation.
  • the phase of the clock can be adjusted by the control circuit, it is not necessary to consider the pattern length, the cable length, and the process variation.
  • the number of phases in the circuit can be reduced. Therefore, the number of design steps can be reduced, and power consumption can be reduced. Also, since it is not necessary to provide a variable delay circuit for each signal line, the time required for initialization can be reduced. S power

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Abstract

伝送クロックに同期して与えられる入力データを、伝送クロックと位相の異なる内部クロックに同期して出力するクロック乗換装置であって、それぞれの立ち上がりエッジ、又はそれぞれの立ち下がりエッジが、対応する入力データのアイ開口の略中央となる比較クロックを、伝送クロックに基づいて生成する比較クロック生成部と、内部クロックの位相が比較クロックの位相と略同一となるように、内部クロックの位相を制御するイニシャライズ部と、イニシャライズ部が位相を制御した内部クロックと、入力データとを受け取り、当該入力データを当該内部クロックに同期させ、出力データとして出力するデータ出力部とを備えるクロック乗換装置を提供する。

Description

明 細 書
クロック乗換装置、及び試験装置
技術分野
[0001] 本発明は、クロック乗換装置に関する。特に本発明は、伝送クロックに同期して与え られる入力データを、伝送クロックと位相の異なる内部クロックに同期して出力するク ロック乗換装置に関する。
文献の参照による組み込みが認められる指定国については、下記の出願に記載さ れた内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願 2003— 284539 出願曰 平成 15年 7月 31曰
背景技術
[0002] 半導体試験装置等の試験装置は、半導体等の被試験デバイスに試験パターンを 与え、当該試験パターンに基づいて被試験デバイスが出力した出力信号を受け取り 、受け取った出力信号と期待値とを比較することにより、被試験デバイスの良否を判 定する。被試験デバイスが出力する出力信号は、電源変動や温度変動、 LSI,基板 、及びケーブルの製造バラツキ等に起因する遅延量のバラツキを含んでいる。その ため、試験装置は、被試験デバイスが出力した出力信号を、ノイズの少ない試験装 置の内部クロックに乗せ換えて受け取る。また、被試験デバイスは、試験装置の内部 クロックとは異なるクロックで動作しているので、被試験デバイスからの出力信号を受 け取る場合、被試験デバイスのクロックの位相と試験装置の内部クロックの位相との 同期を合わせるイニシャライズを行う必要がある。従来、部品の配置及び配線を最適 化する、若しくはインターリーブ回路又は可変遅延回路を用いることにより、異なる位 相のクロック間で信号の受け渡しを行っていた。
[0003] 現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記 載を省略する。
発明の開示
発明が解決しょうとする課題
[0004] しかし、近年の半導体デバイス等の動作クロックの高速化に伴い、データの受け渡 しの際のセットアップ ·ホールドタイムの裕度が少なくなつており、部品の配置及び配 線のみでクロックの乗せ換えを保証することは困難になってきている。また、インターリ ーブ回路を用いてクロックの乗せ換えを行う場合、全ての信号ラインにインターリーブ 回路を設ける必要があり、回路規模が増大し、消費電力も増大していた。更に、可変 遅延回路を用いてクロックの乗せ換えを行う場合、全ての信号ラインに可変遅延回路 を設け、全ての可変遅延回路に遅延量を設定しなければならないため、ィニシャライ ズに時間がかかっていた。
[0005] そこで本発明は、上記の課題を解決することのできるクロック乗換装置を提供するこ とを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合 わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。 課題を解決するための手段
[0006] 上記課題を解決するために、本発明の第 1の形態においては、伝送クロックに同期 して与えられる入力データを、伝送クロックと位相の異なる内部クロックに同期して出 力するクロック乗換装置であって、それぞれの立ち上がりエッジ、又はそれぞれの立 ち下がりエッジが、対応する入力データのアイ開口の略中央となる比較クロックを、伝 送クロックに基づいて生成する比較クロック生成部と、内部クロックの位相が比較クロ ックの位相と略同一となるように、内部クロックの位相を制御するイニシャライズ部と、 イニシャライズ部が位相を制御した内部クロックと、入力データとを受け取り、当該入 力データを当該内部クロックに同期させ、出力データとして出力するデータ出力部と を備える。
[0007] クロック乗換装置は、伝送クロックの立ち上がりエッジ又は立ち下がりエッジに同期 して、入力データを取り込むことにより、伝送クロックの立ち上がりエッジ又は立ち下 力 Sりエッジに同期して変化する入力データを生成し、データ出力部へ出力する入力 データ取込部を更に備え、比較クロック生成部は、伝送クロックを半周期遅延させるこ とにより、それぞれの立ち上がりエッジ、又はそれぞれの立ち下がりエッジが、入力デ 一タ取込部が出力した入力データのアイ開口の略中央となる比較クロックを生成する
[0008] イニシャライズ部は、データ出力部が出力した出力データを、比較クロックに同期し て取り込み、取り込んだ出力データと、予め格納している出力データの期待値とを比 較することにより、出力データのパス又はフェイルを判定する判定部と、判定部が判 定した判定結果に基づレ、て、位相を設定する位相設定信号を生成する位相制御部 と、位相制御部が生成した位相設定信号に基づいて、内部クロックの位相を設定し、 位相を設定した内部クロックに応じてデータ出力部に出力データを出力させ、出力 データを、設定した内部クロックの位相に対応して判定部に判定させる位相設定部と を備え、位相制御部は、位相設定信号を順次変更することにより、位相設定部に内 部クロックの位相を順次変更させ、変更されたそれぞれの位相に対応する判定部の 判定結果を受け取り、判定結果がパスからフェイルに変化した場合、位相設定信号 の変更を停止することにより内部クロックの位相を比較クロックの位相と略同一とする
[0009] 位相設定部は、周波数が内部クロックの整数倍である基準クロックを生成する基準 クロック生成部と、基準クロック生成部が生成した基準クロックを分周することにより内 部クロックと略同一の周波数である分周基準クロックと、分周基準クロックを反転させ た反転分周基準クロックと、分周基準クロック及び反転分周基準クロックの位相を基 準クロックの一周期分それぞれ遅延させた複数の位相遅延基準クロックとを生成する 位相変化クロック生成部と、位相制御部から受け取る位相設定信号に基づいて、位 相変化クロック生成部が生成した分周基準クロック、反転分周基準クロック、及びそれ ぞれの位相遅延基準クロックのいずれかを選択し、内部クロックとしてデータ出力部 へ出力する位相変化クロック選択部とを備える。
[0010] 位相設定部は、内部クロックに同期して変化する入力データ選択信号を更に生成 し、クロック乗換装置は、伝送クロックを分周した分周伝送クロックの、立ち上がりエツ ジで入力データを取り込み、分周伝送クロックの立ち上力 sりエッジに同期して入力デ ータを出力する立上取込部と、分周伝送クロックの、立ち下がりエッジで入力データ を取り込み、分周伝送クロックの立ち下がりエッジに同期して入力データを出力する 立下取込部と、立上取込部及び立下取込部がそれぞれ出力する入力データを、分 周伝送クロックと略同一の周期で変化する入力データ選択信号に同期して交互に選 択し、選択した入力データをデータ出力部へ出力する入力データ選択部とを更に備 え、比較クロック生成部は、伝送クロックを一周期分遅延させることにより、立上取込 部が出力した入力データ、及び立下取込部が出力した入力データのそれぞれのアイ 開口に対して、交互に略中央となる比較クロックを生成する。
[0011] 位相設定部は、周波数が内部クロックの整数倍である基準クロックを生成する基準 クロック生成部と、基準クロック生成部が生成した基準クロックを分周することにより内 部クロックと略同一の周波数である分周基準クロックと、分周基準クロックを反転させ た反転分周基準クロックと、分周基準クロック及び反転分周基準クロックの位相を基 準クロックの一周期分それぞれ遅延させた複数の位相遅延基準クロックとを生成する 位相変化クロック生成部と、位相制御部から受け取る位相設定信号に基づいて、位 相変化クロック生成部が生成した分周基準クロック、反転分周基準クロック、及び複 数の位相遅延基準クロックのいずれかを選択し、内部クロックとしてデータ出力部へ 出力する位相変化クロック選択部と、位相変化クロック生成部が生成した分周基準ク ロック、反転分周基準クロック、及び複数の位相遅延基準クロックをそれぞれ分周した 分周位相変化クロックをそれぞれ生成し、位相制御部から受け取る位相設定信号に 基づいて、複数の分周位相変化クロックのいずれ力を選択し、選択分周位相変化ク ロックとして出力する分周位相変化クロック選択部と、位相制御部から受け取る位相 設定信号に基づいて、分周位相変化クロック選択部が出力した選択分周位相変化ク ロック、及び選択分周位相変化クロックの反転のいずれかを入力データ選択信号とし て、入力データ選択部へ与える選択信号生成部とを備える。
[0012] 本発明の第 2の形態においては、出力信号と、出力信号に同期した伝送クロックと を出力する電子デバイスを試験する試験装置であって、電子デバイスを試験するた めの試験パターンを生成する試験パターン生成部と、所望のタイミングを発生するタ イミング発生器と、試験パターン及びタイミング発生器が発生したタイミングに基づレ、 て、電子デバイスに入力する試験信号を成形する波形成形部と、伝送クロック及び出 力信号を受け取り、受け取った出力信号を、伝送クロックと位相の異なる当該試験装 置の内部クロックに同期させるクロック乗換部と、クロック乗換部が内部クロックに同期 させた出力信号に基づいて、電子デバイスの良否を判定する試験判定部とを備え、 クロック乗換部は、それぞれのクロック立ち上がりエッジ、又はそれぞれのクロック立ち 下がりエッジが、対応する出力信号のアイ開口の略中央となる比較クロックを、伝送ク ロックに基づレ、て生成する比較クロック生成部と、内部クロックの位相力 S比較クロック の位相と略同一となるように、内部クロックの位相を制御するイニシャライズ部と、ィニ シャライズ部が位相を制御した内部クロックと、出力信号とを受け取り、当該出力信号 を当該内部クロックに同期させて出力するデータ出力部とを有する試験装置を提供 する。
[0013] 尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又、発明となりうる。
発明の効果
[0014] 本発明に係るクロック乗換装置によれば、クロックの位相を制御回路により合わせ込 めるため、パターン長、ケーブル長、及びプロセスバラツキを考慮する必要がなくなり 、インターリーブ回路の相数を少なくすることができる。従って、設計工数を減少させ 、消費電力を削減することができる。また、信号ライン毎に可変遅延回路を設ける必 要がなレ、ので、イニシャライズに力かる時間を削減することができる。
図面の簡単な説明
[0015] [図 1]本発明の一実施形態に係る試験システム 10の構成の一例を示す図である。
[図 2]クロック乗換部 206の構成の一例を示す図である。
[図 3]クロック乗換部 206の動作の一例を説明するためのタイミングチャートである。
[図 4]lway処理におけるクロック乗換部 206の回路構成の一例を示す図である。
[図 5]クロック乗換部 206のイニシャライズ動作の一例を示すフローチャートである。
[図 6]CLKAの位相と CLKB2の位相とが最もずれた場合のクロック乗換部 206のィ ニシャライズ動作を説明するタイミングチャートである。
[図 7]CLKAの位相と CLKB2の位相とが半周期ずれた場合のクロック乗換部 206の イニシャライズ動作を説明するタイミングチャートである。
[図 8]CLKAの位相と CLKB2の位相とが最も接近した場合のクロック乗換部 206の イニシャライズ動作を説明するタイミングチャートである。
[図 9]2way処理におけるクロック乗換部 206の回路構成の一例を示す図である。
[図 10]CLKAの位相と CLKB2の位相とが最もずれた場合のクロック乗換部 206のィ ニシャライズ動作を説明するタイミングチャートである。
[図 11]CLKAの位相と CLKB2の位相とが最も接近した場合のクロック乗換部 206の イニシャライズ動作を説明するタイミングチャートである。 符号の説明
[0016] 10···試験システム、 100···被試験デバイス、 102···内部回路、 104··.クロック生 成部、 200·· '試験装置、 202·· ·試験パターン生成部、 204· · '試験判定部、 206· ··クロック乗換部、 210···入力データ取込部、 212、 222、 242、 274、 276、 282、 284、 286、 402、 404、 406、 408、 430、 432·· ·フリップフロップ、 220···データ 出力部、 230···比較クロック生成部、 232、 272···インバータ、 240···出力データ 判定部、 244· · ·判定部、 246·· 'ANDゲート、 250· · ·位相制御部、 260· · '位相 設定部、 262···基準クロック生成部、 264···位相変化クロック選択部、 266· ''位 相変化クロック生成部、 268、 288、 410· · 'マルチプレクサ、 400· · '選択信号生成 部、 412···排他的論理和回路
発明を実施するための最良の形態
[0017] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範囲に係る発明を限定するものではなぐ又実施形態の中で説明されてレ、る特徴の 組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0018] 図 1は、本発明の一実施形態に係る試験システム 10の構成の一例を示す図である 。試験システム 10は、被試験デバイス 100及び試験装置 200を備える。被試験デバ イス 100は、試験されるべき半導体回路等の電子デバイスである。試験装置 200は、 被試験デバイス 100に対して試験パターンを与え、当該試験パターンに基づく被試 験デバイス 100の出力信号を受け取り、当該出力信号を期待値と比較することにより 、被試験デバイス 100の良否を判定する。
[0019] 被試験デバイス 100は、内部回路 102及びクロック生成部 104を備える。クロック生 成部 104は、内部回路 102を動作させるクロックを生成し、内部回路 102へ出力する 。また、クロック生成部 104は、生成したクロックを伝送クロックとして試験装置 200へ 出力する。また、クロック生成部 104は、試験装置 200からの制御信号に応じて、伝 送クロックを生成する。内部回路 102は、試験装置 200から受け取った試験パターン に基づいて所定の処理を行い、処理結果を出力信号として、伝送クロックに同期して 試験装置 200へ出力する。ここで、同期するとは、位相の異なる略同一周期の信号 におレ、て、互レ、の信号の位相を合わせることを意味する。
[0020] 試験装置 200は、タイミング発生器 201、試験パターン生成部 202、波形成形部 2 03、試験判定部 204、及びクロック乗換部 206を備える。試験パターン生成部 202 は、被試験デバイス 100を試験するための試験パターンを生成する。タイミング発生 器 201は、所望のタイミングを発生する。例えばタイミング発生器 201は、所望の周波 数のクロックを生成する。波形成形部 203は、試験パターン及びタイミング発生器 20 1が発生したタイミングに基づいて、被試験デバイス 100に入力するべき試験信号を 成形する。例えば、試験パターンはデジタルデータにより示されるパターンであって、 波形成形部 203は、当該試験パターンのデータに応じた電圧を、タイミング発生器 2 01から与えられるクロックに応じて出力する。また、試験パターン生成部 202は、生 成した試験パターンに対する被試験デバイス 100の出力信号の期待値を生成し、試 験判定部 204へ与える。
[0021] クロック乗換部 206は、伝送クロックと、伝送クロックに同期して出力される内部回路 102の出力信号とを受け取る。そして、クロック乗換部 206は、受け取った出力信号 を、伝送クロックと位相の異なる試験装置 200の内部クロックに同期して、出力信号を 試験判定部 204へ送る。本実施形態のクロック乗換部 206は、被試験デバイス 100 力 受け取った出力信号を、被試験デバイス 100の伝送クロックとは位相が異なる試 験装置 200の内部クロックに乗せ換える。
[0022] 尚、他の形態として、クロック乗換部 206は、被試験デバイス 100の内部に設けられ てもよレ、。この場合、位相の異なるクロックで動作する複数の被試験デバイス 100間 において、一方の被試験デバイス 100の伝送クロックに同期して出力された出力信 号を、他方の被試験デバイス 100のクロックに乗せ換えることができる。更に他の形 態として、クロック乗換部 206は、位相の異なるクロックで動作する複数のブロックを有 するデバイスにおいて、それぞれのブロックの内部に設けられてもよレ、。この場合も、 同一デバイス内において、一方のブロックの伝送クロックに同期して出力された出力 信号を、他方のブロックのクロックに乗せ換えることができる。 [0023] 図 2は、クロック乗換部 206の構成の一例を示す図である。クロック乗換部 206は、 入力データ取込部 210、データ出力部 220、比較クロック生成部 230、出力データ判 定部 240、位相制御部 250、及び位相設定部 260を備える。入力データ取込部 210 は、クロック生成部 104から入力される伝送クロックである CLKAの立ち上がりエッジ 又は立ち下がりエッジに同期して、内部回路 102から入力されたデータである INDA TAを取り込むことにより、伝送クロックの立ち上がりエッジ又は立ち下がりエッジに同 期して変化する入力データである INDAOUTを生成し、データ出力部 220へ出力 する。
[0024] データ出力部 220は、試験装置 200の内部クロックと同一周期のクロックである CL KB2に同期して INDAOUTを取り込み、 CLKB2の立ち上がりエッジ又は立ち下が りエッジに同期して変化するデータである OUTDATAを出力する。 CLKB2の位相 は、その立ち上がりエッジ又は立ち下がりエッジ力 SINDAOUTのアイ開口の略中央 となるように、予めイニシャライズされる。ここで、 INDAOUTのアイ開口とは、隣り合う データ遷移期間の間の期間である。データ遷移期間とは、それぞれの CLKAの立ち 上がりエッジ又は立ち下がりエッジに対応している INDAOUTのそれぞれのデータ において、隣り合うデータの間にあるデータが遷移する期間である。
[0025] イニシャライズ後の通常動作において、データ出力部 220は、 CLKAに対して所定 の位相に設定された CLKB2に同期して INDAOUTを取り込み、 OUTDATAを試 験判定部 204へ出力する。このような動作により、 INDATAに対して CLKAのタイミ ングが変動し、 CLKB2に対して INDAOUTのタイミングが変動する場合、データ出 力部 220は、 INDAOUTのタイミングの変動に対して最も余裕のある位置で INDA OUTを取り込むことができる。
[0026] 次にイニシャライズの動作を説明する。位相制御部 250は、 CLKB2の位相を設定 する位相設定信号である INITを生成する。そして、位相制御部 250は、位相設定部 260に INITを与えることにより CLKB2の位相を設定する。また、位相制御部 250は 、クロック生成部 104及び位相設定部 260に制御信号を与え、 CLKA及び CLKB2 を発生させる。
[0027] 位相設定部 260は、基準クロック生成部 262、位相変化クロック選択部 264、及び 位相変化クロック生成部 266を備える。基準クロック生成部 262は、位相制御部 250 力 の制御信号を受け取ることにより、周波数が CLKB2の整数倍の基準クロックで ある CLKBを生成する。位相変化クロック生成部 266は、基準クロック生成部 262が 生成する CLKBを分周し、分周したクロックを反転及び Z又は遅延させることにより、 位相が互いに異なる複数の CLKB2を生成する。位相変化クロック選択部 264は、位 相制御部 250から受け取る INITの値に基づいて、位相変化クロック生成部 266が生 成した複数の CLKB2のいずれかを選択することにより、データ出力部 220に与える CLKB2の位相を設定する。
[0028] 比較クロック生成部 230は、受け取った CLKAを半周期遅延させることにより、それ ぞれの立ち上がりエッジ、又はそれぞれの立ち下がりエッジが、 INDAOUTのアイ開 口の略中央となる比較クロックである RDCLKを生成する。出力データ判定部 240は 、データ出力部 220が出力した OUTDATAを、 RDCLKに同期して取り込み、取り 込んだ OUTDATAと、予め格納している期待値とを比較することにより、取り込んだ OUTDATAのパス又はフェイルを判定する。
[0029] 位相制御部 250は、位相変化クロック選択部 264に設定する CLKB2の位相を順 次変更することにより、出力データ判定部 240の判定結果がパスからフェイルに変化 する位相を検出する。位相制御部 250は、出力データ判定部 240の判定結果がパス 力 フェイルに変化する位相を検出した場合、位相変化クロック選択部 264に設定す る位相の変更を停止し、イニシャライズ動作を終了する。
[0030] このようなイニシャライズ動作を行うことにより、 INDATAに対して CLKAのタイミン グが変動し、 CLKB2に対して INDAOUTのタイミングが変動する場合、データ出力 部 220は、 INDAOUTのタイミングの変動に対して最も余裕のある位置で INDAO UTを取り込むことができる。
[0031] 尚、出力データ判定部 240、位相制御部 250、及び位相設定部 260は、ィニシャラ ィズ部の一例である。また、他の例として、イニシャライズ部は、試験装置 200の外部 に設けられてもよレ、。また、本例において、 CLKBは、クロック乗換部 206が受け取る CLKAに比べてノイズ等が少なぐピーキングにより方形波に近い波形である。
[0032] 図 3は、クロック乗換部 206の動作の一例を説明するためのタイミングチャートであ る。 （a)は、 INDATA、 CLKA、 INDAOUT、及び RDCLKの関係を示す。 （b)は、 出力データ判定部 240がパスの判定を行った場合の INDA〇UT、 CLKB2、 OUT DATA、RDCLK、RDT、及び期待値の関係を示す。 （c)は、出力データ判定部 24 0がフェイルの判定を行った場合の INDA〇UT、 CLKB2、 OUTDATA、 RDCLK 、 RDT、及び期待値の関係を示す。本例において、入力データ取込部 210は、 CL KAの立ち上がりエッジのタイミングで INDATAを取り込み、データ出力部 220は、 CLKB2の立ち上がりエッジのタイミングで INDAOUTを取り込み、出力データ判定 部 240は、 RDCLKの立ち上がりエッジのタイミングで OUTDATAを取り込む。尚、 RDTは、 RDCLKの立ち上がりエッジのタイミングで取り込まれた OUTDATAであ る。
[0033] (a)において、比較クロック生成部 230が CLKAを半周期遅延させるので、 RDCL Kの立ち上がりエッジは、 INDAOUTのアイ開口の略中央に発生する。 （b)におい て、データ出力部 220は、 RDCLKに対して位相が所定量進んでいる CLKB2に同 期して、 INDAOUTを取り込み、 OUTDATAを出力する。そして、出力データ判定 部 240は、取り込んだ RDTを期待値と比較する。本例において、 CLKB2の位相が RDCLKに対して進んでいるので、 RDTは、期待値と一致し、パスと判定される。
[0034] (c)において、出力データ判定部 240は、 RDCLKに対して位相が所定量遅れて レ、る CLKB2に同期して、 INDAOUTを取り込み、 OUTDATAを出力する。そして 、出力データ判定部 240は、取り込んだ RDTを期待値と比較する。本例において、 CLKB2の位相が RDCLKに対して遅れているので、 RDTは、期待値に対して RDC LKの一周期分遅れて出力される。従って、 RDTは、期待値と一致せず、フェイノレと 判定される。このように、 CLKB2の位相を RDCLKの位相に同期させるィニシャライ ズにおいて、 CLKB2の位相を RDCLKに対して遅延させる方向へ連続的に変化さ せることにより、 CLKB2と RDCLKとが一致する位相を境界として、出力データ判定 部 240の判定結果がパスからフェイルに変化する。
[0035] 位相制御部 250は、 INITの値を変更することにより、位相設定部 260に CLKB2の 位相を RDCLKに対して遅らせる方向へ順次変更させる。そして、位相制御部 250 は、変更されたそれぞれの位相に対応する出力データ判定部 240の判定結果を受 け取り、判定結果がパスからフェイルに変化した場合、 INITの値の変更を停止する。 これにより、位相制御部 250は、 CLKB2の位相を RDCLKの位相と略同一とする。 この場合、 CLKB2の立ち上がりエッジ力 NDA〇UTのアイ開口の略中央に位置す る。これにより、イニシャライズ後に CLKAのタイミングが変動し、 CLKB2に対して IN DAOUTのタイミングが変動する場合、データ出力部 220は、 INDAOUTのタイミン グの変動に対して最も余裕のある位置で INDAOUTを取り込むことができる。
[0036] 尚、 CLKB2の位相の変化を細力べ制御することにより、 RDCLKの位相と CLKB2 の位相とを精度良く合わせることができる。また、 CLKB2の位相を変化させる場合の 分解能は、 CLKAのそれぞれ立ち上がりエッジに対応する INDATAのデータ区間 、並びに INDATAに対する CLKAのタイミングの変動、及び CLKAに対する CLKB のタイミングの変動を含むバラツキに対して、以下の関係を満たす必要がある。
データ区間 ― バラツキ > 分解能
これにより、 CLKB2の位相を変化させた場合に、それぞれのデータ区間から上記 バラツキを差し引いた区間に、 CLKB2のそれぞれ立ち上がりエッジが少なくとも 1回 発生する。
[0037] 図 4は、 lway処理におけるクロック乗換部 206の回路構成の一例を示す図である 。クロック乗換部 206は、複数のフリップフロップ（212、 222)及びインバータ 232を 備える。フリップフロップ 212は、 CLKAの立ち上がりエッジのタイミングで INDATA を取り込み、 INDAOUTを出力する。フリップフロップ 222は、 CLKB2の立ち上がり エッジのタイミングで INDAOUTを取り込み、 OUTDATAを出力する。インバータ 2 32は、 CLKAを反転させることにより CLKAを半周期遅延させた RDCLKを生成す る。
[0038] 尚、複数のフリップフロップ（212、 222)は、それぞれ図 2で説明した入力データ取 込部 210及びデータ出力部 220の一例である。インバータ 232は、比較クロック生成 部 230の一例である。また、本例において、 CLKAは、周波数が例えば 266MHzで あり、デューティー比が 50%である。また、本例において、 CLKBは、周波数が例え ば 533MHzであり、デューティー比が 50%である。
[0039] 出力データ判定部 240は、フリップフロップ 242、判定部 244、及び ANDゲート 24 6を備える。フリップフロップ 242は、 RDCLKの立ち上がりエッジで OUTDATAを取 り込む。 ANDゲート 246は、フリップフロップ 242が取り込んだ OUTDATAを受け取 り、判定部 244から受け取る DIAG信号に応じて取り込んだ OUTDATAを RDTとし て判定部 244に送る。判定部 244は、 ANDゲート 246から受け取った RDTを期待 値と比較することにより、パス又はフェイルを判定する。
[0040] 位相変化クロック生成部 266は、インバータ 272及び複数のフリップフロップ（274、
276)を備える。フリップフロップ 274の XQ端子は、フリップフロップ 274の D端子と接 続される。フリップフロップ 274は、クロック入力端子に基準クロック生成部 262が生成 した CLKBを受け取る。そして、フリップフロップ 274は、 CLKBの立ち上がりエッジを 受け取る度に、 D端子のステートを Q端子に反映し、 D端子のステートの反転を XQ端 子に反映させる。これにより、フリップフロップ 274は、 CLKBの周波数を 2分周した分 周基準クロックを生成し、 Q端子から出力する。また、フリップフロップ 274は、 Q端子 に生成された分周基準クロックを反転させた反転分周基準クロックを生成し、 XQ端 子から出力する。
[0041] フリップフロップ 276の XQ端子は、フリップフロップ 276の D端子と接続されており、 インバータ 272を介して、クロック入力端子に基準クロック生成部 262が生成した CL KBの反転を受け取る。そして、フリップフロップ 276は、クロック入力端子に立ち上が りエッジを受け取る度に、 D端子のステートを Q端子に反映し、 D端子のステートの反 転を XQ端子に反映させる。これにより、フリップフロップ 276は、フリップフロップ 274 の Q端子から出力される分周基準クロックを、 CLKBの半周期分遅延させた位相遅 延基準クロックを生成し、 Q端子から出力する。また、フリップフロップ 276は、フリップ フロップ 274の XQ端子から生成される反転分周基準クロックを、 CLKBの半周期分 遅延させた位相遅延基準クロックを生成し、 XQ端子から出力する。
[0042] 位相設定部 260は、マルチプレクサ 268を備える。マルチプレクサ 268は、位相変 化クロック選択部 264の一例である。マルチプレクサ 268は、複数のフリップフロップ（ 274、 276)がそれぞれ生成した、分周基準クロック、反転分周基準クロック、及び複 数の位相遅延基準クロックを端子 0から 3に受け取る。そして、位相設定部 260は、位 相制御部 250力も受け取る INITの値に基づいた端子のクロックを、 CLKB2としてフ リップフロップ 222へ出力する。
[0043] 位相制御部 250は、複数のフリップフロップ（212、 222、 242)をリセットする ICLR 、及び複数のフリップフロップ（274、 276)をリセットする DVRSTを更に生成する。ま た、位相制御部 250は、前回の判定部 244の判定結果を保持し、今回の判定結果と 比較することにより、判定結果のパスからフェイルへの変化を検出する。
[0044] 尚、 CLKAと CLKBとが同一の周波数の場合、位相変化クロック生成部 266のイン バータ 272及び複数のフリップフロップ（274、 276)に代えて、可変遅延回路を用い ることにより、可変遅延回路に設定された遅延量に応じて、 INDAOUTに対して CL KB2の位相を調整することができる。
[0045] 図 5は、クロック乗換部 206のイニシャライズ動作の一例を示すフローチャートである 。まず、位相制御部 250は、前回の判定結果をフェイルに、 INITの値を 0にそれぞ れ初期化する（S100)。次に、位相制御部 250は、クロック生成部 104及び基準クロ ック生成部 262に制御信号を与え、 CLKA及び CLKBをそれぞれ停止させる（S10 2)。そして、位相制御部 250は、 DVRSTを生成し、複数のフリップフロップ（274、 2 76)をリセットする（S104)。次に、位相制御部 250は、 INITの値が 4であるか否かを 判定する（S106)。 INITの値が 4でない場合（S106 : No)、位相制御部 250は、設 定された値の INITを位相設定部 260に送る（S110)。
[0046] INITの値力 ¾である場合（S106 : Yes)、位相制御部 250は、 INITの値を 0に設定 する（S108)。そして、位相制御部 250は、設定された値の INITを位相設定部 260 に送る（S110)。次に、位相制御部 250は、クロック生成部 104及び基準クロック生成 部 262に制御信号を与えることにより、 CLKA及び CLKBを再び発生させる（S 112) 。次に、位相制御部 250は、 ICLRを生成し、複数のフリップフロップ（212、 222、 24 2)をリセットする（S 114)。そして、位相制御部 250は、試験周期信号（PERIOD)の 発生を基準として、クロック生成部 104に CLKAを、例えば 2クロック出力させ、 CLK Aを再び停止させる（S116)。
[0047] 判定部 244は、 DIAGを highにすることにより、 RDTを受け取る。そして、判定部 2 44は、受け取った RDTと期待値と比較することにより、 RDTがパスか否力、を判定す る（S118)。 RDTがパスと判定された場合（SI 18 : Yes)、位相制御部 250は、前回 の判定結果をパスに設定し（S120)、 INITの値に 1加えて（S124)、再び CLKA及 び CLKBを停止させる（S102)。
[0048] RDTがパスと判定されなかった場合（SI 18 : No)、位相制御部 250は、前回の RD Tの判定結果がパスか否かを判定する（S122)。前回の RDTの判定結果がパスでな 力、つた場合（S122 : No)、 INITの値に 1加えて（S124)、再び CLKA及び CLKBを 停止させる（S102)。前回の RDTの判定結果がパスであった場合（S122 : Yes)、本 フローチャートに示すクロック乗換部 206のイニシャライズ動作が終了する。
[0049] 図 6は、 CLKAの位相と CLKB2の位相とが最もずれた場合のクロック乗換部 206 のイニシャライズ動作を説明するタイミングチャートである。本図において、 OUTDA
TAに付した〇は、パスを示し、きはフェイルを示す。本例において、位相制御部 25 0が INITの値を 1から 2に変化させることにより CLKB2の位相を変化させた場合に、 判定部 244の判定は、パスからフェイルに変化している。位相制御部 250は、 INIT の値を 2に設定してイニシャライズ動作を終了する。
[0050] 図 7は、 CLKAの位相と CLKB2の位相とが半周期ずれた場合のクロック乗換部 20 6のイニシャライズ動作を説明するタイミングチャートである。本例において、 1回目の INITの値が 0の場合、位相制御部 250は、 RDTのフェイルを検出する。し力し、位 相制御部 250は、前回の RDTの判定結果をフェイルで初期化しているので、判定結 果のパスからフェイルへの変化を検出しなレ、。そして、位相制御部 250は、 INITの値 力 ¾の場合、パスの判定を判定部 244から受け取る。その後、位相制御部 250は、 IN ITの値が 0の場合の RDTの判定結果を受け取ることにより、判定結果のパスからフエ ィルへの変化を検出する。位相制御部 250は、 INITの値を 0に設定してィニシャライ ズ動作を終了する。
[0051] 図 8は、 CLKAの位相と CLKB2の位相とが最も接近した場合のクロック乗換部 20 6のイニシャライズ動作を説明するタイミングチャートである。本例において、位相制 御部 250が INITの値を 2から 3に変化させることにより CLKB2の位相を変化させた 場合に、判定部 244の判定力 パスからフェイルに変化している。位相制御部 250は 、 INITの値を 3に設定してイニシャライズ動作を終了する。図 6から図 8のいずれの場 合も、イニシャライズ終了後には、 INDAOUTのアイ開口の略中央に CLKB2の立 ち上がりエッジが位置する。
[0052] 図 9は、 2way処理におけるクロック乗換部 206の回路構成の一例を示す図である 。位相設定部 260は、 CLKB2に同期して変化する入力データ選択信号を更に出力 する。本例において、 CLKA及び CLKB2の周波数は 266MHz、 CLKBの周波数 は 1. 066GHz,入力データ選択信号の周波数は 133MHzである。本例において、 CLKBの周波数は、 CLKB2の周波数の 4倍である。本例において、 CLKA、 CLK B、 CLKB2、及び入力データ選択信号は、デューティー比が 50%である。また、本 例において、位相制御部 250が生成する INITは 3ビットである。 INITの 3ビットの値 は、位相設定部 260によって 8通りの位相に設定されるそれぞれの入力データ選択 信号のいずれかに対応する。 INITの下位 2ビットの値は、位相設定部 260によって 4 通りの位相に設定されるそれぞれの CLKB2のいずれかに対応する。
[0053] 入力データ取込部 210は、複数のフリップフロップ（282、 284、 286)及びマルチ プレクサ 288を備える。フリップフロップ 282の XQ端子は、フリップフロップ 282の D 端子と接続される。フリップフロップ 282は、クロック入力端子に CLKAを受け取る。 そして、フリップフロップ 282は、 CLKAの立ち上がりエッジを受け取る度に、 D端子 のステートを Q端子に反映し、 D端子のステートの反転を XQ端子に反映させる。これ により、フリップフロップ 282は、 CLKAを 2分周したクロックである DIVCLKA0をフリ ップフロップ 284のクロック入力端子へ、 DIVCLKA0を半周期遅らせたクロックであ る DIVCLKA1をフリップフロップ 286のクロック入力端子へそれぞれ与える。
[0054] フリップフロップ 284は、 DIVCLKA0の立ち上がりエッジのタイミングで INDATA を取り込み、 DIVCLKA0の立ち上がりエッジに同期して INDAOUT0を出力する。 フリップフロップ 286は、 DIVCLKA1の立ち上がりエッジのタイミングで INDATAを 取り込み、 DIVCLKA1の立ち上がりエッジに同期して INDAOUT1を出力する。こ のように、フリップフロップ 284及びフリップフロップ 286は、 CLKAの半分の周波数 である DIVCLKA0及び DIVCLKA1の立ち上がりエッジのタイミングで、交互に IN DATAを取り込み、 INDAOUT0及び INDAOUT1をそれぞれ出力する。
[0055] マルチプレクサ 288は、位相設定部 260から受け取る入力データ選択信号に同期 して、入力データ選択信号力 ¾iighステートの場合に INDAOUT1を、入力データ選 択信号が lowステートの場合に INDAOUTOを選択し、 INDAOUTとして出力する 。尚、入力データ選択信号は、 DIVCLKA0及び DIVCLKA1と略同一の周期で変 化する。ここで、入力データ選択信号の位相は、立ち上がりエッジ及び立ち下がりェ ッジカ SINDAOUT0及び INDAOUT1のアイ開口の略中央となるように予めィニシャ ライズされる。また、 CLKB2の位相は、立ち上がりエッジが交互に INDAOUT0及 び INDAOUT1のアイ開口の略中央となるように予めイニシャライズされる。
[0056] イニシャライズ後の通常動作時において、マルチプレクサ 288は、入力データ選択 信号に同期して、 INDAOUT0及び INDAOUT1を交互に選択し、 INDAOUTとし てフリップフロップ 222へ出力する。フリップフロップ 222は CLKB2に同期して INDA OUTを取り込み、 OUTDATAを試験判定部 204へ出力する。このような動作により 、イニシャライズ後に CLKAのタイミングが変動し、入力データ選択信号の立ち上がり エッジ及び立ち下がりエッジに対して、 INDAOUT0及び INDAOUT1のタイミング が変動する場合、マルチプレクサ 288は、 INDAOUT0及び INDAOUT1のタイミン グの変動に対して最も余裕のある位置で、 INDAOUTを出力することができる。同様 に、フリップフロップ 222は、 INDAOUT0及び INDAOUT1のタイミングの変動に 対して最も余裕のある位置で INDAOUTを取り込むことができる。
[0057] 比較クロック生成部 230は、 CLKAを一周期分遅延させることにより、 INDAOUT0 及び INDAOUT1のそれぞれのアイ開口に対して、交互に略中央となる RDCLKを 生成する。位相変化クロック生成部 266は、複数のフリップフロップ (430、 432)を備 える。フリップフロップ 430の D端子は、フリップフロップ 432の XQ端子に接続され、 フリップフロップ 430の Q端子は、フリップフロップ 432の D端子に接続される。それぞ れのフリップフロップ 430及びフリップフロップ 432は、基準クロック生成部 262が生 成した CLKBをクロック入力端子にそれぞれ受け取る。
[0058] フリップフロップ 430は、 CLKBの立ち上がりエッジを受け取る度に D端子のステー トを Q端子に反映させ、 Q端子から CLKBを 4分周した分周基準クロックを出力し、 X Q端子から分周基準クロックを反転させた反転分周基準クロックを出力する。また、フ リップフロップ 432は、 Q端子力、らフリップフロップ 430の Q端子の分周基準クロックを 、 CLKBの一周期分遅らせた位相遅延基準クロックを出力する。また、フリップフロッ プ 432は、 XQ端子力らフリップフロップ 430の XQ端子の反転分周基準クロックを、 C LKBの一周期分遅らせた位相遅延基準クロックを出力する。
[0059] マルチプレクサ 268は、複数のフリップフロップ（430 432)がそれぞれ生成した分 周基準クロック、反転分周基準クロック、及び複数の位相遅延基準クロックを端子 0か ら 3にそれぞれ受け取る。そして、マルチプレクサ 268は、位相制御部 250から受け 取る INITの下位 2ビットの値に応じた端子のクロックを、 CLKB2としてフリップフロッ プ 222 出力する。
[0060] 位相設定部 260は、選択信号生成部 400を更に備える。選択信号生成部 400は、 複数のフリップフロップ（402 404 406 408)、マ チプレクサ 410、及び排他的 論理和回路 412を備える。フリップフロップ 402の XQ端子は、フリップフロップ 402の D端子と接続される。フリップフロップ 402は、フリップフロップ 430が生成した分周基 準クロックをクロック入力端子に受け取る。そして、フリップフロップ 402は、分周基準 クロックの立ち上がりエッジを受け取る度に、 D端子のステートを Q端子に反映し、 D 端子のステートの反転を XQ端子に反映させる。これにより、フリップフロップ 402は、 分周基準クロックを 2分周したクロックを生成し、マルチプレクサ 410の端子 0 送る。
[0061] 同様に、フリップフロップ 404は、フリップフロップ 432の Q端子から出力された位相 遅延基準クロックを 2分周したクロックを生成し、マルチプレクサ 410の端子 1 送る。 フリップフロップ 406は、フリップフ口ップ 430の XQ端子から出力された反転分周基 準クロックを 2分周したクロックを生成し、マルチプレクサ 410の端子 2 送る。フリップ フロップ 408は、フリップフロップ 432の XQ端子から出力された位相遅延基準クロッ クを 2分周したクロックを生成し、マルチプレクサ 410の端子 3へ送る。
[0062] マルチプレクサ 410は、位相制御部 250から受け取る INITの下位 2ビットの値に基 づいた端子のクロックを排他的論理和回路 412 出力する。位相制御部 250から受 け取る INITの上位 1ビットの値が 0の場合、排他的論理和回路 412は、マルチプレク サ 410の出力を入力データ選択信号としてマルチプレクサ 288 出力し、 INITの上 位 1ビットの値が 1の場合、マルチプレクサ 410の出力を反転させて、入力データ選 択信号としてマルチプレクサ 288 出力する。尚、複数のフリップフロップ（402 40 4 406 408)及びマルチプレクサ 410は、分周位相変化クロック選択部の一例であ る。また、排他的論理和回路 412は、選択信号生成部の一例である。
[0063] ここで、イニシャライズの動作にぉレ、て、マルチプレクサ 268は、位相制御部 250か ら INITの下位 2ビットの値に応じて、複数のフリップフロップ (430、 432)がそれぞれ 生成した分周基準クロック、反転分周基準クロック、及び複数の位相遅延基準クロッ クのいずれかを、 CLKB2として出力する。マルチプレクサ 410は、位相制御部 250 から INITの下位 2ビットの値に応じて、マルチプレクサ 268が選択したクロックを 2分 周したクロックを選択し、排他的論理和回路 412へ出力する。排他的論理和回路 41 2は、位相制御部 250から INITの上位 1ビットの値に応じて、マルチプレクサ 410か ら受け取ったクロックを反転させてマルチプレクサ 268に与える。
[0064] そして、位相制御部 250は、クロック生成部 104及び基準クロック生成部 262に制 御信号を与え、 CLKA及び CLKBを発生させる。フリップフロップ 284及びフリップフ ロップ 286は、 CLKAの半分の周波数である DIVCLKA0及び DIVCLKA1の立ち 上がりエッジのタイミングで、交互に INDATAをそれぞれ取り込み、 INDAOUT0及 び INDAOUTlをそれぞれ出力する。そして、マルチプレクサ 288は、 CLKAに対し て所定の位相に設定された入力データ選択信号に同期して、 INDAOUT0及び IN DAOUT1を交互に選択し、 INDAOUTとしてフリップフロップ 222へ出力する。フリ ップフロップ 222は、 CLKAに対して所定の位相に設定された CLKB2に同期して I NDAOUTを取り込み、 OUTDATAを出力する。
[0065] フリップフロップ 242は、 RDCLKに同期して OUTDATAを取り込む。判定部 244 は、 DIAG信号を ANDゲート 246に与えることにより、フリップフロップ 242が取り込 んだ OUTDATAを RDTとして受け取る。そして、判定部 244は、 RDTと期待値とを 比較し、 RDTのパス又はフェイルを判定する。位相制御部 250は、出力データ判定 部 240が取り込んだ OUTDATAを判定した結果を受け取る。位相制御部 250は、 複数のマルチプレクサ（268、 410)及び排他的論理和回路 412に設定する INITの 値を順次変更することにより、 CLKB2及び入力データ選択信号の位相を順次変更 する。これにより、位相制御部 250は、出力データ判定部 240の判定結果がパスから フェイルに変化する CLKB2の位相を検出する。
[0066] 位相制御部 250は、出力データ判定部 240の判定結果がパスからフェイルに変化 する位相を検出した場合、位相変化クロック選択部 264に設定する CLKB2の位相 の変更を停止し、イニシャライズ動作を終了する。イニシャライズ動作終了後は、設定 された INITの値に対応する位相の入力データ選択信号に同期して、マルチプレク サ 288は、 INDAOUT0及び INDAOUT1を交互に選択し、 INDAOUTを出力す る。また、設定された INITの値に対応する位相の CLKB2に同期して、フリップフロッ プ 222は、 INDAOUTを取り込み、当該 CLKB2に同期して OUTDATAを試験判 定部 204へ出力する。従って、本例においても、 CLKB2の立ち上がりエッジを、 IN DAOUT0及び INDAOUT1のそれぞれのアイ開口の略中央に合わせることができ る。
[0067] 尚、本例においても、図 5において説明したイニシャライズ動作を適用することがで きる。この場合、ステップ 106において、位相制御部 250は、 INITの値が 7である力、 否かを判定する。また、ステップ 116において、位相制御部 250は、 PERIODの発生 を基準として、クロック生成部 104に CLKAを、例えば 3クロック出力させ、 CLKAを 再び停止させる。
[0068] 尚、 CLKAと CLKBとが同一の周波数の場合、位相変化クロック生成部 266及び 選択信号生成部 400に可変遅延回路を用いることにより、 CLKBの位相調整が可能 となる。インターリーブ回路を用いてマージンを確保できる場合は、入力データ選択 信号として、 CLKBと CLKBの反転とを切り換えることにより、 CLKB2の位相調整が 可能となる。
[0069] 図 10は、 CLKAの位相と CLKB2の位相とが最もずれた場合のクロック乗換部 206 のイニシャライズ動作を説明するタイミングチャートである。本例において、位相制御 部 250は、 PERIODの発生を基準として、クロック生成部 104に CLKAを、例えば 3 クロック出力させ、 CLKAを停止させる。そして判定部 244は、取り込んだ RDTを期 待値と比較してパス又はフェイルを判定する。本図において、位相制御部 250が INI Tの値を 3から 4に変化させることにより CLKB2の位相を変化させた場合、判定部 24 4の判定結果が、パスからフェイルに変化している。位相制御部 250は、 INITの値を 4に設定してイニシャライズ動作を終了する。
[0070] INITの値が 4の場合、 PERIOD発生後、 3クロック目の CLKAに対応する入力デ ータ選択信号のステートが 1となっているので、この場合の CLKB2の立ち上がりエツ ジは、 INDAOUTlに対応する。この場合、 INDAOUTlのアイ開口の略中央に CL KB2の立ち上がりエッジが位置している。従って、本例において、 INITの値が 4の場 合に CLKB2の位相が最適となる。
[0071] 図 11は、 CLKAの位相と CLKB2の位相とが最も接近した場合のクロック乗換部 2 06のイニシャライズ動作を説明するタイミングチャートである。本例において、 1回目 の INITの値が 0の場合、位相制御部 250は、 RDTのフェイルを検出する。しかし、位 相制御部 250は、前回の RDTの判定結果をフェイルで初期化しているので、判定結 果のパスからフェイルへの変化を検出しなレ、。そして、位相制御部 250は、 INITの値 力 の場合、パスの判定結果を判定部 244から受け取る。その後、位相制御部 250 は、 INITの値が 0の場合の判定結果を受け取ることにより、判定結果のパスからフエ ィルへの変化を検出する。位相制御部 250は、 INITの値を 0に設定してィニシャライ ズ動作を終了する
[0072] INITの値が 0の場合、 PERIOD発生後、 3クロック目の CLKAに対応する入力デ ータ選択信号のステートが 1となっているので、この場合の CLKB2の立ち上がりエツ ジは、 INDAOUTlに対応する。この場合、 INDAOUTlのアイ開口の略中央に CL KB2の立ち上がりエッジが位置している。従って、本例において、 INITの値が 0の場 合に CLKB2の位相が最適となる。
[0073] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良 を加えること力 Sできる。そのような変更または改良を加えた形態も本発明の技術的範 囲に含まれ得ることが、請求の範囲の記載から明らかである。
産業上の利用可能性
[0074] 上記説明から明らかなように、本発明に係るクロック乗換装置によれば、クロックの 位相を制御回路により合わせ込めるため、パターン長、ケーブル長、及びプロセスバ ラツキを考慮する必要がなくなり、インターリーブ回路の相数を少なくすることができる 。従って、設計工数を減少させ、消費電力を削減することができる。また、信号ライン 毎に可変遅延回路を設ける必要がないので、イニシャライズにかかる時間を削減す ること力 Sできる。

Claims

請求の範囲
[1] 伝送クロックに同期して与えられる入力データを、前記伝送クロックと位相の異なる 内部クロックに同期して出力するクロック乗換装置であって、
それぞれのクロック立ち上がりエッジ、又はそれぞれのクロック立ち下がりエッジが、 対応する前記入力データのアイ開口の略中央となる比較クロックを、前記伝送クロッ クに基づレ、て生成する比較クロック生成部と、
前記内部クロックの位相が前記比較クロックの位相と略同一となるように、前記内部 クロックの位相を制御するイニシャライズ部と、
前記イニシャライズ部が位相を制御した前記内部クロックと、前記入力データとを受 け取り、当該入力データを当該内部クロックに同期させ、出力データとして出力する データ出力部と
を備えるクロック乗換装置。
[2] 前記伝送クロックのクロック立ち上がりエッジ又はクロック立ち下がりエッジに同期し て、前記入力データを取り込むことにより、前記伝送クロックの立ち上がりエッジ又は 立ち下がりエッジに同期して変化する前記入力データを生成し、前記データ出力部 へ出力する入力データ取込部を更に備え、
前記比較クロック生成部は、前記伝送クロックを半周期遅延させることにより、それ ぞれのクロック立ち上がりエッジ、又はそれぞれのクロック立ち下がりエッジ力 前記 入力データ取込部が出力した前記入力データのアイ開口の略中央となる前記比較ク ロックを生成する請求項 1に記載のクロック乗換装置。
[3] 前記イニシャライズ部は、
前記データ出力部が出力した前記出力データを、前記比較クロックに同期して取り 込み、取り込んだ前記出力データと、予め格納している前記出力データの期待値と を比較することにより、前記出力データのパス又はフェイルを判定する判定部と、 前記判定部が判定した判定結果に基づいて、位相を設定する位相設定信号を生 成する位相制御部と、
前記位相制御部が生成した前記位相設定信号に基づいて、前記内部クロックの位 相を設定し、位相を設定した前記内部クロックに応じて前記データ出力部に前記出 力データを出力させ、前記出力データを、設定した前記内部クロックの位相に対応し て前記判定部に判定させる位相設定部と
を備え、
前記位相制御部は、前記位相設定信号を順次変更することにより、前記位相設定 部に前記内部クロックの位相を順次変更させ、変更されたそれぞれの位相に対応す る前記判定部の判定結果を受け取り、前記判定結果がパスからフェイルに変化した 場合、前記位相設定信号の変更を停止することにより前記内部クロックの位相を前記 比較クロックの位相と略同一とする請求項 1に記載のクロック乗換装置。
[4] 前記位相設定部は、
周波数が前記内部クロックの整数倍である基準クロックを生成する基準クロック生成 部と、
前記基準クロック生成部が生成した前記基準クロックを分周することにより前記内部 クロックと略同一の周波数である分周基準クロックと、前記分周基準クロックを反転さ せた反転分周基準クロックと、前記分周基準クロック及び前記反転分周基準クロック の位相を前記基準クロックの一周期分それぞれ遅延させた複数の位相遅延基準クロ ックとを生成する位相変化クロック生成部と、
前記位相制御部から受け取る前記位相設定信号に基づレ、て、前記位相変化クロッ ク生成部が生成した前記分周基準クロック、前記反転分周基準クロック、及びそれぞ れの前記位相遅延基準クロックのいずれかを選択し、前記内部クロックとして前記デ ータ出力部へ出力する位相変化クロック選択部と
を備える請求項 3に記載のクロック乗換装置。
[5] 前記位相設定部は、前記内部クロックに同期して変化する入力データ選択信号を 更に生成し、
前記クロック乗換装置は、
前記伝送クロックを分周した分周伝送クロックの、クロック立ち上がりエッジで前記入 力データを取り込み、前記分周伝送クロックのクロック立ち上がりエッジに同期して前 記入力データを出力する立上取込部と、
前記分周伝送クロックの、クロック立ち下がりエッジで前記入力データを取り込み、 前記分周伝送クロックのクロック立ち下がりエッジに同期して前記入力データを出力 する立下取込部と、
前記立上取込部及び前記立下取込部がそれぞれ出力する前記入力データを、前 記分周伝送クロックと略同一の周期で変化する前記入力データ選択信号に同期して 交互に選択し、選択した前記入力データを前記データ出力部へ出力する入力デー タ選択部と
を更に備え、
前記比較クロック生成部は、前記伝送クロックを一周期分遅延させることにより、前 記立上取込部が出力した前記入力データ、及び前記立下取込部が出力した前記入 力データのそれぞれのアイ開口に対して、交互に略中央となる前記比較クロックを生 成する請求項 3に記載のクロック乗換装置。
[6] 前記位相設定部は、
周波数が前記内部クロックの整数倍である基準クロックを生成する基準クロック生成 部と、
前記基準クロック生成部が生成した前記基準クロックを分周することにより前記内部 クロックと略同一の周波数である分周基準クロックと、前記分周基準クロックを反転さ せた反転分周基準クロックと、前記分周基準クロック及び前記反転分周基準クロック の位相を前記基準クロックの一周期分それぞれ遅延させた複数の位相遅延基準クロ ックとを生成する位相変化クロック生成部と、
前記位相制御部から受け取る前記位相設定信号に基づレ、て、前記位相変化クロッ ク生成部が生成した前記分周基準クロック、前記反転分周基準クロック、及び複数の 前記位相遅延基準クロックのいずれかを選択し、前記内部クロックとして前記データ 出力部へ出力する位相変化クロック選択部と、
前記位相変化クロック生成部が生成した前記分周基準クロック、前記反転分周基 準クロック、及び複数の前記位相遅延基準クロックをそれぞれ分周した分周位相変 化クロックをそれぞれ生成し、前記位相制御部から受け取る前記位相設定信号に基 づいて、複数の前記分周位相変化クロックのいずれ力、を選択し、選択分周位相変化 クロックとして出力する分周位相変化クロック選択部と、 前記位相制御部から受け取る前記位相設定信号に基づいて、前記分周位相変化 クロック選択部が出力した前記選択分周位相変化クロック、及び前記選択分周位相 変化クロックの反転のいずれかを前記入力データ選択信号として、前記入力データ 選択部へ与える選択信号生成部と
を備える請求項 5に記載のクロック乗換装置。
[7] 出力信号と、前記出力信号に同期した伝送クロックとを出力する電子デバイスを試 験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成する試験パターン生成部 と、
所望のタイミングを発生するタイミング発生器と、
前記試験パターン及び前記タイミング発生器が発生したタイミングに基づいて、前 記電子デバイスに入力する試験信号を成形する波形成形部と、
前記伝送クロック及び前記出力信号を受け取り、受け取った出力信号を、伝送クロ ックと位相の異なる当該試験装置の内部クロックに同期させるクロック乗換部と、 前記クロック乗換部が前記内部クロックに同期させた前記出力信号に基づいて、前 記電子デバイスの良否を判定する試験判定部と
を備え、
前記クロック乗換部は、
それぞれのクロック立ち上がりエッジ、又はそれぞれのクロック立ち下がりエッジが、 対応する前記出力信号のアイ開口の略中央となる比較クロックを、前記伝送クロック に基づレ、て生成する比較クロック生成部と、
前記内部クロックの位相が前記比較クロックの位相と略同一となるように、前記内部 クロックの位相を制御するイニシャライズ部と、
前記イニシャライズ部が位相を制御した前記内部クロックと、前記出力信号とを受け 取り、当該出力信号を当該内部クロックに同期させて出力するデータ出力部と を有する試験装置。
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