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TWI461717B - 掃描時脈產生器以及掃描時脈產生方法 - Google Patents

掃描時脈產生器以及掃描時脈產生方法 Download PDF

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TWI461717B
TWI461717B TW101140973A TW101140973A TWI461717B TW I461717 B TWI461717 B TW I461717B TW 101140973 A TW101140973 A TW 101140973A TW 101140973 A TW101140973 A TW 101140973A TW I461717 B TWI461717 B TW I461717B
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Ying Yen Chen
Chen Tung Lin
Jih Nung Lee
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Realtek Semiconductor Corp
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Description

掃描時脈產生器以及掃描時脈產生方法
本發明所揭露之實施例係相關於掃描時脈的產生，尤指一種可以產生複數個掃描時脈的掃描時脈產生器以及相關方法。
掃描測試(scan test)對於製程缺陷(process defect)的偵測能力極佳，且不論電路大小或功能為何，都能提供一個準確且單一的評分數字，因此掃描測試已經成為晶片量產測試不可或缺的重要指標。然而，為了縮短測試時間，掃描測試通常會讓電路在機台上盡可能地被觸發(toggle)，以期望能在最少時間之內檢測到最大部分的電路，因此，測試耗能(test power)往往會遠大於電路正常運作時的耗能，嚴重時，過大的電流可能會造成晶片燒毀或是造成測試誤宰(over-kill)。為了避免這樣的缺點，傳統上會將電路分割成幾個較小的區塊，每個區塊有自己的獨立掃描時脈，每個掃描時脈在測試時不會同時啟動，而是彼此有一相位偏差(phase skew)，換句話說，每個掃描時脈的時脈緣在測試時都是彼此錯開的。這種作法有效地解決了測試耗能過大的問題，不過，隨著電路複雜度增加，電路尺寸也不斷的成長，因此一待測晶片中的待測電路需要被細切成更多的小區塊，代表需要更多由測試機台提供的掃描時脈訊號從晶片的掃描時脈輸入埠輸入至內部電路，然而，晶片封裝後的針腳(pin)數量以及測試機台能提供的訊號數量都是固定的，因此持續成長的掃描 時脈訊號數目將面臨針腳(或測試訊號)不夠用的問題。
考量到上述需求，故需要一個創新的設計以便能夠使用簡單的晶片內電路來有效地減少掃描測試時所需要用到的晶片針腳(或測試訊號)。
本發明之目的之一在於提供一種可以產生複數個掃描時脈的掃描時脈產生器以及相關方法來解決上述問題。
根據本發明之第一實施例，揭露一種掃描時脈產生器，用以提供測試複數個待測元件所需之複數個晶片內掃描時脈，該掃描時脈產生器包含有一接收電路，用來接收一晶片外掃描時脈；以及一時脈處理電路，耦接於該接收電路，用來根據所接收之該晶片外掃描時脈來產生該複數個晶片內掃描時脈；其中該複數個晶片內掃描時脈之時脈緣彼此錯開，以及該掃描時脈產生器與該複數個待測元件係設置於同一晶片中。
根據本發明之第二實施例，揭露一種用以提供測試複數個待測元件所需之複數個晶片內掃描時脈的掃描時脈產生方法，包含有接收一晶片外掃描時脈；以及根據所接收之該晶片外掃描時脈來產生該複數個晶片內掃描時脈；其中該複數個晶片內掃描時脈之時脈緣彼此錯開。
透過採用本發明所提出之掃描時脈產生器以及掃描時脈產生方法，可以使用由一晶片外部輸入的一外部掃描時脈來產生出多組不同相位的複數個內部掃描時脈，減少晶片在掃描測試模式下因為需要多個掃描時脈輸入而造成針腳被佔用的情況，同時本發明的掃描時脈產生器可產生多組不同相位的內部掃描時脈亦可達到降低瞬間測試功率的目的。
請參考第1圖，第1圖為本發明掃描時脈產生器之第一示範性實施例的架構圖。本示範性實施例中，掃描時脈產生器100包含有一接收電路104以及耦接於接收電路104的一時脈處理電路106，其中接收電路104係用來接收一晶片外(off-chip)掃描時脈sclkoff_chip 並輸出掃描時脈sclk至時脈處理電路106，例如，接收電路104中會設置一或多個緩衝器(buffer)/反向器(inverter)。在此實施例中，時脈處理電路106可以依據掃描時脈sclk來產生複數個晶片內(on-chip)掃描時脈sclk1 、sclk2 、...、sclkM ，此外，較佳地，這些晶片內掃描時脈sclk1 、sclk2 、...、sclkM 的時脈緣(clock edge)彼此之間互相錯開，且分別被用來當作後續複數個掃描時脈域(scan clock domain)112_1、112_2、...、112_M的掃描測試時脈。換句話說，複數個晶片內掃描時脈sclk1 、sclk2 、...、sclkM 係用來在掃描測試模式之下驅動複數個掃描時脈域中的複數個待測元件，舉例來說(但並非 用以限制本發明的範圍)，該複數個待測元件可以包含複數個正反器(flip flop)111。另外，掃描時脈產生器100與該複數個掃描時脈域係設置於同一晶片102中，更具體地說，掃描時脈產生器100與該複數個待測元件係設置於同一晶片102中。
關於時脈處理電路106，其包含有一控制器110以及複數個延遲電路108_1、108_2、...、108_M，其中控制器110係用來依據掃描時脈sclk、一控制資料序列輸入d_in以及一輸入控制訊號hold來產生M個延遲控制訊號SCTR1 、SCTR2 、...、SCTRM 分別輸入至複數個延遲電路108_1、108_2、...、108_M中，如此一來，延遲電路108_1、108_2、...、108_M可分別依據延遲控制訊號SCTR1 、SCTR2 、...、SCTRM 來將相對應的複數個延遲量加諸於掃描時脈sclk之上，並且獲得後續複數個掃描時脈域的複數個掃描時脈之間最終所欲達到的相位相對關係，換言之，延遲電路108_1、108_2、...、108_M是以平行處理的方式來個別地延遲所接收之晶片外掃描時脈(亦即sclk)，以分別產生所要的晶片內掃描時脈。
應注意的是，在此示範性實施例當中，為了要同時達到節省晶片102的輸入輸出埠(I/O port)的目的，控制器110的控制資料序列輸入d_in係以序列(serial)的方式輸入，並搭配輸入控制訊號hold以及掃描時脈sclk來作為控制器110辨識控制資料序列輸入d_in的依據，更具體地說，使用者可以從晶片外部使用控制資料序列輸入d_in來任意設定延遲電路108_1、108_2、...、108_M的延遲時間/延遲 量。然而，控制器110的輸入方式在此僅作為範例說明，並非本發明的限制條件，舉凡任何能夠達到類似功能的設計，均屬於本發明所涵蓋的範圍。
請參考第2圖，第2圖為本發明掃描時脈產生器之第二示範性實施例的架構圖。本示範性實施例中，掃描時脈產生器200包含有前述之接收器104以及一時脈處理電路206，其中接收電路104係用來接收一晶片外掃描時脈sclkoff_chip 並輸出掃描時脈sclk至時脈處理電路206，以使時脈處理電路206得以依據掃描時脈sclk來產生複數個晶片內掃描時脈sclk1 、sclk2 、...、sclkM ，有關於晶片內掃描時脈sclk1 、sclk2 、...、sclkM 以及後續複數個掃描時脈域112_1、112_2、...、112_M之間的操作和觀念基本上和前述之示範性實施例相同，故在此便不多作贅述。應注意的是，掃描時脈產生器200與複數個掃描時脈域112_1、112_2、...、112_M係設置於同一晶片202中，更具體地說，掃描時脈產生器200與複數個待測元件係設置於同一晶片中。
關於時脈處理電路206，其包含有一控制器210以及複數個延遲元件208_1、208_2、...、208_M，其中控制器210係用來依據掃描時脈sclk、一控制資料序列輸入d_in以及一輸入控制訊號hold來產生M個延遲控制訊號SCTR1 、SCTR2 、...、SCTRM 分別輸入至延遲元件208_1、208_2、...、208_M中，應注意的是，在此示範性實施例中，延遲元件208_1、208_2、...、208_M是以串接的方式組成，也 就是說延遲元件208_1的輸出端耦接至下一級的延遲元件208_2的輸入端，延遲元件208_2的輸出端耦接至下一級的延遲元件208_3的輸入端，後續延遲元件的連接方式以此類推。如此一來，延遲元件208_1、208_2、...、208_M可分別依據延遲控制訊號SCTR1 、SCTR2 、...、SCTRM 來將相對應的複數個延遲量加諸於掃描時脈sclk之上。舉例來說，以sclk為基準的話，掃描時脈sclk1 相較於sclk的延遲時間即為延遲元件208_1所造成的延遲時間，而掃描時脈sclk2 相較於sclk的延遲時間則為延遲元件208_1和延遲元件208_2所造成的延遲時間的總和，依此類推，故最後一個掃描時脈sclkM 相較於sclk的延遲時間則為延遲元件208_1、208_2、...、208_M所造成的延遲時間的總和。換言之，延遲元件208_1、208_2、...、208_M是以串接方式來依序地延遲所接收之晶片外掃描時脈(亦即sclk)，以分別產生所要的晶片內掃描時脈。除此之外，控制器210的操作流程和前述之示範性實施例相同，在此便不再多作贅述。
請參考第3圖，第3圖為本發明掃描時脈產生器之第三示範性實施例的架構圖。本示範性實施例中，掃描時脈產生器300包含有前述之接收器104以及一時脈處理電路306，其中接收電路104係用來接收一晶片外掃描時脈sclkoff_chip 並輸出掃描時脈sclk至時脈處理電路306，以使時脈處理電路306得以依據掃描時脈sclk來產生複數個晶片內掃描時脈sclk1 、sclk2 、...、sclkM ，有關於晶片內掃描時脈sclk1 、sclk2 、...、sclkM 以及後續複數個掃描時脈域112_1、112_2、...、112_M之間的操作和觀念基本上和前述之示範性實施 例相同，故在此便不多作贅述。應注意的是，掃描時脈產生器300與複數個掃描時脈域112_1、112_2、...、112_M係設置於同一晶片202中，更具體地說，掃描時脈產生器300與複數個待測元件係設置於同一晶片中。
關於時脈處理電路306，其包含有一時脈切換電路310以及複數個延遲元件308_1、308_2、...、308_M，其中延遲元件308_1、308_2、...、308_M所輸出之掃描時脈sclk1 ’、sclk2 ’、...、sclkM ’分別輸入至時脈切換電路310，請注意，在此示範性實施例中，延遲元件308_1、308_2、...、308_M是以串接的方式組成，也就是說，延遲元件308_1的輸出端耦接至下一級的延遲元件308_2的輸入端，延遲元件308_2的輸出端耦接至下一級的延遲元件308_3的輸入端，而後續延遲元件的連接方式以此類推。另外，時脈切換電路310會依據掃描時脈sclk、一控制資料序列輸入d_in以及一輸入控制訊號hold來將由延遲元件308_1、308_2、...、308_M所輸入的掃描時脈sclk1 ’、sclk2 ’、...、sclkM ’作相對應的順序上的切換，並且再進一步將掃描時脈sclk1 ’、sclk2 ’、...、sclkM ’以新的順序輸出為晶片內掃描時脈sclk1 、sclk2 、...、sclkM ，如此一來，可以藉由掃描時脈sclk、控制資料序列輸入d_in以及輸入控制訊號hold來改變後續複數個掃描時脈域112_1、112_2、...、112_M的掃描時脈設定，也就是說，使用者可以從晶片外部來重新設定待測元件的掃描時脈彼此之間的相位關係。
第4圖為第3圖所示之時脈切換電路310之一實施例的示意圖。時脈切換電路310包含有一控制器312以及一解碼器314，其中控制器312根據掃描時脈sclk以及輸入控制訊號hold來讀取外部輸入的控制資料序列輸入d_in，並將其轉換為控制資料平行輸出d_out0、d_out1、...、d_outM至解碼器314中，以作為改變sclk1 ’、sclk2 ’、...、sclkM ’的順序為sclk1 、sclk2 、...、sclkM 的依據。請參考第5圖，第5圖為第4圖所示之控制器312之一實施例的電路圖。控制器312包含有根據輸入控制訊號hold來切換輸入的複數個選擇器(selector/multiplexer)502、504、506，以及由掃描時脈sclk所驅動的複數個正反器(例如D型正反器)508、510、512，當控制訊號hold從1降為0時，控制資料序列輸入d_in的一第一位元會輸入至正反器508並儲存在其中，直到下一個時脈，第一位元會被輸入至正反器510並儲存在其中，而控制資料序列輸入d_in的一第二位元會輸入至正反器508並儲存在其中，依此類推，當下一個時脈開始後，控制資料序列輸入d_in的第一位元會儲存在正反器512中，控制資料序列輸入d_in的第二位元會儲存在正反器510中，而控制資料序列輸入d_in的第三位元會儲存在正反器508中。另外，此時控制訊號hold會從0升為1以保持正反器508~512中的儲存結果，直到下一次需要寫入新的控制資料序列輸入d_in為止。控制器312的架構以及位元數在此僅作為範例說明，並非本發明的限制條件，位元數可以根據掃描時脈域的各數來決定，而關於架構的設計，舉凡任何能夠達到類似功能的作法，均屬於本發明所涵蓋的範圍。
綜上所述，透過採用本發明所提出之掃描時脈產生器以及掃描時脈產生方法，可以使用由一晶片外部輸入的一外部掃描時脈來產生出多組不同相位的複數個內部掃描時脈，減少晶片在掃描測試模式下因為需要多個掃描時脈輸入而造成針腳被佔用的情況，同時本發明的掃描時脈產生器可產生多組不同相位的內部掃描時脈亦可達到降低瞬間測試功率的目的。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、300‧‧‧掃描時脈產生器
102、202、302‧‧‧晶片
104‧‧‧接收電路
106、206、306‧‧‧時脈處理電路
108_1~108_M‧‧‧延遲電路
110、210‧‧‧控制器
111‧‧‧正反器
112_1~112_M‧‧‧掃描時脈域
208_1~208_M、308_1~308_M‧‧‧延遲元件
310‧‧‧時脈切換電路
312‧‧‧控制器
314‧‧‧解碼器
502、504、506‧‧‧選擇器
508、510、512‧‧‧正反器
第1圖為本發明掃描時脈產生器之第一示範性實施例的架構圖。
第2圖為本發明掃描時脈產生器之第二示範性實施例的架構圖。
第3圖為本發明掃描時脈產生器之第三示範性實施例的架構圖。
第4圖為第3圖所示之時脈切換電路之一實施例的示意圖。
第5圖為第4圖所示之控制器之一實施例的電路圖。
100‧‧‧掃描時脈產生器
102‧‧‧晶片
104‧‧‧接收電路
106‧‧‧時脈處理電路
108_1~108_M‧‧‧延遲電路
110‧‧‧控制器
111‧‧‧正反器
112_1~112_M‧‧‧掃描時脈域

Claims (14)

  1. 一種掃描時脈產生器，用以提供測試複數個待測元件所需之複數個晶片內(on-chip)掃描時脈，該掃描時脈產生器包含有：一接收電路，用來接收一晶片外(off-chip)掃描時脈；以及一時脈處理電路，耦接於該接收電路，用來根據所接收之該晶片外掃描時脈來產生該複數個待測元件所接收之該複數個晶片內掃描時脈；其中該複數個晶片內掃描時脈之時脈緣彼此錯開，以及該掃描時脈產生器與該複數個待測元件係設置於同一晶片中。
  2. 如申請專利範圍第1項所述之掃描時脈產生器，其中該時脈處理電路包含有：複數個延遲電路，用以分別延遲所接收之該晶片外掃描時脈，來產生該複數個晶片內掃描時脈。
  3. 如申請專利範圍第2項所述之掃描時脈產生器，其中該時脈處理電路另包含有：一控制器，耦接於該複數個延遲電路，用以調整每一延遲電路之一延遲量。
  4. 如申請專利範圍第1項所述之掃描時脈產生器，其中該時脈處理電路包含有：一延遲電路，用以延遲所接收之該晶片外掃描時脈，其中該延 遲電路包含有複數個串接的延遲元件，用以分別產生該複數個晶片內掃描時脈。
  5. 如申請專利範圍第4項所述之掃描時脈產生器，其中該時脈處理電路另包含有：一控制器，耦接於該複數個延遲元件，用以調整每一延遲元件之一延遲量。
  6. 如申請專利範圍第4項所述之掃描時脈產生器，其中該時脈處理電路另包含有：一時脈切換電路，用來切換該複數個晶片內掃描時脈與該複數個待測元件之間的配對連接方式。
  7. 如申請專利範圍第6項所述之掃描時脈產生器，其中該時脈切換電路包含：一控制器，用來產生一控制訊號；以及一解碼器，耦接於該控制器與該複數個串接的延遲元件，用以解碼該控制訊號來調整該複數個晶片內掃描時脈與該複數個待測元件之間的配對連接方式。
  8. 如申請專利範圍第7項所述之掃描時脈產生器，其中該控制器係接收複數個控制位元，並依據該複數個控制位元來產生該控制訊號；以及該複數個控制位元係以序列傳輸的方式輸入該控制器。
  9. 一種用以提供測試複數個待測元件所需之複數個晶片內(on-chip)掃描時脈的掃描時脈產生方法，包含有：接收一晶片外(off-chip)掃描時脈；以及根據所接收之該晶片外掃描時脈來產生該複數個待測元件所接收之該複數個晶片內掃描時脈；其中該複數個晶片內掃描時脈之時脈緣彼此錯開。
  10. 如申請專利範圍第9項所述之掃描時脈產生方法，其中根據所接收之該晶片外掃描時脈來產生該複數個晶片內掃描時脈的步驟包含有：以平行處理的方式來個別地延遲所接收之該晶片外掃描時脈，以分別產生該複數個晶片內掃描時脈。
  11. 如申請專利範圍第9項所述之掃描時脈產生方法，其中根據所接收之該晶片外掃描時脈來產生該複數個晶片內掃描時脈的步驟包含有：以串接方式來依序地延遲所接收之該晶片外掃描時脈，以分別產生該複數個晶片內掃描時脈。
  12. 如申請專利範圍第11項所述之掃描時脈產生方法，其中根據所接收之該晶片外掃描時脈來產生該複數個晶片內掃描時脈的步驟另包含有： 切換該複數個晶片內掃描時脈與該複數個待測元件之間的配對連接方式。
  13. 如申請專利範圍第12項所述之掃描時脈產生方法，其中切換該複數個晶片內掃描時脈與該複數個待測元件之間的配對連接方式的步驟包含有：產生一控制訊號；以及解碼該控制訊號來調整該複數個晶片內掃描時脈與該複數個待測元件之間的配對連接方式。
  14. 如申請專利範圍第13項所述之掃描時脈產生方法，其中產生該控制訊號的步驟包含：接收以序列傳輸的方式所輸入複數個控制位元；以及依據該複數個控制位元來產生該控制訊號。
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