[go: up one dir, main page]

CN102099700A - 测试装置 - Google Patents

测试装置 Download PDF

Info

Publication number
CN102099700A
CN102099700A CN2009801283429A CN200980128342A CN102099700A CN 102099700 A CN102099700 A CN 102099700A CN 2009801283429 A CN2009801283429 A CN 2009801283429A CN 200980128342 A CN200980128342 A CN 200980128342A CN 102099700 A CN102099700 A CN 102099700A
Authority
CN
China
Prior art keywords
signal
clock
delay element
strobe signal
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2009801283429A
Other languages
English (en)
Inventor
上松知宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of CN102099700A publication Critical patent/CN102099700A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dram (AREA)

Abstract

本发明提供一种测试装置。第一定时比较器(TCP1)以与第一选通信号(STRB1a)的边沿相应的定时锁存数据信号(DQ)。第一延迟元件(D1)使第一选通信号(STRB1a)延迟，输出第一延迟选通信号(STRB1b)。第一时钟再生部(CDR1)比较第一延迟选通信号(STRB1b)与时钟信号(SSCLK’)的相位，输出调节相位使两者一致的第一基准选通信号(STRB1c)。第三延迟元件(D3)使第一基准选通信号(STRB1c)延迟，将其作为第一选通信号(STRB1)输出。在第三延迟元件(D3)中设定与数据信号(DQ)和时钟信号(SSCLK)的偏斜量相应的延迟。

Description

测试装置
技术领域
本发明涉及一种测试源同步方式的器件的测试装置。
背景技术
包括SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存储器)在内的器件在与其他器件之间进行数据传输时采用源同步方式。在源同步方式中，发送器件输出数据信号DQ和源同步时钟信号SSCLK(称为数据选通信号DQS，以下简称为时钟信号SSCLK)。接收器件以与源同步时钟SSCLK的边沿相应的定时读入数据信号DQ的值。在该方式中，即使采用高速的工作时钟也能进行稳定的数据传输。
现有技术文献
专利文献
专利文献1：日本专利第4002811号公报
专利文献2：日本特开2005-285160号公报
发明内容
在源同步方式中，源同步时钟SSCLK与数据信号DQ的定时关系极为重要。测试源同步方式的器件的测试装置具有产生与源同步时钟SSCLK同步的选通信号，并以与选通信号的边沿相应的定时读入数据信号DQ的值的功能。另外，具有测量源同步时钟SSCLK的变化点的定时与数据信号DQ的变化点的定时的功能。通常情况下，测试装置以在被测试器件(以下称为DUT)的输出端子(称为DUT端)中数据信号DQ与源同步时钟SSCLK之间没有相位差为前提来执行上述这些测试。因此，当存在相位差时，会将该相位差视为偏斜，读入源同步时钟SSCLK与数据信号DQ的定时会产生偏差。
为了解决这样的问题，提出了生成多路选通信号，以与多个边沿相应的定时评价时钟信号和数据信号的值的方法(参见专利文献1)。
但是，当使用多路选通信号时，电路规模增大，因此当成本或尺寸存在限制时，需要采用其他方法解决上述问题。
本发明是鉴于上述情况而完成的，其某个方式例示出的目的之一在于，提供一种能够在考虑到器件端处时钟信号与数据信号的偏斜的情况下进行测试的测试装置。
本发明的一个方式涉及测试装置，其测试从源同步方式的被测试器件输出的数据信号与时钟信号。该测试装置包括：第一定时比较器，其以与第一选通信号的边沿相应的定时锁存数据信号；第一延迟元件，其使第一选通信号延迟，并输出第一延迟选通信号；第一时钟再生部，其比较第一延迟选通信号的相位和时钟信号的相位，输出调节相位使两者一致的第一基准选通信号；第三延迟元件，其使第一基准选通信号延迟，作为第一选通信号输出；第二定时比较器，其以与第二选通信号的边沿相应的定时锁存时钟信号；第二延迟元件，其使第二选通信号延迟，输出第二延迟选通信号；第二时钟再生部，其比较第二延迟选通信号的相位和时钟信号的相位，输出调节相位使两者一致的第二基准选通信号；第四延迟元件，其使第二基准选通信号延迟，作为第二选通信号输出。
根据该方式，通过使第一延迟元件～第四延迟元件的延迟量最优化，能够在测试装置内部再现在器件端处的数据信号与时钟信号的相位关系。
某一个方式的测试装置还包括偏斜测量部，其测量时钟信号和数据信号的偏斜量。第三延迟元件、第四延迟元件分别使第一基准选通信号、第二基准选通信号仅延迟测量出的偏斜量。
第一延迟元件的延迟量可以被设定为时钟信号在从被测试器件的输出端子到达第一时钟再生部的输入端子的路径的传输时间。第二延迟元件的延迟量可以被设定为时钟信号在从被测试器件的输出端子到达第二时钟再生部的输入端子的路径的传输时间。
此时，能够将测试装置中的定时的基准点设定在被测试器件的输出端。
需要说明的是，将以上的构成要素的任意组合或本发明的构成要素、表现在方法、装置等之间相互置换而得到的实施方式，作为本发明的方式也是有效的。
根据本发明，能够在测试装置内部再现器件端处的数据信号与时钟信号的相位关系。
附图说明
图1是表示实施方式的测试装置的结构的框图。
图2中的(a)～(c)分别是在没有偏斜的理想状态、存在偏斜但未进行校准的状态、存在偏斜并且经过了校准的状态下的图1的测试装置的时序图。
图3是表示第一变型例的测试装置的结构的电路图。
图4是第二变型例的测试装置的结构的电路图。
标号说明
SSCLK...时钟信号、DQ...数据信号、STRB1...第一选通信号、STRB2...第二选通信号、100...测试装置、200...DUT、CP1...第一比较器、CP2...第二比较器、TCP1...第一定时比较器、TCP2...第二定时比较器、CDR1...第一时钟再生部、CDR2...第二时钟再生部、10...第一选通调整部、12...第二选通调节部、D1...第一延迟元件、D2...第二延迟元件、D3...第三延迟元件、D4...第四延迟元件、20...信号处理部、22...偏斜测量部、24...判断部。
具体实施方式
以下，基于优选的实施方式并参照附图说明本发明。在各附图中示出的相同或等效的结构要素、部件、处理被标以相同的标号，适当地省略重复的说明。另外，实施方式并不限定发明而只仅为例示，在实施方式中记载的所有特征及其组合未必为发明的本质。
在本发明的说明书中，“部件A与部件B连接的状态”是指除了部件A与部件B直接的物理连接的情况之外，还包含部件A与部件B经由不对电连接状态带来影响的其他部件间接连接的情况。同样地，“部件C设于部件A与部件B之间的状态”是指除了部件A与部件C直接连接或者部件B与部件C直接连接的情况之外，还包含经由不对电连接状态带来影响的其他部件间接连接的情况。
图1是表示实施方式的测试装置100的结构的框图。DUT200例如为SDRAM等以源同步方式传输数据的器件，输出多个通道的数据信号DQ0～DQn(n为整数)和所有通道共用的时钟信号SSCLK。测试装置100接收数据信号DQ和源同步时钟SSCLK，生成具有与源同步时钟SSCLK相应的定时的选通信号STRB。测试装置100以选通信号STRB的边沿的定时锁存数据信号DQ的值，对锁存后的数据信号DQ的值与期待值进行比较来判断DUT200的优劣，或确定不良位置。
另外，测试装置100测量源同步时钟SSCLK的变化点(边沿)的定时与数据信号DQ的变化点的定时，基于这些定时判断是否满足准备时间、维持时间等的标准，并判断DUT200的优劣。
具体而言，测试装置100具有以下的结构。测试装置100在各通道中具有同样的结构，但在此为了说明的简洁和容易理解，作为代表仅示出1个通道(0)。
测试装置100具有第一比较器CP1、第二比较器CP2、第一定时比较器TCP1、第二定时比较器TCP2、第一选通调整部10、第二选通调节部12、第一时钟再生部CDR1、第二时钟再生部CDR2以及信号处理部20、20’。
第一比较器CP1将数据信号DQ与对应于高电平的阈值电压VOH或对应于低电平的阈值电压VOL相比较，输出与数据信号DQ的电平相应的判断数据信号DQa。
也可以是针对2个阈值电压VOH、VOL设置多个第一比较器CP1。此时，在后级的电路中也针对高电平和低电平设置同样结构的2个系统。
第一定时比较器TCP1以与第一选通信号STRB1a的边沿相应的定时锁存判断数据信号DQa。第一选通调整部10为可变延迟电路，对第一选通信号STRB1a施加预定的延迟量τ1，并将其输出到第一定时比较器TCP1的时钟端子。由第一选通调整部10所设定的延迟量τ1可根据测试装置100的不同选择任意值，所以也可以使其进行摆动(sweep)。通过调节延迟量τ1能够任意设定读入判断数据信号DQa的定时。通常情况下，考虑到准备时间和维持时间，将延迟量τ1设在判断数据信号DQa的正沿和负沿的中央附近。也可以通过在规定的范围内使延迟量τ1进行摆动，制成SHMOO图(SHMOO plot)。
第一延迟元件D1使第一选通信号STRB1a延迟，输出第一延迟选通信号STRB1b。
第一时钟再生部CDR1比较第一延迟选通信号STRB1b与时钟信号SSCLK’的相位，输出调节相位使两者一致的第一基准选通信号STRB1c。从DUT200输出时钟信号SSCLK后至到达第一时钟再生部CDR1的输入端子，存在有限的延迟时间tpd1。也就是说，时钟信号SSCLK’与从DUT200输出的时钟信号SSCLK相比仅延迟tpd1。
第一时钟再生部CDR1采用PLL(Phase Locked Loop，锁相环)电路、DLL(Delay Locked Loop，延时锁相环)电路等公知的技术构成。例如，在专利文献3公开了一种采用了PLL电路的时钟再生电路，在本发明中，能够优选使用这样的电路。
第三延迟元件D3使第一基准选通信号STRB1c延迟，将其作为上述的第一选通信号STRB1a输出。
第一定时比较器TCP1与第二定时比较器TCP2、第一比较器CP1与第二比较器CP2、第一选通调节部10与第二选通调整部12、第一时钟再生部CDR1与第二时钟再生部CDR2、第一延迟元件D1与第二延迟元件D2、以及第三延迟元件D3与第四延迟元件D4分别对应，具有相同的结构和功能。
第二比较器CP2对时钟信号SSCLK和阈值电压VOH/VOL进行比较，输出与时钟信号SSCLK的电平相应的判断时钟信号SSCLKa。
第二定时比较器TCP2以与第二选通信号STRB2a的边沿相应的定时锁存判断时钟信号SSCLKa。第二选通调整部12为可变延迟电路，对第二选通信号STRB2a施加预定的延迟量τ2，将其输出到第二定时比较器TCP2的时钟端子。
第二延迟元件D2使第二选通信号STRB2a延迟，并输出第二延迟选通信号STRB2b。
第二时钟再生部CDR2比较第二延迟选通信号STRB2b与时钟信号SSCLK”的相位，输出调节相位以使这两者一致的第二基准选通信号STRB2c。从DUT200输出时钟信号SSCLK后至到达第二时钟再生部CDR2的输入端子，存在有限的延迟时间tpd2。也就是说，时钟信号SSCLK”与从DUT200输出的时钟信号SSCLK相比，仅延迟tpd2。
第四延迟元件D4使第二基准选通信号STRB2c延迟，将其作为上述的第二选通信号STRB2a输出。
信号处理部20、20’具有同样的结构，信号处理部20(20’)包括偏斜测量部22(22’)和判断部24(24’)。
偏斜测量部22、22’在后述的校准步骤中使第一选通调整部10和第二选通调节部12的延迟量τ1、τ2变化，与此同时检测第一定时比较器TCP1的输出DQb进行变化的定时和第二定时比较器TCP2的输出SSCLKb进行变化的定时。偏斜测量部22、22’基于这些定时的差来测量数据信号DQ、源同步时钟SSCLK的偏斜量。在校准步骤中取得的时钟信号SSCLK的偏斜量θ保存在寄存器REG1、REG2等中。
判断部24、24’将数据信号DQb、时钟信号SSCLKb与期待值相比较，判断DUT200的优劣。
以上为测试装置100的结构。接着说明其工作。测试装置100在校准步骤、实际测试步骤这2阶段进行不同的工作。以下依次说明这些步骤。
1.校准步骤
1.1第一步骤
首先，将第一选通调整部10的延迟量设定成数据信号DQ0在从DUT200的输出端子到达第一定时比较器TCP1的输入端子的路径的传输时间tpd(i)。由此，第一定时比较器TCP1的定时假想与DUT200的输出端一致。
另外，将第一延迟元件D1的延迟量设定成时钟信号SSCLK在从DUT200的输出端子到达第一时钟再生部CDR1的输入端子的路径的传输时间tpd1。
同样地，将第二选通调整部12的延迟量设定成时钟信号SSCLK在从DUT200的输出端子到达第二定时比较器TCP2的输入端子的路径的传输时间tpd(ii)。
另外，将第二延迟元件D2的延迟量设定成时钟信号SSCLK在从DUT200的输出端子到达第二时钟再生部CDR2的输入端子的路径的传输时间tpd2。
1.2第二步骤
偏斜测量部22’以第二延迟元件D2的延迟量被初始化后的状态测量时钟信号SSCLK的偏斜量θ。测量出的偏斜量θ被写入存储器REG1、REG2，并在第三延迟元件D3、第四延迟元件D4中设定与偏斜量θ相应的延迟量。
经过以上的校准步骤，能够最优化测试装置100的定时，并且能够执行通常的测试步骤。
2.通常的测试步骤
校准步骤完成后，执行通常的测试步骤(功能测试)。图2的(a)～(c)分别是在没有偏斜的理想状态、存在偏斜但未进行校准的状态、存在偏斜并且经过了校准的状态下的图1的测试装置100的时序图。
2.1.理想状态
如图2的(a)所示，在未存在偏斜时，DUT200的输出端子(DUT端)处的数据信号DQ与源同步时钟SSCLK的边沿的定时相一致。并且，这些信号DQ、DQS在保持相同的相位关系的同时被输入到测试装置100。在图中将第一定时比较器TCP1和第一时钟再生部CDR1中的各信号作为测试器侧基准示出。
在理想状态下，在测试器侧基准中，数据信号DQa、源同步时钟SSCLKa和选通信号STRB1a、STRB2a的定时相一致(τ1＝τ2＝初始值时)。
2.2.未校准偏斜的情况
在实际测试DUT200的情况下，在DUT端源同步时钟SSCLK与数据信号DQ之间有时存在偏斜θ。此时，对未校准该偏斜的情况(或者也包含无法校准的情况)进行考察。在未校准的情况下，如图2的(b)所示，出现无法以相同的基准设定选通信号STRB1a和STRB2a的问题。
2.3.校准偏斜的情况
图2的(c)示出将测量出的偏斜量θ合并(加合)到第三延迟元件D3和第四延迟元件D4的延迟量后的状态的时序图。在图2的(c)中，示出τ1＝τ2＝初始值的状态。通过进行校准，能够在测试装置100的测试器侧基准中如实地再现DUT200的DUT端处的数据信号DQ与源同步时钟SSCLK的相位关系。在该状态下，通过适当地设定相位量τ1、τ2能够适当地执行通常的功能测试。
上述实施方式仅是例示，本领域技术人员能够理解，上述各结构要素、各处理工序的组合能够进行各种变型，并且这样得到的变型例也在本发明的范围内。
图3是表示第一变型例的测试装置100a的结构的电路图。测试装置100a具有同时测量多个被测试器件200a、200b的功能。测试第一DUT200a和第二DUT200b的测试块分别具有与图1的测试装置100相同的结构。在图3和图4中，省略了图1所示的若干部件。根据该变型例，即使出现在各DUT200中的偏斜量θ不同的情况，也能够在各测试块中再现对应的DUT200的输出端处的相位关系。
图4是表示第二变型例的测试装置100b的结构的电路图。图4的测试装置100b以所谓的多端口器件为测试对象。DUT200c与多个时钟信号SSCLK1、SSCLK2同步地进行数据传输。测试装置100b针对各时钟信号SSCLK具有与图1相同的功能块。根据图4的测试装置100b，能够修正各时钟信号SSCLK的偏斜，在测试装置100b侧再现以各时钟信号SSCLK为公共基准的数据信号DQ的偏差。
基于实施方式说明了本发明，但实施方式只不过示出了本发明的原理和应用，在不脱离权利要求书中限定的本发明的构思的范围内，能够对实施方式进行许多变型和配置的改变。
产业上的可利用性
根据本发明，能够在测试装置内部再现器件端处的数据信号与时钟信号的相位关系。

Claims (3)

1.一种测试装置，其测试从源同步方式的被测试器件输出的数据信号与时钟信号，其特征在于，包括：
第一定时比较器，其以与第一选通信号的边沿相应的定时锁存所述数据信号；
第一延迟元件，其使所述第一选通信号延迟，输出第一延迟选通信号；
第一时钟再生部，其比较所述第一延迟选通信号的相位和所述时钟信号的相位，输出调节相位使两者一致的第一基准选通信号；
第三延迟元件，其使所述第一基准选通信号延迟，作为所述第一选通信号输出；
第二定时比较器，其以与第二选通信号的边沿相应的定时锁存所述时钟信号；
第二延迟元件，其使所述第二选通信号延迟，输出第二延迟选通信号；
第二时钟再生部，其比较所述第二延迟选通信号的相位和所述时钟信号的相位，输出调节相位使两者一致的第二基准选通信号；
第四延迟元件，其使所述第二基准选通信号延迟，作为所述第二选通信号输出。
2.根据权利要求1所述的测试装置，其特征在于：
还包括偏斜测量部，其测量所述时钟信号和所述数据信号的偏斜量，
所述第三延迟元件、所述第四延迟元件分别使所述第一基准选通信号、所述第二基准选通信号仅延迟测量出的所述偏斜量。
3.根据权利要求1或2所述的测试装置，其特征在于：
所述第一延迟元件的延迟量被设定为所述时钟信号在从所述被测试器件的输出端子到达所述第一时钟再生部的输入端子的路径的传输时间，
所述第二延迟元件的延迟量被设定为所述时钟信号在从所述被测试器件的输出端子到达所述第二时钟再生部的输入端子的路径的传输时间。
CN2009801283429A 2008-08-01 2009-07-29 测试装置 Pending CN102099700A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008-199987 2008-08-01
JP2008199987 2008-08-01
PCT/JP2009/003590 WO2010013464A1 (ja) 2008-08-01 2009-07-29 試験装置

Publications (1)

Publication Number Publication Date
CN102099700A true CN102099700A (zh) 2011-06-15

Family

ID=41610178

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801283429A Pending CN102099700A (zh) 2008-08-01 2009-07-29 测试装置

Country Status (4)

Country Link
US (1) US8542003B2 (zh)
JP (1) JP5124023B2 (zh)
CN (1) CN102099700A (zh)
WO (1) WO2010013464A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110596561A (zh) * 2018-06-12 2019-12-20 三星电子株式会社 用于半导体器件的测试装置和制造半导体器件的方法
CN111667876A (zh) * 2019-03-05 2020-09-15 爱思开海力士有限公司 半导体器件

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9246666B2 (en) * 2014-03-27 2016-01-26 Intel Corporation Skew tolerant clock recovery architecture
US9454468B2 (en) * 2014-06-27 2016-09-27 Wipro Limited Method and system for testing software
US10236074B1 (en) * 2017-05-12 2019-03-19 Xilinx, Inc. Circuits for and methods of making measurements in a testing arrangement having a plurality of devices under test
US10347307B2 (en) * 2017-06-29 2019-07-09 SK Hynix Inc. Skew control circuit and interface circuit including the same
CN113450866B (zh) 2020-03-27 2022-04-12 长鑫存储技术有限公司 存储器测试方法
US11514958B2 (en) * 2020-08-10 2022-11-29 Teradyne, Inc. Apparatus and method for operating source synchronous devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004061689A2 (en) * 2002-12-19 2004-07-22 Intel Corporation Two dimensional data eye centering for source synchronous data transfers
CN1996760A (zh) * 2006-01-06 2007-07-11 矽统科技股份有限公司 应用于时钟源同步机制中的利用相位域和时域混合控制时钟相位校准的装置及其校准方法
US20080180147A1 (en) * 2007-01-29 2008-07-31 Via Technologies, Inc. Encoded mechanism for source synchronous strobe lockout

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7263646B2 (en) * 2000-12-29 2007-08-28 Intel Corporation Method and apparatus for skew compensation
JP4002811B2 (ja) 2002-10-04 2007-11-07 株式会社アドバンテスト マルチストローブ生成装置、試験装置、及び調整方法
KR20060131788A (ko) * 2003-11-20 2006-12-20 주식회사 아도반테스토 가변 지연 회로
JP4351941B2 (ja) 2004-03-26 2009-10-28 株式会社アドバンテスト 試験装置及び試験方法
DE602004008080T2 (de) * 2004-10-27 2008-04-17 Agilent Technologies, Inc. (n.d.Ges.d. Staates Delaware), Santa Clara Mit einer Quelle synchrone Abtastung
JP4895551B2 (ja) * 2005-08-10 2012-03-14 株式会社アドバンテスト 試験装置および試験方法
US7296203B2 (en) * 2005-10-11 2007-11-13 Advantest Corporation Test apparatus, program and recording medium
US7509223B2 (en) * 2006-04-21 2009-03-24 Altera Corporation Read-side calibration for data interface
WO2007129386A1 (ja) * 2006-05-01 2007-11-15 Advantest Corporation 試験装置および試験方法
JP4967942B2 (ja) * 2007-09-12 2012-07-04 横河電機株式会社 半導体試験装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004061689A2 (en) * 2002-12-19 2004-07-22 Intel Corporation Two dimensional data eye centering for source synchronous data transfers
CN1996760A (zh) * 2006-01-06 2007-07-11 矽统科技股份有限公司 应用于时钟源同步机制中的利用相位域和时域混合控制时钟相位校准的装置及其校准方法
US20080180147A1 (en) * 2007-01-29 2008-07-31 Via Technologies, Inc. Encoded mechanism for source synchronous strobe lockout

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110596561A (zh) * 2018-06-12 2019-12-20 三星电子株式会社 用于半导体器件的测试装置和制造半导体器件的方法
CN110596561B (zh) * 2018-06-12 2022-04-12 三星电子株式会社 用于半导体器件的测试装置和制造半导体器件的方法
CN111667876A (zh) * 2019-03-05 2020-09-15 爱思开海力士有限公司 半导体器件

Also Published As

Publication number Publication date
US20110121814A1 (en) 2011-05-26
JP5124023B2 (ja) 2013-01-23
US8542003B2 (en) 2013-09-24
JPWO2010013464A1 (ja) 2012-01-05
WO2010013464A1 (ja) 2010-02-04

Similar Documents

Publication Publication Date Title
US7940066B2 (en) BIST DDR memory interface circuit and method for testing the same
US8103917B2 (en) Circuit and method for correcting skew in a plurality of communication channels for communicating with a memory device, memory controller, system and method using the same, and memory test system and method using the same
US8542003B2 (en) Test apparatus to test a data signal and a clock signal output from a device under test
US9535119B2 (en) Duty cycle based timing margining for I/O AC timing
KR100840800B1 (ko) 시험 장치, 위상 조정 방법, 및 메모리 제어기
KR100903753B1 (ko) 반도체 메모리 테스터
US6496043B1 (en) Method and apparatus for measuring the phase of captured read data
US8918686B2 (en) Determining data valid windows in a system and method for testing an integrated circuit device
JP4878215B2 (ja) インタフェース回路及びメモリ制御装置
US7757144B2 (en) System and method for testing integrated circuit modules comprising a plurality of integrated circuit devices
US20040128601A1 (en) Arrangements for self-measurement of I/O specifications
US7983112B2 (en) Semiconductor device which transmits or receives a signal to or from an external memory by a DDR system
KR101605459B1 (ko) 지연 고정 루프 회로 및 그를 채용한 반도체 메모리 장치
US6708298B2 (en) Method for guaranteeing a minimum data strobe valid window and a minimum data valid window for DDR memory devices
KR101062856B1 (ko) 스큐 검출 회로와 이를 이용한 반도체 메모리 장치
TWI453445B (zh) 被測試元件的測試裝置以及測試方法
US8345492B2 (en) Memory controller for detecting read latency, memory system and test system having the same
US6658604B1 (en) Method for testing and guaranteeing that skew between two signals meets predetermined criteria
US20060129866A1 (en) Test validation of an integrated device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20110615

C20 Patent right or utility model deemed to be abandoned or is abandoned