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WO1989003088A1 - Ensemble electronique avec circuit d'autocontrole - Google Patents

Ensemble electronique avec circuit d'autocontrole Download PDF

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WO1989003088A1
WO1989003088A1 PCT/DE1988/000577 DE8800577W WO8903088A1 WO 1989003088 A1 WO1989003088 A1 WO 1989003088A1 DE 8800577 W DE8800577 W DE 8800577W WO 8903088 A1 WO8903088 A1 WO 8903088A1
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WO
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test
pseudo
random
circuit
self
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Ceased
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PCT/DE1988/000577
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English (en)
French (fr)
Inventor
Joachim Mucha
Hans-Peter Klug
Sven-Axel Nilsson
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Siemens Corp
Original Assignee
Siemens AG
Siemens Corp
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Publication date
Application filed by Siemens AG, Siemens Corp filed Critical Siemens AG
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Ceased legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318385—Random or pseudo-random test pattern
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]

Definitions

  • the invention relates to an electronic assembly according to the features of the preamble of claim 1.
  • the modules are caused to output test data (sequences of output data) by applying suitable test patterns (sequences of input data).
  • a comparison with the target test data determines whether the circuit under test is error-free or not. It is possible, for example, to feed the test samples from an automatic test machine via the test object's input pins and to query the test data via the output pins by the automatic test machine. In this case, both the generation of the test samples and the evaluation of the test data take place outside the test object.
  • test methods that provide for internal loading and evaluation of the test pattern.
  • a circuit as a self-test circuit, which consists of a series of flip-flop circuits which are arranged one behind the other for step-by-step operation. There are also direct inputs so that the output state of the circuit depends on current and previous input signals.
  • the output of a circuit is connected to a data input of a digital logic device to be tested, and the output of the digital logic device is connected to the input of a second circuit.
  • the output signals of the The first circuit is thus supplied to the logic module, and each output signal of the logic module is fed to an input of the second circuit, the state of which represents the response of the logic module to each input signal from the first circuit.
  • the known test circuit is arranged on the same integrated circuit module as the microprocessor or other components of the microprocessor.
  • the control signal for generating the test signals must, however, be supplied from outside the module, and the second circuit output must be read and processed outside the module in order to evaluate the test results.
  • the known self-test circuit does not offer any addresses or control information to the circuit to be tested, it is not suitable for checking the functions of an entire microprocessor system.
  • the checking of the functions of an entire microprocessor system requires commands, the generation of addresses and test data and the checking of signals which arise in the entire system.
  • EA-0 135 009 when a microprocessor system is tested with a main microprocessor and an associated main memory, a control is micro-controlled. processor provided with a memory in such a way that the detection of errors and the nature of these errors within the main microprocessor, the main memory and the test arrangement is possible via a display unit and that an interface circuit for establishing a connection between the control microprocessor and those to be tested Circuits are provided so that the control microprocessor can transmit test sequences to the remaining parts of the test arrangement, to the main microprocessor and to the main memory for their checking.
  • a disadvantage of this known arrangement is that a complete control microprocessor with the necessary circuitry is required which carries out a complete test program which is embedded in the main program of the microprocessor to be tested.
  • a complete control microprocessor with the necessary circuitry is required which carries out a complete test program which is embedded in the main program of the microprocessor to be tested.
  • an extraordinarily large number of functions (instructions, operands) and memory spaces are to be tested, which make reliable testing very time-consuming and costly.
  • the invention has for its object to provide an electronic module with a self-test circuit, in which a quick and safe test of modules with complex microprocessor systems is possible with little effort.
  • an electronic assembly of the type mentioned has the features of the characterizing part of claim 1.
  • the arrangement according to the invention can advantageously be used to enable reliable checking of the components of the assembly by using pseudo-random digital signals as the test pattern.
  • By separately applying the buses in the microprocessor system with specific test patterns an optimal adaptation to the functions to be tested is guaranteed.
  • No separate test microprocessor is required to generate the test patterns, which uses parts of the main program in the microprocessor of the module, which makes the self-test circuit very independent of the building blocks to be tested.
  • the test procedure described can also be carried out during other test phases (aging, heat test) by simply attaching the power supply.
  • the circuit design of the test pattern generators for example as a shift register circuit, is known per se from Tietze / Schenk "Semiconductor Circuit Technology", 5th edition, Springer-Verlag 1980, pages 509 to 512.
  • the electronic assembly works particularly advantageously with the self-test circuit if the test procedure according to claim 3 runs in four stages, which are processed one after the other.
  • the buses that are important for the components to be tested are loaded with specific pseudo-random test patterns.
  • control functions can also be tested in a simple manner via the control bus and a sensible check of the memory locations including their neighboring areas can be carried out in the memory modules (ROM, RAM).
  • FIG. 1 being a diagram for the test sequence
  • FIG. 2 shows a block diagram of the self-test circuit with the components to be tested
  • FIG. 3 shows a known embodiment of a test pattern generator
  • FIG. 4 shows an embodiment of a test data evaluation.
  • the sequence of test stages 1 to 4 is indicated by interactions between a self-test circuit STS and the components ⁇ P, ROM, RAM of an electronic assembly to be tested.
  • a self-test circuit STS the components ⁇ P, ROM, RAM of an electronic assembly to be tested.
  • Self-test of the self-test circuit STS in which the most important system functions of the self-test circuit STS, for example the correct output of a test pattern, are tested.
  • the processor module ⁇ P is subjected to a corresponding test pattern consisting of pseudo-random instruction sequences, pseudo-random operands and pseudo-random control signals.
  • the read modules ROM in the exemplary embodiment are supplied with pseudo-random addresses, the contents of which are used to form a signature.
  • the read / write modules RAM are tested with a test pattern that consists of pseudo-random addresses with which a memory area is addressed, pseudo-random data that are written into the memory area, and pseudo-random read / write cycles ⁇ stands.
  • a first test pattern generator TMG1 is connected to the processor module ⁇ P via a data bus DB;
  • a second test pattern generator TMG2 is connected to the processor module ⁇ P via a control bus SB.
  • the processor module ⁇ P is connected to a test data evaluation circuit TDA via the data bus DB, an address bus AB and the control bus SB.
  • Another test pattern generator TMG3, which in its simplest form can also be a digital counter module, is connected via address bus AB to the read module ROM, which also makes the data to be read available to the test data evaluation circuit TDA via a data bus DB poses.
  • a fourth test pattern generator TMG4 which in the simplest case can also be a digital counter or a linear feedback shift register, is connected via the address bus AB to the read / write module RAM, which also reads the read data via the data bus DB of the test data evaluation circuit - TDA provides.
  • the test pattern is thus applied with the aid of a multi-generator concept, in which the data bus DB, the address bus AB and the control bus SB are each subjected to corresponding and different test patterns.
  • the most extensive test pattern is required by the processor module ⁇ P, which therefore requires its own test pattern generator TMG1 for the data bus and another test pattern generator TMG2 for the control bus.
  • test pattern for the data bus can also be used for the data to be read in for the RAM read / write module.
  • a test pattern for the address bus AB is generated with the test pattern generator TMG3, which, as indicated by the dashed connecting line between the output of the test pattern generator TMG2 and the test pattern generator TMG4, also for the
  • FIG. 3 shows a known embodiment of a test pattern generator (compare, for example, Tietze / Schenk "semiconductor circuit technology", 5th edition, Springer-Verlag 1980, pages 509 to 512).
  • the state variables x, ... x are located at the outputs Q of the flip-flop modules FI ... F4. on.
  • the quantities x and x are fed back to the data input D of the first flip-flop module FI via an EXCLUSIVE / * ⁇ DER circuit EXO.
  • the outputs of the flip-flop circuits are each connected to the subsequent input D of the flip-flop modules F2, F3, F4.
  • test data evaluation circuit TDA In the right half of FIG. 4, a detailed representation of an embodiment of the test data evaluation circuit TDA is shown, in which the individual signatures are each evaluated in a linear feedback shift register LFSR, the outputs of which are fed to a further linear feedback shift register LFSR via a multiplexer MUX, which then forms a system signature.
  • the test result can thus be displayed in the form of this system signature.

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Description

Elektronische Baugruppe mit einem Selbsttestschaltkreis
Die Erfindung betrifft eine elektronische Baugruppe gemäß den Merkmalen des Oberbegriffs des Anspruchs 1.
Zur Gewährleistung und Beurteilung ihrer Funktionstüchtigkeit werden elektronische Baugruppen während ihrer Herstellung und Anwendung wiederholt Prüfungen unterzogen. Dazu werden die Bau¬ steine durch Beaufschlagung mit geeigneten Testmustern (Folgen von Eingabedaten) zur Ausgabe von Prüfdaten (Folgen von Ausgabe¬ daten) veranlaßt. Durch Vergleich mit Soll-Prüfdaten wird fest- gestellt, ob die geprüfte Schaltung fehlerfrei ist oder nicht. Es ist beispielsweise möglich, die Prüfmuster von einem Prüf¬ automaten über die Eingabestifte (pins) des Prüflings diesem zuzuführen und die Prüfdaten über die Ausgabestifte durch den Prüfautomaten abzufragen. Sowohl die Erzeugung der Prüfmuster als auch die Auswertung der Prüfdaten geschieht in diesem Falle außerhalb des Prüflings. Die Möglichkeit, zu Prüfzwecken auch solche Schaltungsteile direkt ansprechen zu können, die nicht direkt von außen zugänglich sind, bieten Prüf ethodeπ, die eine interne Beaufschlagung und Auswertung der Testmuster vorsehen.
Es ist bereits aus der DE^PS 29 02 375 bekannt, eine Schaltung als Selbsttestschaltkreis zu verwenden, die aus einer Reihe von Flip-Flop-Schaltungen besteht, die zum schrittweisen Betrieb hintereinander angeordnet sind. Weiterhin sind direkte Eingänge vorhanden, so daß der Ausgangszustand des Schaltkreises von gegenwärtigen und von früheren Eingangssignalen abhängt. Der Ausgang eines Schaltkreises ist an einen Dateneingang eines zu testenden digitalen logischen Bausteins angeschlossen, und der Ausgang des digitalen logischen Bausteins ist mit dem Eingang eines zweiten Schaltkreises verbunden. Die Ausgangssignale des ersten Schaltkreises werden somit dem logischen Baustein zu¬ geführt, und jedes Ausgangssignal des logischen Bausteins wird einem Eingang des zweiten Schaltkreises zugeführt, dessen Zu¬ stand die Antwort des logischen Bausteins auf jedes Eingangs- Signal vom ersten Schaltkreis darstellt. Am Schluß des Prüf¬ verfahrens liegt am Ausgang des zweiten Schaltkreises also ein Zustand vor, der von dem letzten Eingangssignal und allen vor¬ hergehenden Eingangssignalen des zweiten Schaltkreises abhängt. Somit wird eine einzigartige Ausgangssignatur erzeugt, die charakteristisch ist für die aufeinanderfolgenden Antworten des logischen Schaltkreises auf die gesamte Testfolge. Diese Aus¬ gangssignatur kann dann am Ende der Testfolge mit einer vorge¬ gebenen Testsignatur verglichen werden, um die Fehlerfreiheit des digitalen logischen Schaltkreises festzustellen. Die Koin- zidenz oder Verschiedenheit der Ausgangstestsignatur mit der vorgegebenen Testsignatur legt fest, ob der Schaltkreis richtig arbeitet oder nicht.
Der bekannte Testschaltkreis ist auf demselben integrierten Schaltkreisbaustein wie der Mikroprozessor oder andere Kompo¬ nenten des Mikroprozessors angeordnet. Das Steuersignal zur Erzeugung der Testsignale muß jedoch von außerhalb dem Baustein zugeführt werden, und der zweite Schaltkreisausgang muß gelesen und außerhalb des Bausteins verarbeitet werden, um die Test- ergebnisse zu bewerten. Da weiterhin bei dem bekannten Selbst¬ testschaltkreis keine Adressen oder Steuerinformationen dem zu prüfenden Schaltkreis angeboten werden, ist er zur Überprüfung der Funktionen eines ganzen Mikroprozessorsystems nicht geeig¬ net. Die Überprüfung der Funktionen eines ganzen Mikroprozessor- Systems erfordert Befehle, die Erzeugung von Adressen und Test¬ daten und die Überprüfung von Signalen, die im gesamten System entstehen.
Bei einer weiteren bekannten Anordnung (E-A-0 135 009) wird bei einer Prüfung eines Mikroprozessorsystems mit einem Hauptmikro¬ prozessor und einem zugeordneten Hauptspeicher ein Steuer ikro- prozessor mit einem Speicher derart vorgesehen, daß über einer Anzeigeeinheit die Feststellung von Fehlern und die Art dieser Fehler innerhalb des Hauptmikroprozessors, des Hauptspeichers und der Prüfanordnung möglich wird und daß eine Schnittstellen- Schaltung zur Herstellung einer Verbindung zwischen dem Steuer¬ mikroprozessor und den zu prüfenden Schaltkreisen vorgesehen ist, so daß der Steuermikroprozessor Testfolgen zu den übrigen Teilen der Prüfanordnung, zu dem Hauptmikroprozessor und zu dem Hauptspeicher zu deren Überprüfung übertragen kann. Nach- teilig bei dieser bekannten Anordnung ist, daß ein kompletter Steuermikroprozessor mit der erforderlichen Beschaltung not¬ wendig ist, der ein komplettes Testprogramm durchführt, das in das Hauptprogramm des zu testenden Mikroprozessors einge¬ bettet ist. Außerdem fallen bei komplexeren Mikroprozessor- Systemen eine außerordentlich große Zahl von zu testenden Funktionen (Befehle, Operanden) und Speicherplätzen an, die eine sichere Prüfung sehr zeit- und kostenaufwendig machen.
Der Erfindung liegt die Aufgabe zugrunde, eine elektronische Baugruppe mit einem Selbsttestschaltkreis zu schaffen, bei dem mit geringem Aufwand eine schnelle und sichere Prüfung auch von Baugruppen mit komplexen Mikroprozessorsystemen möglich ist.
Zur Lösung.der gestellten Aufgabe weist eine elektronische Bau¬ gruppe der eingangs genannten Art die Merkmale des Kennzeichens des Anspruchs 1 auf. In vorteilhafter Weise kann mit der erfin¬ dungsgemäßen Anordnung durch die Verwendung von pseudozufälligen Digitalsignalen als Testmuster eine sichere Überprüfung der Bau- steine der Baugruppe ermöglicht werden. Durch separate Beauf¬ schlagung der Busse im Mikroprozessorsystem mit jeweils spezi¬ fischen Testmustern ist eine optimale Anpassung an die zu te¬ stenden Funktionen gewährleistet. Zur Erzeugung der Testmuster ist kein eigener Testmikroprozessor notwendig, der Teile des Hauptprogramms im Mikroprozessor der Baugruppe beansprucht, womit der Selbsttestschaltkreis eine große Unabhängigkeit von den zu testenden Bausteinen aufweist. Beispielsweise kann die beschriebene Testprozedur auch während anderer Prüfphasen (Alte¬ rung, Wärmetest) durch lediglich eine einfache Anbringung der Stromversorgung durchgeführt werden. Die schaltungsmäßige Aus- führung der Testmustergeneratoren beispielsweise als Schiebe¬ registerschaltung ist für sich aus Tietze/Schenk "Halbleiter- Schaltungstechnik", 5. Auflage, Springer-Verlag 1980, Seiten 509 bis 512 bekannt.
Eine vorteilhafte Weiterbildung der erfindungsgemäßen Anordnung ist mit den Merkmalen des Anspruchs 2 angegeben.
Besonders vorteilhaft arbeitet die elektronische Baugruppe mit dem Selbsttestschaltkreis, wenn die Testprozedur nach Anspruch 3 in vier Stufen abläuft, die nacheinander abgearbeitet werden. Hier werden in jeder Teststufe die für die zu testenden Bau¬ steine wichtigen Busse mit spezifischen pseudozufälligen Test¬ mustern beaufschlagt. Auf einfache Weise können hierbei auch Steuerfunktionen über den Steuerbus getestet werden sowie in den Speicherbausteinen (ROM, RAM) eine sinnvolle Prüfung der Speicherplätze unter Einbeziehung ihrer Nachbarbereiche durch¬ geführt werden.
Die Erfindung wird anhand der Figuren erläutert, wobei Figur 1 ein Schaubild für den Testablauf,
-Figur 2 ein Blockschaltbild des Selbsttestschaltkreises mit den zu testenden Bausteinen, Figur 3 ein für sich bekanntes Ausführungsbeispiel eines Test¬ mustergenerators und Figur 4 ein Ausführungsbeispiel einer Testdatenauswertung dar¬ stellen.
In dem Schaubild nach der Figur 1 ist die Abfolge von Test¬ stufen 1 ... 4 durch Interaktionen zwischen einem Selbsttest- Schaltkreis STS und zu prüfenden Bausteinen μP, ROM, RAM einer elektronischen Baugruppe angedeutet. In der ersten Teststufe nach Einschalten der elektronischen Baugruppe erfolgt ein
Selbsttest des Selbsttestschaltkreises STS, in dem die wichtig¬ sten Systemfunktionen des Selbsttestschaltkreises STS, bei¬ spielsweise die richtige Ausgabe eines Testmusters, getestet werden. In der Teststufe 2 wird der Prozessorbaustein μP mit einem entsprechenden Testmuster, bestehend aus pseudozufälligen Befehlsfolgen, aus pseudozufalligen Operanden sowie pseudozufäl¬ ligen Steuersignalen, beaufschlagt. In der Teststufe 3 werden die Lesebausteine ROM beim Ausführungsbeispiel mit pseudozufäl- ligen Adressen beaufschlagt, aus deren Inhalt eine Signatur gebildet wird. In der letzten Teststufe 4 werden die Schreib-/ Lesebausteine RAM mit einem Testmuster getestet, das aus pseudo¬ zufälligen Adressen, mit denen ein Speicherbereich adressiert wird, pseudozufälligen Daten, die in den Speicherbereich einge- schrieben werden, und pseudozufälligen Schreib-/Lesezyklen be¬ steht.
In der Figur 2 sind in entsprechenden Blöcken die notwendigen Elemente des Selbsttestschaltkreises STS in Verbindung mit den zu testenden Bausteinen μP, ROM, RAM dargestellt. Ein erster Testmustergenerator TMG1 ist über einen Datenbus DB mit dem Prozessorbaustein μP verbunden; in der gleichen Weise ist ein zweiter Testmustergenerator TMG2 über einen Steuerbus SB mit dem Prozessorbaustein μP verbunden. Über den Datenbus DB, einen Adreßbus AB und den Steuerbus SB ist der Prozessorbaustein μP mit einer Testdatenauswerteschaltung TDA verbunden. Ein weiterer Testmustergenerator TMG3, der hier in seiner einfachsten Ausfüh¬ rung auch ein digitaler Zählbaustein sein kann, ist über den Adreßbus AB mit dem Lesebaustein ROM verbunden, der die zu le- senden Daten über einen Datenbus DB ebenfalls der Testdaten¬ auswerteschaltung TDA zur Verfügung stellt. Weiterhin ist ein vierter Testmustergenerator TMG4, der im einfachsten Fall ebenfalls ein digitaler Zähler bzw. ein linear rückgekoppel¬ tes Schieberegister sein kann, über den Adreßbus AB mit dem Schreib-/Lesebaustein RAM verbunden, der die gelesenen Daten ebenfalls über den Datenbus DB der Testdatenauswerteschal- tung TDA zur Verfügung stellt. Die Testmusterbeaufschlagung ge¬ schieht somit bei dem dargestellten Ausführungsbeispiel mit Hilfe eines Mehrgeneratorkonzeptes, bei dem jeweils der Daten¬ bus DB, der Adreßbus AB und der Steuerbus SB mit entsprechenden, auch unterschiedlichen Testmustern beaufschlagt wird. Die um¬ fangreichsten Testmuster benötigt der Prozessorbaustein μP, der daher einen eigenen Testmustergenerator TMG1 für den Datenbus und einen weiteren Testmustergenerator TMG2 für den Steuerbus benötigt. Die Testmuster für den Datenbus können hierbei auch für die einzulesenden Daten für den Schreib-/Lesebaustein RAM benutzt werden. Ein Testmuster für den Adreßbus AB wird gemäß dem dargestellten Ausführungsbeispiel mit dem Testmuster¬ generator TMG3 erzeugt, der, wie mit der gestrichelten Verbin¬ dungslinie zwischen dem Ausgang des Testmustergenerators TMG2 und dem Testmustergenerator TMG4 angedeutet, auch für die
Adressierung des Schreib-/Lesebausteins RAM benutzt werden kann.
In der Figur 3 ist ein für sich bekanntes Ausführungsbeispiel eines Testmustergenerators (vergleiche beispielsweise Tietze/ Schenk "Halbleiter-Schaltungstechnik", 5. Auflage, Springer- Verlag 1980, Seiten 509 bis 512) dargestellt. Es sind hier vier Flip-Flop-Bausteine FI ... F4 hintereinandergeschaltet, die mit einem Takt T an ihren Takteingängen C versorgt werden. An den Ausgängen Q der Flip-Flop-Bausteine FI ... F4 stehen jeweils die Zustandsgrößen x, ... x. an. Die Größen x, und x, sind über eine EXKLUSIV-/*ΘDER-Schaltung EXO an den Datenein¬ gang D des ersten Flip-Flop-Bausteins FI zurückgeführt. Die Ausgänge der Flip-Flop-Schaltungen sind jeweils auf den nach¬ folgenden Eingang D der Flip-Flop-Bausteine F2, F3, F4 geführt. Eine Zustandstabelle der Zustandsgrößen x, ... . sowie der auf den Flip-Flop-Baustein FI zurückgeführten Größe y ist wie folgt anzugeben. Hierbei wird davon ausgegangen, daß im ersten Zustand die Größe x, = 1 ist und die weiteren Zustandsgrößen x2, X , X = 0 sind.
Figure imgf000009_0001
Bei jedem Taktimpuls wird die Information somit um eine Stelle nach rechts geschoben. Man erkennt beim dargestellten Ausfüh¬ rungsbeispiel, daß hier nach jedem 15. Taktimpuls der Ausgangs¬ zustand wieder hergestellt ist; um größere Periodenlängen zu erhalten, muß man daher entsprechend längere Schieberegister verwenden.
In der Figur 4 ist in der rechten Hälfte eine detaillierte Dar¬ stellung einer Ausführungsform der Testdatenauswerteschaltung TDA dargestellt, bei der die Einzelsignaturen jeweils in einem linear rückgekoppelten Schieberegister LFSR ausgewertet werden, deren Ausgänge über einen Multiplexer MUX einem weiteren linear rückgekoppelten Schieberegister LFSR zugeführt werden, das an¬ schließend eine Systemsignatur bildet. Das Testergebnis kann somit in Form dieser Systemsignatur angezeigt werden.
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3 Patentansprüche
4 Figuren

Claims

Patentansprüche
1. Elektronische Baugruppe - mit einem Selbsttestschaltkreis, der off-line interne Prüf- Signale als Testmuster für die jeweils zu testenden Bausteine der Baugruppe erzeugt und eine interne Auswertung des Ergeb¬ nissignals durchführt, wobei
- der Selbsttestschaltkreis eine- Testdatenauswerteschaltung enthalt, die linear rückgekoppelte Schieberegister zur Er- zeugung von Ergebnissignaturen enthält, und
- die elektronische Baugruppe mindestens einen Mikroprozessor enthält, d a d u r c h g e k e n n z e i c h n e t , daß
- die Prüfsignale pseudozufällige Digitalsignale sind und daß - Testmustergeneratoren (TMG1 ...) in dem Selbsttestschaltkreis vorhanden sind, die die für die zu testenden Bausteine spe¬ zifischen Testmuster generieren, wobei jeweils ein Test¬ mustergenerator für den Adreßbus (AB), den Datenbus (DB) und den Steuerbus (SB) vorhanden ist.
2. Elektronische Baugruppe nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß
- die Ergebnissignale der zu testenden Bausteine (μP, ROM, RAM) jeweils über ein linear rückgekoppeltes Schieberegister (LFSR) auf einen Multiplexer (MUX) geführt sind und daß
- in einem weiteren lineaj: rückgekoppelten Schieberegister im Anschluß an den Multiplexer (MUX) eine Systemsignatur gebildet wird.
3. Elektronische Baugruppe nach Anspruch 1 oder 2, d a ¬ d u r c h g e k e n n z e i c h n e t , daß
- in einer ersten Teststufe nach dem Einschalten der Baugruppe der Selbsttestschaltkreis einen Selbsttest durchführt,
- in einer zweiten Teststufe der Prozessor (μP) mit einer Test- musterfolge für den Datenbus (DB), die aus einer pseudo¬ zufälligen Befehlsfolge und aus pseudozufälligen Operanden besteht, sowie für den Steuerbus (SB) mit pseudozufälligen' Steuersignalen beaufschlagt wird,
- in einer dritten Teststufe die Lesebausteine (ROM) über den Adreßbus (AB) mit pseudozufälligen Adressen beaufschlagt wer- den, aus deren Inhalt eine Signatur gebildet wird, und daß
- in einer vierten Teststufe die Schreib-/Lesebausteine (RAM) getestet werden mit einer Testmusterfolge, bestehend aus:
- pseudozufälligen Adressen für den Adreßbus (AB), mit denen ein Speicherbereich adressiert wird, - pseudozufälligen Daten, die über den Datenbus (DB) in den Speicherbereich eingelesen werden, und
- pseudozufälligen Lese-/Schreibzyklen, die über den Steuer¬ bus übertragen werden.
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DE19873732429 DE3732429A1 (de) 1987-09-25 1987-09-25 Elektronische baugruppe mit einem selbsttestschaltkreis
DEP3732429.2 1987-09-25

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PCT/DE1988/000577 Ceased WO1989003088A1 (fr) 1987-09-25 1988-09-16 Ensemble electronique avec circuit d'autocontrole

Country Status (4)

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EP (1) EP0381679A1 (de)
JP (1) JPH03500344A (de)
DE (1) DE3732429A1 (de)
WO (1) WO1989003088A1 (de)

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