DE69107463T2

DE69107463T2 - Integrierte Schaltung, System und Verfahren zur Fehlererzeugung.

Info

Publication number: DE69107463T2
Application number: DE69107463T
Authority: DE
Inventors: Gudmundur Hjartarson; Robert Hum; Philip Wilcox
Original assignee: Northern Telecom Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1990-09-17
Filing date: 1991-08-19
Publication date: 1995-06-14
Anticipated expiration: 2011-08-20
Also published as: JPH06500392A; EP0549602B1; CA2087448C; EP0549602A1; US5130988A; DE69107463D1; WO1992005488A1; JP2628105B2

Description

Diese Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zum Testen integrierter Schaltungen und Systemen oder Moduln, die integrierte Schaltungen enthalten. Die Erfindung ist insbesondere auf das Testen von Diagnosesoftware in derartigen Systemen von integrierten Schaltungen durch Fehlereinführung anwendbar.

Stand der Technik

Die zunehmende Kompliziertheit von integrierten Schaltungen und die zunehmende Verwendung der Oberflächenmontage-Verbindungstechnologie hat Hersteller derartiger integrierter Schaltungen veranlaßt, diese so auszulegen, daß sie leichter zu testen sind, wobei Techniken, wie zum Beispiel die sogenannte 'Grenzflächen-Abfrage-' ('boundary scan') Technik verwendet werden. Es wurde vorgeschlagen, einen genormten Zugriff auf derartige integrierte Schaltungen für Testzwecke vorzusehen. Die resultierende Norm, die IEEE-Norm 1149.1 definiert ein genormtes Zugriffsverfahren mit einem seriellen Bus, das die 'Grenzflächen-Abfrage-'Technik verwendet, die eine vollständige Kontrolle über die Eingangs- und Ausgangsstifte einer integrierten Schaltung ergibt. Diese genormte serielle Bus-Schnittstelle ermöglicht eine Steuerung aller Eingangs-/Ausgangs- Operationen der integrierten Schaltung unabhängig von der Funktion der integrierten Schaltung und zu einer Zeit, zu der sich das System im Betriebszustand befindet.
Grenzfächen-Abfrage-Anordnungen wurden in den folgenden Veröffentlichungen beschrieben: Colin Maundas and Frans Beenker, 'BOUNDARY-SCAN: A Framework For Struktured Design-For-Test,' IEEE International Test Conference Februar 1987; Patrick P. Fasang, 'Boudary Scan And Its Application To Analog-Digital ASIC Testing in a Board/System Environment,' IEEE Custom Integrated Circuits Conference 1989.
Integrierte Schaltungen mit Grenzflächenabfrage, die mit der Norm IEEE 1149.1 kompatibel sind, umfassen eine Abfragezelle in dem Signalpfad zwischen jedem Anschlußkissen oder Anschluß und der Kernschaltung der integrierten Schaltung. In dieser Beschreibung bezieht sich der Ausdruck 'Kernschaltung' auf die Schaltung, die sich im Inneren der integrierten Schaltung befindet und die zu testen ist. Die Abfragezellen sind in Serie, d.h. in einer Kette mit einer Vierdraht-Schnittstelle verbunden, die als die TAP-Schnittstelle bekannt ist und die einen Zugriff auf die Abfragekette für Testzwecke ermöglicht. Die TAP-Schnittstelle umfaßt eine Reihe von Schieberegistern, eines zur Speicherung von Befehlen und die anderen zur Speicherung von Testdaten, die entsprechend dieser Befehle zu verwenden sind. Die Abfragekette umfaßt ein externes Schieberegister, das zwischen den TAP-Schnittstellenanschlüssen angeschaltet ist.
Jede Abfragezelle umfaßt ein Speicherbauteil und einen Schalter. Im Normalbetrieb verbindet der Schalter die Kernschaltung mit dem Anschlußkissen oder Anschluß, um den Durchgang normaler Funktionssignale zu ermöglichen. Für Testzwecke verbindet der Schalter das Anschlußkissen oder die Kernschaltung mit dem Speicherbauteil. Ein binärer Bezugsvektor, der in der Kette der Speicherbauteile gespeichert ist, kann damit der Kernschaltung oder den Anschlußkissen der integrierten Schaltung zugeführt werden.
Diese IEEE-Norm-Grenzflächenabfragekonstruktion erleichtert das Testen von Hardware, ist jedoch für die Verwendung bei dem Testen von Software nicht vollständig befriedigend, insbesondere bei Diagnose- und Wartungssoftware zur Überwachung des Betriebsverhaltens des Systems. Bei großen und komplizierten Systemen, wie zum Beispiel Telefonvermittlungen und Datenübertragungsgeräten, sind wesentliche Teile ihrer Betriebssoftware für Wartungs- und Diagnosefunktionen bestimmt. Typischerweise sind derartige Systeme in der Lage, Probleme zu diagnostizieren und in manchen Fällen Abhilfemaßnahmen einzuleiten.
Die Wartungs- und Diagnose-Softwarepakete sind selbst große, komplizierte und funktionswesentliche Systeme. Es ist erforderlich, in der Lage zu sein, die Betriebsweise dieser Softwarepakete zu testen und zu überprüfen. Eine Möglichkeit hierzu besteht in der willkürlichen Einführung von Fehlern in die Hardware, in der Überprüfung, ob sie festgestellt werden, und, wenn anwendbar, in der Sicherstellung, daß eine geeignete Korrekturmaßnahme erfolgt. Dieses Verfahren ist als 'Fehlereinführung' bekannt. Es ist verständlich, daß die Fehlereinführung erfolgen muß, wenn sich das System in seiner normalen Betriebskonfiguration befindet. Beispiele von Fehlereinführungssystemen sind in dem US-Patent 4 669 018 vom 26. Mai 1987 (Erfinder James K. Mathewes Jr. et al) und in dem US-Patent 4 875 209 vom 17. Oktober 1989 (Erfinder James K. Mathewes Jr. et al) beschrieben. Derartige Fehlereinführungstechniken sind allgemein nur schwierig mit ausreichender Gründlichkeit durchzuführen, und zwar im Hinblick auf die Größe der betreffenden Hardwaresysteme (viele tausende von Knoten, auf die Fehler anzuwenden sind) und die Packungsdichte.
Es ist wünschenswert, in der Lage zu sein, Fehlereinführungstests in Systemen zu verwenden, die die IEEE-Norm 1149.1 verwenden. Leider ist dies nicht möglich, weil das IEEE-Norm 1149.1- Grenzflächenabfragesystem nicht in einfacher Weise einen unabhängigen Zugriff auf einzelne Eingangs- oder Ausgangsanschlüsse der integrierten Schaltung ermöglicht. Wenn entsprechend ein Fehler eingeführt werden sollte, so wären alle Anschlüsse betroffen, und die integrierte Schaltung würde einfach überhaupt nicht mehr arbeiten.
Die IEEE-Norm 1149.1 definiert eine Testlogik, die in einer integrierten Schaltung gemäß Anspruch 1 oder in einem System gemäß Anspruch 9 enthalten sein kann und Steuergeräteeinrichtungen und zumindestens eine integrierte Schaltung umfaßt, oder die in einem Verfahren zum Testen einer integrierten Schaltung gemäß Anspruch 25 verwendet werden kann, wobei die Testlogik folgende Teile umfaßt:
- eine Test-Schnittstelle,
- eine Vielzahl von Anschlußkissen,
- eine entsprechende Vielzahl von Abfragezellen, die jeweils mit einem jeweiligen der Vielzahl der Anschlußkissen verbunden sind,
- wobei die Test-Schnittstelle betreibbar ist, um Bits eines binären Vektors in ausgewählte Abfragezellen der in Serie geschalteten Abfragezellen zu laden,
- wobei jede Abfragezelle folgende Teile umfaßt:
-- einen Eingang und einen Ausgang, von denen einer mit einem jeweiligen der Vielzahl von Anschlußkissen verbunden ist, während der andere mit der Kernschaltung der integrierten Schaltung verbunden ist,
-- Speichereinrichtungen zur Speicherung eines Bits des binären Vektors, und
-- Wählereinrichtungen zum selektiven Verbinden entweder des Einganges der Abfragezelle oder des Ausganges der Speichereinrichtungen mit dem Ausgang der Abfragezelle,
-- wobei die Speichereinrichtungen der Vielzahl von Abfragezellen in Serie zwischen einem Abfrage-Eingangsanschluß und einem Abfrage-Ausgangsanschluß der Test-Schnittstelle eingeschaltet sind.
Ein Ziel der vorliegenden Erfindung besteht in der Schaffung einer Testanordnung für integrierte Schaltungen und/oder für integrierte Schaltungen einschließende Moduln oder Systeme, die mit der oben erwähnten IEEE-Norm 1149.1 kompatibel ist, jedoch außerdem die Prüfung der zugehörigen Software durch Fehlereinführung erleichtert.

Beschreibung der Erfindung

Gemäß einem Grundgedanken der vorliegenden Erfindung umfaßt eine integrierte Schaltung eine Test-Schnittstelle, eine Vielzahl von Anschlußkissen, eine entsprechende Vielzahl von Abfragezellen, die jeweils mit einem jeweiligen der Vielzahl der Anschlußkissen verbunden sind, und eine innere oder Kernschaltung. Jede Abfragezelle umfaßt folgende Teile:
(i) einen Eingang und einen Ausgang, von denen einer mit einem Anschlußkissen der integrierten Schaltung und der andere mit der Kernschaltung der integrierten Schaltung verbunden ist,
(ii) Speichereinrichtungen zum Speichern eines Paares von Binärbits, wobei eines der Paare von Bits fehlerhafte Daten zur Zuführung an den Ausgang der Abfragezelle umfaßt, während das andere Bit zur Freigabe der Zuführung des fehlerhaften Datenbits an den Ausgang der Abfragezelle dient, wobei die Speichereinrichtungen in Serie mit den entsprechenden Speichereinrichtungen der übrigen der Vielzahl von Abfragezellen zwischen einem Eingangsanschluß und einem Ausgangsanschluß der Test-Schnittstelle geschaltet sind, und die Test-Schnittstelle Einrichtungen zum Laden des binären Vektors in die Serie von Speichereinrichtungen einschließt, und
(iii) Wählereinichtungen, die auf ein Steuersignal (C), ein Triggersignal (T) und das oben erwähnte andere des Paares von Bits ansprechen, um selektiv entweder den Eingang der Abfragezelle oder den Ausgang der Speichereinrichtungen mit dem Ausgang der Abfragezelle zu verbinden, wobei die Anordnung derart ist, daß die Zuführung des fehlerhaften Wertes an den Ausgang der Abfragezelle von dem Zustand des anderen des Paares von Bits abhängt.
Ein zweiter Grundgedanke der Erfindung umfaßt zumindestens eine integrierte Schaltung gemäß dem ersten Grundgedanken in Kombination mit Einrichtungen zur Steuerung ihrer Test-Schnittstelle, wobei diese Steuergeräteeinrichtungen betreibbar sind, um an die Test-Schnittstelle ein Steuersignal, ein Triggersignal und den binären Bezugsvektor zu liefern, wobei die Bits des binären Bezugsvektors abwechselnd fehlerhafte Datenbits und Steuer- oder Freigabebits zur Steuerung der Zuführung der fehlerhaften Datenbits durch eine der genannten Abfragezellen umfassen.
In bevorzugten Ausführungsformen der Erfindung schließt das System Einrichtungen zur Diagnostizierung fehlerhafter Datenbits ein.
Gemäß einem dritten Grundgedanken der Erfindung wird ein Verfahren zum Testen einer integrieten Schaltung des ersten Grundgedankens geschaffen.
Das Verfahren umfaßt die folgenden Schritte:
(i) Laden eines binären Vektors in die Serie von Speichereinrichtungen derart, daß jede einzelne Speichereinrichtung ein Paar von Bits enthält, wobei ein Bit fehlerhafte Daten und das andere Bit ein Freigabebit umfaßt, und Steuern der Wählereinrichtungen in Abhängigkeit von dem Zustand des anderen Bits des Paares von Bits zur Zuführung des fehlerhaften Datenbits an den Ausgang der Abfragezelle.

Kurze Beschreibung der Zeichnungen.

Ein Ausführungsbeispiel der Erfindung wird im folgenden lediglich als Beispiel und unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
Fig. 1 ein schematisches Blockschaltbild eines Systems ist, das verschiedene integrierte Schaltungen umfaßt, die zu einem Modul gruppiert sind, wobei jede der integrierten Schaltungen Abfragezellen zur Verwendung bei Grenzflächen-Abfrage- Testaufgaben aufweist,
Fig. 2 die Grenzflächen-Abfragekomponenten einer der integrierten Schaltungen ausführlicher zeigt, und
Fig. 3 eine ausführliche Ansicht einer modifizierten Abfragezelle ist.

Ausführungsformen zur Ausführung der Erfindung

Unter Bezugnahme auf Fig. 1, die eine stark vereinfachte Darstellung eines digitalen elektronischen Systems zeigt, ist ein Modul 10 zu erkennen, das vier integrierte Schaltungen 11 bis 14 umfaßt. Obwohl lediglich vier integrierte Schaltungen für die Zwecke dieser Beschreibung gezeigt sind, könnten es in einem typischen System mehr oder weniger sein. Die integrierten Schaltungen 11 bis 14 sind über einen Funktions-Bus 16 mit einem Mikroprozessor 15 verbunden. Der Mikroprozessor 15 ist mit einem Speicher 17, einem Software-Speicher 18 und einer Benutzer-Schnittstelle 19 verbunden. Der Mikroprozessor 15 verwendet Programme von dem Speicher 18 zur Steuerung des Moduls 10 über den Funktions-Bus 16. Im Betrieb steuert Betriebssoftware 20 den normalen Betrieb des Systems, beispielsweise zur Verarbeitung von Telefongesprächen. Diagnose- und Wartungssoftware 21 überwacht den Betrieb des Systems und leitet möglicherweise Abhilfemaßnahmen ein, wenn ein Fehler auftritt. Eine Fehlereinführungs-Software 22 wird, wie dies weiter unten ausführlicher beschrieben wird, dazu verwendet, die Betriebsweise der Diagnose- und Wartungs-Software 21 zu testen.
Der Mikroprozessor 15 ist weiterhin mit dem Modul 10 über ein IEEE-1149.1-Test-Bus-Steuergerät 23 verbunden, mit dem er über einen Bus 24 verbunden ist. Es ist verständlich, daß verschiedene Zwischenverbindungen sowohl zwischen den integrierten Schaltungen als auch anderen Bauteilen des Systems vorhanden sind. Zur Vereinfachung der Beschreibung sind jedoch lediglich Verbindungen, die für das Testen der integrierten Schaltungen von Bedeutung sind, gezeigt.
Ein geeignetes Test-Bus-Steuergerät 23 und die zugehörige Software werden von der Firma Texas Instruments Corp. als Paket unter dem Warenzeichen ASSET vermarktet. Dieses Paket umfaßt eine steckkarte für einen Personalcomputer und Software, die es der Steckkarte ermöglicht, mit integrierten Schaltungen in Datenaustausch zu treten, die die sogenannte TAP-Schnittstelle aufweisen, die entsprechend der IEEE-Norm 1149.1 konfiguriert ist. Die integrierten Schaltungen 11 bis 14 weisen TAP-Schnittstellen 25 bis 28 auf, die jeweils Takt-, Betriebsartauswahl-, Daten-Ein- und Daten-Aus-Anschlüsse aufweisen. Die TAP-Schnittstellen stehen mit dem Test-Bus-Steuergerät 23 über einen Vierdraht-Bus 29 in Verbindung.
Ein serielles 'Abfrage'-Bus-Segment 30 verbindet einen Datenausgang des Test-Bus-Steuergerätes 23 mit einem Dateneingang der integrierten Schaltung 11. Entsprechende serielle Bus- Segmente 31, 32, 33 und 34 verbinden die integrierten Schaltungen 11 bis 14 kettenförmig mit einem Daten-Ein-Anschluß des Test-Bus-Steuergerätes 23. Die TAP-Schnittstellen 25 bis 28 umfassen jeweils Schieberegister, die zwischen ihren Daten-Ein- und Daten-Aus-Anschlüssen angeschaltet sind, um Daten unter der Steuerung der Takt- (CLK-) und Betriebsartauswahl- (TMS-) Signale zu empfangen. Eines dieser Schieberegister dient zu Speicherung von Befehlsfolgen von dem Test-Bus-Steuergerät 23. Die integrierten Schaltungen 11 bis 14 weisen Grenzflächen- Abfrage-Ketten von Speicherbauteilen 35 bis 38 auf, die ebenfalls zwischen den 'Daten-Ein-' und 'Daten-Aus-'Anschlüssen ihrer jeweiligen TAP-Schnittstellen 25 bis 28 eingeschaltet sind. Jede der Abfrage-Ketten 35 bis 38 kann als ein externes Schieberegister betrachtet werden, das in die serielle Abfragekette eingeschaltet ist. Jede der TAP-Schnittstellen 25 bis 28 weist zwei grundlegende Betriebsarten auf, die durch Umschalten des Betriebsart-Auswahlsignals TMS von dem Test-Bus-Steuergerät 23 ausgewählt werden. In der ersten Betriebsart wird eine Befehlsfolge, die ein Steuerbit C und ein Triggerbit T einschließt, deren Zweck weiter unten verständlich wird, in das Befehlsregister in der TAP-Schnittstelle geladen. In der zweiten Betriebsart verschiebt das Test-Bus-Steuergerät 23 serielle Grenzflächen-Abfragedaten, d.h. einen binären Vektor, in die Abfragekette über das serielle Bus-Segment 30 unter der Steuerung des Taktsignals CLK. Der binäre Vektor wird dann entsprechend den gespeicherten Befehlen verwendet. Die genaue Zusammensetzung des binären Vektors hängt von der Systemkonfiguration und den Positionen ab, an denen Fehler eingeführt werden sollen. Der binäre Vektor kann von dem Benutzer zusammengesetzt und mit Hilfe der Benutzer-Schnittstelle 19 eingeführt werden. Die Diagnose- und Wartungssoftware 21 stellt bei korrekter Betriebsweise die Fehler fest und berichtet und/oder beseitigt sie in ihrer üblichen Weise, die hier nicht ausführlich beschrieben wird.
In Fig. 1 sind Teile der integrierten Schaltung 14, insbesondere die Bauteile ihrer 'Grenzflächen-Abfrage-'Kette 38 ausführlicher gezeigt. Die Grenzflächen-Abfragebauteile umfassen eine Vielzahl von Abfragezellen 39, 40, 41 und 42, die zwischen entsprechenden Eingangs-/Ausgangskissen 43, 44, 45 und 46 und Kernschaltungen 47 der integrierten Schaltung 14 eingefügt sind. Die Kissen 43 bis 46 sind mit (nicht gezeigten) Anschlüssen verbunden, die die integrierte Schaltung mit äußeren Bauteilen in der üblichen Weise verbinden. Innerhalb der integrierten Schaltung 14 sind die Abfragezellen 39 bis 42 mit der TAP-Schnittstelle 28 über einen Steuersignal-Bus 48 und einen Triggersignal-Bus 49 verbunden.
Zusätzlich sind die Abfragezellen 39 bis 42 zwischen den Abgrage-Ein- und Abfrage-Aus-Anschlüssen der TAP-Schnittstelle 28 kettenförmig über serielle Abfrage-Bus-Segmente 50, 51, 52, 53 und 54 verbunden. (Andere Verbindungen sind aus Gründen der Vereinfachung der Beschreibung nicht gezeigt).
Obwohl lediglich vier Abfragezellen gezeigt sind, die den Eingangs-Anschlußkissen 43, 44 und den Ausgangs-Anschlußkissen 45, 46 zugeordnet sind, ist es verständlich, daß üblicherweise wesentlich mehr Abfragezellen vorhanden sind, weil jeweils eine Abfragezelle für jedes Eingangs- oder Ausgangs-Anschlußkissen der integrierten Schaltung vorgesehen ist. Die Eingangs-Abfragezellen 39 und 40 sind von identischer Konstruktion. Die Ausgangs-Abfragezellen 41, 42 sind ebenfalls von identischer Konstruktion, unterscheiden sich jedoch von den Eingangs- Abfragezellen 39 und 40 in der Art und Weise, wie sie mit den zugehörigen Anschlußkissen und der Kernschalatung verbunden sind.
Wie dies aus Fig. 2 zu erkennen ist, die Teile der Eingangs- Abfragezelle 39 und der Ausgangs-Abfragezelle 42 ausführlicher zeigt, umfaßt die Eingangs-Abfragezelle 39 Speichereinrichtungen 55 in Form von D-Flip-Flop-Zellen 56 bzw. 57. Das serielle Bus- Segment verbindet einen 'Abfrage-Ein-'Anschluß der TAP-Schnittstelle 28 mit dem Eingang der Flip-Flop-Zelle 56, deren Ausgang sowohl mit dem Eingang der Flip-Flop-Zelle als auch mit einem Eingang eines Multiplexers 58 verbunden ist, der als Wählschalter dient. Der andere Eingang des Multiplexers 58 ist mit dem Steuersignal-Bus 48 verbunden, und der Steuereingang des Multiplexers 58 ist mit dem Triggersignal-Bus 49 verbunden. Der Ausgang des Multiplexers 58 steuert einen zweiten Multiplexer 59, der Eingänge aufweist, die mit dem Eingangs-Anschlußkissen 43 bzw. mit dem Ausgang der Flip-Flop-Zelle 57 verbunden sind. Der Ausgang des Multiplexers 59 ist mit der Kernschaltung 47 verbunden, und der Ausgang der Flip-Flop-Zelle 57 ist mit dem seriellen Abfrage-Bus-Segment 51 verbunden, um das Abfragesignal an die nächste Abfragezelle in der Kette weiterzuleiten. Die Multiplexer 58 und 59 dienen als Wähler zur Auswahl entweder einer normalen Betriebsart, bei der die Daten von dem Eingangs- Anschlußkissen 43 zur Kernschaltung 47 gelangen, oder einer Test-Betriebsart, bei der die fehlerhaften Daten in der Flip- Flop-Schaltung 57 der Kernschaltung 47 zugeführt werden.
Wie dies weiter oben erwähnt wurde, ist die Ausgangs-Abfragezelle 42 hinsichtlich ihrer Konstruktion praktisch identisch zur Eingangs-Abfragezelle 39. Entsprechend weist die Ausgangs- Abfragezelle 42 Flip-Flop-Zellen 62 und 63 entsprechend den Flip-Flop-Zellen 56 und 57 sowie Multiplexer 65 und 66 entsprechend den Multiplexern 58 und 59 auf. Diese Bauteile der Ausgangs-Abfragezelle 42 sind in der gleichen Weise miteinander verbunden, wie die entsprechenden Bauteile der Abfragezelle 39, doch sind die Eingangs- und Ausgangs-Verbindungen umgestellt. So ist die Kernschaltung 47 mit einem Eingang des Multiplexers 66 verbunden, während das Ausgangs-Anschlußkissen 46 mit dem Ausgang des Multiplexers 66 verbunden ist.
Im Betrieb und bei normal arbeitender integrierter Schaltung 14 hält das Test-Bus-Steuergerät unter der Steuerung des Mikroprozessors 15 sowohl das digitale Steuersignal C als auf das Triggersignal T auf einen niedrigen Pegel. Entsprechend ist das dem Multiplexer 59 zugeführte sekundäre Steuersignal E auf einem niedrigen Pegel, und der Multiplexer 59 lenkt das Datensignal von dem Eingangs-Anschlußkissen 43 an die Kernschaltung 47.
Wenn es erwünscht ist, die Diagnose- und Wartungs-Software zu testen, so verschiebt das Test-Bus-Steuergerät 23 eine serielle Datenbefehlsfolge unter Verwendung des IEEE-1149.1-Protokolls in alle die TAP-Schnittstellen 25 bis 28. Die Befehlsfolge gibt den Zugriff auf die Grenzflächen-Abtast-Einfügungsregistekette 38 frei. Die Steuerbits C und die Triggerbits T, die in dieser Befehlsfolge enthalten sind, werden auf Null gesetzt. Andere Bits dienen anderen Funktionen, die hier nicht betrachtet werden müssen. Wenn irgendwelchen der integrierten Schaltungen 11 bis 14 keine Fehler zugeführt werden sollen, so liefert das Steuergerät 23 einen Befehl an die TAP-Schnittstellen dieser integrierten Schaltungen, um sie zu umgehen. Dies erfolgt dadurch, daß der Abfrage-Ein-Anschluß über ein Nebenschlußregister mit dem Abfrage-Aus-Anschluß verbunden wird.
Als nächstes und erneut entsprechend dem IEEE-Protokoll verschiebt das Test-Bus-Steuergerät 23 die serielle Grenzflächen- Register-Datenfolge, d.h. den binären Vektor, in die Abfrageketten 35 bis 38 der ausgewählten integrierten Schaltungen 11 bis 14. Dieser binäre Vektor wird in die Ketten der Abfragezellen 35 bis 38 über die seriellen Abfrage-Bus-Segmente 30 bis 34 verschoben. Es sei bemerkt, daß während die Befehlsfolge und der binäre Vektor auf diese Weise eingeführt werden, das System in seiner normalen Weise arbeitet. Die in die Flip-Flop- Zellen 56 bzw. 62 geladenen Daten können als die Fehlereinführungs-'Freigabe'-Bits betrachtet werden. Wenn das 'Freigabe'- Bit hoch ist, so ermöglicht es, daß ein Fehler an das zugehörige Anschlußkissen zugeführt wird. Entsprechend wird, wenn das 'Freigabe'-Bit niedrig ist, kein Fehler an das zugehörige Anschlußkissen angelegt. Die in die Flip-Flop-Zelle 57 geladenen Daten bilden den tatsächlichen Fehlerdatenwert, der der Kernschaltung 47 zugeführt werden soll. In gleicher Weise erscheinen die in die Flip-Flop-Zelle 63 geladenen Daten als fehlerhafte Daten am Ausgangs-Anschlußkissen 46.
Der binäre Vektor wird in die Abfragekette geladen, so daß in jeder Abfragezelle, die einen Fehler anlegen soll, die Flip- Flop-Schaltung 62 einen logischen EINS-Wert als das 'Fehler- Freigabe-' Bit enthält und die Flip-Flop-Schaltung 63 die fehlerhaften Daten enthält, die an das Ausgangs-Anschlußkissen angelegt werden sollen. In gleicher Weise enthält in jeder Eingangs-Abfragezelle, die einen Fehler anlegen soll, die Flip-Flop-Schaltung 56 eine logische EINS als 'Fehler-Freigabe-' Bit, und die Flip-Flop-Schaltung 57 enthält die fehlerhaften Daten, die an die Kernschaltung angelegt werden sollen.
Das Test-BUS-Steuergerät 23 verschiebt dann eine zweite serielle Datenbefehlsfolge in die Abfrageketten. Diese zweite Befehlsfolge legt das Triggersignal T an die ausgewählen integrierten Schaltungen an, was dazu führt, daß die zugehörigen fehlerhaften Daten eingeführt werden. Damit schalten in jeder Eingangs- Abfragezelle, die eine logische EINS in ihrem Flip-Flop 56 enthält, beide Multiplexer 58 und 59 . Als Ergebnis nimmt der entsprechende Ausgang an die Kernschaltung 47 den logischen Wert in der Flip-Flop-Zelle 57 an, und zwar unabhängig von den Daten, die normalerweise an diesem Punkt erscheinen würden. In gleicher Weise nimmt bei jeder Ausgangs-Abfragezelle, die eine logische EINS in dem Flip-Flop 62 aufweist, der Ausgangsanschluß den logischen Wert in dem Flip-Flop 63 an, und zwar unabhängig von den Daten, die normalerweise an diesem Punkt erscheinen würden.
Unter der Annahme, daß die Diagnose- und Wartungs-Software die Fehler erkennt und die entsprechende Maßnahme trifft, setzt das Test-Bus-Steuergerät 23 das System dann in seine normale Betriebsart zurück, indem noch eine andere Befehlsfolge in die Befehlsregister aller der TAP-Schnittstellen 25 bis 28 verschoben wird, um das Triggersignal zu löschen. Alternativ kann eine TAP-Rücksetzmöglichkeit aufgerufen werden.
Das Triggersignal T kann ein von der Test-Zugriffsschnittstelle 28 gesteuertes Signal sein, oder es kann über einen getrennten Anschluß zugeführt werden. So ist in Fig. 2 ein ODER-Verknüpfungsglied 66 gezeigt, dessen Ausgang mit dem Triggersignal-Bus 49 verbunden ist, während einer seiner beiden Eingänge mit der TAP-Schnittstelle 28 verbunden ist, um das Triggersignal zu empfangen. Der andere Eingang des ODER-Verknüpfungsgliedes 66 ist mit einem Eingangs-Anschlußkissen 67 zur Zuführung eines getrennten äußeren Triggersignals verbunden. Es ist zu erkennen, daß eine zusätzliche Verdrahtung erforderlich ist, um einen externen Zugriff auf das Eingangs- Anschlußkissen 67 zu schaffen. Ein Vorteil eines derartigen getrennten Triggereinganges besteht darin, daß er eine präzisere Steuerung ermöglicht, wenn intermittierende Fehler simuliert werden, was dadurch nachgebildet werden kann, daß das Triggersignal T abwechselnd auf einen hohen und niedrigen Pegel gebracht wird.
Die Erfindung umfaßt verschiedene Modifikationen des vorstehend beschriebenen speziellen Ausführungsbeispiels. Beispielsweise können Abfragezellenschaltungen ähnlich der Eingangs-Abfragezelle 39, jedoch abzüglich der Flip-Flop-Zelle 57 und des Multiplexers 58 in die Abfragekette 38 eingefügt werden, wie dies bei 69 in Fig. 1 gezeigt ist, und sie können dazu verwendet werden, Fehler an willkürlichen Punkten innerhalb der Kernschaltung 47 einzuführen. Eine derartige modifizierte Abfragezelle 69 ist in Fig. 3 gezeigt und umfaßt ein Flip-Flop 70, das zwischen seriellen Bus-Segmenten 51 und 51' eingeschaltet ist. Der Ausgang des Flip-Flops 70 wird einem Eingang eines Multiplexers 71 zugeführt, dessen anderer Eingang geerdet ist. Der Multiplexer 71 wird durch das Triggersignal T über den Triggersignal-Bus 49 gesteuert (siehe auch Fig. 1 und 2) und sein Ausgang ist mit einem Eingang eines EXLUSIV-ODER- Verknüpfungsgliedes 72 verbunden. Der andere Eingang des EXKLUSIV-ODER-Verknüpfungsgliedes 72 ist mit der Kernschaltung verbunden, um Eingangsdaten zu empfangen, und sein Ausgang ist mit einem Punkt in der Kernschaltung 47 verbunden, dem diese Daten normalerweise zugeführt würden. Im Ergebnis wird hierdurch ein EXLUSIV-ODER-Verknüpfungsglied 72 in den Datenpfad eingeführt, in den ein Fehler eingeführt werden soll.
Im Betrieb wird das Freigabebit in der Flip-Flop-Zelle 70 gespeichert und angelegt, wenn das Steuersignal T hoch ist. Das Umschalten des Multiplexers 71 würde selektiv die Daten invertieren und dies als Fehler der Kernschaltung zuführen. Andere Arten von Fehlern könnten dadurch angelegt werden, daß alternative Schaltungen anstelle des EXKLUSIV-ODER-Verknüpfungsgliedes 72 eingesetzt werden.
Bei der beschriebenen Ausführungsform sind die Grenzflächen- Abfrageketten 35 bis 38 jeweils von der doppelten Länge wie eine übliche Grenzflächen-Abfragekette. Wenn dies bevorzugt wird, könnten jedoch die Grenzflächen-Abfrage-Flip-Flops in zwei getrennten Schieberegisterketten verbunden werden, eine für die 'Fehlerfreigabe'- und die andere für die 'Fehlerdaten'- Bits. Die Flip-Flops 56 und 57 würden beispielsweise nicht in Serie miteinander geschaltet sein, sondern sie würden sich vielmehr in getrennten Ketten befinden.

Industrielle Anwendbarkeit

Ein Vorteil der Ausführungsbeispiele der vorliegenden Erfindung besteht darin, daß sie die Grenzflächen-Abfrage-Hardware verwenden, die zum Testen der Hardware vorgesehen sein würde. Weil die zusätzliche Logik lediglich in Logikpfade eingefügt ist, die bereits Testfunktionen zugeordnet sind, beeinflußt sie nicht direkt das normale Betriebsverhalten der integrierten Schaltung. Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß Fehler an ausgewählte Anschlußkissen der integrierten Schaltung angelegt werden können. Tatsächlich könnte, wenn dies erwünscht ist, ein einziger Fehler angelegt werden.

Claims

1. Integrierte Schaltung mit einer Test-Schnittstelle (28), einer Vielzahl von Anschlußkissen (43, 44, 45, 46), einer entsprechenden Vielzahl von Abfragezellen (39, 40, 41, 42), die jeweils mit einem jeweiligen der Vielzahl von Anschlußkissen verbunden sind, und mit einer Kernschaltung (47), wobei jede Abfragezelle folgende Teile umfaßt:

(i) einen Eingang und einen Ausgang, von denen einer mit dem Anschlußkissen und der andere mit der Kernschaltung verbunden ist,

(ii) eine Speichereinrichtung (56, 57; 62, 63) zur Speicherung eines Paares von binären Bits, wobei eines des Paares von binären Bits fehlerhafte, an den Ausgang der Abfragezelle anzulegende Daten umfaßt, während das andere des Paares von binären Bits zur Steuerung der Zuführung des einen des Paares von binären Bits dient, wobei die Speichereinrichtung in Serie mit den entsprechenden Speichereinrichtungen des Restes der Vielzahl von Abfragezellen zwischen einem Eingangsanschluß (33) und einem Ausgangsanschluß (34) der Test-Schnittstelle eingeschaltet ist und die Test-Schnittstelle Einrichtungen zum Laden des binären Vektors in die Serie von Speichereinrichtungen umfaßt, und

(iii) Wählereinrichtungen (58, 59; 65, 66), die auf ein Steuersignal (C), ein Triggersignal (T) und das andere des Paares von Bits ansprechen, um selektiv entweder den Eingang der Abfragezelle oder den Ausgang der Speichereinrichtung mit dem Ausgang der Abfragezelle zu verbinden, wobei die Anordnung derart ist, daß die Zuführung der fehlerhaften Daten an den Abfragezellen-Ausgang von dem Zustand des anderen des Paares von Bits abhängt.

2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtung ein erstes Speicherbauteil (56; 62) umfaßt, das in Serie mit einem zweiten Speicherbauteil (57; 63) geschaltet ist, wobei das zweite Speicherbauteil dazu dient, ein fehlerhaftes Datenbit zu speichern, während das erste Speicherbauteil zur Speicherung eines binären Bits zur Steuerung der Zuführung des fehlerhaften Datenbits dient.

3. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtung ein erstes Speicherbauteil (56; 62) und ein zweites Speicherbauteil (57; 63) umfaßt, die in Serie geschaltet sind, daß die Wählereinrichtung einen ersten Wähler (58; 65) und einen zweiten Wähler (59; 66) umfaßt, daß der erste Wähler in Abhängigkeit von dem Triggersignal (T) betreibbar ist, um entweder das Steuersignal (C) oder den Ausgang des ersten Speicherbauteils anzulegen, um den zweiten Wähler zu steuern, daß der zweite Wähler in Abhängigkeit von dem Ausgang des ersten Wählers betreibbar ist, um entweder den Abfragezellen-Eingang oder den Ausgang des zweiten Speicherbauteils zur Zuführung der fehlerhaften Daten an den Ausgang der Abfragezellen auszuwählen.

4. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Eingang und der Ausgang der Abfragezelle mit einem Eingangsanschlußkissen (43) bzw. der Kernschaltung (47) der integrierten Schaltung verbunden sind.

5. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Eingang und der Ausgang der Abfragezelle mit der Kernschaltung (47) bzw. einem Eingangsanschlußkissen (46) der integrierten Schaltung verbunden sind.

6. Integrierte Schaltung nach Anspruch 1, gekennzeichnet durch ODER-Verknüpfungseinrichtungen (66), die einen mit der Test-Schnittstelle verbundenen Eingang zum Empfang des Triggersignals, einen zweiten, mit einem Testeingangsanschluß (67) der integrierten Schaltung verbundenen Eingang und einen mit der Wählereinrichtung (58) verbundenen Ausgang aufweisen.

7. Integrierte Schaltung nach Anspruch 1, weiterhin gekennzeichnet durch ein weiteres Speicherbauteil (70) in Serie mit der Speichereinrichtung der Abfragezellen, wobei der Ausgang des weiteren Speicherbauteils mit einem Eingang einer weiteren Wählereinrichtung (71) verbunden ist, wobei die weitere Wählereinrichtung einen zweiten geerdeten Eingang, einen mit der Schaltung (72) zur Steuerung der Zuführung eines Fehlers verbundenen Ausgang und einen Steuereingang aufweist, der mit der Test-Schnittstelle zum Empfang des Triggersignals verbunden ist.

8. Integrierte Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Schaltung EXLUSIV-ODER-Verknüpfungseinrichtungen (72) aufweist, deren einer Eingang mit dem Ausgang der weiteren Wählereinrichtung (70) verbunden ist, während ihr anderer Eingang und ihr Ausgang in Serie mit einem Datenpfad verbunden ist, dem der Fehler zuzuführen ist.

9. System mit einer Steuergeräte-Einrichtung (23) und zumindestens einer integrierten Schaltung (11, 12, 13, 14), die eine Test-Schnittstelle (28), eine Vielzahl von Anschlußkissen (43, 44, 45, 46), eine entsprechende Vielzahl von Abfragezellen (39, 40, 41, 42), die jeweils mit einem jeweiligen der Vielzahl von Anschlußkissen verbunden sind, und eine Kernschaltung (47) umfaßt, wobei die Abfragezellen in Serie zwischen einem Abfrage- Eingangsanschluß (33) und einem Abfrage-Ausgangsanschluß (34) der Test-Schnittstelle verbunden sind, wobei die Steuergeräte- Einrichtung (23) betätigbar ist, um die Zuführung eines Steuersignals (C), eines Triggersignals (T) und eines binären Vektors über die Test-Schnittstelle zu steuern, wobei die Test-Schnittstelle betreibbar ist, um den binären Vektor in ausgewählte der in Serie geschalteten Abfragezellen zu laden, wobei Bits des binären Bezugsvektors abwechselnd fehlerhafte Datenbits und Freigabebits zur Steuerung der Zuführung der fehlerhaften Daten durch die Abfragezelle umfassen und wobei jede Abfragezelle folgende Teile umfaßt:

(i) einen Eingang und einen Ausgang, von denen einer mit dem Anschlußkissen (43, 44, 45, 46) und der andere mit der Kernschaltung (47) verbunden ist,

(ii) eine Speichereinrichtung (56, 57; 62, 63), die in Serie mit entsprechenden Speichereinrichtungen weitere Abfragezellen geschaltet sind, um ein Paar von Bits des binären Vektors zu speichern, wobei eines des Paares von Bits ein fehlerhaftes Datenbit umfaßt, während das andere des Paares von Bits eines der genannten Freigabebits umfaßt, und

(iii) eine Wählereinrichtung (58, 59; 65, 66), die auf das Steuersignal (C), das Triggersignal (T) und das andere des Paares von Bits anspricht, um selektiv entweder den Eingang der Abfragezelle oder die Speichereinrichtung mit dem Ausgang der Abfragezelle zu verbinden, wobei die Anordnung derart ist, daß das fehlerhafte Datenbit als der Ausgang der Abfragezelle in Abhängigkeit von dem Zustand des anderes des Paares von Bits zugeführt wird.

10. System nach Anspruch 9, dadurch gekennzeichnet, daß die Speichereinrichtung ein erstes Speicherbauteil (56; 65) umfaßt, das in Serie mit einem zweiten Speicherbauteil (57; 63) geschaltet ist, wobei das zweite Speicherbauteil zur Speicherung eines fehlerhaften Datenbits dient, während das erste Speicherbauteil zur Speicherung eines binären Bits zur Steuerung der Zuführung des fehlerhaften Datenbits dient.

11. System nach Anspruch 9, dadurch gekennzeichnet, daß die Speichereinrichtung erste und zweite Speicherbauteile (56, 57; 65, 66) umfaßt, die in Serie zwischen einem Abfrageeingang und einem Abfrageausgang der Test-Schnittstelle geschaltet sind, daß die Wählereinrichtung einen ersten Wähler (58, 65) und einen zweiten Wähler (59, 66) umfaßt, daß der erste Wähler zur Zuführung entweder des Steuersignals oder des Ausganges des ersten Speicherbauteils zur Steuerung des zweiten Wählers betreibbar ist, und daß der zweite Wähler zur Auswahl entweder des Abfragezellen-Einganges oder des Ausganges des zweiten Speicherbauteils zur Zuführung der fehlerhaften Daten an den Ausgang der Abfragezelle betreibbar ist.

12. System nach Anspruch 9, dadurch gekennzeichnet, daß der Eingang und der Ausgang der Abfragezelle mit einem Eingangsanschlußkissen (43) bzw. der Kernschaltung (47) der integrierten Schaltung verbunden sind.

13. System nach Anspruch 9, dadurch gekennzeichnet, daß der Eingang und der Ausgang der Abfragezelle mit der Kernschaltung (47) bzw. einem Ausgangsanschlußkissen (46) der integrierten Schaltung verbunden sind.

14. System nach Anspruch 9, dadurch gekennzeichnet, daß die integrierte Schaltung weiterhin ODER-Verknüpfungseinrichtungen (66) umfaßt, die einen mit der Schnittstelle zum Empfang des Steuersignals verbundenen Eingang, einen zweiten, mit einem Eingangsanschluß (67) der integrierten Schaltung verbundenen Eingang und einen mit der Wählereinrichtung (58; 65) verbundenen Ausgang aufweisen.

15. System nach Anspruch 9, dadurch gekennzeichnet, daß die integrierte Schaltung ein weiteres Speicherbauteil (70) in Serie mit den Speichereinrichtungen der Abfragezellen umfaßt, daß der Ausgang des weiteren Speicherbauteils mit einem Eingang einer weiteren Wählereinrichtung (71) verbunden ist, daß die weitere Wählereinrichtung einen zweiten geerdeten Eingang, einen Ausgang, der mit einem Punkt in der Kernschaltung verbunden ist, dem ein Fehler zuzuführen ist, und einen Steuereingang aufweist, der mit der Test-Schnittstelle zum Empfang des Triggersignals verbunden ist.

16. System nach Anspruch 15, weiterhin dadurch gekennzeichnet, daß es eine EXLUSIV-ODER-Verknüpfungseinrichtung (72) umfaßt, die einen mit dem Ausgang der weiteren Wählereinrichtung (71) verbundenen Eingang und einen anderen Eingang und einen Ausgang aufweist, die in Serie mit einem Datenpfad verbunden sind, dem der Fehler zuzuführen ist.

17. System nach Anspruch 9, weiterhin dadurch gekennzeichnet, daß es Einrichtungen (15, 18, 21) zur Diagnostizierung von Fehlern aufweist, die sich aus der Zuführung der fehlerhaften Datenbits ergeben.

18. System nach Anspruch 17, dadurch gekennzeichnet, daß die Speichereinrichtung ein erstes Speicherbauteil (56; 62) umfaßt, das in Serie mit einem zweiten Speicherbauteil (57; 66) geschaltet ist, wobei das zweite Speicherbauteil zur Speicherung eines fehlerhaften Datenbits dient und das erste Speicherbauteil zur Speicherung eines binären Bits zur Steuerung der Zuführung des fehlerhaften Datenbits dient.

19. System nach Anspruch 17, dadurch gekennzeichnet, daß die Speichereinrichtung erste und zweite Speicherbauteile (56, 57; 65, 66) umfaßt, die in Serie zwischen einem Abfrage-Eingang und einem Abfrage-Ausgang der Test-Schnittstelle geschaltet sind, und daß die Wählereinrichtungen einen ersten Wähler (58; 65) und einen zweiten Wähler (59; 66) umfassen, wobei der erste Wähler zur Zuführung entweder des Steuersignals oder des Ausganges des ersten Speicherbauteils zur Steuerung des zweiten Wählers betreibbar ist, und wobei der zweite Wähler zur Auswahl entweder des Abfragezellen- Einganges oder des Ausganges des zweiten Speicherbauteils zur Zuführung der fehlerhaften Daten an den Ausgang der Abfragezelle betreibbar ist.

20. System nach Anspruch 17, dadurch gekennzeichnet, daß der Eingang und der Ausgang der Abfragezelle mit einem Eingangsanschlußkissen (43) bzw. der Kernschaltung (47) der integrierten Schaltung verbunden sind.

21. System nach Anspruch 17, dadurch gekennzeichnet, daß der Eingang und der Ausgang der Abfragezelle mit der Kernschaltung (47) bzw. einem Ausgangsanschlußkissen (46) der integrierten Schaltung verbunden sind.

22. System nach Anspruch 17, dadurch gekennzeichnet, daß die integrierte Schaltung weiterhin ODER-Verknüpfungseinrichtungen (66) umfaßt, die einen mit der Schnittstelle zum Empfang des Steuersignals verbundenen Eingang, einen zweiten, mit einem Eingangsanschluß der integrierten Schaltung verbundenen Eingang und einen Ausgang aufweisen, der mit der Wählereinrichtung verbunden ist.

23. System nach Anspruch 17, ddurch gekennzeichnet, daß die integrierte Schaltung ein weiteres Speicherbauteil (70) in Sereie mit den Speichereinrichtungen der Abfragezellen umfaßt, daß der Ausgang des weiteren Speicherbauteils mit einem Eingang einer weiteren Wählereinrichtung (71) verbunden ist, daß die weitere Wählereinrichtung einen zweiten geerdeten Eingang, einen Ausgang, der mit einem Punkt in der Kernschaltung verbunden ist, dem ein Fehler zuzuführen ist, und einen Steuereingang aufweist, der mit der Test- Schnittstelle zum Empfang des Triggersignals verbunden ist.

24. System nach Anspruch 23, das weiterhin EXKLUSIV-ODER-Verknüpfungseinrichtungen (72) aufweist, die einen mit dem Ausgang der weiteren Wählereinrichtung verbundenen Eingang und einen anderen Eingang und einen Ausgang aufweisen, die in Serie mit einem Datenpfad geschaltet sind, dem der Fehler zuzuführen ist.

25. Verfahren zum Testen einer integrierten Schaltung mit einer Test-Schnittstelle (28), einer Vielzahl von Anschlußkissen (43, 44, 45, 46), einer entsprechenden Vielzahl von Abfragezellen (39, 40, 45, 46) und einer Kernschaltung (47), wobei die Test- Schnittstelle betreibbar ist, um einen binären Vektor in ausgewählte der Vielzahl von Abfragezellen zu laden, wobei jede Abfragezelle einen Eingang und einen Ausgang, von denen einer mit einer jeweiligen einen der Vielzahl von Anschlußkissen und der andere mit einer Kernschaltung der integrierten Schaltung verbunden ist, eine Speichereinrichtung zum Speichern eines Paares der Bits eines binären Vektors und eine Wählereinrichtung zum selektiven Verbinden entweder des Einganges der Abfragezelle oder des Ausganges der Speichereinrichtung mit dem Ausgang der Abfragezelle umfaßt, wobei die Speichereinrichtungen der Vielzahl von Abfragezellen in Serie zwischen einem Abfrage-Eingangsanschluß und einem Abfrage-Ausgangsanschluß der Test-Schnittstelle geschaltet sind, und wobei das Verfahren die folgenden Schritte umfaßt

(i) Laden eines binären Vektors in die Serie von Speichereinrichtungen derart, daß jede Speichereinrichtung ein Paar von Bits enthält, wobei ein Bit fehlerhafte Daten und das andere Bit ein Freigabebit bildet, und Anlegen eines Triggersignals an die Wählereinrichtung zur Einleitung der Zuführung des fehlerhaften Datenbits an den Ausgang der Abfragezelle in Abhängigkeit von dem Zustand des anderen Bits des Paares von Bits.

26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß die Speichereinrichtung ein erstes Speicherbauteil und ein zweites Speicherbauteil umfaßt, die in Serie geschaltet sind, und daß der binäre Vektor derart geladen wird, daß sich das Freigabebit in dem ersten Speicherbauteil befindet, während sich das fehlerhafte Datenbit in dem zweiten Speicherbauteil befindet.

27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die Wählereinrichtung einen ersten Wähler und einen zweiten Wähler umfaßt, und daß der Schritt des Anlegens des Triggersignals das Anlegen des Triggersignals an den ersten Wähler umfaßt, wodurch der Ausgang des ersten Speicherbauteils an den zweiten Wähler angelegt wird, um den Ausgang des zweiten Speicherbauteils zur Zuführung der fehlerhaften Daten an den Ausgang der Abfragezelle auszuwählen.

28. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß der Eingang und der Ausgang der Abfragezelle mit einem Eingangsanschlußkissen bzw. der Kernschaltung der integrierten Schaltung verbunden sind.

29. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß der Eingang und der Ausgang der Abfragezelle mit der Kernschaltung bzw. einem Ausgangsanschlußkissen der integrierten Schaltung verbunden sind.

30. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß das Steuersignal der Wählereinrichtung über die Test-Schnittstelle zugeführt wird.

31. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß das Steuersignal der Wählereinrichtung über einen getrennten Eingangsanschluß der integrierten Schaltung zugeführt wird.

32. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß vor dem Einführen des binären Vektors der Test-Schnittstelle eine Befehlsfolge zur Steuerung des Ladens des binären Vektors in die Abfragezellen zugeführt wird, daß nach dem Einführen des binären Vektors eine zweite Befehlsfolge, die das Steuersignal und das Triggersignal zum Einleiten der Zuführung der fehlerhaften Datenbits umfaßt, zugeführt wird, und daß nach dem Zuführen der fehlerhaften Datenbits eine dritten Befehlsfolge der Test-Schnittstelle zum Rücksetzen der Abfragezellen zur Weiterleitung von Daten zwischen dem Anschlußkissen und der Kernschaltung zugeführt wird.

33. Verfahren nach Anspruch 26, gekennzeichnet durch den Schritt der Überwachung der integrierten Schaltung auf Fehler, die sich aus der Zuführung der fehlerhaften Datenbits ergeben.

34. Verfahren nach Anspruch 32, gekennzeichnet durch den Schritt der Überwachung der integrierten Schaltung auf Fehler, die sich aus der Zuführung der fehlerhaften Datenbits ergeben, bevor die dritte Befehlsfolge zugeführt wird.