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TWI831041B - 半導體裝置的形成方法 - Google Patents

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TWI831041B
TWI831041B TW110130855A TW110130855A TWI831041B TW I831041 B TWI831041 B TW I831041B TW 110130855 A TW110130855 A TW 110130855A TW 110130855 A TW110130855 A TW 110130855A TW I831041 B TWI831041 B TW I831041B
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self
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gate dielectric
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林揆倫
許家瑋
雄飛 于
志安 徐
許智育
陳建豪
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台灣積體電路製造股份有限公司
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Abstract

在一實施例中，一種方法包括：沉積閘極介電層於第一鰭片及第二鰭片上，第一鰭片及第二鰭片在第一方向上遠離基板延伸，第一鰭片及第二鰭片之間的距離沿著第一方向減小；藉由將閘極介電層暴露於自限源(self-limiting source)前驅物及自反應源(self-reacting source)前驅物，沉積犧牲層於閘極介電層上，自限源前驅物反應以形成犧牲層的材料的初始層，自反應源前驅物反應以形成犧牲層的該材料的主層；在犧牲層覆蓋閘極介電層時，退火閘極介電層；退火閘極介電層後，移除犧牲層；及移除犧該牲層後，形成閘極電極層於閘極介電層上。

Description

半導體裝置的形成方法
本揭露是有關於一種半導體裝置及其形成方法，且特別是有關於一種具有FINFET裝置的半導體裝置製造方法。
半導體裝置用於各式各樣的電子應用中，例如個人電腦、手機、數位相機與其他電子裝置。半導體裝置的製造一般是透過於半導體基板上方依序沉積絕緣或介電層、導電層以及半導體層的材料，並利用微影圖案化各種材料層以於半導體裝置上形成電路組件與元件。
半導體工業藉由逐步縮減最小部件尺寸來不斷增加各種電子元件(例如，電晶體、二極體、電阻、電容等)的積體密度，允許將多個元件整合於一給定的面積中。
本發明實施例提供一種半導體裝置的形成方法，包括：沉積閘極介電層於第一鰭片及第二鰭片上，第一鰭片及第二鰭片在第一方向上遠離基板延伸，第一鰭片及第二鰭片之間的距離沿著第一方向減小；藉由將閘極介電層暴露於自限源(self-limiting source)前驅物及自反應源(self-reacting source)前驅 物，沉積犧牲層於閘極介電層上，自限源前驅物反應以形成犧牲層的材料的初始層，自反應源前驅物反應以形成犧牲層的該材料的主層；在犧牲層覆蓋閘極介電層時，退火閘極介電層；退火閘極介電層後，移除犧牲層；及移除犧該牲層後，形成閘極電極層於閘極介電層上。
本發明實施例提供一種半導體裝置的形成方法，包括：形成從基板延伸的第一鰭片及第二鰭片；形成虛設介電質於第一鰭片及第二鰭片的上部上；生長磊晶源極/汲極區於第一鰭片及第二鰭片中，磊晶源極/汲極區鄰近於虛設介電質；從第一鰭片及第二鰭片移除虛設介電質，在移除虛設介電質期間，第一鰭片及第二鰭片的上部朝向彼此彎曲；沉積閘極介電層於第一鰭片及第二鰭片的上部上；沉積犧牲層於閘極介電層上，犧牲層的水平部分具有第一厚度，犧牲層的垂直部分具有第二厚度，第二厚度最多比第一厚度小20%；在沉積犧牲層後，退火閘極介電層；在退火閘極介電層後，移除犧牲層；及在移除犧牲層後，形成閘極電極層於閘極介電層上。
本發明實施例提供一種半導體裝置的形成方法，包括：形成虛設介電質於第一鰭片及第二鰭片上，第一鰭片及第二鰭片在第一方向上遠離基板延伸；生長磊晶源極/汲極區於第一鰭片及第二鰭片中，磊晶源極/汲極區鄰近於虛設介電質；移除虛設介電質以形成露出第一鰭片及第二鰭片的凹槽，第一鰭片及第二鰭片之間的距離在移除前沿著第一方向為定值，第一鰭片及第二鰭片之間的距離在移除後沿著第一方向減小；沉積閘極介電層於凹槽中；藉由將閘極介電層暴露於自限源前驅物及自反應源前驅物，沉積犧牲層於閘極介電層上，自限源前驅物反應以形成犧牲層的材料的初始層，自反應源前驅物反應以形成犧牲層的材料的主層，其中自反應源前驅物與自身反應，其中自限源前驅物不與自身反應；修復閘極介電層中的缺陷且犧牲層覆蓋閘極介電層；從閘極 介電層移除犧牲層；及形成閘極電極層於閘極介電層上。
50:基板
50N:n型區
50P:p型區
52:介電層
52A:第一介電層
52B:第二介電層
52C:第三介電層
54:心軸
56:間隔層
58:間隔物
60:溝槽
62:鰭片
64:絕緣材料
66:淺溝槽隔離區
68:通道區
70:虛設介電層
72:虛設閘極層
74:遮罩層
80:虛設介電層
82:虛設閘極
84:遮罩
92:源極/汲極區
94:閘極間隔物
96:接觸蝕刻停止層
98:第一ILD層
100:凹槽
102:閘極介電層
104:缺陷
108:閘極電極層
110:閘極結構
112:閘極介電質
114:閘極電極
116:閘極遮罩
118:第二ILD層
122:源極/汲極接觸件
124:閘極接觸件
A-A:線
B-B:線
C-C:線
D1:間隔距離
D2:間隔距離
D3:間隔距離
D4:間隔距離
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
T6:厚度
W1:寬度
W2:寬度
W3:寬度
本揭露從以下詳細描述中配合附圖可最好地被理解。應強調的是，依據業界的標準做法，各種部件並未按照比例繪製且僅用於說明的目的。事實上，為了清楚討論，各種部件的尺寸可任意放大或縮小。
第1圖係根據一些實施例，以三維視圖繪示出FinFET的示例。
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖係根據一些實施例，繪示出在製造FinFETs期間的中間階段的剖面圖。
第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第12C圖、第12D圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、第22B圖係根據一些實施例，繪示出在製造FinFETs期間的中間階段的剖面圖。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件及其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件上方或之上，可能包含第一及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一及第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明及清楚之目的，而非用以表示所討論的不同實施 例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在......之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據一些實施例，進行退火製程以修復替代閘極疊層中的缺陷。形成一層或多層犧牲層以在退火期間保護閘極堆疊的閘極介電層。犧牲層包括用緩慢沉積製程形成的矽層，這允許以高度保形性(high degree of conformality)形成犧牲層。形成具有高度保形性的犧牲層允許移除犧牲層同時避免損壞下方的鰭片，特別是當下方的鰭片靠近在一起時。
第1圖係根據一些實施例，以三維視圖繪示出簡化的鰭式場效電晶體(Fin field-effect transistor,FinFETs)的示例。為了說明清楚，省略了FinFETs的一些其他部件(後文討論)。所繪示出的FinFETs可作為例如一個電晶體或複數個電晶體操作的方式電性耦合，上述複數個電晶體例如四個電晶體。
FinFETs包括從基板50延伸的鰭片62。淺溝槽隔離(Shallow Trench Isolation,STI)區66設置在基板50上方，且鰭片62突出於(protrude above)相鄰的STI區66的上方及之間。儘管將STI區66描述/繪示為與基板50分離，但是如本文所使用的，術語"基板"可僅指半導體基板或包括隔離區的半導體基板。此外，儘管鰭片62被繪示與基板50為相同的單一連續材料，但是鰭片62及/或基板50可包括單一材料或複數個材料。在這種情況下，鰭片62指的是延伸於相鄰的STI區66上方及之間的部分。
閘極結構110位於鰭片62的通道區上方。閘極結構110包括閘極介 電質112及閘極電極114。閘極介電質112沿著側壁並位於鰭片62的頂表面上方，並且閘極電極114位於在閘極介電質112上方。源極/汲極區92設置在鰭片62的相對於閘極介電質112及閘極電極114的兩側。閘極間隔物94將源極/汲極區92與閘極結構110分開。在形成複數個電晶體的實施例，源極/汲極區92可在各個電晶體之間共享。在一個電晶體由複數個鰭片62所形成的實施例中，相鄰的源極/汲極區92可電性耦合，例如藉由磊晶生長來聚結(coalescing)源極/汲極區92，或藉由將源極/汲極區92與相同的源極耦合/汲極接觸。一個或多個層間介電(inter-layer dielectric,ILD)層(後文進一步討論)位於源極/汲極區92及/或閘極電極114上方，藉由形成至源極/汲極區92及/或閘極電極114的接觸件(後文進一步討論)。
第1圖進一步繪示出幾個參考橫剖面。剖面A-A沿著鰭片62的縱軸並且在例如FinFET的源極/汲極區92之間的電流的方向上。剖面B-B垂直於剖面A-A並且沿著閘極電極114的縱軸。剖面C-C垂直於剖面A-A並且延伸穿過FinFETs的源極/汲極區92。為清楚起參照，隨後的圖參考了這些參考橫剖面。
本文討論的一些實施例是在使用閘極後製(gate-last)製程形成之FinFETs的情境下討論的。在其他實施例中，可使用閘極先製(gate-first)製程。此外，一些實施例考慮了在平面裝置中使用的面向。
第2圖至第9圖係根據一些實施例，繪示製造FinFETs的中間階段的剖面圖。第2圖至第9圖繪示出第1圖中所示的參考橫剖面A-A，但差別在於繪示了複數個鰭片/FinFETs。
在第2圖中，提供了基板50。基板50可為半導體基板，例如塊體半導體、絕緣體上覆半導體基板(semiconductor-on-insulator substrate)等，其可被摻雜(例如，以p型或n型摻質)或未摻雜。基板50可為晶片(wafer)，例如矽晶片。總體而言，SOI基板為在絕緣層上形成的半導體材料層。絕緣層可例 如為埋藏氧化物(buried oxide,BOX)層、氧化矽層等。提供絕緣層於通常為矽或玻璃基板的基板上。也可使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽、鍺、化合物半導體、合金半導體、或其組合，上述化合物半導體包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium antimonide)，上述合金半導體包括矽鍺(silicon-germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷化鎵銦(gallium indium arsenide)、磷化鎵銦(gallium indium phosphide)、及/或磷砷化鎵銦(gallium indium arsenide phosphide)、或其組合。
基板50具有n型區50N及p型區50P。n型區50N可用於形成n型裝置，例如NMOS電晶體，例如n型FinFETs。p型區50P可用於形成p型裝置，例如PMOS電晶體，例如p型FinFETs。n型區50N可與p型區50P實體分離，並且可設置任何數量的裝置部件(例如，其他主動裝置、摻雜區、隔離結構等)於n型區50N及p型區50P之間。
在基板50上形成一個或多個介電層52。介電層52將用於對基板50進行圖案化。在所示實施例中，介電層52包括位於基板50上方的第一介電層52A、位於第一介電層52A上方的第二介電層52B、及位於第二介電層52B上方的第三介電層52C。第一介電層52A可稱作墊層(pad layer)，可由例如氧化矽等的氧化物所形成，並可藉由對基板50的表層進行熱氧化而形成。第二介電層52B可為例如硬遮罩層的遮罩層，可由例如氮化矽的氮化物所形成，並且可藉由例如下列沉積來形成：電漿增強化學氣相沉積(plasma-enhanced CVD,PECVD)、原子層沉積(atomic layer deposition,ALD)等。第三介電層52C可由氧化矽(例如，四乙氧基矽烷(tetraethylorthosilicate,TEOS)氧化物)、無氮抗反射塗層 (nitrogen-free anti-reflective coating,NFARC)、碳化矽、氮氧化矽等所形成。
心軸(Mandrels)54形成在介電層52上方，例如，在第三介電層52C上。可藉由沉積及圖案化心軸層來形成心軸54。心軸層是由對(多個)下方層的蝕刻具有高蝕刻選擇性的材料所形成，上述下方層例如介電層52。心軸層可由例如非晶矽、多晶矽、氮化矽、氧化矽等、或其組合所形成，並且可使用例如化學氣相沉積(chemical vapor deposition,CVD)、PECVD等的製程來形成。然後使用合適的光學微影及蝕刻技術對心軸層進行圖案化以形成心軸54。可以約10nm至約15nm的範圍的間隔距離D1將心軸54間隔開。每個心軸54可具有在約10nm至約15nm範圍的寬度W1。心軸54將用於在基板50上方圖案化間隔物。間隔距離D1及心軸54的寬度W1決定了隨後圖案化的間隔物之間的間隔距離。
在第3圖中，在心軸54及介電層52上方形成間隔層56。在形成之後，間隔層56沿著心軸54的頂表面、心軸54的側壁及第三介電層52C的頂表面延伸。間隔層56是由對(多個)下方層的蝕刻具有高蝕刻選擇性的材料所形成，上述下方層例如介電層52。間隔層56可由氮化矽、氧化鋁、氮化鋁、氮化鉭、氮化鈦、氧化鈦等、或其組合所形成，並且可使用例如ALD、CVD等的製程來形成。間隔層56具有高度的保形性，其垂直部分的厚度T1等於或略小於其水平部分的厚度T2。舉例而言，厚度T1可為厚度T2的約80%至約100%。厚度T1可在約5nm至約20nm的範圍，並且厚度T2可在約5nm至約24nm的範圍。間隔層56將被圖案化以在基板50上方形成間隔物。間隔層56的垂直部分的厚度T1決定了隨後圖案化的間隔物的寬度。
在第4圖中，將間隔層56圖案化，以形成間隔物58。進行合適的蝕刻製程以移除間隔層56的水平部分。蝕刻製程以相較於蝕刻心軸54及間隔層56的垂直部分的速率而言更大的速率選擇性蝕刻間隔層56的水平部分。例如，當間隔層56是由氮化矽所形成時，蝕刻製程可為用甲烷(methane,CH4)、氯氣 (chlorine,Cl2)、氮氣(nitrogen,N2)等進行的非等向性乾式蝕刻。在蝕刻製程之後，間隔物58包括間隔層56的剩餘垂直部分。心軸54可以可選地與間隔層56的水平部分一起被移除，或者可在後續製程中被移除。在一些實施例中，在形成間隔物58之後移除心軸54，並且可藉由合適的蝕刻製程來移除心軸54，上述蝕刻製程以相較於蝕刻間隔物58的速率而言更大的速率選擇性地蝕刻心軸54。
如第4圖所示，間隔物58具有寬度W2並且以間隔距離D2被間隔開。如前文所述，心軸54的間隔距離D1及寬度W1(參照第2圖)決定了間隔物58之間的間隔距離D2，且間隔層56的垂直部分的厚度T1(參照第3圖)決定了間隔物58的寬度W2。由於使用選擇性蝕刻製程形成間隔物58，因此在形成間隔物58時，間隔層56的垂直部分的厚度T1少量減少。舉例而言，間隔物58之間的間隔距離D2可比心軸54的寬度W1最多大約300%，間隔物58的寬度W2可比間隔層56的厚度T1最多小約30%。間隔物58之間的間隔距離D2可在約10nm至約30nm的範圍，且間隔物58的寬度W2可在約3.5nm至約20nm的範圍。間隔物58將用於在基板50中圖案化鰭片。間隔距離D2及間隔物58的寬度W2決定了隨後圖案化的鰭片的間隔距離及寬度。
在第5圖中，鰭片62形成在基板50中。鰭片62為半導體條(strips)。藉由使用間隔物58作為蝕刻遮罩在介電層52中圖案化溝槽60，然後將溝槽60的圖案從介電層52轉移至基板50。可藉由例如下列任何可接受的蝕刻製程形成溝槽60：反應離子蝕刻(reactive ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)等、或其組合。蝕刻可為非等向性的。間隔物58可被蝕刻製程所消耗，或者可在蝕刻製程之後被移除。在一些實施例中，可進行清潔製程，以移除間隔物58的任何殘留材料，上述清潔製程例如濕式蝕刻。介電層52可以可選地與間隔物58一起被移除，或者可在後續製程中被移除。
如第5圖所示，鰭片62具有寬度W3並且以間隔距離D3間隔開。如 前文所述，間隔物58的寬度W2(參照第4圖)決定了鰭片62的寬度W3，且間隔物58之間的間隔距離D2(參照第4圖)決定了鰭片62之間的間隔距離D3。雖然使用非等向性蝕刻製程來形成鰭片62，這樣的製程可能不是完美的非等向性。因此，鰭片62之間的間隔距離D3可比間隔物58之間的間隔距離D2最多小約20%，且鰭片62的寬度W3可比間隔物58的寬度W2最多大約150%。鰭片62之間的間隔距離D3及鰭片62的寬度W3都較小，這可提高所得之半導體裝置的整合密度。然而，隨著鰭片62之間的間隔距離D3減小，鰭片62之間的間隔距離D3的均勻性(uniformity)降低。當鰭片62之間的間隔距離D3的均勻性較差時，可能需要進行大量的過蝕刻(over-etching)進行後續進行的蝕刻製程(後文詳述)，這增加了鰭片62損壞的風險且會降低製造產率。因此，根據一些實施例，鰭片62之間的間隔距離D3及鰭片62的寬度W3被選擇為在整合密度及製造產率之間取得平衡。在一些實施例中，心軸54(參照第2圖)的寬度W1被限制在約10nm至約15nm的範圍，這允許了鰭片62之間的間隔距離D3在約8nm nm至約30nm的範圍，並且鰭片62的寬度W3在約3.5nm至約30nm的範圍。鰭片62之間的這種間隔距離D3允許了間隔距離D3具有在約0.6%至約0.95%範圍的相對標準差。形成具有在這些範圍的寬度W3及間隔距離D3的鰭片62允許了使用較少的過蝕刻來進行隨後進行的蝕刻製程(後文進一步討論)，這降低了損壞鰭片62的風險並且可增加製造產率。形成具有這些範圍之外的寬度W3及間隔距離D3的鰭片62可能會不允許使用較少的過蝕刻來進行隨後進行的蝕刻製程(後文進一步討論)，這可能會增加損壞鰭片62的風險並且可能降低製造產率。
在第6圖中，絕緣材料64形成在基板50上方及相鄰的鰭片62之間的溝槽60(參照第5圖)中。絕緣材料64可為氧化物，例如氧化矽、氮化物等、或其組合，並且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)、流動式CVD(flowable CVD,FCVD)(例如，CVD基 (CVD-based)材料在遠端電漿系統中的沉積及後固化(post curing)，以使其轉化為另一種材料，例如氧化物)等、或其組合。可藉由使用任何可接受的製程來形成其他絕緣材料。在所繪示的實施例中，絕緣材料64為藉由FCVD製程所形成的氧化矽。一旦形成絕緣材料，可進行退火製程。在一實施例中，形成絕緣材料64，使得多餘的絕緣材料64覆蓋鰭片62及介電層52(如果存在)。儘管絕緣材料64被繪示為單層，但是一些實施例可利用複數層。舉例而言，在一些實施例中，可首先沿著基板50的表面及鰭片62的側壁形成襯層。然後，可於襯層上方形成例如前文所述之填充材料。
在第7圖中，對絕緣材料64施加移除製程，以移除鰭片62上方多餘的絕緣材料64。在一些實施例中，可使用例如化學機械拋光(chemical mechanical polish,CMP)的平坦化製程、回蝕刻製程、其組合等。平坦化製程露出鰭片62，使得鰭片62及絕緣材料64的頂表面在平坦化製程完成後共平面。在介電層52(參照第6圖)保留在鰭片62上的實施例中，平坦化製程可移除介電層52，使得鰭片62的頂表面及絕緣材料64的頂表面在平坦化製程完成之後共平面。在另一實施例中，平坦化製程可露出介電層52，使得第三介電層52C的頂表面及絕緣材料64的頂表面在平坦化製程完成後共平面。
在第8圖中，將絕緣材料64凹蝕，以形成淺溝槽隔離(Shallow Trench Isolation,STI)區66。將絕緣材料64凹蝕，使得位於n型區50N及p型區50P中之鰭片62的上部從相鄰的STI區66上方及之間突出。鰭片62的露出部分包括將成為所得之FinFETs的通道區。再者，STI區66的頂表面可具有如圖所示的平坦表面、凸表面、凹表面(例如碟狀)、或其組合。可藉由適當的蝕刻將STI區66的頂表面形成為平坦的、凸的、及/或凹的。可使用可接受的蝕刻製程來將STI區66凹蝕，例如對絕緣材料64的材料具有選擇性的蝕刻製程(例如，相較於蝕刻鰭片62之材料的速率，以更快的速率蝕刻絕緣材料64的材料)。舉例而言， 可使用例如稀氫氟(dilute hydrofluoric,dHF)酸移除氧化物。
參照第2圖至第8圖所述的製程僅為如何形成鰭片62的一示例。在一些實施例中，可藉由磊晶成長製程來形成鰭片。舉例而言，可於基板50的頂表面上方形成介電層，並且可穿過介電層蝕刻出溝槽，以露出下方的基板50。可於溝槽中磊晶成長同質磊晶(homoepitaxial)結構，並且將介電層凹蝕，使得同質磊晶結構從介電層突出以形成鰭片。此外，在一些實施例中，異質磊晶(heteroepitaxial)結構可用於鰭片62。舉例而言，可將第7圖中的鰭片62凹蝕，並且可在凹蝕的鰭片62上方磊晶成長與鰭片62不同的材料。在此實施例中，鰭片62包括凹蝕的材料以及設置於凹蝕的材料上方的磊晶成長材料。在另一實施例中，可於基板50的頂表面上方形成介電層，並且可穿過介電層蝕刻出溝槽。然後，可使用與基板50不同的材料在溝槽中磊晶成長異質磊晶結構，並且可將介電層凹蝕，使得異質磊晶結構從介電層突出以形成鰭片62。在一些實施例中，將同質磊晶結構或異質磊晶結構磊晶成長，可在成長過程中原位摻雜磊晶成長的材料，儘管原位摻雜及佈植摻雜可一起使用，但原位摻雜可避免先前及隨後的佈植。
更進一步，在n型區50N(例如，NMOS區)中磊晶成長與p型區50P(例如，PMOS區)中的材料不同的材料可能是有利的。在各個實施例中，鰭片62的上部可由例如下列材料所形成：矽鍺(SixGe1-x，其中x可在0至1的範圍)、碳化矽、純或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等。舉例而言，用於形成III-V族化合物半導體的可用材料包括但不限於下列材料：砷化銦(indium arsenide)、砷化鋁(aluminum arsenide)、砷化鎵(gallium arsenide)、磷化銦(indium phosphide)、氮化鎵(gallium nitride)、砷化銦鎵(indium gallium arsenide)、砷化銦鋁(indium aluminum arsenide)、鎵銻(gallium antimonide)、鋁銻(aluminum antimonide)、磷化鋁(aluminum phosphide)、 磷化鎵(gallium phosphide)等。
再者，可於鰭片62及/或基板50中形成適當的井。在一些實施例中，可於n型區50N中形成p型井，並且可在p型區50P中形成n型井。在一些實施例中，在n型區50N及p型區50P中皆形成p型井或n型井。
在具有不同井型的實施例中，可使用光阻及/或其他遮罩來實現用於n型區50N及p型區50P的不同佈植步驟。舉例而言，可在n型區50N中的鰭片62及STI區66上方形成光阻。將光阻圖案化，以露出基板50的p型區50P。可藉由使用旋塗技術來形成光阻，並且可使用可接受的光學微影技術來將光阻圖案化。一旦將光阻圖案化，在p型區50P中進行n型雜質(impurity)佈植，並且光阻可用作遮罩以實質上防止將n型雜質佈植至n型區50N中。n型雜質可為磷、砷、銻等，將其佈植於區域中濃度最多約1018cm-3，例如在約1016cm-3至約1018cm-3的範圍。在佈植之後，例如藉由可接受的灰化製程來移除光阻。
在佈植p型區50P之後，隨後在p型區50P中的鰭片62及STI區66上方形成光阻。將光阻圖案化以露出基板50的n型區50N。可藉由使用旋塗技術來形成光阻，並且可使用可接受的光學微影技術來將光阻圖案化。一旦將光阻圖案化，可在n型區50N中進行p型雜質佈植，並且光阻可用作遮罩以實質上防止將p型雜質佈植至p型區50P中。p型雜質可為硼、氟化硼、銦等，將其佈植於區域中濃度最高約1018cm-3，例如在約1016cm-3至約1018cm-3的範圍。在佈植之後，可例如藉由可接受的灰化製程來移除光阻。
在佈植n型區50N及p型區50P之後，可進行退火以修復佈植損壞並活化佈植的p型及/或n型雜質。在一些實施例中，可在成長期間將磊晶鰭片的成長材料原位摻雜，儘管原位摻雜及佈植摻雜可一起使用，但原位摻雜可避免佈植。
在第9圖中，在鰭片62上形成虛設介電層70。虛設介電層70可例 如為氧化矽、氮化矽、其組合等，並且可根據可接受的技術沉積或熱成長(thermally grown)虛設介電層70，虛設閘極層72形成在虛設介電層70上方，且遮罩層74形成在虛設閘極層72上方。虛設閘極層72可沉積在虛設介電層70上方，然後例如藉由CMP將其平坦化。遮罩層74可沉積在虛設閘極層72上方。虛設閘極層72可為導電材料或非導電材料，並且可選自包括下列材料的群組：非晶矽、多晶矽(polycrystalline-silicon,polysilicon)、多晶矽鍺(polycrystalline silicon-germanium,poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬。可藉由物理氣相沉積(physical vapor deposition,PVD)、CVD、濺鍍沉積、或用於沉積所選材料的其他技術來沉積虛設閘極層72。虛設閘極層72可由其他材料所製成，這些材料對隔離區的蝕刻具有高蝕刻選擇性，上述隔離區例如STI區66及/或虛設介電層70。遮罩層74可包括一層或多層例如氮化矽、氮氧化矽等。在此示例中，橫跨(across)n型區50N及p型區50P形成單一虛設閘極層72及單一遮罩層74。在繪示的示例中，虛設介電層70覆蓋鰭片62及STI區66，並延伸於STI區66上方以及虛設閘極層72及STI區66之間。在另一個實施例中，虛設介電層70僅覆蓋鰭片62。
第10A圖至第22B圖係根據一些實施例，繪示製造FinFETs期間的中間階段的剖面圖。第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、及第22A圖沿著第1圖所示的參考剖面A-A繪示，但差別在於繪示了兩個鰭片62。第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、及第22B圖沿第1圖中所示的參考橫剖面B-B繪示。第12C圖及第12D圖沿著第1圖所示的參考橫剖面C-C繪示，但差別在於繪示了兩個鰭片62。第10A圖至第22B圖繪示了n型區50N及p型區50P中的任一個中的部件。舉例而言，第10A圖至第22B圖中所示的結構可適用於n型區50N 及p型區50P。n型區50N及p型區50P的結構的差異(如果有的話)在每個附圖所附的文字中描述。
在第10A圖及第10B圖中，使用可接受的光學微影及蝕刻技術將遮罩層74(參照第9圖)圖案化以形成遮罩84。然後可將遮罩84的圖案轉移到虛設閘極層72以形成虛設閘極82。在一些實施例中，也可藉由可接受的蝕刻技術將遮罩84的圖案轉移至虛設介電層70以形成虛設介電質80。虛設閘極82覆蓋鰭片62各自的通道區68。遮罩84的圖案可用於將每個虛設閘極82與鄰近的虛設閘極實體分離。虛設閘極82也可具有長度方向，其實質上垂直於鰭片62的長度方向。
在第11A圖及第11B圖中，在虛設閘極82、遮罩84、及/或鰭片62的露出表面上形成閘極間隔物94。可藉由保形地形成絕緣材料並隨後蝕刻絕緣材料來形成閘極間隔物94。閘極間隔物94的絕緣材料可為氮化矽、氮碳化矽、氮碳氧化矽、其組合等，並且可藉由熱氧化、沉積、其組合等形成。在一些實施例中，閘極間隔物94是由多層絕緣材料所形成，並且包括複數層。舉例而言，閘極間隔物94可包括複數層氮碳化矽，可包括多層碳氮氧化矽，或者可包括設置在兩層氮化矽之間的氧化矽層。閘極間隔物94的蝕刻可為非等向性的。在蝕刻之後，閘極間隔物94可具有直的(straight)側壁或彎曲的(curved)側壁。
在形成閘極間隔物94之前或期間，可進行輕摻雜源極/汲極(lightly doped source/drain,LDD)區的佈植。在具有不同裝置類型的實施例中，類似於前文在第8圖中討論的佈植，可在露出p型區50P時，在n型區50N上方形成遮罩，且可將適當類型(例如，p型)的雜質佈植至p型區50P中露出的鰭片62中，上述遮罩例如光阻。然後可移除遮罩。隨後，在露出n型區50N時，可在p型區50P上方形成遮罩，上述遮罩例如光阻，並且可將適當類型的雜質(例如，n型)佈植至n型區50N中露出的鰭片62中。然後可移除遮罩。n型雜質可為前文討論的任何n型雜質，並且p型雜質可為前文討論的任何p型雜質。輕摻雜的源極/汲極區 可具有約1015cm-3至約1019cm-3的雜質濃度。退火可用於修復佈植損壞並活化佈植的雜質。
應注意的是，以上揭露內容概括地描述了形成間隔物及LDD區的製程。可使用其他製程及順序。舉例而言，可使用更少或額外的間隔物，可使用不同的步驟順序，可形成及移除間隔物等。再者，可使用不同的結構及步驟來形成n型及p型裝置。
在第12A圖及第12B圖中，磊晶源極/汲極區92形成在鰭片62中。磊晶源極/汲極區92形成在鰭片62中，使得每個虛設閘極82設置在相應的相鄰磊晶源極/汲極區92對之間。在一些實施例中，磊晶源極/汲極區92可延伸進鰭片62中，並且也可穿過(penetrate through)鰭片62。在一些實施例中，閘極間隔物94用於以適當的橫向距離間隔開磊晶源極/汲極區92與虛設閘極82，以使磊晶源極/汲極區92不會與隨後形成的FinFETs閘極短路(short out)。可選擇磊晶源極/汲極區92的材料以在通道區68中施加應力，因此改善性能。
可藉由遮蔽(masking)p型區50P並蝕刻n型區50N中鰭片62的源極/汲極區以在鰭片62中形成凹槽(recesses)來形成n型區50N中的磊晶源極/汲極區92。然後，在凹槽中磊晶生長n型區50N中的磊晶源極/汲極區92。磊晶源極/汲極區92可包括任何可接受的材料，例如適用於n型FinFETs的材料。例如，如果鰭片62為矽，則n型區50N中的磊晶源極/汲極區92可包括在通道區68中施加拉伸應變(tensile strain)的材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽等。n型區50N中的磊晶源極/汲極區92可具有從鰭片62的相應表面凸起的表面並且可具有晶面(facets)。
p型區50P中的磊晶源極/汲極區92可藉由遮蔽n型區50N並蝕刻p型區50P中鰭片62的源極/汲極區以在鰭片62中形成凹槽來形成。然後，在凹槽中磊晶生長p型區50P中的磊晶源極/汲極區92。磊晶源極/汲極區92可包括任何可接 受的材料，例如適用於p型FinFET的材料。例如，如果鰭片62為矽，則p型區50P中的磊晶源極/汲極區92可包括在通道區68中施加壓縮應力(compressive strain)的材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫等。p型區50P中的磊晶源極/汲極區92可具有從鰭片62的相應表面凸起的表面並且可具有晶面。
可用與前文討論用於形成輕摻雜源極/汲極區相似的製程，用摻質來佈植磊晶源極/汲極區92及/或鰭片62，以形成磊晶源極/汲極區，隨後進行退火。源極/汲極區可具有介於約1019cm-3至約1021cm-3之間的雜質濃度。用於源極/汲極區的n型及/或p型雜質可為前文討論的任何雜質。在一些實施例中，可在成長期間原位摻雜磊晶源極/汲極區92。
作為用於在n型區50N及p型區50P中形成磊晶源極/汲極區92的磊晶製程的結果，磊晶源極/汲極區的上表面具有橫向擴展向外超過鰭片62側壁的晶面。在一些實施例中，這些晶面導致相同FinFET的鄰近磊晶源極/汲極區92如第12C圖所示地合併。在其他實施例中，如第12D圖所示，在完成磊晶製程之後，相鄰的磊晶源極/汲極區92保持分離。在繪示的實施例中，形成覆蓋鰭片62的側壁之部分的閘極間隔物94，從而阻止磊晶生長，上述鰭片62的側壁在STI區66上方延伸。在另一個實施例中，可調整用於形成閘極間隔物94的間隔物蝕刻以移除間隔物材料，以允許磊晶生長區延伸至STI區66的表面。
在第13A圖及第13B圖中，第一ILD層98沉積在遮罩84(如果存在)或虛設閘極82、磊晶源極/汲極區92、及閘極間隔物94上方。第一ILD層98可由介電材料所形成，並且可藉由任何合適的方法沉積，例如CVD、PECVD、或FCVD。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass,PSG)、硼矽酸鹽玻璃(boro-silicate glass,BSG)、硼磷矽酸鹽玻璃(boro-doped phospho-silicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)等。可藉由使用任何可接受的製程形成其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer,CESL)96設置在第一ILD層98及磊晶源極/汲極區92、遮罩84(如果存在)或虛設閘極82及閘極間隔物94之間。接觸蝕刻停止層96可由例如氮化矽、氧化矽、氮氧化矽等的介電材料所形成，其對第一ILD層98的蝕刻具有高蝕刻選擇性。
在第14A圖及第14B圖中，可進行平坦化製程，以將第一ILD層98的頂表面與遮罩84(如果存在)或虛設閘極82的頂表面齊平(level)，上述平坦化製程例如CMP。平坦化製程也可移除位於虛設閘極82上的遮罩84，以及沿著遮罩84之側壁的閘極間隔物94的部分。平坦化製程也可移除位於虛設閘極82及閘極間隔物94上方的接觸蝕刻停止層96的部分。在平坦化製程之後，虛設閘極82、閘極間隔物94、及第一ILD層98的頂表面共平面。因此，虛設閘極82的頂表面藉由第一ILD層98露出。在一些實施例中，可保留遮罩84，在這種情況下，平坦化製程將第一ILD層98的頂表面與遮罩84的頂表面齊平。
在第15A圖及第15B圖中，在一個或多個蝕刻步驟中移除遮罩84(如果存在)及虛設閘極82，因此形成凹槽100。也可移除凹槽100中虛設介電質80的部分。在一些實施例中，僅將虛設閘極82移除，且將虛設介電質80保留並被凹槽100所露出。在一些實施例中，從晶粒的第一區(例如，核心邏輯(core logic)區)中的凹槽100中移除虛設介電質80，並保留在晶粒的第二區(例如，輸入/輸出區)中的凹槽100中。在一些實施例中，藉由濕式蝕刻製程來移除虛設閘極82，上述濕式蝕刻製程以相較於蝕刻第一ILD層98、閘極間隔物94、或虛設介電質80的速率而言以更大的速率選擇性地蝕刻虛設閘極82。舉例而言，可藉由使用氫氧化銨(ammonium hydroxide,NH4OH)及去離子水進行濕式蝕刻來移除虛設閘極82。凹槽100露出及/或覆蓋一個或多個鰭片62的通道區68。將每個通道區68設置於相鄰之磊晶源極/汲極區92對(pairs)之間。在移除期間，當蝕刻虛設閘極82時，可使用虛設介電質80作為蝕刻停止層。然後可在移除虛設閘極82之後，可選地 移除虛設介電質80。在一些實施例中，藉由濕式蝕刻製程移除虛設介電質80，上述濕式蝕刻製程以相較於蝕刻第一ILD層98或閘極間隔物94的速率而言更大的速率選擇性地蝕刻虛設介電質80。舉例而言，可藉由用氟進行的乾式蝕刻來移除虛設介電質80。
如前文所述，鰭片62之間的間隔距離D3及鰭片62的寬度W3都較小，這允許提高所得之半導體裝置的整合密度。然而，當鰭片62具有較小的寬度W3時，在形成凹槽100期間，例如在移除虛設閘極82或虛設介電質80期間，可發生鰭片62的彎曲(bending)。舉例而言，移除虛設閘極82可鬆弛(relax)鰭片62的材料中的應力，這可允許發生彎曲。同樣地，當藉由濕式蝕刻移除虛設閘極82及虛設介電質80時，濕式蝕刻劑的黏度(viscosity)可施加使鰭片62彎曲的橫向力。在一些實施例中，鰭片62中的相鄰鰭片可朝向彼此彎曲，上述相鄰鰭片例如相同FinFET(例如，參照第12C圖，具有合併的(merged)磊晶源極/汲極區92的FinFET)的鰭片62。如此，鰭片62的下部(例如，位於STI區66的頂表面下方)可以原始間隔距離D3間隔開，但是鰭片62的上部(例如，位於STI區66的頂表面上方)可具有沿著遠離基板50延伸的方向連續減小的間隔距離。鰭片62的上部的間隔距離可從原始間隔距離D3減小至縮減的間隔距離D4。縮減的間隔距離D4可比原始間隔距離D3最多小約60%，例如在約3.2nm至約30nm的範圍。在鰭片62彎曲後，鰭片62之上部的側壁與鰭片62之下部的側壁形成角度θ1，角度θ1最高可達約7度。
在第16A圖及第16B圖中，形成閘極介電層102。閘極介電層102可包括一層或多層沉積於凹槽100中的層，例如沉積於鰭片62之頂表面及側壁上以及在閘極間隔物94的側壁上。閘極介電層102也可形成在頂部上第一ILD層98的頂表面上。在一些實施例中，閘極介電層102包括一層或多層介電層，例如一層或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽(metal silicate)等。舉例 而言，在一些實施例中，閘極介電層102包括藉由熱氧化或化學氧化所形成之氧化矽的界面層及上方的高k介電材料，上述高k介電材料例如下列材料：金屬氧化物或鉿(hafnium)、鋁(aluminum)、鋯(zirconium)、鑭(lanthanum)、錳(manganese)、鋇(barium)、鈦(titanium)、鉛(lead)的矽酸鹽、及其組合。閘極介電層102可包括具有大於約7.0之k值的介電層。閘極介電層102的形成方法可包括分子束沉積(Molecular-Beam Deposition,MBD)、ALD、PECVD等。在虛設介電質80的一部分保留於凹槽100中的實施例中，閘極介電層102包括虛設介電質80的材料(例如，氧化矽)。
在沉積之後，閘極介電層102可包括缺陷104(每個缺陷都以“X”繪示)。一些缺陷104為位於閘極介電層102及鰭片62的界面處的界面缺陷(interfacial defects)。一些缺陷104為閘極介電層102的(多個)材料中的氧空位缺陷(oxygen vacancy defects)，例如當閘極介電層102包括金屬氧化物的高k層時，氧空位缺陷位於高k層中，或者當閘極介電層102包括氧化矽的界面層時，氧空位缺陷可位於界面層中，氧空位缺陷可由例如在形成(多個)閘極介電層102的材料期間不充分氧化所引起。缺陷104將在隨後的退火製程中被修復(於後文進一步討論)。
在第17A圖及第17B圖中，一個或多個犧牲層形成在閘極介電層102上。如後文進一步討論的，犧牲層將用於在用於在退火製程期間保護閘極介電層102，上述退火製程修復(repair)缺陷104(參照第16A圖及第16B圖)。在一些實施例中，犧牲層包括第一犧牲層106A及第二犧牲層106B。第一犧牲層106A與閘極介電層102直接實體接觸，並且第二犧牲層106B與第一犧牲層106A直接實體接觸。第一犧牲層106A是由對閘極介電層102的蝕刻具有高蝕刻選擇性的材料所形成，且第二犧牲層106B是由對第一犧牲層102的蝕刻具有高蝕刻選擇性的材料所形成。犧牲層106A可由TiN、摻雜矽的TiN(TiSiN)、TaN等所形成， 並且可藉由例如ALD或CVD的沉積製程來形成犧牲層106A。犧牲層106B可由非晶矽、多晶矽、氮化矽等、或其組合所形成，並且可藉由例如CVD或ALD的沉積製程來形成犧牲層106B。在一些實施例中，藉由不同的沉積製程形成犧牲層106A、106B。
如前文所述，鰭片62之間的初始間隔距離D3(參照第15A圖)很小，並且在形成凹槽100時鰭片62會發生彎曲，這進一步減小了間隔距離D4(參照第15A圖)。因此在沉積犧牲層106A、106B的期間夾止(pinch-off)的風險很高。具體而言，當使用CVD來沉積犧牲層106A、106B時，夾止的風險很高。如後文進一步討論的，犧牲層106B是用CVD製程來沉積的，這有助於避免或降低由鰭片62的小間隔距離所引起的夾止風險。
在一些實施例中，犧牲層106A為用ALD沉積的TiSiN層。用ALD沉積犧牲層106A使其具有高度的保形性，其垂直部分的厚度T3與其水平部分的厚度T4相似。用ALD沉積犧牲層106A也允許其具有小的厚度。厚度T3及厚度T4均可在約0.5nm至約2.5nm的範圍。
在一些實施例中，犧牲層106B是利用自抑制CVD(self-inhibiting CVD)製程沉積的非晶矽層，其具有緩慢的沉積速率。自抑制CVD製程是藉由下列步驟來進行：將基板50放置在沉積腔室中，將自限源(self-limiting source)前驅物分配到沉積腔室中，然後將自反應源(self-reacting source)前驅物分配到沉積腔室中。凹槽100(例如，閘極介電層102的表面)暴露於自限源前驅物，然後暴露於自反應源前驅物。
自限源前驅物及自反應源前驅物皆發生反應，以形成犧牲層106B的材料(例如，矽)。自反應源前驅物可在CVD製程中與自身反應，以形成犧牲層106B的材料(例如，矽)。用於矽的可接受的自反應源前驅物包括二元矽-氫化合物矽烷(binary silicon-hydrogen compound silanes)，例如矽烷(silane, SiH4)、二矽烷(disilane,Si2H6)等。自限源前驅物可用於沉積犧牲層106B的材料(例如，矽)的高度保形層，並可在CVD製程中與自反應源前驅物發生反應，但在CVD製程中不可與自身反應。矽的可接受的自限源前驅物包括氨基矽烷(aminosilanes)，例如二甲氨基矽烷(dimethylaminosilane,SiH3[N(CH3)2],DMAS)、乙基甲基氨基矽烷(ethylmethylaminosilane,SiH3[N(CH3C2H5)],EMAS)、二乙基氨基矽烷(diethylaminosilane,SiH3[N(C2H5)2]、DEAS)、乙基異丙基氨基矽烷(ethylisopropylaminosilane,SiH3[N(C2H5C3H7)]、EIPAS)、二異丙基氨基矽烷(diisopropylaminosilane,SiH3[N(C3H7)2]、DIPAS)等。
藉由將自限源前驅物分配到沉積腔室中來進行自抑制CVD製程的第一脈衝(pulse)。可以約50sccm至約1000sccm的範圍的流速及歷時約20秒至約180秒的範圍的持續時間來分配自限源前驅物。在分配自限源前驅物期間不分配自反應源前驅物。然後從沉積腔室中吹掃(purged)自限源前驅物。
自限源前驅物(例如，氨基矽烷)包括SiH3基團，其容易與犧牲層106A的表面處的懸空鍵(dangling bonds)反應，以在第一脈衝期間形成非晶矽的保形初始層(initial layer)。氨基矽烷中的SiH3基團與氮原子鍵結。雖然矽烷也包括SiH3基團，但矽烷中的SiH3基團與其他氫原子鍵結。SiH3基團可相較於(例如，在矽烷中的)從氫原子脫離更容易地從(例如，在氨基矽烷中的)氮原子脫離。因此，在第一脈衝中分配自限源前驅物可允許更多的SiH3基團以懸空鍵接觸犧牲層106A的表面，增加初始層的保形性(conformality)。因為自限源前驅物不能與自身反應，所以初始層可為非常薄，例如一個單層厚。
然後藉由將自反應源前驅物分配到沉積腔室中來進行自抑制CVD製程的第二脈衝。可以約20sccm至約1000sccm的範圍的流速及歷時約10分鐘至約50分鐘範圍的持續時間來分配自反應源前驅物。第二脈衝的持續時間可長於第一脈衝的持續時間，例如比第一脈衝長約3.3%至約150%。在分配自反應 源前驅物期間不分配自限源前驅物。
自反應源前驅物(例如，矽烷)也包括SiH3基團，其在第二脈衝期間容易鍵結至非晶矽的初始層。因此，沿著非晶矽的初始層形成非晶矽的主層(main layer)，形成具有高度保形性的非晶矽層。自反應源前驅物與先前形成的SiH3基團反復地反應。因此，可藉由分配自反應源前驅物直到犧牲層106B達到所需厚度來形成犧牲層106B。
在自抑制CVD製程期間，沉積腔室可保持在約300℃至約500℃的範圍的溫度及約0.1Torr至約20Torr的範圍的壓力。可藉由在第一脈衝及第二脈衝期間控制腔室的溫度來控制自抑制CVD製程的沉積速率。具體而言，在低溫下進行沉積允許自抑制CVD製程具有低沉積速率。自抑制CVD製程的沉積速率可在約0.5Å/分鐘至約2Å/分鐘的範圍。以緩慢的沉積速率沉積犧牲層106B也允許其具有高度的保形性，其垂直部分的厚度T5等於或略小於其水平部分的厚度T6。舉例而言，厚度T5最多可小於厚度T6約20%。形成具有高度保形性的犧牲層106B有助於避免在沉積期間位於鰭片62的頂點處(apexs)的犧牲層106B夾止。藉由避免夾止，隨後進行用於移除犧牲層106B的蝕刻製程可使用較少的過蝕刻來進行，這降低了損壞鰭片62或閘極介電層102的風險。在上述範圍的溫度內進行自抑制CVD製程允許沉積速率足夠慢以避免夾止。在上述範圍之外的溫度下進行自抑制CVD製程可能無法允許沉積速率足夠慢以避免夾止。
可藉由控制沉積速率及自抑制CVD製程的持續時間來控制犧牲層106B的厚度。當沉積速率被控制在上述範圍並且在上述範圍的持續時間內進行第二脈衝時，犧牲層106B可具有小的厚度。厚度T5可在約12nm至約35nm的範圍，並且厚度T6可在約15nm至約35nm的範圍。形成具有小厚度的犧牲層106B也有助於避免在沉積期間在鰭片62的頂點處夾止。藉由避免夾止，隨後進行的用於移除犧牲層106B的蝕刻製程可使用較少的過蝕刻來進行，這降低了損壞鰭片 62或閘極介電層102的風險。進行第二脈衝歷時在上述範圍內的持續時間允許犧牲層106B的厚度足夠小以避免夾止。進行第二脈衝歷時在上述範圍之外的持續時間可能不允許犧牲層106B的厚度足夠小以避免夾止。
犧牲層106B的厚度大於犧牲層106A的厚度。再者，如前文所述，犧牲層106A、106B是由不同材料所形成。應注意的是，犧牲層106B的材料(例如，非晶矽)作為比犧牲層106A的材料(例如，TiSiN)更好的氧阻障(oxygen barrier)。相較於僅形成犧牲層106A，犧牲層106B因此可在後續製程期間作為額外的保護層。
在沉積犧牲層106B之後，對閘極介電層102進行熱處理以修復缺陷104。熱處理(thermal treatment)可包括對閘極介電層102進行退火。退火可在約600℃至約1100℃的範圍並歷時最多約1分鐘。退火可在氧氣、氮氣、氬氣等氣氛中進行，也可在真空中進行。熱處理可鈍化(passivate)閘極介電層102中的氧空位(例如，使用來自犧牲層106A的微量氧)並在閘極介電層102及每個鰭片62的界面處重新排列氧，因此修復缺陷104。修復缺陷104可幫助提高所得之FinFETs的性能及可靠性，例如藉由減少可降低通道區68中電流遷移率(current mobility)的電荷累積(charge build-up)及散射效應。在熱處理期間，藉由犧牲層106A、106B覆蓋閘極介電層102。犧牲層106A、106B有助於防止在熱處理期間對閘極介電層102的(多個)材料進行不期望的修飾(modification)，例如，若在熱處理期間露出閘極介電層102，可能會發生不期望的熱氧化。因為犧牲層106B比犧牲層106A厚並且由比犧牲層106A的材料作為更好的氧阻障的材料所形成，所以閘極介電層102的(多個)材料的不期望的修飾可相較於僅形成犧牲層106A而言進一步減少。因此，閘極介電層102的材料特性(例如，相對電容率(relative permittivity))在熱處理之前及之後可為相似的。
在第18A圖及第18B圖中，將犧牲層106A、106B移除，以露出閘 極介電層102。可藉由選擇性蝕刻犧牲層106A、106B的可接受的(多個)蝕刻製程以相較於移除閘極介電層102的速率而言更大的速率來移除犧牲層106A、106B。(多個)蝕刻製程可包括非等向性蝕刻，隨後進行等向性蝕刻。因為犧牲層106A、106B皆具有高度的保形性及小厚度，所以可歷時短的持續時間及使用少量過蝕刻的情況下進行(多個)蝕刻製程。舉例而言，可藉由用氟進行的乾式蝕刻歷時約10秒至約120秒的持續時間來移除犧牲層106B(例如，非晶矽)，然後可藉由使用氫氧化銨(ammonium hydroxide,NH4OH)歷時約30秒至約180秒範圍的持續時間的濕式蝕刻來移除犧牲層106A(例如，TiSiN)。當移除犧牲層106A、106B時，減少過蝕刻的量可避免或減少對閘極介電層102及/或鰭片62的損壞。進行蝕刻製程歷時在上述範圍內允許對閘極介電層102及/或鰭片62避免由於過蝕刻造成損壞。進行蝕刻製程歷時在上述範圍之外的持續時間可能會不允許避免過蝕刻對閘極介電層102及/或鰭片62的損壞。
在第19A圖及第19B圖中，在閘極介電層102上形成閘極電極層108。閘極電極層108沉積在閘極介電層102上並填充凹槽100的剩餘部分。閘極電極層108可包括例如下列含金屬材料：氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合、或其多層。舉例而言，雖然繪示出單一閘極電極層108，但是閘極電極層108可包括任意數量的襯層、任意數量的功函數調諧(tuning)層、及填充材料。
在第20A圖及第20B圖中，進行例如CMP的平坦化製程，以移除閘極介電層102的(多個)材料及閘極電極層108的(多個)材料的多餘部分，上述多餘部分位於第一ILD層98及閘極間隔物94的頂表面上方。凹槽100中的閘極介電層102的(多個)材料的剩餘部分形成閘極介電層112，用於所得之FinFETs的替代閘極。凹槽100中閘極電極層108的(多個)材料的剩餘部分形成閘極電極114，用於所得之FinFETs的替代閘極。閘極介電質112及閘極電極114可統稱 為閘極結構110或“閘極堆疊”。閘極結構110沿著鰭片62的通道區68的側壁延伸。
n型區50N及p型區50P中的閘極介電質112的形成可同時發生，使得每個區域中的閘極介電質112是由相同的材料所形成，並且閘極電極114的形成可同時發生，使得每個區域中的閘極電極114是由相同的材料所形成。在一些實施例中，可藉由不同的製程來形成每個區域中的閘極介電質112，使得閘極介電質112可為不同的材料，及/或可藉由不同的製程來形成每個區域中的閘極電極114，使得閘極電極114可為不同的材料。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及露出適當的區域。舉例而言，可藉由遮蔽p型區50P並在n型區50N中進行關於第16A圖至第20B圖所述的製程來形成n型區50N中的閘極介電質112及閘極電極114。相似地，可藉由遮蔽n型區50N並在p型區50P中進行關於第16A圖至第20B圖所述的製程來形成p型區50P中的閘極介電質112及閘極電極114。換言之，可進行多次關於第16A圖至第20B圖所述的製程，例如在n型區50N中進行一次並且在p型區50P中進行一次。
在第21A圖及第21B圖中，第二ILD層118沉積在第一ILD層98上。在一些實施例中，第二ILD層118是藉由流動式CVD方法形成的流動式膜(flowable film)。在一些實施例中，第二ILD層118是由例如PSG、BSG、BPSG、USG等的介電材料所形成，並且可藉由例如CVD及PECVD的任何合適的方法來沉積。在一些實施例中，蝕刻停止層形成在第一ILD層98及第二ILD層118之間。
在一些實施例中，閘極遮罩116形成在相應的閘極堆疊(包括閘極介電質112及對應的閘極電極114)上方。閘極遮罩116設置在兩側的閘極間隔物94對之間。在一些實施例中，形成閘極遮罩116包括凹蝕閘極介電質112及閘極電極114，以在兩側的閘極間隔物94對之間形成凹槽。在凹槽中填充一層或多層例如下列介電材料：氮化矽、氮氧化矽等，並進行平坦化製程以移除在第一ILD層98上方延伸的介電材料的多餘部分。閘極遮罩116包括凹槽中的介電材料的剩餘 部分。隨後形成的閘極接觸件穿過第二ILD層118及閘極遮罩116，以接觸凹蝕的閘極電極114的頂表面。
在第22A圖及第22B圖中，源極/汲極接觸件122及閘極接觸件124分別形成到磊晶源極/汲極區92及閘極電極114。穿過第二ILD層118、第一ILD層98及接觸蝕刻停止層96形成用於源極/汲極接觸件122的開口。穿過第二ILD層118及閘極遮罩116形成用於閘極接觸件124的開口。可使用可接受的光學微影及蝕刻技術來形成開口。襯層及導電材料形成在開口中，上述襯層例如擴散阻障層、黏著層等。襯層可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可進行例如CMP的平坦化製程以從第二ILD層118的表面移除多餘的材料。剩餘的襯層及導電材料形成開口中的源極/汲極接觸件122及閘極接觸件124。可進行退火製程以在磊晶源極/汲極區92及源極/汲極接觸件122之間的界面處形成矽化物(silicide)。源極/汲極接觸件122實體及電性耦合至磊晶源極/汲極區92，並且閘極接觸件124與閘極電極114實體及電性耦合。源極/汲極接觸件122及閘極接觸件124可在不同的製程中形成，或者可在相同的製程中形成。儘管將源極/汲極接觸件122及閘極接觸件124繪示為形成在相同的剖面中，但是應理解的是，每一個源極/汲極接觸件122及閘極接觸件124中可形成在不同的剖面中，這可避免接觸件的短路。
實施例可達到多個優點。形成具有上述間隔距離D3及寬度W3的鰭片62(參照第5圖)允許FinFETs的整合密度及製造產率之間的良好平衡。在進行退火時，用犧牲層106A、106B(參照第17A圖及第17B圖)保護閘極介電層102同時對閘極介電層102允許所得之閘極堆疊中的缺陷104得以消除(cured)，而不會對閘極介電層102的(多個)材料進行不需要的修飾。使用自限源前驅物進行自抑制CVD製程，將犧牲層106B沉積允許犧牲層106B以高度保形性沉積，上述自限源前驅物例如氨基矽烷。因此可避免在移除犧牲層106A、106B期間的過蝕 刻，這在鰭片62靠近在一起時特別有利，例如當鰭片62以小的初始間隔距離D3形成時，或者在製程期間發生鰭片62彎曲時。
在一實施例中，一種方法包括：沉積閘極介電層於第一鰭片及第二鰭片上，第一鰭片及第二鰭片在第一方向上遠離基板延伸，第一鰭片及第二鰭片之間的距離沿著第一方向減小；藉由將閘極介電層暴露於自限源(self-limiting source)前驅物及自反應源(self-reacting source)前驅物，沉積犧牲層於閘極介電層上，自限源前驅物反應以形成犧牲層的材料的初始層，自反應源前驅物反應以形成犧牲層的該材料的主層；在犧牲層覆蓋閘極介電層時，退火閘極介電層；退火閘極介電層後，移除犧牲層；及移除犧該牲層後，形成閘極電極層於閘極介電層上。
在方法的一些實施例中，自反應源前驅物為矽烷且自限源前驅物為氨基矽烷。在方法的一些實施例中，矽烷為二元矽-氫化合物矽烷，且氨基矽烷為二甲基氨基矽烷、乙基甲基氨基矽烷、二乙基氨基矽烷、乙基異丙基氨基矽烷、或二異丙基氨基矽烷。在方法的一些實施例中，將閘極介電層暴露於自限源前驅物及自反應源前驅物的步驟包括：放置基板於沉積腔室中；分配自限源前驅物至沉積腔室中歷時第一持續時間；從沉積腔室吹掃自限源前驅物；及分配自反應源前驅物至沉積腔室中歷時第二持續時間，第二持續時間大於第一持續時間。在方法的一些實施例中，第一持續時間在20秒至180秒的範圍，且第二持續時間在10分鐘至50分鐘的範圍。在方法的一些實施例中，在300℃至500℃的範圍的溫度下將閘極介電層暴露於自反應源前驅物及自限源前驅物。在方法的一些實施例中，犧牲層為矽層，矽層具有沿著第一鰭片及第二鰭片的頂表面的第一厚度，矽層具有沿著第一鰭片及第二鰭片的側壁的第二厚度，第二厚度最多比第一厚度小20%。在方法的一些實施例中，第一厚度在12nm至35nm的範圍且第二厚度在15nm至35nm的範圍。在方法的一些實施例中，第一鰭片及第二 鰭片的上部以第一距離間隔開，且第一鰭片及第二鰭片的下部以第二距離間隔開，第一距離在3.2nm至30nm的範圍，第二距離在8nm至30nm的範圍。在一些實施例中，方法更包括：生長磊晶源極/汲極區於第一鰭片及第二鰭片中，閘極介電層及閘極電極層設置鄰近於磊晶源極/汲極區。在方法的一些實施例中，移除犧牲層的步驟包括用氟進行乾式蝕刻來蝕刻犧牲層歷時10秒至120秒之範圍的持續時間。
在一實施例中，一種方法包括：形成從基板延伸的第一鰭片及第二鰭片；形成虛設介電質於第一鰭片及第二鰭片的上部上；生長磊晶源極/汲極區於第一鰭片及第二鰭片中，磊晶源極/汲極區鄰近於虛設介電質；從第一鰭片及第二鰭片移除虛設介電質，在移除虛設介電質期間，第一鰭片及第二鰭片的上部朝向彼此彎曲；沉積閘極介電層於第一鰭片及第二鰭片的上部上；沉積犧牲層於閘極介電層上，犧牲層的水平部分具有第一厚度，犧牲層的垂直部分具有第二厚度，第二厚度最多比第一厚度小20%；在沉積犧牲層後，退火閘極介電層；在退火閘極介電層後，移除犧牲層；及在移除犧牲層後，形成閘極電極層於閘極介電層上。
在方法的一些實施例中，形成第一鰭片及第二鰭片的步驟包括：形成心軸於基板上方，心軸具有在10nm至15nm範圍的第一寬度；形成鄰近於心軸的第一間隔物及第二間隔物；移除心軸；及以第一間隔物及第二間隔物作為蝕刻遮罩，蝕刻基板中的第一鰭片及第二鰭片。在方法的一些實施例中，沉積犧牲層的步驟包括：使用第一前驅物及第二前驅物進行化學氣相沉積製程，第一前驅物為用於犧牲層的材料的自限源前驅物，第二前驅物為用於犧牲層的該材料的自反應源前驅物，其中自反應源前驅物在化學氣相沉積製程中與自身反應以形成犧牲層的材料，其中自限源前驅物在化學氣相沉積製程中不與自身反應。在方法的一些實施例中，第一前驅物為氨基矽烷且第二前驅物為矽烷，在 化學氣相沉積製程期間以第一脈衝分配第一前驅物歷時第一持續時間，在化學氣相沉積製程期間以第二脈衝分配第二前驅物歷時第二持續時間，第二持續時間大於第一持續時間。在一些實施例中，方法更包括：形成隔離區，圍繞第一鰭片及第二鰭片的下部，第一鰭片該第二鰭片的上部設置於隔離區上方，其中在移除虛設介電質後，第一鰭片及第二鰭片的上部的側壁與第一鰭片及第二鰭片的下部的側壁形成多個角度，該些角度最高達7度。在一些實施例中，方法更包括：形成隔離區，圍繞第一鰭片及第二鰭片的下部，第一鰭片及第二鰭片的上部設置於隔離區上方，其中在移除虛設介電質後，第一鰭片與第二鰭片的上部以第一距離間隔開，且第一鰭片與第二鰭片的下部以第二距離間隔開，第一距離最多可比第二個距離小60%。在方法的一些實施例中，退火閘極介電層修復了閘極介電層中的缺陷。
在一實施例中，一種方法包括：包括：形成虛設介電質於第一鰭片及第二鰭片上，第一鰭片及第二鰭片在第一方向上遠離基板延伸；生長磊晶源極/汲極區於第一鰭片及第二鰭片中，磊晶源極/汲極區鄰近於虛設介電質；移除虛設介電質以形成露出第一鰭片及第二鰭片的凹槽，第一鰭片及第二鰭片之間的距離在移除前沿著第一方向為定值，第一鰭片及第二鰭片之間的距離在移除後沿著第一方向減小；沉積閘極介電層於凹槽中；藉由將閘極介電層暴露於自限源前驅物及自反應源前驅物，沉積犧牲層於閘極介電層上，自限源前驅物反應以形成犧牲層的材料的初始層，自反應源前驅物反應以形成犧牲層的材料的主層，其中自反應源前驅物與自身反應，其中自限源前驅物不與自身反應；修復閘極介電層中的缺陷且犧牲層覆蓋閘極介電層；從閘極介電層移除犧牲層；及形成閘極電極層於閘極介電層上。
在方法的一些實施例中，在移除虛設介電質後，第一鰭片及第二鰭片的上部的側壁與第一鰭片及第二鰭片的下部的側壁形成多個角度，該些角 度最高達7度。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神及範圍下，做各式各樣的改變、取代及替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:基板
50N:n型區
50P:p型區
62:鰭片
66:淺溝槽隔離區
68:通道區
102:閘極介電層
108:閘極電極層

Claims (13)

  1. 一種半導體裝置的形成方法，包括：沉積一閘極介電層於一第一鰭片及一第二鰭片上，該第一鰭片及該第二鰭片在一第一方向上遠離一基板延伸，該第一鰭片及該第二鰭片之間的一距離沿著該第一方向減小；藉由將該閘極介電層暴露於一自限源(self-limiting source)前驅物及一自反應源(self-reacting source)前驅物，沉積一犧牲層於該閘極介電層上，該自限源前驅物反應以形成該犧牲層的一材料的一初始層，該自反應源前驅物反應以形成該犧牲層的該材料的一主層，其中該自反應源前驅物與自身反應，其中該自限源前驅物不與自身反應；在該犧牲層覆蓋該閘極介電層時，退火該閘極介電層；退火該閘極介電層後，移除該犧牲層；及移除該犧該牲層後，形成一閘極電極層於該閘極介電層上。
  2. 如請求項1所述之半導體裝置的形成方法，其中該自反應源前驅物為矽烷且該自限源前驅物為氨基矽烷，其中該矽烷為二元矽-氫化合物矽烷，且該氨基矽烷為二甲基氨基矽烷、乙基甲基氨基矽烷、二乙基氨基矽烷、乙基異丙基氨基矽烷、或二異丙基氨基矽烷。
  3. 如請求項1所述之半導體裝置的形成方法，其中將該閘極介電層暴露於該自限源前驅物及該自反應源前驅物的步驟包括：放置該基板於一沉積腔室中；分配該自限源前驅物至該沉積腔室中歷時一第一持續時間；從該沉積腔室吹掃該自限源前驅物；及 分配該自反應源前驅物至該沉積腔室中歷時一第二持續時間，該第二持續時間大於該第一持續時間。
  4. 如請求項3所述之半導體裝置的形成方法，其中該第一持續時間在20秒至180秒的範圍，且該第二持續時間在10分鐘至50分鐘的範圍，其中在300℃至500℃的範圍的溫度下將該閘極介電層暴露於該自反應源前驅物及該自限源前驅物。
  5. 如請求項1所述之半導體裝置的形成方法，其中該犧牲層為一矽層，該矽層具有沿著該第一鰭片及該第二鰭片的頂表面的一第一厚度，該矽層具有沿著該第一鰭片及該第二鰭片的側壁的一第二厚度，該第二厚度最多比該第一厚度小20%，該第一厚度在12nm至35nm的範圍且該第二厚度在15nm至35nm的範圍。
  6. 如請求項1所述之半導體裝置的形成方法，其中該第一鰭片及該第二鰭片的上部以一第一距離間隔開，且該第一鰭片及該第二鰭片的下部以一第二距離間隔開，該第一距離在3.2nm至30nm的範圍，該第二距離在8nm至30nm的範圍。
  7. 如請求項1至6中任一項所述之半導體裝置的形成方法，更包括：生長一磊晶源極/汲極區於該第一鰭片及該第二鰭片中，該閘極介電層及該閘極電極層設置鄰近於該磊晶源極/汲極區。
  8. 一種半導體裝置的形成方法，包括：形成從一基板延伸的一第一鰭片及一第二鰭片；形成一虛設介電質於該第一鰭片及該第二鰭片的上部上； 生長一磊晶源極/汲極區於該第一鰭片及該第二鰭片中，該磊晶源極/汲極區鄰近於該虛設介電質；從該第一鰭片及該第二鰭片移除該虛設介電質，在移除該虛設介電質期間，該第一鰭片及該第二鰭片的上部朝向彼此彎曲；沉積一閘極介電層於該第一鰭片及該第二鰭片的上部上；沉積一犧牲層於該閘極介電層上，該犧牲層的水平部分具有一第一厚度，該犧牲層的垂直部分具有一第二厚度，該第二厚度最多比該第一厚度小20%；在沉積該犧牲層後，退火該閘極介電層；在退火該閘極介電層後，移除該犧牲層；及在移除該犧牲層後，形成一閘極電極層於該閘極介電層上。
  9. 如請求項8所述之半導體裝置的形成方法，其中形成該第一鰭片及該第二鰭片的步驟包括：形成一心軸於該基板上方，該心軸具有在10nm至15nm範圍的一第一寬度；形成鄰近於該心軸的一第一間隔物及一第二間隔物；移除該心軸；及以該第一間隔物及該第二間隔物作為一蝕刻遮罩，蝕刻該基板中的該第一鰭片及該第二鰭片。
  10. 如請求項8所述之半導體裝置的形成方法，其中沉積該犧牲層的步驟包括：使用一第一前驅物及一第二前驅物進行一化學氣相沉積製程，該第一前驅物為用於該犧牲層的一材料的一自限源前驅物，該第二前驅物為用於該犧牲層的該材料的一自反應源前驅物，其中該自反應源前驅物在該化學氣相沉積製程中 與自身反應以形成該犧牲層的該材料，其中該自限源前驅物在該化學氣相沉積製程中不與自身反應，其中該第一前驅物為氨基矽烷且該第二前驅物為矽烷，在該化學氣相沉積製程期間以一第一脈衝分配該第一前驅物歷時一第一持續時間，在該化學氣相沉積製程期間以一第二脈衝分配該第二前驅物歷時一第二持續時間，該第二持續時間大於該第一持續時間。
  11. 如請求項8所述之半導體裝置的形成方法，更包括：形成一隔離區，圍繞該第一鰭片及該第二鰭片的下部，該第一鰭片及該第二鰭片的上部設置於該隔離區上方，其中在移除該虛設介電質後，該第一鰭片及該第二鰭片的上部的側壁與該第一鰭片及該第二鰭片的下部的側壁形成多個角度，該些角度最高達7度，該第一鰭片與該第二鰭片的上部以一第一距離間隔開，且該第一鰭片與該第二鰭片的下部以一第二距離間隔開，該第一距離最多可比該第二個距離小60%。
  12. 如請求項8至11中任一項所述之半導體裝置的形成方法，其中退火該閘極介電層修復了該閘極介電層中的缺陷。
  13. 一種半導體裝置的形成方法，包括：形成一虛設介電質於一第一鰭片及一第二鰭片上，該第一鰭片及該第二鰭片在一第一方向上遠離一基板延伸；生長一磊晶源極/汲極區於該第一鰭片及該第二鰭片中，該磊晶源極/汲極區鄰近於該虛設介電質；移除該虛設介電質以形成露出該第一鰭片及該第二鰭片的一凹槽，該第一鰭片及該第二鰭片之間的一距離在移除前沿著該第一方向為定值，該第一鰭片及該第二鰭片之間的該距離在移除後沿著該第一方向減小； 沉積一閘極介電層於該凹槽中；藉由將一閘極介電層暴露於一自限源前驅物及一自反應源前驅物，沉積一犧牲層於該閘極介電層上，該自限源前驅物反應以形成該犧牲層的一材料的一初始層，該自反應源前驅物反應以形成該犧牲層的該材料的一主層，其中該自反應源前驅物與自身反應，其中該自限源前驅物不與自身反應；修復該閘極介電層中的缺陷且該犧牲層覆蓋該閘極介電層；從該閘極介電層移除該犧牲層；及形成一閘極電極層於該閘極介電層上。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240105798A1 (en) * 2022-09-27 2024-03-28 Abhishek A. Sharma Trim patterning for forming angled transistors
US20240319584A1 (en) * 2023-03-23 2024-09-26 International Business Machines Corporation Fabrication of angled mandrel structures in semiconductor device
US20250107170A1 (en) * 2023-09-25 2025-03-27 Taiwan Semiconductor Manufacturing Company Ltd Methods for electrical isolation of transistors

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060022262A1 (en) * 2004-07-30 2006-02-02 Jae-Man Yoon Semiconductor device having a fin structure and method of manufacturing the same
US20090075490A1 (en) * 2007-09-18 2009-03-19 L'air Liquite Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Method of forming silicon-containing films
US20150187659A1 (en) * 2013-12-31 2015-07-02 Texas Instruments Incorporated High quality dielectric for hi-k last replacement gate transistors
US20170054020A1 (en) * 2015-08-17 2017-02-23 Samsung Electronics Co., Ltd. Semiconductor device
US20180082909A1 (en) * 2016-09-22 2018-03-22 International Business Machines Corporation Sacrificial cap for forming semiconductor contact
TW201916115A (zh) * 2017-09-29 2019-04-16 台灣積體電路製造股份有限公司 半導體結構的製造方法
TW201944492A (zh) * 2018-04-13 2019-11-16 台灣積體電路製造股份有限公司 半導體製程方法
TW202013468A (zh) * 2018-09-27 2020-04-01 台灣積體電路製造股份有限公司 半導體裝置的形成方法
US20200395462A1 (en) * 2019-06-14 2020-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Implantation and Annealing for Semiconductor Device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472672B2 (en) 2013-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating fin mismatch using isolation last
KR102155511B1 (ko) * 2013-12-27 2020-09-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9515172B2 (en) * 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
KR102127644B1 (ko) 2014-06-10 2020-06-30 삼성전자 주식회사 반도체 소자의 제조 방법
KR102262830B1 (ko) 2015-11-03 2021-06-08 삼성전자주식회사 반도체 장치
US10008418B2 (en) * 2016-09-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of semiconductor integrated circuit fabrication
KR102775734B1 (ko) 2016-11-25 2025-03-07 삼성전자주식회사 반도체 장치의 제조 방법
US10886268B2 (en) * 2016-11-29 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with separated merged source/drain structure
US10037923B1 (en) 2017-04-19 2018-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Forming transistor by selectively growing gate spacer
US10056289B1 (en) * 2017-04-20 2018-08-21 International Business Machines Corporation Fabrication of vertical transport fin field effect transistors with a self-aligned separator and an isolation region with an air gap
US10522344B2 (en) * 2017-11-06 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with doped gate dielectrics
US10515809B2 (en) * 2017-11-15 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Selective high-K formation in gate-last process
KR102481476B1 (ko) 2017-11-17 2022-12-26 삼성전자 주식회사 반도체 소자
US11094826B2 (en) * 2018-09-27 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10985022B2 (en) * 2018-10-26 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures having interfacial layers

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060022262A1 (en) * 2004-07-30 2006-02-02 Jae-Man Yoon Semiconductor device having a fin structure and method of manufacturing the same
US20090075490A1 (en) * 2007-09-18 2009-03-19 L'air Liquite Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Method of forming silicon-containing films
US20150187659A1 (en) * 2013-12-31 2015-07-02 Texas Instruments Incorporated High quality dielectric for hi-k last replacement gate transistors
US20170054020A1 (en) * 2015-08-17 2017-02-23 Samsung Electronics Co., Ltd. Semiconductor device
US20180082909A1 (en) * 2016-09-22 2018-03-22 International Business Machines Corporation Sacrificial cap for forming semiconductor contact
TW201916115A (zh) * 2017-09-29 2019-04-16 台灣積體電路製造股份有限公司 半導體結構的製造方法
TW201944492A (zh) * 2018-04-13 2019-11-16 台灣積體電路製造股份有限公司 半導體製程方法
TW202013468A (zh) * 2018-09-27 2020-04-01 台灣積體電路製造股份有限公司 半導體裝置的形成方法
US20200395462A1 (en) * 2019-06-14 2020-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Implantation and Annealing for Semiconductor Device

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