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TWI850995B - 半導體元件及其形成的方法 - Google Patents

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TWI850995B
TWI850995B TW112103551A TW112103551A TWI850995B TW I850995 B TWI850995 B TW I850995B TW 112103551 A TW112103551 A TW 112103551A TW 112103551 A TW112103551 A TW 112103551A TW I850995 B TWI850995 B TW I850995B
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stop layer
layer
gate
dielectric layer
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周沛瑜
李資良
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台灣積體電路製造股份有限公司
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Abstract

提供一種包含蝕刻停止層的半導體元件以及一種形成方法。半導體元件可以包含源極/汲極區域和閘極結構，其中第一蝕刻停止層在到源極/汲極區域的導電插塞上方，且第二蝕刻停止層在閘極結構上方。第一蝕刻停止層和第二蝕刻停止層可以具有不同的厚度。介電層可以形成於第一蝕刻停止層和第二蝕刻停止層上方，且可以穿過介電層以及第一和第二蝕刻停止層而形成接觸。

Description

半導體元件及其形成的方法
本揭示內容是關於一種半導體元件以及一種形成半導體元件的方法。
半導體元件用於各種電子應用，例如個人電腦、手機、數位相機和其他電子設備。通常通過在半導體基板上依序沉積絕緣或介電層、導電層和半導體材料層，並使用微影對各種材料層進行圖案化以在其上形成電路組件和元件來製造半導體元件。
半導體工業通過不斷減小最小特徵尺寸來繼續提高各種電子組件(例如電晶體、二極體、電阻器、電容器等)的積體密度，這允許整合更多元件到給定區域中。
本揭示內容提供一種半導體元件，包含源極/汲極區域，於基板上；第一導電特徵，於源極/汲極區域上方；第一蝕刻停止層，於第一導電特徵上方；閘極結構，於基 板上；第二蝕刻停止層，於閘極結構上方，其中第一蝕刻停止層和第二蝕刻停止層具有不同的厚度；第一介電層，鄰近第一導電特徵、第一蝕刻停止層、閘極結構和第二蝕刻停止層；第二介電層，於第一介電層上方；源極/汲極接觸，延伸穿過第二介電層和第一蝕刻停止層至第一導電特徵；以及閘極接觸，延伸穿過第二介電層和第二蝕刻停止層至閘極結構。
本揭示內容提供一種半導體元件，包含源極/汲極區域，於基板上；第一導電特徵，於源極/汲極區域上方；第一蝕刻停止層，於第一導電特徵上方，第一蝕刻停止層包含第一材料；閘極結構，於基板上；第二蝕刻停止層，於閘極結構上方，第二蝕刻停止層包含第二材料，其中第一材料和第二材料是不同的材料；第一介電層，於第一蝕刻停止層和第二蝕刻停止層之間；第二介電層，於第一介電層上方；源極/汲極接觸，延伸穿過第二介電層和第一蝕刻停止層至第一導電特徵；以及閘極接觸，延伸穿過第二介電層和第二蝕刻停止層至閘極結構。
本揭示內容提供一種形成半導體元件的方法，包含以下操作。形成閘極結構於基板上；形成源極/汲極區域鄰近閘極結構；形成第一介電層於源極/汲極區域；形成延伸穿過第一介電層的接觸插塞以接觸源極/汲極區域；形成介電帽於接觸插塞上，其中介電帽的頂表面與第一介電層的頂表面齊平；形成第二介電層於介電帽和閘極結構上；以及形成穿過第二介電層至接觸插塞的導電特徵。
50:基板
50N:區域
50P:區域
51:分隔物
52:鰭
54:絕緣材料
56:隔離(STI)區域
58:通道區域
60:虛設介電層
62:虛設閘極層
64:遮罩層
72:虛設閘極
74:遮罩
80:閘密封間隔物
82:磊晶源極/汲極區域
86:閘極間隔物
87:接觸蝕刻停止層(CESL)
88:第一層間介電層(ILD)
89:區域
90:凹槽
92:閘極介電層
94:閘極
94A:襯墊層
94B:功函數調整層
94C:填充材料
100:介電層
118:開口
120:矽化物層
122:導電特徵
123:凹槽
124:蝕刻停止層
126:第二ILD
128:第一光阻劑
130:開口
131:開口
132:第二光阻劑
134:開口
135:開口
136:開口
140:導電特徵
142:導電特徵
144:導電特徵
150:導電特徵
151:蝕刻停止層
152:金屬間介電層(IMD)
153:蝕刻停止層
154:導電特徵
155:金屬間介電層(IMD)
160:奈米結構
162:間隔物
W1:寬度
W2:寬度
A-A:橫截面
B-B:橫截面
C-C:橫截面
當結合隨附圖式進行閱讀時，本揭示內容之態樣將能被充分地理解。應注意，根據業界標準實務，各特徵並非按比例繪製且僅用於圖示目的。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
第1圖為根據一些實施方式繪示出三維視圖的鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)的一實施例。
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、第22B圖、第23A圖、第23B圖、第24A圖、第24B圖、第25A圖、第25B圖、第26A圖、第26B圖、第27A圖、第27B圖、第29A圖、第29B圖、第29C圖、第30A圖、第30B圖、第30C圖、第31A圖、第31B圖、第31C圖、第32A圖、第32B圖和第32C圖為根據一些實施方式在製造FinFET元件的中間階段的剖面示意圖。
第28A圖和第28B圖為根據一些實施方式在製造奈米結構場效電晶體(Nanostructure Field-Effect Transistor；NSFET)元件的中間階段的剖面示意圖。
以下揭示提供許多不同實施方式或實施例，用於實現本揭示內容的不同特徵。以下敘述部件與佈置的特定實施方式，以簡化本揭示內容。這些當然僅為實施例，並且不是意欲作為限制。舉例而言，在隨後的敘述中，第一特徵在第二特徵上方或在第二特徵上的形成，可包括第一特徵及第二特徵形成為直接接觸的實施方式，亦可包括有另一特徵可形成在第一特徵及第二特徵之間，以使得第一特徵及第二特徵可不直接接觸的實施方式。此外，本揭示內容可能會在不同的實例中重複標號和/或文字。重複的目的是為了簡化及明確敘述，而非界定所討論之不同實施方式和/配置間的關係。
除此之外，空間相對用語如「下面」、「下方」、「低於」、「上面」、「上方」及其他類似的用語，在此是為了方便描述圖中的一個元件或特徵和另一個元件或特徵的關係。空間相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋裝置在使用或操作時的其他方位。也就是說，可以用其他方式定向(旋轉90度或在其他方向)時，且本文中所使用的空間相對用語同樣可相應地解釋。
將針對特定上下文描述實施方式，即，半導體元件的接觸插塞結構及其形成方法。本文討論的各種實施方式是在使用閘極後製程(gate-last process)所形成的鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)元件的背景下。在其他實施方式中，可使用閘極前製程(gate-first process)。然而，各種實施方式可以應用於包括其他類型電晶體的元件，諸如平面FET、奈米結構(例如，奈米片、奈米線、環繞式閘極(gate-all-around；GAA)等)場效電晶體(NFETs/NSFETs)等來代替或與FinFET的組合。在一些實施方式中，蝕刻停止層形成於半導體元件的接觸插塞的凹槽內，並在隨後的處理步驟期間被使用，例如在接觸插塞上形成導電特徵。通過在凹槽內形成蝕刻停止層，可以減小元件的總厚度，其導致在閘堆疊、源極/汲極區域等上方形成更好的導電特徵之輪廓，從而改善元件中的電連接。
第1圖為根據一些實施方式繪示出三維視圖的鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)的一實施例。FinFET包含在基板50(例如，半導體基板)上的鰭52。複數個隔離區域56設置於基板50中，且鰭52在相鄰的隔離區域56上方並從相鄰的隔離區域56之間凸出。儘管隔離區域56描述/圖示為與基板50分離，但如本文所用，術語「基板」可用於僅指半導體基板或是包括隔離區域的半導體基板。此外，雖然鰭52圖示為與基板50一樣的單一連續材料，但鰭52和/或基 板50也可包含單一材料或多種材料。在本文中，鰭52是指在相鄰的隔離區域56之間延伸的部分。
閘極介電層92沿著鰭52的側壁並在鰭52的頂表面上方，且閘極94在閘極介電層92上方。源極/汲極區域82設置在鰭52相對於閘極介電層92和閘極94的相對側。第1圖還繪示出後面的圖式中所使用的參考橫截面(線)。橫截面A-A沿著閘極94的縱軸並且在例如垂直於FinFET的磊晶源極/汲極區域82之間的電流方向的方向上。橫截面B-B垂直於橫截面A-A並沿著鰭52的縱軸，且在例如FinFET的磊晶源極/汲極區域82之間的電流的方向上。橫截面C-C平行於橫截面A-A且延伸穿過FinFET的源極/汲極區域。為清楚起見，隨後的圖式參考了這些參考橫截面。
第2圖至第27B圖剖面示意圖為根據一些實施方式在製造FinFET元件的中間階段的剖面示意圖。第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖和第27A圖為沿著第1圖中的參考橫截面A-A所繪示出的，其中剖面示意圖出於說明之目的示出了多個鰭/FinFET。第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第14C圖、第15B圖、第16B圖、第 17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖和第27B圖為沿著第1圖中的參考橫截面B-B，其中剖面示意圖出於說明之目的示出了多個鰭/FinFET。第10C圖和第10D圖為沿著第1圖中的參考橫截面C-C，其中剖面示意圖出於說明之目的示出了多個鰭/FinFET。
在第2圖中，提供了基板50。基板50可為半導體基板，諸如主體(bulk)半導體基板、絕緣層上半導體(semiconductor-on-insulator；SOI)基板等，其可以是摻雜的(例如，用p型或n型摻雜劑)或未摻雜的。基板50可為晶圓，諸如矽晶圓。一般來說，SOI基板為形成於絕緣層上的半導體材料的層。絕緣層可為，舉例來說，埋藏氧化(buried oxide；BOX)層、氧化矽層等。絕緣層提供於基板上，通常是矽或玻璃基板。也可使用其他基板，諸如多層或梯度基板。在一些實施方式中，基板50的半導體材料可包含矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括矽鍺(SiGe)、磷化砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)和/或磷化砷化銦鎵(GaInAsP)等或其組合。
基板50具有n型區域50N和p型區域50P。n型區域50N可用於形成n型元件，諸如NMOS電晶體，例如，n型FinFET。p型區域50P可用於形成p型元件， 諸如PMOS電晶體，例如，p型FinFET。n型區域50N可以與p型區域50P物理分離(如分隔物51所示)，並且任何數量的元件特徵(例如，其他主動元件、摻雜區域、絕緣區域等)可以設置於n型區域50N和p型區域50P之間。
在第3圖中，根據一些實施方式，鰭52形成於基板50中。鰭52為半導體條帶(semiconductor strip)。在一些實施方式中，通過蝕刻基板50中的溝槽，鰭52可形成於基板50中。蝕刻可為任何可接受的蝕刻製程，諸如活性離子蝕刻(reactive ion etch；RIE)、中性粒子束蝕刻(neutral beam etch；NBE)等或其組合。蝕刻可為各向異性蝕刻。
鰭52可以通過任何合適的方法來圖案化。舉例來說，鰭52可以使用一種或多種微影製程來圖案化，包含雙圖案化(double-patterning)或是多圖案化(multi-patterning)製程。一般來說，雙圖案化製程或是多圖案化製程結合微影製程和自對準製程(self-aligned process)，其允許建立具有例如比使用單個直接微影製程獲得的間距更小的間距的圖案。舉例來說，在一個實施方式中，犧牲層形成於基板上方並使用微影製程來圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，之後可以使用剩餘的間隔物用作遮罩以形成鰭52。在一些實施方式中，遮罩(或其他層)可保留在鰭52上。
在第4圖中，根據一些實施方式，絕緣材料54形成於基板50上方且於相鄰的鰭52之間。絕緣材料54可以是氧化物，諸如氧化矽、氮化物等或其組合，並且可以通過高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition；HDP-CVD)、可流動的CVD(flowable CVD；FCVD)(例如，在遙控電漿系統中沉積基於CVD的材料並進行後固化post curing以使其轉化為另一種材料，例如氧化物)等或其組合來形成。可以通過使用任何可接受的製程來形成其他絕緣材料。在所示實施方式中，絕緣材料54是通過FCVD製程所形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在一實施方式中，形成絕緣材料54使得多餘的絕緣材料54覆蓋鰭52。儘管絕緣材料54繪示為單層，但在一些實施方式中可以使用多層。舉例來說，在一些實施方式中，可以首先沿著基板50和鰭52的表面形成襯墊(未示出)。此後，可以在襯墊上方形成諸如上述那些的填充材料。
在第5圖中，施加移除製程於絕緣材料54，以移除在鰭52上方的多餘的絕緣材料54。在一些實施方式中，可使用平坦化製程，諸如化學機械研磨(chemical mechanical polish；CMP)、回蝕製程、其組合等。平坦化製程暴露出鰭52，使得在完成平坦化製程之後的鰭52的頂表面和絕緣材料54的頂表面實質上共平面或齊平的(level)(例如，在平坦化製程的製程變異內)。在遮罩保留在鰭52上的實施方式中，平坦化製程可暴露出遮罩或移 除遮罩，在完成平坦化製程之後，使得遮罩的頂表面或鰭52的頂表面分別與絕緣材料54的頂表面是齊平的。
在第6圖中，根據一些實施方式，凹陷絕緣材料54以形成淺溝槽隔離(shallow trench isolation；STI)區域56。凹陷絕緣材料54，使得在n型區域50N和p型區域50P中的鰭52的上部凸出於相鄰的STI區域56之間。此外，STI區域56的頂表面可具有如圖所示的平坦表面、凸面、凹面(諸如凹陷(dishing))或其組合。STI區域56的頂表面可通過適當的蝕刻來形成平坦表面、凸面和/或凹面。可使用可接受的蝕刻製程來凹陷STI區域56，諸如對絕緣材料54的材料有選擇性的蝕刻製程(例如，以蝕刻比鰭52的材料更快的速率來蝕刻絕緣材料54的材料)。舉例來說，可以使用稀釋氫氟酸(dilute hydrofluoric acid；dHF)來執行氧化移除製程，但也可以使用其他製程。
第2圖至第6圖所述的製程可以僅為鰭52如何形成的一個實施例。在一些實施方式中，可通過磊晶生長製程來形成鰭。舉例來說，介電層可形成於基板50的頂表面上方，且可穿過介電層來蝕刻溝槽以暴露下覆的基板50。同質(homoepitaxial)磊晶結構可磊晶地生長於溝槽中，且可凹陷介電層，使得同質磊晶結構從介電層凸出以形成鰭。此外，在一些實施方式中，異質(heteroepitaxial)磊晶結構可用於形成鰭52。舉例來說，可凹陷第5圖中的鰭52，且與鰭52不同的材料可以在凹陷的鰭52上磊晶 生長。在此些實施方式中，鰭52包含凹陷材料以及設置於凹陷材料上方的磊晶生長材料。在更進一步的實施方式中，介電層可形成於基板50的頂表面上方，且可通過介電層來蝕刻溝槽。然後可使用不同於基板50的材料來磊晶生長異質磊晶結構於溝槽中，並可凹陷介電層，使得異質磊晶結構從介電層凸出以形成鰭52。在同質磊晶結構或是異質磊晶結構之磊晶生長的實施方式中，雖然原位和佈植摻雜可以一起使用，但在生長期間進行原位摻雜磊晶生長的材料可以避免之前和隨後的佈植。
更進一步，在n型區域50N(例如，NMOS區域)中磊晶生長與在p型區域50P(例如，PMOS區域)中不同的材料可以是有利的。在各種實施方式中，鰭52的上部可以由矽鍺(SixGe1-x，其中x可在0至1的範圍內)、碳化矽、純的或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等來形成。舉例來說，可用於形成III-V族化合物半導體的材料包含(但不限於)砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵等。
進一步在第6圖中，可形成合適的井(未示出)於鰭52和/或基板50中。在一些實施方式中，P井可形成於n型區域50N中，且N井可形成於p型區域50P中。在一些實施方式中，P井或N井皆形成於n型區域50N和p型區域50P中。在不同井類型的實施方式中，可使用光阻劑和/或其他遮罩(未示出)來實現n型區域50N和p型區 域50P的不同的佈植步驟。舉例來說，光阻劑可形成於鰭52上方以及在n型區域50N中的STI區域56上方。光阻劑被圖案化以暴露基板50的p型區域50P。可使用旋塗(spin-on)技術來形成光阻劑，且可使用可接受的微影技術來圖案化光阻劑。一旦光阻劑被圖案化，在p型區域50P中執行n型雜質佈植，且光阻劑當作遮罩以實質地避免n型雜質被植入於n型區域50N中。n型雜質可以是植入區域中的磷、砷、銻等，其濃度等於或小於1018cm-3，諸如在從約1016cm-3至約1018cm-3的範圍內。在佈植之後，諸如通過可接收的灰化製程來移除光阻劑。
佈植p型區域50P之後，光阻劑形成於鰭52以及p型區域50P中的STI區域56上方。圖案化光阻劑以暴露基板50的n型區域50N。可使用旋塗技術來形成光阻劑，且可使用可接受的微影技術來圖案化光阻劑。一旦光阻劑被圖案化，可在n型區域50N中執行p型雜質佈植，且光阻劑可當作遮罩以實質地避免p型雜質植入於p型區域50P中。p型雜質可硼、氟化硼、銦等，其在區域中的佈植濃度等於或小於1018cm-3，諸如在從約1016cm-3至約1018cm-3的範圍內。在佈植之後，諸如通過可接收的灰化製程來移除光阻劑。
在n型區域50N和p型區域50P的佈植之後，可以執行退火以修復佈植損壞並活化植入的p型和/或n型雜質。在一些實施方式中，雖然原位摻雜和植入摻雜可以一起使用，但是磊晶鰭的生長材料可以在生長過程中進行 原位摻雜，這樣就沒有必要佈植。
在第7圖中，虛設介電層60形成於鰭52上。虛設介電層60可例如是氧化矽、氮化矽、其組合等，並且可以根據可接受的技術來沉積或熱生長。虛設閘極層62形成於虛設介電層60上方，且遮罩層64形成於虛設閘極層62上方。可沉積虛設閘極層62於虛設介電層60上方，然後使用例如CMP製程來平坦化。可沉積遮罩層64於虛設閘極層62上方。虛設閘極層62可以為導電材料，並且可以選自包含非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬的群組。虛設閘極層62可通過物理氣相沉積(physical vapor deposition；PVD)、CVD、濺鍍沉積或本領域已知且用於沉積導電材料的其他技術來沉積。虛設閘極層62可由對於STI區域56的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層64可包含例如一層或多層的氧化矽、SiN、SiON、其組合等。在一些實施方式中，遮罩層64可包含一層的氮化矽以及一層的氧化矽於此層氮化矽上方。在一些實施方式中，橫跨區域50N以及區域50P形成單個虛設閘極層62以及單個遮罩層64。需注意的是，僅為了說明之目的，所示的虛設介電層60僅覆蓋鰭52。在一些實施方式中，可沉積虛設介電層60，使得虛設介電層60覆蓋STI區域56並在虛設閘極層62和STI區域56之間延伸。
第8A圖至第28B圖繪示出製造實施例裝置的各 種額外步驟。第8A圖至第28B圖繪示出n型區域50N和p型區域50P中的任何一者的特徵。舉例來說，第8A圖至第28B圖所示的結構可以適用於n型區域50N和p型區域50P。n型區域50N和p型區域50P的結構差異(若有)在文本中及隨附的每一圖中進行描述。
在第8A圖和第8B圖中，使用可接受的微影和蝕刻技術來圖案化遮罩層64(參考第7圖)以形成遮罩74。遮罩74的圖案然後被轉移至虛設閘極層62。在一些實施方式中(未繪示出)，通過可接受的蝕刻技術也可轉移遮罩74的圖案至虛設介電層60以形成虛設閘極72。虛設閘極72覆蓋鰭52的各個通道區域58。遮罩74的圖案可用於將每個虛設閘極72與鄰近的虛設閘極物理分離。虛設閘極72的縱向也可實質上垂直於各個磊晶鰭52的縱向。
此外，在第8A圖和第8B圖中，閘密封間隔物80可形成於虛設閘極72、遮罩74和/或鰭52之暴露的表面上。熱氧化或沉積之後，然後進行各向異性蝕刻可以形成閘密封間隔物80。閘密封間隔物80可以由氧化矽、氮化矽、氮氧化矽等形成。
在形成閘密封間隔物80之後，可以執行用於低摻雜源極/汲極元件(lightly doped source/drain；LDD)區域(未明確繪示出)的佈植。在具有不同元件類型的實施方式中，類似於上述第6圖中討論的佈植，諸如光阻劑的遮罩可形成於n型區域50N上方，同時暴露出p型區域50P，並且可以將適當類型(例如，p型)的雜質植入到在p 型區域50P中的暴露鰭52中。然後可移除遮罩。隨後，諸如光阻劑的遮罩可形成於p型區域50P上方，同時暴露出n型區域50N，並且可以將適當類型(例如，n型)的雜質植入到在n型區域50N中的暴露鰭52中。然後可移除遮罩。n型雜質可以是前面討論的任何n型雜質，p型雜質可以是前面討論的任何p型雜質。在一些實施方式中，低摻雜源極/汲極區域可具有在從約1015cm-3至約1019cm-3的範圍內的雜質濃度。可以使用退火以修復佈植損壞和/或活化植入的雜質。
在第9A圖和第9B圖中，閘極間隔物86形成於沿著虛設閘極72和遮罩74的側壁的閘密封間隔物80上。可以通過共形地沉積絕緣材料並隨後各向異性地蝕刻絕緣材料來形成閘極間隔物86。閘極間隔物86的絕緣材料可以是氧化矽、氮化矽、氧氮化矽、碳氮化矽、其組合等。在一些實施方式中，閘極間隔物86包含多個層，這些層可以是不同材料的層。
需注意的是，上述揭示內容描述一般形成間隔物和LDD區域的製程。也可以使用其他製程和順序。舉例來說，可以使用更少或額外的額外間隔物，可以使用不同順序的步驟(例如，在形成閘極間隔物86之前可以不蝕刻閘密封間隔物80、產生「L形」的閘密封間隔物、可形成和移除間隔物和/或類似者)。此外，可使用不同的結構和步驟來形成n型和p型元件。舉例來說，在形成閘密封間隔物80之前形成n型元件的LDD區域，且在形成閘密封間隔物 80之後形成p型元件的LDD區域。
在第10A圖和第10B圖，磊晶源極/汲極區域82形成於鰭52中。在鰭52中形成磊晶源極/汲極區域82，使得每個虛設閘極72沉積於各自相鄰對的磊晶源極/汲極區域82之間。在一些實施方式中，磊晶源極/汲極區域82可延伸至鰭52中，也可穿透鰭52。在一些實施方式中，閘極間隔物86被用來將磊晶源極/汲極區域82與虛設閘極72隔開合適的橫向距離，使得磊晶源極/汲極區域82不會使隨後形成的FinFET的閘極短路。可以選擇磊晶源極/汲極區域82的材料以在各自的通道區域58中施加應力，從而改善性能。
可通過遮蔽p型區域50P並蝕刻n型區域50N中的鰭52的源極/汲極區域，以在鰭52中形成溝槽來形成n型區域50N中的磊晶源極/汲極區域82。然後，n型區域50N中的磊晶源極/汲極區域82在溝槽中磊晶地生長。磊晶源極/汲極區域82可包含任何可接受的材料，諸如適用於n型FinFET的材料。舉例來說，如果鰭52是矽，n型區域50N中的磊晶源極/汲極區域82可包含在通道區域58施加拉伸應變的材料諸如矽、碳化矽、摻磷碳化矽、磷化矽等。n型區域50N中的磊晶源極/汲極區域82可具有從鰭52的各自表面凸起的表面且具有刻面(facet)。
可通過遮蔽n型區域50N並蝕刻p型區域50P中的鰭52的源極/汲極區域，以在鰭52中形成溝槽來形成p型區域50P中的磊晶源極/汲極區域82。然後，p型 區域50P中的磊晶源極/汲極區域82在溝槽中磊晶地生長。磊晶源極/汲極區域82可包含任何可接受的材料，諸如適用於p型FinFET的材料。舉例來說，如果鰭52是矽，p型區域50P中的磊晶源極/汲極區域82可包含在通道區域58中施加壓縮應變的材料，諸如矽鍺、硼摻雜的矽鍺、鍺、鍺錫等。p型區域50P中的磊晶源極/汲極區域82可具有從鰭52的各自表面凸起的表面且具有刻面。
磊晶源極/汲極區域82和/或鰭52可以植入摻雜劑以形成源極/汲極區域(類似於先前討論的用於形成低摻雜源極/汲極區域的製程)，然後進行退火。源極/汲極區域可具有在從約1019cm-3至約1021cm-3的範圍內的雜質濃度。源極/汲極區域的n型和/或p型雜質可以是前面討論的任何雜質。在一些實施方式中，磊晶源極/汲極區域82可以在生長期間原位摻雜。
由於用於在n型區域50N和p型區域50P中形成磊晶源極/汲極區域82的磊晶製程，磊晶源極/汲極區域的上表面具有橫向向外擴展超出鰭52的側壁的刻面。在一些實施方式中，這些刻面導致同一FinFET的相鄰的源極/汲極區域82合併在一起，如第10C圖所示。在其他實施方式中，在完成磊晶製程之後，相鄰的磊晶源極/汲極區域82保持分離，如第10D圖所示。在第10C圖和第10D圖的實施方式中，形成閘極間隔物86，閘極間隔物86覆蓋STI區域56上方延伸的鰭52的一部份側壁，從而阻止磊晶生長。在一些其他的實施方式中，可以調整用於形成 閘極間隔物86的間隔物的蝕刻以移除間隔物材料，而允許磊晶生長區域延伸至STI區域56的表面。
在第11A圖和第11B圖中，在第10A圖和第10B圖中所示的結構上方沉積第一層間介電層(interlayer dielectric；ILD)88。第一ILD 88可由介電材料組成，且可通過任何合適的方法來沉積，諸如CVD、電漿增強化學氣相沈積(plasma-enhanced CVD；PECVD)或FCVD。介電材料可包含氧化物、磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass；BSG)、硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass；BPSG)、無摻雜矽玻璃(undoped silicate glass；USG)等。也可以使用通過任何可接受的製程而形成的其他絕緣材料。在一些實施方式中，接觸蝕刻停止層(contact stop layer；CESL)87設置於第一ILD 88與磊晶源極/汲極區域82之間、遮罩74以及閘極間隔物86之間。CESL 87可包含介電材料，諸如氮化矽、氧化矽、氮氧化矽等，其蝕刻速率低於上覆的第一ILD 88的材料。
在第12A圖和第12B圖中，可執行諸如CMP的平坦化製程以使ILD 88的頂表面與虛設閘極72或遮罩74的頂表面齊平。平坦化製程也可移除虛設閘極72上方的遮罩74，以及移除沿著遮罩74的側壁的閘密封間隔物80和閘極間隔物86。在平坦化製程之後，虛設閘極72、閘密封間隔物80、閘極間隔物86以及第一ILD 88的頂 表面是齊平的。因此，通過第一ILD 88而暴露出虛設閘極72的頂表面。在一些實施方式中，可以保留遮罩74，在這種情況下，平坦化製程使第一ILD 88的頂表面與遮罩74的頂表面齊平。
在第13A圖和第13B圖中，在一個或多個蝕刻步驟中移除虛設閘極72和遮罩74(若存在)，從而形成凹槽90。也可移除凹槽90中一部分的虛設介電層60。在一些實施方式中，只移除虛設閘極72，保留虛設介電層60並從凹槽90暴露出虛設介電層60。在一些實施方式中，從晶片的第一區域(例如，核心邏輯區域)中的凹槽90移除虛設介電層60，並保留晶片的第二區域(例如，輸入/輸出區域)中的凹槽90。在一些實施方式中，通過各向異性乾式蝕刻製程來移除虛設閘極72。舉例來說，蝕刻製程可以包含使用反應氣體的乾式蝕刻製程，其反應氣體選擇性地蝕虛設閘極72，而很少或不蝕刻第一ILD 88或閘極間隔物86。每個凹槽90暴露和/或上覆各自的鰭52的通道區域58。每個通道區域58沉積於相鄰的磊晶源極/汲極區域82對之間。在移除期間，當蝕刻虛設閘極72時，虛設介電層60可用作蝕刻停止層。然後可以在移除虛設閘極72之後，可選地移除虛設介電層60。
在第14A圖和第14B圖中，形成用於替代閘極的閘極介電層92和閘極94。第14C圖繪示出第14B圖的區域89之詳細視圖。閘極介電層92沉積在一層或多層的凹槽90中，諸如鰭52的頂表面和側壁上、以及閘密封間 隔物80/閘極間隔物86的側壁上。閘極介電層92也可形成於第一ILD 88的頂表面上。在一些實施方式中，閘極介電層92包含一個或多個介電層，諸如一或多層的氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等。舉例來說，在一些實施方式中，閘極介電層92包含通過熱或化學氧化形成的氧化矽的界面層以及上覆的高k介電材料，諸如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層92可以包含具有大於7.0的k值之介電層。閘極介電層92的形成方法可包含分子束沈積(molecular-beam deposition；MBD)、原子層沉積(atomic layer deposition；ALD)、PECVD和類似方法。在部分虛設介電層60保留在凹槽90中的實施方式中，閘極介電層92包含虛設介電層60的材料(例如，氧化矽等)。
閘極94分別沉積於閘極介電層92上方，並填充凹槽90的剩餘部分。閘極94可以包括含金屬的材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。舉例來說，雖然在第14B圖中繪示出單層的閘極94，但是閘極94可包含任意數量的襯墊層94A、任意數量的功函數調整層94B以及填充材料94C，如第14C圖所示。在填充凹槽90之後，可執行諸如CMP的平坦化製程以移除閘極介電層92以及閘極94的材料之多餘部分，其多餘部分位於第一ILD 88的頂表面上方。閘極94和閘極介電層92的剩餘材料部分因此形成所得的 FinFET的替代閘極，且閘極94和閘極介電層92可以統稱為「替代閘極」、「閘極結構」或「閘堆疊」。閘極和閘堆疊可以沿著鰭52的通道區域58的側壁延伸。
n型區域50N和p型區域50P中的閘極介電層92的形成可以同時發生，使得每個區域中的閘極介電層92由相同的材料形成，並且閘極94的形成可以同時發生，使得每個區域中的閘極94由相同的材料形成。在一些實施方式中，每個區域中的閘極介電層92可通過不同的製程而形成，使得每個區域中的閘極介電層92由不同的材料形成，且/或每個區域中的閘極94可通過不同的製程而形成，使得每個區域中的閘極94由不同的材料形成。當使用不同的製程時，可以使用各種遮蔽步驟(masking step)來遮蔽和暴露適當的區域。
在第15A圖和第15B圖，根據一些實施方式，凹陷中閘堆疊(例如，閘極介電層92和閘極94)且介電層100形成於閘堆疊上方。介電層100可例如通過使閘堆疊凹陷並且在凹陷的閘堆疊上沉積介電層100的介電材料來形成。在一些實施方式中，凹陷閘堆疊於第一ILD 88的頂表面下方。可以使用一個或多個蝕刻製程使閘堆疊凹陷，其蝕刻製程可以包含一個或多個濕式蝕刻製程、乾式蝕刻製程或其組合。一個或多個蝕刻製程可包含各向異性蝕刻製程。
然後在凹陷的閘堆疊上和第一ILD 88上方形成介電層100。在一些實施方式中，介電層100可包含氮化 矽、碳化矽、碳氮化矽、其他類型的氮化物、其組合等，並且可以使用ALD、CVD、PVD、其組合等來形成。在一些情況下，使用無氧材料形成介電層100可以減少閘極94上的氧化。在一些實施方式中，介電層100可包含氧化矽、氮氧化矽、金屬氧化物、其他類型的氧化物、其組合等。介電層100可用自對準方式形成，介電層100的側壁可以與閘密封間隔物80或閘極間隔物86的相應側壁對齊。可執行諸如CMP製程的平坦化製程以移除介電層100的多餘材料(例如，從第一ILD 88上方)。在一些實施方式中，介電層100的頂表面、閘極間隔物86的頂表面以及第一ILD 88的頂表面可以是齊平的。在一些實施方式中，介電層100可以形成為具有在從約10nm至約20nm的範圍內的厚度。
第16A圖至第17B圖繪示出根據一些實施方式的導電特徵122(參考第17B圖)的形成。導電特徵122提供連至相應的磊晶源極/汲極區域82的電連接，並且在一些情況下可以被認為是「源極/汲極接觸插塞」或類似者。
第16A圖和第16B圖繪示出根據一些實施方式用以形成開口118的第一ILD 88和CESL 87的圖案化製程。開口118可暴露出磊晶源極/汲極區域82的表面。可使用可接受的微影和蝕刻技術來執行圖案化製程。舉例來說，可以在第一ILD 88和介電層100上方形成光阻劑並圖案化。可通過使用例如旋塗技術來形成光阻劑，並使用可接受的微影技術來進行圖案化。使用圖案化的光阻劑當 作蝕刻遮罩來執行一個或多個合適的蝕刻製程，從而形成開口118。一個或多個蝕刻製程可以包含濕式和/或乾式蝕刻製程。一個或多個蝕刻製程可以是各向異性的。第16A圖至第16B圖示出具有傾斜側壁的開口118，但開口118也可以具有實質上垂直的側壁、彎曲的側壁或不同於所示出的其他側壁輪廓。
在第17A圖和第17B圖中，根據一些實施方式，矽化物層120和導電特徵122形成於開口118中。可通過例如沉積金屬材料於開口118中而形成矽化物層120。金屬材料可包含Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、其組合等，並且可以使用ALD、CVD、PVD、濺鍍、其組合等來形成。隨後，執行退火製程以形成矽化物層120。在磊晶源極/汲極區域82包含矽的實施方式中，退火製程可以使金屬材料與矽反應以在金屬材料和磊晶源極/汲極區域82之間的介面處形成金屬材料的矽化物。在形成矽化物層120之後，可以使用合適的移除製程(例如合適的蝕刻製程)來移除金屬材料的未反應部分。
在形成矽化物層120之後，形成導電特徵122於開口118中。導電特徵122提供連至相應的磊晶源極/汲極區域82的電連接。在一些實施方式中，導電特徵122是通過形成諸如阻障層、黏合層等的襯墊(未示出)而形成的，並且導電填充材料位於開口118中。舉例來說，可以首先在開口118中形成阻障層。阻障層可以沿著開口118 的底部和側壁延伸。阻障層可包含鈦、氮化鈦、鉭、氮化鉭、其組合、其多層等，並且可以通過ALD、CVD、PVD、濺鍍、其組合等來形成。隨後，可以在開口118內的阻障層上方形成黏合層(未單獨示出)。黏合層可包含鈷、釕、其合金、其組合、其多層等，並且可以通過ALD、CVD、PVD、濺鍍、其組合等來形成。在其他實施方式中可以省略阻障層和/或黏合層。
然後導電填充材料形成於開口118中以形成導電特徵122。導電填充材料可包含鈷、鎢、釕、銅、其組合、其合金、其多層等，並且可以通過例如電鍍、ALD、CVD、PVD、或其他合適的方法來形成。舉例來說，在一些實施方式中，可以通過首先在開口118內的黏合層上方形成晶種層(未單獨示出)而形成導電填充材料。晶種層可包含銅、鈦、鎳、金、錳、其組合、其多層等，並且可以通過ALD、CVD、PVD、濺鍍、其組合等來形成。然後可以在開口118內的晶種層上方形成導電填充材料。也可能使用用於形成導電填充材料的其他技術。
在一些實施方式中，導電填充材料過度填充開口118。在形成導電填充材料之後，可執行平坦化製程以移除過度填充開口118之部分的導電填充材料。如果存在阻障層、黏合層和/或晶種層，也可以移除部分的阻障層、黏合層和/或晶種層。剩餘部分的阻障層、黏合層、晶種層以及導電填充材料形成於導電特徵122於開口118中。平坦化製程可包含CMP製程、回蝕製程、研磨製程、其組合等。 在執行平坦化製程之後，導電特徵122的頂表面以及介電層100的頂表面可以是實質上齊平的。在其他實施方式中，不執行平坦化製程。在一些實施方式中，在平坦化製程之後執行可選的退火製程以使導電特徵122再結晶、擴大導電特徵122的晶粒結構、減少導電特徵122中的微空隙和/或減少導電特徵122中的雜質。
第18A圖和第18B圖繪示出根據一些實施方式的圖案化導電特徵122以形成凹槽123的製程。可以使用可接受的微影和蝕刻技術來執行圖案化。舉例來說，可以在導電特徵122和第一ILD 88上方形成光阻劑並對其進行圖案化。光阻劑可以通過使用例如旋塗技術來形成，並且可以使用可接受的微影技術來圖案化。可以使用圖案化的光阻劑作為蝕刻遮罩來執行一個或多個合適的蝕刻製程從而形成凹槽123。一個或多個蝕刻製程可以包含濕式和/或乾式蝕刻製程。使用的濕蝕刻劑可以是過氧化氫、鹽酸、磷酸、硝酸、氨或其他合適的濕蝕刻劑。使用的乾蝕刻劑可以是氯、氧或其他合適的乾蝕刻劑。濕式蝕刻製程可以在從約室溫至約200℃的範圍內的溫度下執行。使用的乾蝕刻劑可以是氯、氟、氫、乙醯丙酮(acetylacetone)、六氟乙醯丙酮(hexafluoroacetylacetone)或其他合適的乾蝕刻劑。乾式蝕刻製程可以在從約室溫至約300℃的範圍內的溫度下執行。一個或多個的蝕刻製程可以是各向異性的。在一些實施方式中，可以使用選擇性乾式蝕刻製程，例如使用Cl2/O2，而不使用遮罩層。凹槽123的 深度可以在從約1nm至約10nm的範圍內，但也有可能是其他深度。在一些實施方式中，凹槽123可以暴露出第一ILD 88的側壁。
在第19A圖和第19B圖中，在第18A圖和第18B圖所示的結構上沉積蝕刻停止層124(蝕刻停止層124也可稱為「介電帽(dielectric helmet)」)。在一些實施方式中，蝕刻停止層124可以完全填充於凹槽123中。如以下更詳細討論，第二ILD 126(如第21A圖至第21B圖所示)將形成於蝕刻停止層124上方，且導電特徵142(如第26A圖至第26B圖所示)將穿過第二ILD 126以接觸導電特徵122，其中蝕刻停止層124將在蝕刻製程期間當作蝕刻停止層。蝕刻停止層124可由具有比隨後形成的第二ILD 126低的蝕刻速率的介電材料形成。介電材料可以是氧化鋁、氮化鋁、氮化鎢、氧化鉬、氮化鉬、氮化硼等，並且可以通過任何合適的方法沉積，諸如ALD、CVD、電漿增強ALD(plasma-enhanced ALD；PEALD)或PECVD。可以使用通過任何可接受的製程所形成的其他介電材料。在一些實施方式中，用於形成蝕刻停止層124的材料不同於用於形成介電層100的材料。在一些實施方式中，在從約250℃至約500℃的範圍內的溫度下，使用三甲基鋁(trimethylaluminium；TMA)和烴基醇(hydrocarbon-based alcohol)作為ALD的前驅物來沉積氧化鋁。烴基醇可以在沉積過程中當作氧源(oxygen source)，這是因為烴基醇的氧化強度比氧氣、臭氧、水 和一氧化二氮(nitrous oxide)等氧源弱。烴基醇的較弱氧化強度可有助於減少導電特徵122中的氧化。在一些實施方式中，ALD或CVD可用於氧化鋁的沉積。在這種情況下，氧源由遠程電漿(remote plasma)提供，這也有助於減少導電特徵122中的氧化並增加蝕刻停止層124的沉積速率。在一些實施方式中，在從約250℃至約500℃的範圍內的溫度下，使用含有三甲基鋁(TMA)和氨作為ALD的前驅物來沉積氮化鋁。
在第20A圖和第20B圖中，執行諸如CMP的平坦化製程以移除蝕刻停止層124的多餘材料(例如，從介電層100上方)。在一些實施方式中，在平坦化製程之後，蝕刻停止層124、第一ILD 88、CESL 87、閘極間隔物86、閘密封間隔物80以及介電層100的頂表面可以是齊平的。蝕刻停止層124的厚度可以在從約1nm至約10nm的範圍內，但也有可能是其他厚度。在一些實施方式中，蝕刻停止層124的厚度不同於介電層100的厚度。在一些實施方式中，蝕刻停止層124的厚度小於介電層100的厚度。在一些實施方式中，蝕刻停止層124可以在第一ILD 88的側壁之間延伸和/或與第一ILD 88的側壁物理接觸。蝕刻停止層124可以具有各種頂表面輪廓，之後將於第29A圖、第29B圖和第29C圖中進行更詳細的討論。
在第21A圖和第21B圖中，第二ILD 126形成於第一ILD 88、介電層100和蝕刻停止層124上方。在一些實施方式中，第二ILD 126可以是相似於第一ILD 88的材料，並且可以用相似的方式形成。舉例來說，第二ILD 126可以由諸如氧化物、PSG、BSG、BPSG、USG等的介電材料形成，並且可以通過諸如CVD、PECVD或FCVD的任何合適的方法來沉積。第二ILD 126可以具有各種頂表面和底表面輪廓，之後將於第30A圖、第30B圖和第30C圖中進行更詳細的討論。在形成第二ILD 126之後，可以執行退火製程。在一些實施方式中，在從約250℃至約450℃的範圍內的溫度下執行退火製程。在一些實施方式中，退火製程可以執行約1分鐘至約1小時範圍內的持續時間。第二ILD 126在退火後可以具有各種頂表面和底表面輪廓，之後將於第31A圖、第31B圖和第31C圖中進行更詳細的討論。
在一些實施方式中，選擇蝕刻停止層124的材料和/或第二ILD 126的材料，使得在隨後形成穿過第二ILD 126的開口134和開口135(如第24A圖至第24B圖所示)的蝕刻製程期間，蝕刻停止層124的蝕刻速率小於第二ILD 126的蝕刻速率。因為蝕刻停止層124，所以第二ILD 126可以形成於第一ILD 88、介電層100以及導電特徵122上方，而不用沉積毯式蝕刻停止層(blanket etch stop layer)，從而允許更薄的整體元件。
第22A圖和第22B圖繪示出根據一些實施方式的第二ILD 126和介電層100的圖案化以形成開口130和開口131。開口130和開口131延伸穿過第二ILD 126 和介電層100以暴露閘極94的頂表面。可使用可接受的微影和蝕刻技術來圖案化第二ILD 126和介電層100。舉例來說，第一光阻劑128可形成於第二ILD 126上方，並且使用合適的微影技術進行圖案化。第一光阻劑128可以為單層或是多層光阻劑結構，並且可使用諸如旋塗或沉積技術之合適的技術來沉積。然後可以使用圖案化的第一光阻劑128作為蝕刻遮罩並且介電層100(也可稱為蝕刻停止層)作為蝕刻停止層來執行一個或多個合適的蝕刻製程，同時蝕刻穿過第二ILD 126，從而形成開口130和開口131。一個或多個蝕刻製程可以包含濕式和/或乾式蝕刻製程。第22A圖和第22B圖示出開口130和開口131具有傾斜的側壁，但是在其他實施方式中，開口130或開口131可以具有實質上垂直的側壁、彎曲的側壁或其他側壁輪廓。可以使用諸如灰化或蝕刻製程來移除第一光阻劑128。
如前所述，通過在導電特徵122上方形成蝕刻停止層124，可以在第一ILD 88、介電層100以及導電特徵122上方形成第二ILD 126，而不用沉積毯式蝕刻停止層，從而減小在形成開口130和開口131時需要蝕刻的閘極94上方的層的厚度。減小此厚度可導致開口130和開口131的輪廓更好。
在第23A圖和第23B圖中，根據一些實施方式，第二光阻劑132形成於第二ILD 126上方且在開口130和開口131中。第二光阻劑132可以為單層或是多層光阻 劑結構，而且可使用諸如旋塗或沉積技術的合適的技術來沉積。如第23B圖所示，第二光阻劑132可以過度填充開口130和開口131並在第二ILD 126上方延伸。
第24A圖和第24B圖繪示出根據一些實施方式的第二光阻劑132、第二ILD 126以及蝕刻停止層124的圖案化以形成開口134和開口135。開口134和開口135延伸穿過第二ILD 126和蝕刻停止層124以暴露出導電特徵122的頂表面。可使用可接受的微影和蝕刻技術來圖案化第二光阻劑132、第二ILD 126以及蝕刻停止層124。然後可以使用圖案化的第二光阻劑132作為蝕刻遮罩來執行一個或多個合適的蝕刻製程，從而形成開口134和開口135。一個或多個蝕刻製程可以包含濕式和/或乾式蝕刻製程。
在一些實施方式中，可使用蝕刻製程來蝕刻第二ILD 126。在一些實施方式中，使用了利用CF4/H2/N2/Ar、NF2/H2/N2/Ar或類似者的氣體混合物的乾式蝕刻製程。蝕刻製程可以在從約50W至約1000W的範圍內的功率以及在從約-20℃至約200℃的範圍內的溫度下執行。在蝕刻製程期間，第二ILD 126的蝕刻速率超過蝕刻停止層124的蝕刻速率且可以在從約4：1至約1000：1的範圍內。因此，蝕刻製程可以移除部分的第二ILD 126，然後在蝕刻停止層124處停止或減慢，這減少了導電特徵122的過度蝕刻的機會，因此減少了形成洩漏(leakage)路徑或其他缺陷的機會。
可以執行單獨的蝕刻製程以移除部分的蝕刻停止層124，並暴露導電特徵122的頂表面。單獨的蝕刻製程可以使用與用於蝕刻第二ILD 126的蝕刻製程不同的蝕刻劑。在一些實施方式中，蝕刻停止層124可以使用例如N2/H2/O2或類似者的氣體混合物進行乾式蝕刻。乾式蝕刻製程可以在從約50W至約1000W的範圍內的功率以及在從約-20℃至約200℃的範圍內的溫度下執行。在一些實施方式中，使用氟化氫、過氧化氫、水、螯合劑等的濕式蝕刻製程來蝕刻蝕刻停止層124。濕式蝕刻製程可以在從約0℃至約100℃的範圍內的溫度下執行。
在一些實施方式中，開口134或開口135可暴露出蝕刻停止層124的側壁。在一些實施方式中，開口134或開口135可暴露出第一ILD 88的側壁。在一些實施方式中，開口134或開口135可暴露出CESL 87的側壁。第24A圖和第24B圖示出具有傾斜的側壁的開口134和開口135，但在其他實施方式，開口134或開口135可以具有實質上垂直的側壁、彎曲的側壁或其他的側壁輪廓。
在一些實施方式中，一或多個蝕刻製程以形成用於對接接觸(butted contact)的開口，例如，與導電特徵122(耦合到源極/汲極區域82)和相鄰的閘極94的接合或組合接觸。舉例來說，第24B圖所示的開口135繪示為開口135重疊圖中左側的閘極94上方的第二光阻劑132的一個實施例。在隨後的處理中，移除第二光阻劑132，從而形成暴露出閘極94和導電特徵122的開口。各層(例 如，閘密封間隔物80、閘極間隔物86、CESL 87、第一ILD 88、介電層100和/或第二光阻劑132的材料的蝕刻速率可以不同於蝕刻停止層124的材料的蝕刻速率。蝕刻速率的差異可能導致閘密封間隔物80、閘極間隔物86、CESL 87、第一ILD 88、介電層100和/或第二光阻劑132的上表面相同於、高於或低於導電特徵122的上表面。第24B圖繪示出閘密封間隔物80、閘極間隔物86、CESL 87、第一ILD 88、介電層100和/或第二光阻劑132的蝕刻速率小於蝕刻停止層124的蝕刻速率小於的一個實施例。
在第25A圖和第25B圖中，根據一些實施方式，第二光阻劑132被移除，形成開口130、開口134和開口136。可通過使用諸如灰化或蝕刻等之合適的技術來移除第二光阻劑132。如第25A圖和第25B圖所示，移除第二光阻劑132並露出先前形成的開口130，開口130暴露出閘極94的頂表面。由於先前形成的開口131和開口135之間的重疊，移除第二光阻劑132而形成組合開口136，組合開口136暴露出先前由開口131所暴露出的閘極94的頂表面以及先前由開口135所暴露出的導電特徵122的頂表面。開口134仍然暴露導電特徵122的頂表面。在一些實施方式中，在移除第二光阻劑132之前和/或之後執行濕式清潔製程。
在第26A圖和第26B圖中，導電特徵140、導電特徵142和組合導電特徵144分別形成於開口130、開 口134和組合開口136中。在一些實施方式中，形成導電特徵140、142、144可包含形成襯墊(未示出)(諸如阻障層、黏合層等)以及導電材料於開口130、開口134和開口136中。襯墊可以包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行諸如CMP的平坦化製程以從第二ILD 126的表面移除多餘的材料。剩餘的襯墊和導電材料形成導電特徵140、142、144。導電特徵140、142、144可以在不同的製程中形成或是可以在相同的製程中形成。儘管示出為形成在相同的橫截面中，但應當理解，導電特徵140、導電特徵142和/或導電特徵144可以形成在不同的橫截面中，這可以避免/降低短路的風險。導電特徵142可以具有各種寬度，將於第32A圖、第32B圖和第32C圖中進行更詳細的討論。
導電特徵140與閘極94電連接。因此，在一些情況下，導電特徵140可以稱為閘極接觸或閘極接觸插塞。導電特徵142與電連接到磊晶源極/汲極區域82的導電特徵122電連接。因此，在一些情況下，導電特徵142和下覆的導電特徵122的組合也可以稱為源極/汲極接觸或源極/汲極接觸插塞。組合導電特徵144電連接到閘極94和磊晶源極/汲極區域82(通過導電特徵122)。以此方式，可以形成包含閘極接觸插塞以及源極/汲極接觸插塞的FinFET元件。如前所述，通過在導電特徵122上方形成蝕刻停止層124，可以在第一ILD 88、介電層100和導 電特徵122上方形成第二ILD 126，而不用沉積毯式蝕刻停止層，這可以提供導電特徵140和組合導電特徵144的更好的輪廓，並導致更好的電連接。
在第27A圖和第27B圖中，包含一層或多層導電特徵的互連結構形成於導電特徵140、142、144上方，並且電連接到導電特徵140、142、144。在一些實施方式中，互連結構包含複數個介電層(諸如金屬間介電層(inter-metal dielectric；IMD))以及提供各種電互連的IMD內的導電特徵。第27A圖和第27B圖繪示出包含具有導電特徵150的一個IMD 152以及具有導電特徵154的一個IMD 155之實施例，但是在其他實施方式中可以形成更多或更少的IMD或導電特徵。導電特徵150和導電特徵154可包含電佈線、導電通孔、導線等，並且可以使用單鑲嵌法、雙鑲嵌法、其組合等來形成。
在一些實施方式中，可以先沉積蝕刻停止層151於第二ILD 126和導電特徵140、142、144上方。蝕刻停止層151可包含諸如氮化矽、氮氧化矽、氧化鋁、氮化鋁等或其組合之材料。也有可能是其他材料。然後可以在蝕刻停止層151上方形成IMD 152。IMD 152的材料可以是類似於第一ILD 88或第二ILD 126所描述的材料，並且可以用類似的方式形成。在一些實施方式中，IMD 152可以由具有低於約3.5的k值的低k介電材料形成。也有可能是其他材料或技術。然後可以在IMD 152和蝕刻停止層151中圖案化開口以暴露導電特徵140、 142和/或144的表面。可以首先在開口中形成可選的襯墊(未示出)，其可以類似於前述的導電特徵140、142、144的襯墊。可以在開口內沉積導電材料以形成導電特徵150。導電材料可以類似於導電特徵140、142、144所描述的那些材料，並且可以用類似的方式形成。也有可能是其他導電材料或技術。可以執行平坦化製程以從IMD 152移除多餘的導電材料。第27A圖和第27B圖示出具有傾斜的側壁的導電特徵150，但在其他實施方式，導電特徵150可以具有實質上垂直的側壁、彎曲的側壁或其他的側壁輪廓。
導電特徵154的形成方式可類似於導電特徵150的形成方式。舉例來說，蝕刻停止層153可形成於IMD 152和導電特徵150上方，且IMD 155可形成於IMD 152上方。可以圖案化蝕刻停止層153和IMD 152以形成複數個開口。一些開口可暴露出導電特徵150。然後沉積襯墊和導電材料於開口中，並且可以執行CMP製程以移除多餘的材料。第27A圖和第27B圖示出具有傾斜的側壁的導電特徵154，但在其他實施方式，導電特徵154可以具有實質上垂直的側壁、彎曲的側壁或其他的側壁輪廓。
本文討論的FinFET實施方式的某些特徵也可以應用於奈米結構於元件，諸如NFET/NSFET。作為實施例，第28A圖和第28B圖是根據一些實施方式的NSFET元件的剖面示意圖。NSFET元件相似於第27A圖和第 27B圖中所示的FinFET元件。因此，第27A圖至第27B圖以及第28A圖至第28B圖中的類似特徵標記為類似的參考數字。NSFET元件的通道區域包含被鰭52分離且被各自的閘堆疊(例如，閘極介電層92和閘極94)包圍的奈米結構160，如第28A圖所示。奈米結構160可包含奈米片、奈米線或類似者。奈米結構160和基板50可以包含相似的半導體材料或是不同的半導體材料。在一些實施方式中，部分的閘堆疊插入於相鄰的奈米結構160之間，且間隔物162插入於部分的閘堆疊和磊晶源極/汲極區域82之間，如第28B圖所示。間隔物162可以當作在閘堆疊和磊晶源極/汲極區域82之間的隔離特徵。在一些實施方式中，間隔物162包含諸如氮化矽或氮氧化矽的材料，雖然也可以利用諸如低k介電材料之任何合適的材料。接觸閘極的頂表面以及導電特徵122的頂表面的導電特徵140、142、144的形成方式可以用類似於前述討論的FinFET實施方式的形成方式。在一些實施方式中，蝕刻停止層124可以形成於導電特徵122的頂表面，其可以與前述討論的FinFET實施方式類似的方式形成而起到類似的目的。
第29A圖、第29B圖和第29C圖繪示出根據一些實施方式在前述討論的平坦化製程之後，蝕刻停止層124的各種頂表面輪廓。第29A圖、第29B圖和第29C圖中所示的結構為第20B圖中的一部分結構，其中蝕刻停止層124的頂表面具有不同的頂表面輪廓。舉例來說，第 29A圖繪示出具有平坦頂表面的蝕刻停止層124，其中蝕刻停止層124、第一ILD 88、CESL 87、閘極間隔物86、閘密封間隔物80以及介電層100的頂表面可以保持齊平。在一些情況下，當蝕刻停止層124被蝕刻通過時，形成為具有平坦頂表面的蝕刻停止層124或是形成為具有均勻厚度的蝕刻停止層124導致更好地控制蝕刻製程，從而導致導電特徵142之更好的蝕刻輪廓，如第26B圖所示。第29B圖繪示出具有凸形或突出頂表面的蝕刻停止層124，使得蝕刻停止層124的頂表面延伸至蝕刻停止層124、第一ILD 88、CESL 87、閘極間隔物86、閘密封間隔物80和/或介電層100的頂表面上方。第29C圖繪示出具有凹形或凹陷頂表面的蝕刻停止層124，使得蝕刻停止層124的頂表面延伸至蝕刻停止層124、第一ILD 88、CESL 87、閘極間隔物86、閘密封間隔物80以及介電層100的頂表面下方。
在一些實施方式中，蝕刻停止層124的頂表面輪廓可以通過控制蝕刻停止層124的拋光速率(R1)和周圍層的拋光速率(R2)來控制，周圍層諸如第一ILD 88、CESL 87、閘極間隔物86、閘密封間隔物80和/或介電層100。在一些實施方式中，R1相同於R2，平坦化製程可導致具有平坦頂表面的蝕刻停止層124，例如第29A圖所示。在一些實施方式中，R1小於R2，平坦化製程可導致具有凸形或突出頂表面的蝕刻停止層124，例如第29B圖所示。在一些實施方式中，R1大於R2，平坦化製程可 導致具有凹形或凹陷頂表面的蝕刻停止層124，例如第29C圖所示。
第30A圖、第30B圖和第30C圖示出根據一些實施方式在第29A圖、第29B圖和第29C圖的蝕刻停止層124上形成第二ILD 126。第30A圖、第30B圖和第30C圖所示的結構為第21B圖所示的結構的一部分，其中第二ILD 126的上表面對應於下覆的蝕刻停止層124的上表面。第30A圖示出根據一些實施方式在第29A圖中的蝕刻停止層124的平坦頂表面上形成第二ILD 126。第二ILD 126可以具有平坦頂表面和平坦底表面。第30B圖示出根據一些實施方式在第29B圖中的蝕刻停止層124的凸形或突出頂表面上形成第二ILD 126。在蝕刻停止層124上方的第二ILD 126的部分頂表面可以是凸形或突出的，而在蝕刻停止層124上方的第二ILD 126的部分底表面可以是凹形或凹陷的。第30C圖示出根據一些實施方式在第29C圖中的蝕刻停止層124的凹形或凹陷頂表面上形成第二ILD 126。在蝕刻停止層124上方的第二ILD 126的部分頂表面可以是凹形或凹陷的，而在蝕刻停止層124上方的第二ILD 126的部分底表面可以是凸形或突出的。
第31A圖、第31B圖和第31C圖繪示出在退火製程之後蝕刻停止層124的形狀的各種實施例，退火製程在如前所述的第二ILD 126的沉積之後而執行。第31A圖、第31B圖和第31C圖可以表示例如為第30A圖的退 火製程之後的蝕刻停止層124的形狀。在一些實施方式中，如第31A圖所示，蝕刻停止層124和第二ILD 126皆可以在退火製程之後保持平坦的頂表面。在一些情況下，形成具有平坦頂表面的蝕刻停止層124或是形成具有均勻厚度的蝕刻停止層124導致當蝕刻停止層124被蝕刻穿過時更好地控制蝕刻製程，從而導致導電特徵142的更好輪廓，如第26B圖所示。
在一些實施方式中，如第31B圖所示，在退火製程之後，蝕刻停止層124可以具有凸形或突出的頂表面，舉例來說，形成和/或退火第二ILD 126的製程可以使用較高的溫度，諸如在從400℃至約500℃的範圍內，並且由於蝕刻停止層124的頂表面上的表面能降低，這些較高的溫度可能導致蝕刻停止層124膨脹。因此，蝕刻停止層124上方的第二ILD 126的部分頂表面可以是凸形或突出的，並且蝕刻停止層124上方的第二ILD 126的部分底表面可以是凹形或凹陷的。換句話說，蝕刻停止層124上方的第二ILD 126的一部分底表面可以延伸至蝕刻停止層124、第一ILD 88、CESL 87、閘極間隔物86、閘密封間隔物80以及介電層100的頂表面上方。
在一些實施方式中，如第31C圖所示，在退火製程之後，蝕刻停止層124可以具有凹面或凹陷的表面。這可能是由於在退火製程期間由金屬晶粒生長或微空隙/雜質移除導致下方的導電特徵122收縮和/或上述的平坦化製程期間的凹陷之結果。因此，蝕刻停止層124上方的第 二ILD 126的部分頂表面可以是凹陷的，並且蝕刻停止層124上方的第二ILD 126的部分底表面可以是突出的。換句話說，蝕刻停止層124上方的第二ILD 126的一部分底表面可以保持平坦並且在蝕刻停止層124、第一ILD 88、CESL 87、閘極間隔物86、閘密封間隔物80以及介電層100的頂表面下方延伸。
第32A圖、第32B圖和第32C圖繪示出類似於第26B圖中所示的結構，其中導電特徵142具有不同的寬度。導電特徵122的頂表面的寬度標示為「W1」，且導電特徵142的底表面的寬度標示為「W2」。根據一些實施方式，第32A圖繪示出具有寬度W2的導電特徵142，導電特徵122的寬度W2小於寬度W1。如第32A圖所示，形成具有寬度W2小於寬度W1的導電特徵142可導致在形成導電特徵142之後，部分的蝕刻停止層124保留在導電特徵122上。在一些實施方式中，導電特徵142的一個或所有的相對側壁可以與蝕刻停止層124的側壁物理接觸。舉例來說，在一些實施方式中，導電特徵142的底部可以至少部分地被蝕刻停止層124包圍。在一些情況下，形成具有相對小的寬度W2的導電特徵142可以降低通孔間的洩漏、通孔橋接缺陷「虎牙(tiger-tooth)」缺陷、由微影覆蓋問題導致的缺陷等之風險。
第32B圖繪示出根據一些實施方式之具有寬度W2的導電特徵142，導電特徵142的寬度W2大約相同於導電特徵122的寬度W1。如第32B圖所示，形成具有 與寬度W1大約相同的寬度W2的導電特徵142可導致在剖面示意圖中移除蝕刻停止層124。在一些實施方式中，導電特徵142可以物理接觸第一ILD 88的側壁的頂部。在一些實施方式中，導電特徵142的底部可以至少部分地被第一ILD 88的頂部包圍。在一些情況下，形成具有與寬度W1大約相同的寬度W2的導電特徵142可以增加導電特徵122和導電特徵142之間的接觸面積。以這種方式增加接觸面積可以降低導電特徵122和導電特徵142之間的接觸電阻並改善元件性能。
第32C圖繪示出根據一些實施方式之具有寬度W2的導電特徵142，導電特徵142的寬度W2大於導電特徵122的寬度W1。如第32C圖所示，形成大於寬度W1的寬度W2的導電特徵142可導致在剖面示意圖中移除蝕刻停止層124。在一些實施方式中，導電特徵142可以物理接觸CESL 87的側壁的頂部。在一些實施方式中，導電特徵142的底部可以至少部分地被CESL 87的頂部包圍。
這裡描述的實施方式具有一些優點。舉例來說，蝕刻停止層可以形成在連接到源極/汲極區域的導電特徵的凹槽，而不是在源極/汲極區域和閘堆疊上方沉積毯式蝕刻停止層。這減少了元件的整體厚度(包含在閘堆疊上方的層的厚度)，因此，當形成導電特徵於閘堆疊上方時導致更好地控制蝕刻製程，這導致更好的導電特徵輪廓。如此一來，改善了元件中的電連接。
在一實施方式中，一種半導體元件包含：源極/汲極區域，於基板上；第一導電特徵，於源極/汲極區域上方；第一蝕刻停止層，於第一導電特徵上方；閘極結構，於基板上；第二蝕刻停止層，於閘極結構上方，其中第一蝕刻停止層和第二蝕刻停止層具有不同的厚度；第一介電層，鄰近第一導電特徵、第一蝕刻停止層、閘極結構和第二蝕刻停止層；第二介電層，於第一介電層上方；源極/汲極接觸，延伸穿過第二介電層和第一蝕刻停止層至第一導電特徵；以及閘極接觸，延伸穿過第二介電層和第二蝕刻停止層至閘極結構。在一實施方式中，第一蝕刻停止層和第二蝕刻停止層由不同的材料形成。在一實施方式中，第一蝕刻停止層的厚度介於在1nm至10nm之間的範圍內。在一實施方式中，第二蝕刻停止層的厚度介於10nm至20nm之間的一範圍內。在一實施方式中，第一蝕刻停止層的厚度小於第二蝕刻停止層的厚度。在一實施方式中，第一介電層在第一蝕刻停止層和第二蝕刻停止層之間延伸。在一實施方式中，第一蝕刻停止層的頂表面與第一介電層的頂表面齊平。在一實施方式中，閘極間隔物沿著閘極結構的側壁延伸，且其中第一蝕刻停止層的頂表面與閘極間隔物的頂表面齊平。
在一實施方式中，一種半導體元件包含：源極/汲極區域，於基板上；第一導電特徵，於源極/汲極區域上方；第一蝕刻停止層，於第一導電特徵上方，第一蝕刻停止層包含第一材料；閘極結構，於基板上；第二蝕刻停止層， 於閘極結構上方，第二蝕刻停止層包含第二材料，其中第一材料和第二材料是不同的材料；第一介電層，於第一蝕刻停止層和第二蝕刻停止層之間；第二介電層，於第一介電層上方；源極/汲極接觸，延伸穿過第二介電層和第一蝕刻停止層至第一導電特徵；以及閘極接觸，延伸穿過第二介電層和第二蝕刻停止層至閘極結構。在一實施方式中，第一蝕刻停止層包含氧化鋁、氮化鋁、氮化鎢、氧化鉬、氮化鉬、氮化硼或其組合。在一實施方式中，第一導電特徵包含鈷、鎢、釕、銅或其組合。在一實施方式中，第二蝕刻停止層包含氮化矽、碳化矽、碳氮化矽或其組合。在一實施方式中，第一蝕刻停止層的頂表面在第一介電層的頂表面上方延伸。在一實施方式中，第一蝕刻停止層的頂表面在第一介電層的頂表面下方延伸。
在一實施方式中，一種形成半導體元件的方法包含：形成閘極結構於基板上；形成源極/汲極區域鄰近閘極結構；形成第一介電層於源極/汲極區域；形成延伸穿過第一介電層的接觸插塞以接觸源極/汲極區域；形成介電帽於接觸插塞上，其中介電帽的頂表面與第一介電層的頂表面齊平；形成第二介電層於介電帽和閘極結構上；以及形成穿過第二介電層至接觸插塞的導電特徵。在一實施方式中，形成導電特徵包含執行第一蝕刻製程，以建立開口於第二介電層中，其中介電帽在第一蝕刻製程期間用作蝕刻停止層；以及執行第二蝕刻製程，以移除介電帽的一些部分以暴露接觸插塞。在一實施方式中，導電特徵物理接觸介電帽的 複數個側壁。在一實施方式中，導電特徵物理接觸第一介電層的複數個側壁。在一實施方式中，導電特徵電連接閘極結構和源極/汲極區域。在一實施方式中，閘極間隔物沿著閘極結構的側壁，且其中介電帽的頂表面與閘極間隔物的頂表面齊平。
上文概述多個實施方式的特徵，使得熟習此項技術者可更好地理解本揭示內容的態樣。熟習此項技術者應瞭解，可輕易使用本揭示內容作為設計或修改其他製程及結構的基礎，以便執行本文所介紹的實施方式的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示內容的精神及範疇，且可在不脫離本揭示內容的精神及範疇的情況下產生本文的各種變化、取代及更改。
50:基板
52:鰭
82:磊晶源極/汲極區域
94:閘極
100:介電層
122:導電特徵
124:蝕刻停止層
126:第二ILD

Claims (10)

  1. 一種半導體元件，包含：一源極/汲極區域，於一基板上；一第一導電特徵，於該源極/汲極區域上方；一第一蝕刻停止層，於該第一導電特徵上方；一閘極結構，於該基板上；一第二蝕刻停止層，於該閘極結構上方，其中該第一蝕刻停止層的一厚度小於該第二蝕刻停止層的一厚度；一第一介電層，鄰近該第一導電特徵、該第一蝕刻停止層、該閘極結構和該第二蝕刻停止層；一第二介電層，於該第一介電層上方；一源極/汲極接觸，延伸穿過該第二介電層和該第一蝕刻停止層至該第一導電特徵；以及一閘極接觸，延伸穿過該第二介電層和該第二蝕刻停止層至該閘極結構。
  2. 如請求項1所述之半導體元件，其中該第一蝕刻停止層和該第二蝕刻停止層由不同的材料形成。
  3. 如請求項1所述之半導體元件，其中該第一蝕刻停止層的該厚度介於1nm至10nm之間的一範圍內。
  4. 如請求項1所述之半導體元件，其中該第二 蝕刻停止層的該厚度介於10nm至20nm之間的一範圍內。
  5. 一種半導體元件，包含：一源極/汲極區域，於一基板上；一第一導電特徵，於該源極/汲極區域上方；一第一蝕刻停止層，於該第一導電特徵上方，該第一蝕刻停止層包含一第一材料，其中該第一蝕刻停止層的該第一材料包含氧化鋁、氮化鋁、氮化鎢、氧化鉬、氮化鉬、氮化硼或其組合；一閘極結構，於該基板上；一第二蝕刻停止層，於該閘極結構上方，該第二蝕刻停止層包含一第二材料，其中該第一材料和該第二材料是不同的材料；一第一介電層，於該第一蝕刻停止層和該第二蝕刻停止層之間；一第二介電層，於該第一介電層上方；一源極/汲極接觸，延伸穿過該第二介電層和該第一蝕刻停止層至該第一導電特徵；以及一閘極接觸，延伸穿過該第二介電層和該第二蝕刻停止層至該閘極結構。
  6. 如請求項5所述之半導體元件，其中該第一蝕刻停止層的一頂表面在該第一介電層的一頂表面上方延 伸。
  7. 如請求項5所述之半導體元件，其中該第一蝕刻停止層的一頂表面在該第一介電層的一頂表面下方延伸。
  8. 一種形成半導體元件的方法，包含：形成一閘極結構於一基板上；形成一源極/汲極區域鄰近該閘極結構；形成一第一介電層於該源極/汲極區域上；形成延伸穿過該第一介電層的一接觸插塞以接觸該源極/汲極區域；形成一介電帽於該接觸插塞上，其中該介電帽的一頂表面與該第一介電層的一頂表面齊平，其中該介電帽包含氧化鋁、氮化鋁、氮化鎢、氧化鉬、氮化鉬、氮化硼或其組合；形成一第二介電層於該介電帽和該閘極結構上；以及形成穿過該第二介電層至該接觸插塞的一導電特徵。
  9. 如請求項8所述之方法，其中形成該導電特徵包含：執行一第一蝕刻製程，以建立一開口於該第二介電層中，其中該介電帽在該第一蝕刻製程期間用作一蝕刻停止層；以及 執行一第二蝕刻製程，以移除該介電帽的一些部分以暴露該接觸插塞。
  10. 如請求項8所述之方法，其中該導電特徵物理接觸該介電帽的複數個側壁。
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