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TWI867309B - 半導體裝置及其製造方法 - Google Patents

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TWI867309B
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許家銘
李資良
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置的製造方法包含形成閘極結構在基材上；形成源極/汲極區域鄰接閘極結構；形成第一層間介電質在源極/汲極區域上；形成電性接觸源極/汲極區域的接觸插塞延伸穿過第一層間介電質；形成矽化物層在接觸插塞上；形成第二層間介電質延伸在第一層間介電質及矽化物層上；蝕刻開口延伸穿過第二層間介電質及矽化物層，以暴露接觸插塞，其中矽化物層係在蝕刻開口的過程中做為蝕刻停止；以及形成電性接觸接觸插塞的導電特徵在開口內。

Description

半導體裝置及其製造方法
本揭露是關於一種半導體裝置及其製造方法，特別是關於一種以矽化物層做為蝕刻中止層的半導體裝置及其製造方法。
半導體裝置係用於各種電子應用中，例如個人電腦、行動電話、數位相機及其他電子設備。半導體裝置一般係藉由連續地沉積絕緣層或介電層、導電層及半導體層的材料在半導體基材上，並利用微影圖案化各種材料層，以形成於電路元件及其上的零件。
半導體工業藉由持續縮小最小特徵尺寸而持續優化各種電子元件(例如電晶體、二極體、電阻器、電容器等)的積體密度，其使得更多元件被整合在特定區域中。
本揭露之一態樣係提供一種半導體裝置的製造方法。方法包含形成閘極結構在基材上；形成源極/汲極區域 鄰接閘極結構；形成第一層間介電質在源極/汲極區域上；形成電性接觸源極/汲極區域的接觸插塞延伸穿過第一層間介電質；形成矽化物層在接觸插塞上；形成第二層間介電質延伸在第一層間介電質及矽化物層上；蝕刻開口延伸穿過第二層間介電質及矽化物層，以暴露接觸插塞，其中矽化物層係在蝕刻開口的過程中做為蝕刻停止；以及形成電性接觸接觸插塞的導電特徵在開口內。
本揭露之另一態樣係提供一種半導體裝置的製造方法。方法包含形成自基材突出的鰭片；形成閘極堆疊在鰭片之側壁上及在鰭片上；形成源極/汲極區域在鰭片內，並相鄰於閘極堆疊；形成第一導電特徵在源極/汲極區域上，其中第一導電特徵電性接觸源極/汲極區域；形成矽化物層在第一導電特徵之頂表面上；形成絕緣層在閘極堆疊上，且在矽化物層上，其中絕緣層實體接觸矽化物層；進行第一蝕刻製程，以蝕刻開口在絕緣層內，其中相較於矽化物層之材料，第一蝕刻製程選擇性地蝕刻更多絕緣層之材料；以及形成第二導電特徵在開口內，其中第二導電特徵延伸穿過絕緣層及矽化物層，以實體接觸並電性接觸第一導電特徵。
本揭露之再一態樣係提供一種半導體裝置。裝置包含自基材突出的鰭片；沿著鰭片之側壁且在鰭片上的閘極堆疊；在鰭片內並與閘極堆疊相鄰的磊晶源極/汲極區域；實體接觸並電性接觸磊晶源極/汲極區域之頂表面的接觸插塞；在接觸插塞之頂表面上的矽化物層；在矽化物層之 頂表面上的第一隔離區域；以及在第一隔離區域內，且在接觸插塞之頂表面上的導電特徵，其中導電特徵之底表面實體接觸並電性接觸接觸插塞之頂表面，且導電特徵之底表面在矽化物層之頂表面之下。
50:基材
50N:n型區域
50P:p型區域
51:分隔線
52:鰭片
54:絕緣材料
56:隔離區域
58:通道區域
60:虛擬介電層
62:虛擬閘極層
64:罩幕層
72:虛擬閘極
74:罩幕
80:閘極封合間隙壁
82:源極/汲極區域
86:閘極間隙壁
87:接觸蝕刻中止層
88:第一層間介電質
89:區域
90:凹槽
92:閘極介電層
94:閘極電極
94A:襯墊層
94B:功函數調整層
94C:填充材料
100:介電層
118:開口
120:矽化物層
122:導電特徵
124:矽化物層
126:第二層間介電質
128:第一光阻
129:蝕刻中止層
130,131:開口
132:第二光阻
134,135,136:開口
140:導電特徵
142:導電特徵
144:導電特徵
150:導電特徵
151:蝕刻中止層
152:金屬間介電質
153:蝕刻中止層
154:導電特徵
155:金屬間介電質
160:奈米結構
162:間隙壁
A-A,B-B,C-C:剖面
W1,W2:寬度
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1]係繪示根據一些實施例之鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)之一具體例的三維視圖。
[圖2]、[圖3]、[圖4]、[圖5]、[圖6]及[圖7]係繪示根據一些實施例之製造鰭式場效電晶體裝置之中間階段的剖面視圖。
[圖8A]、[圖8B]、[圖9A]、[圖9B]、[圖10A]、[圖10B]、[圖10C]、[圖10D]、[圖11A]、[圖11B]、[圖12A]、[圖12B]、[圖13A]、[圖13B]、[圖14A]、[圖14B]及[圖14C]係繪示根據一些實施例之製造鰭式場效電晶體裝置之中間階段的剖面視圖。
[圖15A]、[圖15B]、[圖16A]、[圖16B]、[圖17A]、[圖17B]、[圖18A]及[圖18B]係繪示根據一些實施例之製造鰭式場效電晶體裝置之中間階段的剖面視圖。
[圖19A]、[圖19B]、[圖20A]、[圖20B]、[圖21A]、[圖21B]、[圖22A]、[圖22B]、[圖23A]、[圖23B]、[圖24A]、[圖24B]、[圖25A]及[圖25B]係繪示根據一些實施例之製造鰭式場效電晶體裝置之中間階段的剖面視圖。
[圖26A]及[圖26B]係繪示根據一些實施例之製造奈米結構場效電晶體(nanostructure field-effect transistor，NFET)裝置的剖面視圖。
[圖27A]、[圖27B]、[圖27C]、[圖28A]、[圖28B]及[圖28C]係繪示根據一些實施例之製造鰭式場效電晶體裝置的導電特徵之中間階段的剖面視圖。
[圖29A]、[圖29B]及[圖29C]係繪示根據一些實施例之製造鰭式場效電晶體裝置之中間階段的剖面視圖。
[圖30A]、[圖30B]、[圖31A]及[圖31B]係繪示根據一些實施例之製造鰭式場效電晶體裝置之中間階段的剖面視圖。
以下揭露提供許多不同實施例或例示，以實施本揭露的不同特徵。以下敘述之組件和配置方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致 第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本揭露在各種具體例中重覆元件符號及/或字母。此重覆的目的是為了使說明簡化且清晰，並不表示各種討論的實施例及/或配置之間有關係。
再者，空間相對性用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的零件或特徵和其他零件或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本揭露所用的空間相對性描述也可以如此解讀。
實施例係參照特定內容說明，即半導體裝置的接觸插塞結構及其製造方法。各種實施例描述利用閘極後置製程(gate-last process)形成鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)裝置的製程。在另一些實施例中，可利用閘極優先製程(gate-first process)。然而，各種實施例可施用在包含其他類型之電晶體的晶粒，例如平面場效電晶體、奈米結構[例如奈米片、奈米線、環繞式閘極(gate-all-around，GAA)等]場效電晶體(nanostructure field effect transistor，NFETs/NSFETs)等取代或結合鰭式場效電晶體。在一些實施例中，矽化物層係形成在半導體裝置的接觸插塞上。在後續製程步驟中，例如用以形成導電特徵在接觸插塞上 的製程步驟，矽化物層可用做蝕刻中止層。藉由形成做為蝕刻中止層的矽化物，製造步驟的整體數目可減少，其可減少製程成本。矽化物可利用相對低溫的製程來形成，其可減少在裝置製造過程中的熱效應。矽化物層做為蝕刻中止層的使用亦可減少裝置的整體厚度。
圖1係繪示根據一些實施例之鰭式場效電晶體之一具體例的三維視圖。鰭式場效電晶體包含在基材50(例如半導體基材)上的鰭片52。隔離區域56係設置在基材50內，且鰭片52係自相鄰隔離區域56之間突出至其上。雖然隔離區域56係描述/繪示為與基材50分開，本揭露所用之用語「基材」可表示僅半導體基材或包含隔離區域的半導體基材。除此之外，雖然鰭片52係繪示為單獨並與基材50連續的材料，鰭片52及/或基材50可包含單一材料或複數種材料。在本文中，鰭片52代表在相鄰隔離區域56之間延伸的部分。
閘極介電層92係沿著鰭片52之側壁且在鰭片52之頂表面上，而閘極電極94係在閘極介電層92上。相對於閘極介電層92及閘極電極94，源極/汲極區域82係設置在鰭片52之相對側。圖1更繪示用於後續圖式中的參考剖面。剖面A-A係沿著閘極電極94的縱軸，且舉例而言，其係在垂直於鰭式場效電晶體之源極/汲極區域82之間的電流流動方向的方向上。剖面B-B係垂直剖面A-A，且係沿著鰭片52的縱軸，且舉例而言，其係在鰭式場效電晶體之源極/汲極區域82之間的電流流動方向上。 剖面C-C係平行剖面A-A，並延伸穿過鰭式場效電晶體之源極/汲極區域。為了清楚表示，後續圖式係參照這些參考剖面。
圖2至圖25B係繪示根據一些實施例之製造鰭式場效電晶體裝置之中間階段的剖面視圖。圖2至圖7係繪示圖1所示之參考剖面A-A，除了多個鰭片/鰭式場效電晶體。圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A、圖19A、圖20A、圖21A、圖22A、圖23A、圖24A及圖25A係繪示沿著圖1所示之參考剖面A-A，且圖8B、圖9B、圖10B、圖11B、圖12B、圖13B、圖14B、圖14C、圖15B、圖16B、圖17B、圖18B、圖19B、圖20B、圖21B、圖22B、圖23B、圖24B及圖25B係繪示沿著圖1所示之相似剖面B-B，除了多個鰭片/鰭式場效電晶體。圖10C及圖10D係繪示沿著圖1所示之參考剖面C-C，除了多個鰭片/鰭式場效電晶體。
在圖2中，提供基材50。基材50可為半導體基材、例如主體半導體、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基材等，其可為摻雜(例如以p型或n型摻質)或未摻雜。基材50可為晶圓，例如矽晶圓。一般而言，SOI基材係形成在絕緣層上的半導體材料層。舉例而言，絕緣層可為埋入氧化層(buried oxide，BOX)、氧化矽層等。絕緣層係提供在基材上，一般為矽或玻璃基材。也可使用其他基材，例如 多層或梯度基材。在一些實施例中，基材50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包含矽鍺、磷砷化鎵、砷化銦鋁、砷化鋁鎵、砷銦化鎵、磷化銦鎵及/或磷銦砷化鎵的合金半導體；相似者；或其組合。
基材50具有n型區域50N及p型區域50P。n型區域50N可用以形成n型裝置，例如NMOS電晶體(如n型鰭式場效電晶體)。p型區域50P可用以形成p型裝置，例如PMOS電晶體(如p型鰭式場效電晶體)。n型區域50N係實體上與p型區域50P分開(如藉由所繪示的分隔線51)，且任意數量的裝置特徵(例如其他主動裝置、摻雜區域、隔離結構等)係設置在n型區域50N及p型區域50P之間。
在圖3中，根據一些實施例，鰭片52係形成在基材50內。鰭片52為半導體條。在一些實施例中，鰭片52係藉由蝕刻基材50內的溝渠而形成在基材50內。蝕刻可為任何合適的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、相似者或前述之組合。蝕刻可為異向性。
可藉由任何合適的方法圖案化鰭片52。舉例而言，鰭片52可利用一或多個微影製程而被圖案化，其包含雙重成像(double-patterning)或多重成像(multi-patterning)製程。一般而言，雙重成像或多重 成像製程結合光微影及自對準製程，使圖案被製作為例如間距小於其他利用單一且直接的光微影製程所獲得之間距。舉例而言，在一實施例中，犠牲層係形成在基材上，並利用光微影製程來圖案化。間隙壁係利用自對準製程而形成為沿著圖案化犠牲層。然後，犠牲層被移除，接著剩餘的間隙壁可被用來圖案化鰭片52。在一些實施例中，罩幕(或其他層)可保留在鰭片52上。
在圖4中，根據一些實施例，絕緣材料54係形成在基材50上且在相鄰鰭片52之間。絕緣材料54可為氧化物(例如氧化矽)、氮化物、相似者或前述之組合，其可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、流動式化學氣相沉積(flowable CVD，FCVD)(例如在遠程電漿系統內的化學氣相沉積基材料的沉積及後硬化，以使其轉化為其他材料，例如氧化物)、相似者或前述之組合來形成。可利用藉由任何合適的製程所形成之其他絕緣材料。在繪示的實施例中，絕緣材料54係藉由流動式化學氣相沉積製程所形成的氧化矽。絕緣材料一形成時，可進行退火製程。在一實施例中，絕緣材料54係形成為使過量的絕緣材料54覆蓋鰭片52。雖然絕緣材料54係繪示為單層，一些實施例可使用多層。舉例而言，在一些實施例中，襯墊(圖未繪示)可先沿著基材50及鰭片52之表面形成。然後，例如上述之填充材料可形成在襯墊上。
在圖5中，對絕緣材料54施以移除製程，以移 除在鰭片52上的過量絕緣材料54。在一些實施例中，可使用平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、前述之組合等。平坦化製程暴露出鰭片52，以在平坦化製程完成之後，使鰭片52與絕緣材料54的頂表面係實質共平面或等高(例如在平坦化製程的製程變化中)。在罩幕保留在鰭片52上的實施例中，平坦化製程可暴露罩幕或移除罩幕，以在平坦化製程完成之後，使得罩幕或鰭片52之頂表面分別與絕緣材料54等高。
在圖6中，根據一些實施例，使絕緣材料54凹陷，以形成淺溝渠隔離(Shallow Trench Isolation，STI)區域56。絕緣材料54係被凹陷，而使在n型區域50N及p型區域50P內的鰭片52之上部分自相鄰的淺溝渠隔離區域56之間突出。再者，淺溝渠隔離區域56之頂表面可具有如繪示的平坦表面、凸面、凹面(例如碟狀)或前述之組合。淺溝渠隔離區域56之頂表面可藉由適當的蝕刻而形成平坦的、凸面的及/或凹面的。淺溝渠隔離區域56可利用任何合適的蝕刻製程而被凹陷，例如對絕緣材料54之材料有選擇性的(例如相對於鰭片52之材料，以較快的速率蝕刻絕緣材料54之材料)。舉例而言，可利用稀釋氫氟酸(dilute hydrofluoric acid)(dHF)進行氧化物的移除，然而可為其他製程。
參照圖2至圖6所述之製程僅為如何形成鰭片52的一具體例。在一些實施例中，鰭片52可藉由磊晶成長 製程來形成。舉例而言，介電層可形成在基材50之頂表面上，且溝渠可被蝕刻穿過介電層，而暴露出下方的基材50。同質磊晶(homoepitaxial)結構可磊晶成長在溝渠內，且介電層可被凹陷，以使同質磊晶結構自介電層突出而形成鰭片。除此之外，在一些實施例中，異質磊晶(heteroepitaxial)結構可用做鰭片52。舉例而言，圖5中的鰭片52可被凹陷，且不同於鰭片52之材料可被磊晶成長在凹陷的鰭片52上。在此實施例中，鰭片52包含被凹陷的材料及設置在被凹陷之材料上的磊晶成長材料。在進一步的實施例中，介電層可形成在基材50之頂表面上，且溝渠可被蝕刻穿過介電層。然後，異質磊晶(heteroepitaxial)結構可利用不同於基材50之材料而被磊晶成長在溝渠內，且可使介電層凹陷而使異質磊晶結構自介電層突出，以形成鰭片52。在同質磊晶或異質磊晶結構被磊晶成長的一些實施例中，磊晶成長材料可在成長過程中被原位摻雜，其可排除之前及後續的佈植，然而原位及佈植摻雜可一起使用。
再者，磊晶成長在n型區域50N(例如NMOS區域)內的材料不同於在p型區域50P(例如PMOS區域)內的材料係有優勢的。在各種實施例中，鰭片52之上部分可由矽鍺(例如SixGe1-x，其中x可在0至1的範圍內)、碳化矽、純鍺或實質為純鍺、III-V族化合物半導體、II-VI族化合物半導體等所形成。舉例而言，用以形成III-V族化合物半導體的可用材料包含但不限於砷化銦、 砷化鋁、砷化鎵、磷化銦、氮化鎵、砷銦化鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵等。
進一步在圖6中，適當的阱(圖未繪示)係形成在鰭片52及/或基材50內。在一些實施例中，P型阱係形成在n型區域50N內，而N型阱係形成在p型區域50P內。在一些實施例中，P型阱或N型阱係形成在n型區域50N及p型區域50P二者內。在具有不同阱型的實施例中，對n型區域50N及p型區域50P的不同佈植步驟可利用光阻及/或其他罩幕(圖未繪示)而達成。舉例而言，光阻可形成在n型區域50N內之鰭片52及淺溝渠隔離區域56上。光阻係被圖案化，以暴露出基材50的p型區域50P。光阻可藉由利用旋塗技術而形成，且可利用適當的光微影技術而被圖案化。一旦光阻被圖案化，在p型區域50P內進行n型雜質佈植，且光阻係做為罩幕，以實質防止n型雜質被植入n型區域50N內。n型雜質可為磷、砷、銻等，其植入區域內的濃度係等於或小於1018cm-3，例如在約1016cm-3至約1018cm-3的範圍內。在佈植之後，光阻係被移除，例如藉由合適的灰化製程。
接續p型區域50P的佈植，光阻係形成在p型區域50P內的鰭片52及淺溝渠隔離區域56上。光阻係被圖案化，以暴露出基材50的n型區域50N。光阻可藉由利用旋塗技術而形成，且可利用合適的光微影技術而被圖案化。一旦光阻被圖案化，可在n型區域50N內進行p型雜質佈植，且光阻係做為罩幕，以實質防止p型雜質被 植入p型區域50P內。p型雜質可為硼、氟化硼、銦等，其植入區域內的濃度係等於或小於1018cm-3，例如在約1016cm-3至約1018cm-3的範圍內。在佈植之後，光阻可被移除，例如藉由合適的灰化製程。
在n型區域50N及p型區域50P的佈植之後，可進行退火，以修復佈植破壞並活化被植入的p型及/或n型雜質。在一些實施例中，磊晶鰭片的成長材料可在成長過程中被原位摻雜，其可排除佈植。然而，原位及佈植摻雜可一起使用。
在圖7中，虛擬介電層60係形成在鰭片52上。舉例而言，虛擬介電層60可為氧化矽、氮化矽、前述之組合等，且可根據合適的技術而被沉積或熱成長。虛擬閘極層62係形成在虛擬介電層60上，且罩幕層64係形成在虛擬閘極層62上。虛擬閘極層62可沉積在虛擬介電層60上，然後被平坦化，例如藉由化學機械研磨製程。罩幕層64可沉積在虛擬閘極層62上。虛擬閘極層62可為導電材料，且可選自於由包含無定形矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬所組成的一族群。虛擬閘極層62可藉由物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、濺鍍沉積或其他本領域所熟知及用來沉積導電材料的技術。虛擬閘極層62可由其他材料所組成，其係相對於淺溝渠隔離區域56，具有高蝕刻選擇性的材料。舉例而言，罩幕層64可包含一 或多層的氧化矽、氮化矽(SiN)、氮氧化矽(SiON)、前述之組合等。在一些實施例中，罩幕層64可包含一層氮化矽及在氮化矽層上的一層氧化矽。在一些實施例中，單一虛擬閘極層62及單一罩幕層64係形成為跨越n型區域50N及p型區域50P。須注意的是，為了說明的目的，虛擬介電層60係繪示為僅覆蓋鰭片52。在一些實施例中，虛擬介電層60係沉積為使虛擬介電層60覆蓋淺溝渠隔離區域56，延伸在虛擬閘極層62及淺溝渠隔離區域56之間。
圖8A至圖25B係繪示製造例示裝置的各種附加步驟。圖8A至圖25B係繪示在n型區域50N及p型區域50P之一者內的特徵。舉例而言，圖8A至圖25B所示的結構可應用在n型區域50N及p型區域50P二者上。n型區域50N及p型區域50P的結構差異(若有的話)會隨著每一個圖式在文中說明。
在圖8A及圖8B中，罩幕層64(參照圖7)係利用合適的光微影及蝕刻技術而被圖案化，以形成罩幕74。然後，罩幕74的圖案係被轉移至虛擬閘極層62。在一些實施例中(圖未繪示)，罩幕74的圖案亦可藉由合適的蝕刻技術而被轉移至虛擬介電層60，以形成虛擬閘極72。虛擬閘極72覆蓋鰭片52之各別的通道區域58。罩幕74的圖案可用以實體分離每一個虛擬閘極72與相鄰的虛擬閘極。虛擬閘極72之縱向方向亦實質垂直各別磊晶鰭片52的縱向方向。
進一步在圖8A及圖8B中，閘極封合間隙壁80可形成在虛擬閘極72、罩幕74及/或鰭片52之暴露表面上。接續異向性蝕刻的熱氧化或沉積可形成閘極封合間隙壁80。閘極封合間隙壁80可由氧化矽、氮化矽、氮氧化矽等所組成。
在閘極封合間隙壁80的形成之後，可進行輕摻雜源極/汲極(lightly doped source/drain，LDD)區域(未明確繪示)的佈植。在具有不同裝置類型的實施例中，相似於上述圖6中說明的佈植，罩幕(例如光阻)可形成在n型區域50N上，而暴露p型區域50P，且適當類型(例如p型)的雜質可植入p型區域50P內暴露的鰭片52中。然後，可移除罩幕。接著，罩幕(例如光阻)可形成在p型區域50P上，而暴露n型區域50N，且適當類型(例如n型)的雜質可植入n型區域50N內暴露的鰭片52中。然後，可移除罩幕。n型雜質可為前述任何n型雜質，而p型雜質可為前述任何p型雜質。在一些實施例中，輕摻雜源極/汲極區域之雜質濃度可在約1015cm-3至約1019cm-3的範圍內。可利用退火，以修復佈植破壞及/或活化植入的雜質。
在圖9A及圖9B中，閘極間隙壁86係沿著虛擬閘極72及罩幕74之側壁而形成在閘極封合間隙壁80上。閘極間隙壁86可藉由共形沉積絕緣材料，接著異向性蝕刻絕緣材料而形成。閘極間隙壁86的絕緣材料可包含氧化矽、氮化矽、氮氧化矽、碳氮化矽、其組合等。在一些 實施例中，閘極間隙壁86包含多層，其可為不同材料的層。
須注意的是，以上揭露大致描述形成間隙壁及輕摻雜源極/汲極區域的製程。可使用其他的製程及順序。舉例而言，可使用較少或額外的間隙壁，可使用不同的步驟順序(例如在形成閘極間隙壁86、產生「L型」閘極封合間隙壁之前，可不蝕刻閘極封合間隙壁80，可形成及移除間隙壁，及/或相似者)。再者，n型裝置及p型裝置可利用不同的結構及步驟而形成。舉例而言，在形成閘極封合間隙壁80之前，可形成n型裝置的輕摻雜源極/汲極區域，而在形成閘極封合間隙壁80之後，可形成p型裝置的輕摻雜源極/汲極區域。
在圖10A至圖10D中，磊晶源極/汲極區域82係形成在鰭片52內。磊晶源極/汲極區域82係形成在鰭片52內，以使每一個虛擬閘極72設置在各別相鄰對的磊晶源極/汲極區域82之間。在一些實施例中，磊晶源極/汲極區域82可延伸至鰭片52中，且亦可穿透鰭片52。在一些實施例中，閘極間隙壁86係用以使磊晶源極/汲極區域82與虛擬閘極72分開適當的橫向距離，則磊晶源極/汲極區域82不會與所得鰭式場效電晶體之後續形成的閘極發生短路。可選擇磊晶源極/汲極區域82之材料，以施加壓力在各別通道區域58內，藉以優化效能。
可藉由遮蔽p型區域50P及蝕刻在n型區域50N內之鰭片52的源極/汲極區域，以形成在鰭片52內的凹 槽，而形成在n型區域50N內的磊晶源極/汲極區域82。然後，在n型區域50N內的磊晶源極/汲極區域82係磊晶成長在凹槽內。磊晶源極/汲極區域82可包含任何合適的材料，例如適合用於n型鰭式場效電晶體者。舉例而言，若鰭片52是矽，在n型區域50N內的磊晶源極/汲極區域82包含之材料可在通道區域58內施加拉伸應變，例如矽、碳化矽、磷摻雜碳化矽、磷化矽等。在n型區域50N內的磊晶源極/汲極區域82具有自各別鰭片52之表面突出的表面，且可具有刻面。
可藉由遮蔽n型區域50N及蝕刻在p型區域50P內之鰭片52的源極/汲極區域以形成在鰭片52內的凹槽，而形成在p型區域50P內的磊晶源極/汲極區域82。然後，在p型區域50P內的磊晶源極/汲極區域82係磊晶成長在凹槽內。磊晶源極/汲極區域82可包含任何合適的材料，例如適合用於p型鰭式場效電晶體者。舉例而言，若鰭片52是矽，在p型區域50P內的磊晶源極/汲極區域82包含之材料可在通道區域58內施加壓縮應變，例如矽鍺、硼摻雜矽鍺、鍺、鍺錫(germanium tin)等。在p型區域50P內的磊晶源極/汲極區域82可具有自各別鰭片52之表面突出的表面，且可具有刻面。
磊晶源極/汲極區域82及/或鰭片52可被植入摻質，以形成源極/汲極區域，相似於上述用以形成輕摻雜源極/汲極域的製程，接著進行退火。源極/汲極區域可具有之雜質濃度係在約1019cm-3至約1021cm-3的範圍內。 源極/汲極區域的n型雜質及/或p型雜質可為前述任何雜質。在一些實施例中，磊晶源極/汲極區域82可在成長過程中原位摻雜。
由於用以形成磊晶源極/汲極區域82在n型區域50N及p型區域50p內的磊晶製程，磊晶源極/汲極區域82之上表面具有刻面，其係橫向向外擴張至鰭片52之側壁外。在一些實施例中，這些刻面造成相同鰭式場效電晶體的相鄰源極/汲極區域82合併，如圖10C所繪示。在另一些實施例中，在磊晶製程完成之後，相鄰源極/汲極區域82維持分離，如圖10D所繪示。在圖10C及圖10D所繪示的實施例中，閘極間隙壁86可形成為覆蓋鰭片52的側壁之部分，其延伸在淺溝渠隔離區域56之上，藉以阻止磊晶成長。在另一些實施例中，可調整用以形成閘極間隙壁86的間隙壁蝕刻，以移除間隙壁材料，而使磊晶成長區域延伸至淺溝渠隔離區域56之表面。
在圖11A及圖11B中，第一層間介電質(interlayer dielectric，ILD)88係沉積在圖10A及圖10B所繪示的結構上。第一層間介電質88可由介電材料所形成，且可藉由任何合適的方法來沉積，例如化學氣相沉積、電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)或流動式化學氣相沉積等。介電材料可包含磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、硼摻雜磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、 未摻雜矽玻璃(undoped silicate glass，USG)等。可使用藉由任何合適的製程所形成的其他絕緣材料。在一些實施例中，接觸蝕刻中止層(contact etch stop layer，CESL)87係設置在第一層間介電質88及磊晶源極/汲極區域82、罩幕74及閘極間隙壁86之間。接觸蝕刻中止層87可包含介電材料，例如氮化矽、氧化矽、氮氧化矽等，其係具有比上方之第一層間介電質88的材料更慢的蝕刻速率。
在圖12A及圖12B中，可進行平坦化製程(例如化學機械研磨)，以使第一層間介電質88之頂表面與虛擬閘極72或罩幕74之頂表面等高。平坦化製程亦可移除在虛擬閘極72上的罩幕74及沿著罩幕74之側壁的閘極封合間隙壁80及閘極間隙壁86之部分。在平坦化製程之後，虛擬閘極72、閘極封合間隙壁80、閘極間隙壁86及第一層間介電質88之頂表面係等高。因此，虛擬閘極72之頂表面係透過第一層間介電質88而被暴露。在一些實施例中，在平坦化製程使第一層間介電質88之頂表面與罩幕74之頂表面等高的例示中，可保留罩幕74。
在圖13A及圖13B中，虛擬閘極72及罩幕74(若存在的話)係透過一或多個蝕刻步驟移除，而形成凹槽90。在凹槽90內的虛擬介電層60之部分亦可被移除。在一些實施例中，僅虛擬閘極72被移除，而保留虛擬介電層60且被凹槽90暴露。在一些實施例中，虛擬介電層60係自晶粒之第一區域(例如核心邏輯區域)內的凹槽90 中移除，並保留在晶粒之第二區域(例如輸入/輸出區域)內的凹槽90內。在一些實施例中，虛擬閘極72係藉由異向性乾式蝕刻製程來移除。舉例而言，蝕刻製程可包含利用反應性氣體的乾式蝕刻製程，其係選擇性蝕刻虛擬閘極72，而少量或不蝕刻第一層間介電質88或閘極間隙壁86。每一個凹槽90暴露及/或覆蓋各別鰭片52的通道區域58。每一個通道區域58係設置在相鄰對的磊晶源極/汲極區域82之間。在移除過程中，當虛擬閘極72被蝕刻時，虛擬介電層60可用做蝕刻中止層。然後，在虛擬閘極72移除之後，虛擬介電層60可選擇性地被移除。
在圖14A及圖14B中，閘極介電層92及閘極電極94係形成為取代閘極。圖14C係繪示圖14B的區域89的詳細視圖。閘極介電層92包含沉積在凹槽90內的一或多層，例如在鰭片52之頂表面及側壁上，及在閘極封合間隙壁80/閘極間隙壁86之側壁上。閘極介電層92亦可形成在第一層間介電質88之頂表面上。在一些實施例中，閘極介電層92包含一或多個介電層，例如一或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等。舉例而言，在一些實施例中，閘極介電層92包含藉由熱或化學氧化形成之氧化矽的界面層及上方的高k介電材料，例如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及前述之組合的矽酸鹽。閘極介電層92可包含k值係大於約7.0的介電層。閘極介電層92的製造方法包含分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積、 電漿輔助化學氣相沉積等。在虛擬介電層60之部分保留在凹槽90內的實施例中，閘極介電層92可包含虛擬介電層60的材料[例如二氧化矽(SiO2)等]。
閘極電極94係分別沉積在閘極介電層92上，並填充凹槽90的剩餘部分。閘極電極94可包括含金屬材料，例如氮化鈦(TiN)、氧化鈦(TiO)、氮化鉭(TaN)、碳化鉭(TaC)、鈷、釕、鋁、鎢、前述之組合或前述之多層。舉例而言，雖然單一層閘極電極94係繪示於圖14B中，閘極電極94可包含任何數目的襯墊層94A、任何數目的功函數調整層94B及填充材料94C，如圖14C所示。在凹槽90填充之後，可進行平坦化製程(例如化學機械研磨)，以移除閘極介電層92的多餘部分及閘極電極94的材料，其中多餘部分係在第一層間介電質88之頂表面上。因此，閘極電極94及閘極介電層92的材料之剩餘部分形成所得之鰭式場效電晶體的取代閘極。閘極電極94及閘極介電層92可共同地稱為「取代閘極」、「閘極結構」或「閘極堆疊」。閘極及閘極堆疊可沿著鰭片52之通道區域58的側壁延伸。
閘極介電層92在n型區域50N及p型區域50P內的形成可同時發生，以使在每一個區域內的閘極介電層92係由相同材料所形成，且閘極電極94的形成可同時發生，以使在每一個區域內的閘極電極94係由相同材料所形成。在一些實施例中，在每一個區域內的閘極介電層92係藉由不同的製程所形成，以使閘極介電層92可為不同 的材料，及/或在每一個區域內的閘極電極94係藉由不同的製程所形成，以使閘極電極94可為不同的材料。當利用不同的製程時，可利用各種遮蔽步驟，以遮蔽及暴露適當的區域。
在圖15A及圖15B中，根據一些實施例，閘極堆疊(例如閘極介電層92及閘極電極94)係被凹陷，且介電層100係形成在閘極堆疊上。舉例而言，可藉由凹陷閘極堆疊及沉積介電層100的介電材料及沉積介電層100的介電材料在凹陷的閘極堆疊上而形成介電層100。在一些實施例中，閘極堆疊係被凹陷到第一層間介電質88的頂表面之下。閘極堆疊可利用一或多個蝕刻製程而被凹陷，其可包含一或多個濕式蝕刻製程、乾式蝕刻製程或前述之組合。一或多個蝕刻製程可包含異向性蝕刻製程。
然後，介電層100係形成在凹陷的閘極堆疊上及在第一層間介電質88上。在一些實施例中，介電層100包含氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、金屬氧化物、其他類型的氧化物、其他類型的氮化物、前述之組合等，且可利用原子層沉積、化學氣相沉積、物理氣相沉積、前述之組合等來形成。介電層100可以自對準方法來形成，且介電層100之側壁可對準閘極封合間隙壁80或閘極間隙壁86的各別側壁。可進行平坦化製程(例如化學機械研磨製程)，以(例如自第一層間介電質88上)移除介電層100的多餘材料。在一些例示中，介電層100之表面及第一層間介電質88之表面係大約等高。在一些 實施例中，介電層100可形成為具有約5nm至約50nm之範圍內的厚度。
根據一些實施例，圖16A至圖18B係繪示導電特徵122(參照圖17B)的形成。導電特徵122提供電性連接至各別的磊晶源極/汲極區域82，且在一些例示中，可當作「源極/汲極接觸插塞」等。
根據一些實施例，圖16A及圖16B係繪示第一層間介電質88及接觸蝕刻中止層87的圖案化製程，以形成開口118。開口118可暴露磊晶源極/汲極區域82的表面。可利用合適的光微影及蝕刻技術來進行圖案化。舉例而言，光阻可形成在第一層間介電質88及介電層100上，並被圖案化。舉例而言，光阻可藉由旋塗技術而形成，且可利用合適的光微影技術而被圖案化。一或多個合適的蝕刻製程可利用被圖案化的光阻做為蝕刻罩幕來進行，形成開口118。一或多個蝕刻製程可包含濕式及/或乾式蝕刻製程。一或多個蝕刻製程可為異向性。圖16A至圖16B顯示開口118為具有傾斜的側壁，但開口118可具有實質垂直的側壁、彎曲的側壁，或其他未繪示的側壁輪廓。
在圖17A及圖17B中，根據一些實施例，矽化物層120及導電特徵122係形成在開口118內。舉例而言，矽化物層120係藉由沉積金屬材料在開口118內而形成。金屬材料可包含鈦(Ti)、鈷(Co)、鎳(Ni)、鎳鈷(NiCo)、鉑(Pt)、鎳鉑(NiPt)、銥(Ir)、鉑銥(PtIr)、鉺(Er)、鐿(Yb)、鈀(Pd)、銠(Rh)、鈮(Nb)、前述之 組合等，且可利用原子層沉積、化學氣相沉積、物理氣相沉積、濺鍍、前述之組合等來形成。接著，進行退火製程，以形成矽化物層120。在磊晶源極/汲極區域82包含矽的一些實施例中，退火製程可使金屬材料與矽反應，以形成金屬材料的矽化物在金屬材料及磊晶源極/汲極區域之間的界面。在形成矽化物層120之後，金屬材料的未反應部分可利用合適的移除製程移除，例如合適的蝕刻製程。
在形成矽化物層120之後，導電特徵122係形成在開口118內。導電特徵122提供電性連接至各別的磊晶源極/汲極區域82。在一些實施例中，導電特徵122係藉由形成襯墊(圖未繪示)而形成，例如阻障層、黏著層等，且導電填充材料係在開口118內。舉例而言，阻障層可先形成在開口118內。阻障層可沿著開口118的底部及側壁延伸。阻障層可包含鈦、氮化鈦、鉭、氮化鉭、前述之組合、前述之多層等，且可藉由原子層沉積、化學氣相沉積、物理氣相沉積、濺鍍、前述之組合等來形成。接著，黏著層(圖未獨立繪示)可形成在開口118中的阻障層上。黏著層可包含鈷、釕、前述之合金、前述之組合、前述之多層等，且可藉由原子層沉積、化學氣相沉積、物理氣相沉積、濺鍍、前述之組合等來形成。在另一些實施例中，阻障層及/或黏著層可省略。
然後，導電填充材料係形成在開口118內，以形成導電特徵122。導電填充材料可包含銅、鋁、鎢、釕、鈷、前述之組合、前述之合金、前述之多層等，且可藉由 利用例如電鍍、原子層沉積、化學氣相沉積、物理氣相沉積或其他合適的方法來形成。舉例而言，在一些實施例中，導電填充材料可藉由先形成晶種層(圖未獨立繪示)在開口118中的黏著層上。晶種層可包含銅、鈦、鎳、金、錳、前述之組合、前述之多層等，且可藉由原子層沉積、化學氣相沉積、物理氣相沉積、濺鍍、前述之組合等來形成。然後，導電填充材料可形成在開口118中的晶種層上。可能為其他用來形成導電材料的技術。導電特徵122可具有凸面、凹面或平坦的頂表面，或可具有在第一層間介電質88之上或之下的頂表面。具有不同頂表面的一些導電特徵122係在以下參照圖27A至圖27C進行說明。
在一些實施例中，導電填充材料過度填充開口118。在形成導電填充材料之後，可進行平坦化製程，以移除導電填充材料過度填充開口118之部分。若存在的話，阻障層、黏著層及/或晶種層之部分亦可被移除。阻障層、黏著層、晶種層及導電填充材料形成導電特徵122在開口118內。平坦化製程可包含化學機械研磨製程、回蝕製程、研磨製程、前述之組合等。在進行平坦化製程之後，導電特徵122之表面及介電層100之表面係實質為等高。在另一些實施例中，不進行平坦化製程。在一些實施例中，在平坦化製程之後，進行選擇性退火製程，以再結晶導電特徵122、增大導電特徵122的晶粒結構、減小導電特徵122內的微孔及/或減少導電特徵122內的雜質。
在圖18A及圖18B中，根據一些實施例，矽化 物層124係形成在導電特徵122上。在一些實施例中，在後續製程期間，矽化物層124可用做蝕刻中止層，以下更詳細說明。舉例而言，相較於例如第二層間介電質126(圖19A至圖19B)的上方層，矽化物層124可具有較小的蝕刻速率。矽化物層124可為矽化物，其包含與導電特徵122之導電填充材料相同的材料。舉例而言，在一些實施例中，導電特徵122為鈷，且矽化物層124為矽化鈷(例如Co2Si、CoSi、CoSi2、CoSi3等)。在另一些實施例中，矽化物層124包含其他矽化物，例如矽化鎳。在再一些實施例中，矽化物層124可包含這些以外的其他材料。在一些例示中，形成矽化物層124可減少導電特徵122的高度。舉例而言，如本文所述的使用矽化物層124可避免形成單獨的蝕刻中止層在導電特徵122上的需求。
在一些實施例中，矽化物層124可藉由使含矽製程氣體與導電特徵122之暴露的導電填充材料反應而形成。以一具體例而言，矽化鈷的矽化物層124可形成在鈷的導電特徵122上，其係利用包含矽甲烷(SiH4)、矽乙烷(Si2H6)等或前述之組合的製程氣體。在一些實施例中，製程氣體之流速可在約1sccm至約1000sccm的範圍內。在一些實施例中，製程氣體可與載流氣體混合，例如氫氣(H2)、氦氣(He)、氮氣(N2)、氬氣(Ar)等。在一些實施例中，製程氣體可流動約5秒及約600秒之間的時間。在一些實施例中，矽化物層124可利用在約200℃至約 600℃的製程溫度。可能為其他的製程參數、製程氣體或載流氣體。在一些實施例中，矽化物層124可形成為具有約1nm至約10nm之範圍內的厚度，然而可能為其他厚度。在一些例示中，矽化物層124之不同區域可為不同厚度。在一些實施例中，矽化物層124的厚度可藉由控制製程氣體的流速及/或流動時間來控制。
在一些實施例中，可形成矽化物層124為使每一f個矽化物層124覆蓋各別的導電特徵122。在一些例示中，矽化物層124可延伸在第一層間介電質88之相對側壁之間及/或可延伸在第一層間介電質88之側壁部分上。矽化物層124可具有凸面、凹面或平坦的頂表面，或可具有在第一層間介電質88之上或之下的頂表面。具有不同頂表面的一些矽化物層124係在以下參照圖28A至圖28C進行說明。
在圖19A及圖19B中，根據一些實施例，第二層間介電質126係沉積在第一層間介電質88、介電層100及矽化物層124上。在一些實施例中，第二層間介電質126直接接觸第一層間介電質88。在一些實施例中，第二層間介電質126為流動式薄膜，其係藉由流動式化學氣相沉積法所形成。在一些實施例中，第二層間介電質126可為與第一層間介電質88相似的材料，且可利用相似的方法形成。舉例而言，第二層間介電質126係由介電材料(例如磷矽玻璃、硼矽玻璃、硼摻雜磷矽玻璃、未摻雜矽玻璃等)所形成，且可藉由任何合適的方法來沉積，例如化學 氣相沉積或電漿輔助化學氣相沉積。
在一些實施例中，矽化物層124的材料及/或第二層間介電質126的材料係選擇為使矽化物層124的蝕刻速率小於第二層間介電質126的蝕刻速率。在此狀況下，在導電特徵122上的矽化物層124可被當作在導電特徵122上的蝕刻中止層。在一些例示中，由於矽化物層124可做為在導電特徵122上的蝕刻中止層，第二層間介電質126可形成在第一層間介電質88、介電層100及導電特徵122上，而不先沉積單獨的蝕刻中止層(例如毯覆層)。這是相似於圖19A至圖19B所示之實施例，其中第二層間介電質126係直接沉積在介電層100及第一層間介電質88上。在此方式中省略單獨蝕刻中止層的沉積可達到較薄的整體裝置、較少的製程步驟及減少製造成本。除此之外，在此例示中，矽化物層124可在相對低的溫度下形成，其可減少一些熱效應的發生或嚴重性，且可使整體製程具有較大的「熱預算(thermal budget)」。在另一些實施例中，單獨的蝕刻中止層可沉積在第一層間介電質88、介電層100及矽化物層124上。使用單獨蝕刻中止層的一實施例係在以下參照圖30A至圖31B進行說明。
根據一些實施例，圖20A及圖20B係繪示第二層間介電質126及介電層100的圖案化，以形成開口130及開口131。開口130及開口131延伸穿過第二層間介電質126及介電層100，以暴露閘極堆疊的表面(例如閘極電極94的表面)。接著，導電特徵140(參照圖24A至 圖24B)係形成在開口130內，且結合的導電特徵144(參照圖24B)之部分係接著形成在開口131內。導電特徵140及結合導電特徵144與各別的閘極堆疊實體接觸及電性接觸。
第二層間介電質126及介電層100可利用合適的光微影及蝕刻技術來進行圖案化。舉例而言，第一光阻128可形成在第二層間介電質126上，並利用合適的光微影技術而被圖案化。第一光阻128可為單層或多層光阻結構，且可利用合適的技術來沉積，例如旋塗或沉積技術。一或多個合適的蝕刻製程可利用被圖案化的第一光阻128做為蝕刻罩幕來進行，形成開口130及開口131。一或多個蝕刻製程可包含濕式及/或乾式蝕刻製程。圖20A至圖20B顯示開口130及開口131為具有傾斜的側壁，但在另一些實施例中，開口130或開口131可具有實質垂直的側壁、彎曲的側壁，或其他側壁輪廓。第一光阻128可利用合適的製程移除，例如灰化或蝕刻製程。
在圖21A及圖21B中，根據一些實施例，第二光阻132係形成在第二層間介電質126上，且在開口130及開口131中。第二光阻132可為單層或多層光阻結構，且可利用合適的技術來沉積，例如旋塗或沉積技術。如圖21B所示，第二光阻132可過度填充開口130及開口131，並延伸在第二層間介電質126上。
根據一些實施例，圖22A及圖22B係繪示第二光阻132、第二層間介電質126及矽化物層124的圖案 化，以形成開口134及開口135。開口134及開口135延伸穿過第二層間介電質126及矽化物層124，以暴露導電特徵122的表面。接著，導電特徵142(參照圖24A至圖24B)係形成在開口134內，且結合的導電特徵144(參照圖24B)之部分亦接著形成在開口135內。導電特徵142及結合導電特徵144與各別的閘極堆疊實體接觸及電性接觸。
第二光阻132、第二層間介電質126及矽化物層124可利用合適的光微影及蝕刻技術來進行圖案化。舉例而言，第二光阻132可先形成在第二層間介電質126上，並利用合適的光微影技術而被圖案化。然後，一或多個合適的蝕刻製程可利用被圖案化的第二光阻132做為蝕刻罩幕來進行，形成開口134及開口135。一或多個蝕刻製程可包含濕式及/或乾式蝕刻製程。蝕刻製程可移除第二層間介電質126之部分，然後在矽化物層124上停止或減慢。在此方式中利用矽化物層124做為蝕刻停止可減少過度蝕刻的機會，其可減少形成漏電路徑或其他製程缺陷的機會。蝕刻製程亦可移除矽化物層124之部分，以暴露導電特徵122，或可進行各別的蝕刻步驟，以移除矽化物層124之部分，並暴露導電特徵122。在一些實施例中，此各別的蝕刻步驟包含的蝕刻製程係不同於用來蝕刻第二層間介電質126的蝕刻製程。如圖22B所示，開口134或開口135可暴露矽化物層124的側壁部分。
在一些實施例中，蝕刻製程亦可移除第一層間介 電質88、接觸蝕刻中止層87、閘極間隙壁86、閘極封合間隙壁80、介電層100及/或第二光阻132之部分。在一些實施例中，開口135重疊先前形成的開口131。如此，開口135可延伸至在先前形成之開口131中的第二光阻132之區域，如圖22B所示。圖22A至圖22B顯示開口134及開口135為具有傾斜的側壁，但在另一些實施例中，開口134或開口135可具有實質垂直的側壁、彎曲的側壁，或其他側壁輪廓。
一或多個蝕刻製程可選擇為使矽化物層124的蝕刻速率慢於第二層間介電質126或其他層的蝕刻速率。舉例而言，在一些實施例中，蝕刻製程包含乾式蝕刻，其利用一或多個製程氣體，例如四氟化碳(CF4)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、六氟丁二烯(C4F6)、氧氣(O2)等或前述之組合。蝕刻製程可包含以在約50W至約1000W之範圍內的電漿能量、在約0V至約450V之範圍內的偏壓、在約20℃至約200℃之範圍內的溫度或在約5mTorr至約500mTorr之範圍內的壓力。可能為其他製程氣體或製程參數。在一些實施例中，在矽化物層124上的第二層間介電質126之蝕刻選擇性可在約2：1至約4：1的範圍內，然而可能為大於約4：1的選擇性。
圖22B係繪示蝕刻製程移除矽化物層124之部分並暴露導電特徵122之部分的一實施例。在另一些實施例中，蝕刻製程可在矽化物層124上或之中停止，留下導電特徵122被矽化物層124覆蓋。在一些實施例中，後 續形成的導電特徵140、導電特徵142或導電特徵144(參照圖24A至圖24B)可形成在覆蓋導電特徵122的矽化物層124上。在一些實施例中，覆蓋導電特徵122的矽化物層124可利用各別的蝕刻製程移除。舉例而言，矽化物層124可藉由各別的乾式蝕刻製程來移除，其利用一或多個製程氣體，例如四氟化碳(CF4)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、六氟丁二烯(C4F6)、氧氣(O2)等或前述之組合。可能為其他的蝕刻製程。在一些實施例中，矽化物層124可藉由後續進行濕式清洗製程移除，其可導致導電特徵122被暴露。
在圖23A及圖23B中，根據一些實施例，第二光阻132係被移除，形成開口130、開口134及開口136。第二光阻132可利用合適的技術移除，例如灰化、蝕刻等。如圖23A至圖23B所示，移除第二光阻132暴露先前形成的開口130，而暴露出閘極堆疊。由於先前形成的開口131及開口135之間的重疊，移除第二光阻132形成結合的開口136，而暴露出先前被開口131暴露的閘極堆疊及先前被開口135暴露的導電特徵122。開口134維持暴露導電特徵122。在一些實施例中，濕式清洗製程係在移除第二光阻132之前及/或之後進行。
在圖24A及圖24B中，根據一些實施例，導電特徵140、導電特徵142及結合導電特徵144係分別形成在開口130、開口134及結合開口136內。導電特徵140電性連接至閘極堆疊的閘極電極94。因此，在一些 例示中，導電特徵140可當作閘極接點或閘極接觸插塞。導電特徵142電性連接至導電特徵122，其係電性連接至磊晶源極/汲極區域82。因此，在一些例示中，導電特徵142及下方的導電特徵122的結合亦可當作源極/汲極接點或源極/汲極接觸插塞。結合的導電特徵144係電性連接至閘極堆疊及磊晶源極/汲極區域82(透過導電特徵122)。在此例示中，矽化物層124在導電特徵122之頂表面上且實體接觸導電特徵122之頂表面的一第一部份，導電特徵142、144之底表面實體接觸並電性接觸導電特徵122之頂表面的一第二部分，其中閘極堆疊(包含閘極介電層92以及閘極電極94)免於矽化物層124的覆蓋。在此方式下，可形成包含閘極接觸插塞及源極/汲極接觸插塞的鰭式場效電晶體裝置。
以形成導電特徵140、導電特徵142及導電特徵144的一具體例而言，襯墊(圖未繪示)(例如阻障層、黏著層等)及導電材料係形成在開口130、開口134及開口136內。襯墊可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可進行平坦化製程，例如化學機械研磨，以自第二層間介電質126之表面移除多餘的材料。剩餘的襯墊及導電材料形成導電特徵140、導電特徵142及導電特徵144。導電特徵140、導電特徵142及導電特徵144可在不同的製程中形成，或可在相同的製程中形成。雖然所示為形成在相同剖面中，應理解的是，導電特徵140、導電特徵142及/或導電特 徵144可形成在不同剖面中，其可避免短路。
在圖25A及圖25B中，在一些實施例中，包含一或多層導電特徵的內連接結構係形成在導電特徵140、導電特徵142及導電特徵144上，並電性連接導電特徵140、導電特徵142及導電特徵144。在一些實施例中，內連接結構包含複數個介電層，例如金屬間介電質(inter-metal dielectrics，IMDs)及在金屬間介電質中的導電特徵，其提供各種電性內連接。圖26A至圖26B繪示具有導電特徵150的金屬間介電質152及具有導電特徵154的金屬間介電質155，但在另一些實施例中，可形成較多或較少的金屬間介電質或導電特徵。導電特徵可包含電性路由(electrical routing)、導電貫孔、導電線等，且可利用單鑲嵌法、雙鑲嵌法、前述之組合等來形成。
以形成金屬間介電質152及導電特徵150的一具體例而言，蝕刻中止層151可先沉積在第二層間介電質126、導電特徵140、導電特徵142及導電特徵144上。蝕刻中止層151可包含例如氮化矽、氮氧化矽、氧化鋁、氮化鋁等或前述之組合的材料。可能為其他材料。然後，金屬間介電質152可形成在蝕刻中止層151上。金屬間介電質152可為與第一層間介電質88或第二層間介電質126所述者相似的材料，且可以相似的方式形成。在一些實施例中，金屬間介電質152可由低k介電材料所形成，其係具有低於約3.5的k值。可能為其他材料或技術。
然後，開口係在金屬間介電質152及蝕刻中止層151內被圖案化，以暴露出導電特徵140、導電特徵142及/或導電特徵144的表面。選擇性的襯墊(圖未繪示)可先形成在開口內，其係相似於前述導電特徵140、導電特徵142及導電特徵144的襯墊。導電材料可沉積在開口中，以形成導電特徵150。導電材料可相似於前述導電特徵140、導電特徵142及導電特徵144者，且可以相似的方式形成。可能為其他導電材料或技術。可進行平坦化製程，以自金屬間介電質152移除多餘的導電材料。圖25A至圖25B顯示導電特徵150為具有傾斜側壁，但在另一些實施例中，導電特徵150可具有實質垂直的側壁、彎曲的側壁或其他的側壁輪廓。
在一些實施例中，導電特徵154可以相似於導電特徵150的方式形成。舉例而言，蝕刻中止層153可形成在金屬間介電質152及導電特徵150上，且金屬間介電質155可形成在金屬間介電質152上。蝕刻中止層153及金屬間介電質152可被圖案化以形成開口。一些開口可暴露導電特徵150。然後，襯墊及導電材料可沉積在開口內，且可進行化學機械研磨製程，以移除多餘的材料。此僅為一具體例，而可能為其他技術。
揭露的鰭式場效電晶體實施例亦可應用於奈米結構裝置，例如奈米結構(例如奈米片、奈米線、環繞式閘極等)場效電晶體(NFETs/NSFETs)。以一具體例而言，圖26A及圖26B係根據一些實施例之奈米結構裝置的剖面 視圖。奈米結構裝置係相似於圖25A至圖25B所示的鰭式場效電晶體裝置，除了形成包含奈米結構160的主動區域，而非包含鰭片52的主動區域。在圖25A至圖25B及圖26A至圖26B內的相似特徵可以相似的符號標記，且相似特徵的說明在此不再贅述。在奈米結構場效電晶體的一實施例中，在鰭式場效電晶體所描述的鰭片係被奈米結構所取代，其係藉由圖案化通道層與犠牲層之交替層的堆疊而形成。源極/汲極區域係以相似於上述實施例的方式形成。在虛擬閘極堆疊被移除之後，犠牲層可在通道區域內被部分地或完全地移除。取代閘極結構(例如閘極堆疊)係以相似於上述實施例的方式形成。取代閘極結構可部分地或完全地填充被移除犠牲層所留下的開口，且取代閘極結構可部分地或完全地圍繞在奈米結構場效電晶體裝置的通道區域內的通道層。
舉例而言，在圖26A至圖26B的奈米結構裝置內，主動區域包含複數個奈米結構160，以使每一個奈米結構160被包含閘極介電層92及閘極電極94的各別閘極堆疊之部分所包圍。奈米結構160可包含奈米片、奈米線等。在一些實施例中，奈米結構160及基材50包含相似的半導體材料。在另一些實施例中，奈米結構160及基材50包含不同的半導體材料。在一些實施例中，閘極堆疊之部分係插入在相鄰的奈米結構160之間。在一些實施例中，間隙壁162係插入在閘極堆疊之部分及磊晶源極/汲極區域82之間，並做為在閘極堆疊及磊晶源極/汲極區 域82之間的隔離特徵。在一些實施例中，間隙壁162包含例如氮化矽或氮氧化矽的材料，然而可使用任何合適的材料，例如低k介電材料。接觸取代閘極結構及源極/汲極區域的導電特徵可以與上述實施例相似的方式形成。舉例而言，矽化物層124可形成在導電特徵122上，其係相似於前述矽化物層124。可以美國專利公告號第2016/0365414號所揭露者形成奈米結構裝置，其全文係以參照方式併入本文。
圖27A、圖27B及圖27C係繪示根據一些實施例之具有平坦、凹面及凸面之各別頂表面的導電特徵122。圖27A至圖27C所示之導電特徵122係相似於圖17A至圖17B所述者。舉例而言，圖27A至圖27C顯示在導電填充材料上進行平坦化製程之後的導電特徵122。在一些實施例中，導電特徵之頂表面的輪廓可藉由控制平坦化製程的參數來控制，例如控制研磨液(slurry)的性質、研磨速率等。
圖27A係繪示根據一些實施例之具有平坦頂表面的導電特徵122。導電特徵122可具有之平坦表面係與第一層間介電質88及/或介電層100之頂表面等高。在另一些實施例中，導電特徵122的平坦頂表面係低於第一層間介電質88及/或介電層100之頂表面(圖未繪示)。在一些例示中，在平坦化製程之後進行退火製程可減少導電特徵122之高度，以使導電特徵122之頂表面低於第一層間介電質88及/或介電層100之頂表面。在一些實施例中， 藉由控制平坦化製程而形成平坦的頂表面，如上所述。
圖27B係繪示根據一些實施例之具有凸面頂表面的導電特徵122。在一些例示中，在平坦化製程之後進行退火製程可造成導電特徵122之導電填充材料回流，並形成凸面頂表面。在一些實施例中，可藉由控制平坦化製程而形成凸面頂表面，如上所述。凸面頂表面可凸出至第一層間介電質88及/或介電層100之頂表面之上，如圖27B所示。在一些例示中，具有凸面頂表面的導電特徵122可使導電特徵122及上方的導電特徵(例如圖24A至圖24B所示的導電特徵140、導電特徵142或導電特徵144)之間有優化的接觸(例如較小的電阻)。舉例而言，優化的接觸係由於增加接觸表面積。
圖27C係繪示根據一些實施例之具有凹面頂表面的導電特徵122。在一些例示中，在平坦化製程之後進行退火製程可減少導電特徵122之高度，以使導電特徵122形成凹面頂表面。在一些實施例中，可藉由控制平坦化製程而形成凹面頂表面，如上所述。舉例而言，凹面頂表面可在平坦化製程由「碟狀」所形成。凹面頂表面係低於第一層間介電質88及/或介電層100之頂表面，如圖27C所示。
圖28A、圖28B及圖28C係繪示根據一些實施例之形成在圖27A、圖27B及圖27C之導電特徵122上的矽化物層124。圖28A至圖28C所示之矽化物層124係相似於上述圖18A至圖18B的矽化物層124，且可利 用相似的技術形成。圖28A係顯示根據一些實施例之形成在圖27A之導電特徵122的平坦頂表面上的矽化物層124。矽化物層124係具有實質平坦的頂表面或凸面頂表面，其係低於或高於第一層間介電質88及/或介電層100之頂表面，或與第一層間介電質88及/或介電層100之頂表面大約等高。圖28B係顯示根據一些實施例之形成在圖27B之導電特徵122的凸面頂表面上的矽化物層124。如圖28B所示，矽化物層124可具有凸面形狀。矽化物層124可具有凹面底表面。圖28C係顯示根據一些實施例之形成在圖27C之導電特徵122的凹面頂表面上的矽化物層124。矽化物層124係具有實質平坦的頂表面或凸面頂表面，其係低於或高於第一層間介電質88及/或介電層100之頂表面，或與第一層間介電質88及/或介電層100之頂表面大約等高。矽化物層124可具有凸面底表面。可能為具有其他形狀或輪廓的矽化物層124。
圖29A、圖29B及圖29C係繪示根據一些實施例之具有不同相對寬度的導電特徵122及上方的導電特徵142。導電特徵122係相似於前述圖18B的導電特徵122。舉例而言，矽化物層124係利用本文所述之技術形成在導電特徵122上。導電特徵142係相似於前述圖24B的導電特徵142。在圖29A至圖29C之每一者中，導電特徵122之頂表面的寬度係標示為「W1」，而上方的導電特徵142之底表面的寬度係標示為「W2」。
圖29A係繪示根據一些實施例之具有寬度W2小 於導電特徵122之寬度W1的導電特徵142。如圖29A所示，形成具有小於寬度W1之寬度W2的導電特徵142可導致在導電特徵142形成之後，矽化物層124保留在導電特徵122上。在一些例示中，導電特徵142可延伸穿過矽化物層124，且導電特徵142之部分可被矽化物層124之部分所覆蓋。在一些實施例中，導電特徵142可至少部分地被矽化物層124之部分所圍繞。在一些例示中，形成具有相對較小寬度W2的導電特徵142可減少貫孔-貫孔漏電流(via-via leakage)、貫孔橋接缺陷(via bridging defects)、「虎牙」缺陷(tiger-tooth defects)、由於光微影覆蓋問題的缺陷等。
圖29B係繪示根據一些實施例之具有寬度W2與導電特徵122之寬度W1大約相同的導電特徵142。在一些例示中，形成具有與寬度W1大約相同之寬度W2的導電特徵142可減少貫孔-貫孔漏電流、貫孔橋接缺陷、「虎牙」缺陷、由於光微影覆蓋問題的缺陷等。圖29C係繪示根據一些實施例之具有寬度W2大於導電特徵122之寬度W1的導電特徵142。在一些例示中，形成具有大於寬度W1之寬度W2的導電特徵142可增加導電特徵122與導電特徵142之間的接觸面積。以此方式增加接觸面積可減少導電特徵122及導電特徵142之間的接觸電阻，並優化裝置效能。
圖30A及圖30B係繪示蝕刻中止層129形成在矽化物層124上的一實施例。在一些例示中，矽化物層 124的使用可使較薄的蝕刻中止層129形成在導電特徵122上，其可減少裝置的整體厚度。圖30A至圖30B繪示的結構係相似於圖18A至圖18B所示者，除了蝕刻中止層129係沉積在矽化物層124、第一層間介電質88、介電層及其他暴露的層上。
蝕刻中止層129可包含介電材料，例如氮化矽、氮氧化矽、碳化矽、碳氮化矽、金屬氧化物、金屬氮化物等或前述之組合。蝕刻中止層129可利用一或多種合適的技術沉積，例如化學氣相沉積、原子層沉積、物理氣相沉積等。在一些實施例中，蝕刻中止層129可具有在約1nm至約20nm之範圍內的厚度，然而可能為其他厚度。蝕刻中止層129可沉積為毯覆層。
在圖31A及圖31B中，根據一些實施例，導電特徵140、導電特徵142及導電特徵144係形成在圖30A至圖30B所示的結構上。導電特徵140、導電特徵142及導電特徵144係相似於前述圖24A至圖24B者，且可利用與圖19A至圖24B所述之技術相似者。舉例而言，第二層間介電質126可形成在蝕刻中止層129上，並被圖案化以形成暴露閘極堆疊及/或導電特徵122的開口。第二層間介電質126係相似於前述圖19A至圖19B者，且開口係利用與圖20A至圖23B所述之技術相似者。在一些實施例中，當圖案化暴露出閘極堆疊及/或導電特徵122的開口時，蝕刻中止層129係用做蝕刻停止。舉例而言，蝕刻中止層129之材料可具有比上方第二層間介電質 126之材料更慢的蝕刻速率。開口可延伸穿過蝕刻中止層129。然後，導電材料可沉積在開口中，以形成導電特徵140、導電特徵142及導電特徵144。可能為形成導電特徵140、導電特徵142及/或導電特徵144的其他技術。
本文所述實施例具有一些優勢。舉例而言，矽化物係形成在導電特徵上，以用做蝕刻停止，而取代沉積毯覆蝕刻中止層在結構上。這可減少裝置的整體厚度。除此之外，矽化物用做蝕刻停止可減少製程步驟的數目，其可減少製程成本。在一些例示中，矽化物可在比蝕刻中止層更低的溫度下形成。這可優化製程的整體「熱預算」，其可優化產量、製程靈活性或裝置效能。
根據本揭露的一些實施例，一種方法包含形成閘極結構在基材上；形成源極/汲極區域鄰接閘極結構；形成第一層間介電質在源極/汲極區域上；形成電性接觸源極/汲極區域的接觸插塞延伸穿過第一層間介電質；形成矽化物層在接觸插塞上；形成第二層間介電質延伸在第一層間介電質及矽化物層上；蝕刻開口延伸穿過第二層間介電質及矽化物層，以暴露接觸插塞，其中矽化物層係在蝕刻開口的過程中做為蝕刻停止；以及形成電性接觸接觸插塞的導電特徵在開口內。在一實施例中，矽化物層包含矽化鈷。在一實施例中，蝕刻開口使接觸插塞不具有矽化物層。在一實施例中，矽化物層之頂表面突出至第一層間介電質之頂表面之上。在一實施例中，第二層間介電質為氧化矽。在一實施例中，方法包含沉積蝕刻中止層在第二層間介電 質上。在一實施例中，矽化物層橫向環繞導電特徵。在一實施例中，第二層間介電質實體接觸矽化物層及第一層間介電質。在一實施例中，方法包含形成奈米結構在基材上，其中閘極結構環繞每一個奈米結構。
根據本揭露一些實施例，一種方法包含形成自基材突出的鰭片；形成閘極堆疊在鰭片之側壁上及在鰭片上；形成源極/汲極區域在鰭片內，並相鄰於閘極堆疊；形成第一導電特徵在源極/汲極區域上，其中第一導電特徵電性接觸源極/汲極區域；形成矽化物層在第一導電特徵之頂表面上；形成絕緣層在閘極堆疊上，且在矽化物層上，其中絕緣層實體接觸矽化物層；進行第一蝕刻製程，以蝕刻開口在絕緣層內，其中相較於矽化物層之材料，第一蝕刻製程選擇性地蝕刻更多絕緣層之材料；以及形成第二導電特徵在開口內，其中第二導電特徵延伸穿過絕緣層及矽化物層，以實體接觸並電性接觸第一導電特徵。在一實施例中，矽化物層係用做第一蝕刻製程的蝕刻停止。在一實施例中，形成第二導電特徵包含利用第二蝕刻製程蝕刻矽化物層，其中第二蝕刻製程不同於第一蝕刻製程。在一實施例中，形成矽化物層包含暴露第一導電特徵至矽烷氣體。在一實施例中，第二導電特徵實體接觸並電性接觸閘極堆疊。在一實施例中，形成第一導電特徵包含進行平坦化製程，以及在平坦化製程之後，進行退火製程。
根據本揭露一些實施例，一種裝置包含自基材突出的鰭片；沿著鰭片之側壁且在鰭片上的閘極堆疊；在鰭 片內並與閘極堆疊相鄰的磊晶源極/汲極區域；實體接觸並電性接觸磊晶源極/汲極區域之頂表面的接觸插塞；在接觸插塞之頂表面上的矽化物層；在矽化物層之頂表面上的第一隔離區域；以及在第一隔離區域內，且在接觸插塞之頂表面上的導電特徵，其中導電特徵之底表面實體接觸並電性接觸接觸插塞之頂表面，且導電特徵之底表面在矽化物層之頂表面之下。在一實施例中，導電特徵包含鈷，且矽化物層包含矽化鈷。在一實施例中，第一隔離區域之頂表面及導電特徵之頂表面為等高。在一實施例中，裝置包含圍繞接觸插塞的第二隔離區域，其中矽化物層之頂表面係在第二隔離區域之頂表面之下。在一實施例中，矽化物層包圍導電特徵。
以上概述許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本技術領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優點。本技術領域具有通常知識者也應了解與此均等的架構並沒有偏離本揭露的精神和範圍，且在不偏離本揭露的精神和範圍下可做出各種變化、替代和改動。
50:基材
52:鰭片
58:通道區域
60:虛擬介電層
80:閘極封合間隙壁
82:源極/汲極區域
86:閘極間隙壁
87:接觸蝕刻中止層
88:第一層間介電質
92:閘極介電層
94:閘極電極
100:介電層
122:導電特徵
124:矽化物層
126:第二層間介電質
140:導電特徵
142:導電特徵
144:導電特徵
150:導電特徵
151:蝕刻中止層
152:金屬間介電質
153:蝕刻中止層
154:導電特徵
155:金屬間介電質

Claims (10)

  1. 一種半導體裝置的製造方法，包含：形成一閘極結構在一基材上；形成一源極/汲極區域鄰接該閘極結構；形成一第一層間介電質在該源極/汲極區域上；形成一接觸插塞延伸穿過該第一層間介電質，其中該接觸插塞電性接觸該源極/汲極區域；形成一矽化物層在該接觸插塞上；形成一第二層間介電質延伸在該第一層間介電質及該矽化物層上，其中該第二層間介電質直接接觸該第一層間介電質；蝕刻一開口延伸穿過該第二層間介電質及該矽化物層，以暴露該接觸插塞，其中該矽化物層係在該蝕刻該開口的過程中做為一蝕刻停止；以及形成一導電特徵在該開口內，其中該導電特徵電性接觸該接觸插塞。
  2. 如請求項1所述之半導體裝置的製造方法，其中該蝕刻該開口之步驟使該接觸插塞不具有該矽化物層。
  3. 如請求項1所述之半導體裝置的製造方法，更包含：沉積一蝕刻中止層在該第二層間介電質上。
  4. 如請求項1所述之半導體裝置的製造方法，更包含：形成複數個奈米結構在該基材上，其中該閘極結構環繞每一該些奈米結構。
  5. 一種半導體裝置的製造方法，包含：形成一鰭片自一基材突出；形成一閘極堆疊在該鰭片之複數個側壁上及在該鰭片上；形成一源極/汲極區域在該鰭片內，並相鄰於該閘極堆疊；形成一第一導電特徵在該源極/汲極區域上，其中該第一導電特徵電性接觸該源極/汲極區域，且該第一導電特徵包含一導電填充材料；使該第一導電特徵與一含矽製程氣體反應，而形成一矽化物層在該第一導電特徵之一頂表面上，其中該矽化物層的一材料與該第一導電特徵的該導電填充材料相同；形成一絕緣層在該閘極堆疊上，且在該矽化物層上，其中該絕緣層實體接觸該矽化物層；進行一第一蝕刻製程，以蝕刻一開口在該絕緣層內，其中相較於該矽化物層之材料，該第一蝕刻製程選擇性地蝕刻更多該絕緣層之材料；以及形成一第二導電特徵在該開口內，其中該第二導電特徵 延伸穿過該絕緣層及該矽化物層，以實體接觸並電性接觸該第一導電特徵。
  6. 如請求項5所述之半導體裝置的製造方法，其中形成該第二導電特徵包含利用一第二蝕刻製程蝕刻該矽化物層，且該第二蝕刻製程不同於該第一蝕刻製程。
  7. 如請求項5所述之半導體裝置的製造方法，其中形成該第一導電特徵包含進行一平坦化製程，以及在該平坦化製程之後，進行一退火製程。
  8. 一種半導體裝置，包含：一鰭片，自一基材突出；一閘極堆疊，沿著該鰭片的複數個側壁且在該鰭片上；一磊晶源極/汲極區域，在該鰭片內，並與該閘極堆疊相鄰；一接觸插塞，實體接觸並電性接觸該磊晶源極/汲極區域的一頂表面；一矽化物層，在該接觸插塞之一頂表面上且實體接觸該接觸插塞之該頂表面的一第一部份，其中該閘極堆疊免於該矽化物層的覆蓋；一第一隔離區域，在該矽化物層之一頂表面上；以及一導電特徵，在該第一隔離區域內，且在該接觸插塞之該頂表面上，其中該導電特徵之一底表面實體接觸並電性 接觸該接觸插塞之該頂表面的一第二部分，且該導電特徵之該底表面在該矽化物層之該頂表面之下。
  9. 如請求項8所述之半導體裝置，其中該第一隔離區域之一頂表面與該導電特徵之一頂表面等高。
  10. 如請求項8所述之半導體裝置，更包含：一第二隔離區域，圍繞該接觸插塞，其中該矽化物層之該頂表面係在該第二隔離區域之一頂表面之下。
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