TWI845111B

TWI845111B - 半導體裝置及其製造方法

Info

Publication number: TWI845111B
Application number: TW112100645A
Authority: TW
Inventors: 林裕凱; 施伯錚; 李志鴻; 李資良
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-02-17
Filing date: 2023-01-06
Publication date: 2024-06-11
Also published as: TW202335070A; US20250279317A1; US12322647B2; US20230260832A1; CN116417504A

Abstract

本文介紹半導體裝置及製造方法，其中在導電觸點上方選擇性地沉積蝕刻終止層。在蝕刻終止層上方形成介電層，並穿過介電層及蝕刻終止層形成開口以曝露導電觸點。接著沉積導電材料以填充開口。

Description

半導體裝置及其製造方法

本揭露關於半導體裝置及其製造方法。

半導體裝置用於多種電子應用，諸如個人電腦、手機、數位相機、及其他電子設備。半導體裝置通常係藉由在半導體基板上方順序沉積材料的絕緣或介電層、導電層、及半導體層，並使用微影術對各種材料層進行圖案化以在其上形成電路組件及元件來製造的。

半導體行業藉由不斷減小最小特徵尺寸，不斷提高各種電子元件(如電晶體、二極體、電阻器、電容器等)的積體密度，從而允許更多元件整合至給定面積中。

根據本揭露的一些實施例，一種製造半導體裝置的方法包含以下步驟：在一半導體鰭片上方沉積與一源極/汲極區電連接的一源極/汲極觸點；在該源極/汲極觸點上選擇性地沉積一蝕刻終止層；在該蝕刻終止層上方沉積一介電層，其中在沉積該介電層之後，該介電層與上覆一閘電極的一閘極覆蓋層實體接觸；穿過該閘極覆蓋層形成至該閘電極的一第一導電觸點；及穿過該蝕刻終止層形成至該源極/汲極觸點的一第二導電觸點。

根據本揭露的一些實施例，一種製造半導體裝置的方法包含以下步驟：沉積與一源極/汲極觸點實體接觸的一蝕刻終止層，其中沉積該蝕刻終止層不會將該蝕刻終止層沉積於一或多個曝露的介電材料上；在該蝕刻終止層上方沉積一介電層；形成穿過該介電層及該蝕刻終止層的一第一開口以曝露該源極/汲極觸點；形成穿過該介電層而不穿過該蝕刻終止層的一第二開口以曝露一第一閘電極；及用一導電材料填充該第一開口及該第二開口。

根據本揭露的一些實施例，一種半導體裝置包含：上覆於一半導體鰭片的一閘電極；藉由一介電材料與該閘電極分離的一源極/汲極觸點；在該源極/汲極觸點上方但不在該介電材料上方延伸的一蝕刻終止層；上覆於該蝕刻終止層並與該介電材料實體接觸的一介電層；延伸穿過該介電層以與該閘電極進行電接觸的一第一導電觸點；及延伸穿過該介電層及該蝕刻終止層以與該源極/汲極觸點進行電接觸的一第二導電觸點。

50:基板

50N:n型區

50P:p型區

51:分隔器

52:鰭片

54:絕緣材料

56:隔離區

58:通道區

60:虛設介電層

62:虛設閘極層

64:遮罩層

72:虛設閘極

74:遮罩

80:閘極密封間隔物

82:磊晶源極/汲極區

86:閘極間隔物

87:CESL

88:第一ILD

89:區域

90:凹槽

92:閘極介電層

94:閘電極

94A:襯裡層

94B:功函數調節層

94C:填充材料

100:覆蓋層

101:閘極接觸層

118:開口

120:矽化物層

121:襯裡

122:導電特徵

124:蝕刻終止層

126:第二ILD

128:第一光阻劑

130:開口

131:開口

132:第二光阻劑

134:開口

135:開口

136:開口

140:導電特徵

142:導電特徵

144:導電特徵

150:導電特徵

151:蝕刻終止層

152:IMD

153:蝕刻終止層

154:導電特徵

155:IMD

160:奈米結構

162:間隔物

發明的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。

第1圖繪示根據一些實施例的三維視圖中的鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)的實例。第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、第22B圖、第23A圖、第23B圖、第24A圖、第24B圖、第25A圖、第25B圖、第27A圖、第27B圖、第27C圖、第28A圖、第28B圖、及第28C圖係根據一些實施例的製造FinFET裝置的中間階段之橫截面圖。

第26A圖及第26B圖係根據一些實施例的製造奈米結構場效電晶體(Nanostructure Field-Effect Transistor，NSFET)裝置的中間階段的橫截面圖。

以下揭示內容提供用於實施本揭露的不同特徵的許多不同實施例、或實例。下文描述組件及組態的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。

此外，為了便於描述，在本文中可使用空間相對術語，諸如「在......下方」、「在......之下」、「下部」、「在......之上」、「上部」及類似者，來描述諸圖中繪示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。

將結合特定上下文描述實施例，即，半導體裝置的觸點插座結構及其形成方法。本文中呈現的各種實施例在使用後閘極製程形成的鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)裝置的上下文中討論。在其他實施例中，可使用先閘極製程。然而，各種實施例可應用於包含其他類型之電晶體的裝置，諸如平面FET、奈米結構(例如，奈米片、奈米線、閘極全環繞(gate-all-around，GAA)、或類似者)場效電晶體(nanostructure field effect transistor，NFET/NSFET)、或類似者，以代替或與FinFET組合。在一些實施例中，蝕刻終止層選擇性地形成於半導體裝置的觸點插座上，並在後續處理步驟中使用，諸如在觸點插座上形成導電特徵。藉由在觸點插座上形成蝕刻終止層，可減小裝置的總厚度，從而在閘極堆疊、源極/汲極區、或類似者上方形成更佳的導電特徵輪廓，從而改善裝置中的電連接。

第1圖繪示根據一些實施例的三維視圖中的FinFET的實例。FinFET包含基板50(例如，半導體基板)上的鰭片52。隔離區56設置於基板50中，且鰭片52在相鄰隔離區56之上及之間突出。儘管隔離區56描述/繪示為與基板50分離，但如本文所用，術語「基板」可僅指半導體基板或包括隔離區的半導體基板。此外，儘管鰭片52繪示為如基板50的單一、連續材料，但鰭片52及/或基板50可包含單一材料或複數個材料。在此上下文中，鰭片52指在相鄰隔離區56之間延伸的部分。

閘極介電層92沿鰭片52的側壁並在鰭片52的頂表面上方，而閘電極94在閘極介電層92上方。磊晶源極/汲極區82相對於閘極介電層92及閘電極94設置於鰭片52的相對側上。第1圖進一步繪示在後續諸圖中使用的參考橫截面。橫截面A-A沿閘電極94的縱軸，且在例如垂直於FinFET的磊晶源極/汲極區82之間的電流流動方向的方向上。橫截面B-B垂直於橫截面A-A，且沿鰭片52的縱軸，並在例如FinFET的磊晶源極/汲極區82之間的電流流動的方向上。橫截面C-C平行於橫截面A-A，並延伸穿過FinFET的源極/汲極區。為清晰起見，後續圖參考這些參考橫截面。

第2圖至第25B圖係根據一些實施例的製造 FinFET裝置的中間階段的橫截面圖。第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖沿第1圖中所示的參考橫截面A-A繪示，其中出於說明目的橫截面圖繪示多個鰭片/FinFET。第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第14C圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、及第25B圖沿第1圖中所示的參考橫截面B-B繪示，其中出於說明目的橫截面圖繪示多個鰭片/FinFET。第10C圖及第10D圖沿第1圖中所示的參考橫截面C-C繪示，其中出於說明目的橫截面圖繪示多個鰭片/FinFET。

在第2圖中，提供基板50。基板50可係半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、或類似者，其可經摻雜(例如，使用p型或n型摻雜劑)或無摻雜。基板50可係晶圓，諸如矽晶圓。一般而言，SOI基板係在絕緣體層上形成的半導體材料層。絕緣體層可係例如埋入式氧化物(buried oxide，BOX)層、氧化矽層、或類似者。絕緣體層設置於基板上，通常為矽基板或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；類似物；或其組合。

基板50具有n型區50N及p型區50P。n型區50N可用於形成n型裝置，諸如NMOS電晶體，例如，n型FinFET。p型區50P可用於形成p型裝置，諸如PMOS電晶體，例如，p型FinFET。n型區50N可與p型區50P實體分離(如所示藉由分隔器51)，且可在n型區50N與p型區50P之間設置任意數目的裝置特徵(例如，其他活性裝置、摻雜區、隔離結構等)。

在第3圖中，根據一些實施例，鰭片52形成於基板50中。鰭片52係半導體條帶。在一些實施例中，可藉由在基板50中蝕刻溝槽在基板50中形成鰭片52。蝕刻可係任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etching，RIE)、中性束蝕刻(neutral beam etching，NBE)、類似者、或其組合。蝕刻可係各向異性的。

鰭片52可藉由任何適合的方法來圖案化。舉例而言，可使用一或多個光學微影術製程(包括雙重圖案化或多重圖案化製程)來圖案化鰭片52。一般而言，雙重圖案化或多重圖案化製程將光學微影術與自對準製程組合在一起，允許建立具有例如比使用單一直接光學微影術製程可獲得的節距更小節距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層，並使用光學微影術製程進行圖案化。使用自對準製程沿經圖案化犧牲層形成間隔物。接著移除犧牲層，接著剩餘的間隔物可用作遮罩以形成鰭片52。在一些實施例中，遮罩(或其他層)可保留在鰭片52上。

在第4圖中，根據一些實施例，在基板50上方及相鄰鰭片52之間形成絕緣材料54。絕緣材料54可係諸如氧化矽的氧化物、氮化物、類似物、或其組合，並可藉由高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDP-CVD)、可流動CVD(flowable CVD，FCVD)(例如，遠端電漿系統中基於CVD的材料沉積及後固化以使其轉化成另一材料，諸如氧化物)、類似者、或其組合形成。可使用任何可接受製程形成的其他絕緣材料。在所示實施例中，絕緣材料54係藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，則可執行退火製程。在實施例中，絕緣材料54的形成使得多餘的絕緣材料54覆蓋鰭片52。儘管絕緣材料54繪示為單層，但一些實施例可利用多層。舉例而言，在一些實施例中，可首先沿基板50及鰭片52的表面形成襯裡(未顯示)。此後，可在襯裡上方形成如上所述的填充材料。

在第5圖中，對絕緣材料54施加移除製程，以移除鰭片52上方的多餘絕緣材料54。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合、或類似者。平坦化製程曝露鰭片52，使得鰭片52與絕緣材料54的頂表面在平坦化製程完成之後基本共面或平齊(例如，在平坦化製程的製程變化範圍內)。在遮罩保留於鰭片52上的實施例中，平坦化製程可曝露遮罩或移除遮罩，使得遮罩或鰭片52的頂表面在平坦化製程完成之後分別與絕緣材料54平齊。

在第6圖中，根據一些實施例，使絕緣材料54凹陷以形成淺溝槽隔離(Shallow Trench Isolation，STI)區56。使絕緣材料54凹陷，使得n型區50N及p型區50P中的鰭片52的上部部分自相鄰STI區56之間突出。此外，STI區56的頂表面可具有如圖所示的平表面、凸表面、凹表面(諸如碟形)、或其組合。STI區56的頂表面可藉由適當的蝕刻形成為平的、凸的、及/或凹的。STI區56可使用可接受的蝕刻製程來凹陷，諸如對絕緣材料54的材料具有選擇性的蝕刻製程(例如，以比蝕刻鰭片52的材料更快的速度蝕刻絕緣材料54的材料)。舉例而言，可使用使用稀氫氟酸(dHF)的氧化物移除製程，但亦可使用其他製程。

關於第2圖至第6圖所述的製程僅係鰭片52如何形成的一個實例。在一些實施例中，鰭片可藉由磊晶生長製程形成。舉例而言，可在基板50的頂表面上方形成介電層，且溝槽可蝕刻穿過介電層以曝露下伏基板50。同質磊晶結構可在溝槽中磊晶生長，並可使介電層凹陷，使得同質磊晶結構自介電層突出以形成鰭片。此外，在一些實施例中，異質磊晶結構可用於鰭片52。舉例而言，可使第5圖中的鰭片52凹陷，且與鰭片52不同的材料可在經凹陷鰭片52上方磊晶生長。在這些實施例中，鰭片52包含凹陷材料及設置於凹陷材料上方的磊晶生長材料。在更進一步的實施例中，可在基板50的頂表面上方形成介電層，且溝槽可蝕刻穿過介電層。接著，可使用不同於基板50的材料在溝槽中磊晶生長異質磊晶結構，且可使介電層凹陷，使得異質磊晶結構自介電層突出以形成鰭片52。在同質磊晶或異質磊晶結構磊晶生長的一些實施例中，磊晶生長的材料可在生長期間經原位摻雜，這可避免先前及後續的植入，儘管原位摻雜與植入摻雜可一起使用。

此外，在n型區50N(例如，NMOS區)磊晶生長不同於p型區50P(例如，PMOS區)中的材料可係有利的。在各種實施例中，鰭片52的上部部分可由矽鍺(Si_xGe_1-x，其中x可在0至1的範圍內)、碳化矽、純鍺或基本純鍺、III-V化合物半導體、II-VI化合物半導體、或類似物形成。舉例而言，用於形成III-V化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵、及類似物。

在第6圖中，可在鰭片52及/或基板50中形成適當的井(未顯示)。在一些實施例中，可在n型區50N中形成P井，且可在P型區50P中形成N井。在一些實施例中，在N型區50N及P型區50P兩者中形成P井或N 井。在具有不同井類型的實施例中，可使用光阻劑及/或其他遮罩(未顯示)來達成針對n型區50N及p型區50P的不同植入步驟。舉例而言，可在n型區50N中的鰭片52及STI區56上方形成光阻劑。光阻劑經圖案化以曝露基板50的p型區50P。光阻劑可使用旋裝技術形成，且可使用可接受的光學微影術技術來圖案化。一旦光阻劑經圖案化，則在p型區50P中執行n型雜質植入，且光阻劑可充當遮罩以基本上防止n型雜質植入n型區50N中。n型雜質可係磷、砷、銻、或類似物，植入區域的濃度等於或小於10¹⁸cm^-3，諸如在約10¹⁶cm^-3至約10¹⁸cm^-3的範圍內。在植入之後，移除光阻劑，諸如藉由可接受的灰化製程。

在植入p型區50P之後，在p型區50P中的鰭片52及STI區56上方形成光阻劑。光阻劑經圖案化以曝露基板50的n型區50N。光阻劑可藉由使用旋裝技術形成，並可使用可接受的光學微影術技術來圖案化。一旦光阻劑經圖案化，則可在n型區50N中執行p型雜質植入，且光阻劑可充當遮罩以基本上防止p型雜質植入p型區50P中。p型雜質可係植入區域的硼、氟化硼、銦、或類似物，其濃度等於或小於10¹⁸cm^-3，諸如在約10¹⁶cm^-3至約10¹⁸cm^-3的範圍內。在植入之後，可移除光阻劑，諸如藉由可接受的灰化製程。

在植入n型區50N及p型區50P之後，可執行退火以修復植入損傷並活化所植入的p型及/或n型雜質。在一些實施例中，磊晶鰭片的生長材料可在生長期間經原位摻雜，這可避免植入，儘管原位摻雜與植入摻雜可一起使用。

在第7圖中，虛設介電層60形成於鰭片52上。虛設介電層60可係例如氧化矽、氮化矽、其組合、或類似物，並可根據可接受的技術沉積或熱生長。在虛設介電層60上方形成虛設閘極層62，且在虛設閘極層62上方形成遮罩層64。虛設閘極層62可沉積於虛設介電層60上方，接著使用例如CMP製程來平坦化。遮罩層64可沉積於虛設閘極層62上方。虛設閘極層62可係導電材料，並可選自包括非晶矽、多晶矽(聚矽)、多晶矽鍺(聚SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬的群組。虛設閘極層62可藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、濺射沉積、或本領域已知並用於沉積導電材料的其他技術來沉積。虛設閘極層62可由具有比STI區56的材料的高蝕刻選擇性的其他材料製成。遮罩層64可包括例如一或多層的氧化矽、SiN、SiON、其組合、或類似物。在一些實施例中，遮罩層64可包含氮化矽層及氮化矽層上方的氧化矽層。在一些實施例中，跨越區域50N及區域50P形成單個虛設閘極層62及單個遮罩層64。應注意，僅出於說明目的，所示虛設介電層60僅覆蓋鰭片52。在一些實施例中，可沉積虛設介電層60，使得虛設介電層60覆蓋STI區56，在虛設閘極層62與STI區56之間延伸。

第8A圖至第26B圖繪示製造實施例裝置的各種額外步驟。第8A圖至第26B圖繪示n型區50N及p型區50P中之任意者的特徵。舉例而言，第8A圖至第26B圖中所示的結構可同時適用於n型區50N及p型區50P。n型區50N與p型區50P的結構中的差異(若有)在各個圖所附的本文中描述。

在第8A圖及第8B圖中，可使用可接受的光學微影術及蝕刻技術來圖案化遮罩層64(見第7圖)，以形成遮罩74。接著，可將遮罩74的圖案轉移至虛設閘極層62。在一些實施例(未圖示)中，亦可藉由可接受的蝕刻技術將遮罩74的圖案轉移至虛設介電層60以形成虛設閘極72。虛設閘極72覆蓋鰭片52的個別通道區58。遮罩74的圖案可用於將虛設閘極72中之各者與相鄰虛設閘極實體分離。虛設閘極72亦可具有基本垂直於個別磊晶鰭片52的縱向方向的縱向方向。

此外，在第8A圖及第8B圖中，閘極密封間隔物80可形成於虛設閘極72、遮罩74、及/或鰭片52的曝露的表面上。熱氧化或沉積接著藉由各向異性蝕刻可形成閘極密封間隔物80。閘極密封間隔物80可由氧化矽、氮化矽、氧氮化矽、或類似物形成。

在形成閘極密封間隔物80之後，可執行輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未明確繪示)的植入。在具有不同裝置類型的實施例中，類似於上文第6圖中討論的植入，可在n型區50N上方形成遮罩，諸如光阻劑，同時曝露p型區50P，且可將適當類型(例如，p型)的雜質植入p型區50P中曝露的鰭片52中。接著可移除遮罩。隨後，可在曝露n型區50N的同時在p型區50P上方形成遮罩，諸如光阻劑，且可將適當類型的雜質(例如，n型)植入n型區50N中曝露的鰭片52中。接著可移除遮罩。n型雜質可係先前討論的任何n型雜質，且p型雜質可係先前討論的任何p型雜質。在一些實施例中，輕摻雜源極/汲極區可具有約10¹⁵cm^-3至約10¹⁹cm^-3範圍內的雜質濃度。退火可用於修復植入損傷及/或活化植入雜質。

在第9A圖及第9B圖中，閘極間隔物86沿虛設閘極72及遮罩74的側壁形成於閘極密封間隔物80上。閘極間隔物86可藉由共形沉積絕緣材料並隨後各向異性地蝕刻絕緣材料來形成。閘極間隔物86的絕緣材料可係氧化矽、氮化矽、氧氮化矽、碳氮化矽、及其組合、或類似物。在一些實施例中，閘極間隔物86包含多層，其可係不同材料的層。

注意，上述揭示內容一般描述形成間隔物及LDD區的製程。可使用其他製程及順序。舉例而言，可利用更少或額外的間隔物，且可使用不同的步驟序列(例如，在形成閘極間隔物86之前可不蝕刻閘極密封間隔物80、產生「L形」閘極密封間隔物、間隔物可形成及移除、及/或類似者)。此外，可使用不同的結構及步驟來形成n型及p型裝置。舉例而言，n型裝置的LDD區可在形成閘極密封間隔物80之前形成，而p型裝置的LDD區可在形成閘極密封間隔物80之後形成。

在第10A圖及第10B圖中，磊晶源極/汲極區82形成於鰭片52中。磊晶源極/汲極區82形成於鰭片52中，使得各個虛設閘極72設置於磊晶源極/汲極區82的個別相鄰對之間。在一些實施例中，磊晶源極/汲極區82可延伸至鰭片52中，亦可穿透鰭片52。在一些實施例中，閘極間隔物86用於將磊晶源極/汲極區82與虛設閘極72分離適當的側向距離，以便磊晶源極/汲極區82不會短接所得FinFET的後續形成之閘極。可選擇磊晶源極/汲極區82的材料，以在個別通道區58中施加應力，從而提高性能。

n型區50N中的磊晶源極/汲極區82可藉由遮蔽p型區50P及蝕刻n型區50N中鰭片52的源極/汲極區以在鰭片52中形成凹槽來形成。接著，在凹槽中磊晶生長n型區50N中的磊晶源極/汲極區82。磊晶源極/汲極區82可包括任何可接受的材料，諸如適於n型FinFET的材料。舉例而言，若鰭片52係矽，則n型區50N中的磊晶源極/汲極區82可包括在通道區58中施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜碳化矽、磷化矽、或類似物。n型區50N中的磊晶源極/汲極區82可具有自鰭片52的個別表面凸起的表面，且可具有小平面。

p型區50P中的磊晶源極/汲極區82可藉由遮蔽n型區50N及蝕刻p型區50P中鰭片52的源極/汲極區以在鰭片52中形成凹槽來形成。接著，在凹槽中磊晶生長p型區50P中的磊晶源極/汲極區82。磊晶源極/汲極區82可包括任何可接受的材料，諸如適於p型FinFET的材料。舉例而言，若鰭片52係矽，則p型區50P中的磊晶源極/汲極區82可包含在通道區58中施加壓縮應變的材料，例如矽鍺、硼摻雜矽鍺、鍺、鍺錫、或類似物。p型區50P中的磊晶源極/汲極區82可具有自鰭片52的各個表面凸起的表面，且可具有小平面。

磊晶源極/汲極區82及/或鰭片52可植入有摻雜劑以形成源極/汲極區，類似於先前討論的形成輕摻雜源極/汲極區的製程，接著進行退火。源極/汲極區可具有約10¹⁹cm^-3至約10²¹cm^-3範圍內的雜質濃度。源極/汲極區的n型及/或p型雜質可係先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區82可在生長期間經原位摻雜。

由於用於在n型區50N及p型區50P中形成磊晶源極/汲極區82的磊晶製程，磊晶源極/汲極區的上表面具有側向向外擴展超出鰭片52的側壁的小平面。在一些實施例中，如第10C圖中所示，這些小平面導致同一FinFET的相鄰磊晶源極/汲極區82合併。在其他實施例中，如第10D圖中所示，在磊晶製程完成之後，相鄰磊晶源極/汲極區82保持分離。在第10C圖及第10D圖中所示的實施例中，形成閘極間隔物86，覆蓋在STI區56之上延伸的鰭片52的側壁的一部分，從而阻擋磊晶生長。在一些其他實施例中，可調整用於形成閘極間隔物86的間隔物蝕刻以移除間隔層物材料，以允許磊晶生長區延伸至STI區56的表面。

在第11A圖及第11B圖中，第一層間介電層(interlayer dielectric，ILD)88沉積於第10A圖及第10B圖中所示的結構上方。第一ILD 88可由介電材料形成，且可藉由任何適合的方法沉積，諸如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)、或FCVD。介電材料可包括氧化物、磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜矽玻璃(USG)、或類似物。可藉由使用任何可接受製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層(contact etch stop layer，CESL)87設置於第一ILD 88與磊晶源極/汲極區82、遮罩74、及閘極間隔物86之間。CESL 87可包含具有比上覆第一ILD 88的材料更低的蝕刻速度的介電材料，諸如氮化矽、氧化矽、氧氮化矽、或類似物。

在第12A圖及第12B圖中，可執行諸如CMP的平坦化製程，以使第一ILD 88的頂表面與虛設閘極72或遮罩74的頂表面平齊。平坦化製程亦可移除虛設閘極72上的遮罩74，及沿遮罩74的側壁的閘極密封間隔物80及閘極間隔物86的部分。在平坦化製程之後，虛設閘極72、閘極密封間隔物80、閘極間隔物86、及第一ILD 88的頂表面平齊。因此，虛設閘極72的頂表面經由第一ILD 88曝露。在一些實施例中，遮罩74可保留，在這種情況下，平坦化製程將第一ILD 88的頂表面與遮罩74 的頂表面的頂表面平齊。

在第13A圖及第13B圖中，在蝕刻步驟(多個)中移除虛設閘極72及遮罩74(若存在)，以便形成凹槽90。可移除凹槽90中虛設介電層60的部分。在一些實施例中，僅移除虛設閘極72，而虛設介電層60保留並由凹槽90曝露。在一些實施例中，虛設介電層60自凹槽90中晶粒的第一區域(例如，核心邏輯區)移除，並保留在凹槽90中晶粒的第二區域(例如，輸入/輸出區)中。在一些實施例中，藉由各向異性乾式蝕刻製程移除虛設閘極72。舉例而言，蝕刻製程可包括使用反應氣體(多個)的乾式蝕刻製程，反應氣體選擇性地蝕刻虛設閘極72，而很少或不蝕刻第一ILD 88或閘極間隔物86。各個凹槽90曝露及/或上覆個別鰭片52的通道區58。各個通道區58設置於磊晶源極/汲極區82的相鄰對之間。在移除期間，當蝕刻虛設閘極72時，虛設介電層60可用作蝕刻終止層。接著，可在移除虛設閘極72之後可選地移除虛設介電層60。

在第14A圖及第14B圖中，形成用於替換閘極的閘極介電層92及閘電極94。第14C圖繪示第14B圖中區域89的詳細視圖。閘極介電層92的一或多個層沉積於凹槽90中，諸如沉積於鰭片52的頂表面及側壁上，以及沉積於閘極密封間隔物80/閘極間隔物86的側壁上。閘極介電層92亦可形成於第一ILD 88的頂表面上。在一些實施例中，閘極介電層92包含一或多個介電層，諸如氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽、或類似物的一或多個層。舉例而言，在一些實施例中，閘極介電層92包括藉由熱氧化或化學氧化形成的氧化矽的介面層及上覆高k介電材料，諸如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽、及其組合。閘極介電層92可包括具有大於約7.0的k值的介電層。閘極介電層92的形成方法可包括分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、PECVD、及類似者。在虛設介電層60的部分保留於凹槽90中的實施例中，閘極介電層92包括虛設介電層60的材料(例如，氧化矽或類似物)。

閘電極94分別沉積於閘極介電層92上方，並填充凹槽90的剩餘部分。閘電極94可包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合、或其多層。舉例而言，儘管單層閘電極94如第14B圖中所示，但閘電極94可包含任意數目的襯裡層94A、任意數目的功函數調節層94B、及填充材料94C，如第14C圖中所示。在填充凹槽90之後，可執行諸如CMP的平坦化製程，以移除閘極介電層92的多餘部分及閘電極94的材料，這些多餘部分在第一ILD 88的頂表面上方。閘電極94及閘極介電層92的材料的剩餘部分由此形成所得FinFET的替換閘極。閘電極94及閘極介電層92可統稱為「替換閘極」、「閘極結構」、或「閘極堆疊」。閘極及閘極堆疊可沿鰭片52的通道區58的側壁延伸。

n型區50N及p型區50P中的閘極介電層92的形成可同時發生，使得各個區域中的閘極介電層92由相同的材料形成，且閘電極94的形成可同時發生，使得各個區域中的閘電極94由相同的材料形成。在一些實施例中，各個區域中的閘極介電層92可藉由不同的製程形成，使得閘極介電層92可係不同的材料，及/或各個區域中的閘電極94可藉由不同的製程形成，使得閘電極94可係不同的材料。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及曝露適當的區域。

在第15A圖及第15B圖中，根據一些實施例，閘極堆疊(例如，閘極介電層92、閘電極94、閘極密封間隔物80、及閘極間隔物86)係凹陷的，且閘極接觸層101及覆蓋層100形成於閘極堆疊上方。在一個實施例中，閘極介電層92、閘電極94，及在一些實施例中，閘極密封間隔物80及閘極間隔物86係凹陷的，且閘極接觸層101及覆蓋層100可沉積於凹陷閘電極94上方。在一個實施例中，閘極介電層92、閘電極94、閘極密封間隔物80、及閘極間隔物86可使用例如一或多個蝕刻製程(諸如濕式蝕刻製程或乾式蝕刻製程)來凹陷。一或多個蝕刻製程可包括各向異性蝕刻製程。

此外，由於所涉及的材料不同，凹陷製程可導致閘極介電層92、閘電極94、閘極密封間隔物80、及閘極間隔物86中之一或多者比其他材料凹陷得更遠。舉例而言，在特定實施例中，閘電極94可比閘極密封間隔物80或閘極間隔物86凹陷得更遠。因此，閘電極94可具有背離鰭片52的上表面，該上表面比閘極密封間隔物80或閘極間隔物86的上表面更靠近鰭片52，這有助於防止由於閘電極94過高而導致的短路。然而，可利用凹槽的任何適合組合。

一旦閘極堆疊已凹陷，則閘極接觸層101可由鎢形成，諸如藉由選擇性沉積製程(諸如選擇性CVD製程)沉積的無氟鎢(fluorine-free tungsten，FFW)。然而，閘極接觸層101可包括其他導電材料，諸如釕、鈷、銅、鉬、鎳、其組合、或類似物，且可使用適合的沉積製程(例如，ALD、CVD、PVD、或類似者)來沉積。

覆蓋層100可係介電材料，其可例如藉由將覆蓋層100的介電材料沉積於凹陷閘極堆疊的閘極接觸層101上而形成。在一些實施例中，覆蓋層100可包含氮化矽、碳化矽、碳氮化矽、另一類型之氮化物、其組合、或類似物，並可使用ALD、CVD、PVD、其組合、或類似者形成。在一些情況下，使用無氧材料形成覆蓋層100可減少閘電極94上的氧化。在一些實施例中，覆蓋層100可包含氧化矽、氧氮化矽、金屬氧化物、另一氧化物、其組合、或類似物。覆蓋層100可以自對準方式形成，且覆蓋層100的側壁可與閘極密封間隔物80或閘極間隔物86的個別側壁對準。可執行諸如CMP製程的平坦化製程，以移除覆蓋層100的多餘材料(例如，自第一ILD 88上方)。在一些實施例中，覆蓋層100的頂表面與第一ILD 88的頂表面可係平齊的。在一些實施例中，可形成具有在約10nm至約20nm範圍內的厚度的覆蓋層100。

第16A圖至第17B圖繪示根據一些實施例的導電特徵122(見第17B圖)的形成。導電特徵122提供至個別磊晶源極/汲極區82的電連接，且在一些情況下可視為「源極/汲極觸點插座」或類似者。

第16A圖及第16B圖繪示根據一些實施例的用以形成開口118的第一ILD 88及CESL 87之圖案化製程。開口118可曝露磊晶源極/汲極區82的表面。可使用可接受的光學微影術及蝕刻技術來執行圖案化。舉例而言，可在第一ILD 88及覆蓋層100上方形成光阻劑並進行圖案化。光阻劑可藉由使用例如旋裝技術來形成，且可使用可接受的光學微影術技術來圖案化。可使用經圖案化光阻劑作為蝕刻遮罩來執行一或多個適合的蝕刻製程，形成開口118。一或多個蝕刻製程可包括濕式及/或乾式蝕刻製程。一或多個蝕刻製程可係各向異性的。第16A圖至第16B圖顯示開口118具有傾斜的側壁，但開口118可具有基本垂直的側壁、彎曲的側壁、或所示以外的另一側壁輪廓。

在第17A圖及第17B圖中，根據一些實施例，矽化物層120及導電特徵122形成於開口118中。矽化物層120可例如藉由在開口118中沉積金屬材料來形成。金屬材料可包括Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、其組合、或類似物，並可使用ALD、CVD、PVD、濺射、其組合、或類似者形成。隨後，執行退火製程以形成矽化物層120。在磊晶源極/汲極區82包含矽的一些實施例中，退火製程可使金屬材料與矽反應，在金屬材料與磊晶源極/汲極區82之間的介面處形成金屬材料的矽化物。在形成矽化物層120之後，可使用適合的移除製程(諸如適合的蝕刻製程)移除金屬材料的未反應部分。

在形成矽化物層120之後，在開口118中形成導電特徵122。導電特徵122提供至個別磊晶源極/汲極區82的電連接。在一些實施例中，導電特徵122藉由最初形成襯裡121來形成，諸如阻障層、黏附層、或類似者，且導電特徵122形成為填充開口118的剩餘部分。舉例而言，可首先在開口118中形成阻障層。阻障層可沿開口118的底部及側壁延伸。阻障層可包含鈦、氮化鈦、鉭、氮化鉭、其組合、其多層、或類似物，並可藉由ALD、CVD、PVD、濺射、其組合、或類似者形成。隨後，可在開口118內的阻障層上方形成黏附層(未單獨顯示)。黏附層可包含鈷、釕、其合金、其組合、其多層、或類似物，並可藉由ALD、CVD、PVD、濺射、其組合、或類似者形成。在其他實施例中，可省略阻障層及/或黏附層。

接著在開口118中形成導電填充材料，以形成導電特徵122。導電填充材料可包含鈷、鎢、釕、銅、其組合、其合金、其多層、或類似物，並可使用例如藉由電鍍、ALD、CVD、PVD、或其他適合的方法形成。舉例而言，在一些實施例中，可藉由首先在開口118內黏附層上方形成種晶層(未單獨顯示)來形成導電填充材料。種晶層可包含銅、鈦、鎳、金、錳、其組合、其多層、或類似物，並可藉由ALD、CVD、PVD、濺射、其組合、或類似者形成。接著可在開口118內種晶層上方形成導電填充材料。形成導電填充材料的其他技術亦係可能的。

在一些實施例中，導電填充材料過度填充開口118。在形成導電填充材料之後，可執行平坦化製程以移除過度填充開口118的導電填充材料的部分。若存在，亦可移除阻障層、黏附層、及/或種晶層的部分。阻障層、黏附層、種晶層、及導電填充材料的剩餘部分在開口118中形成導電特徵122。平坦化製程可包含CMP製程、回蝕製程、研磨製程、其組合、或類似者。在執行平坦化製程之後，導電特徵122的頂表面與覆蓋層100的頂表面可基本平齊。在其他實施例中，不執行平坦化製程。在一些實施例中，在平坦化製程之後執行可選退火製程，以重新結晶導電特徵122，擴大導電特徵122的晶粒結構，減少導電特徵122中的微孔，及/或減少導電特徵122中的雜質。

當然，上述用於形成諸如導電特徵122的結構的製程旨在說明而非旨在限制實施例。相反，可使用任何適合的方法及結構來形成導電特徵122及周圍結構，同時仍保持在實施例的範疇內。舉例而言，可在2021年11月2日發佈的美國專利第11164948號中找到可利用的另一方法，在此以引用之方式將該專利全文併入本文中。所有此類製程及結構完全旨在包括於實施例的範疇內。

在第18A圖及第18B圖中，蝕刻終止層124選擇性地沉積於襯裡121及導電特徵122上方並與之實體接觸，但不沉積於諸如覆蓋層100、閘極間隔物86、CESL 87、及第一ILD 88的介電材料上方。如下文更詳細地討論的，將在蝕刻終止層124上方形成第二ILD 126(第19A圖至第19B圖中所示)，並將穿過第二ILD 126形成導電特徵142(第24A圖至第24B圖中所示)，以接觸導電特徵122，其中蝕刻終止層124將在蝕刻製程中充當蝕刻終止層。蝕刻終止層124可由具有較低蝕刻速度的介電材料形成，該蝕刻速度低於隨後形成的第二ILD 126(基於所選特定蝕刻劑)。因此，雖然使用的精確材料可至少在某種程度上取決於針對第二ILD 126選擇的材料，但在一些實施例中，蝕刻終止層124的介電材料可係氮化物或金屬材料的氧化物，諸如氧化鋁、氮化鋁、氮化鎢、氧化鉬、氮化鉬、氮化硼、或類似物。然而，可使用任何適合的材料。

選擇性地沉積蝕刻終止層124，使得蝕刻終止層124覆蓋導電特徵122及/或襯裡121並與之實體接觸。在蝕刻終止層124為氧化鋁且導電特徵為鎢或鈷的實施例中，選擇性沉積可作為原子層沉積製程來執行，其中前驅物經選擇以與導電特徵122及/或襯裡121的曝露的部分具體反應，但不與周圍介電材料反應。

舉例而言，在一些實施例中，可使用原子層沉積技術形成蝕刻終止層124，該技術利用一製程步驟序列沉積材料的一個單層。這一序列稱為反應循環，其中各個製程步驟稱為一脈衝。進行多個反應循環，直到沉積所需量的材料。各個反應循環包含使用第一前驅物的第一反應脈衝及使用第二前驅物的第二反應脈衝，依此類推，這取決於所需的反應脈衝數目。

在各個反應脈衝之後進行淨化脈衝，以清除處理室中的任何殘餘反應物及副產品，接著再將更多反應物饋入處理室以供下一反應脈衝。可使用氣體(諸如He、Ar、H₂、N₂、N₂O、或NO)、或其任何組合，以約100sccm至約10000sccm的流動速率，在兩個連續反應脈衝之間進行淨化。可理解，各個淨化脈衝中使用的淨化氣體可係不同的淨化氣體或相同的淨化氣體。舉例而言，若在各個反應循環中執行兩個淨化脈衝，則第一淨化脈衝(在第一反應脈衝之後執行)可使用第一淨化氣體，而第二淨化脈衝(在第二反應脈衝之後執行)可使用第二淨化氣體，第二淨化氣體可係與第一淨化氣體不同的淨化氣體或相同的淨化氣體。

在特定實施例中，選擇性沉積製程可利用第一前驅物以供應所需金屬，及利用第二前驅物以供應所需氧或氮。舉例而言，在所需金屬為鋁的實施例中，第一前驅物可係諸如三甲基鋁(TMA)、三(二甲基氨基)鋁(TDMAA)、這些的組合、或類似物的前驅物。此外，在所需材料為金屬氧化物的實施例中，第二前驅物可係諸如O₂、O₃、H₂O、具有1與10之間個總碳原子的烷基醇化合物、及/或具有 6與20之間個碳原子的芳香醇化合物的前驅物。然而，可使用任何適合的前驅物。

在需要沉積金屬氮化物作為蝕刻終止層124的另一特定實施例中，第一前驅物仍然可係諸如三甲基鋁(TMA)、三(二甲基氨基)鋁(TDMAA)、這些的組合、或類似物的前驅物。然而，在這一需要氮化物的實施例中，第二前驅物將供應氮原子。因此，第二前驅物可係諸如雙原子氮(N₂)、氨、這些的組合、或類似物的前驅物。這一前驅物之組合將沉積氮化鋁而非氧化鋁。

在利用原子層沉積製程的實施例中，原子層沉積製程在適於沉積所需材料的溫度及壓力下執行。舉例而言，在一些實施例中，可在約30℃至約600℃的溫度下執行原子層沉積製程。此外，ALD沉積製程期間的壓力可自約0.1托至約100托。然而，可使用任何適合的製程參數。

在選擇性沉積製程為原子層沉積製程的實施例中，繼續原子層沉積製程循環，直到達到蝕刻終止層124的所需厚度。在實施例中，可將蝕刻終止層124形成為約0.3Å與約100Å之間的厚度，這可用約1與約100之間的循環數目來達成。然而，可使用任何適合的厚度及循環數目。

在第19A圖及第19B圖中，第二ILD 126形成於第一ILD 88、覆蓋層100、及蝕刻終止層124上方。然而，因為蝕刻終止層124僅在導電特徵122及/或襯裡121上方形成，所以第二ILD 126與覆蓋層100、CESL 87、及第一ILD 88實體接觸地沉積。在一些實施例中，第二ILD 126可係類似於第一ILD 88的材料，並可以類似的方式形成。舉例而言，第二ILD 126可由諸如氧化物(例如，二氧化矽)、PSG、BSG、BPSG、USG、或類似物的介電材料形成，並可藉由任何適合的方法(諸如CVD、PECVD、或FCVD)來沉積。第二ILD 126可具有各種頂表面及底表面輪廓，稍後將參考第28A圖、第28B圖、及第28C圖對其進行更詳細的討論。可在形成第二ILD 126之後執行退火製程，且若需要，可執行平坦化製程，諸如化學機械研磨製程。

在一些實施例中，選擇蝕刻終止層124的材料及/或第二ILD 126的材料，以便在隨後穿過第二ILD 126形成開口134及135(第22A圖至第22B圖中所示)的蝕刻製程期間，蝕刻終止層124的蝕刻速度小於第二ILD 126的蝕刻速度。由於蝕刻終止層124、第二ILD 126可形成於第一ILD 88、覆蓋層100、及導電特徵122上方而無需沉積毯覆蝕刻終止層，從而允許更薄的整體裝置。

第20A圖及第20B圖繪示根據一些實施例的用以形成開口130及131的第二ILD 126及覆蓋層100之圖案化。開口130及131延伸穿過第二ILD 126及覆蓋層100，以曝露閘電極94上方的閘極接觸層101的頂表面。可使用可接受的光學微影術及蝕刻技術對第二ILD 126及覆蓋層100進行圖案化。舉例而言，可在第二ILD 126上方形成第一光阻劑128，並使用適合的光學微影術技術進行圖案化。第一光阻劑128可係單層或多層光阻劑結構，並可使用諸如旋裝或沉積技術的適合技術來沉積。接著，當蝕刻穿過第二ILD 126時，可使用經圖案化第一光阻劑128作為蝕刻遮罩及覆蓋層100作為蝕刻終止層來執行一或多個適合的蝕刻製程，從而形成開口130及131。一或多個蝕刻製程可包括濕式及/或乾式蝕刻製程。第20A圖及第20B圖顯示開口130及131為具有傾斜的側壁，但在其他實施例中，開口130或131可具有基本垂直的側壁、彎曲的側壁、或另一側壁輪廓。可使用諸如灰化或蝕刻製程的適合製程移除第一光阻劑128。

如前所述，藉由在導電特徵122上方形成蝕刻終止層124，第二ILD 126可形成於第一ILD 88、覆蓋層100、及導電特徵122上方，而無需沉積毯覆蝕刻終止層，從而減少在形成開口130及131時需要蝕刻的閘電極94之上的層的厚度。因此，可很好地控制穿過組合之蝕刻終止層124與覆蓋層100的蝕刻製程(因為覆蓋層100上方的材料的厚度減小)，從而改善總體良率。

在第21A圖及第21B圖中，根據一些實施例，在第二ILD 126上方及開口130及131內形成第二光阻劑132。第二光阻劑132可係單層或多層光阻劑結構，並可使用諸如旋裝或沉積技術的適合技術來沉積。如第21B圖中所示，第二光阻劑132可過度填充開口130及131，並延伸至第二ILD 126上方。

第22A圖及第22B圖繪示根據一些實施例的用以形成開口134及135的第二光阻劑132、第二ILD 126、及蝕刻終止層124之圖案化。開口134及135延伸穿過第二ILD 126及蝕刻終止層124，以曝露導電特徵122的頂表面。第二光阻劑132、第二ILD 126及蝕刻終止層124可使用可接受的光學微影術及蝕刻技術來圖案化。接著可使用經圖案化第二光阻劑132作為蝕刻遮罩來執行一或多個適合的蝕刻製程，形成開口134及135。一或多個蝕刻製程可包括濕式及/或乾式蝕刻製程。

在一些實施例中，蝕刻製程(多個)可移除第二ILD 126的部分，接著在蝕刻終止層124處停止或減慢，這會減少過度蝕刻導電特徵122的機會，並因此減少形成洩漏路徑或其他缺陷的機會。可執行單獨的蝕刻製程以移除蝕刻終止層124的部分並曝露導電特徵122的頂表面。分離的蝕刻製程可利用不同於用於蝕刻第二ILD 126的蝕刻製程(多個)的蝕刻劑。在一些實施例中，開口134或135可曝露蝕刻終止層124的側壁、第一ILD 88的側壁、及/或CESL 87的側壁。第22A圖及第22B圖顯示開口134及135為具有傾斜的側壁，但在其他實施例中，開口134或135可具有基本垂直的側壁、彎曲的側壁、或另一側壁輪廓。

在一些實施例中，蝕刻製程(多個)可形成抵接觸點的開口，例如，至導電特徵122(耦合至磊晶源極/汲極區82)及相鄰閘電極94的接合觸點或組合觸點。舉例而言，第22B圖中所示的開口135繪示一個實例，其中開口 135在圖左側上的閘電極94之上與第二光阻劑132重疊。在隨後的處理中，移除第二光阻劑132，從而形成曝露閘電極94及導電特徵122兩者的開口。各個層的材料(例如，閘極密封間隔物80、閘極間隔物86、CESL 87、第一ILD 88、覆蓋層100、及/或第二光阻劑132)的蝕刻速度可不同於蝕刻終止層124的材料的蝕刻速度。蝕刻速度的差異可導致閘極密封間隔物80、閘極間隔物86、CESL 87、第一ILD 88、覆蓋層100、及/或第二光阻劑132的上表面相同於、高於或低於導電特徵122的上表面。第22B圖繪示閘極密封間隔物80、閘極間隔物86、CESL 87、第一ILD 88、覆蓋層100、及/或第二光阻劑132的蝕刻速度小於蝕刻終止層124的蝕刻速度的實例。

在第23A圖及第23B圖中，根據一些實施例，移除第二光阻劑132，形成開口130、134、及136。可使用適合的技術，諸如藉由灰化、蝕刻、或類似者來移除第二光阻劑132。如第23A圖及第23B圖中所示，移除第二光阻劑132揭示先前形成的開口130，其曝露閘極接觸層101及閘電極94的頂表面。由於先前形成的開口131與135之間的重疊，移除第二光阻劑132形成組合開口136，其曝露先前由開口131曝露的閘電極94或閘極接觸層101的頂表面及先前由開口135曝露的導電特徵122的頂表面。開口134保持曝露導電特徵122的頂表面。在一些實施例中，在移除第二光阻劑132之前及/或之後執行濕式清洗製程。

在第24A圖及第24B圖中，導電特徵140、導電特徵142、及組合導電特徵144(例如，抵接觸點)分別形成於開口130、開口134、及組合開口136中。在一些實施例中，形成導電特徵140、142及144可包含在開口130、134、及136中形成襯裡(未顯示)，諸如阻障層、黏附層、或類似者，及導電材料。襯裡可包括鈦、氮化鈦、鉭、氮化鉭、或類似物。導電材料可係銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似物。可執行諸如CMP的平坦化製程，以自第二ILD 126的表面移除多餘材料。剩餘的襯裡及導電材料形成導電特徵140、142及144。導電特徵140、142及144可在不同的製程中形成，或可在相同的製程中形成。儘管顯示為在相同的橫截面中形成，但應理解，導電特徵140、142及/或144可在不同的橫截面中形成，這可避免/減少短路風險。

導電特徵140與閘電極94進行電連接。因此，在一些情況下，導電特徵140可稱為閘極觸點或閘極觸點插座。導電特徵142與電連接至磊晶源極/汲極區82的導電特徵122進行電連接。因此，在一些情況下，導電特徵142與下伏導電特徵122之組合亦可稱為源極/汲極觸點或源極/汲極觸點插座。組合導電特徵144電連接至閘電極94及磊晶源極/汲極區82兩者(經由導電特徵122中之一者)。以這一方式，可形成包括閘極觸點插座及源極/汲極觸點插座的FinFET裝置。如前所述，藉由在導電特徵 122上方形成蝕刻終止層124，可在第一ILD 88、覆蓋層100、及導電特徵122上方形成第二ILD 126，而無需沉積毯覆蝕刻終止層，這可提供導電特徵140及組合導電特徵144的更佳輪廓，並導致更佳的電連接。

在第25A圖及第25B圖中，包含一或多層的導電特徵的互連結構形成於導電特徵140、142、及144上方並與之電連接。在一些實施例中，互連結構包含複數個介電層，諸如金屬間介電層(inter-metal dielectric layer，IMD)及IMD內提供各種電互連的導電特徵。第25A圖及第25B圖繪示包含一個具有導電特徵150的IMD 152及一個具有導電特徵154的IMD 155的實施例，但在其他實施例中可形成更多或更少的IMD或導電特徵。導電特徵150及154可包括電佈線、導電通孔、導電線、或類似者，並可使用單鑲嵌方法、雙重鑲嵌方法、其組合、或類似者形成。

在一些實施例中，可首先在第二ILD 126及導電特徵140、142、及144上方沉積蝕刻終止層151。蝕刻終止層151可包含諸如氮化矽、氮化矽、氧化鋁、氮化鋁、類似物、或其組合的材料。亦可使用其他材料。接著可在蝕刻終止層151上方形成IMD 152。IMD 152可係類似於針對第一ILD 88或第二ILD 126所述材料的材料，並可以類似的方式形成。在一些實施例中，IMD 152可由具有低於約3.5的k值的低k介電材料形成。其他材料或技術亦係可能的。接著，開口可在IMD 152及蝕刻終止層151中經圖案化，以曝露導電特徵140、142、及/或144的表面。可首先在開口中形成可選襯裡(未顯示)，其可類似於先前針對導電特徵140、142、及144所述的襯裡。導電材料可沉積於開口內以形成導電特徵150。導電材料可類似於針對導電特徵140、142、及144所述的材料，並可以類似的方式形成。其他導電材料或技術亦係可能的。可執行平坦化製程以自IMD 152移除多餘的導電材料。第25A圖及第25B圖顯示具有傾斜側壁的導電特徵150，但在其他實施例中，導電特徵150可具有基本垂直的側壁、彎曲的側壁、或另一側壁輪廓。

導電特徵154可以與導電特徵150類似的方式形成。舉例而言，可在IMD 152及導電特徵150上方形成蝕刻終止層153，並可在IMD 152上方形成IMD 155。蝕刻終止層153及IMD 152可經圖案化以形成開口。開口中之一些可曝露導電特徵150。接著可在開口中沉積襯裡及導電材料，並可執行CMP製程以移除多餘材料。第25A圖及第25B圖顯示具有傾斜側壁的導電特徵154，但在其他實施例中，導電特徵154可具有基本垂直的側壁、彎曲的側壁、或另一側壁輪廓。

本文論述的FinFET實施例的某些特徵亦可應用於奈米結構裝置，諸如NFET/NSFET。作為實例，第26A圖及第26B圖係根據一些實施例的NSFET裝置的橫截面圖。NSFET裝置類似於第25A圖及第25B圖中所示的FinFET裝置。因此，第25A圖至第25B圖及第26A圖至第26B圖中的類似特徵用類似的數字參考標記。如第26A圖中所示，NSFET裝置的通道區包含與鰭片52分離的奈米結構160，並由個別閘極堆疊(例如，閘極介電層92及閘電極94)包圍。奈米結構160可包括奈米片、奈米線、或類似者。奈米結構160及基板50可包含類似的半導體材料或不同的半導體材料。在一些實施例中，閘極堆疊的部分插入相鄰奈米結構160之間，且間隔物162插入閘極堆疊的部分與磊晶源極/汲極區82之間，如第26B圖中所示。間隔物162可充當閘極堆疊與磊晶源極/汲極區82之間的隔離特徵。在一些實施例中，間隔物162包含諸如氮化矽或氧氮化矽的材料，儘管可利用諸如低k介電材料的任何適合材料。接觸閘電極的頂表面及導電特徵122的頂表面的導電特徵140、142、及144可以類似於先前討論的FinFET實施例的方式形成。在一些實施例中，可在導電特徵122的頂表面上形成蝕刻終止層124，其可以類似方式形成，並用於與先前討論的FinFET實施例類似的目的。

第27A圖、第27B圖、及第27C圖繪示導電特徵122的各種頂表面輪廓，及在給定選擇性沉積製程的情況下，根據一些實施例的在其上形成的蝕刻終止層124的頂表面輪廓。第27A圖、第27B圖、及第27C圖中所示的結構係第18B圖中所示結構的一部分，其中導電特徵122及蝕刻終止層124的頂表面具有不同的頂表面輪廓。舉例而言，第27A圖繪示具有平坦頂表面(與第18B圖中所示相同)的蝕刻終止層124，其中導電特徵122、第一ILD 88、CESL 87、及覆蓋層100的頂表面可係平齊的。在一些情況下，當蝕刻終止層124經蝕刻時，形成具有平坦頂表面的蝕刻終止層124或形成具有均勻厚度的蝕刻終止層124導致更佳地控制蝕刻製程，從而產生導電特徵142的更佳輪廓，如第24B圖中所示。第27B圖繪示具有凸的或突出頂表面的蝕刻終止層124。第27C圖繪示具有凹的或碟形頂表面的蝕刻終止層124，使得蝕刻終止層124的頂表面可能延伸至第一ILD 88、CESL 87、及覆蓋層100的頂表面之下。

在一些實施例中，可藉由控制導電特徵122的研磨速度(例如，R1)及諸如第一ILD 88、CESL 87、及/或覆蓋層100的周圍層的研磨速度(例如，R2)來控制蝕刻終止層124的頂表面輪廓。在R1與R2相同的一些實施例中，平坦化製程及後續沉積製程可產生具有平坦頂表面的蝕刻終止層124，如第27A圖中所示。在其他實施例中，R1小於R2，且平坦化製程及後續沉積製程可導致蝕刻終止層124具有凸的或突出頂表面，如第27B圖中所示。在其他實施例中，R1大於R2，且平坦化製程及後續沉積製程可導致蝕刻終止層124具有凹的或碟形頂表面，如第27C圖中所示。

第28A圖、第28B圖、及第28C圖顯示根據一些實施例的在第27A圖、第27B圖、及第27C圖的蝕刻終止層124上形成的第二ILD 126。第28A圖、第28B 圖、及第28C圖中所示的結構係第19B圖中所示結構的一部分，其中第二ILD 126的上表面對應於下伏蝕刻終止層124的上表面。第28A圖顯示根據一些實施例的在第27A圖的蝕刻終止層124的頂表面上形成的第二ILD 126。第二ILD 126可具有通常平坦的頂表面，該頂表面具有凸起，其中蝕刻終止層124自導電特徵122向上延伸。第28B圖顯示根據一些實施例的在第27B圖的蝕刻終止層124的凸的或突出頂表面上形成的第二ILD 126。第二ILD 126在蝕刻終止層124上方的頂表面的部分可係凸的或突出的，而第二ILD 126在蝕刻終止層124上方的底表面的部分可係凹的或碟形的。第28C圖顯示根據一些實施例的形成於第27C圖的蝕刻終止層124的凹的或碟形頂表面上的第二ILD 126。第二ILD 126在蝕刻終止層124上方的頂表面的部分可係凹的或碟形的，而第二ILD 126在蝕刻終止層124上方的底表面的部分可係凸的或突出的。

本文描述的實施例具有一些優點。舉例而言，可在連接至源極/汲極區的導電特徵上選擇性地形成蝕刻終止層，而非在源極/汲極區及閘極堆疊上方沉積毯覆蝕刻終止層。藉由選擇性地形成蝕刻終止層，蝕刻終止層不會在周圍的介電材料上形成，且後續蝕刻製程可具有較小的圖案加載效應，從而擴大無過度蝕刻/欠蝕刻製程窗口，以及降低電阻。因此，可很好地控制蝕刻製程，從而全面改善良率。

根據一個實施例，一種製造半導體裝置的方法包括：在半導體鰭片上方沉積與源極/汲極區電連接的源極/汲極觸點；在源極/汲極觸點上選擇性地沉積蝕刻終止層；在蝕刻終止層上方沉積介電層，其中在沉積介電層之後，介電層與上覆閘電極的閘極覆蓋層實體接觸；穿過閘極覆蓋層形成至閘電極的第一導電觸點；及穿過蝕刻終止層形成至源極/汲極觸點的第二導電觸點。在一個實施例中，選擇性沉積蝕刻終止層至少部分地用原子層沉積製程執行。在一個實施例中，選擇性沉積蝕刻終止層會沉積氧化鋁。在一個實施例中，選擇性沉積蝕刻終止層將蝕刻終止層沉積於相鄰於源極/汲極觸點的襯裡上。在一個實施例中，方法進一步包括至少部分穿過蝕刻終止層形成抵接觸點。在一個實施例中，相鄰於源極/汲極觸點的阻障層自半導體鰭片延伸開第一距離，閘電極自半導體鰭片延伸開小於第一距離的第二距離，且相鄰於閘電極的間隔物自半導體鰭片延伸開第三距離，第三距離在第一距離與第二距離之間。在一個實施例中，源極/汲極觸點包含鎢。

在另一實施例中，一種製造半導體裝置的方法，該方法包括：沉積與源極/汲極觸點實體接觸的蝕刻終止層，其中沉積蝕刻終止層不會將蝕刻終止層沉積於一或多個曝露的介電材料上；在蝕刻終止層上方沉積介電層；形成穿過介電層及蝕刻終止層的第一開口以曝露源極/汲極觸點；形成穿過介電層而非蝕刻終止層的第二開口以曝露第一閘電極；及用導電材料填充第一開口及第二開口。在一個實施例中，形成第一開口進一步曝露第二閘電極。在一個實施例中，沉積蝕刻終止層使用鋁前驅物。在一個實施例中，鋁前驅物包含三甲基鋁(trimethylaluminum)。在一個實施例中，鋁前驅物包含三(二甲基氨基)鋁(tris(dimethylamido)aluminum)。在一個實施例中，沉積蝕刻終止層使用氧前驅物。在一個實施例中，沉積蝕刻終止層使用氮前驅物。

根據又另一實施例，半導體裝置包括：上覆半導體鰭片的閘電極；源極/汲極觸點，藉由介電材料與閘電極分離；在源極/汲極觸點上方但不在介電材料上方延伸的蝕刻終止層；上覆蝕刻終止層並與介電材料實體接觸的介電層；第一導電觸點，其延伸穿過介電層以與閘電極電接觸；及延伸穿過介電層及蝕刻終止層以與源極/汲極觸點電接觸的第二導電觸點。在一個實施例中，蝕刻終止層包含氧化鋁。在一個實施例中，金屬閘極自半導體鰭片延伸開第一距離，且相鄰於源極/汲極觸點的阻障層延伸開第二距離，第二距離比第一距離更遠。在一個實施例中，半導體裝置進一步包括相鄰於閘電極的間隔物，該間隔物延伸在第一距離與第二距離之間的一第三距離。在一個實施例中，蝕刻終止層包含金屬氮化物。在一個實施例中，蝕刻終止層包含金屬氧化物。

前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。