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TWI807241B - 半導體裝置及其製造方法 - Google Patents

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TWI807241B
TWI807241B TW110100389A TW110100389A TWI807241B TW I807241 B TWI807241 B TW I807241B TW 110100389 A TW110100389 A TW 110100389A TW 110100389 A TW110100389 A TW 110100389A TW I807241 B TWI807241 B TW I807241B
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transistor
gate
fin
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TW110100389A
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Inventor
楊智銓
徐國修
張峰銘
建隆 林
洪連嶸
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

包括第一區域中的奈米片場效電晶體(NSFET)與第二區域中的鰭式場效電晶體(FinFET)的半導體裝置及其形成方法。在一個實施例中，一種裝置包括第一記憶體單元，第一記憶體單元包括包含第一通道區域的第一電晶體，第一通道區域包括複數第一半導體奈米結構；以及包括包含第二通道區域的第二電晶體，第二通道區域包括半導體鰭片。

Description

半導體裝置及其製造方法
本揭露係有關於一種半導體裝置，特別係有關於一種包含奈米結構場效電晶體與鰭式場效電晶體的半導體裝置。
半導體裝置被用於各種電子應用中，例如個人電腦、行動電話、數位相機以及其他電子設備。典型的半導體裝置製造方法會藉由在半導體基板上相繼地沉積絕緣或介電層、導電層及半導體層的材料，以及使用微影(lithography)技術以在其上形成電路組件與元件。
半導體產業藉由持續地降低最小特徵尺寸來改進各種電子組件(例如：電晶體、二極體、電阻器、電容器等)的積體密度，這允許更多的組件被整合在給定的面積中。然而，隨著最小特徵尺寸的降低，隨之孕育而生的額外問題需要得到解決。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括第一記憶體單元，第一記憶體單元包括第一電晶體，第一電晶體包括第一通道區域， 第一通道區域包括複數第一半導體奈米結構；以及第二電晶體，第二電晶體包括第二通道區域，第二通道區域包括半導體鰭片。
本揭露實施例提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在半導體基板上形成多層半導體堆疊，多層半導體堆疊包括第一半導體材料與不同於第一半導體材料之第二半導體材料的複數交替層；蝕刻多層半導體堆疊，以形成曝露半導體基板的第一開口；形成填充第一開口的第三半導體材料；蝕刻多層半導體堆疊及半導體基板，以形成自半導體基板延伸的第一奈米結構；以及蝕刻第三半導體材料及半導體基板，以形成自半導體基板延伸的第一鰭片。
本揭露實施例包括一種半導體裝置。上述半導體裝置包括第一奈米結構，在半導體基板的第一區域中自半導體基板延伸，第一奈米結構包括半導體基板上的複數半導體層；第一鰭片，在半導體基板的第二區域中自半導體基板延伸，第一鰭片包括半導體基板上的一半導體材料，上述半導體材料具有固定成分，上述半導體材料的頂部表面與半導體層之最頂層半導體層的頂部表面呈水平，上述半導體材料的底部表面與半導體層之最底層半導體層的底部表面呈水平；以及閘極堆疊，在第一奈米結構與第一鰭片上延伸。
50:基板
52A~52D:第一半導體層
84:第一磊晶半導體材料
110:奈米結構
112:鰭片
114:隔離區域
136:磊晶源極/汲極區域
150:閘極介電層
152:閘極電極
A-A’,B-B’,C-C’:截面
50N,50P:區域
51:APT區域
52:第一半導體層
52A~52E:第一半導體層
54:第二半導體層
54A~54D:第二半導體層
70:多層堆疊
80:第一圖案化光阻
82:第一開口
90:第一遮罩層
92:第二遮罩層
94:圖案化遮罩
96:第一間隔物
98:第二圖案化光阻
100:第三圖案化光阻
102:第二間隔物
116:虛擬介電層
118:虛擬閘極層
120:遮罩層
122:虛擬閘極
124:遮罩
126:閘極密封間隔物
128:閘極間隔物
130:第一凹槽
132:側壁凹槽
134:內部間隔物
140:接觸蝕刻停止層
142:第一層間介電質
144:第二凹槽
154:第二層間介電質
156:閘極遮罩
158:閘極接點
160:源極/汲極接點
200:6-T SRAM單元
204:傳輸閘電晶體
206:下拉電晶體
208:上拉電晶體
BL,BLB:位元線
WL:字元線
201:8-T雙埠SRAM單元
210:傳輸閘電晶體
212:讀取下拉電晶體
RBL:讀取位元線
RWL:寫入字元線
WWL:讀取字元線
WBL,WBLB:寫入位元線
202:10-T雙埠SRAM單元
RBLB:讀取位元線
本揭露之態樣自後續實施方式及附圖可更佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。
第1圖係根據一些實施例所示，包含奈米片場效電晶體(NSFET)及鰭式場效 電晶體(FinFET)之半導體裝置的三維圖式。
第2圖至第14圖係根據一些實施例所示，製造半導體裝置之中間階段的截面圖。
第15A圖至第15C圖係根據一些實施例所示，製造半導體裝置之中間階段的截面圖。
第16A圖至第16B圖係根據一些實施例所示，製造半導體裝置之中間階段的截面圖。
第17A圖至第17B圖係根據一些實施例所示，製造半導體裝置之中間階段的截面圖。
第18A圖至第18B圖係根據一些實施例所示，製造半導體裝置之中間階段的截面圖。
第19A圖至第19B圖係根據一些實施例所示，製造半導體裝置之中間階段的截面圖。
第20A圖至第20B圖係根據一些實施例所示，製造半導體裝置之中間階段的截面圖。
第21A圖至第21C圖係根據一些實施例所示，製造半導體裝置之中間階段的截面圖。
第22A圖至第22C圖係根據一些實施例所示，製造半導體裝置之中間階段的截面圖。
第23A圖至第23C圖係根據一些實施例所示，製造半導體裝置之中間階段的截面圖。
第24A圖至第24C圖係根據一些實施例所示，製造半導體裝置之中間階段的 截面圖。
第25A圖至第25C圖係根據一些實施例所示，製造半導體裝置之中間階段的截面圖。
第26A圖至第26C圖係根據一些實施例所示，製造半導體裝置之中間階段的截面圖。
第27A圖至第27C圖係根據一些實施例所示，製造半導體裝置之中間階段的截面圖。
第28A圖至第28B圖係根據一些實施例所示，靜態隨機存取記憶體(SRAM)單元之示意圖及佈局。
第29A圖至第29B圖係根據一些實施例所示，靜態隨機存取記憶體(SRAM)單元之示意圖及佈局。
第30A圖至第30B圖係根據一些實施例所示，靜態隨機存取記憶體(SRAM)單元之示意圖及佈局。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之 多種實施例及/或配置間之關係。
進一步來說，本揭露可能會使用空間相對術語，例如「在...下方」、「下方」、「低於」、「在...上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。
本揭露實施例提供包含奈米結構(例如：奈米片、奈米線等)場效電晶體(nanostructure field-effect transistor,NSFET)及鰭式場效電晶體(fin field-effect transistor,FinFET)兩者的半導體裝置。NSFET可用於提供具有相對較高之驅動電流(drive current)的電晶體，這增加了半導體裝置的性能及速度。FinFET可包括寬度小於NSFET中之奈米結構的寬度的鰭片，且可被用於縮小單元的尺寸，並提供具有相對較低之驅動電流的電晶體。FinFET亦可具有較好的N井(well)/P井邊界，且能夠降低漏電(leakage)及閂鎖(latch-up)問題。在一些實施例中，半導體裝置可為靜態隨機存取記憶體(static random access memory,SRAM)單元(cell)等。對SRAM單元而言，可能希望在NMOS區域中使用強電晶體，強電晶體可包括下拉(pull-down)電晶體及傳輸閘(pass-gate)電晶體，而在PMOS區域中則使用弱電晶體，弱電晶體可包括上拉(pull-up)電晶體。在各種實施例中，NSFET可被形成在SRAM單元的NMOS區域中，而FinFET則可被形成在SRAM單元的PMOS區域中。同時包括NSFET及FinFET兩者，可產生較快的SRAM操作、縮小的單元尺寸(與僅包括NSFET的SRAM單元相比)、更好的單元電流、較小的臨界電壓(Vt)不匹配(mismatch)、以及較低的最小電源供應電壓(Vccmin)。
第1圖係根據一些實施例所示，包含NSFET及FinFET兩者之半導體裝置範例的三維圖式。NSFET包括位在基板50(例如：半導體基板)上的奈米結構110。奈米結構110包括充當奈米結構110之通道區域的第一半導體層52A、52B、52C及52D。FinFET包括位在基板50上的鰭片112。鰭片112包括充當鰭片112之通道區域的第一磊晶半導體材料84。隔離區域114被設置於基板50中，且奈米結構110及鰭片112自相鄰的隔離區域114之間突出並突出到隔離區域114之上。儘管隔離區域114被描述/繪製為與基板50分離，但如同本文所使用的，術語「基板」可指示單獨之半導體基板或是半導體基板與隔離區域的組合。此外，儘管奈米結構110及鰭片112被繪製為單一且延續自基板50的材料，但奈米結構110、鰭片112及/或基板50可包括單一材料或複數材料。在本文中，奈米結構110及鰭片112是指在相鄰之隔離區域114之間延伸的部分。
閘極介電層150沿著第一半導體層52A及第一磊晶半導體材料84的頂部表面與側壁，以及沿著第一半導體層52B-52D的頂部表面、側壁和底部表面。閘極電極152位在閘極介電層150之上。相對於閘極介電層150及閘極電極152，磊晶源極/汲極區域136被設置在奈米結構110與鰭片112的兩側。第1圖進一步顯示了用於後續圖式的參考截面。截面A-A’沿著閘極電極152的縱軸，並位在例如垂直於NSFET/FinFET之磊晶源極/汲極區域136之間的電流流動方向的方向上。截面B-B’垂直於截面A-A’，並沿著NSFET之NMOS區域中的奈米結構110的縱軸，且位在例如NSFET之磊晶源極/汲極區域136之間的電流流動的方向上。截面C-C’平行於截面B-B’，並延伸穿過FinFET之PMOS區域中的鰭片112，且位在例如FinFET之磊晶源極/汲極區域136之間的電流流動的方向上。為使說明清晰易懂，後續的圖式參考了這些截面。
本文所討論的一些實施例，是在使用閘極後製(gate-last)製程形成的NSFET/FinFET的背景下討論的。在其他實施例中，可使用閘極先製(gate-first)製程。並且，一些實施例亦考慮了在平面裝置中使用的態樣，例如在平面FET中使用。
第2圖至第27C圖係根據一些實施例所示，製造包含NSFET及FinFET之半導體裝置的中間階段的截面圖。第2圖至第14圖、第15A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖及第27A圖，顯示了第1圖所示之截面A-A’。第15B圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖及第27B圖，顯示了第1圖所示之截面B-B’。第15C圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21C圖、第22C圖、第23C圖、第24C圖、第25C圖、第26C圖及第27C圖，顯示了第1圖所示之截面C-C’。
在第2圖中，提供基板50。基板50可為半導體基板，例如體(bulk)半導體、絕緣體上半導體(semiconductor-on-insulator,SOI)基板等，基板50可被摻雜(例如：以p型或n型摻雜物摻雜)或未摻雜。基板50可為晶圓，例如矽晶圓。一般而言，SOI基板是形成在絕緣層上的半導體材料層。舉例來說，絕緣層可為埋入式氧化物(buried oxide,BOX)層、氧化矽層等。絕緣層被設置在通常為矽或玻璃基板的基板上。亦可使用其他基板，例如多層基板或梯度(gradient)基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；或是包括化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；或者是包括合金半導體，包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦(gallium indium arsenide phosphide)；或是包括其組合。
基板50具有區域50N及區域50P。區域50N可用於形成n型裝置，例如NMOS電晶體(例如：n型NSFET)。區域50P可用於形成p型裝置，例如PMOS電晶體(例如：p型FinFET)。區域50N可物理性地與區域50P分隔(未單獨顯示)，且任何數量的裝置特徵(例如：其他主動元件、摻雜區域、隔離結構等)可被設置在區域50N與區域50P之間。儘管顯示了兩個區域50N以及一個區域50P，但可提供任何數量的區域50N與區域50P。
基板50可被以p型或n型雜質輕度摻雜。可在基板50的上方部分上執行抗接面擊穿(anti-punch-through,APT)佈植(implantation)，以形成APT區域51。在APT佈植期間，摻雜物可被佈植到區域50N及區域50P中。摻雜物可具有與源極/汲極區域(例如：將於下文參照第20A圖及第20B圖討論之磊晶源極/汲極區域136)相反的導電性型式(conductivity type)，這些磊晶源極/汲極區域將被形成在每個區域50N及區域50P之中。APT區域51可在將被形成之最後獲得的NSFET/FinFET的源極/汲極區域的下方延伸，其中最後獲得的NSFET/FinFET將在後續的製程中形成。APT區域51可被用於減少自源極/汲極區域到基板50的漏電。在一些實施例中，APT區域51中的摻雜濃度可自約1×1013原子/立方公分至約1×1014原子/立方公分。為使說明清晰易懂，後續的圖式中並未繪製APT區域51。
此外，在第2圖中，多層堆疊70被形成在基板50上。多層堆疊70包括交替的第一半導體層52與第二半導體層54，其中第二半導體層54的材料不同於第一半導體層52。第一半導體層52可由第一半導體材料形成，舉例來說，第一半導體材料可包括矽(Si)、碳化矽(SiC)等。第二半導體層54可由第二半導體材料形成，舉例來說，第二半導體材料可包括矽鍺(SiGe)、III-V族化合物半導體材料(例如：砷化鎵(GaAs)、磷化銦(InP)、磷化鎵(GaP)、氮化鎵(GaN)等)等。在 其他實施例中，第一半導體層52可由第二半導體材料形成，而第二半導體層54可由第一半導體材料形成。出於說明之目的，多層堆疊70包括五個第一半導體層52(例如：第一半導體層52A-52E)，以及四個第二半導體層54(例如：第二半導體層54A-54D)。在其他實施例中，多層堆疊70可包括任何數量的第一半導體層52與第二半導體層54。可磊晶生長多層堆疊70中的每一層，例如使用化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)、化學氣相磊晶(vapor phase epitaxy,VPE)、分子束磊晶(molecular beam epitaxy,MBE)等製程。
出於說明之目的，所述第一半導體層52將形成完整的NSFET裝置中的通道區域。第二半導體層54則可為犧牲層，可隨後被移除。第一半導體層52A-52D中的每一者可具有自約8nm(奈米)到約10nm的厚度，例如約9nm，而第二半導體層54A-54C中的每一者可具有自約6nm到約8nm的厚度。例如約7nm。第二半導體層52E及第一半導體層54D可形成蝕刻停止層等。第二半導體層54D可具有自約6nm至約7nm的厚度，例如約6.5nm，而第一半導體層52E可具有自約6nm至約7nm的厚度，例如約6.5nm。不過，在一些實施例中，第二半導體層54A-54C可形成完整的NSFET裝置中的通道區域，同時第一半導體層52A-52D則作為犧牲層。
在第3圖中，圖案化的遮罩(例如：第一圖案化光阻80)被形成在多層堆疊70上。可藉由使用自旋塗佈(spin-on coating)等技術在多層堆疊70上沉積光阻層，以形成第一圖案化光阻80。接著，可藉由將光阻層曝光於圖案化的能量源(例如：圖案化光源)下，並顯影光阻層來移除光阻層之曝光或未曝光的部分以圖案化光阻層，進而形成第一圖案化光阻80。如第3圖所示，第一圖案化光阻80 可覆蓋區域50N，且第一圖案化光阻80中的開口可曝露區域50P。
在第4圖中，使用第一圖案化光阻80作為遮罩來蝕刻區域50P中的多層堆疊70，以在多層堆疊70中形成第一開口82。可藉由合適的蝕刻製程來蝕刻多層堆疊70，例如反應式離子蝕刻(reactive ion etching,RIE)、中子束蝕刻(neutral beam etching,NBE)等，或其組合。蝕刻製程可為非等向性的(anisotropic)。如第4圖所示，區域50P中之第一半導體層52A-52E中的每一者與第二半導體層54A-54D中的每一者被蝕刻，以曝露基板50。
在第5圖中，第一圖案化光阻80被移除，且第一磊晶半導體材料84被形成，以填充第一開口82。可藉由任何可接受之製程移除第一圖案化光阻80，例如灰化(ashing)製程、剝離(stripping)製程等，或其組合。可藉由磊晶生長製程沉積第一磊晶半導體材料84，例如CVD、ALD、VPE、MBE等製程。第一磊晶半導體材料84可包括諸如矽、碳化矽、矽鍺、磷化矽等的半導體材料，且可包括與用於形成多層堆疊70之半導體材料相同或不同的材料。
在各種實施例中，第一磊晶半導體材料84可被以n型雜質摻雜，例如磷、砷、銻等，或是以p型雜質摻雜，例如硼、氟化硼、銦等。可在生長期間原位(in situ)摻雜第一磊晶半導體材料84，或是使用後續的佈植來摻雜第一磊晶半導體材料84。
第一磊晶半導體材料84可被生長為使得第一磊晶半導體材料84在多層堆疊70的頂部表面上方延伸。在生長第一磊晶半導體材料84後，可使用可接受之平坦化製程以平坦化第一磊晶半導體材料84及多層堆疊70，例如使用化學機械研磨(chemical mechanical polishing,CMP)、回蝕刻(etch-back)製程等，或其組合。平坦化製程可移除第一半導體層52E，並持續進行直到曝露第二半導 體層54D。如此一來，在平坦化製程之後，第二半導體層54D的頂部表面得以與第一磊晶半導體材料84的頂部表面呈水平(level with)，如第5圖所示。
參照第2圖至第5圖所述的製程，僅為如何形成多層堆疊70與第一磊晶半導體材料84的一個範例。在一些實施例中，可在基板50的頂部表面上形成介電層，且可蝕刻穿過介電層的溝槽以曝露下方的基板50。可執行磊晶生長製程以在溝槽中磊晶生長多層堆疊70，且介電層可被移除使得多層堆疊70被形成在基板50上。第一磊晶半導體材料84可接著被形成在移除介電層所形成的凹槽中。任何合適的製程可被用於形成多層堆疊70以及第一磊晶半導體材料84。
在第6圖至第12圖中，多層堆疊70及第一磊晶半導體材料84被圖案化，以分別形成奈米結構(例如：下文參照第12圖所討論之奈米結構110)及鰭片(例如：下文參照第12圖所討論之鰭片112)。在第6圖中，一或多個遮罩層被形成在多層堆疊70及第一磊晶半導體材料84上。舉例來說，在一些實施例中，第一遮罩層90、第二遮罩層92、以及諸如圖案化遮罩94的圖案化遮罩，被形成在多層堆疊70及第一磊晶半導體材料84上。第一遮罩層90可包括氮化物，例如氮化矽(SiN)；或是包括高k值介電材料，例如二氧化鉿(HfO2)、二氧化鋯(ZrO2)、氧化鉭(Ta2O5)、二氧化鈦(TiO2)等；或者是包括類似的材料。第一遮罩層90所具有的厚度可自約20nm至約25nm，例如約22.5nm。可藉由諸如CVD、物理氣相沉積(physical vapor deposition,PVD)、ALD等製程來沉積第一遮罩層90。第二遮罩層92可包括氧化物，例如氧化矽等。第二遮罩層92所具有的厚度可自約50nm至約60nm，例如約55nm。可藉由諸如CVD、PVD、ALD等製程來沉積第二遮罩層92。圖案化遮罩94可包括矽，例如非晶矽(a-Si)；或是包括高k值介電材料，例如二氧化鉿(HfO2)、二氧化鋯(ZrO2)、氧化鉭(Ta2O5)、二氧化鈦(TiO2)等；或者是 包括類似的材料。可使用CVD、PVD、ALD等製程來形成圖案化遮罩94。在一些實施例中，形成圖案化遮罩94的材料可具有對第二遮罩層92的蝕刻選擇性(etch selectivity)，使得圖案化遮罩94可在不蝕刻或移除第二遮罩層92的情況下被移除。
可藉由使用微影及蝕刻來圖案化圖案化遮罩94。舉例來說，可在第二遮罩層92上沉積遮罩層(未單獨顯示)。可使用自旋塗佈等方式在遮罩層上沉積光阻(未單獨顯示)。接著，可藉由將光阻層曝光於圖案化的能量源(例如：圖案化光源)下，並顯影光阻層來移除光阻層之曝光或未曝光的部分以圖案化光阻層，進而形成圖案化光阻。接著，可使用合適之蝕刻製程，例如RIE、NBE等、或其組合，將圖案化光阻的圖案轉移到遮罩層上，以形成圖案化遮罩94。蝕刻製程可為非等向性的。可藉由任何可接受之製程移除圖案化光阻，例如灰化製程、剝離製程等，或其組合。
在第7圖中，沿著圖案化遮罩94的側壁形成第一間隔物96。第一間隔物96所具有的厚度自約8nm至約10nm，例如約9nm。第一間隔物96可包括氮化物(例如：氮化矽(SiN))、氧化物(例如：氧化矽)等，或其組合。可藉由諸如CVD、PVD、ALD等製程來沉積第一間隔物96。隨後，可使用諸如RIE、NBE等方法非等向性地蝕刻第一間隔物96，使得僅有圖案化遮罩94之側壁上的部分保留下來。在各種實施例中，形成第一間隔物96的材料可具有對第二遮罩層92及圖案化遮罩94的蝕刻選擇性，使得第一間隔物96可在不蝕刻或移除第二遮罩層92及圖案化遮罩94的情況下被移除。
在第8圖中，諸如第二圖案化光阻98的圖案化遮罩被形成在區域50P上，且第一間隔物96自區域50N被移除。可藉由使用自旋塗佈等方式在第7 圖所示之結構上沉積光阻層，以形成第二圖案化光阻98。接著，可藉由將光阻層曝光於圖案化的能量源(例如：圖案化光源)下，並顯影光阻層來移除光阻層之曝光或未曝光的部分以圖案化光阻層，進而形成第二圖案化光阻98。接著，可使用合適之蝕刻製程，例如等向性蝕刻(例如：濕式蝕刻製程)、非等向性蝕刻(例如：乾式蝕刻製程)等，自區域50N移除第一間隔物96。可藉由任何可接受之製程移除第二圖案化光阻98，例如灰化製程、剝離製程等，或其組合。在一些實施例中，額外的遮罩層可與第二圖案化光阻98一起被使用，以在自區域50N移除第一間隔物96的蝕刻製程期間提供額外的保護。
在第9圖中，諸如第三圖案化光阻100的圖案化遮罩被形成在區域50N上，且圖案化遮罩94自區域50P被移除。可藉由使用自旋塗佈等方式在第8圖所示之結構(移除第二圖案化光阻之後)上沉積光阻層，以形成第三圖案化光阻100。接著，可藉由將光阻層曝光於圖案化的能量源(例如：圖案化光源)下，並顯影光阻層來移除光阻層之曝光或未曝光的部分以圖案化光阻層，進而形成第三圖案化光阻100。接著，可使用合適之蝕刻製程，例如等向性蝕刻(例如：濕式蝕刻製程)、非等向性蝕刻(例如：乾式蝕刻製程)等，自區域50P移除圖案化遮罩94。可藉由任何可接受之製程移除第三圖案化光阻100，例如灰化製程、剝離製程等，或其組合。在一些實施例中，額外的遮罩層可與第三圖案化光阻100一起被使用，以在自區域50P移除圖案化遮罩94的蝕刻製程期間提供額外的保護。
在第10圖中，相鄰於圖案化遮罩94及第一間隔物96形成第二間隔物102。第二間隔物102所具有的厚度自約2nm至約4nm，例如約3nm。第二間隔物102可包括氮化物(例如：氮化矽(SiN))、氧化物(例如：氧化矽)等，或其組合。可藉由諸如CVD、PVD、ALD等製程來沉積第二間隔物102。隨後，可使用諸如 RIE、NBE等方法非等向性地蝕刻第二間隔物102，使得僅有圖案化遮罩94及第一間隔物96之側壁上的部分保留下來。如果有需要的話，第二間隔物102可用於擴大圖案化遮罩94及/或第一間隔物96。
在第11圖中，使用圖案化遮罩94、第一間隔物96及第二間隔物102作為遮罩，以蝕刻第二遮罩層92及第一遮罩層90。可使用諸如RIE、NBE等的非等向性蝕刻製程來蝕刻第二遮罩層92及第一遮罩層90。可藉由單一蝕刻製程或複數蝕刻製程來蝕刻第二遮罩層92及第一遮罩層90。如第11圖所示，可藉由用於蝕刻第二遮罩層92及第一遮罩層90的製程，來消耗第一間隔物96及第二間隔物102。
在第12圖中，圖案化遮罩94、第二遮罩層92及第一遮罩層90被用作遮罩，以蝕刻多層堆疊70、第一磊晶半導體材料84及基板50，以形成區域50N中的奈米結構110以及區域50P中的鰭片112。可使用諸如RIE、NBE等非等向性蝕刻製程，以蝕刻多層堆疊70、第一磊晶半導體材料84及基板50。如第12圖所示，可藉由用於蝕刻多層堆疊70、第一磊晶半導體材料84及基板50的製程，來消耗圖案化遮罩94與第二遮罩層92。
奈米結構110所具有的寬度自約10nm至約40nm，例如約30nm。鰭片112所具有的寬度自約6nm至約8nm，例如約7nm。奈米結構110之寬度對鰭片112之寬度的比值可為約3至約8。區域50N中相鄰之奈米結構110所具有之鰭片至鰭片間隔(fin-to-fin spacing)，可自約40nm至約50nm，例如約45nm。區域50P中相鄰之鰭片112所具有之鰭片至鰭片間隔，可自約35nm至約45nm，例如約40nm。區域50N中之奈米結構110所具有之自區域50P中相鄰之鰭片112的鰭片至鰭片間隔，可自約40nm至約55nm，例如約47.5nm。區域50N中之鰭片至鰭片間隔對區 域50P中之鰭片至鰭片間隔的比值，可自約1至約1.5，例如約1.2。因為鰭片112所具有之寬度小於奈米結構110所具有之寬度，且包括鰭片112之區域50P中的鰭片至鰭片間隔小於包括奈米結構110之區域50N中的鰭片至鰭片間隔，因此包括奈米結構110及鰭片112兩者一事，降低了包含奈米結構110及鰭片112的半導體裝置所需的面積。
此外，NSFET裝置可具有更強大的裝置性能、更快的速度、更小的臨界電壓(Vt)不匹配、以及更低的最小電源供應電壓(Vccmin)。FinFET裝置可具有更好的N/P井邊界、降低的漏電、以及減少的閂鎖問題。包含區域50N中的奈米結構110及區域50P中的鰭片112一事，允許包括NSFET及FinFET兩者的半導體裝置能夠最佳化NSFET及FinFET兩者的優點，以改進裝置性能、最佳化單元面積、以及減少裝置缺陷。
在第13圖中，相鄰於奈米結構110及鰭片112形成淺溝槽隔離(shallow trench isolation,STI)區域114，並移除第一遮罩層90。可藉由在基板50上與相鄰之奈米結構及鰭片之間形成絕緣材料(未單獨顯示)，來形成STI區域114。絕緣材料可為諸如氧化矽的氧化物、氮化物等、或其組合，且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)、流動式化學氣相沉積(flowable CVD,FCVD)(例如：在遠程電漿系統中進行基於CVD的材料沉積，並進行後固化(post curing)，以將沉積的材料轉換為另一種材料，例如氧化物)等、或其組合的製程來形成。亦可使用藉由任何可接受之製程形成的其他絕緣材料。在所繪實施例中，絕緣材料是藉由FCVD製程所形成的氧化矽。一旦絕緣材料被形成，便可執行退火製程。在一個實施例中，絕緣材料的形成使得過量的絕緣材料覆蓋奈米結構110及鰭片112。絕緣材料可包括單一 薄層，或者可利用多重薄層。舉例來說，在一些實施例中，可首先沿著基板50、奈米結構110及鰭片112的表面形成襯墊(liner)(未單獨顯示)。之後，可在襯墊上形成如上所述之填充材料。
接著，對絕緣材料施加移除製程，以移除奈米結構110及鰭片112上多餘的絕緣材料。在一些實施例中，可利用諸如化學機械研磨(CMP)、回蝕刻製程、其組合等的平坦化製程。平坦化製程可移除第一遮罩層90，並平坦化奈米結構110與鰭片112。平坦化製程曝露奈米結構110及鰭片112，使得在完成平坦化製程之後，奈米結構110與鰭片112以及絕緣材料的頂部表面是呈水平的。
接著，絕緣材料被掘入(recess)，以形成STI區域114，如第13圖所示。絕緣材料被掘入，使得區域50N中的奈米結構110以及區域50P中的鰭片112的上方部分，自相鄰的STI區域114之間突出。此外，STI區域114的頂部表面可具有如圖所示的平坦表面、凸起表面、凹陷表面(例如：碟壓(dishing))、或其組合。可藉由適當的蝕刻將STI區域114的頂部表面形成為平坦的、凸起的及/或凹陷的。STI區域114的掘入可使用可接受的蝕刻製程來進行，例如對絕緣材料的材料具有選擇性的蝕刻製程(例如：相較於奈米結構110及鰭片112的材料，對絕緣材料之材料的蝕刻具有更高的速率)。舉例來說，可利用使用諸如稀氫氟酸(dHF)的氧化物移除。
更進一步地，在第13圖中，適當的井可被形成在奈米結構110、鰭片112及/或基板50中。在一些實施例中，P井可被形成在區域50N中，而N井可被形成在區域50P中。在進一步的實施例中，P井及N井可被形成在區域50N與區域50P的每一者中。
在包括不同井類型的實施例中，可使用光阻或其他遮罩(未單獨顯 示)來達成用於區域50N及區域50P的不同佈植操作。舉例來說，光阻可被形成在區域50N中的奈米結構110及STI區域114上。光阻被圖案化以曝露基板50的區域50P。可藉由使用旋塗技術以形成光阻，且可使用可接受之微影技術來圖案化光阻。一旦光阻被圖案化，就在區域50P中執行n型雜質佈植，且光阻可作為遮罩以實質上防止n型雜質被佈植到區域50N中。n型雜質可為磷、砷、銻等，被佈植到區域中以達到等於或小於1×1014原子/立方公分的濃度，例如自約1×1013原子/立方公分至約1×1014原子/立方公分。在佈植之後，光阻被移除，例如藉由可接受之灰化製程移除。
在區域50P的佈植之後，光阻被形成在區域50P中的鰭片112及STI區域114上。光阻被圖案化以曝露基板50的區域50N。可藉由使用旋塗技術以形成光阻，且可使用可接受之微影技術來圖案化光阻。一旦光阻被圖案化，就在區域50N中執行p型雜質佈植，且光阻可作為遮罩以實質上防止p型雜質被佈植到區域50P中。p型雜質可為硼、氟化硼、銦等，被佈植到區域中以達到等於或小於1×1014原子/立方公分的濃度，例如自約1×1013原子/立方公分至約1×1014原子/立方公分。在佈植之後，光阻可被移除，例如藉由可接受之灰化製程移除。
在區域50N及區域50P的佈植之後，可執行退火以修復佈植傷害並活化(activate)所佈植的p型及/或n型雜質。在一些實施例中，磊晶鰭片的生長材料可在生長期間被原位摻雜，如此可以省略佈植，不過可一併使用原位及佈植摻雜。
在第14圖中，虛擬介電層116被形成在奈米結構110及鰭片112上。舉例來說，虛擬介電層可為氧化矽、氮化矽、其組合等，且可根據可接受之技術而被沉積或熱生長。虛擬閘極層118被形成在虛擬介電層116上，且遮罩 層120被形成在虛擬閘極層上。虛擬閘極層118可被沉積在虛擬介電層116上，接著被平坦化，例如以CMP平坦化。遮罩層120可被沉積在虛擬閘極層118上。虛擬閘極層118可為導電或非導電材料，且可自一個群組中選擇，該群組包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物以及金屬。虛擬閘極層118的沉積可藉由下列技術執行：PVD、CVD、濺鍍(sputter)沉積、或是本技術領域已知且用於沉積所選材料的其他技術。虛擬閘極層118可由其他材料製成，這些其他材料對隔離區域(例如：STI區域114)的蝕刻具有高蝕刻選擇性。舉例來說，遮罩層120可包括氮化矽、氮氧化矽等。在此範例中，單一的虛擬閘極層118及單一的遮罩層120橫跨區域50N及區域50P被形成。應注意的是，所示之虛擬介電層116僅覆蓋奈米結構110及鰭片112，但此僅僅是用於說明。在一些實施例中，虛擬介電層116的沉積可使得虛擬介電層116覆蓋STI區域114，並在虛擬閘極層118與STI區域114之間延伸。
在第15A圖至第15C圖中，可使用可接受之微影及蝕刻技術來圖案化遮罩層120(見第14圖)，以形成遮罩124。接著，遮罩124的圖案可被轉移到虛擬閘極層118。在一些實施例中(未單獨顯示)，亦可藉由可接受之蝕刻技術將遮罩124的圖案轉移到虛擬介電層116，以形成虛擬閘極122。虛擬閘極122覆蓋奈米結構110及鰭片112的各個通道區域。遮罩124的圖案可被用於將虛擬閘極層118物理地圖案化為不同的虛擬閘極122。在製程的變化中，虛擬閘極122所具有的長度方向，亦可基本垂直於各個奈米結構110及鰭片112的長度方向。
在第16A圖及第16B圖中，閘極密封間隔物126被形成在虛擬閘極122、遮罩124、虛擬介電層116、及/或奈米結構110與鰭片112的曝露表面上。熱氧化或沉積以及接續的非等向性蝕刻，可形成閘極密封間隔物126。閘極密封間 隔物126可由氧化矽、氮化矽、氮氧化矽等形成。
在形成閘極密封間隔物126之後，可執行用於輕度摻雜源極/汲極(lightly doped source/drain,LDD)區域(未單獨顯示)的佈植。在具有不同裝置類型的實施例中，與上文所討論之第13圖中的佈植類似，諸如光阻的遮罩可被形成在區域50N上，並同時曝露區域50P，且適當之類型(例如：p型)的雜質可被佈植到區域50P中之曝露的鰭片112中。遮罩可接著被移除。隨後，諸如光阻的遮罩可被形成在區域50P上並同時曝露區域50N，且適當之類型(例如：n型)的雜質可被佈植到區域50N中之曝露的奈米結構110。遮罩可接著被移除。n型雜質可為先前討論的任何n型雜質，而p型雜質可為先前討論的任何p型雜質。輕度摻雜源極/汲極區域所具有的雜質濃度，可自約1×1015原子/立方公分至約1×1019原子/立方公分。退火可被用於修復佈植傷害，並活化所佈植的雜質。
進一步地，在第16A圖及第16B圖中，閘極間隔物128被形成在沿著虛擬閘極122、遮罩124、以及虛擬介電層116之側壁的閘極密封間隔物126上。可藉由順應性地(conformally)沉積絕緣材料並隨後非等向性地蝕刻絕緣材料，來形成閘極間隔物128。閘極間隔物128的絕緣材料可為氧化矽、氮化矽、氮氧化矽、碳氮化矽、其組合等。
應注意的是，以上之揭露內容概略地描述了形成間隔物及LDD區域的製程。亦可使用其他製程及順序。舉例來說，可利用較少或額外的間隔物、可利用不同的操作順序(例如：可在形成閘極間隔物128之前不刻蝕閘極密封間隔物126)、形成L型的閘極密封間隔物、間隔物可被形成及移除等。此外，可使用不同的結構及操作來形成n型與p型裝置。舉例來說，可在形成閘極密封間隔物126之前形成用於n型裝置的LDD區域，並且可在形成閘極密封間隔物126之後形 成用於p型裝置的LDD區域。
在第17A圖及第17B圖中，第一凹槽130被形成在奈米結構110及鰭片112中。如第17A圖所示，區域50N中的第一凹槽130延伸穿過第一半導體層52A-52D及第二半導體層54A-54C，並進入基板50之中。如第17B圖所示，區域50P中的第一凹槽130延伸穿過第一磊晶半導體材料84進入基板50之中。
可藉由使用諸如RIE、NBE等的非等向性蝕刻製程來蝕刻奈米結構110及鰭片112，以形成第一凹槽130。在用於形成第一凹槽130的蝕刻製程期間，閘極間隔物128、閘極密封間隔物126、以及遮罩124，遮蔽奈米結構110與鰭片112的一些部分。一個單一的蝕刻製程可被用於蝕刻多層堆疊70中的每一層以及第一磊晶半導體材料84。在其他實施例中，可使用複數蝕刻製程來蝕刻多層堆疊70中的薄層以及第一磊晶半導體材料84。在第一凹槽130達到期望的深度之後，可使用定時蝕刻(timed etch)製程來停止對第一凹槽130的蝕刻。
在一些實施例中，區域50N中的第一凹槽130與區域50P中的第一凹槽130可被分別蝕刻。光阻或其他遮罩(未單獨顯示)可被用於分別蝕刻區域50N與區域50P中的第一凹槽130。舉例來說，光阻可被形成在第16A圖所示之區域50N中的結構上。光阻被圖案化以曝露區域50P。可藉由使用旋塗技術來形成光阻，且可使用可接受之微影技術來圖案化光阻。一旦光阻被圖案化，便可藉由蝕刻來形成區域50P中的第一凹槽130。可使用氫(H2)電漿等執行蝕刻。在蝕刻之後，光阻被移除，例如藉由可接受之灰化製程移除。可接著在第16B圖所示之區域50P中的結構上形成光阻。光阻被圖案化以曝露區域50N。可藉由使用旋塗技術來形成光阻，且可使用可接受之微影技術來圖案化光阻。一旦光阻被圖案化，便可藉由蝕刻來形成區域50N中的第一凹槽130。可使用由製程氣體所形成的電 漿來執行蝕刻，其中製程氣體例如三氟甲烷(CHF3)、四氟甲烷(CF4)、溴化氫(HBr)等。在蝕刻之後，光阻被移除，例如藉由可接受之灰化製程移除。
在第18A圖及第18B圖中，多層堆疊70之由第二半導體材料所形成且被第一凹槽130所曝露的薄層(例如：第二半導體層54A-54C)的側壁的一些部分，被蝕刻以形成側壁凹槽132。側壁的蝕刻可使用等向性蝕刻製程，例如濕式蝕刻等。如第18A圖所示，可在區域50N中蝕刻第二半導體層54A-54C的側壁。在區域50N的等向性蝕刻期間，光阻或其他遮罩(未單獨顯示)可被用於或可不被用於遮蔽區域50P。
用於蝕刻第二半導體層54A-54C的蝕刻劑可對第二半導體材料具有選擇性，使得與第二半導體層54A-54C相比，第一半導體層52A-52D、基板50、以及第一磊晶半導體材料84維持相對未蝕刻的狀態。在第二半導體層54A-54C包括例如SiGe，且第一半導體層52A-52D包括例如Si或SiC的實施例中，四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)等可被用於在區域50N中蝕刻多層堆疊70的側壁。在進一步的實施例中，可使用乾式蝕刻製程來蝕刻多層堆疊70的薄層。氟化氫、另一種氟基氣體等，可被用於在區域50N中蝕刻多層堆疊70的側壁。
在第19A圖及第19B圖中，內部間隔物134被形成在側壁凹槽132中。可藉由在第18A圖及第18B圖所示的結構上沉積內部間隔層(未單獨顯示)來形成內部間隔物134。可藉由諸如CVD、ALD等的順應性沉積製程來沉積內部間隔層。內部間隔層可包括諸如氮化矽或氮氧化矽的材料，不過亦可利用任何合適的材料，例如所具有之k值(即：介電常數)低於約3.5的低k值材料。
內部間隔層可接著被蝕刻以形成內部間隔物134。可藉由非等向性蝕刻製程來蝕刻內部間隔層，例如RIE、NBE等。內部間隔物134可被用於防 止後續之蝕刻製程對隨後形成之源極/汲極(例如：於下文中參照第20A圖及第20B圖所討論的磊晶源極/汲極區域136)的傷害。
在第20A圖及第20B圖中，磊晶源極/汲極區域136被形成於第一凹槽130中，以在多層堆疊70及第一磊晶半導體材料84的通道層上施加應力，進而提高性能。磊晶源極/汲極區域136被形成於第一凹槽130中，使得每個虛擬閘極122被設置在對應之相鄰且成對的磊晶源極/汲極區域136之間。在一些實施例中，閘極間隔物128被用於使磊晶源極/汲極區域136與虛擬閘極122偏移適當的橫向距離，使得磊晶源極/汲極區域136不會使隨後形成之最終NSFET及FinFET的閘極短路。內部間隔物134亦可被用於將磊晶源極/汲極區域136與虛擬閘極122分隔，並防止磊晶源極/汲極區域136與隨後形成之最終NSFET及FinFET的閘極之間的短路。
可藉由遮蔽區域50P(例如：PMOS區域)來形成區域50N(例如：NMOS區域)中的磊晶源極/汲極區域136。接著，在第一凹槽130中磊晶生長區域50N中的磊晶源極/汲極區域136。磊晶源極/汲極區域136可包括任何可接受的材料，例如適用於n型NSFET的材料。舉例來說，在第一半導體層52A-52D由第一半導體材料(例如：Si或SiC)形成的實施例中，區域50N中的磊晶源極/汲極區域136可包括在第一半導體層52A-52D上施加張力應變(tensile strain)的材料，例如矽、碳化矽、磷摻雜之碳化矽、磷化矽等。區域50N中的磊晶源極/汲極區域136可具有自對應的多層堆疊70的表面隆起的表面，且可具有端面(facet)。
可藉由遮蔽區域50N(例如：NMOS區域)來形成區域50P(例如：PMOS區域)中的磊晶源極/汲極區域136。接著，在第一凹槽130中磊晶生長區域50P中的磊晶源極/汲極區域136。磊晶源極/汲極區域136可包括任何可接受的材 料，例如適用於p型NSFET的材料。舉例來說，在第一磊晶半導體材料84由諸如矽的材料形成的實施例中，區域50P中的磊晶源極/汲極區域136可包括在第一磊晶半導體材料84上施加壓縮應變(compressive strain)的材料，例如矽鍺、硼摻雜之矽鍺、鍺、鍺錫等。區域50P中的磊晶源極/汲極區域136亦可具有自對應的第一磊晶半導體材料84的表面隆起的表面，且可具有端面。
與先前討論之用於形成輕度摻雜磊晶源極/汲極區域的製程相似，可用摻雜物佈植磊晶源極/汲極區域136、多層堆疊70、及/或第一磊晶半導體材料84，以形成源極/汲極區域，接著進行退火。源極/汲極區域所具有的雜質濃度自約1×1019原子/立方公分至約1×1021原子/立方公分。用於源極/汲極區域的n型及/或p型雜質可為先前所討論的任何雜質。在一些實施例中，磊晶源極/汲極區域136可在生長期間被原位摻雜。
在第21A圖至第21C圖中，第一層間介電質(interlayer dielectric,ILD)142被沉積在第15A圖、第20A圖及第20B圖所示的結構上(第16A圖至第20B圖的製程並不會改變第15A圖所示的截面)。第一層間介電質142可由介電材料形成，且可藉由任何合適的方法進行沉積，例如CVD、電漿增強型CVD(plasma-enhanced CVD,PECVD)、或是FCVD。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜之磷矽酸鹽玻璃(BPSG)、未摻雜之矽酸鹽玻璃(USG)等。亦可使用藉由任何可接受之製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer,CESL)140被設置在第一層間介電質142與磊晶源極/汲極區域136、遮罩124、閘極間隔物128以及閘極密封間隔物126之間。接觸蝕刻停止層140可包括諸如氮化矽、氧化矽、氮氧化矽等的介電材料，這些介電材料所具有之蝕刻速率不同於上覆之第一層間介電質142的材 料， 在第22A圖至第22C圖中，可執行諸如CMP的平坦化製程，以使第一層間介電質142的頂部表面，與虛擬閘極122或遮罩124的頂部表面呈水平。平坦化製程亦可移除虛擬閘極122上的遮罩124，以及移除閘極密封間隔物126與閘極間隔物128沿著遮罩124之側壁的部分。在平坦化製程後，虛擬閘極122、閘極密封間隔物126、閘極間隔物128與第一層間介電質142的頂部表面是呈水平的。因此，虛擬閘極122的頂部表面經由第一層間介電質142而曝露。在一些實施例中，遮罩124可被保留，在這種案例中，平坦化製程使第一層間介電質142的頂部表面，與遮罩124、閘極密封間隔物126以及閘極間隔物128的頂部表面呈水平。
在第23A圖至第23C圖中，虛擬閘極122以及遮罩124(若存在的話)在一或多個蝕刻操作中被移除，第二凹槽144因而被形成。虛擬介電層116在第二凹槽144中的部分亦可被移除。在一些實施例中，僅有虛擬閘極122被移除，且虛擬介電層116被保留並經由第二凹槽144而曝露。在一些實施例中，虛擬介電層116自晶粒(die)的第一區域(例如：核心邏輯區域)中的第二凹槽144中被移除，而在晶粒的第二區域(例如：輸入/輸出區域)中的第二凹槽144中則被保留。在一些實施例中，藉由非等向性乾式蝕刻製程移除虛擬閘極122。舉例來說，蝕刻製程可包括使用一或多種反應氣體的乾式蝕刻製程，該反應氣體以高於蝕刻第一層間介電質142、閘極密封間隔物12或是閘極間隔物128的速率，選擇性地蝕刻虛擬閘極122。每個第二凹槽144曝露及/或覆蓋多層堆疊70或第一磊晶半導體材料84，它們在隨後完成的NSFET與FinFET作為通道區域。多層堆疊70或第一磊晶半導體材料84之用作通道區域的部分，被設置在相鄰且成對的磊晶源極/ 汲極區域136之間。在移除期間，當蝕刻虛擬閘極122時，虛擬介電層116可被用作蝕刻停止層。在移除虛擬閘極122後，可選擇接著移除虛擬介電層116。
在第24A圖至第24C圖中，第二半導體層54A-54C自區域50N中被移除，並因此擴展了第二凹槽144。可藉由諸如濕式蝕刻等的等向性蝕刻製程來移除第二半導體層54A-54C。可使用對第二半導體層54A-54C的材料具有選擇性的蝕刻劑來移除第二半導體層54A-54C，同時與第二半導體層54A-54C相比，第一半導體層52A-52D及第一磊晶半導體材料維持相對未蝕刻的狀態。在第二半導體層54A-54C包括例如SiGe且第一半導體層52A-52D包括例如Si或SiC的實施例中，包括氫氟酸(HF)與過氧化氫(H2O2)的溶液、包括氫氟酸、硝酸(HNO3)與水(H2O)的溶液等，可被用於移除第二半導體層54A-54C。在進一步的實施例中，可使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)等來移除第二半導體層54A-54C。
在第25A圖至第25C圖中，閘極介電層150以及閘極電極152被形成以用於替換閘極。閘極介電層150被順應性地沉積在第二凹槽144中，例如沉積在第一半導體層52A與第一磊晶半導體材料84的頂部表面和側壁上，以及沉積在第一半導體層52B-52D的頂部表面、側壁和底部表面上。閘極介電層150亦可被沉積在第一層間介電質142的頂部表面上。根據一些實施例，閘極介電層150包括氧化矽、氮化矽或其多重薄層。在一些實施例中，閘極介電層150包括高k值介電材料，且在這些實施例中，閘極介電層150可具有大於約7.0的k值，並且可包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層150的形成方法可包括分子束沉積(molecular-beam deposition,MBD)、ALD、PECVD等。
閘極電極152被分別沉積在閘極介電層150上，並填充第二凹槽144的剩餘部分。閘極電極152可包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其複數薄層。舉例來說，儘管第25A圖至第25C圖顯示了單層的閘極電極152，但閘極電極152可包括任何數量的襯墊層、任何數量的功函數調整層(work function tuning layer)、以及填充材料。在填充第二凹槽144後，可執行諸如CMP的平坦化製程，以移除閘極介電層150以及閘極電極152之材料的多餘部分，這些多餘部分位在第一層間介電質142的頂部表面上。閘極電極152以及閘極介電層150之材料的剩餘部分因此形成最終NSFET與FinFET的替換閘極。閘極電極152與閘極介電層150可被共同稱為「閘極堆疊」。閘極堆疊可圍繞第一半導體層52B-52D中的每一者，並沿著第一半導體層52A及第一磊晶半導體材料84的頂部表面與側壁。
閘極介電層150在區域50N與區域50P中的形成可同時發生，使得閘極介電層150在每個區域中由相同材料形成，且閘極電極152的形成可同時發生，使得閘極電極152在每個區域中由相同材料形成。在一些實施例中，每個區域中的閘極介電層150可由不同的製程形成，如此一來閘極介電層150可為不同的材料，及/或每個區域中的閘極電極152可由不同的製程形成，如此一來閘極電極152可為不同的材料。當使用不同的製程時，各種遮蔽操作可被用於遮蔽及曝露適當的區域。
在第26A圖至第26C圖中，第二層間介電質154被沉積在第一層間介電質142上。在一些實施例中，第二層間介電質154是經由FCVD形成的流動薄膜(flowable film)。在一些實施例中，第二層間介電質154由諸如PSG、BSG、BPSG、USG等的介電材料形成，且可藉由諸如CVD、PECVD等任何合適的方法 來沉積。根據一些實施例，在形成第二層間介電質154之前，閘極堆疊(包括閘極介電層150與相應之上覆的閘極電極152)被掘入，使得凹槽被直接形成在閘極堆疊之上以及閘極密封間隔物126之相對兩側的部分之間。包括一或多個介電材料層(例如：氮化矽、氮氧化矽等)的閘極遮罩156被填充在凹槽中，並接著以平坦化製程移除介電材料延伸到第一層間介電質142之上的多餘部分。之後形成的閘極接點(contact)(例如：下文參照第27A圖至第27C圖所討論的閘極接點158)貫穿閘極遮罩156，以接觸被掘入之閘極電極152的頂部表面。
在第27A圖至第27C圖中，閘極接點158及源極/汲極接點160被形成。所形成之用於源極/汲極接點160的開口穿過第二層間介電質154及第一層間介電質142，且所形成之用於閘極接點158的開口穿過第二層間介電質154及閘極遮罩156。可使用可接受之微影及蝕刻製程來形成這些開口。諸如擴散阻障層(diffusion barrier layer)、黏著層(adhesion layer)等的襯墊以及導電材料可被形成在這些開口中。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行諸如CMP的平坦化製程，以自第二層間介電質154的表面移除多餘的材料。剩餘的襯墊及導電材料在開口中形成源極/汲極接點160與閘極接點158。可執行退火製程，以在磊晶源極/汲極區域136與源極/汲極接點160之間的界面處形成矽化物。源極/汲極接點160物理性且電性地耦接至磊晶源極/汲極區域136，而閘極接點158物理性且電性地耦接到閘極電極152。源極/汲極接點160與閘極接點158可在不同的製程中被形成，或者，可在相同的製程中被形成。儘管在圖式中被顯示為被形成在相同的截面，但應理解的是，源極/汲極接點160與閘極接點158中的每一者，可被形成不同的截面中，如此可避免接點的短路。
第28A圖至第28B圖顯示單埠(single-port)之六電晶體(6-T)SRAM單元200的示意圖及佈局，6-T SRAM單元200包括上拉電晶體208、下拉電晶體206、以及傳輸閘電晶體204。位元線BL、位元線BLB及字元線WL被連接至6-T SRAM單元200。6-T SRAM單元的操作係本技術領域的習知技術，因此不在本文中討論。
如第28B圖所示，磊晶源極/汲極區域136為上拉電晶體208、下拉電晶體206以及傳輸閘電晶體204的主動區，被用於形成對應之電晶體的源極與汲極區域。奈米結構110可形成傳輸閘電晶體204的通道，而鰭片112可形成上拉電晶體208的通道，如此一來，傳輸閘電晶體204具有比上拉電晶體208更高的驅動強度，這增加了阿爾發比(alpha ratio)、增加了單元穩定性、以及減少了寫入時間。奈米結構110亦可形成下拉電晶體206的通道，使得下拉電晶體206具有相對較高的驅動強度，這減少了讀取存取時間。如此一來，將奈米結構110用於傳輸閘電晶體204及下拉電晶體206的通道以及將鰭片112用於上拉電晶體208的通道，改善了讀取存取時間以及寫入存取時間。下拉電晶體206與傳輸閘電晶體204被設置在區域50N中，而上拉電晶體208則被設置在區域50P中。閘極電極152可在上拉電晶體208、下拉電晶體206、以及傳輸閘電晶體204中的每一者的上方延伸。
第29A圖至第29B圖顯示八電晶體(8-T)雙埠SRAM單元201的示意圖及佈局，除了上拉電晶體208、下拉電晶體206以及傳輸閘電晶體204之外，8-T雙埠SRAM單元201亦包括讀取傳輸閘電晶體210以及讀取下拉電晶體212。讀取位元線RBL、寫入位元線WBL、寫入位元線WBLB、讀取字元線WWL、以及寫入字元線RWL被連接至8-T雙埠SRAM單元201。如第29B圖所示，讀取傳輸閘電 晶體210與讀取下拉電晶體212被設置於區域50N中。奈米結構110形成讀取傳輸閘電晶體210以及讀取下拉電晶體212的通道，這提供了更快的讀取存取時間。此外，因為讀取傳輸閘電晶體210以及讀取下拉電晶體212連接於讀取位元線RBL與上拉電晶體208及下拉電晶體206之間，因此較小的負載(load)被設置於上拉電晶體208以及下拉電晶體206上，如此得以使用較低的最小電源供應電壓(Vccmin)。基於前述參照單埠之6-T SRAM單元200所討論的相同理由，奈米結構110可被用於傳輸閘電晶體204以及下拉電晶體206的通道，而鰭片112則可被以用於上拉電晶體208的通道。
第30A圖至第30B圖顯示十電晶體(10-T)雙埠SRAM單元202的示意圖及佈局，10-T雙埠SRAM單元202包括兩個上拉電晶體208、兩個下拉電晶體206、兩個傳輸閘電晶體204、兩個讀取傳輸閘電晶體210、以及兩個讀取下拉電晶體212。讀取位元線RBL、讀取位元線RBLB、寫入位元線WBL、寫入位元線WBLB、讀取字元線WWL、以及寫入字元線RWL被連接至10-T雙埠SRAM單元202。如第30B圖所示，讀取傳輸閘電晶體210與讀取下拉電晶體212被設置於區域50N中。基於前述參照8-T雙埠SRAM單元201所討論的相同理由，奈米結構110可被用於傳輸閘電晶體204、下拉電晶體206、讀取傳輸閘電晶體210、以及讀取下拉電晶體212的通道，而鰭片112則可被以用於上拉電晶體208的通道。
如同前文所討論的，可在區域50N中提供奈米結構110，以提供具有相對較高之驅動電流的電晶體，這增加了半導體裝置的性能以及速度。區域50P中所提供的鰭片112可具有小於奈米結構110的寬度，且可被用於減少單元尺寸並提供具有相對較低之驅動電流的電晶體。鰭片112亦可具有更好的N井/P井邊界，並且可以減少漏電與閂鎖問題。同時包括奈米結構110與鰭片112兩者一 事，呈獻了更快的SRAM操作、減少之單元尺寸(與僅包括奈米結構的SRAM單元相比)、更好的單元電流、較小的臨界電壓(Vt)不匹配、以及較低的最小電源供應電壓(Vccmin)。
根據實施例，一種半導體裝置包括第一記憶體單元，第一記憶體單元包括第一電晶體，第一電晶體包括第一通道區域，第一通道區域包括複數第一半導體奈米結構；以及第二電晶體，第二電晶體包括第二通道區域，第二通道區域包括半導體鰭片。
在一個實施例中，第一電晶體包括一下拉電晶體，而第二電晶體包括一上拉電晶體。在一個實施例中，第一記憶體單元更包括包含第三通道區域的第三電晶體，第三通道區域包括複數第二半導體奈米結構，其中第三電晶體包括傳輸閘電晶體。在一個實施例中，第一電晶體及第三電晶體被設置於半導體基板上的NMOS區域中，而第二電晶體被設置於半導體基板上的PMOS區域中。在一個實施例中，第一記憶體單元更包括第四電晶體，第四電晶體包括第四通道區域，第四通道區域包括複數第三半導體奈米結構，其中第四電晶體包括讀取下拉電晶體；以及包括第五電晶體，第五電晶體包括第五通道區域，第五通道區域包括複數第四半導體奈米結構，其中第五電晶體包括讀取傳輸閘電晶體。在一個實施例中，第一通道區域在電流流通跨越第一通道區域的方向上的寬度，對第二通道區域在電流流通跨越第二通道區域的方向上的寬度的比值為3到8。
根據其他實施例，一種半導體裝置的製造方法包括在半導體基板上形成多層半導體堆疊，多層半導體堆疊包括第一半導體材料與不同於第一半導體材料之第二半導體材料的複數交替層；蝕刻多層半導體堆疊，以形成曝露 半導體基板的第一開口；形成填充第一開口的第三半導體材料；蝕刻多層半導體堆疊及半導體基板，以形成自半導體基板延伸的第一奈米結構；以及蝕刻第三半導體材料及半導體基板，以形成自半導體基板延伸的第一鰭片。
在一個實施例中，上述半導體裝置的製造方法更包括藉由蝕刻多層半導體堆疊來移除包括第二半導體材料之多層半導體堆疊的交替層以形成一或多個第一凹槽，其中第一半導體材料及第三半導體材料包括矽，且第二半導體材料包括矽鍺。在一個實施例中，上述半導體裝置的製造方法更包括形成閘極堆疊，閘極堆疊填充一或多個第一凹槽，並沿著第一奈米結構及第一鰭片的頂部表面與側壁延伸。在一個實施例中，上述半導體裝置的製造方法更包括平坦化多層半導體堆疊及第三半導體材料，其中第一奈米結構的頂部表面與第一鰭片的頂部表面呈水平。在一個實施例中，蝕刻多層半導體堆疊及半導體基板以形成第一奈米結構的操作，與蝕刻第三半導體材料及半導體基板以形成第一鰭片的操作，是同時執行的。在一個實施例中，上述半導體裝置的製造方法更包括在第一奈米結構及第一鰭片上形成虛擬閘極；蝕刻第一奈米結構以形成相鄰於虛擬閘極的第一凹槽；蝕刻第一鰭片以形成相鄰於虛擬閘極的第二凹槽；在第一凹槽中磊晶生長第一源極/汲極區域；以及在第二凹槽中磊晶生長第二源極/汲極區域。在一個實施例中，第一奈米結構的蝕刻與第一鰭片的蝕刻是同時執行的，且第一源極/汲極區域的磊晶生長與第二源極/汲極區域的磊晶生長是同時執行的。
根據另外的實施例，一種半導體裝置包括第一奈米結構，在半導體基板的第一區域中自半導體基板延伸，第一奈米結構包括半導體基板上的複數半導體層；第一鰭片，在半導體基板的第二區域中自半導體基板延伸，第一 鰭片包括半導體基板上的一半導體材料，上述半導體材料具有固定成分，上述半導體材料的頂部表面與半導體層之最頂層半導體層的頂部表面呈水平，上述半導體材料的底部表面與半導體層之最底層半導體層的底部表面呈水平；以及閘極堆疊，在第一奈米結構與第一鰭片上延伸。
在一個實施例中，閘極堆疊沿著最頂層半導體層的頂部表面、側壁及底部表面延伸，閘極堆疊沿著最底層半導體層的頂部表面及側壁延伸，且閘極堆疊沿著上述半導體材料的頂部表面及側壁延伸。在一個實施例中，第一區域包括NMOS區域，而第二區域包括PMOS區域。在一個實施例中，第一奈米結構的第一寬度對第一鰭片的第二寬度的比值為3到8。在一個實施例中，上述半導體材料及半導體層中的每個半導體層包括矽。在一個實施例中，上述半導體裝置更包括第一磊晶源極/汲極區域，相鄰於閘極堆疊，其中第一磊晶源極/汲極區域接觸半導體層中的多個半導體層；以及第二磊晶源極/汲極區域，相鄰於閘極堆疊，其中第二磊晶源極/汲極區域接觸上述半導體材料。在一個實施例中，上述半導體裝置更包括複數內部間隔物，在半導體層中的相鄰半導體層之間延伸，內部間隔物將第一磊晶源極/汲極區域與閘極堆疊分隔。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
50:基板
52A~52D:第一半導體層
84:第一磊晶半導體材料
110:奈米結構
112:鰭片
114:隔離區域
136:磊晶源極/汲極區域
150:閘極介電層
152:閘極電極
A-A’,B-B’,C-C’:截面

Claims (10)

  1. 一種半導體裝置，包括：一第一記憶體單元，上述第一記憶體單元包括：一第一電晶體，包括一第一通道區域，上述第一通道區域包括複數第一半導體奈米結構；以及一第二電晶體，包括：一第二通道區域，上述第二通道區域包括一半導體鰭片，其中上述半導體鰭片的頂部表面，與上述第一半導體奈米結構之一最頂部半導體奈米結構的頂部表面呈水平，且上述半導體鰭片的底部表面，與上述第一半導體奈米結構之一最底部半導體奈米結構的底部表面呈水平；以及一源極/汲極區域，相鄰於上述半導體鰭片，其中上述源極/汲極區域的頂部表面高於上述半導體鰭片的頂部表面，且上述源極/汲極區域的底部表面低於上述半導體鰭片的底部表面；以及一基板，其中上述第一電晶體以及上述第二電晶體形成於上述基板上方，且上述基板包括位於上述基板之一頂部部分中的一抗接面擊穿區域，並且上述抗接面擊穿區域在上述第一通道區域、上述第二通道區域以及上述源極/汲極區域下方連續延伸。
  2. 如請求項1之半導體裝置，其中上述第一記憶體單元更包括包含一第三通道區域的一第三電晶體，上述第三通道區域包括複數第二半導體奈米結構，其中上述第一電晶體包括一下拉電晶體，而上述第二電晶體包括一上拉電晶體，且上述第三電晶體包括一傳輸閘電晶體。
  3. 如請求項2之半導體裝置，其中上述第一記憶體單元更包括： 一第四電晶體，包括一第四通道區域，上述第四通道區域包括複數第三半導體奈米結構，其中上述第四電晶體包括一讀取下拉電晶體；以及一第五電晶體，包括一第五通道區域，上述第五通道區域包括複數第四半導體奈米結構，其中上述第五電晶體包括一讀取傳輸閘電晶體。
  4. 一種半導體裝置的製造方法，包括：在一半導體基板上形成一多層半導體堆疊，上述多層半導體堆疊包括一第一半導體材料與不同於上述第一半導體材料之一第二半導體材料的複數交替層，其中上述多層半導體堆疊包括上述第一半導體材料的一第一蝕刻停止層以及上述第二半導體材料的一第二蝕刻停止層；蝕刻上述多層半導體堆疊，以形成曝露上述半導體基板的一第一開口；形成填充上述第一開口的一第三半導體材料；移除上述第一蝕刻停止層；蝕刻上述多層半導體堆疊及上述半導體基板，以形成自上述半導體基板延伸的一第一奈米結構；蝕刻上述第三半導體材料及上述半導體基板，以形成自上述半導體基板延伸的一第一鰭片；移除上述第二蝕刻停止層；形成複數淺溝槽隔離區域，相鄰於上述第一奈米結構以及上述第一鰭片；在上述第一奈米結構及上述第一鰭片上形成一虛擬閘極；蝕刻上述第一奈米結構以形成相鄰於上述虛擬閘極的一第一凹槽，上述第一凹槽延伸穿過上述第一奈米結構並進入上述半導體基板之中，其中上述第一凹槽延伸低於上述淺溝槽隔離區域的頂部表面；以及 蝕刻上述第一鰭片以形成相鄰於上述虛擬閘極的一第二凹槽，上述第二凹槽延伸穿過上述第一鰭片並進入上述半導體基板之中，其中上述第二凹槽延伸低於上述淺溝槽隔離區域的頂部表面。
  5. 如請求項4之半導體裝置的製造方法，更包括移除上述虛擬閘極並藉由蝕刻上述多層半導體堆疊來移除包括上述第二半導體材料之上述多層半導體堆疊的上述交替層以形成一或多個第三凹槽，其中上述第一半導體材料及上述第三半導體材料包括矽，且上述第二半導體材料包括矽鍺。
  6. 如請求項5之半導體裝置的製造方法，更包括形成一閘極堆疊，上述閘極堆疊填充上述一或多個第三凹槽，並沿著上述第一奈米結構及上述第一鰭片的頂部表面與側壁延伸。
  7. 如請求項4之半導體裝置的製造方法，更包括：在上述第一凹槽中磊晶生長一第一源極/汲極區域；以及在上述第二凹槽中磊晶生長一第二源極/汲極區域。
  8. 一種半導體裝置，包括：一第一奈米結構，在一半導體基板的一第一區域中自上述半導體基板延伸，上述第一奈米結構包括上述半導體基板上的複數半導體層；一第一鰭片，在上述半導體基板的一第二區域中自上述半導體基板延伸，上述第一鰭片包括上述半導體基板上的一半導體材料，上述半導體材料具有一固定成分，上述半導體材料的頂部表面與上述半導體層之一最頂層半導體層的頂部表面呈水平，上述半導體材料的底部表面與上述半導體層之一最底層半導體層的底部表面呈水平；一第一閘極堆疊，在上述第一奈米結構上延伸，上述第一閘極堆疊具有沿著 一第一方向的縱軸；一第二閘極堆疊，在上述第一鰭片上延伸，上述第二閘極堆疊具有沿著上述第一方向的縱軸，其中上述第二閘極堆疊與上述第一閘極堆疊在上述第一方向上以一間隙分隔；以及一第一磊晶源極/汲極區域，相鄰於上述第一閘極堆疊，其中上述半導體基板包括位於上述半導體基板之一上方區域中的一抗接面擊穿區域，並且上述抗接面擊穿區域在上述第一奈米結構、上述第一鰭片以及上述第一磊晶源極/汲極區域下方連續延伸。
  9. 如請求項8之半導體裝置，其中上述第一閘極堆疊沿著上述最頂層半導體層的頂部表面、側壁及底部表面延伸，上述第一閘極堆疊沿著上述最底層半導體層的頂部表面及側壁延伸，且上述第二閘極堆疊沿著上述半導體材料的頂部表面及側壁延伸。
  10. 如請求項8之半導體裝置，其中述第一磊晶源極/汲極區域接觸上述半導體層中的多個半導體層，且上述半導體裝置更包括：一第二磊晶源極/汲極區域，相鄰於上述第二閘極堆疊，其中上述第二磊晶源極/汲極區域接觸上述半導體材料。
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