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TWI751611B - 積體電路裝置及其製造方法 - Google Patents

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TWI751611B
TWI751611B TW109124189A TW109124189A TWI751611B TW I751611 B TWI751611 B TW I751611B TW 109124189 A TW109124189 A TW 109124189A TW 109124189 A TW109124189 A TW 109124189A TW I751611 B TWI751611 B TW I751611B
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吳仲強
邱詩航
童宣瑜
李達元
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台灣積體電路製造股份有限公司
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Abstract

一種積體電路裝置之製造方法，包括：分別沉積第一功函數層及第二功函數層於第一裝置區域及第二裝置區域中，以及分別沉積第一氟阻擋層及第二氟阻擋層於第一裝置區域及第二裝置區域中。第一氟阻擋層位於第一功函數層上方，第二氟阻擋層位於第二功函數層上方。上述方法更包括：去除第二氟阻擋層，以及形成第一金屬填充層於第一氟阻擋層上方，且形成第二金屬填充層於第二功函數層上方。

Description

積體電路裝置及其製造方法
本發明實施例係關於一種半導體技術，且特別是關於一種積體電路裝置及其製造方法。
金屬氧化物半導體（Metal-Oxide-Semiconductor, MOS）裝置通常包括金屬閘極，其形成為解決常規多晶矽閘極中的多晶矽空乏（poly-depletion）效應。當所施加的電場從靠近閘極介電層的閘極區域驅除載子而形成空乏層時，就會發生多晶矽空乏效應。在n型摻雜的多晶矽層內，空乏層包括電離的非移動施體位（donor site），其中在p型摻雜的多晶矽層中，空乏層包括電離的非移動受體位（acceptor site）。 空乏效應導致有效閘極介電層厚度的增加，使得更加困難於半導體表面上形成反轉（inversion）層。
金屬閘極可包括多個膜層以滿足NMOS裝置及PMOS裝置的要求。金屬閘極的形成通常關於沉積多個金屬層，採用鎢來形成填充金屬區域，然後進行化學機械研磨（Chemical Mechanical Polish, CMP）以去除金屬層的多餘部分。金屬層的餘留部分形成金屬閘極。
一種積體電路裝置之製造方法，包括：去除虛置閘極堆疊，以形成第一凹槽於第一閘極間隙壁之間，且形成第二凹槽於第二閘極間隙壁之間，其中第一閘極間隙壁及第二閘極間隙壁分別位於較短通道裝置區域及較長通道裝置區域中。形成延伸至第一凹槽內的第一功函數層及延伸至第二凹槽內的第二功函數層；形成第一氟阻擋層於第一功函數層上，其中第一氟阻擋層由氟阻擋材料形成；形成第一含氟金屬層於第一功函數層上，其中第一含氟金屬層由含氟材料形成；形成第二含氟金屬層於第二功函數層上，其中第二含氟金屬層與第二功函數層之間不具有含氟阻擋材料，或具有第二氟阻擋層位於其間，第二氟阻擋層的厚度小於第一氟阻擋層的厚度。
一種積體電路裝置之製造方法，包括：分別沉積第一功函數層及第二功函數層於第一裝置區域及第二裝置區域中；分別沉積第一氟阻擋層及第二氟阻擋層於第一裝置區域及第二裝置區域中，其中第一氟阻擋層位於第一功函數層上，而第二氟阻擋層位於第二功函數層上；去除第二氟阻擋層；以及形成第一金屬填充層於第一氟阻擋層上，且形成第二金屬填充層於第二功函數層上。
一種積體電路裝置，包括：第一電晶體及第二電晶體。第一電晶體包括第一功函數層；第一蓋層，位於第一功函數層上；第一氟阻擋層，位於第一蓋層上；第一金屬填充區，位於第一氟阻擋層上，其中第一金屬填充區包括氟。第二電晶體包括第二功函數層；第二蓋層，位於第二功函數層上；第二金屬填充區，位於第二蓋層上並與之接觸，其中第二金屬填充區包含氟。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如＂下方＂、＂之下＂、＂下＂、＂上方＂、＂上＂等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位（旋轉90度或其他方位）且此處所使用的空間上的相關符號同樣有相應的解釋。
根據一些實施例，提供了具有取代閘極的電晶體及其製造方法。根據一些實施例，圖示出形成電晶體的中間階段。說明一些實施例的變型。全文各種視圖及說明性實施例中，相似的標號用於表示相似的部件。在所示的實施例中，以鰭式場效電晶體（FinFET）的製造作為示例以解釋本文的概念。平面式電晶體也可採用本文的概念。根據本文的一些實施例，氟阻擋層用於阻擋氟自含氟金屬區域擴散至較短通道電晶體的下方的功函數層內。氟擴散至功函數層內時，會引起對應電晶體的起始電壓（threshold voltage）增加的作用。由於幾何效應，長通道電晶體的起始電壓低於短通道電晶體，故阻止氟擴散至其功函數層內可能會導致其起始電壓低於維持正常操作的值。因此，在長通道電晶體內並未形成氟阻擋層，或者形成了比短通道電晶體的氟阻擋層更薄厚度的氟阻擋層，而藉由結合氟使長通道電晶體的起始電壓增加。
第1-6、7A、7B、8A、8B、9-15、16A及16B圖係繪示出根據本文的一些實施例之鰭式場效電晶體（FinFET）的中間製造階段的剖面示意圖及立體示意圖。 這些圖式中所示的製程也示意性地映照於第27圖所示的製程流程400中。
在第1圖中，提供一基底20。基底20可為半導體基底，例如塊材半導體基底、絕緣體上覆半導體（Semiconductor-On-Insulator, SOI）基底等，其可摻雜（例如，用p型或n型摻雜物）或未摻雜。半導體基底20可為晶圓10的一部分，例如矽晶圓。通常，絕緣體上覆半導體（SOI）基底為在絕緣層上形成的半導體材料層。絕緣層可為埋入式氧化物（Buried Oxide, BOX）層、氧化矽層或相似物。絕緣層設置於基底上，通常為矽或玻璃基底的。也可以使用其他基底，例如多層或漸變基底。在一些實施例中，半導體基底20的半導體材料可包括矽、鍺、化合物半導體（包括：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦）、合金半導體（包括：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP）或其組合。
請進一步參照第1圖，形成井區22於基底20內。在第27圖所示的製程流程400中，對應的製程步驟為製程步驟402。井區22為p型井區，其透過將p型雜質（其可為硼、銦或相似物）植入至基底20內而形成。根據本文的其他實施例，井區22為n型井區，其透過將n型雜質（其可為磷、砷、銻或相似物）植入至基底20內而形成。所得到的井區22可延伸至基底20的上表面。n型或p型雜質 濃度可等於或小於1018 cm-3 ，例如約在1017 cm-3 至約1018 cm-3 之間的範圍內。
請參照第2圖，形成隔離區24自基底20的上表面延伸到基底20內。以下隔離區24可選地稱作淺溝槽隔離（Shallow Trench Isolation, STI）區。在第27圖中所示的製程流程400中，對應的製程步驟為製程步驟404。半導體基底20中位於相鄰的淺溝槽隔離（STI）區24之間的部分稱作半導體帶26。為了形成淺溝槽隔離（STI）區24，形成墊氧化層28及硬式罩幕層30於半導體基底20，然後對其進行圖案化。墊氧化物層28可為由氧化矽形成的薄膜。根據本文的一些實施例，在熱氧化製程中形成墊氧化物層28，其中半導體基底20的上表面層被氧化。墊氧化物層28充當半導體基底20與硬式罩幕層30之間的黏著層。墊氧化物層28也可以充當用於蝕刻硬式罩幕層30的蝕刻停止層。根據本文的一些實施例，硬式罩幕層30可為透過使用低壓化學氣相沉積（Low-Pressure Chemical Vapor Deposition, LPCVD）形成的氮化矽。根據本文的其他實施例，硬式罩幕層30透過矽的熱氮化或電漿增強化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition, PECVD）形成。形成光阻（未繪示）於硬式罩幕層30上，然後將其圖案化。之後，使用圖案化的光阻作為蝕刻罩幕對硬式罩幕層30進行圖案化，以形成如第2圖所示的硬式罩幕30。
接下來，將圖案化的硬式罩幕層30用作蝕刻罩幕以蝕刻墊氧化物層28及基底20，然後用介電材料填充基底20內所得到的溝槽。可進行平坦化製程，例如化學機械研磨（Chemical Mechanical Polish, CMP）製程或機械磨削製程，以去除介電材料的多餘部分，且介電材料的餘留部分為淺溝槽隔離（STI）區24。淺溝槽隔離（STI）區24可包括介電襯層（未繪示），其可為透過熱氧化基底20的表面層而形成的熱氧化物。介電襯層也可為沉積的氧化矽層、氮化矽層或相似物，例如使用以下方法形成：原子層沉積（Atomic Layer Deposition, ALD）、高密度電漿化學氣相沉積（High-Density Plasma Chemical Vapor Deposition, HDPCVD）或化學氣相沉積（Chemical Vapor Deposition CVD）。淺溝槽隔離（STI）區24也可包括位於襯層氧化物上方的介電材料，其中介電材料可使用流動式化學氣相沉積（Flowable Chemical Vapor Deposition, FCVD）、旋塗（spin-on coating）或相似方法形成。根據一些實施例，位於介電襯層上方的介電材料可包括氧化矽。
硬式罩幕30的上表面與淺溝槽隔離（STI）區24的上表面可實質上彼此切齊。半導體條26位於相鄰的淺溝槽隔離（STI）區24之間。根據本文的一些實施例，半導體條26是原始基底20的一部分，因此半導體條26的材料與基底20的材料相同。在本文的其他實施例中，半導體條26為透過蝕刻淺溝槽隔離（STI）區24之間的基底20的部分以形成凹槽，且進行磊晶以在凹槽內再生長另一半導體材料。因此，半導體條26由不同於基底20的半導體材料形成。根據一些實施例，半導體條26由矽鍺、矽碳或III-V族化合物半導體材料形成。
請參照第3圖，回蝕刻淺溝槽隔離（STI）區24，使得半導體條26的頂部突出得比淺溝槽隔離（STI）區24的餘留部分的上表面24A高，以形成突出的鰭部36。對應的製程繪示於第27圖所示的製程流程400中的製程步驟406。可使用乾蝕刻製程來進行蝕刻。其中，例如以HF3 及NH3 用作蝕刻氣體。在蝕刻製程過程中，可能產生電漿。蝕刻製程也可包括使用氬氣。根據本文的其他實施例，利用濕蝕刻製程進行淺溝槽隔離（STI）區24的回蝕刻。蝕刻化學劑可包括HF。
在上述實施例中，可以透過任何合適的方法來圖案化鰭部。舉例來說，可使用一或多道光學微影製程來圖案化鰭部，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程將光學微影製程及自對準製程相結合，從而容許形成具有間距小於使用單一直接光學微影製程可獲得的間距的圖案。舉例來說，在一實施例中，形成犧牲層於基底上方並使用光學微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隙壁。 然後去除犧牲層，然後可使用餘留的間隙壁或芯軸來圖案化鰭部。
請參照第4圖，形成虛置閘極堆疊38延伸於（突出的）鰭部36的上表面及側壁上。對應的製程繪示於第27圖所示的製程流程400中的製程步驟408。虛置閘極堆疊38可包括虛置閘極介電層40及位於虛置閘極介電層40上方的虛置閘極電極42。虛置閘極電極42可使用多晶矽形成，而也可以使用其他材料。每個虛置閘極堆疊38也可包括位於虛置閘極電極42上方的一個（或多個）硬式罩幕層44。硬式罩幕層44可由氮化矽、氧化矽、碳氮化矽或其多層形成。虛置閘極堆疊38可跨越單一或多個突出的鰭部36及/或淺溝槽隔離（STI）區24。虛置閘極堆疊38也具有縱向垂直於突出的鰭部36的縱向。
接下來，形成閘極間隙壁46於虛置閘極堆疊38的側壁上。對應的製程繪示於第27圖所示的製程流程400中的製程步驟408。根據本文的一些實施例，閘極間隙壁46由介電材料形成，諸如氮化矽、碳氮化矽或相似物，且可具有單層結構或具有包括多個介電層的多層結構。
然後，進行蝕刻製程以蝕刻突出的鰭部36中未覆蓋虛置閘極堆疊38及閘極間隙壁46的部分，進而得到第5圖所示的結構。對應的製程繪示於第27圖所示的製程流程400中的製程步驟410。回蝕刻可為異向性的，因此位於虛置閘極堆疊38及閘極間隙壁46正下方的鰭部36部分因受到保護而未受到蝕刻。根據一些實施例，凹陷的半導體條26的上表面低於淺溝槽隔離（STI）區24的上表面24A而對應形成凹槽50。凹槽50包括位於虛置閘極堆疊38的兩相對側的部分以及位於突出的鰭部36餘留部分之間的部分。
接下來，透過於凹槽50內選擇性地生長（透過磊晶）半導體材料來形成磊晶區（源極/汲極區）54，得到第6圖的結構。對應的製程繪示於第27圖所示的製程流程400中的製程步驟412。根據所得的鰭式場效電晶體（FinFET）為p型鰭式場效電晶體（FinFET）還是n型鰭式場效電晶體（FinFET），對進行中的磊晶原位摻雜p型或n型雜質。舉例來說，當所得的鰭式場效電晶體（FinFET）為p型鰭式場效電晶體（FinFET）時，可生長矽鍺硼（SiGeB）、矽硼（SiB）或相似物。相反地，當所得的鰭式場效電晶體（FinFET）為n型鰭式場效電晶體（FinFET）時，可生長矽磷（SiP）、矽碳磷（SiCP）或相似物。根據本文的其他實施例，磊晶區54包括III-V族化合物半導體，諸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其組合或其多層。在填充磊晶區54於凹槽50內之後，磊晶區54的進一步磊晶生長導致磊晶區54水平擴展，並且可以形成小切面（facet）。磊晶區54的進一步生長也可導致相鄰的磊晶區54彼此併接。可能產生空孔（氣隙）56。根據本文的一些實施例，當磊晶區54的上表面仍然為波形，或者當併接的磊晶區54的上表面已經變得平坦（其透過在磊晶區54進一步生長而實現，如第6圖所示），可完成磊晶區54的製作。
在進行磊晶步驟之後，可對磊晶區54進一步植入p型或n型雜質以形成源極及汲極區，其也使用標號54來表示。在本文其他實施例中，當進行磊晶期間對磊晶區54原位摻雜p型或n型雜質時，則跳過植入步驟。
第7A圖係繪示出形成接觸蝕刻停止層（Contact Etch Stop Layer, CESL）58及內層介電（Inter-Layer Dielectric, ILD）層60之後的結構的立體示意圖。對應的製程繪示於第27圖所示的製程流程400中的製程步驟414。接觸蝕刻停止層（CESL）58可由氧化矽、氮化矽、碳氮化矽或相似物形成，且可使用CVD、ALD或相似方法形成。內層介電（ILD）層60可包括介電材料，其可使用FCVD、旋塗、CVD或另一種沉積方法形成。內層介電（ILD）層60可由含氧的介電材料形成，其可為基於矽氧化物的材料，諸如四乙基正矽酸鹽（Tetra Ethyl Ortho Silicate, TEOS）氧化物、矽酸磷玻璃（Phospho-Silicate Glass,　PSG）、矽酸硼玻璃（Boro-Silicate Glass, BSG）、硼摻雜磷矽玻璃（Boron-Doped Phospho-Silicate Glass, BPSG）或相似物。 可進行平坦化製程，例如CMP製程或機械磨削製程，使內層介電（ILD）層60、虛置閘極堆疊38及閘極間隙壁46的上表面彼此切齊。
第7B圖係繪示出在同一基底20上形成較短通道鰭式場效電晶體（FinFET）及較長通道鰭式場效電晶體（FinFET）的中間結構的剖面示意圖。較短通道裝置（其可為鰭式場效電晶體（FinFET））形成於裝置區域100，而較長通道裝置（其可為鰭式場效電晶體（FinFET））形成於裝置區域200。較短通道裝置的通道長度Lg1小於較長通道裝置的通道長度Lg2，如圖所示。根據一些實施例，Lg2/Lg1比率可大於約1.5或2.0，且可約在1.5至10之間的範圍。根據一些實施例，較短通道裝置為核心電晶體或在其他電路（例如，靜態隨機存取記憶體（Static Random Access Memories, SRAM））中的電晶體。較長通道裝置為驅動電路、外圍電路或相似電路中的電晶體。較短通道裝置及較長通道裝置中的任一者的剖面示意圖可對應於第6圖中線A-A的垂直面獲得的剖面示意圖。
根據一些實施例，較短通道裝置及較長通道裝置中的每一者可為短通道裝置、中通道裝置及長通道裝置。可理解的是裝置為短通道裝置、中通道裝置還是長通道裝置為相對的，並且可能與裝置（電晶體）的形成技術有關。根據本文的一些實施例，短通道裝置的通道長度可小於約30nm，而長通道裝置的通道長度可大於約100nm。中通道裝置的通道長度可約在30nm至100nm之間的範圍。當電晶體為短通道電晶體、中通道電晶體或長通道電晶體時，對應的裝置區域因此稱作短通道裝置區域、中通道裝置區域或長通道裝置區域。可理解的是短通道裝置、中通道裝置及長通道裝置的通道長度範圍為示例，且可重新定義。舉例來說，當微縮電晶體的尺寸時，可縮小短通道電晶體、中通道電晶體及長通道電晶體的通道長度範圍。裝置區域100及200中的每一者可為短通道裝置區域、中通道裝置區域及長通道裝置區域中的任何一者，只要裝置區域200中的電晶體的通道長於裝置區域100中的電晶體的通道即可。舉例來說，裝置區域100可為短通道裝置區域或中通道裝置區域，而裝置區域200可分別為中通道裝置區域或長通道裝置區域。裝置區域100及200可皆為短通道裝置區域、皆為中通道裝置區域，或者也可皆為長通道裝置區域。
為了區別較短通道裝置中的特徵部件與較長通道裝置中的特徵部件，使用第7A圖中對應特徵部件的標號加上數字100來表示短通道裝置中的特徵部件，且使用第7A圖中對應特徵部件的標號加上數字200來表示長通道裝置中的特徵部件。舉例來說，第7B圖中的源極/汲極區154及254對應於第7A圖中的源極/汲極區54。較短通道裝置區域及較長通道裝置區域中的閘極間隙壁分別表示為146及246。較短通道裝置及較長通道裝置中的對應特徵部件可透過共同的製程形成，其中一些示例製程在後續段落中進行討論。
在形成第7A及7B圖所示的結構之後，如第8A、8B及9至14圖所示，以金屬閘極及取代閘極介電層替換虛置閘極堆疊138及238。在第8A、8B及9至14圖中，繪示出淺溝槽隔離（STI）區24的上表面124A及224A，且半導體鰭部124’及224’分別突出於上表面124A及224A。
為了形成取代閘極，首先去除如第7A及7B圖所示的硬式罩幕層144及244、虛置閘極電極142及242以及虛置閘極介電層140及240，進而形成如第8A圖所示的開口59。對應的製程繪示於第27圖所示的製程流程400中的製程步驟416。第8A圖中的開口59對應於第8B圖中裝置區域100中的開口159及裝置區域200中的開口259。突出的半導體鰭部124’及224’的上表面及側壁分別露出於開口159及259內。
接下來，請參照第9圖，形成閘極介電層161/162及261/262，其分別延伸到開口159及259內。對應的製程繪示於第27圖所示的製程流程400中的製程步驟418。根據本文的一些實施例，閘極介電層包括界面層（Interfacial Layer, IL）161及261，其形成於突出的半導體鰭部124’及224’的露出表面上。界面層（IL）161及261可包括氧化物層，例如氧化矽層，且透過熱氧化突出的半導體鰭部124’及224’、化學氧化製程或沉積製程形成。閘極介電層也可包括位於對應的界面層（IL）161及261上方的高k值介電層162及262。高k值介電層162及262可由高k值介電材料形成，例如氧化鉿、氧化鑭、氧化鋁、氧化鋯或相似物。高k值介電材料的介電常數（k值）高於3.9，且可高於約7.0，有時高達21.0或更高。高k值介電層162及262覆蓋且可接觸下方對應的的界面層（IL）161及261。高k值介電層162及262形成為順應性層，且分別延伸於突出的半導體鰭部124’及224’的上表面上且分別延伸於閘極間隙壁146及246的上表面及側壁上。根據本文的一些實施例，高k值介電層162及262使用ALD或CVD形成。高k值介電層162及262可為同一介電層的多個部分，且同時以相同的材料及相同的厚度形成，或者各自以不同的材料及/或不同的厚度形成。
請進一步參照第9圖，透過沉積形成功函數層163及263。對應的製程繪示於第27圖所示的製程流程400中的製程步驟420。功函數層163及263中的每一者包括至少一均質層，其整體由相同的材料形成，或者可包括由不同的材料組成多個子層。功函數層163及263中的對應層以共同的沉積製程形成。功函數層163及263中膜層的特定材料可包括功函數金屬，並根據在裝置區域100及200中形成的各個鰭式場效電晶體（FinFET）為n型鰭式場效電晶體（FinFET）或為p型鰭式場效電晶體（FinFET）來選擇。舉例來說，當鰭式場效電晶體（FinFET）為n型鰭式場效電晶體（FinFET）時，功函數層163及263可包括氮化鈦（TiN）層、氮化鉭（TaN）層及基於Al的膜層（例如由TiAl、TiAlN、TiAlC，TaAlN或TaAlC）。當鰭式場效電晶體（FinFET）為p型鰭式場效電晶體（FinFET）時，功函數層163及263可包括TiN層、TaN層及另一TiN層。
根據本文的一些實施例，分別形成蓋層164及264（也是黏著層）於功函數層163及263上。對應的製程繪示於第27圖所示的製程流程400中的製程步驟422。蓋層164及264可為含金屬的膜層。根據一些實施例，其可由TiN形成。也可使用其他材料，例如TaN。根據一些實施例，使用ALD形成蓋層164及264。蓋層164及264的厚度足夠小，使其不會明顯阻擋上方膜層內的氟擴散至下方的功函數層163及263內。相反地，透過後續形成的氟阻擋層來實現阻止氟的功能。根據本文的一些實施例，蓋層164及264具有小於約40 Å的厚度，且上述厚度可約在10nm至40nm之間的範圍內。蓋層164及264可為相同的含金屬層的多個部分，其以相同的材料及相同的厚度同時形成，或各自以不同的材料及/或不同的厚度形成。
第10圖係繪示出了分別在裝置區域100及200中形成氟阻擋層166及266。對應的製程繪示於第27圖所示的製程流程400中的製程步驟424。氟阻擋層166及266由具有良好的阻擋氟擴散能力的材料（例如金屬）形成，及/或具有捕集氟的能力。再者，氟阻擋層166及266具有低電阻率值。氟阻擋層166及266可由具有高密度的材料形成，例如具有高於約8g/cm3 的密度。電阻率可低於約600μm*cm。氟阻擋層166及266可由金屬形成，諸如鎢、鈷、鉬或其合金。氟阻擋層166及266具有足夠大的厚度，以阻擋來自上方膜層的大部分的氟（例如大於75％或大於90％）擴散至功函數層163及263（若後續的製程中未去除氟阻擋層266）。所需的厚度與材料有關，並且由較緻密的材料所形成的氟阻擋層可形成得較薄而未犧牲其抑制擴散的能力。氟阻擋層166及266也可包括其他高密度材料，例如氮化矽、氧化矽、鋁基氧化物或相似物。介電的氟阻擋層可位於金屬的氟阻擋層上方或下方。這些材料儘管為介電材料，但具有足夠大的厚度，以至少阻擋部分的氟的擴散，但厚度也足夠小，以用於電隧穿。舉例來說，介電材料的厚度可小於約20 Å，並且可約在5 Å至20 Å之間的範圍內。
根據本文的一些實施例，使用的金屬可為鎢、鈷或鉬，氟阻擋層166及266的厚度大於約15Å，以充分抑制擴散。上述厚度可約在15Å至30Å之間的範圍內。
氟阻擋層166及266的形成方法可包括ALD。使用不含氟的製程氣體來進行沉積製程，且製程氣體可包括氫（H2 ）及含金屬的製程氣體。舉例來說，當氟阻擋層166及266由鎢形成時，對應的含金屬的製程氣體可包括WClx 、WBrx 、WCN或其組合。製程氣體可包含或不包含NH3 。可約在200°C至450°C之間的溫度下進行沉積。所得的氟阻擋層166及266可具有晶體結構。氟阻擋層166及266各自於沉積時不含氟。氟阻擋層166及266可為相同的含金屬層的多個部分，且以相同的材料及相同的厚度同時形成，或者可各自以不同的材料及/或不同的厚度形成。
請參照第11圖，形成蝕刻罩幕165，並對其進行圖案化以保護氟阻擋層166，同時露出氟阻擋層266（第10圖）。蝕刻罩幕165可由光阻形成。接下來，在一蝕刻製程中去除氟阻擋層266，而露出下方的蓋層264，如第11圖所示。對應的製程繪示於第27圖所示的製程流程400中的製程步驟426。接著去除蝕刻罩幕165， 例如在灰化製程中去除。
第12圖係繪示出形成成核層168及268，其用於成核，以幫助形成後續沉積的含氟金屬層170及270。對應的製程繪示於第27圖所示的製程流程400中的製程步驟428。根據一些實施例，成核層168及268可透過使第一氣體（例如，H2 、B2 H6 、NH3 或相似氣體）及第二氣體（其可為金屬鹵化物，例如WF6 ）產生脈衝來使用ALD形成。也可以使用其他方法（例如，CVD），製程氣體可包括WF6 及H2 以及某些載氣，例如氬氣。因此，成核層168及268內可包括氟。可約在250°C至約450°C之間的溫度下進行沉積。成核層168及268的厚度可約在10Å至50Å之間的範圍內，然而也可採用更大的厚度。在裝置區域100中，成核層168位於氟阻擋層166上方並且可與之接觸。在裝置區域200中，成核層268位於蓋層264上方並且可與之接觸。由於成核層168及268內加入一些雜質，成核層168及268可為非晶質的。
第13圖係繪示出了間隙填充製程，其中形成含氟金屬層170及270以填充餘留的開口159及259（第12圖）。對應的製程繪示於第27圖所示的製程流程400中的製程步驟430。根據一些實施例，使用CVD形成含氟金屬層170及270。或者，可使用ALD（儘管ALD具有比CVD低的沉積速率）。製程氣體可包括WF6 、H2 及某些載氣，例如氬氣。因此，含氟金屬層170及270內也包含氟。可約在250°C至約450°C之間的溫度下進行沉積。根據本文的一些實施例，氟阻擋層166、成核層168及含氟金屬層170可使用穿透式電子顯微鏡（Transmission Electron Microscopy, TEM）區分彼此，而不論它們是否包括相同或不同的金屬。成核層268及含氟金屬層270也可使用穿透式電子顯微鏡（TEM）區分彼此。
在形成含氟金屬層170及270之後，可以進行平坦化製程（諸如化學機械研磨（CMP）製程或機械研磨製程），以去除沉積膜層的多餘部分，如第13圖所示，而得到閘極堆疊174及274， 如第14圖所示。對應的製程繪示於第27圖所示的製程流程400中的製程步驟432。閘極堆疊174及274包括各自的閘極介電層161/162及261/262以及各自的閘極電極172及272。
第15圖係繪示出源極/汲極接觸插塞84及源極/汲極矽化物區86的形成。製作源極/汲極接觸插塞84包括透過蝕刻內層介電（ILD）層60而形成接觸開口，以露出位於下方部分的接觸蝕刻停止層（CESL）58，然後蝕刻接觸蝕刻停止層（CESL）58的露出部分，以露出源極/汲極區154及254。在後續的製程中，沉積金屬層（例如，Ti層）並延伸於接觸開口內。可形成金屬氮化物蓋層。然後進行退火製程，以使金屬層與源極/汲極區154/254的頂部反應以形成矽化物區86。接下來，保留先前形成的金屬氮化物層而未去除，或者去除先前形成的金屬氮化物層，然後沉積新的金屬氮化物層（例如，氮化鈦層）。接著將填充金屬材料（諸如鎢、鈷或相似物）填充至接觸開口內，隨後進行平坦化，以去除多餘的材料而得到源極/汲極接觸插塞84。
第16A圖係繪示出根據一些實施例之硬式罩幕80的形成。製作硬式罩幕80可包括進行蝕刻製程，以回蝕刻閘極堆疊174及274，而在閘極間隙壁146及246的相對部分之間形成凹槽，用介電材料填充凹槽，然後進行平坦化製程（例如，CMP製程或機械研磨製程），以去除介電材料的多餘部分。硬式罩幕80可由氮化矽、氮氧化矽、氧碳氮化矽或相似物形成。接著形成蝕刻停止層88及介電層90。形成閘極接觸插塞82，以穿透每一硬式罩幕80的一部分以接觸閘極電極172及272，因而形成了較短通道鰭式場效電晶體（FinFET）184及較長通道鰭式場效電晶體（FinFET）284。
第16B圖係繪示出鰭式場效電晶體（FinFET）的立體示意圖，其可表示如第16A圖所示的較短通道鰭式場效電晶體（FinFET）184及較長通道鰭式場效電晶體（FinFET）284的其中一者。同時也繪示出閘極接觸插塞82、源極/汲極矽化物區86及源極/汲極接觸插塞84。
如第16A圖所示，較短通道的鰭式場效電晶體（FinFET）184包括氟阻擋層166，防止及/或減少位於上方的成核層168及含氟金屬層170內的氟擴散至功函數層163內。如此一來，抑制了較短通道鰭式場效電晶體（FinFET）184的起始電壓的增加。另一方面，在較長通道鰭式場效電晶體（FinFET）284內未具有氟阻擋層，因此氟可能擴散至下方的功函數層263內，而導致較長通道鰭式場效電晶體（FinFET）284的起始電壓增加。如第26圖所示，由於幾何效應，隨著通道長度的增加，鰭式場效電晶體（FinFET）的起始電壓降低，如線94所示。若於較長通道的鰭式場效電晶體（FinFET）內也形成了氟阻擋層，則較長通道鰭式場效電晶體（FinFET）的起始電壓可能太低，無法使較長通道鰭式場效電晶體（FinFET）正常操作。因此，透過於較短通道鰭式場效電晶體（FinFET）內而不於較長通道鰭式場效電晶體（FinFET）中形成氟阻擋層，抑制了較短通道鰭式場效電晶體（FinFET）的高起始電壓，同時為一至較長通道鰭式場效電晶體（FinFET）的低起始電壓。線96表示出由於氟擴散至較長通道鰭式場效電晶體（FinFET）內而導致起始電壓的增加。
第17至第23圖示出了根據本文的一些實施例之製作鰭式場效電晶體（FinFET）的中間階段的剖面示意圖。除非另有說明，否則這些實施例中部件的材料及形成製程與第1-6、7A、7B、8A、8B、9-15、16A及16B圖所示的前述實施例中以相似標號表示的部件實質上相同。 因此，可在前述實施例的討論中找到關於第17至第23圖所示的部件的形成製程及材料的細節。
這些實施例的初始步驟與第1至9圖所示的步驟實質上相同。接下來，請參照第17圖，透過沉積形成氟阻擋層166A及266A。氟阻擋層166A及266A的材料及形成方法可從先前實施例中所討論的候選材料及候選形成方法中進行選擇，因此在此不再重複。 氟阻擋層166A及266A的厚度小於第10圖中的氟阻擋層166及266。此外，氟阻擋層166A及266A具有足夠小的厚度，使一些氟（例如，約在40%至70%之間）穿透而導致對應的鰭式場效電晶體（FinFET）的起始電壓明顯增加。上述厚度將在後續的段落中詳細討論。
接著形成蝕刻罩幕165並對其進行圖案化，以使餘留部分保護裝置區域100中的氟阻擋層166A，同時露出氟阻擋層266A。 接下來，在蝕刻製程中去除氟阻擋層266A，而露出下方的蓋層264。然後去除蝕刻罩幕165，而第18圖中繪示出所得的結構。
第19圖係繪示出氟阻擋層166B及266B的形成，它們使用相同的材料同時形成。可如先前討論的實施例中那樣從候選材料及候選形成方法中選擇氟阻擋層166B及266B的材料及形成方法，因此在此不再重複。氟阻擋層166B及266B的材料可與氟阻擋層166A及266A的材料相同或不同。氟阻擋層166A及166B統稱為氟阻擋層166。氟阻擋層166A及166B可由穿透式電子顯微鏡（TEM）區分彼此，而不論由相同材料還是由不同的材料形成。
根據本文的一些實施例，氟阻擋層166的厚度範圍與第10圖中的氟阻擋層166的厚度範圍相同。再者，氟阻擋層166具有足夠大的厚度，使大部分的氟（例如，超過約75%或90%）被阻止通往下方的功函數層163。舉例來說，由氟擴散進入下方的功函數層163所引起的起始電壓的增加（若有的話）會小於約0.05V。另一方面，氟阻擋層266B具有足夠小的厚度，使氟穿過它而通往下方的功函數層263而導致所得鰭式場效電晶體（FinFET）的起始電壓明顯增加。舉例來說，由氟擴散進入下方的功函數層263所引起的起始電壓的增加會大於約0.07V。
根據本文的一些實施例，氟阻擋層166B的厚度T2小於大約25 Å，且可約在5Å至15 Å之間的範圍內。氟阻擋層166的厚度T1大於約15 Å，且可約在15Å至30Å之間的範圍內。厚度比T2 / T1維持在所選定範圍內。當厚度比T2/T1太大時，這意味著厚度T2太大（其表示所得的較長通道鰭式場效電晶體（FinFET）的起始電壓增加得不夠大），或者意味著厚度T1太小，（其表示所得的較短通道鰭式場效電晶體（FinFET）的起始電壓未充分抑制。當厚度比T2/T1太小時，氟阻擋層266B的阻擋氟擴散的能力不足，因而無法達成形成氟阻擋層266B的目的。根據一些實施例，厚度比T2 / T1可約在0.2至0.8之間的範圍內。
在第20圖中，形成成核層168及268以及含氟金屬層170及270，然後進行平坦化製程以形成閘極電極172及272以及對應的閘極堆疊174及274，如第21圖所示。接下來，形成源極/汲極接觸插塞84及源極/汲極矽化物區86，如第22圖所示。然後，形成閘極接觸插塞82，如第23圖所示。在前述實施例中已經討論了材料及形成製程，在此不再重複。由此形成鰭式場效電晶體（FinFET） 184及284。
第24圖係繪示出分別形成鰭式場效電晶體（FinFET）184、284及384於三個裝置區域100、200及300中，其未繪示出一些細節，例如鰭式場效電晶體（FinFET）184、284及384的源極/汲極區。鰭式場效電晶體（FinFET）184、284及384中的每一者可為短通道鰭式場效電晶體（FinFET）、中通道鰭式場效電晶體（FinFET）或長通道鰭式場效電晶體（FinFET），其中鰭式場效電晶體（FinFET）184的通道短於鰭式場效電晶體（FinFET）284的通道，且鰭式場效電晶體（FinFET）284的通道短於鰭式場效電晶體（FinFET）384的通道。舉例來說，鰭式場效電晶體（FinFET）184、284及384可分別為短通道鰭式場效電晶體（FinFET）、中通道鰭式場效電晶體（FinFET）及長通道鰭式場效電晶體（FinFET）。根據本文的一些實施例，氟阻擋層166的厚度TA大於氟阻擋層266的厚度TB，且氟阻擋層266的厚度TB大於氟阻擋層366的厚度TC。舉例來說，比率TB/TA可約在0.5至0.8的範圍內，而比率TC/TA可約在0.2至約0.6的範圍內。
第25圖係繪示出根據一些實施例的鰭式場效電晶體（FinFET）184、284及384’。這些實施例相似於第24圖所示的實施例，除了鰭式場效電晶體（FinFET）384’中未有氟阻擋層。
本文的實施例具有一些有利特徵。透過在較短通道電晶體中形成氟阻擋層，實質上排除了對應起始電壓的增加（由功函數層內的氟擴散所引起），且可使較短通道電晶體維持低的起始電壓。較長通道電晶體的起始電壓低於較短通道電晶體的起始電壓。 因此，阻止氟擴散至其功函數層內可能導致其起始電壓太低。因此，較長通道電晶體中的氟阻擋層薄於短通道電晶體中的氟阻擋層，或者完全去除氟阻擋層，使得較長通道鰭式場效電晶體（FinFET）的起始電壓不會過分降低。
根據本文實施例，提供一種積體電路裝置之製造方法，其包括：去除虛置閘極堆疊，以形成第一凹槽於第一閘極間隙壁之間，且形成第二凹槽於第二閘極間隙壁之間，其中第一閘極間隙壁及第二閘極間隙壁分別位於較短通道裝置區域及較長通道裝置區域中。形成延伸至第一凹槽內的第一功函數層及延伸至第二凹槽內的第二功函數層；形成第一氟阻擋層於第一功函數層上，其中第一氟阻擋層由氟阻擋材料形成；形成第一含氟金屬層於第一功函數層上，其中第一含氟金屬層由含氟材料形成；以及形成第二含氟金屬層於第二功函數層上，其中第二含氟金屬層與第二功函數層之間不具有含氟阻擋材料，或具有第二氟阻擋層位於其間，第二氟阻擋層的厚度小於第一氟阻擋層的厚度。在一實施例中，上述方法更包括：在用於形成第一氟阻擋層的共同製程中，形成氟阻擋材料於第二功函數層上方；以及在形成第二含氟金屬層之前，從較長通道裝置區域中去除氟阻擋材料。在一實施例中，上述方法更包括形成第一子氟阻擋層，包括與第一功函數層重疊的第一部及與第二功函數層重疊的第二部；去除第一子氟阻擋層的第二部，並且留下第一子氟阻擋層的第一部而不去除；以及形成第二子氟阻擋層，包括與第一功函數層重疊及與第二功函數層重疊的第二部，其中第一及第二子氟阻擋層的第一部組合形成第一氟阻擋層，第二子氟阻擋層的該第二部形成第二氟阻擋層。在一實施例中，形成第一含氟阻擋層包括沉積無氟金屬層。在一實施例中，無氟金屬層包括鎢、鈷或鉬。在一實施例中，形成第一含氟金屬層包括沉積氮化矽層、氧化矽層或鋁基氧化物層。在一實施例中，形成第二氟阻擋層包括：沉積成核層；以及沉積金屬填充區，其中，成核層及金屬填充區包含氟。
根據本文實施例，提供一種積體電路裝置之製造方法，上述方法包括：分別沉積第一功函數層及第二功函數層於第一裝置區域及第二裝置區域中；分別沉積第一氟阻擋層及第二氟阻擋層於第一裝置區域及第二裝置區域中，其中第一氟阻擋層位於第一功函數層上，而第二氟阻擋層位於第二功函數層上；去除第二氟阻擋層；以及形成第一金屬填充層於第一氟阻擋層上，且形成第二金屬填充層於第二功函數層上。在一實施例中，第一功函數層為位於具有第一通道長度的第一電晶體內的第一閘極的一部分，且第二功函數層為位於具有第二通道長度的第二電晶體內的第二閘極的一部分，而第一通道長度短於第二通道長度。在一實施例中，第一功函數層及第二功函數層以共同的沉積製程形成。在一實施例中，第一氟阻擋層及第二氟阻擋層以共同的沉積製程形成。在一實施例中，上述方法更包括分別沉積第三氟阻擋層及第四氟阻擋層於第一裝置區域及第二裝置區域中，其中第三氟阻擋層位於第一氟阻擋層上。在一實施例中，第一金屬填充層及第二金屬填充層包括氟。在一實施例中，沉積第一氟阻擋層及第二氟阻擋層包括沉積無氟金屬層。
根據本文實施例，提供一種積體電路裝置，其包括：第一電晶體及第二電晶體。第一電晶體包括：第一功函數層；第一蓋層，位於第一功函數層上；第一氟阻擋層，位於第一蓋層上；第一金屬填充區，位於第一氟阻擋層上，其中第一金屬填充區包含氟。第二電晶體：包括第二功函數層；第二蓋層，位於第二功函數層上；第二金屬填充區，位於第二蓋層上並與之接觸，其中第二金屬填充區包含氟。在一實施例中，第一蓋層與第二蓋層由相同的材料形成，且第一金屬填充區與第二金屬填充區由相同的材料形成。在一實施例中，第一氟阻擋層不含氟，且第一氟阻擋層包括鎢、鈷或鉬。在一實施例中，第一氟阻擋層的厚度大於約15Å。在一實施例中，第一金屬填充區及第二金屬填充區包含氟。在一實施例中，第二蓋層包括TiN。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍內，且可於不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。。
10:晶圓 20:半導體基底 22:井區 24:隔離區/淺溝槽隔離（STI）區 24A,124A,224A:上表面 26:半導體條 28:墊氧化物層 30,44,144,244:硬式罩幕層 36:鰭部 38,138,238:虛置閘極堆疊 40,140,240:虛置閘極介電層 42,142,242:虛置閘極電極 46,146,246:閘極間隙壁 50:凹槽 54:磊晶區 56:空孔 58:接觸蝕刻停止層（CESL） 59,159,259:開口 60:內層介電（ILD）層 80:硬式罩幕 82:閘極接觸插塞 84:源極/汲極接觸插塞 86:源極/汲極矽化物區 88:蝕刻停止層 90:介電層 94,96:線 100,200,300:裝置區域 124’,224’:半導體鰭部 154,254:源極/汲極區 161,261,361:界面層（IL） 162,262:高k值介電層 163,263,363:功函數層 164,264,364:蓋層 165:蝕刻罩幕 166,266,166A,266A,366:氟阻擋層 168,268,368:成核層 170,270,370:含氟金屬層 172,272:閘極電極 174,274:閘極堆疊 184,284,384,384’:鰭式場效電晶體（FinFET） 400:製程流程 402,404,406,408,410,412,414,416,418,420,422,424,426,428,430,432:製程步驟 Lg1,Lg2:通道長度 TA,TB,TC:厚度
第1-6、7A、7B、8A、8B、9-15、16A及16B圖係繪示出根據一些實施例之鰭式場效電晶體（Fin Field-Effect Transistor, FinFET）的中間製造階段的立體示意圖及剖面示意圖。 第17至23圖係繪示出根據一些實施例之鰭式場效電晶體（FinFET）的形成中間製造階段的立體示意圖及剖面示意圖。 第24及25圖係繪示出根據一些實施例之鰭式場效電晶體（FinFET）的剖面示意圖。 第26圖係繪示出根據一些實施例之起始電壓與通道長度的關係圖。 第27圖係繪示出根據一些實施例之製造鰭式場效電晶體（FinFET）的製程流程圖。
無
400:製程流程
402,404,406,408,410,412,414,416,418,420,422,424,426,428,430,432:製程步驟

Claims (12)

  1. 一種積體電路裝置之製造方法，包括：去除複數個虛置閘極堆疊，以形成一第一凹槽於複數個第一閘極間隙壁之間，且形成一第二凹槽於複數個第二閘極間隙壁之間，其中第一閘極間隙壁及第二閘極間隙壁分別位於較短通道裝置區域及較長通道裝置區域中；形成延伸至該第一凹槽內的一第一功函數層及延伸至該第二凹槽內的一第二功函數層；形成一第一氟阻擋層於該第一功函數層上，其中該第一氟阻擋層由一氟阻擋材料形成，且該氟阻擋材料包括鎢、鈷、鉬或其合金；形成一第一含氟金屬層於該第一功函數層上，其中該第一含氟金屬層由一含氟材料形成；以及形成一第二含氟金屬層於該第二功函數層上，其中該第二含氟金屬層與該第二功函數層之間不具有該氟阻擋材料，或具有一第二氟阻擋層位於其間，該第二氟阻擋層的厚度小於該第一氟阻擋層的厚度。
  2. 如請求項1之積體電路裝置之製造方法，更包括：在用於形成該第一氟阻擋層的一共同製程中，形成該氟阻擋材料於該第二功函數層上方；以及在形成該第二含氟金屬層之前，從該較長通道裝置區域中去除該氟阻擋材料。
  3. 如請求項1之積體電路裝置之製造方法，更包括：形成第一子氟阻擋層，包括與該第一功函數層重疊的一第一部及與該第二功函數層重疊的一第二部；去除該第一子氟阻擋層的該第二部，並且留下該第一子氟阻擋層的該第一部 而不去除；以及形成一第二子氟阻擋層，包括與該第一功函數層重疊的一第一部及與該第二功函數層重疊的一第二部，其中該第一及該第二子氟阻擋層的該等第一部組合形成該第一氟阻擋層，該第二子氟阻擋層的該第二部形成該第二氟阻擋層。
  4. 如請求項1、2或3之積體電路裝置之製造方法，形成該第二氟阻擋層包括：沉積一成核層；以及沉積一金屬填充區，其中該成核層及該金屬填充區包含氟。
  5. 一種積體電路裝置之製造方法，包括：分別沉積一第一功函數層及一第二功函數層於一第一裝置區域及一第二裝置區域中；分別沉積一第一氟阻擋層及一第二氟阻擋層於該第一裝置區域及該第二裝置區域中，其中該第一氟阻擋層位於該第一功函數層上，而該第二氟阻擋層位於該第二功函數層上，且其中該第一氟阻擋層及該第二氟阻擋層包括鎢、鈷、鉬或其合金；去除該第二氟阻擋層；以及形成一第一金屬填充層於該第一氟阻擋層上，且形成一第二金屬填充層於該第二功函數層上。
  6. 如請求項5之積體電路裝置之製造方法，其中該第一功函數層為位於具有一第一通道長度的一第一電晶體內的一第一閘極的一部分，且該第二功函數層為位於具有一第二通道長度的一第二電晶體內的一第二閘極的一部分，而該第一通道長度短於該第二通道長度。
  7. 如請求項5或6之積體電路裝置之製造方法，其中該第一功函數層及該第二功函數層以共同的沉積製程形成，且其中該第一氟阻擋層及該第二氟阻擋層以共同的沉積製程形成。
  8. 如請求項5或6之積體電路裝置之製造方法，更包括：分別沉積一第三氟阻擋層及一第四氟阻擋層於該第一裝置區域及該第二裝置區域中，其中該第三氟阻擋層位於該第一氟阻擋層上。
  9. 如請求項5或6之積體電路裝置之製造方法，其中該第一金屬填充層及該第二金屬填充層包括氟。
  10. 一種積體電路裝置，包括：一第一電晶體，包括：一第一功函數層；一第一蓋層，位於該第一功函數層上；一第一氟阻擋層，位於該第一蓋層上；以及一第一金屬填充區，位於該第一氟阻擋層上，其中該第一金屬填充區包含氟；以及一第二電晶體，包括：一第二功函數層；一第二蓋層，位於該第二功函數層上；一第二金屬填充區，位於該第二蓋層上並與之接觸，其中該第二金屬填充區包含氟。
  11. 如請求項10之積體電路裝置，其中該第一蓋層與該第二蓋層由相同的材料形成，且該第一金屬填充區與該第二金屬填充區由相同的材料形成。
  12. 如請求項10或11之積體電路裝置，其中該第一氟阻擋層不含氟，且該第一氟阻擋層包括鎢、鈷或鉬，其中該第一金屬填充區及該第二金屬填充區包含氟，且其中該第二蓋層包括TiN。
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