TWI899951B - 半導體裝置 - Google Patents
半導體裝置Info
- Publication number
- TWI899951B TWI899951B TW113114354A TW113114354A TWI899951B TW I899951 B TWI899951 B TW I899951B TW 113114354 A TW113114354 A TW 113114354A TW 113114354 A TW113114354 A TW 113114354A TW I899951 B TWI899951 B TW I899951B
- Authority
- TW
- Taiwan
- Prior art keywords
- spacer
- pattern
- sidewalls
- conductive contact
- layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一種半導體裝置包括:第一接觸結構,位於主動圖案的中心部分上;位元線結構,位於第一接觸結構上;間隔件結構,位於位元線結構的側壁及第一接觸結構的側壁上,並且包括在與基板的上表面實質上平行的水平方向上依序堆疊的第一間隔件、第二間隔件、蝕刻終止圖案及第三間隔件;第二接觸結構,位於主動圖案的端部部分上;以及電容器,位於第二接觸結構上。第一間隔件的最下表面可低於第二間隔件的最下表面,且蝕刻終止圖案的下表面及第三間隔件的下表面可高於第二間隔件的最下表面。
Description
本申請案主張優先於在2023年5月11日在韓國智慧財產局提出申請的韓國專利申請案第10-2023-0060845號,所述韓國專利申請案的揭露內容全文併入本案供參考。
本揭露的實例性實施例是有關於一種半導體裝置。更具體而言,本揭露的實例性實施例是有關於一种動態隨機存取記憶體裝置。
一種動態隨機存取記憶體(dynamic random access memory,DRAM)裝置包括:在第一方向上延伸穿過主動圖案的上部部分的閘極結構;位於主動圖案的中心部分上的位元線結構,位元線結構中的每一者在第二方向上延伸;分別位於主動圖案中的對應主動圖案的相對端部部分上的接觸插塞結構;以及分別位於接觸插塞結構中的對應接觸插塞結構上的電容器。
隨著DRAM裝置已高度積體化,與主動圖案接觸的接觸插塞結構的面積減小,此使得接觸插塞結構與主動圖案之間的電性連接可較差。
實例性實施例提供一種具有改善的電性特性的半導體裝置。
根據實例性實施例,提供一種半導體裝置。所述半導體裝置可包括:第一導電接觸件,位於主動圖案的中心部分上;位元線結構,位於第一導電接觸件上;間隔件結構,位於位元線結構的側壁上及第一導電接觸件的側壁上,且包括在與基板的上表面平行的水平方向上依序堆疊的第一間隔件、第二間隔件、蝕刻終止圖案及第三間隔件;第二導電接觸件,位於主動圖案的端部部分上;以及電容器,位於第二導電接觸件上。第一間隔件的最下表面可低於第二間隔件的最下表面,且蝕刻終止圖案的下表面及第三間隔件的下表面可高於第二間隔件的最下表面。
根據實例性實施例,提供一種半導體裝置。所述半導體裝置可包括:主動圖案,位於基板上;第一導電接觸件,位於主動圖案的中心部分上;緩衝堆疊,位於基板上且相鄰於第一導電接觸件;位元線結構,位於第一導電接觸件及緩衝堆疊上;間隔件結構,位於位元線結構的側壁、第一導電接觸件的側壁及緩衝堆疊的側壁上,且包括在與基板的上表面平行的水平方向上依序堆疊的第一間隔件、第二間隔件、蝕刻終止圖案及第三間隔件;第二導電接觸件,位於主動圖案的端部部分上,且包括沿著與基板的上表面垂直的垂直方向進行佈置的下部部分及上部部分;以及電容器,位於第二導電接觸件上。第一間隔件可覆蓋位元線結
構的側壁、第一導電接觸件的側壁及緩衝堆疊的上部側壁。蝕刻終止圖案及第三間隔件可接觸第二導電接觸件的下部部分的上表面,並且可覆蓋第二導電接觸件的上部部分的側壁。
根據實例性實施例,提供一種半導體裝置。所述半導體裝置可包括:多個主動圖案,位於基板上;隔離圖案,位於基板上且覆蓋主動圖案的側壁;在第二方向上彼此間隔開的多個閘極結構,所述多個閘極結構中的每一者可在與基板的上表面平行的第一方向上延伸穿過主動圖案且延伸穿過隔離圖案的上部部分,所述第二方向平行於基板的上表面且垂直於第一方向;多個第一導電接觸件,分別位於所述多個主動圖案的中心部分上;多個第二導電接觸件,分別位於所述多個主動圖案的端部部分上;多個緩衝堆疊,位於所述多個主動圖案及所述隔離圖案上且位於所述多個第二導電接觸件之間;在第一方向上彼此間隔開的多個位元線結構,所述多個位元線結構中的每一者可在所述多個第一導電接觸件及所述多個緩衝堆疊上在第二方向上延伸;多個間隔件結構,位於所述多個位元線結構在第一方向上的側壁、所述多個第一導電接觸件在第一方向上的側壁及所述多個緩衝堆疊在第一方向上的側壁上,所述多個間隔件結構中的每一者包括在第一方向上依序堆疊的第一間隔件、第二間隔件、蝕刻終止圖案及第三間隔件;多個搭接接墊,分別位於所述多個第二導電接觸件上;以及多個電容器,分別位於所述多個第二導電接觸件上。第一間隔件的最下表面可低於第二間隔件的最下表面,且蝕刻終止圖案的
下表面及第三間隔件的下表面可高於第二間隔件的最下表面。
在根據實例性實施例的半導體裝置中,在位元線結構中的每一者的側壁上可僅形成間隔件結構的一些部分,並且可使用位元線結構且使用間隔件結構的所述部分作為蝕刻遮罩來實行蝕刻製程以形成暴露出主動圖案的端部部分的上表面的開口,因此位元線結構之間的空間可足夠大以容易地形成所述開口。
此外,開口中的殘留物可藉由清潔製程而被移除以擴大所述開口,使得開口的底部的高度可具有小的分佈。因此,可形成於各個開口中的導電接觸件的下表面可具有小的分佈,且藉由導電接觸件而電性連接至主動圖案的電容器可具有均勻的電性特性。
100:基板
105:主動圖案
107:雜質區
110:隔離圖案
120:閘極絕緣圖案
130:第一導電圖案
140:第二導電圖案
150:第一遮罩
160:閘極結構
170:第一模製層
175:第二模製層
177:第一開口
180:第三模製層
185:第三模具
190:第一緩衝層
195:第一緩衝器
200:第二緩衝層
205:第二緩衝器
210:第三緩衝層
215:第三緩衝器
218:緩衝結構
220:第二開口
230:第一間隔件
240:接墊
250:歐姆接觸圖案
260:第二金屬圖案
268:第一接觸結構/第一接觸件
270:障壁圖案
280:第三金屬圖案
290:第二遮罩
300:位元線結構
310:第二間隔件
330:填充圖案
350:第三間隔件
360:第四開口
365:第三開口
370:蝕刻終止層
375:蝕刻終止圖案
380:第四間隔件層
385:第四間隔件
390:第一犧牲圖案
400:第二犧牲圖案
410:第五開口
420:第二接觸結構層
425:第二接觸結構
430:柵欄圖案
460:搭接接墊
470:絕緣圖案
480:第一電極
490:介電層
500:第二電極
510:電容器
800:間隔件結構/複合間隔件
A-A'、B-B'、C-C'、E-E':線
D1:第一方向
D2:第二方向
D3:第三方向
圖1至圖3是示出根據實例性實施例的半導體裝置的平面圖及剖視圖。
圖4至圖43是示出根據實例性實施例的製造半導體裝置的方法的平面圖及剖視圖。
參照附圖根據以下詳細說明,將容易地理解根據實例性實施例的半導體裝置及其製造方法的上述及其他態樣及特徵。應理解,儘管可在本文中使用用語「第一」、「第二」及/或「第三」來闡述各種材料、層、區、接墊、電極、圖案、結構及/或製程,
但該些各種材料、層、區、接墊、電極、圖案、結構及/或製程不應受該些用語限制。該些用語僅用於將一個材料、層、區、接墊、電極、圖案、結構或製程與另一材料、層、區、接墊、電極、圖案、結構或製程區分開。因此,可分別選擇性地或可互換地將「第一」、「第二」及/或「第三」用於每一材料、層、區、電極、接墊、圖案、結構或製程。在本說明書中,未使用「第一」、「第二」等闡述的用語在申請專利範圍中仍可被稱為「第一」或「第二」。另外,使用特定序數(例如,特定請求項中的「第一」)所提及的用語可在別處使用不同的序數(例如,說明書或另一請求項中的「第二」)進行闡述。
在下文中,各水平方向之中與基板的上表面實質上平行且可實質上彼此垂直的兩個方向可分別被稱為第一方向D1及第二方向D2,且各水平方向之中可相對於第一方向D1及第二方向D2中的每一者成銳角的方向可被稱為第三方向D3。
圖1至圖3是示出根據實例性實施例的半導體裝置的平面圖及剖視圖。具體而言,圖1是平面圖,圖2包括分別沿著圖1的線A-A'及線B-B'截取的剖視圖,且圖3包括分別沿著圖1的線C-C'及線E-E'截取的剖視圖。
參照圖1至圖3,半導體裝置可包括位於基板100上的主動圖案105、閘極結構160、位元線結構300、間隔件結構800、緩衝結構218、填充圖案330、第一接觸結構268、柵欄圖案430、第二接觸結構425、搭接接墊460及電容器510。應注意,如自在
其中對各項目進行闡述的上下文的各個附圖中可看出,在本文中以單數闡述的項目可設置為複數個。
半導體裝置可更包括隔離圖案110、第一模製層170、第二模製層175、第三模具185、第一間隔件230及絕緣圖案470。基板100可為或者可包含矽、鍺、矽鍺、或III-V族化合物半導體(例如,GaP、GaAs、GaSb等)。在實例性實施例中,基板100可為絕緣體上矽(silicon-on-insulator,SOI)基板或絕緣體上鍺(germanium-on-insulator,GOI)基板。在基板100上可界定出主動圖案105,且主動圖案105的側壁可被基板100上的隔離圖案110覆蓋。
主動圖案105可在第三方向D3上延伸至特定長度,且多個主動圖案105可在第一方向D1上彼此間隔開以形成主動圖案列。另外,多個主動圖案列可在第二方向D2上彼此間隔開以形成主動圖案陣列。在實例性實施例中,主動圖案列中的每一者中的主動圖案105可在第一方向D1上彼此對齊。主動圖案105之中在第一方向D1上進行設置的主動圖案105的端部部分可沿著第一方向D1彼此對齊,所述端部部分可在第一方向D1上彼此對應。舉例而言,主動圖案105中的每一者可具有沿著第三方向D3設置的兩個端部部分及一個中心部分。主動圖案105的端部部分之中的對應端部部分可位於一列中,並且可與平行於第一方向D1的直線對齊。
主動圖案105可包含與基板100的材料實質上相同的材
料或者可由與基板100的材料實質上相同的材料形成,且隔離圖案110可包含或者可為例如氧化矽等氧化物。在主動圖案105的端部部分的上部部分處可設置有雜質區107。雜質區107可包含例如n型雜質或p型雜質。
在實例性實施例中,主動圖案105的中心部分的上表面及隔離圖案110的在第一方向D1上與所述中心部分相鄰的部分的上表面可低於主動圖案105的端部部分的上表面及隔離圖案110的在第一方向D1上與所述端部部分相鄰的部分的上表面。主動圖案105中的每一者的中心部分的上表面可低於主動圖案105的端部部分。隔離圖案110可覆蓋主動圖案105的側壁。
每一閘極結構160可在第一方向D1上延伸穿過主動圖案105的上部部分及隔離圖案110的上部部分,且多個閘極結構160可在第二方向D2上彼此間隔開。每一閘極結構160可包括在實質上垂直於基板100的上表面的垂直方向上依序堆疊的第一導電圖案130、第二導電圖案140及第一遮罩150,且可更包括可覆蓋第一導電圖案130的側壁、第二導電圖案140的側壁、第一遮罩150的側壁以及第一導電圖案130的下表面的閘極絕緣圖案120。相結合的第一導電圖案130與第二導電圖案140可為閘極。
閘極絕緣圖案120可包含例如氧化矽等氧化物或者可由例如氧化矽等氧化物形成,第一導電圖案130可包含例如金屬、金屬氮化物、金屬矽化物等或者可由例如金屬、金屬氮化物、金屬矽化物等形成,第二導電圖案140可包含例如摻雜有n型雜質
或p型雜質的複晶矽或者可由例如摻雜有n型雜質或p型雜質的複晶矽形成,且第一遮罩150可包含例如氮化矽等絕緣氮化物或者可由例如氮化矽等絕緣氮化物形成。在實施例中,在第二方向D2上彼此間隔開的兩個相鄰的閘極結構160可延伸穿過主動圖案列中的對應主動圖案列的上部部分。
在另一實施例中,可更設置以下虛設閘極結構(圖中未示出):所述虛設閘極結構在第一方向D1延伸穿過位於主動圖案列之間的隔離圖案110的上部部分、以及主動圖案105中的每一者的與隔離圖案110的上部部分相鄰的上部部分。舉例而言,所述虛設閘極結構可更設置於主動圖案列之間。虛設閘極結構可在第一方向D1上延伸穿過位於主動圖案列之間的隔離圖案110的上部部分及主動圖案105的上部部分。
在主動圖案105的中心部分上可設置有亦被闡述為第一接觸件268或導電接觸件的第一接觸結構268,並且第一接觸結構268可包括在垂直方向上依序堆疊的接墊240、歐姆接觸圖案250及第二金屬圖案260。第一接觸結構268(例如,導電接觸件)可包含形成垂直地延伸的連續導電結構的一或多種導電材料。在實例性實施例中,多個第一接觸結構268可在第一方向D1及第二方向D2上彼此間隔開。接墊240可包含或者可為例如摻雜有雜質的複晶矽,歐姆接觸圖案250可包含或者可為金屬矽化物(例如矽化鈷、矽化鎳、矽化鈦等),且第二金屬圖案260可包含或者可為金屬(例如鎢、鈮、銅、鋁等)。
第一模製層170、第二模製層175及第三模具185可設置於主動圖案105及隔離圖案110上。第一模製層170及第二模製層175中的每一者可在第一方向D1上延伸。多個第一模製層170可在第二方向D2上彼此間隔開,且多個第二模製層175可在第二方向D2上彼此間隔開。多個第三模具185可在第一方向D1及第二方向D2上彼此間隔開,且第三模具185可設置於位元線結構300之下。
在實例性實施例中,第一模製層170的上表面及第二模製層175的上表面以及第三模具185的上表面可實質上彼此共面。此外,第三模具185可具有較第一模製層170的下表面及第二模製層175的下表面低的下表面。蝕刻終止圖案375可在第一方向D1上接觸第三模具185的側壁。第一模製層170及第二模製層175可包含例如氮化矽等絕緣氮化物或者可由例如氮化矽等絕緣氮化物形成,且第三模具185可包含例如氧化矽等氧化物。
緩衝結構218可設置於位元線結構300與第一模製層170、第二模製層175及第三模具185之間。緩衝結構218可包括在垂直方向上依序堆疊的第一緩衝器195、第二緩衝器205及第三緩衝器215。緩衝結構218可為緩衝堆疊。緩衝結構218可設置為在垂直方向上低於位元線結構300。緩衝結構218可設置為在垂直方向上高於第一模製層170、第二模製層175及第三模具185。多個緩衝結構218可在第一方向D1及第二方向D2上彼此間隔開。第一緩衝器195可包含或者可為例如氧化矽等氧化物,第二緩衝器205
可包含或者可為高介電常數材料,且第三緩衝器215可包括或者可為例如氮化矽等氮化物。緩衝結構218的上表面可與第一接觸結構268的上表面實質上共面。在一個實施例中,緩衝結構218的下表面高於第一接觸結構268的下表面。
位元線結構300可在第二方向D2上延伸,且多個位元線結構300可在第一方向D1上彼此間隔開。位元線結構300可在垂直方向上與主動圖案105的中心部分交疊,且第一接觸結構268可設置於位元線結構300與主動圖案105之間。位元線結構300可接觸緩衝結構218的上表面。
位元線結構300可包括在垂直方向上依序堆疊的障壁圖案270、第三金屬圖案280及第二遮罩290。障壁圖案270可包含或者可為金屬氮化物(例如氮化鈦)或金屬氮化矽(例如氮化鈦矽),第三金屬圖案280可包含或者可為金屬(例如鎢),且第二遮罩290可包含絕緣氮化物(例如氮化矽)。相結合的障壁圖案270及第三金屬圖案280可為位元線。
填充圖案330可設置於隔離圖案110的與主動圖案105的中心部分相鄰的部分上。填充圖案330與主動圖案105的中心部分可在第一方向D1上鄰近,並且可設置於在第一方向D1上鄰近的第一接觸結構268之間。舉例而言,填充圖案330可設置於第一接觸結構268之中在第一方向D1上相鄰且鄰近的兩個第一接觸結構268之間。所述多個填充圖案330可在位元線結構300之中在第一方向D1上鄰近的位元線結構300之間在第二方向D2上
彼此間隔開。舉例而言,在平面圖中,所述多個填充圖案330可位於位元線結構300之中鄰近的兩個位元線結構300之間。在平面圖中,填充圖案330與位元線結構300可在第一方向D1上交替地鄰近。此外,多個填充圖案330可在閘極結構160之中在第二方向D2上鄰近的閘極結構160之間在第一方向D1上彼此間隔開。舉例而言,填充圖案330可位於閘極結構160之中在第二方向D2上延伸的鄰近的兩個閘極結構160之間。
在實例性實施例中,填充圖案330的下表面可與主動圖案105的中心部分的下表面及第一接觸結構268的下表面實質上共面,並且可高於閘極結構160的第二導電圖案140的上表面。另外,填充圖案330的上表面可低於主動圖案105的端部部分的上表面。填充圖案330設置於隔離圖案的可與主動圖案105的中心部分相鄰的一部分與柵欄圖案之間。填充圖案可覆蓋第一接觸結構268的下部側壁。填充圖案330可覆蓋第一接觸結構268的下部側壁。填充圖案330可包含例如氮化矽或碳氮氧化矽等絕緣氮化物或者可由所述絕緣氮化物形成。
第一間隔件230可設置於第一模製層170的側壁及緩衝結構218的側壁上。在一些實施例中,可不形成第一間隔件230。第一間隔件230可包含例如氮化矽等絕緣氮化物或者可由例如氮化矽等絕緣氮化物形成。
間隔件結構800可包括在第一方向D1上依序堆疊於位元線結構300的側壁上的第二間隔件310、第三間隔件350、蝕刻終
止圖案375及第四間隔件385。間隔件結構800可設置於位元線結構300在第一方向D1上的相對側壁及第一接觸結構268在第一方向D1上的相對側壁中的每一者上。在實例性實施例中,第二間隔件310及第三間隔件350中的每一者可在第二方向D2上延伸。
在實例性實施例中,第二間隔件310可接觸第一接觸結構268在第一方向D1上的相對側壁中的每一者以及位元線結構300在第一方向D1上的相對側壁中的每一者。此外,第二間隔件310亦可接觸第二緩衝器205及第三緩衝器215中的每一者在第一方向D1上的相對側壁中的每一者。第二間隔件310亦可接觸第一緩衝器195在第一方向D1上的端部部分中的每一者的上表面。
因此,第二間隔件310的最下表面可與主動圖案105的中心部分的上表面、隔離圖案110的在第一方向D1上與所述中心部分相鄰的部分的上表面、以及填充圖案330的下表面實質上共面。
在實例性實施例中,第三間隔件350可接觸第二間隔件310在第一方向D1上的相對側壁中的每一者、以及第一緩衝器195在第一方向D1上的相對側壁中的每一者。另外,第三間隔件350亦可接觸第三模具185在第一方向D1上的相對端部部分中的每一者的上表面。第三間隔件350亦可接觸填充圖案330在第一方向D1上的相對端部部分中的每一者的上表面。因此,第三間隔件350的最下表面可與填充圖案330的上表面實質上共面,並且可高於第二間隔件310的下表面。
蝕刻終止圖案375及第四間隔件385可依序堆疊於第三間隔件350在第一方向D1上的相對側壁中的每一者、第三模具185在第一方向D1上的相對側壁中的每一者上。蝕刻終止圖案375及第四間隔件385可依序堆疊於第一模製層170及第二模製層175在第二方向D2上的相對側壁中的每一者上。蝕刻終止圖案375及第四間隔件385可在垂直方向上依序堆疊於第一模製層170的上表面及第二模製層175的上表面上,並且可依序堆疊於第一間隔件230在第二方向D2上的外側壁上。
在實例性實施例中,蝕刻終止圖案375的下表面及第四間隔件385的下表面可與主動圖案105的端部部分的上表面實質上共面,且因此可高於第三間隔件350的最下表面。在實例性實施例中,第二間隔件310的最下表面低於第三間隔件350的最下表面,且蝕刻終止圖案375的下表面及第四間隔件385的下表面高於第三間隔件350的最下表面。蝕刻終止圖案375的最下表面可與第四間隔件385的最下表面實質上共面。蝕刻終止圖案375可接觸第三間隔件350的外側壁。第二間隔件310及第四間隔件385中的每一者可包含例如氮化矽等絕緣氮化物或者由例如氮化矽等絕緣氮化物形成,且第三間隔件350及蝕刻終止圖案375中的每一者可包含例如氧化矽等氧化物或者由例如氧化矽等氧化物形成。
亦被闡述為第二接觸件或導電接觸件的第二接觸結構425可設置於主動圖案105的相對端部部分中的每一者上,並且可
接觸雜質區107。多個第二接觸結構425可在第一方向D1及第二方向D2上彼此間隔開。第二接觸結構425(例如,導電接觸件)可包含形成垂直地延伸的連續導電結構的一或多種導電材料。
在實例性實施例中,第二接觸結構425可包括在第一方向D1上具有第一寬度的下部部分。第二接觸結構425可包括位於所述下部部分上的上部部分,所述上部部分與所述下部部分可沿著垂直方向進行佈置。第二接觸結構425的上部部分可在第一方向D1上具有小於第一寬度的第二寬度。由於存在寬度差異,第二接觸結構425的下部部分可自第二接觸結構425的上部部分的側壁突出從而具有台階狀形狀。由於存在突出及台階狀形狀,第二接觸結構425的下部部分可在界定第二接觸結構425的下部部分的頂部的邊緣處具有上表面(即台階狀形狀的表面)。第二接觸結構425的下部部分可接觸主動圖案105及隔離圖案110的與主動圖案105相鄰的一部分。第二接觸結構425的上部部分的側壁可被第四間隔件385覆蓋。在實例性實施例中,蝕刻終止圖案375的下表面及第四間隔件385的下表面可接觸第二接觸結構425的下部部分的邊緣處的上表面。第三間隔件350可覆蓋第一接觸結構268的上部側壁,並且第三間隔件350的最下表面實質上與第二接觸結構425的下表面共面。蝕刻終止圖案375的下表面及第四間隔件385的下表面與第二接觸結構425的下部部分的上表面實質上共面。第二接觸結構425可包含例如摻雜複晶矽。
柵欄圖案430可設置於填充圖案330上,且亦可設置於
第四間隔件385的一部分上。柵欄圖案430亦可設置於第一模製層170的一部分及第二模製層175上。第四間隔件385的一部分可位於柵欄圖案430與第一模製層170之間。第四間隔件385的所述部分可位於柵欄圖案430與第二模製層175之間。在實例性實施例中,多個柵欄圖案430可在第一方向D1及第二方向D2上彼此間隔開。
柵欄圖案430可包括在第一方向D1上具有第三寬度的下部部分。柵欄圖案430可包括位於下部部分上的上部部分,所述上部部分在第一方向D1上具有小於第三寬度的第四寬度。柵欄圖案430的上部部分及下部部分可沿著垂直方向進行佈置。柵欄圖案430的最下部分及最上部分分別與第二接觸結構425的最下部分及最上部分實質上共面。柵欄圖案430的下部部分及上部部分可分別與第二接觸結構425的下部部分及上部部分實質上共面。在垂直方向上,柵欄圖案430的最低部分(例如,最低表面)可與第二接觸結構425的最低部分(例如,最低表面)實質上共面。在垂直方向上,柵欄圖案430的最高部分(例如,最高表面)可與第二接觸結構425的最高部分(例如,最高表面)實質上共面。
柵欄圖案430的下部部分的下表面可接觸填充圖案330的上表面,且柵欄圖案430的下部部分在第一方向D1上的側壁可接觸第三間隔件350的外側壁。另外,柵欄圖案430的上部部分的第一方向上的側壁可接觸第四間隔件385,且柵欄圖案430的上部部分在第二方向D2上的側壁可接觸第二接觸結構425。柵欄圖
案430可包含絕緣氮化物,例如氮化矽、碳氮氧化矽等。
搭接接墊460可接觸第二接觸結構425的上表面,且多個搭接接墊460可在第一方向D1及第二方向D2上彼此間隔開。在實例性實施例中,搭接接墊460在平面圖中可具有例如圓形、橢圓形、多邊形、具有圓角的多邊形等形狀,且搭接接墊460在平面圖中可佈置成蜂巢圖案。搭接接墊460可包含例如金屬、金屬氮化物等。
絕緣圖案470可覆蓋搭接接墊460的側壁,且可部分地延伸穿過位元線結構300的上部部分、第二接觸結構425的上部部分及柵欄圖案430的上部部分。絕緣圖案470可包含絕緣氮化物(例如氮化矽)。
電容器510可包括依序堆疊的第一電極480、介電層490及第二電極500,且第一電極480可接觸搭接接墊460的上表面。第一電極480及第二電極500中的每一者可包含金屬、金屬氮化物、金屬矽化物、摻雜有雜質的矽鍺等,且介電層490可包含具有高介電常數的金屬氧化物。
在半導體裝置中,位元線結構300可藉由第一接觸結構268而電性連接至主動圖案105的中心部分,且電容器510可藉由搭接接墊460及第二接觸結構425而電性連接至主動圖案105的端部部分。
如以下參照圖4至圖43所示,在可於位元線結構300的側壁上形成第二間隔件310及第三間隔件350之後,可使用第二
間隔件310及第三間隔件350作為蝕刻遮罩來實行蝕刻製程,以形成暴露出主動圖案105的端部部分的上表面的第四開口360(參照圖22至圖24)。因此,可提供位於位元線結構300之間的空間,使得可容易地形成第四開口360。
此外,可藉由例如濕法蝕刻製程而容易地移除第四開口360中的各層。因此,可藉由移除第四開口360中的所述各層而形成的第五開口410(參照圖30及圖31)的底部可具有小的變化。因此,可增加第五開口410的尺寸均勻性。此外,可藉由第二接觸結構425而電性連接至主動圖案105的電容器510可具有均勻的電性特性。
圖4至圖43是示出根據實例性實施例的製造半導體裝置的方法的平面圖及剖視圖。具體而言,圖4、圖7、圖10、圖13、圖16、圖19、圖22、圖25、圖32、圖35、圖38及圖41是平面圖,圖5、圖8、圖11、圖14、圖17、圖20、圖23、圖26、圖28、圖30、圖33、圖36、圖39及圖42中的每一者包括分別沿著對應平面圖的線A-A'及B-B'截取的剖視圖,且圖6、圖9、圖12、圖15、圖18、圖21、圖24、圖27、圖29、圖31、圖34、圖37、圖40圖43中的每一者包括分別沿著對應平面圖的線C-C'及E-E'截取的剖視圖。
參照圖4至圖6,可移除基板100的上部部分以形成凹陷結構,使得可界定出主動圖案105,且可形成隔離圖案110以對凹陷結構進行填充。在實例性實施例中,凹陷結構可包括在第三方
向D3上延伸的第一凹陷及在第一方向D1上延伸以連接至第一凹陷的第二凹陷。
在實例性實施例中,主動圖案105可在基板100上在第三方向D3上延伸至特定長度,且多個主動圖案105可在第一方向D1上彼此間隔開以形成主動圖案列。此外,多個主動圖案列可在基板100上在第二方向D2上彼此間隔開以形成主動圖案陣列。
可移除主動圖案105的上部部分及隔離圖案110的上部部分以形成第三凹陷,且可在第三凹陷的內壁上形成閘極絕緣層。可在閘極絕緣層上形成第一導電層,可將第一導電層的上部部分移除以形成第一導電圖案130,可在第一導電圖案130及閘極絕緣層上形成第二導電層,且可將第二導電層的上部部分移除以形成第二導電圖案140。可在第二導電圖案140及閘極絕緣層上形成第一遮罩層,且可對第一遮罩層及閘極絕緣層進行平坦化直至主動圖案105的上表面及隔離圖案110的上表面被暴露出為止,進而分別形成第一遮罩150及閘極絕緣圖案120。位於第三凹陷中的閘極絕緣圖案120、第一導電圖案130、第二導電圖案140及第一遮罩150可共同形成閘極結構160。
在實例性實施例中,閘極結構160可在第一方向D1上延伸,且多個閘極結構160可在第二方向D2上彼此間隔開。在實例性實施例中,可在主動圖案列中的一者的上部部分處形成在第二方向D2上彼此間隔開的兩個閘極結構160。在下文中,主動圖案105的位於所述兩個閘極結構160之間的部分可被稱為其中心部
分,且主動圖案105的位於主動圖案105的中心部分相對於所述兩個閘極結構160中的對應一者的相對側處的部分可被稱為其端部部分。舉例而言,主動圖案105中的每一者可具有沿著第三方向D3設置的一對所述端部部分及一所述中心部分。在平面圖中,所述中心部分設置於一對閘極結構160之間,且所述一對端部部分設置於主動圖案105中的每一者在第三方向D3上的相對兩端處。
在另一實例性實施例中,可進一步形成以下虛設閘極結構(在圖中未示出):所述虛設閘極結構在第一方向D1延伸穿過位於主動圖案列之間的隔離圖案110的上部部分、以及每一主動圖案105的與位於主動圖案列之間的隔離圖案110的所述上部部分相鄰的上部部分。
參照圖7至圖9,可在主動圖案105、隔離圖案110及閘極結構160上形成第一模製層170及第二模製層175,且可在第一模製層170與第二模製層175之間形成第一開口177。在實例性實施例中,第一模製層170及第二模製層175中的每一者可在第一方向D1上延伸,且因此第一開口177亦可在第一方向D1上延伸。第一模製層170可覆蓋延伸穿過主動圖案105的上部部分的所述兩個閘極結構160的上表面,且第二模製層175可覆蓋位於在第二方向D2上鄰近的一對主動圖案列之間的隔離圖案110的一部分的上表面。
在實例性實施例中,第一模製層170可不覆蓋閘極結構
160中的每一者的閘極絕緣圖案120的與主動圖案105的端部部分相鄰的部分,且第二模製層175可在第二方向D2上與主動圖案105的端部部分間隔開。
可實行使用第一模製層170及第二模製層175作為蝕刻遮罩的蝕刻製程,以部分地移除由第一開口177暴露出的主動圖案105的上部部分的一部分、隔離圖案110的上部部分的一部分及閘極絕緣圖案120的上部部分的一部分,且因此第一開口177可向下擴大。在蝕刻製程期間,主動圖案105的每一端部部分的上部部分可被部分地移除。
可對主動圖案105的由第一開口177暴露出的端部部分實行摻雜製程(例如氣相摻雜(gas phase doping,GPD)製程)以形成雜質區107。
參照圖10至圖12,可在主動圖案105、隔離圖案110、閘極絕緣圖案120以及第一模製層170及第二模製層175上形成第三模製層180,以對第一開口177進行填充。可對第三模製層180實行平坦化製程(planarization process)。
在實例性實施例中,平坦化製程可包括化學機械拋光(chemical mechanical polishing,CMP)製程及/或回蝕製程(etch-back process)。由於實行了平坦化製程,第三模製層180可形成於第一開口177中且可在第一方向D1上延伸。
可在實質上垂直於基板100的上表面的垂直方向上在第一模製層170、第二模製層175及第三模製層180上依序堆疊第一
緩衝層190、第二緩衝層200及第三緩衝層210。可穿過第一緩衝層190、第二緩衝層200、第三緩衝層210以及第一模製層170形成第二開口220,以暴露出主動圖案105的上表面及隔離圖案110的上表面的一部分。第一緩衝層190可包含氧化物(例如氧化矽),第二緩衝層200可包含例如高介電常數材料,且第三緩衝層210可包含絕緣氮化物(例如氮化矽)。
在實例性實施例中,第二開口220可在第一方向D1上延伸,以暴露出主動圖案列中的主動圖案105中的每一者的中心部分、隔離圖案110的在第一方向D1上與主動圖案105中的每一者的中心部分相鄰的部分、以及閘極絕緣圖案120的在第二方向D2上與主動圖案105中的每一者的中心部分及隔離圖案110鄰近的部分。
可在由第二開口220暴露出的主動圖案105、隔離圖案110及閘極絕緣圖案120上且在第一緩衝層190、第二緩衝層200、第三緩衝層210上形成第一間隔件層。可對第一間隔件層實行非等向性蝕刻製程以在第二開口220的側壁中的每一者上形成第一間隔件230。第一間隔件230可在第二方向D2上延伸。第一間隔件230可包含例如氮化矽、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN)等。
可進一步移除主動圖案105中的每一者的由第二開口220暴露出的中心部分的上部部分、隔離圖案110的與主動圖案105中的每一者的中心部分相鄰的部分、以及閘極絕緣圖案120
的與主動圖案105中的每一者的中心部分及隔離圖案110鄰近的部分,使得第二開口220可在垂直方向上向下擴大。
參照圖13至圖15,可在第二開口220中依序形成接墊層、歐姆接觸層及第二金屬層。接墊層可包含例如摻雜有雜質的複晶矽。可藉由在接墊層上形成第一金屬層且對第一金屬層實行熱處理製程(heat treatment process)來形成歐姆接觸層。第一金屬層與接墊層可彼此反應,藉此形成歐姆接觸層。因此,歐姆接觸層可包含金屬矽化物(例如矽化鈷、矽化鎳、矽化鈦等)。第二金屬層可形成於歐姆接觸層上。
在替代性實例性實施例中,僅第一金屬層的下部部分可與第一接墊層反應以形成歐姆接觸層,且第一金屬層的不與第一接墊層反應的上部部分可保留作為第二金屬層。
可對第二金屬層的上部部分進一步實行平坦化製程,且因此第二金屬層的上表面可與第三緩衝層210的上表面實質上共面。
可在垂直方向上在第三緩衝層210、第二金屬層及第一間隔件230上依序堆疊障壁層、第三金屬層及第二遮罩層。可對第二遮罩層進行圖案化以形成第二遮罩290,且可使用第二遮罩290作為蝕刻遮罩實行蝕刻製程以對第三金屬層、障壁層及第三緩衝層210進行圖案化。此外,亦可對第二金屬層、歐姆接觸層及接墊層進行圖案化。
因此,接墊層、歐姆接觸層及第二金屬層可藉由所述圖
案化而分別成為接墊240、歐姆接觸圖案250及第二金屬圖案260。接墊240、歐姆接觸圖案250及第二金屬圖案260共同形成第一接觸結構268。在實例性實施例中,多個第一接觸結構268可在第一方向D1上彼此間隔開。
障壁層及第三金屬層可藉由所述圖案化而分別成為障壁圖案270及第三金屬圖案280。在垂直方向上依序堆疊的障壁圖案270、第三金屬圖案280及第二遮罩290可共同形成位元線結構300。在實例性實施例中,位元線結構300可在第二方向D2上延伸,且多個位元線結構300可在第一方向D1上彼此間隔開。
在平面圖中,設置於第二方向D2上的位元線結構300可與主動圖案105的中心部分交疊。第一接觸結構268可夾置於位元線結構300與主動圖案105中的對應一者之間,以將位元線結構300與主動圖案105中的對應一者電性連接。
可對第二緩衝層200及第三緩衝層210進行圖案化以分別形成第二緩衝器205及第三緩衝器215。第二緩衝器205及第三緩衝器215可設置於位元線結構300下方。
參照圖16至圖18,可在位元線結構300、第一接觸結構268、第二緩衝器205、第三緩衝器215、第一緩衝層190及第一間隔件230上形成第二間隔件層。第二間隔件層可形成於主動圖案105的由第二開口220暴露出的一部分、隔離圖案110的由第二開口220暴露出的一部分、以及閘極絕緣圖案120的由第二開口220暴露出的一部分上。可對第二間隔件層實行非等向性蝕刻
製程,以在位元線結構300的側壁、第一接觸結構268的側壁、第二緩衝器205的側壁及第三緩衝器215的側壁上形成第二間隔件310。第二間隔件310可包含絕緣氮化物,例如氮化矽。
可對第一緩衝層190實行蝕刻製程(例如乾式蝕刻製程或濕式蝕刻製程)以形成第一緩衝器195。第一緩衝器195可設置於第二緩衝器205之下。在垂直方向上依序堆疊的第一緩衝器195、第二緩衝器205、第三緩衝器215可共同形成緩衝結構218。在實例性實施例中,多個緩衝結構218可藉由第一接觸結構268及第一間隔件230而在第二方向D2上彼此間隔開。所述多個緩衝結構218可設置於位元線結構300之下。
由於實行了蝕刻製程,第一模製層170、第二模製層175及第三模製層180的在垂直方向上可不與位元線結構300交疊的部分的上表面可被暴露出。
參照圖19至圖21,可在第二開口220中形成填充圖案330。在實例性實施例中,在位元線結構300、第二間隔件310、第一緩衝器195、第一模製層170、第二模製層175、第三模製層180、第一間隔件230、主動圖案105、隔離圖案110及閘極絕緣圖案120上形成填充層。可藉由對填充層實行蝕刻製程來形成填充圖案330。
因此,填充圖案330可形成於主動圖案105的由第二開口220暴露出的上表面、隔離圖案110的由第二開口220暴露出的上表面、以及閘極絕緣圖案120的由第二開口220暴露出的上
表面上。填充圖案330可接觸位於第一接觸結構268的側壁上的第二間隔件310的下部部分的側壁。
填充圖案330可包含例如氮化矽、氮氧化矽、碳氮氧化矽等。在實例性實施例中,多個填充圖案330可藉由位於第二開口220中的每一者上的第一接觸結構268以及位於第二開口220中的每一者上的第二間隔件310的下部部分而在第一方向D1上彼此間隔開。在實例性實施例中,填充圖案330的上表面可與主動圖案105的上表面及隔離圖案110的上表面實質上共面。
參照圖22至圖24,可藉由例如回蝕製程來移除填充圖案330的上部部分以形成第三開口365。可在第二間隔件310的外側壁上形成第三間隔件350,第三間隔件350形成於位元線結構300在第一方向D1上的相對側壁中的每一者上以及第一接觸結構268在第一方向D1上的相對側壁中的每一者上。可使用位元線結構300、第一接觸結構268、第二間隔件及第三間隔件350作為蝕刻遮罩來實行蝕刻製程。
因此,第三模製層180、主動圖案105的上部部分及隔離圖案110的上部部分可被部分地移除以形成第四開口360。在蝕刻製程期間,在製造製程的前一階段處在第一方向D1上延伸的第三模製層180可被劃分成在第一方向D1上彼此間隔開的多個第三模具185。第三模具185中的每一者可形成於緩衝結構218中的對應一者下方。第三間隔件350可包括氧化物,例如氧化矽。
參照圖25至圖27,可在主動圖案105及隔離圖案110的
由第三開口365及第四開口360暴露出的上表面及側壁上依序堆疊蝕刻終止層370及第四間隔件層380。蝕刻終止層370及第四間隔件層380亦可依序堆疊於填充圖案330的上表面、位元線結構300的上表面、第三模具185的側壁、第一間隔件230的側壁及閘極絕緣圖案120的側壁上。蝕刻終止層370及第四間隔件層380亦可依序堆疊於第一模製層170的上表面及側壁及第二模製層175的上表面及側壁上。蝕刻終止層370可包含氧化物(例如氧化矽),且第四間隔件層380可包含絕緣氮化物(例如氮化矽、氮氧化矽等)。
可藉由例如塗佈製程而在第四間隔件層380上形成第一犧牲層以對第三開口365及第四開口360進行填充。可藉由例如回蝕製程來移除第一犧牲層的上部部分以形成第一犧牲圖案390。在實例性實施例中,第一犧牲圖案390的上表面可與主動圖案105的上表面及隔離圖案110的上表面實質上共面,然而,本發明概念可並非僅限於此。第一犧牲圖案390可包括例如旋塗硬遮罩(spin-on-hardmask,SOH)、非晶碳層(amorphous carbon layer,ACL)等。
參照圖28及圖29,可在第四間隔件層380及第一犧牲圖案390上形成第二犧牲層,並且可對所述第二犧牲層進行非等向性蝕刻以在第四間隔件層380的上部側壁上形成第二犧牲圖案400。第二犧牲圖案400可包含氧化物,例如氧化矽。
參照圖30及圖31,可藉由例如灰化製程及/或剝離製程
而移除第一犧牲圖案390,以形成暴露出第四間隔件層380的下部部分的表面的第五開口410。可藉由包括使用H3PO4的濕法蝕刻製程的剝離製程而額外地移除由第五開口410暴露出的第四間隔件層380的下部部分以暴露出蝕刻終止層370的表面。在剝離製程期間,填充圖案330的由蝕刻終止層370覆蓋的上表面可不被移除。在剝離製程期間,第四間隔件層380的由第二犧牲圖案400覆蓋的一部分可不被移除。
參照圖32至圖34,可藉由包括使用例如氟化氫(hydrogen fluoride,HF)的濕法蝕刻製程的剝離製程來移除由第五開口410暴露出的蝕刻終止層370的下部部分。因此,主動圖案105的上表面及側壁及隔離圖案110的上表面及側壁以及填充圖案330的上表面可被暴露出。在剝離製程期間,第四間隔件層380的側壁上的第二犧牲圖案400亦可被移除。
參照圖35至圖37,可對第五開口410的內壁實行包括濕法蝕刻製程的清潔製程以移除蝕刻殘留物。可在主動圖案105、隔離圖案110、填充圖案330及第四間隔件385上形成第二接觸結構層420,以對第五開口410以及各位元線結構300之間的空間進行填充。可對第二接觸結構層420進行平坦化,直至位元線結構300的上表面被暴露出為止。
在平坦化製程期間,位於位元線結構300的上表面上的蝕刻終止層370的上部部分及第四間隔件層380的上部部分亦可被移除,以分別形成蝕刻終止圖案375及第四間隔件385。因此,
第二間隔件310、第三間隔件350、蝕刻終止圖案375及第四間隔件385可依序堆疊於位元線結構300在第一方向D1上的相對側壁中的每一者上,其可共同形成間隔件結構800,間隔件結構800亦被稱為複合間隔件800。各別間隔件(即,第二間隔件310、第三間隔件350、蝕刻終止圖案375及第四間隔件385)可構成複合間隔件800。因此,各別間隔件可被視為子間隔件。
第二接觸結構層420可在位元線結構300之中在第一方向D1上鄰近的位元線結構300之間在第二方向D2上延伸,並且多個第二接觸結構層420可在第一方向D1上彼此間隔開。第二接觸結構層420可接觸主動圖案105的上表面、隔離圖案110的上表面、填充圖案330的上表面、第三間隔件350的下部部分的側壁以及第四間隔件385的側壁。
參照圖38至圖40,可在位元線結構300、間隔件結構800及第二接觸結構層420上形成具有在第一方向D1上延伸的第六開口的蝕刻遮罩(圖中未示出)。可使用蝕刻遮罩對第二接觸結構層420進行蝕刻以形成第七開口。
在實例性實施例中,第六開口可在垂直方向上(即,在平面圖中)與主動圖案105的中心部分交疊。第六開口可被設置為在第一方向D1及第二模製層175上延伸。因此,第七開口可暴露出填充圖案330的上表面、以及位於第二模製層175上的第四間隔件385的一部分的上表面。
藉由蝕刻製程,在製造製程的前一階段處在第二方向D2
上延伸的第二接觸結構層420可被劃分成在第二方向D2上彼此間隔開的多個第二接觸結構425。第二接觸結構425中的每一者可接觸主動圖案105的端部部分中的對應一者的上表面。可形成柵欄圖案430來對第七開口進行填充。
參照圖41至圖43,在位元線結構300、間隔件結構800、第二接觸結構425及柵欄圖案430上形成搭接接墊層。可部分地移除搭接接墊層、位元線結構300、間隔件結構800、第二接觸結構425及柵欄圖案430以形成第四凹陷。可形成絕緣圖案470來對第四凹陷進行填充。
因此,搭接接墊層可被劃分成在第一方向D1及第二方向D2上彼此間隔開的多個搭接接墊460。搭接接墊460中的每一者可接觸第二接觸結構425中的對應一者的上表面。在實例性實施例中,搭接接墊460可在平面圖中以蜂巢圖案進行設置。作為另外一種選擇,搭接接墊460可在平面圖中以晶格圖案進行設置。
再次參照圖1至圖3,可在搭接接墊460上形成第一電極480,可在第一電極480及絕緣圖案470上形成介電層490,且可在介電層490上形成第二電極500。第一電極480、介電層490及第二電極500可共同形成電容器510。藉由上述製程,可製造出半導體裝置。
如上所述,第二間隔件310及第三間隔件350可形成於位元線結構300的側壁上。可使用位元線結構300以及第二間隔件310及第三間隔件350作為蝕刻遮罩來實行蝕刻製程,以形成
暴露出主動圖案105的上表面的第四開口360。蝕刻終止層370與第四間隔件層380可依序堆疊。第一犧牲圖案390可形成於第四間隔件層380上以對第四開口360進行填充。
第二犧牲圖案400可形成於第四間隔件層380的側壁上。可移除第一犧牲圖案390以形成第五開口410。可依序移除第四間隔件層380的下部部分及蝕刻終止層370的下部部分以擴大第五開口410,使得主動圖案105的上表面可被暴露出。可實行清潔製程以移除第五開口410的內壁上的殘留物。
第二接觸結構層420可被形成為對第五開口410進行填充,並且可藉由蝕刻製程而被劃分以形成與主動圖案105的端部部分的上表面接觸的第二接觸結構425。
若藉由使用位元線結構300及間隔件結構800(即,第二間隔件310、第三間隔件350及第四間隔件385以及蝕刻終止圖案375)作為蝕刻遮罩的蝕刻製程來形成開口以暴露出主動圖案105的端部部分的上表面,則位元線結構300之中鄰近的位元線結構300之間的空間為小,使得無法容易地實行用於形成開口的蝕刻製程。因此,開口的底部的高度(以及對所述開口進行填充的接觸結構層的底部的高度)可能不均勻。
然而,在實例性實施例中,在可於位元線結構300的側壁上形成第二間隔件310及第三間隔件350之後,可藉由使用位元線結構300以及第二間隔件310及第三間隔件350作為蝕刻遮罩的蝕刻製程來形成第四開口360以暴露出主動圖案105的端部
部分的上表面。因此,位元線結構300之中鄰近的位元線結構300之間的空間可為大,且因此可容易地形成第四開口360。
此外,可藉由灰化製程及/或剝離製程而容易地移除第四開口360中的第一犧牲圖案390,並且第四開口360中的第四間隔件層380的下部部分及蝕刻終止層370的下部部分可藉由例如濕法蝕刻製程而被容易地移除。因此,第五開口410的底部的高度可為均勻的。
此外,在形成第五開口410之後,可實行清潔製程以移除蝕刻殘留物,使得第五開口410的底部的高度的均勻性可提高。
前述內容例示各實例性實施例且不被解釋為對各實例性實施例進行限制。儘管已闡述了幾個實例性實施例,但熟習此項技術者將易於理解,在不實質上背離本發明概念的新穎教示內容及優點的情況下,在實例性實施例中可作出諸多潤飾。因此,所有此等潤飾皆旨在包括於申請專利範圍中所界定的本發明概念的範圍內。在申請專利範圍中,手段加功能條款(means-plus-function clause)旨在涵蓋在本文中被闡述為實行所述功能的結構,且不僅涵蓋結構等效物而且涵蓋等效結構。因此,應理解,前述內容例示各種實例性實施例,且不應被解釋為僅限於所揭露的特定實例性實施例,並且對所揭露的實例性實施例以及其他實例性實施例的潤飾亦旨在包括於所附申請專利範圍的範圍內。
本文中所使用的例如「相同(same)」或「共面(coplanar)」、「平行(parallel)」、「垂直(perpendicular)」等用語當指代定向、
佈局、位置、形狀、大小、組成或其他度量形式時,未必意指完全相同的定向、佈局、位置、形狀、大小、組成或其他度量形式,而是旨在囊括在例如由於製造製程而可能發生的可接受的變化內幾乎相同的位置、組成或其他度量形式。本文中可使用用語「實質上(substantially)」來強調此含義,除非上下文或其他陳述另有指示。舉例而言,被闡述為「實質上相同」、「實質上平行」或「實質上共面」的各項可為完全相同、完全平行或完全垂直,或者可在例如由於製造製程而可能發生的可接受的變化內相同、平行或共面。
儘管可使用例如「一個實施例」或「某些實施例」等語言來提及在本文中闡述的附圖,但該些附圖及其對應的說明並不旨在與其他附圖或說明相互排斥,除非上下文如此指示。因此,某些附圖中的某些態樣可與其他附圖中的某些特徵相同,及/或某些附圖可為特定實例性實施例的不同表示形式或不同部分。
應理解,當一個元件被稱為位於另一元件「上」時,所述一個元件可直接位於所述另一元件上,或者可存在中間元件。相反,當一個元件被稱為「接觸」另一元件或「與」另一元件「接觸」(或使用任何形式的「接觸」一詞)時,在接觸點處不存在中間元件。
100:基板
105:主動圖案
107:雜質區
110:隔離圖案
185:第三模具
195:第一緩衝器
205:第二緩衝器
215:第三緩衝器
218:緩衝結構
240:接墊
250:歐姆接觸圖案
260:第二金屬圖案
268:第一接觸結構/第一接觸件
270:障壁圖案
280:第三金屬圖案
290:第二遮罩
300:位元線結構
310:第二間隔件
330:填充圖案
350:第三間隔件
375:蝕刻終止圖案
385:第四間隔件
425:第二接觸結構
430:柵欄圖案
460:搭接接墊
470:絕緣圖案
480:第一電極
490:介電層
500:第二電極
510:電容器
800:間隔件結構/複合間隔件
A-A'、B-B':線
D1:第一方向
D2:第二方向
Claims (10)
- 一種半導體裝置,包括:主動圖案,位於基板上;第一導電接觸件,位於所述主動圖案的中心部分上;位元線結構,位於所述第一導電接觸件上;間隔件結構,位於所述位元線結構的側壁上且位於所述第一導電接觸件的側壁上,所述間隔件結構包括在與所述基板的上表面平行的水平方向上依序堆疊的第一間隔件、第二間隔件、蝕刻終止圖案及第三間隔件;第二導電接觸件,位於所述主動圖案的端部部分上;以及電容器,位於所述第二導電接觸件上,其中所述第一間隔件的最下表面低於所述第二間隔件的最下表面,且所述蝕刻終止圖案的下表面及所述第三間隔件的下表面高於所述第二間隔件的所述最下表面。
- 如請求項1所述的半導體裝置,其中所述蝕刻終止圖案的所述下表面與所述第三間隔件的所述下表面共面。
- 如請求項1所述的半導體裝置,其中所述第二間隔件的所述最下表面與所述第二導電接觸件的下表面共面。
- 如請求項1所述的半導體裝置,其中所述第二導電接觸件包括沿著與所述基板的所述上表面垂直的垂直方向進行佈置的下部部分及上部部分,且其中所述第二導電接觸件的所述上部部分在第一水平方向上的寬度小於所述第二導電接觸件的所述下部部分在所述第一水平方向上的寬度。
- 如請求項4所述的半導體裝置,其中所述蝕刻終止圖案的所述下表面及所述第三間隔件的所述下表面接觸所述第二導電接觸件的所述下部部分的上表面。
- 如請求項4所述的半導體裝置,更包括柵欄圖案,所述柵欄圖案包括沿著所述垂直方向進行佈置的下部部分及上部部分,其中所述柵欄圖案的所述上部部分在所述第一水平方向上的寬度小於所述柵欄圖案的所述下部部分在所述第一水平方向上的寬度。
- 如請求項6所述的半導體裝置,其中所述柵欄圖案的最下表面及最上表面分別與所述第二導電接觸件的最下表面及最上表面共面。
- 如請求項1所述的半導體裝置,更包括位於所述基板與所述位元線結構之間的緩衝堆疊,所述緩衝堆疊的上表面與所述第一導電接觸件的上表面共面,其中所述位元線結構在與所述基板的所述上表面平行的第二方向上延伸,且所述間隔件結構設置於所述位元線結構在第一方向上的相對側壁及所述第一導電接觸件在所述第一方向上的相對側壁中的每一者上,所述第一方向與所述基板的所述上表面平行且與所述第二方向相交。
- 一種半導體裝置,包括:主動圖案,位於基板上;第一導電接觸件,位於所述主動圖案的中心部分上;緩衝堆疊,位於所述基板上,所述緩衝堆疊相鄰於所述第一導電接觸件;位元線結構,位於所述第一導電接觸件及所述緩衝堆疊上;間隔件結構,位於所述位元線結構的側壁、所述第一導電接觸件的側壁及所述緩衝堆疊的側壁上,所述間隔件結構包括在與所述基板的上表面平行的水平方向上依序堆疊的第一間隔件、第二間隔件、蝕刻終止圖案及第三間隔件;第二導電接觸件,位於所述主動圖案的端部部分上,所述第二導電接觸件包括沿著與所述基板的所述上表面垂直的垂直方向進行佈置的下部部分及上部部分;以及電容器,位於所述第二導電接觸件上,其中所述第一間隔件覆蓋所述位元線結構的所述側壁、所述第一導電接觸件的所述側壁及所述緩衝堆疊的上部側壁,且所述蝕刻終止圖案及所述第三間隔件接觸所述第二導電接觸件的所述下部部分的上表面並覆蓋所述第二導電接觸件的所述上部部分的側壁,其中所述第一間隔件的最下表面低於所述第二間隔件的最下表面,且所述蝕刻終止圖案的下表面及所述第三間隔件的下表面高於所述第二間隔件的所述最下表面。
- 一種半導體裝置,包括:多個主動圖案,位於基板上;隔離圖案,位於所述基板上,所述隔離圖案覆蓋所述多個主動圖案的側壁;多個閘極結構,在與所述基板的上表面平行的第二方向上彼此間隔開,所述多個閘極結構中的每一者在第一方向上延伸穿過所述多個主動圖案且延伸穿過所述隔離圖案的上部部分,所述第一方向平行於所述基板的所述上表面並垂直於所述第二方向;多個第一導電接觸件,分別位於所述多個主動圖案的中心部分上;多個第二導電接觸件,分別位於所述多個主動圖案的端部部分上;多個緩衝堆疊,位於所述多個主動圖案及所述隔離圖案上,所述多個緩衝堆疊設置於所述多個第二導電接觸件之間;多個位元線結構,在所述第一方向上彼此間隔開,所述多個位元線結構中的每一者在所述多個第一導電接觸件及所述多個緩衝堆疊上在所述第二方向上延伸;多個間隔件結構,位於所述多個位元線結構在所述第一方向上的側壁、所述多個第一導電接觸件在所述第一方向上的側壁及所述多個緩衝堆疊在所述第一方向上的側壁上,所述多個間隔件結構中的每一者包括在所述第一方向上依序堆疊的第一間隔件、第二間隔件、蝕刻終止圖案及第三間隔件;多個搭接接墊,分別位於所述多個第二導電接觸件上;以及多個電容器,分別位於所述多個第二導電接觸件上,其中所述第一間隔件的最下表面低於所述第二間隔件的最下表面,且所述蝕刻終止圖案的下表面及所述第三間隔件的下表面高於所述第二間隔件的所述最下表面。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230060845A KR20240163795A (ko) | 2023-05-11 | 2023-05-11 | 반도체 장치 |
| KR10-2023-0060845 | 2023-05-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202446210A TW202446210A (zh) | 2024-11-16 |
| TWI899951B true TWI899951B (zh) | 2025-10-01 |
Family
ID=93352699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW113114354A TWI899951B (zh) | 2023-05-11 | 2024-04-17 | 半導體裝置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20240381618A1 (zh) |
| KR (1) | KR20240163795A (zh) |
| CN (1) | CN118946142A (zh) |
| TW (1) | TWI899951B (zh) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210134809A1 (en) * | 2017-05-25 | 2021-05-06 | Samsung Electronics Co., Ltd. | Semiconductor devices including enlarged contact hole and methods of forming the same |
| TW202145364A (zh) * | 2020-05-28 | 2021-12-01 | 台灣積體電路製造股份有限公司 | 半導體晶片 |
| US20220102528A1 (en) * | 2020-09-29 | 2022-03-31 | Samsung Electronics Co., Ltd. | Semiconductor device |
| TW202213650A (zh) * | 2020-09-15 | 2022-04-01 | 南韓商三星電子股份有限公司 | 半導體元件 |
| TW202220143A (zh) * | 2020-11-03 | 2022-05-16 | 南韓商三星電子股份有限公司 | 半導體裝置 |
| US20220165736A1 (en) * | 2020-11-26 | 2022-05-26 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| TW202236613A (zh) * | 2020-12-01 | 2022-09-16 | 南韓商三星電子股份有限公司 | 半導體裝置 |
| TW202243137A (zh) * | 2021-04-19 | 2022-11-01 | 南韓商三星電子股份有限公司 | 半導體裝置製造方法 |
| TW202301642A (zh) * | 2021-06-28 | 2023-01-01 | 南韓商三星電子股份有限公司 | 半導體記憶體裝置 |
| US20230121734A1 (en) * | 2021-10-19 | 2023-04-20 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
2023
- 2023-05-11 KR KR1020230060845A patent/KR20240163795A/ko active Pending
-
2024
- 2024-04-17 US US18/637,650 patent/US20240381618A1/en active Pending
- 2024-04-17 TW TW113114354A patent/TWI899951B/zh active
- 2024-05-10 CN CN202410574499.0A patent/CN118946142A/zh active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210134809A1 (en) * | 2017-05-25 | 2021-05-06 | Samsung Electronics Co., Ltd. | Semiconductor devices including enlarged contact hole and methods of forming the same |
| TW202145364A (zh) * | 2020-05-28 | 2021-12-01 | 台灣積體電路製造股份有限公司 | 半導體晶片 |
| TW202213650A (zh) * | 2020-09-15 | 2022-04-01 | 南韓商三星電子股份有限公司 | 半導體元件 |
| US20220102528A1 (en) * | 2020-09-29 | 2022-03-31 | Samsung Electronics Co., Ltd. | Semiconductor device |
| TW202220143A (zh) * | 2020-11-03 | 2022-05-16 | 南韓商三星電子股份有限公司 | 半導體裝置 |
| US20220165736A1 (en) * | 2020-11-26 | 2022-05-26 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| TW202236613A (zh) * | 2020-12-01 | 2022-09-16 | 南韓商三星電子股份有限公司 | 半導體裝置 |
| TW202243137A (zh) * | 2021-04-19 | 2022-11-01 | 南韓商三星電子股份有限公司 | 半導體裝置製造方法 |
| TW202301642A (zh) * | 2021-06-28 | 2023-01-01 | 南韓商三星電子股份有限公司 | 半導體記憶體裝置 |
| US20230121734A1 (en) * | 2021-10-19 | 2023-04-20 | Samsung Electronics Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202446210A (zh) | 2024-11-16 |
| KR20240163795A (ko) | 2024-11-19 |
| CN118946142A (zh) | 2024-11-12 |
| US20240381618A1 (en) | 2024-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11037930B2 (en) | Semiconductor devices | |
| KR102849854B1 (ko) | 반도체 장치 | |
| US12389590B2 (en) | Semiconductor device | |
| US20230189511A1 (en) | Decoupling capacitor structure and semiconductor device including the same | |
| US12349443B2 (en) | Gate structures and semiconductor devices including the same | |
| TWI846455B (zh) | 半導體元件 | |
| US12501603B2 (en) | Capacitor structure and semiconductor device including the same | |
| TWI899951B (zh) | 半導體裝置 | |
| US20230145857A1 (en) | Semiconductor devices | |
| TW202331944A (zh) | 半導體裝置 | |
| TWI866773B (zh) | 半導體裝置 | |
| TWI872813B (zh) | 半導體裝置 | |
| TWI869981B (zh) | 半導體裝置 | |
| US12289881B2 (en) | Semiconductor devices | |
| TWI886763B (zh) | 半導體元件 | |
| TWI886640B (zh) | 半導體元件 | |
| US20240244823A1 (en) | Semiconductor devices | |
| TWI883717B (zh) | 半導體裝置 | |
| US20250285655A1 (en) | Semiconductor devices | |
| EP4447122A2 (en) | Gate structure and semiconductor device including the gate structure | |
| TW202504441A (zh) | 半導體裝置 | |
| TW202320347A (zh) | 半導體裝置 |