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TW202243137A - 半導體裝置製造方法 - Google Patents

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TW202243137A
TW202243137A TW111108184A TW111108184A TW202243137A TW 202243137 A TW202243137 A TW 202243137A TW 111108184 A TW111108184 A TW 111108184A TW 111108184 A TW111108184 A TW 111108184A TW 202243137 A TW202243137 A TW 202243137A
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germanium
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金鐘明
方銘振
李公洙
崔漢美
安皓均
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南韓商三星電子股份有限公司
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Abstract

提供一種用於製造半導體裝置的方法。所述用於製造半導體裝置的方法包括：提供包括緩衝層及基礎基板的第一基板；在緩衝層上形成包括多個單元疊層的堆疊模製結構，所述單元疊層中的每一者包括依序堆疊於垂直方向上的第一犧牲層、第一矽層、第二犧牲層及第二矽層；以及藉由替換製程使用堆疊記憶體結構替換堆疊模製結構，其中堆疊記憶體結構包括替換第一犧牲層及第二犧牲層的金屬圖案以及替換第二矽層的絕緣圖案，所述緩衝層包含矽-鍺，且所述緩衝層的鍺濃度依據第一犧牲層的鍺濃度及第二犧牲層的鍺濃度而變化。

Description

半導體裝置製造方法
本揭露是有關於一種用於製造半導體裝置的方法，且更具體而言是有關於一種用於製造具有改善的電性特性的三維半導體裝置的方法。
為滿足消費者所要求的優異效能及低價格，可能需要提高半導體元件的積體度。在半導體元件的情形中，由於積體度是決定產品價格的重要因素，因此尤其需要提高的積體度。
在傳統的二維半導體元件或平面半導體元件的情形中，積體度主要由單元記憶體胞元佔據的面積決定，且因此大大受到精細圖案形成技術水平的影響。然而，由於圖案的小型化需要超昂貴的設備，因此二維半導體元件的積體度會提高，但仍受到限制。因此，已提出配備有三維排列的記憶體胞元的三維半導體記憶體元件。
本揭露的各態樣提供一種用於製造其中積體度得到改善且電性特性得到改善的三維半導體裝置的方法。
根據本發明概念的一些態樣，提供一種用於製造半導體裝置的方法，所述方法包括：提供包括緩衝層及基礎基板的第一基板；在所述緩衝層上形成包括多個單元疊層的堆疊模製結構，所述單元疊層中的每一者包括依序堆疊於垂直方向上的第一犧牲層、第一矽層、第二犧牲層及第二矽層；以及使用堆疊記憶體結構替換所述堆疊模製結構，其中所述堆疊記憶體結構包括替換所述第一犧牲層及所述第二犧牲層的金屬圖案以及替換所述第二矽層的絕緣圖案，所述緩衝層包含矽-鍺，且所述緩衝層的鍺分數（germanium fraction）（即，濃度）依據所述第一犧牲層的鍺濃度及所述第二犧牲層的鍺濃度而變化。
根據本發明概念的一些態樣，提供一種用於製造半導體裝置的方法，所述方法包括：提供包括緩衝層及基礎基板的第一基板；在所述緩衝層上形成包括多個單元疊層的堆疊模製結構，所述單元疊層中的每一者包括依序堆疊於垂直方向上的第一犧牲層、第一矽層、第二犧牲層及第二矽層；藉由替換製程使用堆疊記憶體結構替換所述堆疊模製結構；在第二基板上形成周邊（peri或peripheral）元件結構；以及對所述第一基板與所述第二基板進行結合，使得所述周邊元件結構與所述堆疊記憶體結構面對彼此，其中所述緩衝層包含矽-鍺，且所述緩衝層的鍺濃度依據所述第一犧牲層的鍺濃度及所述第二犧牲層的鍺濃度而變化。
根據本發明概念的一些態樣，提供一種用於製造半導體裝置的方法，所述方法包括：提供包括緩衝層及基礎基板的第一基板；在所述緩衝層上形成包括多個單元疊層的堆疊模製結構，其中所述單元疊層中的每一者包括依序堆疊於垂直方向上的第一犧牲層、第一矽層、第二犧牲層及第二矽層，所述緩衝層、所述第一犧牲層及所述第二犧牲層各自包含矽-鍺；藉由確定所述堆疊模製結構的堆疊層數目來確定所述緩衝層的鍺濃度，且根據所述堆疊層數目的厚度使用臨界厚度圖提取所述緩衝層的所述鍺濃度；以及使用所述緩衝層的所述鍺濃度確定所述第一犧牲層的鍺濃度及所述第二犧牲層的鍺濃度。
然而，本揭露的態樣並非僅限於本文中陳述的態樣。藉由參照以下給出的本揭露的詳細說明，本揭露的以上及其他態樣對於本揭露所屬技術中具有通常知識者而言將變得更顯而易見。
在下文中，將參照附圖詳細闡述本揭露的實施例。在圖式中對相同的組件使用相同的參考編號，且因此將不再對其予以贅述。
圖1是示出根據一些實施例的半導體裝置的胞元陣列的示意性電路圖。圖2至圖4是用於闡釋根據一些實施例的半導體裝置的透視圖。
參照圖1，根據一些實施例的半導體裝置的胞元陣列CA可包括多個子胞元陣列SCA。子胞元陣列SCA可沿著第二方向D2排列。
子胞元陣列SCA中的每一者可包括多條位元線BL、多條字元線WL及多個記憶體胞元電晶體MCT。單個記憶體胞元電晶體MCT可放置於單個字元線WL與單個位元線BL之間。
位元線BL可為在垂直方向（即，第三方向D3）上自基板延伸的導電圖案（例如，金屬導電線）。單個子胞元陣列SCA中的位元線BL可排列於第一方向D1上。相鄰於彼此的位元線BL可在第一方向D1上彼此間隔開。
作為參考，第二方向D2可與第一方向D1相交。第三方向D3可與第一方向D1及第二方向D2相交。作為實例，第一方向D1、第二方向D2及第三方向D3可垂直於彼此，但並非僅限於此。此外，第一方向D1及第二方向D2可平行於基板SUB（圖2）的上表面，且第三方向D3可垂直於基板SUB的上表面。
字元線WL可為在第三方向D3上堆疊於基板上的導電圖案（例如，金屬導電線）。每一字元線WL可在第一方向D1上延伸。相鄰於彼此的字元線WL可在第三方向D3上彼此間隔開。
記憶體胞元電晶體MCT的閘極可連接至字元線WL，且記憶體胞元電晶體MCT的第一源極/汲極可連接至位元線BL。記憶體胞元電晶體MCT的第二源極/汲極可連接至資訊儲存元件DS。舉例而言，資訊儲存元件DS可為電容器。記憶體胞元電晶體MCT的第二源極/汲極可連接至電容器的下部電極。
參照圖1及圖2，在基板SUB上可放置有使用圖1闡釋的所述多個子胞元陣列SCA中的一者。
基板SUB可為塊狀矽或絕緣體上矽（silicon-on-insulator，SOI）。相反，基板SUB可為矽基板或可包含其他材料，但不限於例如矽鍺、絕緣體上矽鍺（silicon germanium on insulator，SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵。在以下的說明中，基板SUB將被闡述為包含矽的基板。
在基板SUB上可放置有包括第一層L1、第二層L2及第三層L3的堆疊結構SS。堆疊結構SS的第一層L1、第二層L2及第三層L3可被堆疊成在與基板SUB的上表面垂直的方向（即，第三方向D3）上彼此間隔開。作為另外一種選擇，堆疊結構SS的第一層L1、第二層L2及第三層L3可被堆疊成在基板SUB的厚度方向（即，第三方向D3）上彼此間隔開。
第一層L1、第二層L2及第三層L3中的每一者可包括多個半導體圖案SP、多個資訊儲存元件DS及閘極電極GE。
半導體圖案SP可具有在第二方向D2上延伸的線形狀或條形狀。半導體圖案SP可包含半導體材料，例如矽、鍺或矽-鍺。作為實例，半導體圖案SP可包含多晶矽、多晶矽鍺、單晶矽及單晶矽-鍺中的至少一者。
每一半導體圖案SP可包括通道區CH、第一雜質區SD1及第二雜質區SD2。通道區CH可插置於第一雜質區SD1與第二雜質區SD2之間。通道區CH可對應於參照圖1闡述的記憶體胞元電晶體MCT的通道。第一雜質區SD1及第二雜質區SD2可對應於參照圖1闡述的記憶體胞元電晶體MCT的第一源極/汲極及第二源極/汲極中的每一者。
第一雜質區SD1及第二雜質區SD2是半導體圖案SP中的其中摻雜有雜質的區。因此，第一雜質區SD1及第二雜質區SD2可具有n型導電類型或p型導電類型。第一雜質區SD1可被形成為與半導體圖案SP的第一端相鄰，且第二雜質區SD2可被形成為與半導體圖案SP1的第二端相鄰。第二端可在第二方向D2上與第一端相對。
第一雜質區SD1可被形成為與位元線BL相鄰。第一雜質區SD1可連接至位元線BL。第二雜質區SD2可被形成為與資訊儲存元件DS相鄰。第二雜質區SD2可連接至資訊儲存元件DS。
資訊儲存元件DS可為可儲存資料的記憶體元件。每一資訊儲存元件DS可為使用電容器的記憶體元件、使用磁性隧道結圖案的記憶體元件或者使用包含相變材料的可變電阻器的記憶體元件。作為實例，儲存元件DS中的每一者可為電容器。
閘極電極GE可具有在第一方向D1上延伸的線形狀或條形狀。閘極電極GE可被堆疊成沿著第三方向D3彼此間隔開。每一閘極電極GE可在單個層內部在第一方向D1上延伸穿過半導體圖案SP。亦即，閘極電極GE可為參照圖1闡述的水平字元線WL。
閘極電極GE可包含導電材料。作為實例，閘極電極GE可包含但不限於經摻雜的半導體材料（經摻雜的矽、經摻雜的矽-鍺、經摻雜的鍺等）、導電金屬氮化物（氮化鈦、氮化鉭等）、金屬（鎢、鈦、鉭等）、及金屬-半導體化合物（矽化鎢、矽化鈷、矽化鈦等）中的至少一者。
在基板SUB上可設置有在垂直方向（即，第三方向D3）上延伸的多條位元線BL。每一位元線BL可具有在第三方向D3上延伸的線形狀或柱形狀。位元線BL可沿著第一方向D1排列。每一位元線BL可電性連接至垂直堆疊的半導體圖案SP的第一雜質區SD1。
位元線BL可包含導電材料，且可包含但不限於經摻雜的半導體材料、導電金屬氮化物、金屬、及金屬-半導體化合物中的至少一者。
將代表性地詳細闡述第一層L1、第二層L2及第三層L3之中的第一層L1。第一層L1的半導體圖案SP可排列於第一方向D1上。第一層L1的半導體圖案SP可位於彼此相同的水準處。第一層L1的閘極電極GE可在第一方向D1上延伸穿過第一層L1的半導體圖案SP。舉例而言，第一層L1的閘極電極GE可設置於半導體圖案SP的上表面上。
儘管未示出，然而在閘極電極GE與通道區CH之間可插置有閘極絕緣膜。閘極絕緣膜可包括高介電常數絕緣膜、氧化矽膜、氮化矽膜及氮氧化矽膜中的至少一者。作為實例，高介電常數絕緣膜可包含例如氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅中的一或多者。
每一位元線BL可連接至第一層L1的半導體圖案SP的第一端。作為實例，位元線BL可直接連接至第一雜質區SD1。作為另一實例，位元線BL可經由金屬矽化物電性連接至第一雜質區SD1。第二層L2及第三層L3的具體闡釋可與前述第一層L1實質上相同。
儘管未示出，然而堆疊結構SS中的空的空間可使用絕緣材料填充。舉例而言，絕緣材料可包括氧化矽膜、氮化矽膜及氮氧化矽膜中的至少一者。在堆疊結構SS上可放置有電性連接至子胞元陣列SCA的配線層。
儘管未示出，然而在基板SUB上可形成有對子胞元陣列SCA進行操作的周邊電路。周邊電路與子胞元陣列可使用配線層連接。
在下文中，在根據圖3及圖4的實施例中，將省略以上使用圖1及圖2闡述的內容的重覆技術特徵的詳細闡釋且將詳細闡述不同之處。
參照圖1及圖3，閘極電極GE可包括位於半導體圖案SP2的上表面上的第一閘極電極GE1及位於半導體圖案SP的下表面上的第二閘極電極GE2。
亦即，在根據一些實施例的半導體裝置中，記憶體胞元電晶體可為其中閘極電極GE設置於通道區CH的兩側上的雙閘極電晶體。
參照圖1及圖4，在基板SUB上可放置有子胞元陣列SCA。在子胞元陣列SCA上可放置有周邊電路區PER。
周邊電路區PER可包括形成於基板SUB上的周邊電路電晶體。根據一些實施例，周邊電路區PER可包括用於對三維半導體記憶體裝置進行操作的電路。
作為實例，周邊電路區PER可例如經由穿透接觸件電性連接至子電路陣列SCA。
作為另一實例，周邊電路區PER可包括電性連接至用於對子電路陣列SCA進行操作的電路的周邊電路配線層。電性連接至子胞元陣列SCA的配線層可被放置成面對周邊電路區PER的周邊電路配線層。電性連接至子胞元陣列SCA的配線層可使用晶圓結合方法電性連接至周邊電路區PER的周邊電路配線層。
圖5至圖11分別是用於闡釋根據一些實施例的用於製造半導體裝置的方法的圖。圖12是用於闡釋根據一些實施例的半導體裝置的圖。圖13是圖12所示部分Q的放大圖。圖14是用於闡釋根據一些實施例的半導體裝置的圖。
參照圖5至圖7，可提供基板SUB。
基板SUB可包括基礎基板100及緩衝層101。緩衝層101可放置於基礎基板100上。
緩衝層101可包含矽-鍺（SiGe）。緩衝層101的鍺分數或濃度可為3%或大於3%且為10%或小於10%。緩衝層101的鍺分數或濃度可依據犧牲層121及123的鍺分數或濃度而變化。以下將參照圖15至圖17提供緩衝層101的鍺分數或濃度的具體選擇。
可在緩衝層101上形成堆疊模製結構110。堆疊模製結構110可包括多個單元疊層120。
所述多個單元疊層120可重覆堆疊於與基板SUB的上表面垂直的第三方向D3上。舉例而言，堆疊模製結構110的厚度可距基板SUB的上表面7微米或大於7微米以及76微米。然而，此僅為實例，且本揭露的技術思想並非僅限於此。
一個單元疊層120可包括第一犧牲層121、第一矽層122、第二犧牲層123及第二矽層124。
第一犧牲層121、第一矽層122、第二犧牲層123及第二矽層124可依序堆疊於第三方向D3上。第一犧牲層121與第二犧牲層123可沿著第三方向D3彼此間隔開。第一矽層122與第二矽層124可沿著第三方向彼此間隔開。
第一犧牲層121及第二犧牲層123可包含矽-鍺（SiGe）。第一矽層122及第二矽層124可包含矽（Si）。
第一犧牲層121的鍺分數或濃度可與第二犧牲層123的鍺分數或濃度相同。
第一犧牲層121及第二犧牲層123的鍺分數或濃度可分別為10%或大於10%且為45%或小於45%。以下將參照圖15至圖17闡述第一犧牲層121及第二犧牲層123的鍺分數或濃度的具體選擇。
參照圖6至圖9，根據一些實施例的用於製造半導體裝置的方法可包括藉由替換製程將堆疊模製結構110替換成堆疊記憶體結構210。
堆疊記憶體結構210可包括多個單元記憶體結構220。單元記憶體結構220可包括金屬圖案221及223、第一矽層222及絕緣圖案224。
金屬圖案221及223可替換第一犧牲層121及第二犧牲層123。金屬圖案221及223可對應於圖12所示閘極電極GE。
絕緣圖案224可替換第二矽層124。絕緣圖案224可對應於圖12所示層間絕緣膜ILD。
在圖7中，在替換製程期間可不移除第一矽層122。亦即，圖7所示第一矽層122可與圖9所示第一矽層222相同。第一矽層222可對應於圖12所示半導體圖案SP。
參照圖10及圖11，根據一些實施例的用於製造半導體裝置的方法可包括第一基板SUB與第二基板300的結合。
儘管未示出，然而可在第二基板300上形成周邊元件結構。為進行結合，可將第二基板300放置成面對第一基板SUB。此後，可對第一基板SUB與第二基板300進行結合，使得周邊元件結構與堆疊記憶體結構面對彼此。
儘管未示出，然而接著可執行移除基礎基板100及緩衝層101的製程。然而，此僅為實例，且本揭露的技術思想並非僅限於此。舉例而言，可不移除基礎基板100及緩衝層101。
作為參考，圖12可為圖3中的堆疊於第三方向D3上的半導體圖案SP的沿著第二方向D2切割的一部分的示例性剖視圖。
為便於闡釋，將簡要闡述使用圖1至圖4闡釋的內容的重覆部分且將主要闡述不同之處。
參照圖12，根據一些實施例的半導體裝置可包括位元線BL、堆疊記憶體結構210及資訊儲存元件結構DS_ST。
位元線BL可為在垂直方向（即，第三方向D3）上自基板SUB延伸的導電圖案（例如，金屬導電線）。
在基板SUB上可放置有隔離絕緣結構ISS。隔離絕緣結構ISS可在空間上將在第二方向D2上相鄰於彼此的位元線BL隔開。隔離絕緣結構ISS可包含例如絕緣材料。
堆疊記憶體結構210可包括層間絕緣膜ILD、半導體圖案SP及閘極電極GE。
在基板SUB上可放置有多個層間絕緣膜ILD。相應的層間絕緣膜ILD可被放置成在第三方向D3上彼此間隔開。儘管示出三個層間絕緣膜ILD，然而此僅是為了便於闡釋，且層間絕緣膜ILD的數目並非僅限於此。
每一層間絕緣膜ILD可包括在第三方向D3上彼此相對的上表面ILD_US與下表面ILD_BS。所述多個層間絕緣膜ILD可包括在第三方向D3上相鄰於彼此的第一層間絕緣膜ILD與第二層間絕緣膜ILD。第一層間絕緣膜ILD可相較於第二層間絕緣膜ILD更靠近基板SUB。第一層間絕緣膜的上表面ILD_US可面對第二層間絕緣膜的下表面ILD_BS。
層間絕緣膜ILD可包含絕緣材料。層間絕緣膜ILD可包括例如氧化矽膜、氮化矽膜、氮氧化矽膜、含碳氧化矽膜、含碳氮化矽膜及含碳氮氧化矽膜中的至少一者。作為實例，層間絕緣膜ILD可包括氧化矽膜。
儘管示出其中位於最下部部分的層間絕緣膜ILD與基板SUB間隔開且半導體圖案SP及閘極電極GE放置於層間絕緣膜ILD與基板SUB之間的結構，然而實施例並非僅限於此。作為實例，與所示的實施例不同，位於最下部部分的層間絕緣膜ILD可與基板SUB接觸。作為另一實例，在放置於最下部部分的閘極電極GE與基板SUB之間可進一步放置有沿著基板SUB的上表面放置的蝕刻停止膜。
所述多個半導體圖案SP可放置於在第三方向D3上相鄰於彼此的層間絕緣膜ILD之間。每一半導體圖案SP可在第三方向D3上彼此間隔開。
換言之，所述多個半導體圖案SP可在基板SUB上被放置成在第三方向D3上彼此間隔開。層間絕緣膜ILD可放置於在第三方向D3上相鄰於彼此的半導體圖案SP之間。儘管層間絕緣膜ILD可不放置於位於最下部部分的半導體圖案SP與基板SUB之間，然而此僅是為了便於闡釋，且實施例並非僅限於此。
每一半導體圖案SP可在第二方向D2上延伸。每一半導體圖案SP可在第三方向D3上與面對彼此的層間絕緣膜的上表面ILD_US及層間絕緣膜的下表面ILD_BS交疊。
半導體圖案SP可包含多晶矽、多晶矽鍺、單晶矽及單晶矽-鍺中的至少一者。
閘極電極GE可具有在第一方向D1上延伸的線形狀或條形狀。閘極電極GE可在一個層內部在第一方向D1上延伸穿過半導體圖案SP。
具體而言，閘極電極GE可包括第一閘極電極GE1及第二閘極電極GE2。第一閘極電極GE1可為替換第二犧牲層123的金屬圖案。第二閘極電極GE2可為替換第一犧牲層121的金屬圖案。
然而，此僅為稱呼上的不同，且本揭露的技術思想並非僅限於此。舉例而言，第一閘極電極GE1可為替換第一犧牲層121的金屬圖案，且第二閘極電極GE2可為替換第二犧牲層123的金屬圖案。
在根據本揭露一些實施例的半導體裝置中，堆疊記憶體結構210可更包括閘極絕緣膜GI及間隔件圖案SPC1及SPC2。
閘極絕緣膜GI可放置於第一閘極電極GE1與半導體圖案SP之間以及第一閘極電極GE1與層間絕緣膜ILD之間。閘極絕緣膜GI可放置於第二閘極電極GE2與半導體圖案SP之間以及第二閘極電極GE2與層間絕緣膜ILD之間。
閘極絕緣膜GI可放置於第一閘極電極GE1的側壁上，所述第一閘極電極GE1與資訊儲存元件結構DS_ST相鄰且在第三方向D3上延伸。閘極絕緣膜GI可放置於第二閘極電極GE2的側壁上，所述第二閘極電極GE2與資訊儲存元件結構DS_ST相鄰且在第三方向D3上延伸。此外，閘極絕緣膜GI可被放置於但不限於對層間絕緣膜的上表面ILD_US與層間絕緣膜的下表面ILD_BS進行連接的側壁上。
閘極絕緣膜GI可包括例如高介電常數絕緣膜、氧化矽膜、氮化矽膜及氮氧化矽膜中的至少一者。
間隔件圖案可包括第一間隔件圖案SPC1及第二間隔件圖案SPC2。
第一間隔件圖案SPC1可放置於半導體圖案SP與層間絕緣膜ILD之間。第一間隔件圖案SPC1可放置於半導體圖案的上表面SP_US及半導體圖案的下表面SP_BS上。
第一間隔件圖案SPC1可在空間上將閘極電極GE與位元線BL隔開。閘極絕緣膜GI可插置於第一間隔件圖案SPC1與半導體圖案SP之間以及第一間隔件圖案SPC1與層間絕緣膜ILD之間。與所示的實施例不同，閘極絕緣膜GI可不插置於第一間隔件圖案SPC1與半導體圖案SP之間以及第一間隔件圖案SPC1與層間絕緣膜ILD之間。
第二間隔件圖案SPC2可放置於半導體圖案SP與層間絕緣膜ILD之間。第二間隔件圖案SPC2可放置於半導體圖案的上表面SP_US及半導體圖案的水平部分的下表面SP_BS上。
第二間隔件圖案SPC2可插置於閘極電極GE與資訊儲存元件結構DS_ST之間。
閘極絕緣膜GI可不插置於第二間隔件圖案SPC2與半導體圖案SP之間以及第二間隔件圖案SPC2與層間絕緣膜ILD之間。
第一間隔件圖案SPC1及第二間隔件圖案SPC2可各自包括例如氧化矽膜、氮化矽膜、氮氧化矽膜、含碳氧化矽膜、含碳氮化矽膜及含碳氮氧化矽膜中的至少一者。
在位元線BL與半導體圖案SP之間可放置有第一矽化物圖案MSC1。第一矽化物圖案MSC1可沿著半導體圖案SP、第一間隔件圖案SPC1的側壁及層間絕緣膜ILD的側壁延伸。
第一矽化物圖案MSC1可與多個半導體圖案SP接觸。第一矽化物圖案MSC1可與在第三方向D3上彼此間隔開的多個半導體圖案SP接觸。
在半導體圖案SP的側壁上可放置有第二矽化物圖案MSC2。第二矽化物圖案MSC2可沿著半導體圖案SP的側壁、層間絕緣膜ILD的側壁及第二間隔件圖案SPC2的側壁延伸。
第二矽化物圖案MSC2可與多個半導體圖案SP接觸。第二矽化物圖案MSC2可與在第三方向D3上彼此間隔開的多個半導體圖案SP接觸。
第二矽化物圖案MSC2亦可在第二方向D2上延伸。第二矽化物圖案MSC2可沿著層間絕緣膜的上表面ILD_US及下表面ILD_BS延伸。
資訊儲存元件結構DS_ST可包括多個資訊儲存元件DS。每一資訊儲存元件DS可在第二方向D2上自第二間隔件圖案SPC2的側壁放置。
每一資訊儲存元件DS可連接至每一半導體圖案SP。每一資訊儲存元件DS可連接至每一第二矽化物圖案MSC2。第二矽化物圖案MSC2可沿著資訊儲存元件DS與半導體圖案SP的側壁之間的邊界放置。
第一矽化物圖案MSC1及第二矽化物圖案MSC2可包含金屬的矽化材料（金屬-矽化合物）或金屬氮化物的矽化材料（金屬氮化物-矽化合物）。第一矽化物圖案MSC1及第二矽化物圖案MSC2可包含但不限於例如包含鈦（Ti）、鈮（Nb）、鉬（Mo）、鎢（W）、鈷（Co）、鉑（Pt）及鉺（Er）中的一者的矽化物材料。
每一資訊儲存元件DS可為電容器。包括多個資訊儲存元件DS的資訊儲存元件結構DS_ST可為電容器結構。
資訊儲存元件結構DS_ST可包括電容器介電膜DL、上部電極EL2及多個下部電極EL1。每一資訊儲存元件DS可包括放置於層間絕緣膜ILD之間的下部電極EL1、電容器介電膜DL及上部電極EL2。每一資訊儲存元件DS可由每一下部電極EL1界定。
每一下部電極EL1可放置於在第三方向D3上相鄰於彼此的層間絕緣膜ILD之間。下部電極EL1可連接至第二矽化物圖案MSC2。下部電極EL1可與第二矽化物圖案MSC2接觸。
在根據一些實施例的半導體記憶體裝置中，每一下部電極EL1可沿著每一第二矽化物圖案MSC2的輪廓延伸。換言之，每一第二矽化物圖案MSC2可沿著每一下部電極EL1的輪廓延伸。
每一資訊儲存元件DS中所包括的下部電極EL1可彼此隔開。
電容器介電膜DL可放置於下部電極EL1上。電容器介電膜DL可沿著多個下部電極EL1的輪廓延伸。上部電極EL2可放置於電容器介電膜DL上。電容器介電膜DL與上部電極EL2可依序放置於下部電極EL1上。
每一資訊儲存元件DS中所包括的電容器介電膜DL與上部電極EL2可連接至彼此。
下部電極EL1及上部電極EL2可包含但不限於例如經摻雜的半導體材料、導電金屬氮化物（例如，氮化鈦、氮化鉭、氮化鈮或氮化鎢等）、金屬（例如，釕、銥、鈦、鈮、鎢、鈷、鉬或鉭等）、及導電金屬氧化物（例如，氧化銥或氧化鈮）等。作為實例，下部電極EL1可包含導電金屬氮化物、金屬、導電金屬氧化物。導電金屬氮化物、金屬及導電金屬氧化物可包含於金屬導電膜中。
電容器介電膜DL可包含例如高介電常數材料（例如，氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅或其組合）。在根據一些實施例的半導體記憶體裝置中，電容器介電膜DL可包括其中依序堆疊有氧化鋯、氧化鋁及氧化鋯的堆疊膜結構。在根據一些實施例的半導體記憶體裝置中，電容器介電膜DL可包含鉿（Hf）。
參照圖12及圖13，在根據一些實施例的半導體記憶體裝置中，每一下部電極EL1可包括外壁EL1_S1及內壁EL1_S2。
下部電極的外壁EL1_S1可面對第二矽化物圖案MSC2。此外，下部電極EL1可經由下部電極的外壁EL1_S1連接至半導體圖案SP。
電容器介電膜DL可沿著下部電極的外壁EL1_S1及下部電極的內壁EL1_S2延伸。
在下文中，在圖14中將主要闡述與使用圖12及圖13闡述的內容的不同之處。
參照圖14，在根據一些實施例的半導體裝置中，每一半導體圖案SP可在第三方向D3上與面對彼此的層間絕緣膜的上表面ILD_US的一部分及層間絕緣膜的下表面ILD_BS的一部分交疊。換言之，層間絕緣膜ILD可在第二方向D2上自半導體圖案SP突出。
在層間絕緣膜ILD之間可放置有多個第二矽化物圖案MSC2。每一第二矽化物圖案MSC2可與每一半導體圖案SP接觸。第二矽化物圖案MSC2可沿著半導體圖案SP的側壁及第二間隔件圖案SPC2的側壁延伸。
在根據一些實施例的半導體記憶體裝置中，第二矽化物圖案MSC2可包括沿著層間絕緣膜的上表面ILD_US及層間絕緣膜的下表面ILD_BS在第二方向D2上延伸的部分。第二矽化物圖案MSC2的一部分可包括沿著第二間隔件圖案的側壁SPC_SW延伸的部分。
在根據一些實施例的半導體記憶體裝置中，每一資訊儲存元件DS可放置於在第二方向D2上自半導體圖案SP突出的層間絕緣膜ILD之間。當多個層間絕緣膜ILD包括在第三方向D3上相鄰於彼此的第一層間絕緣膜ILD與第二層間絕緣膜ILD時，每一資訊儲存元件DS可在第二方向D2上自半導體圖案SP放置於第一層間絕緣膜ILD與第二層間絕緣膜ILD之間。
在第三方向D3上相鄰於彼此的下部電極EL1可由層間絕緣膜ILD隔開。在第三方向D3上相鄰於彼此的第二矽化物圖案MSC2可由層間絕緣膜ILD隔開。
由於下部電極的外壁EL1_S1被層間絕緣膜ILD覆蓋，因此電容器介電膜DL不沿著下部電極的外壁EL1_S1延伸。電容器介電膜DL可沿著層間絕緣膜的一個側壁ILD_SW延伸。電容器介電膜DL可不由相鄰的層間絕緣膜ILD隔開。
圖15是在根據一些實施例的用於製造半導體裝置的方法中參照的臨界厚度圖。圖16是用於闡釋根據圖15的其中臨界厚度最大的點的表格。圖17是用於闡釋根據一些實施例的用於製造半導體裝置的方法的流程圖。
作為參考，圖15是用於依據緩衝層101的鍺濃度及犧牲層121及123的鍺濃度來確定堆疊記憶體結構210的臨界厚度的圖。
參照圖15及圖16，當緩衝層101的鍺濃度為3%時，示出堆疊記憶體結構210的根據犧牲層121及123的鍺濃度的臨界厚度圖（a）。當犧牲層121及123的鍺濃度為約12%時，臨界厚度圖（a）可意指堆疊記憶體結構210的臨界厚度最厚。
當緩衝層101的鍺濃度為3.65%時，示出堆疊記憶體結構210的根據犧牲層121及123的鍺濃度的臨界厚度圖（b）。臨界厚度圖（b）可意指當犧牲層121及123的鍺濃度為約15%時，堆疊記憶體結構210的臨界厚度最厚。
當緩衝層101的鍺濃度為5%時，示出堆疊記憶體結構210的根據犧牲層121及123的鍺濃度的臨界厚度圖（c）。臨界厚度圖（c）可意指當犧牲層121及123的鍺濃度為約20%時，堆疊記憶體結構210的臨界厚度最厚。
當緩衝層101的鍺濃度為6%時，示出堆疊記憶體結構210的根據犧牲層121及123的鍺濃度的臨界厚度圖（d）。臨界厚度圖（d）可意指當犧牲層121及123的鍺濃度為約25%時，堆疊記憶體結構210的臨界厚度最厚。
當緩衝層101的鍺濃度為10%時，示出堆疊記憶體結構210的根據犧牲層121及123的鍺濃度的臨界厚度圖（e）。臨界厚度圖（e）可意指當犧牲層121及123的鍺濃度為約42%時，堆疊記憶體結構210的臨界厚度最厚。
參照圖17，根據一些實施例的用於製造半導體裝置的方法可包括確定緩衝層101的鍺濃度且確定第一犧牲層121的鍺濃度及第二犧牲層123的鍺濃度。
確定緩衝層101的鍺濃度可包括確定堆疊模製結構110的層的數目且根據堆疊層數目的厚度使用臨界厚度圖提取緩衝層的鍺分數或濃度。
在下文中，將藉由將製程劃分成三個步驟來詳細闡述本揭露。
首先，確定堆疊模製結構110的堆疊層數目（S100）。
當確定出堆疊模製結構110的堆疊層的目標數目時，可確定目標堆疊模製結構110的厚度。因此，可藉由圖15選擇具有能夠適應上述目標堆疊模製結構110的厚度的臨界厚度的圖。亦即，可選擇其中峰值的臨界厚度高於目標堆疊模製結構110的厚度的圖。
其次，使用圖15所示臨界厚度圖提取可能的緩衝層101的鍺分數或濃度（S200）。
在第一步驟的製程中可選擇多個圖。因此，緩衝層101的鍺分數或濃度可在一定範圍內被提取。其中，可為緩衝層101的鍺分數或濃度選擇特定的數值。
第三，使用緩衝層101的鍺分數或濃度來確定犧牲層121及123的鍺分數或濃度（S300）。
當對具有特定鍺分數或濃度的緩衝層101進行界定時，可確定圖的形狀。可相應地確定犧牲層121及123的鍺濃度。將犧牲層121及123的鍺濃度選擇成使得臨界厚度高於上述目標堆疊模製結構110的厚度。
優選地，當臨界厚度是圖15所示每一圖中的最高值時，堆疊模製結構110可以最大值進行堆疊。
作為實例，當緩衝層101的鍺濃度被選擇成3%時，可選擇圖15中的圖（a）。此時，犧牲層121及123的鍺濃度被選擇成12%，且堆疊模製結構110可以最大值進行堆疊。
作為另一實例，當緩衝層101的鍺濃度被選擇成3.65%時，可選擇圖15中的圖（b）。此時，犧牲層121及123的鍺濃度被選擇成約15%，且堆疊模製結構110可以最大值進行堆疊。
作為另一實例，當緩衝層101的鍺濃度被選擇成5%時，可選擇圖15中的圖（c）。此時，犧牲層121及123的鍺濃度被選擇成約20%，且堆疊模製結構110可以最大值進行堆疊。
作為另一實例，當緩衝層101的鍺濃度被選擇成6%時，可選擇圖15中的圖（d）。此時，犧牲層121及123的鍺濃度被選擇成約25%，且堆疊模製結構110可以最大值進行堆疊。
作為另一實例，當緩衝層101的鍺濃度被選擇成10%時，可選擇圖15中的圖（e）。此時，犧牲層121及123的鍺濃度被選擇成約42%，且堆疊模製結構110可以最大值進行堆疊。
因此，當緩衝層101的鍺分數或濃度為3%或大於3%且為3.65%或小於3.65%時，犧牲層121及123的鍺分數或濃度可為10%或大於10%且為15%或小於15%。
當緩衝層101的鍺分數或濃度為3.65%或大於3.65%且為5%或小於5%時，犧牲層121及123的鍺分數或濃度可為15%或大於15%且為20%或小於20%。
當緩衝層101的鍺分數或濃度為5%或大於5%且為6%或小於6%時，犧牲層121及123的鍺分數或濃度可為20%或大於20%且為25%或小於25%。
當緩衝層101的鍺分數或濃度為6%或大於6%且為10%或小於10%時，犧牲層121及123的鍺分數或濃度可為25%或大於25%且為45%或小於45%。
在根據本揭露一些實施例的用於製造半導體裝置的方法中，確定緩衝層101的鍺分數或濃度及犧牲層121及123的鍺分數或濃度的次序僅是實例，且本揭露的技術思想並非僅限於此。舉例而言，可在確定出犧牲層121及123的鍺分數或濃度之後確定緩衝層101的鍺分數或濃度。
在對詳細說明進行總結時，熟習此項技術者將理解，在實質上不背離本發明原理的條件下，可對優選實施例進行許多變化及修改。因此，所揭露的本發明的實施例僅用於一般性及闡述性意義，而不是用於限制目的。
100:基礎基板 101:緩衝層 110:堆疊模製結構 120:單元疊層 121:第一犧牲層/犧牲層 122:第一矽層 123:第二犧牲層/犧牲層 124:第二矽層 210:堆疊記憶體結構 220:單元記憶體結構 221、223:金屬圖案 222:第一矽層 224:絕緣圖案 300:第二基板 BL:位元線 CA:胞元陣列 CH:通道區 D1:第一方向 D2:第二方向 D3:第三方向 DL:電容器介電膜 DS:資訊儲存元件/儲存元件 DS_ST:資訊儲存元件結構 EL1:下部電極 EL1_S1:外壁 EL1_S2:內壁 EL2:上部電極 GE:閘極電極 GE1:第一閘極電極 GE2:第二閘極電極 GI:閘極絕緣膜 ILD:層間絕緣膜 ILD_BS、SP_BS:下表面 ILD_SW、SPC_SW:側壁 ILD_US、SP_US:上表面 ISS:隔離絕緣結構 L1:第一層 L2:第二層 L3:第三層 MCT:記憶體胞元電晶體 MSC1:第一矽化物圖案 MSC2:第二矽化物圖案 PER:周邊電路區 Q:部分 S100、S200、S300:步驟 SCA:子胞元陣列/子電路陣列 SD1:第一雜質區 SD2:第二雜質區 SP:半導體圖案 SPC1:第一間隔件圖案/間隔件圖案 SPC2:第二間隔件圖案/間隔件圖案 SS:堆疊結構 SUB:基板 WL:字元線
藉由參照附圖詳細闡述本揭露的示例性實施例，本揭露的以上及其他態樣及特徵將變得更顯而易見，在附圖中： 圖1是示出根據一些實施例的半導體裝置的胞元陣列的示意性電路圖。 圖2至圖4是用於闡釋根據一些實施例的半導體裝置的透視圖。 圖5至圖11分別是用於闡釋根據一些實施例的用於製造半導體裝置的方法的圖。 圖12是用於闡釋根據一些實施例的半導體裝置的圖。 圖13是圖12所示部分Q的放大圖。 圖14是用於闡釋根據一些實施例的半導體裝置的圖。 圖15是根據一些實施例的在用於製造半導體裝置的方法中參照的臨界厚度圖。 圖16是用於闡釋根據圖15的其中臨界厚度最大的點的表格。 圖17是用於闡釋根據一些實施例的用於製造半導體裝置的方法的流程圖。
100:基礎基板
101:緩衝層
110:堆疊模製結構
120:單元疊層
SUB:基板

Claims (10)

  1. 一種用於製造半導體裝置的方法，所述方法包括： 提供包括緩衝層及基礎基板的第一基板； 在所述緩衝層上形成包括多個單元疊層的堆疊模製結構，所述多個單元疊層中的每一者包括依序堆疊於垂直方向上的第一犧牲層、第一矽層、第二犧牲層及第二矽層；以及 使用堆疊記憶體結構替換所述堆疊模製結構， 其中所述堆疊記憶體結構包括替換所述第一犧牲層及所述第二犧牲層的金屬圖案以及替換所述第二矽層的絕緣圖案， 所述緩衝層包含矽-鍺，且 所述緩衝層的鍺濃度依據所述第一犧牲層的鍺濃度及所述第二犧牲層的鍺濃度而變化。
  2. 如請求項1所述的用於製造所述半導體裝置的方法，其中所述第一犧牲層及所述第二犧牲層包含矽-鍺。
  3. 如請求項2所述的用於製造所述半導體裝置的方法，其中所述第一犧牲層的所述鍺濃度及所述第二犧牲層的所述鍺濃度各自為10%或大於10%且為45%或小於45%。
  4. 如請求項3所述的用於製造所述半導體裝置的方法，其中，當所述緩衝層的所述鍺濃度為3%或大於3%且為3.65%或小於3.65%時，所述第一犧牲層的所述鍺濃度及所述第二犧牲層的所述鍺濃度各自為10%或大於10%且為15%或小於15%。
  5. 如請求項3所述的用於製造所述半導體裝置的方法，其中，當所述緩衝層的所述鍺濃度為3.65%或大於3.65%且為5%或小於5%時，所述第一犧牲層的所述鍺濃度及所述第二犧牲層的所述鍺濃度各自為15%或大於15%且為20%或小於20%。
  6. 如請求項3所述的用於製造所述半導體裝置的方法，其中，當所述緩衝層的所述鍺濃度為5%或大於5%且為6%或小於6%時，所述第一犧牲層的所述鍺濃度及所述第二犧牲層的所述鍺濃度各自為20%或大於20%且為25%或小於25%。
  7. 如請求項2所述的用於製造所述半導體裝置的方法，其中所述第一犧牲層的所述鍺濃度等於所述第二犧牲層的所述鍺濃度。
  8. 一種用於製造半導體裝置的方法，所述方法包括： 提供包括緩衝層及基礎基板的第一基板； 在所述緩衝層上形成包括多個單元疊層的堆疊模製結構，所述多個單元疊層中的每一者包括依序堆疊於垂直方向上的第一犧牲層、第一矽層、第二犧牲層及第二矽層； 使用堆疊記憶體結構替換所述堆疊模製結構； 在第二基板上形成周邊元件結構；以及 對所述第一基板與所述第二基板進行結合，使得所述周邊元件結構與所述堆疊記憶體結構面對彼此， 其中所述緩衝層包含矽-鍺，且 所述緩衝層的鍺濃度依據所述第一犧牲層的鍺濃度及所述第二犧牲層的鍺濃度而變化。
  9. 如請求項8所述的用於製造所述半導體裝置的方法，其中所述第一犧牲層及所述第二犧牲層包含矽-鍺，且 所述第一犧牲層的所述鍺濃度及所述第二犧牲層的所述鍺濃度各自為10%或大於10%且為45%或小於45%。
  10. 一種用於製造半導體裝置的方法，所述方法包括： 提供包括緩衝層及基礎基板的第一基板； 在所述緩衝層上形成包括多個單元疊層的堆疊模製結構， 其中所述多個單元疊層中的每一者包括依序堆疊於垂直方向上的第一犧牲層、第一矽層、第二犧牲層及第二矽層， 其中所述緩衝層、所述第一犧牲層及所述第二犧牲層中的每一者包含矽-鍺； 藉由確定所述堆疊模製結構的堆疊層數目來確定所述緩衝層的鍺濃度，且根據所述堆疊層數目的厚度使用臨界厚度圖選擇所述緩衝層的所述鍺濃度；以及 使用所述緩衝層的所述鍺濃度確定所述第一犧牲層的鍺濃度及所述第二犧牲層的鍺濃度。
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