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TW202145364A - 半導體晶片 - Google Patents

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TW202145364A
TW202145364A TW110110065A TW110110065A TW202145364A TW 202145364 A TW202145364 A TW 202145364A TW 110110065 A TW110110065 A TW 110110065A TW 110110065 A TW110110065 A TW 110110065A TW 202145364 A TW202145364 A TW 202145364A
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dielectric layer
interlayer dielectric
transistor
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楊柏峰
世海 楊
林佑明
張志宇
漢中 賈
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台灣積體電路製造股份有限公司
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Abstract

提供一種包括半導體基底、內連線結構及記憶體胞元陣列的半導體晶片。所述半導體基底包括邏輯電路。所述內連線結構設置於半導體基底上且電性連接至邏輯電路，且所述內連線結構包括堆疊的層間介電層及嵌置於堆疊的層間介電層中的內連線配線。所述記憶體胞元陣列嵌置於堆疊的層間介電層中。所述記憶體胞元陣列包括驅動電晶體及記憶體裝置，且所述記憶體裝置藉由內連線配線電性連接至驅動電晶體。

Description

半導體晶片
由於各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積體密度持續提高，半導體行業已經歷快速發展。在很大程度上，積體密度的此種提高起因於最小特徵大小（minimum feature size）的重複減小，此使得更多組件能夠被整合至給定面積中。隨著近來對小型化、更高速度、及更大頻寬、以及更低功耗及延時（latency）的需求增長，對具有嵌置式記憶體胞元的半導體晶片的需求亦已增長。
以下揭露提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
說明中的用語「實質上（substantially）」（例如在「實質上平的」中或「實質上共面」中等）將被熟習此項技術者所理解。在一些實施例中，實質上可移除形容詞。在適用的情況下，用語「實質上」亦可包括具有「整體（entirely）」、「完全（completely）」、「全部（all）」等的實施例。在適用的情況下，用語「實質上」亦可有關於90%或高於90%（例如95%或高於95%），尤其是99%或高於99%，包括100%。此外，例如「實質上平行」或「實質上垂直」等用語應被解釋為不排除與特定排列的微小偏差，且可包括例如高達10度的偏差。字組「實質上」不排除「完全」，例如「實質上不具有」Y的組成物可完全不具有Y。
本揭露的實施例可有關於具有鰭的鰭型場效電晶體（fin-type field-effect transistor，FinFET）結構。可藉由任何合適的方法圖案化出鰭。舉例而言，可使用一或多個微影製程（photolithography process）（包括雙重圖案化（double-patterning）製程或多重圖案化（multi-patterning）製程）來圖案化出鰭。一般而言，雙重圖案化製程或多重圖案化製程對微影製程及自對準製程（self-aligned process）進行組合，使得圖案能夠被形成為具有例如較能夠使用單一直接微影製程而以其他方式獲得的圖案小的節距。舉例而言，在一些實施例中，在基底之上形成犧牲層且使用微影製程將犧牲層圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔件。接著移除犧牲層，且接著可使用剩餘的間隔件圖案化出鰭。然而，可使用一或多種其他適用製程來形成鰭。
闡述本揭露的一些實施例。可在該些實施例中闡述的階段之前、期間及/或之後提供附加操作。可針對不同的實施例而替換或消除所闡述的階段中的一些階段。可向半導體裝置結構添加附加特徵。可針對不同的實施例而替換或消除以下闡述的特徵中的一些特徵。儘管一些實施例以特定次序執行的操作進行論述，然而該些操作可以另一邏輯次序執行。
圖1至圖14是示意性地示出根據本揭露一些實施例的製作半導體晶片的製程流程的剖視圖。
參照圖1，提供半導體基底100。在一些實施例中，半導體基底100是塊狀半導體基底，例如半導體晶圓。舉例而言，半導體基底100包括矽或其他元素半導體材料，例如鍺。半導體基底100可為未經摻雜的或摻雜的（例如，p型、n型或其組合）半導體基底。在一些實施例中，半導體基底100包括位於介電層上的磊晶生長的半導體層。磊晶生長的半導體層可由矽鍺、矽、鍺、一或多種其他合適的材料或其組合製成。
在一些其他實施例中，半導體基底100包括化合物半導體。舉例而言，化合物半導體包括具有由公式AlX1 GaX2 InX3 AsY1 PY2 NY3 SbY4 定義的組成物的一或多種第III-V族化合物半導體，其中X1、X2、X3、Y1、Y2、Y3及Y4表示相對比例。X1、X2、X3、Y1、Y2、Y3及Y4中的每一者大於或等於零，且加在一起等於1。化合物半導體可包括碳化矽、砷化鎵、砷化銦、磷化銦、一或多種其他合適的化合物半導體或其組合。亦可使用包括第II-VI族化合物半導體的其他合適的基底。
在一些實施例中，半導體基底100是絕緣體上半導體（semiconductor-on-insulator，SOI）基底的主動層。可使用氧植入隔離（separation by implantation of oxygen，SIMOX）製程、晶圓結合製程、另一適用方法或其組合來製作SOI基底。在一些其他實施例中，半導體基底100包括多層式結構。舉例而言，半導體基底100包括形成於塊狀矽層上的矽-鍺層。
根據一些實施例，在半導體基底100上形成多個鰭結構102。為進行例示，在圖1中僅示出一個鰭結構102。在一些實施例中，在半導體基底100中形成多個凹槽（或溝渠）。因此，在凹槽（或溝渠）之間形成或界定自半導體基底100的表面突出的多個鰭結構102。在一些實施例中，使用一或多個微影製程及蝕刻製程來形成凹槽（或溝渠）。在一些實施例中，鰭結構102直接接觸半導體基底100。
然而，本揭露的實施例具有許多變化及/或修改。在一些其他實施例中，鰭結構102不直接接觸半導體基底100。可在半導體基底100與鰭結構102之間形成一或多個其他材料層（在圖1中未示出）。舉例而言，在半導體基底100與鰭結構102之間形成介電層。
之後，根據一些實施例，在凹槽中形成隔離特徵（在圖1中未示出），以環繞鰭結構102的下部部分。隔離特徵用於界定形成於半導體基底100中及/或半導體基底100之上的各種裝置元件且將所述各種裝置元件電性隔離。在一些實施例中，隔離特徵包括淺溝渠隔離（shallow trench isolation，STI）特徵、矽的局部氧化（local oxidation of silicon，LOCOS）特徵、另一合適的隔離特徵或其組合。
在一些實施例中，隔離特徵中的每一者具有多層式結構。在一些實施例中，隔離特徵由介電材料製成。介電材料可包括氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃（fluoride-doped silicate glass，FSG）、低介電常數介電材料、另一合適的材料或其組合。在一些實施例中，形成STI襯墊（未示出）以減少半導體基底100與隔離特徵之間的介面處的結晶缺陷。相似地，亦可使用STI襯墊減少鰭結構與隔離特徵之間的介面處的結晶缺陷。
在一些實施例中，在半導體基底100之上沈積介電材料層。介電材料層覆蓋鰭結構102且填充鰭結構之間的凹槽。在一些實施例中，使用可流動化學氣相沈積（flowable chemical vapor deposition，FCVD）製程、原子層沈積（atomic layer deposition，ALD）製程、旋轉塗佈（spin coating）製程、一或多種其他適用製程或其組合來沈積介電材料層。
在一些實施例中，執行平坦化製程以減薄介電材料層且暴露出覆蓋鰭結構102的頂表面的罩幕層或停止層。平坦化製程可包括化學機械研磨（chemical mechanical polishing，CMP）製程、磨削製程、蝕刻製程、乾式研磨製程、一或多種其他適用製程或其組合。之後，將介電材料層回蝕至鰭結構102的頂部下方。因此，介電材料層的剩餘部分形成隔離特徵。鰭結構102自隔離特徵的頂表面突出。
參照圖2，根據一些實施例，在半導體基底100之上形成擬閘極堆疊104。擬閘極堆疊104分別局部地覆蓋鰭結構102且包繞於鰭結構102周圍。如圖2中所示，擬閘極堆疊104的寬度可實質上相同。在一些替代實施例中，擬閘極堆疊104的寬度可不同。
在一些實施例中，擬閘極堆疊104中的每一者具有擬閘極介電層104a及擬閘極電極104b。擬閘極介電層104a可由以下材料製成或包括以下材料：氧化矽、氮氧化矽、氮化矽、一或多種其他合適的材料或其組合。擬閘極電極104b可由半導體材料（例如多晶矽）製成或包括半導體材料（例如多晶矽）。在一些實施例中，在半導體基底100及鰭結構102之上依序沈積介電材料層與閘極電極材料層。可使用化學氣相沈積（chemical vapor deposition，CVD）製程、ALD製程、熱氧化製程、物理氣相沈積（physical vapor deposition，PVD）製程、一或多種其他適用製程或其組合來沈積介電材料層。之後，可使用一或多個微影製程及一或多個蝕刻製程來局部地移除介電材料層及閘極電極材料層。因此，介電材料層及閘極電極材料層的剩餘部分104a及104b形成擬閘極堆疊104。
之後，根據一些實施例，在擬閘極堆疊104的側壁之上形成間隔件元件106，如圖2中所示。間隔件元件106可用於保護擬閘極堆疊104且有助於形成源極/汲極特徵及/或金屬閘極的後續製程。在一些實施例中，間隔件元件106由介電材料製成或包括介電材料。介電材料可包括氮化矽、氮氧化矽、氧化矽、碳化矽、一或多種其他合適的材料或其組合。
在一些實施例中，在半導體基底100、鰭結構102及擬閘極堆疊104之上沈積介電材料層。可使用CVD製程、ALD製程、旋轉塗佈製程、一或多種其他適用製程或其組合來沈積介電材料層。之後，使用蝕刻製程（例如非等向性蝕刻製程）局部地移除介電材料層。因此，介電材料層的位於擬閘極堆疊104的側壁之上的剩餘部分形成間隔件元件106。
參照圖3，根據一些實施例，在鰭結構102之上分別形成磊晶結構108。磊晶結構108可用作源極/汲極特徵。在一些實施例中，在形成磊晶結構108之前使鰭結構102的未被擬閘極堆疊104及間隔件元件106覆蓋的部分凹陷。在一些實施例中，凹槽朝擬閘極堆疊104之下的通道區在側向上延伸。舉例而言，凹槽的一些部分直接位於間隔件元件106下方。之後，在凹槽的側壁及底部上磊晶生長一或多種半導體材料，以形成磊晶結構108。在一些實施例中，兩個磊晶結構108是p型半導體結構。在一些其他實施例中，所述兩個磊晶結構108是n型半導體結構。在一些其他實施例中，磊晶結構108中的一者是p型半導體結構，且另一者是n型半導體結構。p型半導體結構可包括磊晶生長的矽鍺或摻雜硼的矽鍺。n型半導體結構可包括磊晶生長的矽、磊晶生長的碳化矽（SiC）、磊晶生長的磷化矽（SiP）或另一合適的磊晶生長的半導體材料。在一些實施例中，藉由磊晶製程形成磊晶結構108。在一些其他實施例中，藉由單獨的製程（例如單獨的磊晶生長製程）形成磊晶結構108。可藉由使用選擇性磊晶生長（selective epitaxial growth，SEG）製程、CVD製程（例如，氣相磊晶（vapor-phase epitaxy，VPE）製程、低壓化學氣相沈積（low pressure chemical vapor deposition，LPCVD）製程及/或超高真空化學氣相沈積（ultra-high vacuum CVD，UHV-CVD）製程）、分子束磊晶製程、一或多種其他適用製程或其組合來形成磊晶結構108。
在一些實施例中，磊晶結構108中的一者或兩者摻雜有一或多種合適的摻雜劑。舉例而言，磊晶結構108是摻雜有硼（B）、銦（In）或另一合適的摻雜劑的SiGe源極/汲極特徵。作為另外一種選擇，在一些其他實施例中，磊晶結構108中的一者或兩者是摻雜有磷光體（P）、銻（Sb）或另一合適的摻雜劑的Si源極/汲極特徵。
在一些實施例中，在磊晶結構108的磊晶生長期間對磊晶結構108進行原位摻雜。在一些其他實施例中，在磊晶結構108的生長期間不對磊晶結構108進行摻雜。相反，在形成磊晶結構108之後，在後續製程中對磊晶結構108進行摻雜。在一些實施例中，藉由使用離子植入製程、電漿浸漬離子植入製程（plasma immersion ion implantation process）、氣體及/或固體源擴散製程、一或多種其他適用製程或其組合來達成所述摻雜。在一些實施例中，執行一或多個退火製程來使磊晶結構108中的摻雜劑活化。舉例而言，使用快速熱退火製程。
如圖4中所示，根據一些實施例，在半導體基底100及磊晶結構108之上依序沈積蝕刻停止層110及介電層112。蝕刻停止層110可沿著間隔件元件106的表面及磊晶結構108的表面共形地延伸。介電層112覆蓋停止層110且環繞間隔件元件106及擬閘極堆疊104。蝕刻停止層110可由以下材料製成或包括以下材料：氮化矽、氮氧化矽、碳化矽、一或多種其他合適的材料或其組合。在一些實施例中，使用CVD製程、ALD製程、PVD製程、一或多種其他適用製程或其組合在半導體基底100及擬閘極堆疊104之上沈積蝕刻停止層110。介電層112可由以下材料製成或包括以下材料：氧化矽、氮氧化矽、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphoric silicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟化矽酸鹽玻璃（fluorinated silicate glass，FSG）、低介電常數材料、多孔介電材料、一或多種其他合適的材料或其組合。在一些實施例中，使用CVD製程、ALD製程、FCVD製程、PVD製程、一或多種其他適用製程或其組合在蝕刻停止層110及擬閘極堆疊104之上沈積介電層112。
之後，使用平坦化製程移除介電層112的上部部分、蝕刻停止層110的上部部分、間隔件元件106的上部部分及擬閘極堆疊104的上部部分。因此，介電層112的頂表面、蝕刻停止層110的頂表面、間隔件元件106的頂表面及擬閘極堆疊104的頂表面實質上彼此齊平，此有利於後續製作製程。平坦化製程可包括CMP製程、磨削製程、蝕刻製程、乾式研磨製程、一或多種其他適用製程或其組合。
如圖3及圖4中所示，藉由閘極替換製程（gate replacement process）移除各自包括擬閘極介電層104a及擬閘極電極104b的擬閘極堆疊104，且由各自包括閘極介電層104a’及閘極電極104b’的金屬閘極堆疊104’替換所述擬閘極堆疊104。在一些實施例中，閘極介電層104a’由具有高介電常數（高K）的介電材料製成或包括具有高介電常數（高K）的介電材料。閘極介電層104a’可由以下材料製成或包括以下材料：氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、一或多種其他合適的高介電常數材料或其組合。可使用ALD製程、CVD製程、一或多種其他適用製程或其組合來沈積閘極介電層104a’。在一些實施例中，形成閘極介電層104a’涉及熱操作。
在一些實施例中，在閘極替換製程期間，在形成閘極介電層104a’之前，在鰭結構102的被暴露出的表面上形成介面層（未示出）。介面層可用於改善閘極介電層104a’與鰭結構102之間的黏合性。介面層可由半導體氧化物材料（例如氧化矽或氧化鍺）製成或包括半導體氧化物材料（例如氧化矽或氧化鍺）。可使用熱氧化製程、含氧電漿操作、一或多種其他適用製程或其組合來形成介面層。
根據一些實施例，閘極電極104b’可包括功函數層及導電填充層。功函數層可用於為電晶體提供期望的功函數，以增強裝置效能（包括改善的臨限電壓）。在一些實施例中，功函數層用於形成n型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）裝置。功函數層是n型功函數層。n型功函數層能夠提供適於所述裝置的功函數值，例如等於或小於約4.5電子伏特。n型功函數層可包括金屬、金屬碳化物、金屬氮化物或其組合。舉例而言，n型功函數層包括氮化鈦、鉭、氮化鉭、一或多種其他合適的材料或其組合。在一些其他實施例中，n型功函數層是含鋁層。含鋁層可由以下材料製成或包括以下材料：TiAlC、TiAlO、TiAlN、一或多種其他合適的材料或其組合。
在一些實施例中，功函數層用於形成p型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）裝置。功函數層是p型功函數層。p型功函數層能夠提供適於所述裝置的功函數值，例如等於或大於約4.8電子伏特。p型功函數層可包括金屬、金屬碳化物、金屬氮化物、其他合適的材料或其組合。舉例而言，p型金屬包括氮化鉭、氮化鎢、鈦、氮化鈦、其他合適的材料或其組合。
功函數層亦可由以下材料製成或包括以下材料：鉿、鋯、鈦、鉭、鋁、金屬碳化物（例如，碳化鉿、碳化鋯、碳化鈦、碳化鋁）、鋁化物、釕、鈀、鉑、鈷、鎳、導電金屬氧化物或其組合。可對功函數層122的厚度及/或組成物進行精細微調以調整功函數水準。舉例而言，氮化鈦層依據氮化鈦層的厚度及/或組成物而用作p型功函數層或n型功函數層。
可使用ALD製程、CVD製程、PVD製程、電鍍製程、無電鍍覆製程、一或多種其他適用製程或其組合在閘極介電層104a’之上沈積功函數層。
在一些實施例中，在形成功函數層之前形成障壁層，以對閘極介電層104a’與隨後形成的功函數層進行介接。障壁層亦可用於防止閘極介電層104a’與閘極電極104b’的障壁之間的擴散。障壁層可由含金屬材料製成或包括含金屬材料。含金屬材料可包括氮化鈦、氮化鉭、一或多種其他合適的材料或其組合。可使用ALD製程、CVD製程、PVD製程、電鍍製程、無電鍍覆製程、一或多種其他適用製程或其組合來沈積障壁層。
導電填充層可由金屬材料製成或包括金屬材料。金屬材料可包括鎢、鋁、銅、鈷、一或多種其他合適的材料或其組合。可使用CVD製程、ALD製程、PVD製程、電鍍製程、無電鍍覆製程、一或多種其他適用製程或其組合來沈積導電填充層。在一些實施例中，在形成導電填充層之前，在功函數層之上形成阻擋層。阻擋層可用於防止隨後形成的導電填充層擴散或穿透至功函數層中。阻擋層可由以下材料製成或包括以下材料：氮化鉭、氮化鈦、一或多種其他合適的材料或其組合。可使用ALD製程、PVD製程、電鍍製程、無電鍍覆製程、一或多種其他適用製程或其組合來沈積阻擋層。
在執行閘極替換製程之後，完成前段製程（front end of line，FEOL）的製造製程。在執行閘極替換製程之後，在半導體基底100之上形成接觸件114、介電層116、接觸件118a、接觸件118b及導電配線120。
可藉由任何合適的方法將介電層112及蝕刻停止層110圖案化。舉例而言，使用微影製程將介電層112及蝕刻停止層110圖案化。在將介電層112及蝕刻停止層110圖案化之後，在介電層112及蝕刻停止層110中形成貫穿孔洞（through hole），使得磊晶結構108的一些部分被暴露出。可在介電層112之上沈積導電材料（例如，銅或其他合適的金屬材料），且所述導電材料填充至在介電層112及蝕刻停止層110中界定的貫穿孔洞中。可使用CVD製程或其他適用製程來沈積導電材料。在一些實施例中，執行平坦化製程以移除沈積的導電材料，直至露出介電層112的頂表面為止。平坦化製程可包括化學機械研磨（CMP）製程、磨削製程、蝕刻製程、乾式研磨製程、一或多種其他適用製程或其組合。如圖4中所示，在執行平坦化製程之後，形成穿透過介電層112及蝕刻停止層110的接觸件114，且接觸件114可用作電性連接至磊晶結構108（即，源極/汲極特徵108）的源極/汲極接觸件的底部部分。
可在介電層112之上沈積介電層116。在一些實施例中，使用CVD製程、ALD製程、FCVD製程、PVD製程、一或多種其他適用製程或其組合在介電層112之上沈積介電層116。介電層116可由以下材料製成或包括以下材料：氧化矽、氮氧化矽、BSG、PSG、BPSG、FSG、低介電常數材料、多孔介電材料、一或多種其他合適的材料或其組合。可藉由任何合適的方法將介電層116圖案化。舉例而言，使用微影製程將介電層116圖案化。在將介電層116圖案化之後，在介電層116中形成貫穿孔洞，使得接觸件114的一些部分及閘極電極104b’的一些部分被暴露出。可在介電層116之上沈積導電材料（例如，銅或其他合適的金屬材料），且所述導電材料填充至在介電層116中界定的貫穿孔洞中。可使用CVD製程或其他適用製程來沈積導電材料。在一些實施例中，執行平坦化製程以移除沈積的導電材料，直至露出介電層116的頂表面為止。平坦化製程可包括化學機械研磨（CMP）製程、磨削製程、蝕刻製程、乾式研磨製程、一或多種其他適用製程或其組合。如圖4中所示，在執行平坦化製程之後，形成穿透過介電層116的接觸件118a及118b，接觸件118a可用作電性連接至閘極電極104b’的閘極接觸件，且接觸件118b搭接於接觸件114上且可用作源極/汲極接觸件的上部部分。
導電配線120可形成於介電層116上，以電性連接至接觸件118a及118b。可在介電層116的頂表面上沈積導電材料（例如，銅或其他合適的金屬材料），且可藉由任何合適的方法將導電材料圖案化。舉例而言，使用CVD製程或其他適用製程沈積導電材料，且使用微影製程將導電材料圖案化。
在形成導電配線120之後，完成中段製程（middle end of line，MEOL）的製造製程，且執行後段製程（back end of line，BEOL）的製造製程。
參照圖5，在介電層116之上形成緩衝層122以覆蓋導電配線120。可使用CVD製程、ALD製程、FCVD製程、PVD製程、一或多種其他適用製程或其組合在介電層116之上沈積緩衝層122。緩衝層122可由以下材料製成或包括以下材料：氧化矽、氮氧化矽、BSG、PSG、BPSG、FSG、低介電常數材料、多孔介電材料、一或多種其他合適的材料或其組合。緩衝層122可為具有平的頂表面的平坦化層且有助於形成包括嵌置於其中的薄膜電晶體及記憶體裝置的內連線結構的後續製程。在一些實施例中，緩衝層122可用作擴散障壁層，用於防止由後段製程（BEOL）的製造製程導致的污染。
參照圖6，在緩衝層122上形成驅動電晶體（例如，薄膜電晶體）的閘極124。可在緩衝層122的頂表面上沈積用於形成閘極124的導電材料，且可藉由任何合適的方法將用於形成閘極124的導電材料圖案化。舉例而言，使用CVD製程或其他適用製程沈積用於形成閘極124的導電材料，且使用微影製程將所述導電材料圖案化。用於形成閘極124的導電材料可為或可包括鉬（Mo）、金（Au）、鈦（Ti）或其他適用的金屬材料或其組合。在一些實施例中，用於形成閘極124的導電材料包括單個金屬層。在一些替代實施例中，用於形成閘極124的導電材料包括疊層金屬層。
參照圖7，在緩衝層122上形成驅動電晶體的閘極絕緣圖案126及驅動電晶體的半導體通道層128以覆蓋閘極124。半導體通道層128藉由閘極絕緣圖案126而與閘極124電性絕緣。在一些實施例中，閘極124的一些部分被閘極絕緣圖案126及半導體通道層128覆蓋。在一些實施例中，半導體通道層128是氧化物半導體圖案。閘極絕緣圖案126的材料可為或可包括二氧化矽（SiO2 ）、氧化鋁（Al2 O3 ）、或其他適用的絕緣材料或其組合。半導體通道層128的材料可為或可包括非晶氧化銦鎵鋅（indium gallium zinc oxide，IGZO）、氧化銦鋅（indium zinc oxide，IZO）、氧化銦鎵、其他適用材料或其組合。在一些實施例中，在緩衝層122的頂表面上形成一或多個絕緣材料層及氧化物半導體材料層以覆蓋閘極124。可使用CVD製程或其他適用製程來沈積所述一或多個絕緣材料層及氧化物半導體材料層。可藉由任何合適的方法將絕緣材料層及氧化物半導體材料層圖案化。舉例而言，使用微影製程同時將絕緣材料層與氧化物半導體材料層圖案化。
參照圖8，在緩衝層122之上形成層間介電層130，以覆蓋閘極絕緣圖案126及半導體通道層128。可使用CVD製程、ALD製程、FCVD製程、PVD製程、一或多種其他適用製程或其組合在緩衝層122之上沈積層間介電材料層。層間介電材料層可由以下材料製成或包括以下材料：氧化矽、氮氧化矽、BSG、PSG、BPSG、FSG、低介電常數材料、多孔介電材料、一或多種其他合適的材料或其組合。可藉由任何合適的方法將層間介電材料層圖案化。舉例而言，使用微影製程將層間介電材料層圖案化，使得形成包括用於暴露出閘極絕緣圖案126及半導體通道層128的開口的層間介電層130。在形成層間介電層130之後，可在層間介電層130之上沈積導電材料（例如，銅或其他合適的金屬材料），以覆蓋層間介電層130的頂表面且填充在層間介電層130中界定的開口。接著可執行移除製程以移除導電材料的一些部分，直至露出層間介電層130的頂表面為止，使得在層間介電層130中界定的開口中形成驅動電晶體TR的源極特徵132S及汲極特徵132D。移除製程可包括化學機械研磨（CMP）製程、磨削製程、蝕刻製程、乾式研磨製程、一或多種其他適用製程或其組合。
源極特徵132S及汲極特徵132D嵌置於層間介電層130中且接觸半導體通道層128的一些部分。源極特徵132S及汲極特徵132D與閘極124電性絕緣。源極特徵132S及汲極特徵132D可具有與層間介電層130的頂表面齊平的頂表面。如圖8中所示，源極特徵132S及汲極特徵132D可接觸閘極絕緣圖案126的側壁及半導體通道層128的側壁。在一些實施例中，源極特徵132S及汲極特徵132D可覆蓋並接觸緩衝層122的一些部分。
在形成源極特徵132S及汲極特徵132D之後，完成驅動電晶體TR的製作，驅動電晶體TR各自包括閘極124、閘極絕緣圖案126、半導體通道層128以及源極特徵132S及汲極特徵132D。
參照圖9，在層間介電層130之上形成層間介電層134。可使用CVD製程、ALD製程、FCVD製程、PVD製程、一或多種其他適用製程或其組合在層間介電層130之上沈積層間介電材料層。層間介電材料層可由以下材料製成或包括以下材料：氧化矽、氮氧化矽、BSG、PSG、BPSG、FSG、低介電常數材料、多孔介電材料、一或多種其他合適的材料或其組合。可藉由任何合適的方法將層間介電材料層圖案化。舉例而言，使用微影製程將層間介電材料層圖案化，使得形成包括鑲嵌開口的層間介電層134。在形成層間介電層134之後，可在層間介電層134之上沈積導電材料（例如，銅或其他合適的金屬材料），以覆蓋層間介電層134的頂表面且填充在層間介電層134中界定的鑲嵌開口。接著可執行移除製程以移除導電材料的一些部分，直至露出層間介電層134的頂表面為止，使得在層間介電層134中界定的鑲嵌開口中形成內連線配線136。移除製程可包括化學機械研磨（CMP）製程、磨削製程、蝕刻製程、乾式研磨製程、一或多種其他適用製程或其組合。在一些實施例中，內連線配線136的一些部分可用作電性連接至電晶體TR的源極特徵132S的位元線。
如圖9中所示，內連線配線136可包括通孔部分136a及配線部分136b。通孔部分136a設置於源極特徵132S及汲極特徵132D上且電性連接至源極特徵132S及汲極特徵132D。配線部分136b設置於通孔部分136a上且電性連接至通孔部分136a。內連線配線136的通孔部分136a可垂直地傳送電性訊號，且內連線配線136的配線部分136b可水平地傳送電性訊號。
參照圖10，在層間介電層134之上形成層間介電層138。可使用CVD製程、ALD製程、FCVD製程、PVD製程、一或多種其他適用製程或其組合在層間介電層134之上沈積層間介電材料層。層間介電材料層可由以下材料製成或包括以下材料：氧化矽、氮氧化矽、BSG、PSG、BPSG、FSG、低介電常數材料、多孔介電材料、一或多種其他合適的材料或其組合。可藉由任何合適的方法將層間介電材料層圖案化。舉例而言，使用微影製程將層間介電材料層圖案化，使得形成包括通孔開口的層間介電層138。在形成層間介電層138之後，可在層間介電層138之上沈積導電材料（例如，銅或其他合適的金屬材料），以覆蓋層間介電層138的頂表面且填充在層間介電層138中界定的通孔開口。接著可執行移除製程以移除導電材料的一些部分，直至露出層間介電層138的頂表面為止，使得在層間介電層138中界定的通孔開口中形成導通孔140。移除製程可包括化學機械研磨（CMP）製程、磨削製程、蝕刻製程、乾式研磨製程、一或多種其他適用製程或其組合。
參照圖11，在層間介電層138之上形成記憶體裝置142。記憶體裝置142可各自包括第一電極142a（即，底部電極）、第二電極142b（即，頂部電極）以及位於第一電極142a與第二電極142b之間的儲存層142c，其中記憶體裝置142的第一電極142a藉由內連線配線（例如，嵌置於層間介電層138中的導通孔140及嵌置於層間介電層134中的內連線配線136）電性連接至驅動電晶體TR的閘極124。記憶體裝置142的第二電極142b可電性連接至字元線（未示出），且字元線可由內連線配線形成。舉例而言，同時形成字元線、導通孔140及內連線配線136。上述字元線、位元線及驅動電晶體TR可構成記憶體裝置142的驅動電路。在一些實施例中，記憶體裝置142是鐵電隨機存取記憶體（ferroelectric random-access memory，FeRAM）裝置，其中記憶體裝置142的第一電極142a及第二電極142b是金屬電極（例如，W、Ti、TiN、TaN、Ru、Cu、Co、Ni、一或多種其他適用材料或其組合），且記憶體裝置142的儲存層142c是鐵電材料層（例如，由Si、Ge、Y、La、Al、一或多種其他適用材料或其組合摻雜的HfO2 、HfZrO2 、AlScN、HfO2 ）。舉例而言，記憶體裝置142是電性連接至驅動電晶體TR的閘極124的鐵電電容器，且驅動電晶體TR的閘極124藉由鐵電電容器（即，包括第一電極142a、第二電極142b及儲存層142c的記憶體裝置142）電容性地耦合至字元線。換言之，記憶體裝置142及驅動電晶體TR用作負電容場效電晶體（negative capacitance field effect transistor，NCFET）。由於鐵電電容器是藉由後段製程（BEOL）的製造製程製作的，因此易於獲得鐵電電容器的大面積佈局。
可在層間介電層138之上依序沈積第一導電材料層、鐵電材料層及第二導電材料層。可使用CVD製程、ALD製程、FCVD製程、PVD製程、一或多種其他適用製程或其組合在層間介電層138之上沈積第一導電材料層、鐵電材料層及第二導電材料層。第一導電材料層的材料可為或可包括W、Ti、TiN、TaN、Ru、Cu、Co、Ni、一或多種其他適用材料或其組合。鐵電材料層的材料可為或可包括由Si、Ge、Y、La、Al、一或多種其他適用材料或其組合摻雜的HfO2 、HfZrO2 、AlScN、HfO2 。第二導電材料層的材料可為或可包括W、Ti、TiN、TaN、Ru、Cu、Co、Ni、一或多種其他適用材料或其組合。在一些實施例中，第一導電材料與第二導電材料相同。在一些替代實施例中，第一導電材料與第二導電材料不同。可藉由任何合適的方法將第一導電材料層、鐵電材料層及第二導電材料層圖案化。舉例而言，使用微影製程將第一導電材料層、鐵電材料層及第二導電材料層圖案化，使得在層間介電層138之上形成記憶體裝置142。
由於記憶體裝置142藉由後段製程（BEOL）的製造製程形成於層間介電層138之上，因此記憶體裝置142佔據的總面積可介於約400平方納米至約25平方微米的範圍內，且記憶體裝置142的厚度可介於約5納米至約30納米的範圍內。由於記憶體裝置142是藉由後段製程（BEOL）的製造製程形成且層間介電層138為記憶體裝置142提供足夠的佈局面積，因此對記憶體裝置142的電容的調整是靈活的。因此，易於形成具有高密度的記憶體裝置142。
參照圖12及圖13，在層間介電層138之上形成層間介電層144。可使用CVD製程、ALD製程、FCVD製程、PVD製程、一或多種其他適用製程或其組合在層間介電層138之上沈積層間介電材料層。層間介電材料層可由以下材料製成或包括以下材料：氧化矽、氮氧化矽、BSG、PSG、BPSG、FSG、低介電常數材料、多孔介電材料、一或多種其他合適的材料或其組合。可藉由任何合適的方法將層間介電材料層圖案化。舉例而言，使用微影製程將層間介電材料層圖案化。在層間介電層的圖案化製程期間，可將層間介電層138進一步圖案化，使得形成層間介電層144及層間介電層138’，其中在層間介電層144及層間介電層138’中形成具有較高高寬比的鑲嵌開口以暴露出內連線配線136，且在層間介電層144中形成具有較低高寬比的鑲嵌開口以暴露出記憶體裝置142的第二電極142b。在形成層間介電層144及層間介電層138’之後，可在層間介電層144之上沈積導電材料（例如，銅或其他合適的金屬材料），以覆蓋層間介電層144的頂表面且以不同的高寬比填充鑲嵌開口。接著可執行移除製程以移除導電材料的一些部分，直至露出層間介電層144的頂表面為止，使得在鑲嵌開口中形成具有不同高寬比的內連線配線150。移除製程可包括化學機械研磨（CMP）製程、磨削製程、蝕刻製程、乾式研磨製程、一或多種其他適用製程或其組合。
在一些實施例中，內連線配線150中的第一內連線配線146穿透過層間介電層144及層間介電層138’以電性連接至內連線配線136，且內連線配線150中的第二內連線配線穿透過層間介電層144以電性連接至記憶體裝置142的第二電極142b。內連線配線146可各自包括通孔部分146a及配線部分146b。通孔部分146a設置於記憶體裝置142的第二電極142b上且電性連接至第二電極142b。配線部分146b設置於通孔部分146a上且電性連接至通孔部分146a。內連線配線146的通孔部分146a可垂直地傳送電性訊號，且內連線配線146的配線部分146b可水平地傳送電性訊號。內連線配線148可各自包括通孔部分148a及配線部分148b。通孔部分148a設置於內連線配線136上且電性連接至內連線配線136。配線部分148b設置於通孔部分148a上且電性連接至通孔部分148a。內連線配線148的通孔部分148a可垂直地傳送電性訊號，且內連線配線148的配線部分148b可水平地傳送電性訊號。
在形成內連線配線150之後，完成記憶體胞元陣列的製作，所述記憶體胞元陣列包括嵌置於層間介電層130中的驅動電晶體TR及嵌置於層間介電層138’及144中的記憶體裝置142。
參照圖14，在層間介電層144之上形成層間介電層152及內連線配線154。內連線配線154嵌置於層間介電層152中且藉由內連線配線136、146及/或148電性連接至記憶體裝置142及/或驅動電晶體TR。層間介電層152及內連線配線154的製作可相似於層間介電層134及內連線配線136的製作。因此，省略與層間介電層152及內連線配線154的製作相關的詳細說明。
如圖14中所示，提供包括半導體基底100、內連線結構INT及記憶體胞元陣列A的半導體晶片C。半導體基底100可包括形成於半導體基底100中的邏輯電路，且邏輯電路可包括形成於半導體基底100中及半導體基底100上的電晶體（例如，FinFET、金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistor，MOSFET）或其他適用的電晶體）。內連線結構INT設置於半導體基底100上且電性連接至邏輯電路，且內連線結構INT包括堆疊的層間介電層130、134、138’、144及152以及嵌置於堆疊的層間介電層130、134、138’、144及152中的內連線配線136、146、148及154。記憶體胞元陣列A嵌置於層間介電層130、134及144中。記憶體胞元陣列A包括驅動電晶體TR及記憶體裝置M，且記憶體裝置M藉由內連線配線136、140、146及/或148電性連接至驅動電晶體TR。在一些實施例中，驅動電晶體TR包括設置於緩衝層122上的薄膜電晶體（例如，底部閘極薄膜電晶體、頂部閘極薄膜電晶體、雙閘極薄膜電晶體或其他適用的薄膜電晶體）。驅動電晶體TR可包括具有各自的閘極絕緣圖案126的薄膜電晶體。
在一些實施例中，記憶體胞元陣列A包括字元線、位元線、驅動電晶體TR及記憶體裝置M，記憶體裝置M電性連接至字元線，且驅動電晶體TR的源極特徵132S電性連接至位元線。在一些實施例中，驅動電晶體TR嵌置於第一層間介電層130中，且記憶體胞元陣列A的記憶體裝置M嵌置於包括層138’及144的第二層間介電層中。第二層間介電層包括第一介電子層138’及覆蓋第一介電子層138’的第二介電子層144，內連線配線包括第一通孔140及第二通孔146a，第一通孔140嵌置於第一介電子層138’中且電性連接至記憶體裝置142的第一電極142a，記憶體裝置M及第二通孔146a嵌置於第二介電子層144中，且第二通孔146a電性連接至記憶體裝置142的第二電極142b。
圖15至圖19是示意性地示出根據本揭露各種實施例的各種半導體晶片的剖視圖。
參照圖14及圖15，圖15中所示的半導體晶片C1相似於圖14中所示的半導體晶片C，不同的是驅動電晶體TR包括共享閘極絕緣層126a的薄膜電晶體。閘極絕緣層126a的材料可為或可包括二氧化矽（SiO2 ）、氧化鋁（Al2 O3 ）、或其他適用的絕緣材料或其組合。不將閘極絕緣層126a圖案化，使得閘極絕緣層126a完全覆蓋驅動電晶體TR的緩衝層122及閘極124。
參照圖14及圖16，圖16中所示的半導體晶片C2相似於圖14中所示的半導體晶片C，不同的是半導體晶片C2更包括緩衝層122’及記憶體胞元陣列A’，緩衝層122’設置於記憶體胞元陣列A之上，且記憶體胞元陣列A’設置於緩衝層122’上。在本實施例中，可在半導體晶片C2中形成二或更多個堆疊的記憶體胞元陣列。因此，可輕易地在半導體晶片C2中製作具有高密度的記憶體胞元陣列A及A’。
參照圖16及圖17，圖17中所示的半導體晶片C3相似於圖16中所示的半導體晶片C2，不同的是位於相同水平高度處的驅動電晶體TR包括共享閘極絕緣層126a的薄膜電晶體。閘極絕緣層126a的材料可為或可包括二氧化矽（SiO2 ）、氧化鋁（Al2 O3 ）、或其他適用的絕緣材料或其組合。不將位於不同水平高度處的閘極絕緣層126a圖案化。
參照圖14及圖18，圖18中所示的半導體晶片C4相似於圖14中所示的半導體晶片C，不同的是半導體晶片C4的記憶體胞元陣列A及緩衝層122不直接形成於層間介電層116上。在緩衝層122與層間介電層116之間形成有附加的層間介電層156及內連線配線158。層間介電層156及內連線配線158的製作可相似於層間介電層152及內連線配線154的製作。因此，省略與層間介電層156及內連線配線158的製作相關的詳細說明。
參照圖18及圖19，圖19中所示的半導體晶片C5相似於圖18中所示的半導體晶片C4，不同的是驅動電晶體TR包括共享閘極絕緣層126a的薄膜電晶體。閘極絕緣層126a的材料可為或可包括二氧化矽（SiO2 ）、氧化鋁（Al2 O3 ）、或其他適用的絕緣材料或其組合。不將閘極絕緣層126a圖案化，使得閘極絕緣層126a完全覆蓋驅動電晶體TR的緩衝層122及閘極124。
由於記憶體胞元陣列的至少一個層可被整合至藉由後段製程（BEOL）的製造製程形成的半導體晶片的內連線結構中，因此記憶體胞元陣列的佈局面積可顯著增大。此外，對記憶體胞元陣列中的記憶體裝置（例如，鐵電電容器）的電容的調整可更靈活。因此，易於形成具有高容量及/或高密度的記憶體胞元陣列。
根據本揭露的一些實施例，提供一種包括半導體基底、內連線結構及記憶體裝置的半導體晶片。所述半導體基底包括第一電晶體。所述內連線結構設置於所述半導體基底之上且電性連接至所述第一電晶體，且所述內連線結構包括堆疊的層間介電層、內連線配線及嵌置於所述堆疊的層間介電層中的第二電晶體。所述記憶體裝置嵌置於所述堆疊的層間介電層中且電性連接至所述第二電晶體。在一些實施例中，所述第二電晶體嵌置於所述堆疊的層間介電層中的第一層間介電層中，所述記憶體裝置嵌置於所述堆疊的層間介電層中的第二層間介電層中，且所述第二層間介電層覆蓋所述第一層間介電層。在一些實施例中，所述半導體晶片更包括覆蓋所述第二層間介電層的介電層。在一些實施例中，所述半導體晶片更包括覆蓋所述介電層的緩衝層，其中所述內連線結構及所述第二電晶體設置於所述緩衝層上。在一些實施例中，所述第二電晶體包括設置於所述緩衝層上的薄膜電晶體。在一些實施例中，所述記憶體裝置中的每一者包括第一電極、第二電極及位於所述第一電極與所述第二電極之間的儲存層。在一些實施例中，所述第二層間介電層包括第一介電子層及覆蓋所述第一介電子層的第二介電子層。在一些實施例中，所述內連線配線包括第一通孔及第二通孔，所述第一通孔嵌置於所述第一介電子層中且電性連接至所述記憶體裝置的所述第一電極，所述記憶體裝置及所述第二通孔嵌置於所述第二介電子層中，且所述第二通孔電性連接至所述記憶體裝置的所述第二電極。
根據本揭露的一些其他實施例，提供一種包括半導體基底、內連線結構及記憶體胞元陣列的半導體晶片。所述半導體基底包括邏輯電路。所述內連線結構設置於所述半導體基底上且電性連接至所述邏輯電路，且所述內連線結構包括堆疊的層間介電層及嵌置於所述堆疊的層間介電層中的內連線配線。所述記憶體胞元陣列嵌置於所述堆疊的層間介電層中。所述記憶體胞元陣列包括驅動電晶體及記憶體裝置，且所述記憶體裝置藉由所述內連線配線電性連接至所述驅動電晶體。在一些實施例中，所述記憶體胞元陣列包括字元線、位元線、所述驅動電晶體及所述記憶體裝置，所述記憶體裝置電性連接至所述字元線，且所述驅動電晶體的源極電性連接至所述位元線。在一些實施例中，所述驅動電晶體嵌置於所述堆疊的層間介電層中的第一層間介電層中，且所述記憶體胞元陣列的所述記憶體裝置嵌置於所述堆疊的層間介電層中的第二層間介電層中。在一些實施例中，所述半導體晶片更包括：介電層，覆蓋所述第二層間介電層；以及緩衝層，覆蓋所述介電層，其中所述內連線結構及所述記憶體胞元陣列設置於所述緩衝層上。在一些實施例中，所述驅動電晶體包括設置於所述緩衝層上的薄膜電晶體。在一些實施例中，所述驅動電晶體包括共享閘極絕緣層的薄膜電晶體。在一些實施例中，所述驅動電晶體包括具有各自的閘極絕緣圖案的薄膜電晶體。在一些實施例中，所述記憶體裝置中的每一者包括第一電極、第二電極及位於所述第一電極與所述第二電極之間的儲存層，所述第二層間介電層包括第一介電子層及覆蓋所述第一介電子層的第二介電子層，所述內連線配線包括第一通孔及第二通孔，所述第一通孔嵌置於所述第一介電子層中且電性連接至所述記憶體裝置的所述第一電極，所述記憶體裝置及所述第二通孔嵌置於所述第二介電子層中，且所述第二通孔電性連接至所述記憶體裝置的所述第二電極。
根據本揭露的一些其他實施例，提供一種包括半導體基底、內連線結構及記憶體胞元陣列的半導體晶片。所述半導體基底包括鰭型場效電晶體。所述內連線結構設置於所述半導體基底上且電性連接至所述鰭型場效電晶體，且所述內連線結構包括堆疊的層間介電層及嵌置於所述堆疊的層間介電層中的內連線配線。所述記憶體胞元陣列包括驅動電路及記憶體裝置。所述驅動電路包括嵌置於所述堆疊的層間介電層中的薄膜電晶體。所述記憶體裝置嵌置於所述堆疊的層間介電層中且藉由所述內連線配線電性連接至所述薄膜電晶體。在一些實施例中，所述驅動電路包括字元線、位元線及具有氧化物半導體通道層的驅動電晶體，其中所述記憶體裝置電性連接至所述字元線，且所述驅動電晶體的源極電性連接至所述位元線。在一些實施例中，所述薄膜電晶體包括共享閘極絕緣層的底部閘極薄膜電晶體。在一些實施例中，所述薄膜電晶體包括具有各自的閘極絕緣圖案的底部閘極薄膜電晶體。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對本文作出各種改變、代替及變更。
100:半導體基底 102:鰭結構 104:擬閘極堆疊 104’:金屬閘極堆疊 104a:擬閘極介電層 104a’:閘極介電層 104b:擬閘極電極 104b’:閘極電極 106:間隔件元件 108:磊晶結構 110:停止層 112:介電層 114、118a、118b:接觸件 116:層間介電層 120:導電配線 122:緩衝層 122’:緩衝層 124:閘極 126:閘極絕緣圖案 126a:閘極絕緣層 128:半導體通道層 130:層間介電層 132D:汲極特徵 132S:源極特徵 134、138、152、156:層間介電層 136、148、150、154、158:內連線配線 136a、148a:通孔部分 136b、146b、148b:配線部分 138’:層間介電層 140:導通孔 142:記憶體裝置 142a:第一電極 142b:第二電極 142c:儲存層 144:層間介電層 146:內連線配線 146a:通孔部分 A、A’:記憶體胞元陣列 C、C1、C2、C3、C4、C5:半導體晶片 INT:內連線結構 M:記憶體裝置 TR:驅動電晶體
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1至圖14是示意性地示出根據本揭露一些實施例的製作半導體晶片的製程流程的剖視圖。
圖15至圖19是示意性地示出根據本揭露各種實施例的各種半導體晶片的剖視圖。
100:半導體基底
102:鰭結構
104’:金屬閘極堆疊
106:間隔件元件
108:磊晶結構
110:蝕刻停止層
112:介電層
114:接觸件
116:介電層
120:導電配線
122:緩衝層
124:閘極
126:閘極絕緣圖案
128:半導體通道層
130:層間介電層
132D:汲極特徵
132S:源極特徵
134、152:層間介電層
136、148、154:內連線配線
138’:層間介電層
140:導通孔
142:記憶體裝置
142a:第一電極
142b:第二電極
142c:儲存層
144:層間介電層
146:內連線配線
146a:通孔部分
146b:配線部分
A:記憶體胞元陣列
C:半導體晶片
INT:內連線結構
TR:驅動電晶體

Claims (20)

  1. 一種半導體晶片，包括： 半導體基底，包括第一電晶體； 內連線結構，設置於所述半導體基底之上且電性連接至所述第一電晶體，所述內連線結構包括堆疊的層間介電層、內連線配線及嵌置於所述堆疊的層間介電層中的第二電晶體；以及 記憶體裝置，嵌置於所述堆疊的層間介電層中且電性連接至所述第二電晶體。
  2. 如請求項1所述的半導體晶片，其中所述第二電晶體嵌置於所述堆疊的層間介電層中的第一層間介電層中，所述記憶體裝置嵌置於所述堆疊的層間介電層中的第二層間介電層中，且所述第二層間介電層覆蓋所述第一層間介電層。
  3. 如請求項1所述的半導體晶片，更包括覆蓋所述第二層間介電層的介電層。
  4. 如請求項3所述的半導體晶片，更包括覆蓋所述介電層的緩衝層，其中所述內連線結構及所述第二電晶體設置於所述緩衝層上。
  5. 如請求項4所述的半導體晶片，其中所述第二電晶體包括設置於所述緩衝層上的薄膜電晶體。
  6. 如請求項1所述的半導體晶片，其中所述記憶體裝置中的每一者包括第一電極、第二電極及位於所述第一電極與所述第二電極之間的儲存層。
  7. 如請求項6所述的半導體晶片，其中所述第二層間介電層包括第一介電子層及覆蓋所述第一介電子層的第二介電子層。
  8. 如請求項7所述的半導體晶片，其中所述內連線配線包括第一通孔及第二通孔，所述第一通孔嵌置於所述第一介電子層中且電性連接至所述記憶體裝置的所述第一電極，所述記憶體裝置及所述第二通孔嵌置於所述第二介電子層中，且所述第二通孔電性連接至所述記憶體裝置的所述第二電極。
  9. 一種半導體晶片，包括： 半導體基底，包括邏輯電路； 內連線結構，設置於所述半導體基底上且電性連接至所述邏輯電路，所述內連線結構包括堆疊的層間介電層及嵌置於所述堆疊的層間介電層中的內連線配線；以及 記憶體胞元陣列，嵌置於所述堆疊的層間介電層中，所述記憶體胞元陣列包括驅動電晶體及記憶體裝置，且所述記憶體裝置藉由所述內連線配線電性連接至所述驅動電晶體。
  10. 如請求項9所述的半導體晶片，其中所述記憶體胞元陣列包括字元線、位元線、所述驅動電晶體及所述記憶體裝置，所述記憶體裝置電性連接至所述字元線，且所述驅動電晶體的源極電性連接至所述位元線。
  11. 如請求項10所述的半導體晶片，其中所述驅動電晶體嵌置於所述堆疊的層間介電層中的第一層間介電層中，且所述記憶體胞元陣列的所述記憶體裝置嵌置於所述堆疊的層間介電層中的第二層間介電層中。
  12. 如請求項11所述的半導體晶片，更包括： 介電層，覆蓋所述第二層間介電層；以及 緩衝層，覆蓋所述介電層，其中所述內連線結構及所述記憶體胞元陣列設置於所述緩衝層上。
  13. 如請求項12所述的半導體晶片，其中所述驅動電晶體包括設置於所述緩衝層上的薄膜電晶體。
  14. 如請求項9所述的半導體晶片，其中所述驅動電晶體包括共享閘極絕緣層的薄膜電晶體。
  15. 如請求項9所述的半導體晶片，其中所述驅動電晶體包括具有各自的閘極絕緣圖案的薄膜電晶體。
  16. 如請求項9所述的半導體晶片，其中 所述記憶體裝置中的每一者包括第一電極、第二電極及位於所述第一電極與所述第二電極之間的儲存層， 所述第二層間介電層包括第一介電子層及覆蓋所述第一介電子層的第二介電子層， 所述內連線配線包括第一通孔及第二通孔，所述第一通孔嵌置於所述第一介電子層中且電性連接至所述記憶體裝置的所述第一電極，所述記憶體裝置及所述第二通孔嵌置於所述第二介電子層中，且所述第二通孔電性連接至所述記憶體裝置的所述第二電極。
  17. 一種半導體晶片，包括： 半導體基底，包括鰭型場效電晶體； 內連線結構，設置於所述半導體基底上且電性連接至所述鰭型場效電晶體，所述內連線結構包括堆疊的層間介電層及嵌置於所述堆疊的層間介電層中的內連線配線； 記憶體胞元陣列，包括： 驅動電路，包括嵌置於所述堆疊的層間介電層中的薄膜電晶體；以及 記憶體裝置，嵌置於所述堆疊的層間介電層中且藉由所述內連線配線電性連接至所述薄膜電晶體。
  18. 如請求項17所述的半導體晶片，其中所述驅動電路包括字元線、位元線及具有氧化物半導體通道層的驅動電晶體，所述記憶體裝置電性連接至所述字元線，且所述驅動電晶體的源極電性連接至所述位元線。
  19. 如請求項17所述的半導體晶片，其中所述薄膜電晶體包括共享閘極絕緣層的底部閘極薄膜電晶體。
  20. 如請求項17所述的半導體晶片，其中所述薄膜電晶體包括具有各自的閘極絕緣圖案的底部閘極薄膜電晶體。
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