TWI869981B - 半導體裝置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 125000006850 spacer group Chemical group 0.000 claims abstract description 233
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 11
- 230000001154 acute effect Effects 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 description 32
- 239000002184 metal Substances 0.000 description 32
- 238000000034 method Methods 0.000 description 30
- 238000002955 isolation Methods 0.000 description 29
- 230000004888 barrier function Effects 0.000 description 27
- 238000005530 etching Methods 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000009413 insulation Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 238000005192 partition Methods 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- -1 silicon nitride) Chemical class 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 101001121408 Homo sapiens L-amino-acid oxidase Proteins 0.000 description 1
- 102100026388 L-amino-acid oxidase Human genes 0.000 description 1
- 101100233916 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) KAR5 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
一種半導體裝置包括位於基板上的主動圖案。位元線結構位於所述主動圖案上。間隔件結構位於所述位元線結構的側壁上。下部接觸插塞直接接觸所述間隔件結構。所述間隔件結構包括：第一間隔件，覆蓋所述下部接觸插塞的上部側壁；以及第二間隔件，覆蓋所述下部接觸插塞的下部側壁及所述下部接觸插塞的下表面的一部分。所述下部接觸插塞包括被所述第一間隔件及所述第二間隔件覆蓋的延伸部分及自所述第一間隔件及所述第二間隔件突出的突出部分。所述突出部分的底表面設置於低於或等於所述第二間隔件的底表面的水平高度的水平高度處。
Description
本揭露的實施例是有關於一種半導體裝置。更具體而言，本揭露的實施例是有關於一種動態隨機存取記憶體(DRAM)裝置。
[相關申請案的交叉參考]
本申請案主張2022年11月21日於韓國智慧財產局提出申請的韓國專利申請案第10-2022-0156187號的優先權，所述韓國專利申請案的揭露內容全部併入本案供參考。
動態隨機存取記憶體(dynamic random access memory，DRAM)裝置中的電容器可包括下部電極、上部電極及位於所述下部電極與所述上部電極之間的介電層。介電層與下部電極及/或上部電極之間可形成有自然氧化物層。所述自然氧化物層可減弱電容器的電特性。
本揭露的實施例提供一種具有增強特性的半導體裝置。
根據本揭露的實施例，一種半導體裝置包括位於基板上
的主動圖案。位元線結構位於所述主動圖案上。間隔件結構位於所述位元線結構的側壁上。下部接觸插塞直接接觸所述間隔件結構。所述間隔件結構包括覆蓋所述下部接觸插塞的上部側壁的第一間隔件。第二間隔件覆蓋所述下部接觸插塞的下部側壁及所述下部接觸插塞的下表面的一部分。所述下部接觸插塞包括被所述第一間隔件及所述第二間隔件覆蓋的延伸部分。突出部分自所述第一間隔件及所述第二間隔件突出。所述突出部分的底表面設置於低於或等於所述第二間隔件的底表面的水平高度的水平高度處。
根據本揭露的實施例，一種半導體裝置包括位於基板上的主動圖案。位元線結構位於所述主動圖案上。間隔件結構位於所述位元線結構的側壁上。下部接觸插塞直接接觸所述間隔件結構。所述間隔件結構包括覆蓋所述位元線結構的側壁的第一間隔件。第二間隔件直接接觸所述第一間隔件的外側壁。第三間隔件直接接觸所述第二間隔件的上部外側壁。第四間隔件直接接觸所述第二間隔件的下部外側壁。下部接觸插塞包括被所述第三間隔件及所述第四間隔件覆蓋的延伸部分。突出部分自所述第三間隔件及所述第四間隔件延伸。所述突出部分的底表面設置於低於或等於所述第四間隔件的底表面的水平高度的水平高度處。
根據本揭露的實施例，一種半導體裝置包括在第一方向及第二方向上設置於基板上的主動圖案。所述第一方向及所述第二方向實質上平行於所述基板的上表面且實質上彼此垂直。所述主動圖案中的每一者在實質上平行於所述基板的所述上表面且相
對於所述第一方向及所述第二方向成銳角的第三方向上延伸。位元線結構設置於所述第一方向上。所述位元線結構中的每一者在所述第二方向上延伸且直接接觸所述主動圖案中的一些主動圖案在所述第三方向上的中心部分。間隔件結構分別位於所述位元線結構在所述第一方向上的相對側壁上。接觸插塞結構位於所述主動圖案中的每一者在所述第三方向上的端部部分上。電容器位於所述接觸插塞結構上。所述接觸插塞結構包括被所述間隔件結構覆蓋的延伸部分。突出部分自所述間隔件結構突出。所述突出部分的底表面設置於低於或等於所述間隔件結構的底表面的水平高度的水平高度處。
在根據本揭露的實施例的半導體裝置中，用於將電容器電性連接至所述主動圖案的所述接觸插塞結構可良好地接觸所述主動圖案，使得所述半導體裝置可具有增強的電特性。
參考附圖閱讀以下詳細說明，將容易理解根據本揭露的實施例的半導體裝置及其製造方法的以上及其他態樣及特徵。將理解，儘管本文中可使用用語「第一」、「第二」及/或「第三」等來闡述各種元件、組件、區、層及/或區段，但該些元件、組件、區、層及/或區段不應受該些用語限制。該些用語僅用於區分一個元件、組件、區、層或區段與另一區、層或區段。因此，下文所論述的第一元件、組件、區、層或區段可被稱為第二或第三元件、組件、區、層或區段，而此並不背離本發明概念的教示。
圖1是說明根據本揭露的實施例的半導體裝置的平面圖，且圖2A及圖2B是沿著圖1的線A-A'截取的剖視圖。
在下文中，在說明書中(且未必在申請專利範圍中)，實質上平行於基板300的上表面的水平方向之中實質上彼此垂直的兩個方向可分別被稱為第一方向D1及第二方向D2，且水平方向之中相對於第一方向D1及第二方向D2成銳角的方向可被稱為第三方向D3。
參考圖1、圖2A及圖2B，半導體裝置可包括位於基板
300上的主動圖案305、閘極結構360、位元線結構595、接觸插塞結構及電容器830。
半導體裝置可更包括隔離圖案310、間隔件結構、第四絕緣圖案685、第一絕緣圖案結構430及第二絕緣圖案結構790以及金屬矽化物圖案700。
在實施例中，基板300可包含矽、鍺、矽鍺或第Ⅲ-Ⅴ族化合物半導體，例如GaP、GaAs或GaSb。在一些實施例中，基板300可以是絕緣體上矽(silicon-on-insulator，SOI)基板或絕緣體上鍺(germanium-on-insulator，GOI)基板。
主動圖案305可在第三方向D3上延伸，且多個主動圖案305可在第一方向D1及第二方向D2上彼此間隔開。主動圖案305的側壁可被隔離圖案310覆蓋。在實施例中，主動圖案305可包含與基板300實質上相同的材料，且隔離圖案310可包含氧化物，例如氧化矽。
參考圖1、圖2A及圖2B以及圖5，閘極結構360可形成於第二凹部中，所述第二凹部在第一方向D1上延伸穿過主動圖案305的上部部分及隔離圖案310的上部部分。在實施例中，閘極結構360可包括：閘極絕緣圖案330，位於第二凹部的底部及側壁上；閘極電極340，位於閘極絕緣圖案330的在第二凹部的底部及下部側壁上的部分上；以及閘極遮罩350，位於閘極電極340上且填充第二凹部的上部部分。
在實施例中，閘極絕緣圖案330可包含氧化物，例如氧
化矽。在實施例中，閘極電極340可包含金屬、金屬氮化物、金屬矽化物等。在實施例中，閘極遮罩350可包含絕緣氮化物，例如氮化矽。
在一些實施例中，閘極結構360可在第一方向D1上延伸，且多個閘極結構360可在第二方向D2上彼此間隔開。
參考圖1、圖2A及圖2B以及圖6及圖7，可形成延伸穿過第一絕緣圖案結構430且暴露出主動圖案305的上表面、隔離圖案310的上表面及閘極結構360的閘極遮罩350的上表面的第一開口440，且第一開口440可暴露出主動圖案305在第三方向D3上的中心部分的上表面。
在一些實施例中，第一絕緣圖案結構430可形成於主動圖案305在第三方向D3上的端部部分及與主動圖案305相鄰的隔離圖案310的一部分上，且因此第一開口440可暴露出主動圖案305的其他部分的上表面、隔離圖案310的一部分的上表面及閘極結構360的上表面且延伸穿過主動圖案305的所述部分的上部部分、隔離圖案310的上部部分及閘極結構360的上部部分。因此，第一開口440的底部可定位於較主動圖案305的端部部分的上表面低的水平高度處。
在實施例中，在平面圖中，第一絕緣圖案結構430可具有圓形、橢圓形、多邊形或具有修圓隅角的多邊形的形狀。然而，本揭露的實施例未必僅限於此，且第一絕緣圖案結構430在平面圖中的形狀可有所不同。
第一絕緣圖案結構430可包括依序堆疊於垂直方向上的第一絕緣圖案400、第二絕緣圖案410及第三絕緣圖案420。然而，本揭露的實施例未必僅限於此，且第一絕緣圖案結構430中的絕緣圖案的數目可有所不同。在實施例中，第一絕緣圖案400及第三絕緣圖案420可包含氧化物(例如氧化矽)，且第二絕緣圖案410可包含絕緣氮化物(例如氮化矽)。
在實施例中，位元線結構595可包括在垂直方向上依序堆疊於第一絕緣圖案結構430上(例如，直接堆疊於第一絕緣圖案結構430上)的第一導電圖案457、第一障壁圖案465、第三導電圖案475、第二遮罩485、蝕刻停止圖案565及頂蓋圖案585，或者在垂直方向上依序堆疊於第一開口440上(例如，直接堆疊於第一開口440上)的第二導電圖案455、第一障壁圖案465、第三導電圖案475、第二遮罩485、蝕刻停止圖案565及頂蓋圖案585。
依序堆疊於垂直方向上的第一導電圖案457、第一障壁圖案465及第三導電圖案475或者依序堆疊於垂直方向上的第二導電圖案455、第一障壁圖案465及第三導電圖案475共同形成導電結構，且第二遮罩485、蝕刻停止圖案565及頂蓋圖案585可共同形成絕緣結構。
在實施例中，第一導電圖案457及第二導電圖案455中的每一者可包含經過摻雜的複晶矽，第一障壁圖案465可包含金屬氮化物(例如氮化鈦)或金屬氮化矽(例如氮化鈦矽)。第三
導電圖案475可包含金屬，例如鎢，且第二遮罩485、蝕刻停止圖案565及頂蓋圖案585中的每一者可包含絕緣氮化物，例如氮化矽。然而，本揭露的實施例未必僅限於此。
在實施例中，位元線結構595可在第二方向D2上在基板300上延伸，且多個位元線結構595可在第一方向D1上彼此間隔開。在第二方向D2上延伸的位元線結構595中的每一者可與主動圖案305中的每一者在第三方向D3上的中心部分交疊。
間隔件結構665可包括上部間隔件結構667以及第四間隔件635及第五間隔件690。
上部間隔件結構667可包括：第一間隔件615，覆蓋位元線結構595的側壁及在第一方向D1上與位元線結構595相鄰的主動圖案305、隔離圖案310及第一絕緣圖案結構430的上表面；空氣間隔件628，位於第一間隔件615的外側壁上；以及第三間隔件645，覆蓋空氣間隔件628的上部外側壁。
第四間隔件635可覆蓋空氣間隔件628的下部外側壁，且第四間隔件635的上表面可直接接觸第三間隔件645的下表面。
第五間隔件690可形成於第一間隔件615的位於位元線結構595的上部側壁上的部分的外側壁上，且可覆蓋空氣間隔件628的頂端及第三間隔件645的上表面。
在實施例中，第一間隔件615可具有較空氣間隔件628的厚度小的厚度，例如約5埃的厚度。然而，本揭露的實施例未
必僅限於此。
在實施例中，第一間隔件615、第三間隔件645、第四間隔件635及第五間隔件690中的每一者可包含絕緣氮化物(例如氮化矽)，且空氣間隔件628可包含空氣。
接觸插塞結構可包括在垂直方向上依序堆疊於主動圖案305及隔離圖案310上(例如，直接堆疊於主動圖案305及隔離圖案310上)的下部接觸插塞675、金屬矽化物圖案700及上部接觸插塞755。
下部接觸插塞675可包括：延伸部分，可被第三間隔件645及第四間隔件635覆蓋且在垂直方向上延伸；以及突出部分，自所述延伸部分突出且直接接觸主動圖案305。舉例而言，下部接觸插塞675的延伸部分的上部側壁可被第三間隔件645覆蓋，且下部接觸插塞675的延伸部分的下部側壁及下表面可被第四間隔件635覆蓋。在實施例中，下部接觸插塞675的突出部分可自第四間隔件635突出，且所述突出部分的底表面可定位於不高於(例如，低於或等於)第四間隔件635的底表面的水平高度(例如，在垂直方向上)處。舉例而言，如圖2A的實施例中所示，下部接觸插塞675的突出部分可具有處於與第四間隔件635的底表面的水平高度相同的水平高度處的底表面。如圖2B的實施例中所示，下部接觸插塞675的突出部分可具有低於第四間隔件635的底表面的水平高度的底表面。
在實施例中，下部接觸插塞675的突出部分可直接接觸
主動圖案305在第三方向D3上的相對端部部分中的每一者的上表面。在實施例中，多個下部接觸插塞675可在第二方向D2上在位元線結構595中在第一方向D1上彼此相鄰的位元線結構之間彼此間隔開，且第四絕緣圖案685可形成於下部接觸插塞675中在第二方向D2上相鄰的下部接觸插塞之間。在實施例中，第四絕緣圖案685可包含絕緣氮化物，例如氮化矽。
在實施例中，下部接觸插塞675可包含經過摻雜的複晶矽，且金屬矽化物圖案700可包含矽化鈦、矽化鈷、矽化鎳等。然而，本揭露的實施例未必僅限於此。
上部接觸插塞755可包括第二金屬圖案745及覆蓋第二金屬圖案745的下表面的第二障壁圖案735。在實施例中，第二金屬圖案745可包含金屬(例如鎢)，且第二障壁圖案735可包含金屬氮化物，例如氮化鈦。然而，本揭露的實施例未必僅限於此。
在實施例中，多個上部接觸插塞755可在第一方向D1及第二方向D2上彼此間隔開，且在平面圖中可排列成蜂巢圖案或晶格圖案。在平面圖中，上部接觸插塞755中的每一者可具有例如圓形、橢圓形或多邊形的形狀。然而，本揭露的實施例未必僅限於此，且上部接觸插塞755的形狀可有所不同。
參考圖1、圖2A及圖2B以及圖23及圖24，第二絕緣圖案結構790可包括：第五絕緣圖案770，位於第五開口760的內壁上，第五開口760可延伸穿過上部接觸插塞755、位元線結
構595的絕緣結構的一部分及上部間隔件結構667的一部分且在平面圖中環繞上部接觸插塞755；以及第六絕緣圖案780，位於第五絕緣圖案770上且填充第五開口760的其餘部分。空氣間隔件628的上端可被第五絕緣圖案770封閉。
在實施例中，第五絕緣圖案770及第六絕緣圖案780可包含絕緣氮化物，例如氮化矽。
電容器830可包括依序堆疊的下部電極800、介電層810及上部電極820，且下部電極800可直接接觸上部接觸插塞755的上表面。
在半導體裝置中，位元線結構595之中的第一位元線結構可形成於主動圖案305之中的第一主動圖案的中心部分上，間隔件結構之中的第一間隔件結構可形成於第一位元線結構的側壁上，且直接接觸第一間隔件結構的下部接觸插塞675的突出部分可直接接觸主動圖案305之中可在第一方向D1上與第一主動圖案相鄰的第二主動圖案在第三方向D3上的端部部分。
在實施例中，直接接觸第一位元線結構的第一主動圖案的中心部分的上表面可低於第二主動圖案的最上部表面。
在實施例中，位元線結構之中可在第一方向D1上與第一位元線結構相鄰的第二位元線結構可形成於第二主動圖案的中心部分上，間隔件結構之中的第二間隔件結構可形成於第二位元線結構的側壁上，且第一絕緣圖案結構430可形成於第二間隔件結構與第二主動圖案的最上部表面之間。
在實施例中，第一絕緣圖案結構430可僅形成於第二主動圖案在第三方向D3上的端部部分的一部分上，且在垂直方向上可不與第二主動圖案在第三方向D3上的端部部分的其他部分交疊。
在實施例中，第二間隔件結構中所包括的第三間隔件645可不覆蓋第一絕緣圖案結構430的側壁。
在實施例中，第二間隔件結構中所包括的第四間隔件635可覆蓋第二主動圖案在第三方向D3上的端部部分的上部側壁。
在實施例中，隔離圖案310的覆蓋第二主動圖案的側壁的部分可直接接觸第一絕緣圖案結構430的下表面。
如下文所說明，下部接觸插塞675的突出部分可容易被形成為直接接觸主動圖案305的上表面，且因此可增強接觸插塞結構與主動圖案305之間的電連接。因此，半導體裝置可具有增強的電特性。
圖3至圖25是說明製造根據本揭露的實施例的半導體裝置的方法的平面圖及剖視圖。具體而言，圖3、圖6、圖10、圖19及圖23是平面圖，圖4、圖7至圖9、圖11至圖18、圖20至圖22及圖24至圖25分別是對應平面圖的沿著線A-A'截取的剖視圖，且圖5是沿著圖3的線B-B'截取的剖視圖。
參考圖3至圖5，可移除基板300的上部部分以形成第一凹部，且可在所述第一凹部中形成隔離圖案310。
當隔離圖案310形成於基板300上時，隔離圖案310可界定具有被隔離圖案310覆蓋的側壁的主動圖案305。在實施例中，主動圖案305可在第三方向D3上延伸，且多個主動圖案305可在第一方向D1及第二方向D2上彼此間隔開。
可局部地蝕刻基板300上的主動圖案305及隔離圖案310以形成在第一方向D1上延伸的第二凹部。然後，可在所述第二凹部中形成閘極結構360。在實施例中，閘極結構360可在第一方向D1上延伸，且多個閘極結構可在第二方向D2上彼此間隔開。
參考圖6及圖7，可在主動圖案305、隔離圖案310及閘極結構360上依序形成絕緣層結構及第一導電層。可在所述第一導電層上形成第一遮罩900。可使用第一遮罩900作為蝕刻遮罩對第一導電層及絕緣層結構執行蝕刻製程。在所述蝕刻製程期間，可局部地蝕刻主動圖案305的上部部分、隔離圖案310的上部部分及閘極結構360的上部部分。
因此，可在主動圖案305、隔離圖案310及閘極結構360上形成包括依序堆疊於垂直方向上的第一絕緣圖案結構430、初步第一導電圖案450及第一遮罩900的堆疊結構。可在主動圖案305、隔離圖案310及閘極結構360的上面未形成堆疊結構的部分上形成第一開口440。第一絕緣圖案結構430可包括依序堆疊的第一絕緣圖案400、第二絕緣圖案410及第三絕緣圖案420。然而，本揭露的實施例未必僅限於此，且第一絕緣圖案
結構430的絕緣圖案的數目可有所不同。
在實施例中，第一絕緣圖案400及第三絕緣圖案420可包含氧化物(例如氧化矽)，第二絕緣圖案410可包含絕緣氮化物，例如氮化矽。初步第一導電圖案450可包含經過摻雜的複晶矽。然而，本揭露的實施例未必僅限於此。
在實施例中，在平面圖中，堆疊結構可具有圓形、橢圓形、多邊形或具有修圓隅角的多邊形的形狀。然而，本揭露的實施例未必僅限於此。多個堆疊結構可在第一方向D1及第二方向D2上彼此間隔開。堆疊結構中的每一者可在垂直方向上與主動圖案305中彼此相鄰(可面向彼此)的主動圖案在第三方向D3上的端部部分交疊，且因此第一開口440可暴露出主動圖案305的未被堆疊結構覆蓋的部分。
參考圖8，可在上面具有堆疊結構的基板300上形成第二導電層，且可例如藉由回蝕製程移除第二導電層的上部部分，且因此可在第一開口440中形成初步第二導電圖案452。
初步導電圖案452可形成於主動圖案305、隔離圖案310及閘極結構360上。初步導電圖案452可環繞堆疊結構中所包括的第一絕緣圖案結構430及初步第一導電圖案450。在實施例中，初步第二導電圖案452的上表面可與初步第一導電圖案450的上表面實質上共面(例如，在垂直方向上)。在實施例中，初步導電圖案452可包括經過摻雜的複晶矽，且在一些實施例中，可與初步第一導電圖案450合併。然而，本揭露的實施例未
必僅限於此。
參考圖9，可移除堆疊結構中所包括的第一遮罩900以暴露出第一絕緣圖案結構430的上表面(例如，初步第一導電圖案450的上表面)，且可在第一絕緣圖案結構430的暴露上表面及初步導電圖案452的上表面上依序堆疊第一障壁層460、第三導電層470、第二遮罩層480、蝕刻停止層560及頂蓋層580。
參考圖10及圖11，在實施例中，可蝕刻頂蓋層580以形成頂蓋圖案585，且可使用頂蓋圖案585作為蝕刻遮罩來依序蝕刻所述蝕刻停止層560、第二遮罩層480、第三導電層470、第一障壁層460以及初步第一導電圖案450及初步第二導電圖案452。然而，本揭露的實施例未必僅限於此。
在實施例中，頂蓋圖案585可在第二方向D2上延伸，且多個頂蓋圖案585可在第一方向D1上彼此間隔開。
藉由所述蝕刻製程，可在第一絕緣圖案結構430上依序堆疊第一導電圖案457、第一障壁圖案465、第三導電圖案475、第二遮罩485、蝕刻停止圖案565及頂蓋圖案585，且可在第一開口440上依序堆疊(例如在主動圖案305的中心部分上方的第一開口440中堆疊)第二導電圖案455、第一障壁圖案465、第三導電圖案475、第二遮罩485、蝕刻停止圖案565及頂蓋圖案585。
在下文中，依序堆疊的第一導電圖案457、第一障壁圖案465、第三導電圖案475、第二遮罩485、蝕刻停止圖案565及
頂蓋圖案585或者依序堆疊的第二導電圖案455、第一障壁圖案465、第三導電圖案475、第二遮罩485、蝕刻停止圖案565及頂蓋圖案585可被統稱為位元線結構595。
第一導電圖案457、第一障壁圖案465及第三導電圖案475或者第二導電圖案455、第一障壁圖案465及第三導電圖案475可形成導電結構，且第二遮罩485、蝕刻停止圖案565及頂蓋圖案585可形成絕緣結構。
在實施例中，位元線結構595可在第二方向D2上在基板300上延伸，且多個位元線結構595可在第一方向D1上彼此間隔開。位元線結構595中的每一者可直接接觸主動圖案305中的對應主動圖案在第三方向D3上的中心部分的上表面。
參考圖12，可在位元線結構595、第一絕緣圖案結構430、主動圖案305、隔離圖案310及閘極結構360上形成第一間隔件層610，且可在第一間隔件層610上形成(例如，直接在第一間隔件層610上形成)第二間隔件層620。
在實施例中，第一間隔件層610可包含絕緣氮化物(例如氮化矽)，且第二間隔件層620可包含氧化物，例如氧化矽。在實施例中，第一間隔件層610可具有較第二間隔件層620的厚度小的厚度。在實施例中，第一間隔件層610可具有約5埃的厚度。
參考圖13，可非等向性地蝕刻第二間隔件層620，使得移除第二間隔件層620的一些部分，所述被移除的部分原本位於
第一間隔件層610的定位於位元線結構595的上表面、第一絕緣圖案結構430的側壁及主動圖案305的上表面、隔離圖案310的上表面及閘極結構360的上表面上的部分上。亦可局部地移除第一間隔件層610。
因此，第一間隔件層610可保留於位元線結構595的上表面及側壁及與位元線結構595相鄰的第一絕緣圖案結構430的上表面的所述部分以及與位元線結構595相鄰的主動圖案305、隔離圖案310及閘極結構360的上表面上來作為第一間隔件615，且第二間隔件層620可保留於位元線結構595的側壁上的第一間隔件615上的外側壁上來作為第二間隔件625。
第一間隔件層610及第二間隔件層620的在第一開口440中位於主動圖案305的與第一絕緣圖案結構430相鄰的部分上的部分可保留下來以分別作為第一犧牲圖案617及第二犧牲圖案627，第一犧牲圖案617及第二犧牲圖案627可形成犧牲結構。在實施例中，多個犧牲結構可在第二方向D2上在位元線結構595中在第一方向D1上相鄰的位元線結構之間彼此間隔開，且可在第二方向D2上排列成曲折圖案。
參考圖14，可在第一間隔件615及第二間隔件625、犧牲結構、主動圖案305、隔離圖案310及閘極結構360上形成填充層。在實施例中，可使用例如氫氟酸(HF)或磷酸(H3PO4)對所述填充層執行剝離製程以在第一開口440中形成填充圖案630。
在實施例中，填充圖案630可包含絕緣氮化物，例如氮化矽。
參考圖15，可在第一間隔件615及第二間隔件625以及填充圖案630上形成(例如，直接在第一間隔件615及第二間隔件625以及填充圖案630上形成)第三間隔件層640。
在實施例中，第三間隔件層640可包含絕緣氮化物，例如氮化矽。
參考圖16，在實施例中，可對第三間隔件層640及填充圖案630執行乾式蝕刻製程，使得可暴露出犧牲結構中所包括的第二犧牲圖案627的表面(例如，所述表面的局部部分)。
藉由所述乾式蝕刻製程，第三間隔件層640可變換成位於第一間隔件615的側壁及第二間隔件625的側壁以及第一絕緣圖案結構430的側壁上的第三間隔件645，且填充圖案630可變換成接觸第一間隔件615的側壁及第二間隔件625的側壁以及位於第三間隔件645之下的主動圖案305、隔離圖案310及閘極結構360的上表面的第四間隔件635。第四間隔件635可暴露出犧牲結構的表面，例如位於第四間隔件635中在第一方向D1上延伸的在主動圖案305上的部分與第四間隔件635中在垂直方向上延伸的在主動圖案305上的部分之間的第二犧牲圖案627的一部分。
參考圖17A，在實施例中，可執行濕式蝕刻製程以移除局部暴露出的犧牲結構。
在實施例中，犧牲結構的第二犧牲圖案627可包含氧化物(例如氧化矽)，且因此可使用相對於氧化矽具有高蝕刻選擇性的蝕刻溶液來容易地移除犧牲結構的第二犧牲圖案627。在實施例中，在第二犧牲圖案627之下的第一犧牲圖案617可包含不同於氧化矽的氮化矽。然而，第一犧牲圖案617可具有薄的厚度以藉由濕式蝕刻製程來移除。
因此，第二開口650可被形成為暴露出主動圖案305的一部分的上表面。
參考圖17B，在濕式蝕刻製程期間，亦可移除主動圖案305的與犧牲結構相鄰的部分，使得第二開口650的底部可低於第四間隔件635的底表面。
參考圖18，可在主動圖案305的所述部分的暴露上表面以及第一四間隔件615、第二四間隔件625、第三四間隔件645及第四間隔件635上形成下部接觸插塞層670，以填充位元線結構595之間的空間。
在實施例中，下部接觸插塞層670可包含經過摻雜的複晶矽，且在形成下部接觸插塞層670之後，舉例而言，可對下部接觸插塞層670執行熔融雷射退火(melting laser annealing，MLA)製程。然而，本揭露的實施例未必僅限於此。
參考圖19及圖20，可對下部接觸插塞層670執行平坦化製程。
在實施例中，所述平坦化製程可包括化學機械拋光
(chemical mechanical polishing，CMP)製程及/或回蝕製程，且在平坦化製程期間，亦可移除第一間隔件615的在位元線結構595的上表面上的部分以及第二間隔件625的上部部分及第三間隔件645的上部部分。
藉由平坦化製程，可將下部接觸插塞層670劃分成在第一方向D1上彼此間隔開的多個下部接觸插塞，所述多個下部接觸插塞中的每一者可在第二方向D2上在位元線結構595中在第一方向D1上相鄰的位元線結構之間延伸。依序堆疊於位元線結構595的相對側壁中的每一者上的第一間隔件615、第二間隔件625及第三間隔件645可形成初步上部間隔件結構665，初步上部間隔件結構665可覆蓋下部接觸插塞層670的側壁。
在實施例中，可在位元線結構595、初步上部間隔件結構665及下部接觸插塞層670上形成第三遮罩且可使用第三遮罩作為蝕刻遮罩來蝕刻下部接觸插塞層670，所述第三遮罩包括多個第三開口，所述多個第三開口中的每一者可在第一方向D1上延伸且在第二方向D2上彼此間隔開。
在實施例中，第三開口中的每一者可在垂直方向上與閘極結構360交疊。藉由蝕刻製程，可將下部接觸插塞層670劃分成在第二方向D2上彼此間隔開的多個下部接觸插塞675。另外，可在位元線結構之間形成暴露出閘極結構360的上表面的第四開口。
可移除第三遮罩，且可形成第四絕緣圖案685以填充第
四開口。在實施例中，第四絕緣圖案685可在垂直方向上與閘極結構360交疊。
參考圖21，可移除下部接觸插塞675的上部部分以暴露出位元線結構595的側壁上的初步上部間隔件結構665的上部部分，且可移除暴露的初步上部間隔件結構665的第二間隔件625的上部部分及第三間隔件645的上部部分。
可另外移除下部接觸插塞675的上部部分。因此，下部接觸插塞675的上表面可低於第二間隔件625的上表面及第三間隔件645的上表面。
可在位元線結構595、初步上部間隔件結構665及下部接觸插塞675上形成第五間隔件層，且可非等向性地蝕刻所述第五間隔件層以形成覆蓋位於位元線結構595的側壁上的初步上部間隔件結構665的上部部分的第五間隔件690，且可暴露出下部接觸插塞675的上表面。
可在下部接觸插塞675的暴露上表面上形成金屬矽化物圖案700。在實施例中，可藉由在頂蓋圖案585、第四絕緣圖案685、第五間隔件690及下部接觸插塞675上形成第一金屬層、對所述第一金屬層執行熱處理且移除第一金屬層的未反應部分來形成金屬矽化物圖案700。然而，本揭露的實施例未必僅限於此。
參考圖22，可在頂蓋圖案585、第四絕緣圖案685、第五間隔件690、金屬矽化物圖案700及下部接觸插塞675上形成
第二障壁層730，且可在第二障壁層730上形成(例如，直接在第二障壁層730上形成)第二金屬層740以填充位元線結構595之間的空間。
在實施例中，可對第二金屬層740的上部部分執行平坦化製程。平坦化製程可包括例如化學機械拋光(CMP)製程及/或回蝕製程。
參考圖23及圖24，可將第二金屬層740及第二障壁層730圖案化以形成上部接觸插塞755。在實施例中，可形成多個上部接觸插塞755，且可在上部接觸插塞755之間形成第五開口760。
可藉由局部地移除頂蓋圖案585、第四絕緣圖案685、初步上部間隔件結構665及第五間隔件690以及第二金屬層740及第二障壁層730來形成第五開口760。
上部接觸插塞755可包括第二金屬圖案745及覆蓋第二金屬圖案745的下表面的第二障壁圖案735。在實施例中，上部接觸插塞755在平面圖中可具有圓形、橢圓形或修圓多邊形的形狀，且上部接觸插塞755在平面圖中在第一方向D1及第二方向D2上可排列成例如蜂巢圖案。然而，本揭露的實施例未必僅限於此。
依序堆疊於基板300上的下部接觸插塞675、金屬矽化物圖案700及上部接觸插塞755可共同形成接觸插塞結構。
參考圖25，可移除由第五開口760暴露出的初步上部間
隔件結構665中所包括的第二間隔件625以形成空氣間隙。可在第五開口760的底部及側壁上形成第五絕緣圖案770，且可形成第六絕緣圖案780以填充第五開口760的其餘部分。
第五絕緣圖案770及第六絕緣圖案780中的每一者可形成第二絕緣圖案結構790。
空氣間隙的頂端可被第五絕緣圖案770覆蓋且因此可形成空氣間隔件628。第一間隔件615、空氣間隔件628及第三間隔件645可形成上部間隔件結構667。上部間隔件結構667以及第四間隔件635及第五間隔件690可被稱為間隔件結構。
再次參考圖1、圖2A及圖2B，可在上部接觸插塞755的上表面上形成下部電極800，可在下部電極800、第二絕緣圖案結構790及第四絕緣圖案685上形成介電層810，且可在介電層810上形成上部電極820。
依序堆疊的下部電極800、介電層810及上部電極820可共同形成電容器830。
可在電容器830上進一步形成上部配線以完成半導體裝置的製作。
如上文所說明，可藉由蝕刻製程使用第一遮罩900作為蝕刻遮罩來形成第一開口440，第一開口440可暴露出主動圖案305在第三方向D3上的中心部分的上表面，使得位元線結構495可穿過第一開口440而直接接觸主動圖案305，第一遮罩900無法完全覆蓋而是僅可局部地覆蓋主動圖案305中在第一方向D1
上相鄰的主動圖案在第三方向D3上的端部部分中的每一者。因此，第一開口440可具有相對大的面積，且當藉由蝕刻製程將第一開口440中的初步第二導電圖案452圖案化以形成位元線結構595時，初步第二導電圖案452的殘餘可不保留於第一開口440中。
第一開口440可暴露出主動圖案305中在第一方向D1上相鄰的主動圖案在第三方向D3上的端部部分中的每一者的一部分，且當非等向性地蝕刻位於位元線結構595的側壁上的第二間隔件層620時，第二犧牲圖案627可保留於主動圖案305中在第一方向D1上相鄰的主動圖案在第三方向D3上的端部部分中的每一者的暴露部分的上表面上。
可藉由形成覆蓋第二犧牲圖案627及第三間隔件層640的填充圖案630且蝕刻填充圖案630及第三間隔件層640而形成的第四間隔件635及第三間隔件645可不覆蓋而是可局部地暴露出第二犧牲圖案627，且可例如藉由濕式蝕刻製程移除局部暴露出的第二犧牲圖案627及具有薄厚度的第一犧牲圖案617以形成暴露出主動圖案305的端部部分的第二開口650。可形成下部接觸插塞675以直接接觸主動圖案305的暴露的端部部分的上表面以填充第二開口650。
可藉由在位元線結構595的側壁上形成第二間隔件層620且非等向性地蝕刻所述第二間隔件層620來形成第二犧牲圖案627。第二犧牲圖案627可形成於主動圖案305的與位元線結
構595的相對側壁相鄰的部分上，且第二犧牲圖案627的大小及/或位置的分佈不高(例如，相對低)。
舉例而言，若間隔件層形成於位元線結構的側壁上，藉由蝕刻製程移除所述間隔件層的下部部分以形成暴露出主動圖案的上表面的開口，且分別在所述開口中形成下部接觸插塞，則當位元線結構之間的距離減小以增大半導體裝置的積體程度時，開口的大小及位置的分佈可以是高的，且在一些情形中，所述開口中的一些開口可不會暴露出主動圖案的上表面。因此，下部接觸插塞中的一些可不電性連接至主動圖案。
然而，在本揭露的實施例中，第二犧牲圖案627的大小及/或位置的分佈可不高(例如，相對低)，且因此可藉由移除第二犧牲圖案627而形成的第二開口650的大小及/或位置的分佈亦可不高。另外，第二犧牲圖案627可不是藉由乾式蝕刻製程而是藉由濕式蝕刻製程來移除以容易移除。因此，第二開口650可良好地暴露出主動圖案405的端部部分的上表面，且可增強填充第二開口650的下部接觸插塞675與主動圖案305之間的電連接。
雖然已參考本揭露的非限制性實施例示出並闡述本揭露，但熟習此項技術者將理解，可對本揭露的非限制性實施例做出形式及細節上的各種改變，而此並不背離本揭露的精神及範疇。
300:基板
305:主動圖案
310:隔離圖案
330:閘極絕緣圖案
340:閘極電極
350:閘極遮罩
360:閘極結構
400:第一絕緣圖案
410:第二絕緣圖案
420:第三絕緣圖案
430:第一絕緣圖案結構
440:第一開口
450:初步第一導電圖案
452:初步第二導電圖案/初步導電圖案
455:第二導電圖案
457:第一導電圖案
460:第一障壁層
465:第一障壁圖案
470:第三導電層
475:第三導電圖案
480:第二遮罩層
485:第二遮罩
560:蝕刻停止層
565:蝕刻停止圖案
580:頂蓋層
585:頂蓋圖案
595:位元線結構
610:第一間隔件層
615:第一間隔件
617:第一犧牲圖案
620:第二間隔件層
625:第二間隔件
627:第二犧牲圖案
628:空氣間隔件
630:填充圖案
635:第四間隔件
640:第三間隔件層
645:第三間隔件
650:第二開口
665:間隔件結構/初步上部間隔件結構
667:上部間隔件結構
670:下部接觸插塞層
675:下部接觸插塞
685:第四絕緣圖案
690:第五間隔件
700:金屬矽化物圖案
730:第二障壁層
735:第二障壁圖案
740:第二金屬層
745:第二金屬圖案
755:上部接觸插塞
760:第五開口
770:第五絕緣圖案
780:第六絕緣圖案
790:第二絕緣圖案結構
800:下部電極
810:介電層
820:上部電極
830:電容器
900:第一遮罩
A-A'、B-B':線
D1:第一方向
D2:第二方向
D3:第三方向
圖1是說明根據本揭露的實施例的半導體裝置的平面圖。
圖2A及圖2B是根據本揭露的實施例的半導體裝置的沿著圖1的線A-A'截取的剖視圖。
圖3、圖6、圖10、圖19及圖23是說明製造根據本揭露的實施例的半導體裝置的方法的平面圖。
圖4、圖7至圖9、圖11至圖18、圖20至圖22及圖24至
圖25分別是對應平面圖的沿著線A-A'截取的剖視圖，以說明製造根據本揭露的實施例的半導體裝置的方法。
圖5是沿著圖3的線B-B'截取的說明製造根據本揭露的實施例的半導體裝置的方法的剖視圖。
300:基板
305:主動圖案
310:隔離圖案
400:第一絕緣圖案
410:第二絕緣圖案
420:第三絕緣圖案
430:第一絕緣圖案結構
455:第二導電圖案
457:第一導電圖案
465:第一障壁圖案
475:第三導電圖案
485:第二遮罩
565:蝕刻停止圖案
585:頂蓋圖案
595:位元線結構
615:第一間隔件
628:空氣間隔件
635:第四間隔件
645:第三間隔件
667:上部間隔件結構
675:下部接觸插塞
690:第五間隔件
700:金屬矽化物圖案
735:第二障壁圖案
745:第二金屬圖案
755:上部接觸插塞
770:第五絕緣圖案
780:第六絕緣圖案
790:第二絕緣圖案結構
800:下部電極
810:介電層
820:上部電極
830:電容器
A-A':線
D1:第一方向
D2:第二方向
Claims (10)
- 一種半導體裝置，包括：主動圖案，位於基板上；位元線結構，位於所述主動圖案上；間隔件結構，位於所述位元線結構的側壁上；以及下部接觸插塞，直接接觸所述間隔件結構，其中所述間隔件結構包括：第一間隔件，覆蓋所述下部接觸插塞的上部側壁；及第二間隔件，覆蓋所述下部接觸插塞的下部側壁及所述下部接觸插塞的下表面的一部分，且其中所述下部接觸插塞包括：延伸部分，被所述第一間隔件及所述第二間隔件覆蓋；以及突出部分，自所述第一間隔件及所述第二間隔件突出，所述突出部分的底表面設置於低於或等於所述第二間隔件的底表面的水平高度的水平高度處。
- 如請求項1所述的半導體裝置，其中所述下部接觸插塞的所述突出部分的所述底表面的所述水平高度低於所述第二間隔件的所述底表面的所述水平高度。
- 如請求項1所述的半導體裝置，其中所述間隔件結構包括：第三間隔件，直接接觸所述位元線結構的所述側壁；以及 第四間隔件，直接接觸所述第一間隔件的外側壁，且其中所述第四間隔件的上部外側壁直接接觸所述第一間隔件，且所述第四間隔件的下部外側壁直接接觸所述第二間隔件。
- 如請求項3所述的半導體裝置，其中：所述第一間隔件至所述第三間隔件中的每一者包含氮化物；且所述第四間隔件包含空氣。
- 如請求項1所述的半導體裝置，其中：所述位元線結構是在平行於所述基板的上表面的第一方向上彼此間隔開的多個位元線結構中的一者，所述多個位元線結構中的每一者在平行於所述基板的所述上表面的第二方向上延伸，所述主動圖案是在所述第一方向及所述第二方向上彼此間隔開的多個主動圖案中的一者，所述多個主動圖案中的每一者在平行於所述基板的所述上表面且相對於所述第一方向及所述第二方向成銳角的第三方向上延伸，所述多個位元線結構中的每一者於設置於所述多個主動圖案中的一些主動圖案的中心部分上，且所述間隔件結構設置於所述多個位元線結構中的每一者在所述第一方向上的相對側壁中的每一者上，使得多個間隔件結構排列於所述第一方向上。
- 如請求項5所述的半導體裝置，其中：所述多個位元線結構之中的第一位元線結構設置於所述多個 主動圖案之中的第一主動圖案的中心部分上，且所述多個間隔件結構之中的第一間隔件結構設置於所述第一位元線結構的側壁上，其中直接接觸所述第一間隔件結構的所述下部接觸插塞的所述突出部分直接接觸所述多個主動圖案之中的第二主動圖案在所述第三方向上的端部部分，所述第二主動圖案在所述第一方向上與所述第一主動圖案相鄰。
- 如請求項6所述的半導體裝置，其中：所述多個位元線結構之中的第二位元線結構設置於所述第二主動圖案的中心部分上，且所述多個間隔件結構之中的第二間隔件結構設置於所述第二位元線結構的側壁上，所述第二位元線結構在所述第一方向上與所述第一位元線結構相鄰，其中絕緣圖案結構設置於所述第二間隔件結構與所述第二主動圖案的最上部表面之間。
- 如請求項7所述的半導體裝置，其中：所述絕緣圖案結構設置於所述第二主動圖案在所述第三方向上的所述端部部分的一部分上，且其中所述絕緣圖案結構在垂直於所述基板的所述上表面的垂直方向上不與所述第二主動圖案的所述端部部分的其他部分交疊。
- 一種半導體裝置，包括：主動圖案，位於基板上； 位元線結構，位於所述主動圖案上；間隔件結構，位於所述位元線結構的側壁上；以及下部接觸插塞，直接接觸所述間隔件結構，其中所述間隔件結構包括：第一間隔件，覆蓋所述位元線結構的側壁；第二間隔件，直接接觸所述第一間隔件的外側壁；第三間隔件，直接接觸所述第二間隔件的上部外側壁；以及第四間隔件，直接接觸所述第二間隔件的下部外側壁，且其中所述下部接觸插塞包括：延伸部分，被所述第三間隔件及所述第四間隔件覆蓋；以及突出部分，自所述第三間隔件及所述第四間隔件延伸，所述突出部分的底表面設置於低於或等於所述第四間隔件的底表面的水平高度的水平高度處。
- 一種半導體裝置，包括：主動圖案，在第一方向及第二方向上設置於基板上，所述第一方向及所述第二方向平行於所述基板的上表面且彼此垂直，且所述主動圖案中的每一者在平行於所述基板的所述上表面且相對於所述第一方向及所述第二方向成銳角的第三方向上延伸；位元線結構，設置於所述第一方向上，所述位元線結構中的 每一者在所述第二方向上延伸且直接接觸所述主動圖案中的一些主動圖案在所述第三方向上的中心部分；間隔件結構，分別位於所述位元線結構在所述第一方向上的相對側壁上；接觸插塞結構，位於所述主動圖案中的每一者在所述第三方向上的端部部分上；以及電容器，位於所述接觸插塞結構上，其中所述接觸插塞結構包括：延伸部分，被所述間隔件結構覆蓋；以及突出部分，自所述間隔件結構突出，所述突出部分的底表面設置於低於或等於所述間隔件結構的底表面的水平高度的水平高度處。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220156187A KR20240074285A (ko) | 2022-11-21 | 2022-11-21 | 반도체 장치 |
| KR10-2022-0156187 | 2022-11-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202423247A TW202423247A (zh) | 2024-06-01 |
| TWI869981B true TWI869981B (zh) | 2025-01-11 |
Family
ID=91069613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW112131228A TWI869981B (zh) | 2022-11-21 | 2023-08-18 | 半導體裝置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20240172421A1 (zh) |
| KR (1) | KR20240074285A (zh) |
| CN (1) | CN118057919A (zh) |
| TW (1) | TWI869981B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TW200905804A (en) * | 2007-07-24 | 2009-02-01 | Nanya Technology Corp | Semiconductor memory device and fabrication method thereof |
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2022
- 2022-11-21 KR KR1020220156187A patent/KR20240074285A/ko active Pending
-
2023
- 2023-08-14 US US18/233,357 patent/US20240172421A1/en active Pending
- 2023-08-18 TW TW112131228A patent/TWI869981B/zh active
- 2023-09-27 CN CN202311261087.3A patent/CN118057919A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20240074285A (ko) | 2024-05-28 |
| TW202423247A (zh) | 2024-06-01 |
| CN118057919A (zh) | 2024-05-21 |
| US20240172421A1 (en) | 2024-05-23 |
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