TWI883661B - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構，包括：晶圓，所述晶圓包括切割道區；第一對準標記，設置於晶圓的切割道區中；圖案化介電層，設置於晶圓上，其中圖案化介電層包括第一凹陷部，位在所述第一對準標記正上方；金屬訊號阻擋層，設置於第一凹陷部內，並覆蓋第一對準標記；以及第二對準標記，設置於金屬訊號阻擋層上。第二對準標記至少與第一對準標記部分重疊。

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構及其製作方法，且特別是有關於一種包括金屬訊號阻擋層（Metal Signal Barrier）的半導體結構及其製作方法。

在半導體製程中，切割道區會設置許多對準標記（Alignment Mark）以協助製程順利進行。當使用對準標記進行對準時，光線會照射上述對準標記而產生反射光，藉由偵測反射光即可獲得對準訊號。

然而，上述對準標記可能佔用切割道區大部份的空間，以至於後續製程中如果需要設置其他標記時，為了避開來自對準標記反射光的干擾，必須避免與對準標記重疊，則能選擇的區域有限。因此，如何增加切割道區的可利用空間以及避免對準標記之間互相干擾，需要進一步考慮與改良。

本發明提供一種半導體結構及其製作方法，其可避免設置在晶圓的對準標記產生反射光，以增加切割道區可在後續製程設置其他標記的空間。

本發明的一種半導體結構，包括：晶圓、第一對準標記、圖案化介電層、金屬訊號阻擋層以及第二對準標記。所述晶圓包括切割道區。所述第一對準標記設置於所述晶圓的所述切割道區中。所述圖案化介電層設置於所述晶圓上，其中所述圖案化介電層包括第一凹陷部位在所述第一對準標記正上方。所述金屬訊號阻擋層設置於所述第一凹陷部內，並覆蓋所述第一對準標記。以及所述第二對準標記，設置於所述金屬訊號阻擋層上，且所述第二對準標記至少與所述第一對準標記部分重疊。

在本發明的一實施例中，上述的晶圓還包括晶片區，由所述切割道區包圍，且所述半導體結構還包括頂部線路，設置於所述晶片區中。

在本發明的一實施例中，上述的圖案化介電層還包括第二凹陷部，所述第二凹陷部暴露出所述頂部線路。

在本發明的一實施例中，上述的第一凹陷部的寬度大於所述第二凹陷部的寬度。

在本發明的一實施例中，上述的半導體結構還包括介層窗，設置於所述第二凹陷部內並與所述頂部線路相接，且所述介層窗與所述金屬訊號阻擋層共平面。

在本發明的一實施例中，上述的金屬訊號阻擋層的厚度小於或等於所述介層窗的厚度。

在本發明的一實施例中，上述的金屬訊號阻擋層的厚度大於20 nm。

在本發明的一實施例中，上述的第二對準標記與所述第一對準標記完全重疊。

本發明另提供一種製造半導體結構的方法，包括：提供一晶圓，所述晶圓包括切割道區，且於所述切割道區中具有第一對準標記；在所述晶圓上形成介電層覆蓋所述第一對準標記；圖案化介電層，以在所述第一對準標記正上方形成第一凹陷部；在所述第一凹陷部內形成金屬訊號阻擋層；以及在所述金屬訊號阻擋層上形成第二對準標記，所述第二對準標記至少與所述第一對準標記部分重疊。

在本發明的另一實施例中，上述的晶圓還包括晶片區，且於所述晶片區中具有頂部線路。

在本發明的另一實施例中，上述的圖案化介電層的步驟，還包括：同時形成第二凹陷部，以暴露出所述頂部線路。

在本發明的另一實施例中，上述的在所述第一凹陷部內形成所述金屬訊號阻擋層的步驟，還包括：同時在所述第二凹陷部內形成介層窗，並與所述頂部線路相接。

在本發明的另一實施例中，上述的形成所述介層窗與形成所述金屬訊號阻擋層的步驟，包括：在所述介電層上沉積金屬材料，以同時填滿所述第二凹陷部與所述第一凹陷部；以及對所述金屬材料進行平坦化製程，直到暴露出所述介電層的頂表面。

在本發明的另一實施例中，上述的金屬訊號阻擋層的厚度小於或等於所述介層窗的厚度。

基於上述，本發明提供的半導體結構可以重複使用切割道區的空間，不需要額外佔用晶片區的空間來設置對準標記。本發明還可藉由彈性調整金屬訊號阻擋層的覆蓋範圍，增加線路設計的自由度。此外，金屬訊號阻擋層可與晶片區的介層窗同時形成，因此不需要額外的製程。而且，在非鑲嵌（Non-Damascene）結構的製程中，本發明的金屬訊號阻擋層還可作為保護層，避免蝕刻過程造成底下的結構層受損。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

通過參考以下的詳細描述並同時結合附圖可以理解本發明，須注意的是，為了使讀者能容易瞭解及為了圖式的簡潔，本發明中的多張圖式只繪出電子裝置的一部分，且圖式中的特定元件並非依照實際比例繪圖。此外，圖中各元件的數量及尺寸僅作為示意，並非用來限制本發明的範圍。再者，文中提到的方向性用語如「上」、「上」等，僅是用以參考圖式的方向，並非用來限制本發明。在下文說明書與請求項中，「包括」或類似用語應被解釋為「含有但不限定為…」之意。

圖1依照本發明第一實施例的半導體結構10的剖面圖。

請參照圖1，半導體結構10，包括：晶圓100、第一對準標記102、第一圖案化介電層104、金屬訊號阻擋層106以及第二對準標記114。晶圓100可以為矽晶圓或其它合適的半導體晶圓，但不以此為限。第一對準標記102例如是金屬材料或其他高反射率材料。舉例來說，金屬材料可為鈦、鎳、金、鋁、鎢、白金或前述的組合。高反射率材料可為對於入射光的反射率大於90%的材料或前述的組合，但不以此為限。第二對準標記114可以設置在第二圖案化介電層108，但不以此為限。第二圖案化介電層108具備凹陷或開口，當作第二對準標記114。第一圖案化介電層104和第二圖案化介電層108的材料可為但不限於氧化矽、氧氮化矽、氮化矽、高介電常數介電金屬氧化物（例如氧化鉿、氧化鋯、氧化鉿鋯、氧化鈦、氧化鉭、氧化釔、氧化鑭、氧化鋁等）或前述的組合。第一圖案化介電層104和第二圖案化介電層108的材料相同或不相同。金屬訊號阻擋層106的材料可為導電材料，例如鎢、鈦、鉭、鉑、銅、金、鋁、氮化鈦或前述的組合，但不限於此。

所述晶圓100包括切割道區SL。所述第一對準標記102設置於所述晶圓100的所述切割道區SL中。所述第一圖案化介電層104設置於所述晶圓100上，其中所述第一圖案化介電層104包括第一凹陷部R1，位在所述第一對準標記102正上方。所述金屬訊號阻擋層106設置於所述第一凹陷部R1內，並覆蓋所述第一對準標記102。所述第二對準標記114，設置於所述金屬訊號阻擋層106上，且所述第二對準標記114至少與所述第一對準標記102部分重疊。在另一實施例中，第二對準標記114可與第一對準標記102完全重疊。

請繼續參照圖1，上述的晶圓100還包括晶片區CR，由所述切割道區SL包圍，且晶片區CR具有半導體元件（未示出），並在其頂部具有與後端線路連接的頂部線路110。頂部線路110的材料可為導電材料，例如鈦、鉭、鉑、銅、金、鋁、氮化鈦或前述的組合，但不限於此。

請繼續參照圖1，上述的第一圖案化介電層104還包括第二凹陷部R2，所述第二凹陷部R2暴露出所述頂部線路110。上述的第一凹陷部R1的寬度W1大於所述第二凹陷部R2的寬度W2。

請繼續參照圖1，上述的半導體結構10還包括介層窗112，設置於所述第二凹陷部R2內並與所述頂部線路110相接，且所述介層窗112與所述金屬訊號阻擋層106共平面，可以視為同一金屬層的兩個部分。上述的金屬訊號阻擋層106的厚度D1小於或等於所述介層窗112的厚度D2。介層窗112的材料可為導電材料，例如鈦、鉭、鉑、銅、金、鋁、氮化鈦或前述的組合，但不限於此。

第二圖案化介電層108可具備凹陷或開口，設置於介層窗112上，當作介層窗標記（Via Mark）116。

請繼續參照圖1，上述的金屬訊號阻擋層106的厚度D1取決於金屬訊號阻擋層106的n/k值（n:折射率、k:消光係數）以及第一對準標記102產生反射光的反射率。在金屬訊號阻擋層106的材料是鎢的模擬實驗中，金屬訊號阻擋層106的厚度D1為30 nm時，只有小於5%的光線可以穿透金屬訊號阻擋層106而照射到第一對準標記102，這種條件下，第一對準標記102產生反射光的反射率低於0.3%；而當金屬訊號阻擋層106的厚度D1為20 nm時，只有小於10%的光線可以穿透金屬訊號阻擋層106而照射到第一對準標記102，這種條件下，第一對準標記102產生反射光的反射率低於1%。上述光線例如是可見光或紅外光。因此可知，金屬訊號阻擋層106的材料是鎢的話，金屬訊號阻擋層106的厚度D1大於20 nm可有效阻擋光線，避免晶圓100的第一對準標記102產生反射訊號。

在本實施例中，由於金屬訊號阻擋層106完全覆蓋所述第一對準標記102，故可以避免晶圓100的第一對準標記102產生反射光，因而在後續製程中可以多次重複使用切割道區SL的空間，不需要額外佔用晶片區CR的空間來設置其他標記，所述其他標記例如是第二對準標記114。

圖2是依照本發明第二實施例的半導體結構20的剖面圖，其中使用與第一實施例相同的元件符號來表示相同或近似的部分與構件，且相關或近似的部分與構件的相關內容也可參照第一實施例的內容，不再贅述。

具體而言，本實施例不同於第一實施例之處，主要在於本實施例的第二對準標記220是圖案化金屬層，其中第二對準標記220的材料可為但不限於，鈦、鉭、鉑、銅、金、鋁、氮化鈦、其他金屬材料或前述的組合。第二對準標記220設置於所述金屬訊號阻擋層106上，且所述第二對準標記220至少與所述第一對準標記102部分重疊。在另一實施例中，第二對準標記220可與第一對準標記102完全重疊。

為了形成第二對準標記220，可先在第一圖案化介電層104和金屬訊號阻擋層106上形成一層金屬層（未示出），再於其上形成圖案化硬罩幕層222，並以圖案化硬罩幕層222作為蝕刻罩幕，蝕刻上述金屬層，其中圖案化硬罩幕層222的材料可為但不限於，氧化矽、氮化矽、氮化錫、或其他硬罩幕材料。上述金屬層也可以設置於介層窗112上，作為連線的一部分。

須注意的是，所屬技術領域中具有通常知識者仍可依據產品需求來調整第二對準標記的具體組成，本發明並不對此加以限制。

圖3C、圖4、圖5、圖6、圖7A、圖8與圖9A是依照本發明的第三實施例的半導體結構之製造流程剖面示意圖。圖3A是第三實施例中的圖3C的流程之平面圖，其中使用與第一實施例相同的元件符號來表示相同或近似的部分與構件，且相關或近似的部分與構件的相關內容也可參照第一實施例的內容，不再贅述。

請先參照圖3A至圖3C，其中圖3B是圖3A的局部放大圖。依照本發明的第三實施例的半導體結構30之製造方法，包括：提供一晶圓100，所述晶圓100包括切割道區SL與晶片區CR，且於所述切割道區SL中具有第一對準標記102，晶片區CR中則有頂部線路110（僅顯示於圖3C）。

在圖3B中，切割道區SL內設置有第一對準標記102，以做為各道製程的對準用標記。然而，上述第一對準標記102可能佔用切割道區SL大部分的空間，以至於後續製程中需要設置其他標記時，剩餘的區域有限，而無法透過CAD軟體自動生成標記，必須改為手動CAD設置；甚至可能需要挪用到晶片區CR的空間，所以為了防止以上缺失，進行以下步驟。

請參照圖4，先在所述晶圓100上形成第一介電層104’，覆蓋所述第一對準標記102。第一介電層104’的材料可為但不限於，氧化矽、氧氮化矽、氮化矽、高介電常數介電金屬氧化物（例如氧化鉿、氧化鋯、氧化鉿鋯、氧化鈦、氧化鉭、氧化釔、氧化鑭、氧化鋁等）或前述的組合。

接著，請參照圖5，圖案化圖4中的第一介電層104’，以形成第一圖案化介電層104，並在所述第一對準標記102正上方形成第一凹陷部R1。圖案化第一介電層104’的方法可包括第一微影蝕刻製程。具體而言，第一微影蝕刻製程例如在第一介電層104’上形成第一罩幕層（未示出），然後圖案化前述第一罩幕層，再以圖案化的第一罩幕層為蝕刻罩幕，蝕刻第一介電層104’。在形成第一圖案化介電層104之後，可將第一罩幕層移除。

上述圖案化第一介電層104’的步驟可利用同一道光罩製程形成第二凹陷部R2，以暴露出所述頂部線路110。上述第一凹陷部R1的寬度W1因為遠大於所述第二凹陷部R2的寬度W2，所以採用同一蝕刻製程的過程中會產生蝕刻負載效應（Etch Loading Effect），從而蝕穿第二凹陷部R2，但不會蝕穿第一凹陷部R1。所述寬度W1例如是60 μm至80μm，但不以此為限。所述寬度W2例如是小於100 nm，但不以此為限。第一凹陷部R1的深度(即厚度D1)小於或等於第二凹陷部R2的深度(即厚度D2)。

然後，請參照圖6，在所述第一圖案化介電層104上沉積金屬材料，以形成同時填滿所述第二凹陷部R2與所述第一凹陷部R1的第一金屬層106’。

接著，請參照圖7A，平坦化圖6的第一金屬層106’，以在第一凹陷部R1內形成金屬訊號阻擋層106。金屬訊號阻擋層106的厚度D1取決於金屬訊號阻擋層106的n/k值以及第一對準標記102產生反射光的反射率，其中厚度D1例如大於20 nm，但不以此為限。在一些實施例中，金屬訊號阻擋層106的材料是鎢，則金屬訊號阻擋層106的厚度D1例如大於20 nm；具體而言，形成金屬訊號阻擋層106的步驟包括：對所述第一金屬層106’進行平坦化製程，直到暴露出第一介電層104’的頂表面，以同時在第一凹陷部R1內形成金屬訊號阻擋層106以及在第二凹陷部R2內形成介層窗112。所述介層窗112與所述頂部線路110相接。

根據圖5至圖7A的製造流程可得到，切割道區SL之金屬訊號阻擋層106可以配合晶片區CR的介層窗112製程一起完成，因此不需要額外的微影與蝕刻的製程，使本實施例具有製程簡單與節省成本的效果。

然後，請參照圖7B，其為圖7A的平面示意圖，且省略晶片區CR內的結構。從圖7A可看出，金屬訊號阻擋層106可完全覆蓋切割道區SL，但本發明並不以此為限。

接著，請參照圖8，在第一圖案化介電層104上形成第二介電層108’，覆蓋金屬訊號阻擋層106以及介層窗112。第二介電層108’的材料可為但不限於，氧化矽、氧氮化矽、氮化矽、高介電常數介電金屬氧化物（例如氧化鉿、氧化鋯、氧化鉿鋯、氧化鈦、氧化鉭、氧化釔、氧化鑭、氧化鋁等）或前述的組合。

之後，請參照圖9A，在所述金屬訊號阻擋層106上形成第二對準標記114，所述第二對準標記114至少與所述第一對準標記102部分重疊。

具體而言，形成第二對準標記114的方法可包括：圖案化圖8中的第二介電層108’。前述圖案化第二介電層108’的方法例如但不限於，先在第二介電層108’上形成第二罩幕層（未示出），然後圖案化前述第二罩幕層，再以圖案化的第二罩幕層為蝕刻罩幕，蝕刻第二介電層108’。在形成第二圖案化介電層108之後，可將第二罩幕層移除。第二圖案化介電層108中所具備的凹陷或開口可當作第二對準標記114。另外，在晶片區CR的第二圖案化介電層108還有另一凹陷或開口，位在介層窗112上，當作介層窗標記116。後續，還可以包括其他製程，於此不再說明。

須注意的是，所屬技術領域中具有通常知識者可依據產品需求來調整設置於半導體結構30之金屬訊號阻擋層106的數量，例如是一層，例如是兩層或兩層以上之數量，本發明並不對此加以限制。

然後，請同時參照圖9B與圖3B，且圖9B省略晶片區CR內的結構。在本實施例中，由於半導體結構30之金屬訊號阻擋層106可完全覆蓋切割道區SL，且金屬訊號阻擋層106可完全避免晶圓100的第一對準標記102產生反射光，因而可以多次重複使用切割道區SL的空間，不需要額外佔用晶片區CR的空間來設置其他標記(第二對準標記114)。本發明提供的半導體結構及其製造方法，還可藉由彈性調整金屬訊號阻擋層106的覆蓋範圍，增加線路設計的自由度。

圖10與圖11是依照本發明的第四實施例的半導體結構40之製造流程剖面示意圖，其中使用與第一實施例相同的元件符號來表示相同或近似的部分與構件，且製造流程的相關內容也可參照第三實施例的內容，不再贅述。

請同時參照圖10與圖8，本實施例的半導體結構40之製造流程與圖8中的半導體結構30之製造流程相似，惟兩者主要差異處在於：在本實施例的第一圖案化介電層104上還形成一層第二金屬層220’，覆蓋金屬訊號阻擋層106，其中，其中第二金屬層220’的材料可為但不限於，鈦、鉭、鉑、銅、金、鋁、氮化鈦、其他金屬材料或前述的組合。

然後，請參照圖11，在圖10的第二金屬層220’上先形成圖案化硬罩幕層222，再以此圖案化硬罩幕層222作為蝕刻罩幕，進行蝕刻，而形成第二對準標記220。所述第二對準標記220至少與所述第一對準標記102部分重疊。

前述圖案化第二金屬層220’的方法可包括自對準雙重圖案化（Self-Aligning Double Patterning，SADP）製程。由於SADP製程乃本領域所熟知技藝，在此不另加贅述。後續，還可以包括其他製程，於此不再說明。

圖12與圖13是依照本發明的第五實施例的半導體結構50之製造流程剖面示意圖，其中使用與第一實施例相同的元件符號來表示相同或近似的部分與構件，且製造流程的相關內容也可參照第四實施例的內容，不再贅述。

請同時參照圖12與圖10，本實施例的半導體結構50之製造流程與圖10中的半導體結構40之製造流程相似，惟兩者主要差異處在於：切割道區SL還包括非標記區NA。所述非標記區NA是指沒有配置第二對準標記的區域，但非標記區NA可能具有第一對準標記102。在本實施例中，所述金屬訊號阻擋層106也會覆蓋所述非標記區NA的第一對準標記102。與沒有金屬訊號阻擋層106覆蓋的非標記區NA相比，沒有金屬訊號阻擋層106覆蓋的非標記區NA的第一對準標記102上方只有第一圖案化介電層104。

然後，請參照圖13，以SADP製程蝕刻形成圖案化硬罩幕層222的過程中，由於SADP製程需要數道蝕刻製程，因此在沒有金屬訊號阻擋層106覆蓋的切割道區SL會造成結構層破損（或凹陷）UD。尤其是在沒有金屬訊號阻擋層106覆蓋的非標記區NM，第一圖案化介電層104可能被蝕穿，甚至導致第一對準標記102露出並破損。由此可知，金屬訊號阻擋層106還可以作為保護層，避免蝕刻過程造成的結構層破損UD。

在本實施例中，切割道區SL可包括鑲嵌（Damascene）結構區或非鑲嵌結構區。所述金屬訊號阻擋層106可應用於鑲嵌結構區或非鑲嵌結構區，當金屬訊號阻擋層106設置於非鑲嵌結構區時，還可以作為保護層，避免蝕刻過程造成的結構層破損UD。

綜上所述，本發明提供的半導體結構及其製造方法，可以避免晶圓的第一對準標記產生反射光，因而可以多次重複使用切割道區的空間，不需要額外佔用晶片區的空間來設置其他標記，即第二對準標記可部分重疊於第一對準標記，或完全重疊於第一對準標記。本發明提供的半導體結構及其製造方法，還可藉由彈性調整金屬訊號阻擋層的覆蓋範圍，增加線路設計的自由度。所述金屬訊號阻擋層可與晶片區的介層窗同時形成，不需要額外的步驟，具有製程簡單與節省成本的效果。所述金屬訊號阻擋層可應用於鑲嵌結構區或非鑲嵌結構區，當金屬訊號阻擋層設置於非鑲嵌結構區時，還可以作為保護層，避免蝕刻過程造成的結構層破損。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20、30、40、50: 半導體結構 100: 晶圓 102: 第一對準標記 104: 第一圖案化介電層 104’: 第一介電層 106: 金屬訊號阻擋層 106’: 第一金屬層 108: 第二圖案化介電層 108’: 第二介電層 110: 頂部線路 112: 介層窗 114: 第二對準標記 116: 介層窗標記 220: 第二對準標記 220’: 第二金屬層 222: 圖案化硬罩幕層 CR: 晶片區 D1、D2: 厚度 NA: 非標記區 NM:  沒有金屬訊號阻擋層覆蓋的非標記區 R1、R2: 凹陷部 SL: 切割道區 UD: 結構層破損 W1、W2: 寬度

圖1是依照本發明第一實施例的半導體結構的剖面圖。 圖2是依照本發明第二實施例的半導體結構的剖面圖。 圖3C、圖4、圖5、圖6、圖7A、圖8與圖9A是依照本發明的第三實施例的半導體結構之製造流程剖面示意圖。 圖3A是第三實施例中的圖3C的流程之平面圖。 圖3B是圖3A的局部放大示意圖。 圖7B是第三實施例中的圖7A的流程之平面圖。 圖9B是第三實施例中的圖9A的流程之平面圖。 圖10與圖11是依照本發明的第四實施例的半導體結構之製造流程剖面示意圖。 圖12與圖13是依照本發明的第五實施例的半導體結構之製造流程剖面示意圖。

10:半導體結構

100:晶圓

102:第一對準標記

104:第一圖案化介電層

106:金屬訊號阻擋層

108:第二圖案化介電層

110:頂部線路

112:介層窗

114:第二對準標記

116:介層窗標記

CR:晶片區

D1、D2:厚度

R1、R2:凹陷部

SL:切割道區

W1、W2:寬度

Claims (14)

1. 一種半導體結構，包括： 晶圓，所述晶圓包括切割道區； 第一對準標記，設置於所述晶圓的所述切割道區中； 第一圖案化介電層，設置於所述晶圓上，其中所述第一圖案化介電層包括第一凹陷部位在所述第一對準標記正上方； 金屬訊號阻擋層，設置於所述第一凹陷部內，並覆蓋所述第一對準標記，且所述金屬訊號阻擋層的材料是鎢；以及 第二對準標記，設置於所述金屬訊號阻擋層上，其中第二對準標記與所述金屬訊號阻擋層直接接觸，且所述第二對準標記至少與所述第一對準標記部分重疊，所述第二對準標記的材料是鈦、鉭、鉑、銅、金、鋁、氮化鈦或前述的組合。
2. 如請求項1所述的半導體結構，其中所述晶圓更包括晶片區，由所述切割道區包圍，且所述半導體結構更包括頂部線路，設置於所述晶片區中。
3. 如請求項2所述的半導體結構，其中所述第一圖案化介電層更包括第二凹陷部，所述第二凹陷部暴露出所述頂部線路。
4. 如請求項3所述的半導體結構，其中所述第一凹陷部的寬度大於所述第二凹陷部的寬度。
5. 如請求項3所述的半導體結構，更包括介層窗，設置於所述第二凹陷部內並與所述頂部線路相接，且所述介層窗與所述金屬訊號阻擋層共平面。
6. 如請求項5所述的半導體結構，其中所述金屬訊號阻擋層的厚度小於或等於所述介層窗的厚度。
7. 如請求項1所述的半導體結構，其中所述金屬訊號阻擋層的厚度大於20 nm。
8. 如請求項1所述的半導體結構，其中所述第二對準標記與所述第一對準標記完全重疊。
9. 一種半導體結構之製造方法，包括： 提供一晶圓，所述晶圓包括切割道區，且於所述切割道區中具有第一對準標記； 在所述晶圓上形成第一介電層覆蓋所述第一對準標記； 圖案化所述第一介電層，以在所述第一對準標記正上方形成第一凹陷部； 在所述第一凹陷部內形成金屬訊號阻擋層，且所述金屬訊號阻擋層的材料是鎢；以及 利用自對準雙重圖案化（SADP）製程，在圖案化的所述第一介電層上形成第二對準標記，所述第二對準標記與所述金屬訊號阻擋層直接接觸，且所述第二對準標記至少與所述第一對準標記部分重疊，其中所述第二對準標記的材料是鈦、鉭、鉑、銅、金、鋁、氮化鈦或前述的組合。
10. 如請求項9所述的半導體結構之製造方法，其中所述晶圓更包括晶片區，且於所述晶片區中具有頂部線路。
11. 如請求項10所述的半導體結構之製造方法，其中圖案化所述第一介電層的步驟，更包括：同時形成第二凹陷部，以暴露出所述頂部線路。
12. 如請求項11所述的半導體結構之製造方法，其中在所述第一凹陷部內形成所述金屬訊號阻擋層的步驟，更包括：同時在所述第二凹陷部內形成介層窗，並與所述頂部線路相接。
13. 如請求項12所述的半導體結構之製造方法，其中形成所述介層窗與形成所述金屬訊號阻擋層的步驟，包括： 在所述第一介電層上沉積金屬材料，以同時填滿所述第二凹陷部與所述第一凹陷部；以及 對所述金屬材料進行平坦化製程，直到暴露出所述第一介電層的頂表面。
14. 如請求項13所述的半導體結構之製造方法，其中所述金屬訊號阻擋層的厚度小於或等於所述介層窗的厚度。

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