TWI882215B - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置，包括碳化矽電路板、氮化鎵裝置以及矽積體電路裝置。碳化矽電路板包括碳化矽基底以及位於碳化矽基底上方的電路結構。氮化鎵裝置包括藍寶石基底、位於所述藍寶石基底上的氮化鎵元件以及位於所述氮化鎵元件上的第一重佈線結構。矽積體電路裝置包括矽基底、位於矽基底上的場效電晶體元件以及位於場效電晶體元件上的第二重佈線結構。

Description

半導體裝置及其製造方法

本發明是有關於一種半導體裝置及其製造方法。

在積體電路領域中，常使用III-V族化合物半導體來形成多種半導體元件，例如高功率場效電晶體(high power field-effect transistors)、高頻電晶體(high efficiency transistors)或高電子遷移率電晶體(high electron mobility transistors，HEMT)等。高電子遷移率電晶體是一種場效電晶體，其可採用介於不同能隙的兩種材料之間之一接面作為通道，使得所述通道具有高電子遷移率的二維電子氣(2-dimensional electron gas，2DEG)。近年來，由於高電子遷移率電晶體具有高功率效能表現，因此已逐漸受到矚目。

一般而言，在製造半導體元件時，半導體元件的效能會被半導體基底的材料所影響。舉例來說，矽的半導體材料具有製程成熟的優點，然而於矽基底上形成III-V族化合物半導體元件(例如氮化鎵半導體元件)時，矽基底中可能會形成寄生通道， 進而減少了III-V族化合物半導體元件之效能。此外，氮化鎵半導體元件形成於藍寶石基底上可以有較優秀的效能，然而若於藍寶石基底上形成氮化鎵半導體元件，氮化鎵半導體元件可能會因為藍寶石基底的散熱能力不佳而在長時間使用後出現特性偏移的問題。

本發明提供一種半導體裝置，可以改善半導體裝置中之電路出現寄生電阻的問題，且半導體裝置具有散熱效果佳的優點。

本發明提供一種半導體裝置的製造方法，可以改善半導體裝置中之電路出現寄生電阻的問題，且半導體裝置具有散熱效果佳的優點。

本發明的至少一實施例提供一種半導體裝置，包括碳化矽電路板、氮化鎵裝置以及矽積體電路裝置。碳化矽電路板包括碳化矽基底以及位於碳化矽基底上方的電路結構。電路結構包括多個第一內部連接端子、多個第二內部連接端子以及多個外部連接端子。外部連接端子被配置成用於連接外部訊號。氮化鎵裝置包括藍寶石基底、位於所述藍寶石基底上的氮化鎵元件以及位於所述氮化鎵元件上的第一重佈線結構。第一重佈線結構電性連接至第一內部連接端子。矽積體電路裝置包括矽基底、位於矽基底上的場效電晶體元件以及位於場效電晶體元件上的第二重佈線結構。第二重佈線結構電性連接至所述第二內部連接端子。

本發明的至少一實施例提供一種半導體裝置的製造方法，包括：形成電路結構於碳化矽基底上方，其中電路結構包括多個第一內部連接端子、多個第二內部連接端子以及多個外部連接端子，其中外部連接端子被配置成用於連接外部訊號；形成氮化鎵元件層於藍寶石晶圓上；形成第一重佈線層於氮化鎵元件層上；切割藍寶石晶圓以形成多個氮化鎵裝置，每個氮化鎵裝置包括藍寶石基底、第一重佈線結構以及氮化鎵元件；將至少一個氮化鎵裝置電性連接至第一內部連接端子；形成場效電晶體元件層於矽晶圓上；形成第二重佈線層於場效電晶體元件層上；切割矽晶圓以形成多個矽積體電路裝置，每個矽積體電路裝置包括矽基底、第二重佈線結構以及場效電晶體元件；以及將至少一個矽積體電路裝置電性連接至第二內部連接端子。

10:碳化矽電路板

20:氮化鎵裝置

30:矽積體電路裝置

100,100a:碳化矽基底

111,112:第一內部連接端子

113,114:第二內部連接端子

115,116:外部連接端子

117:走線

120:保護層

200:藍寶石晶圓

2001:藍寶石基底

2001t,3001t:頂表面

210:氮化鎵元件層

2101:氮化鎵元件

211,2111:通道層

212,2121:第一半導體層

213,2131:鈍化層

214:閘極

215:源極/汲極

220:第一重佈線層

2201:第一重佈線結構

221:線路結構

222:介電結構

230:連接端子

300:矽晶圓

3001:矽基底

310:場效電晶體元件層

3101:經切割的場效電晶體元件層

311:場效電晶體元件

320:第二重佈線層

3201:第二重佈線結構

321:線路結構

322:介電結構

330:連接端子

400:封裝材料

CS:電路結構

圖1A至圖2A是依照本發明的一實施例的一種碳化矽電路板的製造方法的上視示意圖。

圖1B至圖2B分別是沿著圖1A至圖2A的線a-a’的剖面示意圖。

圖3A至圖3C是依照本發明的一實施例的一種氮化鎵裝置的製造方法的剖面示意圖。

圖4A至圖4C是依照本發明的一實施例的一種矽積體電路裝 置的製造方法的剖面示意圖。

圖5A至圖7A是依照本發明的一實施例的一種半導體裝置的製造方法的上視示意圖。

圖5B至圖7B分別是沿著圖7A至圖7A的線a-a’的剖面示意圖。

圖8A至圖9A是依照本發明的一實施例的一種半導體裝置的製造方法的上視示意圖。

圖8B至圖9B分別是沿著圖8A至圖9A的線a-a’的剖面示意圖。

圖10至圖11是依照本發明的一實施例的一種半導體裝置的製造方法的上視示意圖。

圖12是依照本發明的一實施例的一種半導體裝置的電路圖。

圖1A至圖2A是依照本發明的一實施例的一種碳化矽電路板的製造方法的上視示意圖。圖1B至圖2B分別是沿著圖1A至圖2A的線a-a’的剖面示意圖。

請參考圖1A與圖1B，提供碳化矽基底100。在本實施例中，碳化矽基底100為經切割的基底。舉例來說，將圓形的碳化矽晶圓切割為矩形的碳化矽基底100，但本發明不以此為限。在其他實施例中，碳化矽基底100包括其他形狀，例如三邊形、五邊形、圓形、橢圓形或其他形狀。此外，在其他實施例中，碳化矽 基底100亦可以是未經切割的碳化矽晶圓。在一些實施例中，碳化矽基底100的厚度100t為200微米至700微米。

相較於一般印刷電路板所使用之高分子基底材料，碳化矽基底100具有高散熱係數的優點。具體來說，在一些實施例中，碳化矽基底100的散熱係數在室溫(攝氏25度)下介於3.3W/cmK至4.9W/cmK的範圍之間。在本實施例中，由於碳化矽基底100並非用於磊晶製程，因此，碳化矽基底100的品質可以較一般用於磊晶製程之碳化矽晶圓的品質還要低。換句話說，碳化矽基底100的生產成本可以有較一般用於磊晶製程之碳化矽晶圓的生產成本還要低。舉例來說，碳化矽基底100中的缺陷(defect)密度大於9000cm^-2，彎曲度(Bow)小於±800μm(較佳小於±350μm，最佳小於±100μm)，翹曲度(Warp)小於±900μm(較佳小於±450μm，最佳小於±100μm)，但本發明不以此為限。

接著請參考圖2A與圖2B，形成電路結構CS於碳化矽基底100上方，以形成碳化矽電路板10。

電路結構CS包括多個第一內部連接端子(111、112)、多個第二內部連接端子(113、114)以及多個外部連接端子(115、116)。多個第一內部連接端子(111、112)、多個第二內部連接端子(113、114)被配置成用於連接晶片、被動元件或其他半導體裝置中的內部元件，而外部連接端子(115、116)被配置成用於連接外部訊號。換句話說，外部連接端子(115、116)即為碳化矽電路板10的輸入/輸出(Input/Output)端。在一些實施例中，外部連接端子(115、116) 的尺寸大於第一內部連接端子(111、112)的尺寸以及第二內部連接端子(113、114)的尺寸。

在本實施例中，第一內部連接端子(111、112)、多個第二內部連接端子(113、114)以及多個外部連接端子(115、116)彼此之間藉由相應的走線117而電性連接。舉例來說，第一內部連接端子111電性連接至外部連接端子115，第一內部連接端子112電性連接至第二內部連接端子113，且第二內部連接端子114電性連接至外部連接端子116。在本實施例中，第一內部連接端子(111、112)、第二內部連接端子(113、114)、外部連接端子(115、116)以及走線117屬於相同層別。具體來說，形成第一內部連接端子(111、112)、第二內部連接端子(113、114)、外部連接端子(115、116)以及走線117的方法包括於碳化矽電路板10上沉積第一金屬層，接著圖案化前述第一金屬層以形成第一金屬線路層，其中第一金屬線路層包括第一內部連接端子(111、112)、第二內部連接端子(113、114)、外部連接端子(115、116)以及走線117。然而，在其他實施例中，電路結構CS中可以包括一層以上的金屬線路層，而不同的金屬線路層彼此之間藉由絕緣層分開。

在本實施例中，電路結構CS還包括保護層120(圖2A省略繪示)。保護層120用於保護電路結構CS中的走線117。保護層120暴露出第一內部連接端子(111、112)、第二內部連接端子(113、114)以及外部連接端子(115、116)。

需注意的是，在圖2A與圖2B中，電路結構CS中的電 路佈局僅是用於示意，且電路結構CS中的電路佈局可以依照實際需求而進行調整。換句話說，第一內部連接端子(111、112)、第二內部連接端子(113、114)、外部連接端子(115、116)以及走線117的數量以及位置可以依照實際需求而進行調整。

圖3A至圖3C是依照本發明的一實施例的一種氮化鎵裝置的製造方法的剖面示意圖。

請參考圖3A，提供藍寶石(sapphire)晶圓200。

請參考圖3B，形成氮化鎵元件層210於藍寶石晶圓200上。舉例來說，氮化鎵元件層210包括通道層211、第一半導體層212、鈍化層213、多個閘極214以及多個源極/汲極215。

在本實施例中，通道層211直接接觸藍寶石晶圓200，但本發明不以此為限。在其他實施例中，通道層211與藍寶石晶圓200之間還夾有其他中間層。在一實施例中，通道層211的材料包括III-V族半導體材料，其可例如是經摻雜或非未經摻雜的GaN。

第一半導體層212位於通道層211上。第一半導體層212的材料可例如是經摻雜或非未經摻雜的AlGaN。舉例來說，第一半導體層212的材料包括n-AlGaN。通道層211可與第一半導體層212之間形成異質接面，使得通道層211接近第一半導體層212的區域中形成具有高電子遷移率的二維電子氣(2DEG)。

多個閘極214位於第一半導體層212上方。在本實施例中，閘極214直接接觸第一半導體層212，但本發明不以此為限。在其他實施例中，閘極214與第一半導體層212之間還夾有p-GaN (未繪出)。

鈍化層213位於閘極214以及第一半導體層212上方。多個源極/汲極215貫穿鈍化層213，並與第一半導體層212接觸。源極/汲極215選擇性地貫穿第一半導體層212，並接觸通道層211中的二維電子氣。

在本實施例中，氮化鎵元件層210中具有多個氮化鎵元件2101，且每個氮化鎵元件2101包括相應的通道層2111、相應的第一半導體層2121、相應的鈍化層2131、相應的閘極214以及相應的源極/汲極215。

形成第一重佈線層220於氮化鎵元件層210上。第一重佈線層220包括介電結構222以及鑲嵌於介電結構222中的線路結構221。在本實施例中，線路結構221與介電結構222各自可以包括單層或多層結構。當線路結構221包括多層結構時，不同層之間的線路結構221透過導電孔而電性連接。

請繼續參考圖3B，選擇性地於第一重佈線層220上形成多個連接端子230。連接端子230透過第一重佈線層220而電性連接至氮化鎵元件層210中的閘極214以及源極/汲極215。連接端子230例如包括錫、導電膠或其他類似的結構。

請參考圖3C，切割藍寶石晶圓200以形成多個氮化鎵裝置20。每個氮化鎵裝置20包括藍寶石基底2001、第一重佈線結構2201以及氮化鎵元件2101。在一些實施例中，每個氮化鎵裝置20選擇性地更包括第一重佈線結構2201上的連接端子230。

在本實施例中，氮化鎵與藍寶石基底2001之間的晶格匹配度佳，且藍寶石基底2001不容易在製程中產生寄生通道，因此，可以獲得效能較好氮化鎵裝置20。

圖4A至圖4C是依照本發明的一實施例的一種矽積體電路裝置的製造方法的剖面示意圖。

請參考圖4A，提供矽晶圓300。矽晶圓300例如包括經摻雜或未經摻雜的塊狀矽或絕緣層上半導體(SOI)，其中，絕緣層上半導體包括絕緣層以及形成於前述絕緣層上的矽層。

請參考圖4B，形成場效電晶體元件層310於矽晶圓300上。在圖4B中，以虛線方框示意場效電晶體元件層310中的場效電晶體元件311，並省略場效電晶體元件311的具體結構。場效電晶體元件層310中可以包括多層的半導體元件以及多層的內連線層。舉例來說，場效電晶體元件層310中可以包括於前端製程(front-end-of-line,FEOL)製造的半導體元件以及於後端製程(bank-end-of-line,BEOL)製造的半導體元件。半導體元件之間可以藉由內連線層而彼此電性連接。

形成第二重佈線層320於場效電晶體元件層310上。第二重佈線層320包括介電結構322以及鑲嵌於介電結構322中的線路結構321。在本實施例中，線路結構321與介電結構322各自可以包括單層或多層結構。當線路結構321包括多層結構時，不同層之間的線路結構321透過導電孔而電性連接。

請繼續參考圖4B，選擇性地於第二重佈線層320上形成 多個連接端子330。連接端子330透過第二重佈線層320而電性連接至場效電晶體元件層310中的場效電晶體元件311。連接端子330例如包括錫、導電膠或其他類似的結構。

請參考圖4C，切割矽晶圓300以形成多個矽積體電路裝置30。每個矽積體電路裝置30包括矽基底3001、第二重佈線結構3201以及場效電晶體元件311。在本實施例中，經切割的場效電晶體元件層3101中包括多個場效電晶體元件311，且每個矽積體電路裝置30包括多個場效電晶體元件311。在一些實施例中，每個矽積體電路裝置30選擇性地更包括第二重佈線結構3201上的連接端子330。

在本實施例中，以矽晶圓製作場效電晶體元件，具有黃光製程技術成熟、生產良率高以及成本低的優點。

圖5A至圖7A是依照本發明的一實施例的一種半導體裝置的製造方法的上視示意圖。圖5B至圖7B分別是沿著圖7A至圖7A的線a-a’的剖面示意圖。

請參考圖5A與圖5B，將至少一個氮化鎵裝置20電性連接至碳化矽電路板10的第一內部連接端子(111、112)。具體地說，氮化鎵裝置20透過連接端子230而連接至碳化矽電路板10的第一內部連接端子(111、112)。在本實施例中，氮化鎵裝置20的製造方法如圖3A至圖3C所述，但本發明不以此為限。在其他實施例中，亦可使用其他方法製造氮化鎵裝置20。

將至少一個矽積體電路裝置30電性連接至碳化矽電路板 10的第二內部連接端子(113、114)。具體地說，矽積體電路裝置30透過連接端子330而連接至碳化矽電路板10的第二內部連接端子(113、114)。在本實施例中，矽積體電路裝置30的製造方法如圖4A至圖4C所述，但本發明不以此為限。在其他實施例中，亦可使用其他方法製造矽積體電路裝置30。

在本實施例中，氮化鎵裝置20與矽積體電路裝置30以倒置的方式接合(例如焊接或共晶接合)於碳化矽電路板10。氮化鎵元件2101位於藍寶石基底2001與碳化矽基底100之間，且場效電晶體元件311位於矽基底3001與碳化矽基底100之間。氮化鎵裝置20與矽積體電路裝置30可以透過碳化矽電路板10上之電路結構CS而彼此電性連接。在本實施例中，氮化鎵裝置20中的氮化鎵元件2101包括高電子移動率晶體電晶體，且所述高電子移動率晶體電晶體透過第一重佈線結構2201、電路結構CS以及第二重佈線結構3201而電性連接至矽積體電路裝置30的場效電晶體元件311。在一些實施例中，矽積體電路裝置30為驅動元件，例如為功率晶片。

在本實施例中，由於電性連接氮化鎵裝置20與矽積體電路裝置30的電路結構CS是直接形成於電阻值較高(例如大於5000ohm-cm)的碳化矽基底100上方，因此，相對於用跳線的方式連接氮化鎵裝置20與矽積體電路裝置30，本實施例可以改善氮化鎵裝置20與矽積體電路裝置30之間的金屬走線斷線以及產生寄生電阻、寄生電感的問題。

請參考圖6A與圖6B，形成封裝材料400於碳化矽基底100上方，以包覆藍寶石基底2001以及矽基底3001。在本實施例中，封裝材料400橫向的包覆氮化鎵裝置20與矽積體電路裝置30。在本實施例中，封裝材料400覆蓋藍寶石基底2001的頂面以及矽基底3001的頂面。

在本實施例中，封裝材料400填入氮化鎵裝置20與碳化矽電路板10之間以及矽積體電路裝置30與碳化矽電路板10之間，並橫向的包覆連接端子230以及連接端子330，但本發明不以此為限。在其他實施例中，先形成其他底部填充材(Underfill)以包覆連接端子230以及連接端子330之後，才形成封裝材料400於碳化矽電路板10上方。

請參考圖7A與圖7B，同時研磨封裝材料400、氮化鎵裝置20之藍寶石基底2001以及矽積體電路裝置30之矽基底3001，以減薄氮化鎵裝置20之厚度以及矽積體電路裝置30之厚度，並改善氮化鎵裝置20以及矽積體電路裝置30的散熱問題。在本實施例中，藍寶石基底2001的頂表面2001t與矽基底3001的頂表面3001t共平面。

圖8A至圖9A是依照本發明的一實施例的一種半導體裝置的製造方法的上視示意圖。圖8B至圖9B分別是沿著圖8A至圖9A的線a-a’的剖面示意圖。在此必須說明的是，圖8A至圖9A的實施例沿用圖5A至圖7A的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了 相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。

請參考圖8A與圖8B，在本實施例中，在將氮化鎵裝置20電性連接至碳化矽電路板10的第一內部連接端子(111、112)之前，研磨氮化鎵裝置20的藍寶石基底2001或用於製備氮化鎵裝置20之藍寶石晶圓。換句話說，直接將已經研磨並減薄的氮化鎵裝置20透過連接端子230連接至碳化矽電路板10的第一內部連接端子(111、112)。

在本實施例中，在將矽積體電路裝置30電性連接至碳化矽電路板10的第二內部連接端子(113、114)之前，研磨矽積體電路裝置30的矽基底3001或用於製備矽積體電路裝置30之矽晶圓。換句話說，直接將已經研磨並減薄的矽積體電路裝置30透過連接端子330連接至碳化矽電路板10的第二內部連接端子(113、114)。

在本實施例中，由於是先進行研磨製程，接著才將氮化鎵裝置20與矽積體電路裝置30電性連接至碳化矽電路板10，因此，可以改善研磨製程產生的應力對氮化鎵裝置20與碳化矽電路板10之間的接點或矽積體電路裝置30與碳化矽電路板10之間的接點所造成的負面影響。在本實施例中，藍寶石基底2001的頂表面2001t與矽基底3001的頂表面3001t可以共平面也可以不共平面。

請參考圖9A與圖9B，形成封裝材料400於碳化矽基底 100上方，以包覆藍寶石基底2001以及矽基底3001。在本實施例中，封裝材料400橫向的包覆氮化鎵裝置20與矽積體電路裝置30。在本實施例中，封裝材料400覆蓋藍寶石基底2001的頂面2001t以及矽基底3001的頂面3001t。

在本實施例中，封裝材料400填入氮化鎵裝置20與碳化矽電路板10之間以及矽積體電路裝置30與碳化矽電路板10之間，並橫向的包覆連接端子230以及連接端子330，但本發明不以此為限。在其他實施例中，先形成其他底部填充材以包覆連接端子230以及連接端子330之後，才形成封裝材料400於碳化矽電路板10上方。

圖10至圖11是依照本發明的一實施例的一種半導體裝置的製造方法的上視示意圖。

請參考圖10，在本實施例中，形成多個電路結構於碳化矽基底100a上方，其中碳化矽基底100a為碳化矽晶圓。在本實施例中，每個電路結構的具體結構與說明可以參考圖1A至圖2A的實施例，與此不再贅述。

接著將多個氮化鎵裝置20電性連接至電路結構的第一內部連接端子，並將多個矽積體電路裝置30電性連接至電路結構的第二內部連接端子。在本實施例中，例如藉由巨量轉移(Mass transfer)技術將氮化鎵裝置20與矽積體電路裝置30轉移至碳化矽基底100a上方。

接著請參考圖11，對碳化矽基底100a執行切割製程，以 形成多個碳化矽電路板10。每個碳化矽電路板10上設置有對應的一個氮化鎵裝置20與對應的一個矽積體電路裝置30。

在一些實施例中，在執行切割製程之前，先用封裝材料(圖10與圖11省略繪示)將氮化鎵裝置20與矽積體電路裝置30封裝於碳化矽基底100a上方，藉此避免切割製程對氮化鎵裝置20與矽積體電路裝置30造成損傷。此外，在一些實施例中，在執行切割製程之前，對氮化鎵裝置20與矽積體電路裝置30執行研磨製程，以減小氮化鎵裝置20的厚度與矽積體電路裝置30的厚度。

圖12是依照本發明的一實施例的一種半導體裝置的電路圖。圖12例如為前述任一實施例的半導體裝置的電路圖。

請參考圖12，半導體裝置包括矽積體電路裝置30以及氮化鎵裝置20。半導體裝置的外部連接端子(115a、115b)為輸入端，且連接至矽積體電路裝置30。半導體裝置的外部連接端子(116a、116b)為輸出端，且連接至氮化鎵裝置20。氮化鎵裝置20為高電子遷移率電晶體，且矽積體電路裝置30可以作為驅動裝置以控制氮化鎵裝置20的閘極的電位。

若在同一片晶圓上製作矽積體電路裝置30以及氮化鎵裝置20，會因為製程複雜而導致生產成本高以及生產良率差的問題。本實施例的矽積體電路裝置30以及氮化鎵裝置20是在不同的晶圓上分別製造，再藉由碳化矽電路板及其上方之電路而彼此電性連接，藉此降低生產成本以及並提高生產良率。

10:碳化矽電路板

20:氮化鎵裝置

30:矽積體電路裝置

100:碳化矽基底

2001:藍寶石基底

2001t,3001t:頂表面

2101:氮化鎵元件

2201:第一重佈線結構

230:連接端子

3001:矽基底

3101:經切割的場效電晶體元件層

311:場效電晶體元件

3201:第二重佈線結構

330:連接端子

400:封裝材料

Claims (9)

1. 一種半導體裝置，包括： 碳化矽電路板，包括： 碳化矽基底，所述碳化矽基底的缺陷密度大於9000 cm ^-2；以及 電路結構，位於所述碳化矽基底上方，且包括： 多個第一內部連接端子、多個第二內部連接端子以及多個外部連接端子，其中所述外部連接端子被配置成用於連接外部訊號；以及 保護層，位於所述第一內部連接端子、所述第二內部連接端子以及所述外部連接端子之上，其中所述保護層具有多個第一開口、多個第二開口以及多個第三開口，其中所述第一內部連接端子分別位於所述第一開口的底部，所述第二內部連接端子分別位於所述第二開口的底部，且所述外部連接端子分別位於所述第三開口的底部； 多個第一焊料，分別填入所述第一開口中； 多個第二焊料，分別填入所述第二開口中； 氮化鎵裝置，包括： 藍寶石基底； 氮化鎵元件，位於所述藍寶石基底上；以及 第一重佈線結構，位於所述氮化鎵元件上，且通過所述第一焊料而焊接至所述第一內部連接端子； 矽積體電路裝置，包括： 矽基底； 場效電晶體元件，位於所述矽基底上；以及 第二重佈線結構，位於所述場效電晶體元件上，且通過所述第二焊料而焊接至所述第二內部連接端子；以及 封裝材料，位於所述碳化矽基底上方，包覆所述藍寶石基底以及所述矽基底，且從所述氮化鎵裝置與所述矽積體電路裝置之間的間隙連續地延伸至所述氮化鎵裝置與所述電路結構之間的間隙以及所述矽積體電路裝置與所述電路結構之間的間隙，且所述第三開口橫向地位於所述封裝材料的邊緣以及所述碳化矽電路板的邊緣之間，其中所述保護層接觸所述封裝材料的底面，並從所述封裝材料下方延伸至所述碳化矽電路板的所述邊緣。
2. 如請求項1所述的半導體裝置，其中所述氮化鎵元件包括高電子移動率晶體電晶體，且所述高電子移動率晶體電晶體透過所述第一重佈線結構、所述電路結構以及所述第二重佈線結構而電性連接至所述場效電晶體元件。
3. 如請求項1所述的半導體裝置，其中所述氮化鎵元件位於所述藍寶石基底與所述碳化矽基底之間，且所述場效電晶體元件位於所述矽基底與所述碳化矽基底之間，其中所述藍寶石基底的頂表面與所述矽基底的頂表面共平面。
4. 如請求項1所述的半導體裝置，其中所述碳化矽基底的厚度為200微米至700微米。
5. 如請求項1所述的半導體裝置，其中所述外部連接端子的尺寸大於所述第一內部連接端子的尺寸以及所述第二內部連接端子的尺寸。
6. 一種半導體裝置的製造方法，包括： 形成電路結構於碳化矽基底上方，其中所述碳化矽基底的缺陷密度大於9000 cm ^-2，其中所述電路結構包括： 多個第一內部連接端子、多個第二內部連接端子以及多個外部連接端子，其中所述外部連接端子被配置成用於連接外部訊號；以及 保護層，位於所述第一內部連接端子、所述第二內部連接端子以及所述外部連接端子之上，其中所述保護層具有多個第一開口、多個第二開口以及多個第三開口，其中所述第一內部連接端子分別位於所述第一開口的底部，所述第二內部連接端子分別位於所述第二開口的底部，且所述外部連接端子分別位於所述第三開口的底部； 形成氮化鎵元件層於藍寶石晶圓上； 形成第一重佈線層於所述氮化鎵元件層上； 切割所述藍寶石晶圓以形成多個氮化鎵裝置，每個所述氮化鎵裝置包括藍寶石基底、第一重佈線結構以及氮化鎵元件； 通過多個第一焊料將所述氮化鎵裝置中的至少一者焊接至所述第一內部連接端子，其中所述第一焊料分別填入所述第一開口中； 形成場效電晶體元件層於矽晶圓上； 形成第二重佈線層於所述場效電晶體元件層上； 切割所述矽晶圓以形成多個矽積體電路裝置，每個所述矽積體電路裝置包括矽基底、第二重佈線結構以及場效電晶體元件； 通過多個第二焊料將所述矽積體電路裝置中的至少一者焊接至所述第二內部連接端子，其中所述第二焊料分別填入所述第二開口中； 形成一封裝材料於所述碳化矽基底上方，以包覆所述氮化鎵裝置中的所述至少一者的所述藍寶石基底以及所述矽積體電路裝置中的所述至少一者的所述矽基底，且所述封裝材料從所述氮化鎵裝置中的所述至少一者與所述矽積體電路裝置中的所述至少一者之間的間隙連續地延伸至所述氮化鎵裝置中的所述至少一者與所述電路結構之間的間隙以及所述矽積體電路裝置中的所述至少一者與所述電路結構之間的間隙；以及 對所述碳化矽基底執行切割製程，以形成多個碳化矽電路板，其中所述氮化鎵裝置中的所述至少一者與所述矽積體電路裝置中的所述至少一者位於所述碳化矽電路板中的其中一者上，且所述碳化矽電路板中的所述其中一者的所述第三開口橫向地位於所述碳化矽電路板中的所述其中一者上的所述封裝材料的邊緣以及所述碳化矽電路板中的所述其中一者的邊緣之間，其中所述保護層接觸所述封裝材料的底面，並從所述封裝材料下方延伸至所述碳化矽電路板中的所述其中一者的所述邊緣。
7. 如請求項6所述的半導體裝置的製造方法，更包括： 在將所述氮化鎵裝置中的所述至少一者焊接至所述第一內部連接端子之後以及在將所述矽積體電路裝置中的所述至少一者焊接至所述第二內部連接端子之後，同時研磨所述氮化鎵裝置中的所述至少一者的所述藍寶石基底以及所述矽積體電路裝置中的所述至少一者的所述矽基底。
8. 如請求項6所述的半導體裝置的製造方法，更包括： 在將所述氮化鎵裝置中的所述至少一者焊接至所述第一內部連接端子之前，研磨所述藍寶石基底或所述藍寶石晶圓；以及 在將所述矽積體電路裝置中的所述至少一者焊接至所述第二內部連接端子之前，研磨所述矽基底或所述矽晶圓。
9. 如請求項6所述的半導體裝置的製造方法，更包括： 在將所述氮化鎵裝置中的所述至少一者焊接至所述第一內部連接端子之後以及在將所述矽積體電路裝置中的所述至少一者焊接至所述第二內部連接端子之後，對所述碳化矽基底執行所述切割製程，其中所述碳化矽基底為碳化矽晶圓。

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