TWI878121B - 扇出型晶圓級封裝單元打線接合在電子元件上的模組 - Google Patents

Abstract

一種扇出型晶圓級封裝單元打線接合在電子元件上的模組，包括扇出型晶圓級封裝單元、電子元件、至少一第一銲線及至少二第二銲線，該扇出型晶圓級封裝單元包括載板、至少二裸晶、第一介電層、第二介電層、多條導接線路、外護層及多個銲墊；其中各該導接線路由填注於該第一介電層的多條第一凹槽與該第二介電層的多條第二凹槽內的金屬膏所構成，且有至少一該銲墊是位於各該裸晶的第二面的晶片區域的周圍以對外電性連結，藉以解決現有的具扇出型晶圓級封裝單元的模組中扇出型封裝技術在製作各導接線路時易產生較高製造成本且不利於環保的問題。

Description

扇出型晶圓級封裝單元打線接合在電子元件上的模組

本發明是一種模組，尤指一種扇出型晶圓級封裝單元打線接合在電子元件上的模組。

輕薄短小且能具有高效率及高信賴度的封裝技術是半導體產業的發展趨勢，其中扇出型晶圓級封裝（FOWLP，Fan-Out Wafer Level Packaging）已是一種現有的封裝技術。

在先進封裝的FOWLP中，重佈線層（RDL，redistribution layer）最為關鍵，因為RDL中的各導接線路能使裸晶（Die）上的多個晶墊產生XY平面電性延伸及互聯的作用供可在各該裸晶的周圍形成較分散的多個銲墊，藉此能有效提昇各導接線路的設計空間及信賴度，但如何使RDL中的各導接線路在產生XY平面電性延伸及互聯作用的狀態下同時也能保持或達成一定程度的輕薄短小功效，則RDL中各導接線路的製作最為關鍵。然而，現有的FOWLP封裝技術所應用的RDL技術中的各導接線路成型方式是採用化鍍成型技藝或電鍍成型技藝來製作，如此一來除了材料成本及製作成本相對較高之外，現有的技術中的製程亦不符合或不利於環保的要求。而且，當FOWLP為了提供更高性能或具有更多功能的產品時，一般會在FOWLP中採取設置至少二個以上的裸晶的方式並藉由RDL來整合形成多晶片型態的扇出型晶圓級封裝單元，此時FOWLP中的RDL的各導接線路的設計空間的需求就會相對增加，則RDL中各導接線路的製作技術也相對為關鍵。

此外，當FOWLP為了應用於生產模組的產品時，一般會在FOWLP中藉由RDL來整合形成扇出型晶圓級封裝單元，再將扇出型晶圓級封裝單元結合在電子元件上而形成模組，此時產品的材料成本及製作成本的需求就會相對增加，則RDL中各導接線路的製作技術也相對更為關鍵。

本發明之主要目的在於提供一種扇出型晶圓級封裝單元打線接合在電子元件上的模組，包括扇出型晶圓級封裝單元、電子元件、至少一第一銲線及至少二第二銲線，該扇出型晶圓級封裝單元包括載板、至少二裸晶、第一介電層、第二介電層、多條導接線路、外護層及多個銲墊；其中各該導接線路由填注於該第一介電層的多條第一凹槽與該第二介電層的多條第二凹槽內的金屬膏所構成，且有至少一該銲墊是位於各該裸晶的第二面的晶片區域的周圍以對外電性連結，有效地解決現有的模組中的扇出型封裝技術在製作各導接線路時易產生較高製造成本且不利於環保的問題。

為達成上述目的，本發明提供一種扇出型晶圓級封裝單元打線接合在電子元件上的模組，該模組包含一載板、至少二裸晶（Die）、一第一介電層、一第二介電層、多條導接線路、一外護層、多個銲墊、一電子元件、至少一第一銲線及至少二第二銲線；其中該載板具有一第一面及相對的一第二面；其中各該裸晶是自相同的晶圓（Wafer）或不相同的晶圓上所分割而成，各該裸晶是平行且間隔地併排在該載板的該第二面上，各該裸晶具有一第一面及相對的一第二面，各該裸晶的該第一面是固定設於該載板上，各該裸晶的該第二面上具有多個晶墊，且該第二面的垂直晶片區域界定為一晶片區域；其中該第一介電層是設於該載板的該第二面及各該裸晶的該第二面上，該第一介電層具有水平方向延伸地成型的多條第一凹槽；其中各該裸晶的各該晶墊是由各該第一凹槽對外露出；其中該第二介電層是設於該第一介電層上，該第二介電層具有水平方向延伸地成型的多條第二凹槽，各該第二凹槽是與各該第一凹槽連通；其中各該導接線路是由填注設於各該第一凹槽與各該第二凹槽內的一金屬膏所構成，各該導接線路是與各該裸晶的各該晶墊電性連結；其中該外護層是設於該第二介電層上，該外護層具有多個開口且其中至少二該開口是位於各該裸晶的該第二面上的該晶片區域的周圍，其中各該導接線路是由各該開口對外露出；其中各該銲墊是在該外護層的各該開口內成型的具有一定厚度的金屬結構體，且是與各該導接線路電性連結，其中各該裸晶能依序經由各該晶墊、各該導接線路及位於各該裸晶的該第二面上的該晶片區域的周圍的各該銲墊以對外電性連結，藉此形成一扇出型晶圓級封裝單元；其中該電子元件具有一第一面是供該載板的該第一面設置於其上；其中各該第一銲線是經一打線接合（Wire Bonding）作業以分別在各該裸晶中的各該銲墊上形成一第一銲點及一第二銲點，使得該扇出型晶圓級封裝單元的各該裸晶形成電性連結；其中各該第二銲線是經該打線接合作業以分別在該晶片區域的周圍的各該銲墊上形成一第三銲點、及該電子元件的該第一面上形成一第四銲點，使得該扇出型晶圓級封裝單元的各該裸晶與該印刷電路板形成電性連結；其中各該第一銲線及各該第二銲線是同時通過該打線接合作業而一同形成；其中該模組的製造方法是包含下列步驟：步驟S1：提供一載板；其中該載板有一第一面及相對的一第二面；步驟S2：將自相同的晶圓（Wafer）或不相同的晶圓上所分割下來的多個裸晶（Die）平行且間隔地併排設置於該載板的該第二面上，其中各該裸晶具有一第一面及相對的一第二面，各該裸晶的該第一面是設於該載板上，各該裸晶的該第二面上具有多個晶墊，且各該裸晶的該第二面的垂直晶片區域界定為一晶片區域；步驟S3：在該載板及各該裸晶的該第二面上鋪設一第一介電層；步驟S4：在該第一介電層上水平方向延伸成型多條第一凹槽，並使各該裸晶的各該晶墊能由各該第一凹槽對外露出；步驟S5：在該第一介電層上鋪設一第二介電層；步驟S6：在該第二介電層上水平方向延伸成型多條第二凹槽，並使各該第二凹槽能與各該第一凹槽連通；步驟S7：將一金屬膏填注於各該第一凹槽及各該第二凹槽中，且使該金屬膏的厚度高於該第二介電層的表面；步驟S8：將高於該第二介電層的表面的該金屬膏進行研磨，以使該金屬膏的表面與該第二介電層的表面齊平而構成多條導接線路；步驟S9：在該第二介電層上鋪設一外護層；步驟S10：在該外護層成型多個開口並使其中至少一該開口成型於各該裸晶的該第二面上的該晶片區域的周圍，使得各該導接線路能由各該開口對外露出；步驟S11：在該外護層的各該開口中成型一銲墊，其中各該銲墊是具有一定厚度的金屬結構體，其中各該銲墊是與各該導接線路電性連結；步驟S12：進行分割作業並以分割形成多個扇出型晶圓級封裝單元；其中各該扇出型晶圓級封裝單元具有至少二該裸晶；步驟S13：提供一電子元件且該電子元件具有一第一面，並將一個該扇出型晶圓級封裝單元的該載板的該第一面設置於該電子元件的該第一面上；步驟S14：進行一打線接合作業（Wire Bonding），以分別使至少一第一銲線分別在該扇出型晶圓級封裝單元的各該裸晶中的各該銲墊上形成一第一銲點及一第二銲點、及至少二第二銲線分別在該扇出型晶圓級封裝單元的該晶片區域的周圍的各該銲墊上形成一第三銲點、及該電子元件上形成一第四銲點；其中該電子元件上的該扇出型晶圓級封裝單元內的各該裸晶是通過各該第一銲線而形成電性連結，其中該電子元件上的該扇出型晶圓級封裝單元內的各該裸晶與該電子元件是通過各該第二銲線而形成電性連結，藉此形成一模組。

在本發明一較佳實施例中，該電子元件是印刷電路板（PCB，Printed circuit board）。

在本發明一較佳實施例中，各該銲墊的表面是與該外護層的表面齊平。

在本發明一較佳實施例中，各該裸晶是自相同的晶圓或不相同的晶圓所分割形成。

在本發明一較佳實施例中，在該載板上的各該裸晶彼此之間的各該第二面的水平高度是相同的。

在本發明一較佳實施例中，該載板是包含矽（Si）載板、玻璃載板、或陶瓷載板。

在本發明一較佳實施例中，該金屬膏是包含銀膏、奈米銀膏、銅膏或奈米銅膏。

在本發明一較佳實施例中，各該裸晶的該第一面進一步是利用一晶片黏結薄膜（DAF，Die Attach Film）而設置於該載板上。

配合圖示，將本發明的結構及其技術特徵詳述如後，其中各圖示只用以說明本發明的結構關係及相關功能，因此各圖示中各元件的尺寸並非依實際比例畫製且非用以限制本發明。

參考圖1，本發明提供一種扇出型晶圓級封裝單元打線接合在電子元件上的模組1，該模組1包含一扇出型晶圓級封裝單元1a、一電子元件80、至少一第一銲線90及至少二第二銲線100。

參考圖8，該扇出型晶圓級封裝單元1a包括一載板10、至少二裸晶（Die）20、一第一介電層30、一第二介電層40、多條導接線路50、一外護層60及多個銲墊70。

該載板10具有一第一面11及相對的一第二面12如圖2所示，該載板10是包含矽（Si）載板、玻璃載板、或陶瓷載板但不限制，以利於多元化的產品開發應用。

各該裸晶20是自相同的晶圓（Wafer）或不相同的晶圓上所分割而成，各該裸晶20是平行且間隔地併排在該載板10的該第二面12上如圖2所示，各該裸晶20具有一第一面21及相對的一第二面22，各該裸晶20的該第一面21是固定設於該載板10上，各該裸晶的該第二面22上具有多個晶墊23，且該第二面22的垂直晶片區域界定為一晶片區域10a如圖2所示。在圖2中各該裸晶20所具有的各該晶墊23是以2個晶墊23為例說明但非用以限制本發明。

此外，為了用以說明本發明的結構關係及相關功能，在本發明的圖1至圖8所示的實施例中，該載板10上所具有的各該裸晶20進一步是包含一第一裸晶20a及一第二裸晶20b但不限制，即各該裸晶20是以2個為例說明但非用以限制本發明。

該第一介電層30是設於該載板10的該第二面12及各該裸晶20（該第一裸晶20a及該第二裸晶20b）的該第二面22上，該第一介電層30具有水平方向延伸地成型的多條第一凹槽31如圖3所示；其中各該裸晶20（該第一裸晶20a及該第二裸晶20b）的各該晶墊23是由各該第一凹槽31對外露出如圖3所示。

該第二介電層40是設於該第一介電層40上，該第二介電層40具有水平方向延伸地成型的多條第二凹槽41，各該第二凹槽41是與各該第一凹槽31連通如圖4所示。

各該導接線路50是由填注設於各該第一凹槽31與各該第二凹槽41內的一金屬膏50a所構成，各該導接線路50是與各該裸晶20（該第一裸晶20a及該第二裸晶20b）的各該晶墊23電性連結如圖6所示；其中該金屬膏50a是包含銀膏、奈米銀膏、銅膏或奈米銅膏但不限制。所述的奈米銀膏材料具有低成本、高傳導率及能夠低溫燒結等特性，但由於奈米銀膏材料為現有常見的材料，在此不再贅述。

該外護層60是設於該第二介電層40上，該外護層60具有多個開口61且其中至少二該開口61是位於各該裸晶20（該第一裸晶20a及該第二裸晶20b）的該第二面22上的該晶片區域10a的周圍如圖7所示；其中各該導接線路50是由各該開口61對外露出如圖7所示。在圖7中該外護層60所具有的各該開口61是以4個該開口61為例說明但非用以限制本發明。

各該銲墊70是在該外護層60的各該開口61內成型的具有一定厚度的金屬結構體，且是與各該導接線路50電性連結如圖8所示；其中各該裸晶20（該第一裸晶20a及該第二裸晶20b）能依序經由各該晶墊23、各該導接線路50及位於各該裸晶20（該第一裸晶20a及該第二裸晶20b）的該第二面22上的該晶片區域10a的周圍的各該銲墊70以對外電性連結，藉此形成該扇出型晶圓級封裝單元1a如圖8所示。

該電子元件80具有一第一面81是供該扇出型晶圓級封裝單元1a的該載板10的該第一面11設置於其上如圖1所示；其中該電子元件80是印刷電路板（PCB，Printed circuit board）但不限制。

各該第一銲線90是經一打線接合（Wire Bonding）作業以分別在各該裸晶20（該第一裸晶20a及該第二裸晶20b）中的各該銲墊70上形成一第一銲點91及一第二銲點92，使得該扇出型晶圓級封裝單元1a的各該裸晶20（該第一裸晶20a及該第二裸晶20b）形成電性連結如圖1所示。

此外，為了用以說明本發明的結構關係及相關功能，在本發明的圖1所示的實施例中，該第一裸晶20a上的銲點為該第一銲點91但不限制，該第二裸晶20b上的銲點為該第二銲點92但不限制，即各該第一銲線90是以1條為例說明但非用以限制本發明，而且，各該第一銲線90進一步是打線接合在各該裸晶20（該第一裸晶20a及該第二裸晶20b）中的二相鄰的各該銲墊70上但不限制，以在各裸晶之間最短的距離內完成銲墊之間的電性連結，除了能節省製造端成本，更能避免封裝中產生跨線狀態。所述的跨線狀態，是指任一跨設在任一銲墊與其所對應的銲墊之間的銲線會跨設於其他銲墊上的上方空間之中，使得各銲墊與各銲線之間的信號彼此產生干擾，此為現有的封裝中常見的缺點，故在此不再贅述。

各該第二銲線100是經該打線接合作業以分別在該晶片區域10a的周圍的各該銲墊70上形成一第三銲點101、及該電子元件80的該第一面81上形成一第四銲點102，使得該扇出型晶圓級封裝單元1a的各該裸晶20（該第一裸晶20a及該第二裸晶20b）與該印刷電路板70形成電性連結如圖1所示。

此外，為了用以說明本發明的結構關係及相關功能，在本發明的圖1所示的實施例中，該第一裸晶20a的該晶片區域10a的周圍的各該銲墊70上的銲點為該第三銲點101但不限制、及該第二裸晶20b的該晶片區域10a的周圍的各該銲墊70上的銲點為該第三銲點101但不限制，而鄰近該第一裸晶20a的該晶片區域10a的周圍的該電子元件80的該第一面81上的銲點為該第四銲點102但不限制、及鄰近該第二裸晶20b的該晶片區域10a的周圍的該電子元件80的該第一面81上的銲點為該第四銲點102但不限制，即各該第二銲線100是以2條為例說明但非用以限制本發明。

參考圖1，各該第一銲線90及各該第二銲線100是同時通過該打線接合作業而一同形成，以利於簡化製程。

該模組1的製造方法是包含下列步驟：

步驟S1：提供一載板10如圖2所示；其中該載板10有一第一面11及相對的一第二面12如圖2所示。

步驟S2：將自相同的晶圓（Wafer）或不相同的晶圓上所分割下來的多個裸晶（Die）20平行且間隔地併排設置於該載板10的該第二面12上如圖2所示；其中各該裸晶20具有一第一面21及相對的一第二面22，各該裸晶20的該第一面21是設於該載板10上，各該裸晶20的該第二面22上具有多個晶墊23，且各該裸晶20的該第二面22的垂直晶片區域界定為一晶片區域10a如圖2所示。

步驟S3：在該載板10及各該裸晶20的該第二面22上鋪設一第一介電層30如圖3所示。

步驟S4：在該第一介電層30上水平方向延伸成型多條第一凹槽31，並使各該裸晶20的各該晶墊23能由各該第一凹槽31對外露出如圖3所示。

步驟S5：在該第一介電層30上鋪設一第二介電層40如圖4所示。

步驟S6：在該第二介電層40上水平方向延伸成型多條第二凹槽41，並使各該第二凹槽41能與各該第一凹槽31連通如圖4所示。

步驟S7：將一金屬膏50a填注於各該第一凹槽31及各該第二凹槽41中，且使該金屬膏50a的厚度高於該第二介電層40的表面如圖5所示。

步驟S8：將高於該第二介電層40的表面的該金屬膏50a進行研磨，以使該金屬膏50a的表面與該第二介電層40的表面齊平而構成多條導接線路50如圖6所示。

步驟S9：在該第二介電層40上鋪設一外護層60如圖7所示。

步驟S10：在該外護層60成型多個開口61並使其中至少一該開口61成型於各該裸晶20的該第二面22上的該晶片區域10a的周圍，使得各該導接線路50能由各該開口61對外露出如圖7所示。

步驟S11：在該外護層60的各該開口61中成型一銲墊70如圖8所示；其中各該銲墊70是具有一定厚度的金屬結構體如圖8所示；其中各該銲墊70是與各該導接線路50電性連結如圖8所示。

步驟S12：進行分割作業並以分割形成多個該扇出型晶圓級封裝單元1a如圖8所示；其中各該扇出型晶圓級封裝單元1a具有至少二該裸晶20如圖8所示。

步驟S13：提供一電子元件80且該電子元件80具有一第一面81，並將一個該扇出型晶圓級封裝單元1a的該載板10的該第一面11設置於該電子元件80的該第一面上如圖1所示。

步驟S14：進行一打線接合作業（Wire Bonding），以分別使至少一第一銲線90分別在該扇出型晶圓級封裝單元1a的各該裸晶20中的各該銲墊70上形成一第一銲點91及一第二銲點92、及至少二第二銲線100分別在該扇出型晶圓級封裝單元1a的該晶片區域10a的周圍的各該銲墊70上形成一第三銲點101、及該電子元件80上形成一第四銲點102如圖1所示；其中該電子元件80上的該扇出型晶圓級封裝單元1a內的各該裸晶20是通過各該第一銲線90而形成電性連結如圖1所示；其中該電子元件80上的該扇出型晶圓級封裝單元1a內的各該裸晶20與該電子元件80是通過各該第二銲線100而形成電性連結，藉此形成一模組1如圖1所示。

上述該模組1的製造方法中的步驟S3至步驟S10的製程，可視為是製作該扇出型晶圓級封裝單元1a的重佈線層（RDL，Redistribution Layer）的關鍵步驟，其中步驟S4是在該第一介電層30上水平方向延伸地成型多條第一凹槽31，步驟S6是在該第二介電層40上水平方向延伸地成型多條第二凹槽41，步驟S7是將一金屬膏50a填注於各該第一凹槽31及各該第二凹槽41中，步驟S8是將高於該第二介電層40的表面的該金屬膏50a進行研磨以使該金屬膏50a的表面與該第二介電層40的表面齊平而構成多條導接線路50，由於步驟S4至步驟S8均是容易精密實施的製程，因此製程較為簡化，足以使重佈線層中的各導接線路50在產生XY平面電性延伸及互聯作用的狀態下，同時也使製作完成的該扇出型晶圓級封裝單元1a仍能保持或達成一定程度的輕薄短小的具體功效，以及在該扇出型晶圓級封裝單元1a中具有至少二該裸晶20的情況之下，仍然保持或達成一定程度的輕薄短小的功效。

參考圖1，各該銲墊70的表面是與該外護層60的表面齊平但不限制，以利於該打線接合作業能容易於各該銲墊70的表面上作業而提升產品的信賴度，此外，各該銲墊70更承受來自打線接合作業或形成銲點時所產生的正壓力，使內部線路不會因正壓力而受到破壞，而使內部線路（如各該導接線路50）能容許通過或安排在各該銲墊70的下方。

參考圖2，當各該裸晶20是自相同的晶圓所分割形成時，各該裸晶20皆是規格、效能或欲實現作用皆相同的裸晶但不限制。

參考圖2，當各該裸晶20是自不相同的晶圓所分割形成時，有利於增加產品的多元化應用，各該裸晶20可以是規格、效能或欲實現作用皆不相同的裸晶但不限制，如圖2中的該第一裸晶20a規格便小於該第二裸晶20b。

參考圖2，在該載板10上的各該裸晶20彼此之間的各該第二面22的水平高度是相同的但不限制，以使得之後藉由RDL技術所成型的該第一介電層30的各該第一凹槽31、及該第二介電層40的各該第二凹槽41能夠平整地延伸成型，即有助於後續堆疊在各該裸晶20上的結構保持更佳的結構平整性，以增加產品的信賴度。

參考圖2，各該裸晶20的該第一面21進一步是利用一晶片黏結薄膜（DAF，Die Attach Film）110而設置於該載板10上但不限制。

本發明的該模組1與現有的具扇出型晶圓級封裝單元的模組技術比較，具有以下的優點：

（1）透過本發明的該模組1中的製造方法中的步驟S3至步驟S10所製造出來的該扇出型晶圓級封裝單元1a，與現有的模組中的扇出型晶圓級封裝單元的相關製造技術相比，本發明的該扇出型晶圓級封裝單元1a是藉由RDL中各導接線路的製作使RDL中的各導接線路在產生XY平面電性延伸及互聯作用的狀態下，同時也能保持或達成一定程度的輕薄短小功效，均是簡化且容易精密實施的步驟，尤其有利於降低封裝單元的厚度，因此本發明的製程不但較為簡化而節省成本，且可有效提昇該模組1的使用效率及信賴度。

（2）本發明的該模組1中的該扇出型晶圓級封裝單元1a的各該導接線路50的成型方法，是先將該金屬膏50a填注於各該第一凹槽31及各該第二凹槽41中，且該金屬膏50a的厚度高於該第二介電層40的表面如圖5所示，接著再將高於該第二介電層40的表面的該金屬膏50a進行研磨，以使該金屬膏50a的表面與該第二介電層40的表面齊平而構成各該導接線路50如圖6所示，因此本發明能有效地解決現有的扇出型封裝技術在製作各導接線路時易產生較高製造成本及不利於環保的問題。由上可知，經本案的RDL所整合形成的該扇出型晶圓級封裝單元1a所結合在該電子元件80上而形成的該模組1，該模組1的產品的材料成本及製作成本的需求就會相對降低。

（3）本發明的該模組1中的該扇出型晶圓級封裝單元1a的各該裸晶20能依序經由各該晶墊23、各該導接線路50（經RDL技術所形成）及位於各該裸晶20的該第二面22上的該晶片區域1a的周圍的各該銲墊51以對外電性連結，即RDL中的各導接線路在產生XY平面電性延伸及互聯作用的狀態下，同時也能使多晶片型態的扇出型晶圓級封裝單元保持或達成一定程度的輕薄短小的整合功效，藉以提供更高性能（如各該裸晶20皆是規格、效能或欲實現作用皆相同的裸晶）或更多功能（如各該裸晶20皆是規格、效能或欲實現作用皆不相同的裸晶）的模組產品，增加模組產品的市場競爭力。

以上僅為本發明的優選實施例，對本發明而言僅是說明性的，而非限制性的；本領域普通技術人員理解，在本發明權利要求所限定的精神和範圍內可對其進行許多改變，修改，甚至等效變更，但都將落入本發明的保護範圍內。

1:模組 1a:扇出型晶圓級封裝單元 10:載板 10a:晶片區域 11:第一面 12:第二面 20:裸晶 20a:第一晶片 20b:第二晶片 21:第一面 22:第二面 23:晶墊 30:第一介電層 31:第一凹槽 40:第二介電層 41:第二凹槽 50:導接線路 50a:金屬膏 60:外護層 61:開口 70:銲墊 80:電子元件 81:第一面 90:第一銲線 91:第一銲點 92:第二銲點 100:第二銲線 101:第三銲點 102:第四銲點 110:晶片黏結薄膜

圖1是本發明的模組的側視剖面示意圖。 圖2是本發明的裸晶設置於載板上的側視剖面示意圖。 圖3是本發明第一介電層設於載板及裸晶的第二面上的側視剖面示意圖。 圖4是本發明的第二介電層設於第一介電層上的側視剖面示意圖。 圖5是本發明的第一凹槽及第二凹槽中填注金屬膏的側視剖面示意圖。 圖6是圖5中高於第二介電層的表面的金屬膏進行研磨的側視剖面示意圖。 圖7是本發明的外護層成型多個開口的側視剖面示意圖。 圖8是本發明的扇出型晶圓級封裝單元的側視剖面示意圖。

無

1:模組

1a:扇出型晶圓級封裝單元

10:載板

10a:晶片區域

11:第一面

12:第二面

20:裸晶

20a:第一晶片

20b:第二晶片

23:晶墊

30:第一介電層

40:第二介電層

50:導接線路

60:外護層

61:開口

70:銲墊

80:電子元件

81:第一面

90:第一銲線

91:第一銲點

92:第二銲點

100:第二銲線

101:第三銲點

102:第四銲點

110:晶片黏結薄膜

Claims (7)

1. 一種扇出型晶圓級封裝單元打線接合在電子元件上的模組，其包含： 一載板，其具有一第一面及相對的一第二面； 至少二裸晶（Die），各該裸晶是自相同的晶圓（Wafer）或不相同的晶圓上所分割而成，各該裸晶是平行且間隔地併排在該載板的該第二面上，各該裸晶具有一第一面及相對的一第二面，各該裸晶的該第一面是固定設於該載板上，各該裸晶的該第二面上具有多個晶墊，且該第二面的晶片的垂直方向的範圍界定為一晶片區域； 一第一介電層，其是設於該載板的該第二面及各該裸晶的該第二面上，該第一介電層具有水平方向延伸地成型的多條第一凹槽；其中各該裸晶的各該晶墊是由各該第一凹槽對外露出； 一第二介電層，其是設於該第一介電層上，該第二介電層具有水平方向延伸地成型的多條第二凹槽，各該第二凹槽是與各該第一凹槽連通； 多條導接線路，各該導接線路是由一金屬膏所構成並設於各該第一凹槽與各該第二凹槽內，各該導接線路是與各該裸晶的各該晶墊電性連結； 一外護層，其是設於該第二介電層上，該外護層具有多個開口且其中至少二該開口是位於各該裸晶的該第二面上的該晶片區域的周圍；其中各該導接線路是由各該開口對外露出； 多個銲墊，各該銲墊是在該外護層的各該開口內成型的具有一定厚度的金屬結構體，且是與各該導接線路電性連結；其中各該裸晶能依序經由各該晶墊、各該導接線路及位於各該裸晶的該第二面上的該晶片區域的周圍的各該銲墊以對外電性連結，藉此形成一扇出型晶圓級封裝單元； 一電子元件，其具有一第一面是供該載板的該第一面設置於其上； 至少一第一銲線，各該第一銲線具有一第一銲點及一第二銲點，且各該第一銲點及各該第二銲點是分別地設在各該裸晶中的各該銲墊上，使得該扇出型晶圓級封裝單元的各該裸晶形成電性連結；及 至少二第二銲線，各該第二銲線具有一第三銲點及一第四銲點，且各該第三銲點及各該第四銲點是分別地設在該晶片區域的周圍的各該銲墊上及該電子元件的該第一面上，使得該扇出型晶圓級封裝單元的各該裸晶與該印刷電路板形成電性連結； 其中各該第一銲線及各該第二銲線是同時通過該打線接合作業而一同形成； 其中該模組的製造方法是包含下列步驟： 步驟S1：提供一載板；其中該載板有一第一面及相對的一第二面； 步驟S2：將自相同的晶圓（Wafer）或不相同的晶圓上所分割下來的多個裸晶（Die）平行且間隔地併排設置於該載板的該第二面上；其中各該裸晶具有一第一面及相對的一第二面，各該裸晶的該第一面是設於該載板上，各該裸晶的該第二面上具有多個晶墊，且各該裸晶的該第二面的晶片的垂直方向的範圍界定為一晶片區域； 步驟S3：在該載板及各該裸晶的該第二面上鋪設一第一介電層； 步驟S4：在該第一介電層上水平方向延伸成型多條第一凹槽，並使各該裸晶的各該晶墊能由各該第一凹槽對外露出； 步驟S5：在該第一介電層上鋪設一第二介電層； 步驟S6：在該第二介電層上水平方向延伸成型多條第二凹槽，並使各該第二凹槽能與各該第一凹槽連通； 步驟S7：將一金屬膏填注於各該第一凹槽及各該第二凹槽中，且使該金屬膏的厚度高於該第二介電層的表面； 步驟S8：將高於該第二介電層的表面的該金屬膏進行研磨，以使該金屬膏的表面與該第二介電層的表面齊平而構成多條導接線路； 步驟S9：在該第二介電層上鋪設一外護層； 步驟S10：在該外護層成型多個開口並使其中至少一該開口成型於各該裸晶的該第二面上的該晶片區域的周圍，使得各該導接線路能由各該開口對外露出； 步驟S11：在該外護層的各該開口中成型一銲墊；其中各該銲墊是具有一定厚度的金屬結構體；其中各該銲墊是與各該導接線路電性連結； 步驟S12：進行分割作業並以分割形成多個扇出型晶圓級封裝單元；其中各該扇出型晶圓級封裝單元具有至少二該裸晶； 步驟S13：提供一電子元件且該電子元件具有一第一面，並將一個該扇出型晶圓級封裝單元的該載板的該第一面設置於該電子元件的該第一面上；及 步驟S14：進行一打線接合作業（Wire Bonding），以分別使至少一第一銲線分別在該扇出型晶圓級封裝單元的各該裸晶中的各該銲墊上形成一第一銲點及一第二銲點、及至少二第二銲線分別在該扇出型晶圓級封裝單元的該晶片區域的周圍的各該銲墊上形成一第三銲點、及該電子元件上形成一第四銲點；其中該電子元件上的該扇出型晶圓級封裝單元內的各該裸晶是通過各該第一銲線而形成電性連結；其中該電子元件上的該扇出型晶圓級封裝單元內的各該裸晶與該電子元件是通過各該第二銲線而形成電性連結，藉此形成一模組。
2. 如請求項1所述之模組，其中該電子元件是印刷電路板（PCB，Printed circuit board）。
3. 如請求項1所述之模組，其中各該銲墊的表面是與該外護層的表面齊平。
4. 如請求項1所述之模組，其中在該載板上的各該裸晶彼此之間的各該第二面的水平高度是相同的。
5. 如請求項1所述之模組，其中該載板是包含矽（Si）載板、玻璃載板、或陶瓷載板。
6. 如請求項1所述之模組，其中該金屬膏是包含銀膏、奈米銀膏、銅膏或奈米銅膏。
7. 如請求項1所述之模組，其中各該裸晶的該第一面進一步是利用一晶片黏結薄膜（DAF，Die Attach Film）而設置於該載板上。