TWI909481B - 扇出型晶圓級封裝單元打線接合在電子元件上的模組 - Google Patents

Abstract

一種扇出型晶圓級封裝單元打線接合在電子元件上的模組包括載板、第一裸晶、第一介電層、多條第一導接線路、第二介電層、多條第二導接線路、第二裸晶、電子元件、至少一第一銲線、至少二第二銲線及至少一第三銲線；其中各該第二導接線路是由填注設於該第二介電層的各第二凹槽內的金屬膏經研磨所構成，且各該第二導接線路是在各該第二凹槽內形成銲墊；其中該第一裸晶能經由該第一裸晶的第二面上的晶片區域的周圍的各該銲墊以對外電性連結，有效地解決現有的模組中的扇出型封裝技術在製作各導接線路時易產生較高製造成本且不利於環保的問題。

Description

扇出型晶圓級封裝單元打線接合在電子元件上的模組

本發明是一種模組，尤指一種扇出型晶圓級封裝單元打線接合在電子元件上的模組。

輕薄短小且能具有高效率及高信賴度的封裝技術是半導體產業的發展趨勢，其中扇出型晶圓級封裝（FOWLP，Fan-Out Wafer Level Packaging）已是一種現有的封裝技術。

在先進封裝的FOWLP中，重佈線層（RDL，redistribution layer）最為關鍵，因為RDL中的各導接線路能使裸晶上的多個晶墊產生XY平面電性延伸及互聯的作用供可在該裸晶的周圍形成較分散的多個銲墊，藉此能有效提昇各導接線路的設計空間及信賴度，但如何使RDL中的各導接線路在產生XY平面電性延伸及互聯作用的狀態下同時也能保持或達成一定程度的輕薄短小功效，則RDL中各導接線路的製作最為關鍵。

然而，現有的FOWLP封裝技術所應用的RDL技術中的各導接線路成型方式是採用化鍍成型技藝或電鍍成型技藝來製作，如此一來除了材料成本及製作成本相對較高之外，現有的技術中的製程亦不符合或不利於環保的要求。

此外，當FOWLP封裝單元需要增加效能或運算能力時，勢必需要額外增加裸晶的數量，如何進行封裝單元內部的裸晶及外部裸晶之間的對外或對內的電性連結，亦是需要解決的重要問題。

本發明之主要目的在於提供一種扇出型晶圓級封裝單元打線接合在電子元件上的模組包括載板、第一裸晶、第一介電層、多條第一導接線路、第二介電層、多條第二導接線路、第二裸晶、電子元件、至少一第一銲線、至少二第二銲線及至少一第三銲線；其中各該第二導接線路是由填注設於該第二介電層的各第二凹槽內的金屬膏經研磨所構成，且各該第二導接線路是在各該第二凹槽內形成銲墊；其中該第一裸晶能經由該第一裸晶的第二面上的晶片區域的周圍的各該銲墊以對外電性連結，有效地解決現有的模組中的扇出型封裝技術在製作各導接線路時易產生較高製造成本且不利於環保的問題。

為達成上述目的，本發明提供一種扇出型晶圓級封裝單元打線接合在電子元件上的模組，該模組包含一載板、一第一裸晶（Die）、一第一介電層、多條第一導接線路、一第二介電層、多條第二導接線路、一第二裸晶、一電子元件、至少一第一銲線、至少二第二銲線及至少一第三銲線；其中該載板具有一第一面及相對的一第二面；其中該第一裸晶是自一晶圓（Wafer）上所分割而成，該第一裸晶具有一第一面及相對的一第二面，該第一裸晶的該第一面是固定設於該載板的該第二面上，該第一裸晶的該第二面上具有多個晶墊，且該第二面的晶片的垂直方向的範圍界定為一晶片區域；其中該第一介電層是設於該載板的該第二面及該第一裸晶的該第二面上，該第一介電層具有水平方向延伸地成型的多條第一凹槽，其中該第一裸晶的各該晶墊是由各該第一凹槽對外露出；其中各該第一導接線路是由填注設於各該第一凹槽內的金屬膏所構成，各該第一導接線路是與該第一裸晶的各該晶墊電性連結；其中該第二介電層是設於該第一介電層上，該第二介電層具有水平方向延伸地成型的多條第二凹槽，各該第二凹槽是與各該第一凹槽連通；其中各該第二導接線路是由填注設於各該第二凹槽內的金屬膏所構成，各該第二導接線路是與該各該第一導接線路電性連結，其中至少一該第二凹槽是位於該第一裸晶的該第二面上的該晶片區域的周圍，其中各該第二導接線路是由各該第二凹槽供對外露出而在各該第二凹槽內形成一銲墊，其中該第一裸晶能依序經由該第一裸晶的各該晶墊、各該第一導接線路、各該第二導接線路及位於該第一裸晶的該第二面上的該晶片區域的周圍的各該銲墊以對外電性連結；其中該第二裸晶是自一晶圓上所分割而成，該第二裸晶具有一第一面及相對的一第二面，該第二裸晶的該第一面是固定設於該第二介電層上，藉此形成該扇出型晶圓級封裝單元，其中該第二裸晶的該第二面上具有多個晶墊；其中該電子元件具有一第一面是供該載板的該第一面設置於其上；其中各該第一銲線是經一打線接合（Wire Bonding）作業以分別在各該銲墊上形成一第一銲點及在該第二裸晶的各該晶墊上形成一第二銲點，使得該扇出型晶圓級封裝單元的該第一裸晶及該第二裸晶能形成電性連結；其中各該第二銲線是經打線接合作業以分別在該晶片區域的周圍的各該銲墊上形成一第三銲點及在該電子元件的該第一面上形成一第四銲點，使得該扇出型晶圓級封裝單元的該第一裸晶及該第二裸晶能與該電子元件形成電性連結；其中各該第三銲線是經打線接合作業以分別在該第二裸晶的各該晶墊上形成一第五銲點及在該電子元件的該第一面上形成一第六銲點，使得該扇出型晶圓級封裝單元的該第二裸晶能與該電子元件形成電性連結；其中該模組的製造方法是包含下列步驟：步驟S1：提供一載板，其中該載板有一第一面及相對的一第二面；步驟S2：將自至少一晶圓（Wafer）上所分割下來的多個第一裸晶（Die）間隔地設置於該載板上，其中各該第一裸晶具有一第一面及相對的一第二面，各該第一裸晶的該第一面是設於該載板上，各該第一裸晶的該第二面上具有多個晶墊，且該第二面的晶片的垂直方向的範圍界定為一晶片區域；步驟S3：先在該載板及各該第一裸晶的該第二面上鋪設一第一介電層，並在該第一介電層上水平方向地成型多條第一凹槽，使各該第一裸晶的各該晶墊能由各該第一凹槽對外露出，接著，將金屬膏填注於各該第一凹槽中且金屬膏的厚度高於該第一介電層的表面，並將高於該第一介電層的表面的金屬膏進行研磨，以使金屬膏的表面與該第一介電層的表面齊平而構成多條第一導接線路，之後，在該第一介電層上鋪設一第二介電層，並在該第二介電層上水平方向地成型多條第二凹槽，使各該第二凹槽能與各該第一凹槽連通，且其中至少一該第二凹槽成型於該第一裸晶的該第二面上的該晶片區域的周圍，最後，將金屬膏填注於各該第二凹槽中且金屬膏的厚度高於該第二介電層的表面，並將高於該第二介電層的表面的金屬膏進行研磨，以使金屬膏的表面與該第二介電層的表面齊平而構成多條第二導接線路，且各該第二導接線路能由各該第二凹槽對外露出而在各該第二凹槽內形成一銲墊；步驟S4：在該第二介電層上設置一第二裸晶，其中該第二裸晶具有一第一面及相對的一第二面，該第二裸晶的該第一面是固定設於該第二介電層上，該第二裸晶的該第二面上具有多個晶墊；步驟S5：進行分割作業並以分割形成多個扇出型晶圓級封裝單元，其中各該扇出型晶圓級封裝單元具有該第一裸晶及該第二裸晶；步驟S6：提供一電子元件且該電子元件具有一第一面，並將一個該扇出型晶圓級封裝單元的該載板的該第一面設置於該電子元件的該第一面上；及步驟S7：進行打線接合作業（Wire Bonding），以在該扇出型晶圓級封裝單元上或該電子元件上成型至少一第一銲線、至少二第二銲線及至少一第三銲線，其中各該第一銲線是分別在該扇出型晶圓級封裝單元的該第一裸晶的各該銲墊上形成一第一銲點及在該第二裸晶的各該晶墊上形成一第二銲點，其中各該第二銲線分別在該扇出型晶圓級封裝單元的該晶片區域的周圍的各該銲墊上形成一第三銲點及在該電子元件上形成一第四銲點，其中各該第三銲線分別在該第二裸晶的各該晶墊上及該電子元件的該第一面上形成一第五銲點及一第六銲點，其中該電子元件上的該扇出型晶圓級封裝單元內的該第一裸晶及該第二裸晶是通過各該第一銲線而形成電性連結，其中該電子元件上的該扇出型晶圓級封裝單元的該第一裸晶及該第二裸晶與該電子元件是能通過各該第二銲線而形成電性連結，其中該扇出型晶圓級封裝單元的該第二裸晶及該電子元件是能通過各該第三銲線而形成電性連結，藉此形成一模組。

在本發明一較佳實施例中，該電子元件是印刷電路板（PCB，Printed circuit board）。

在本發明一較佳實施例中，各該銲墊的表面是與該第二介電層的表面齊平。

在本發明一較佳實施例中，該第一裸晶及該第二裸晶是自相同的晶圓或不相同的晶圓所分割形成。

在本發明一較佳實施例中，該載板是包含矽（Si）載板、玻璃載板、或陶瓷載板。

在本發明一較佳實施例中，各該第一導接線路是由銀膏、奈米銀膏、銅膏或奈米銅膏所成構成。

在本發明一較佳實施例中，各該第二導接線路是由銀膏、奈米銀膏、銅膏或奈米銅膏所成構成。

在本發明一較佳實施例中，該第一裸晶的該第一面進一步是利用一晶片黏結薄膜（DAF，Die Attach Film）而設置於該載板上。

在本發明一較佳實施例中，該第二裸晶的該第一面進一步是利用一晶片黏結薄膜而設置於該載板上。

配合圖示，將本發明的結構及其技術特徵詳述如後，其中各圖示只用以說明本發明的結構關係及相關功能，因此各圖示中各元件的尺寸並非依實際比例畫製且非用以限制本發明。

參考圖1，本發明提供一種扇出型晶圓級封裝單元打線接合在電子元件上的模組1，該模組1包含一載板10、一第一裸晶（Die）20、一第一介電層30、多條第一導接線路40、一第二介電層50、多條第二導接線路60、一第二裸晶70、一電子元件80、至少一第一銲線90、至少二第二銲線100及至少一第三銲線110。

該載板10具有一第一面11及相對的一第二面12如圖2所示。

該第一裸晶20是自一晶圓（Wafer）上所分割而成，該第一裸晶20具有一第一面21及相對的一第二面22，該第一裸晶20的該第一面21是固定設於該載板10的該第二面12上，該第一裸晶20的該第二面22上具有多個晶墊23，且該第二面22的晶片的垂直方向的範圍界定為一晶片區域1a如圖2所示。在圖2中該第一裸晶20所具有的各該晶墊23是以2個晶墊23為例說明但非用以限制本發明。

該第一介電層30是設於該載板10的該第二面12及該第一裸晶20的該第二面22上，該第一介電層30具有水平方向延伸地成型的多條第一凹槽31如圖3所示；其中該第一裸晶20的各該晶墊23是由各該第一凹槽31對外露出如圖3所示。

各該第一導接線路40是由填注設於各該第一凹槽31內的金屬膏40a所構成，各該第一導接線路40是與該第一裸晶20的各該晶墊23電性連結如圖5所示。

該第二介電層50是設於該第一介電層30上，該第二介電層50具有水平方向延伸地成型的多條第二凹槽51，各該第二凹槽51是與各該第一凹槽31連通如圖6所示。

各該第二導接線路60是由填注設於各該第二凹槽51內的金屬膏60a所構成，各該第二導接線路60是與該各該第一導接線路40電性連結如圖8所示；其中至少一該第二凹槽51是位於該第一裸晶20的該第二面22上的該晶片區域1a的周圍如圖9所示；其中各該第二導接線路60是由各該第二凹槽51供對外露出而在各該第二凹槽51內形成一銲墊61如圖9所示；其中該第一裸晶20能依序經由該第一裸晶20的各該晶墊23、各該第一導接線路40、各該第二導接線路60及位於該第一裸晶20的該第二面22上的該晶片區域1a的周圍的各該銲墊61以對外電性連結如圖9所示。

該第二裸晶70是自一晶圓上所分割而成，該第二裸晶70具有一第一面71及相對的一第二面72，該第二裸晶70的該第一面71是固定設於該第二介電層50上，藉此形成該扇出型晶圓級封裝單元1b如圖9所示；其中該第二裸晶70的該第二面72上具有多個晶墊73如圖9所示。在圖9中該第二裸晶70所具有的各該晶墊73是以2個晶墊73為例說明但非用以限制本發明。

該電子元件80具有一第一面81是供該載板10的該第一面11設置於其上如圖1所示；其中該電子元件80是印刷電路板（PCB，Printed circuit board）但不限制。

各該第一銲線90是經一打線接合（Wire Bonding）作業以分別在各該銲墊61上形成一第一銲點91及在該第二裸晶70的各該晶墊73上形成一第二銲點92，使得該扇出型晶圓級封裝單元1b的該第一裸晶20及該第二裸晶70能形成電性連結如圖1所示。

各該第二銲線100是經打線接合作業以分別在該晶片區域1a的周圍的各該銲墊61上形成一第三銲點101及在該電子元件80的該第一面81上形成一第四銲點102，使得該扇出型晶圓級封裝單元1b的該第一裸晶20及該第二裸晶70能與該電子元件80形成電性連結如圖1所示。

各該第三銲線110是經打線接合作業以分別在該第二裸晶70的各該晶墊73上形成一第五銲點111及在該電子元件80的該第一面81上形成一第六銲點112，使得該扇出型晶圓級封裝單元1b的該第二裸晶70能與該電子元件80形成電性連結如圖1所示。

所述的打線接合作業為現有常見技藝，在此便不再贅述。

參考圖1，各該銲墊61更承受來自打線接合作業或形成銲點時所產生的正壓力，使內部線路不會因正壓力而受到破壞，而使內部線路（如各該第一導接線路40）能容許通過或安排在各該銲墊61的下方。

該模組1的製造方法是包含下列步驟：

步驟S1：提供一載板10如圖2所示；其中該載板10有一第一面11及相對的一第二面12如圖2所示。

步驟S2：將自至少一晶圓（Wafer）上所分割下來的多個第一裸晶（Die）20間隔地設置於該載板10上如圖2所示；其中各該第一裸晶20具有一第一面21及相對的一第二面22，各該第一裸晶20的該第一面21是設於該載板10上，各該第一裸晶20的該第二面22上具有多個晶墊23，且該第二面20的晶片的垂直方向的範圍界定為一晶片區域1a如圖2所示。

步驟S3：先在該載板10及各該第一裸晶20的該第二面22上鋪設一第一介電層30，並在該第一介電層30上水平方向地成型多條第一凹槽31，使各該第一裸晶20的各該晶墊23能由各該第一凹槽31對外露出如圖3所示，接著，將金屬膏40a填注於各該第一凹槽31中且金屬膏40a的厚度高於該第一介電層30的表面如圖4所示，並將高於該第一介電層30的表面的金屬膏40a進行研磨，以使金屬膏40a的表面與該第一介電層30的表面齊平而構成多條第一導接線路40如圖5所示，之後，在該第一介電層30上鋪設一第二介電層50，並在該第二介電層50上水平方向地成型多條第二凹槽51，使各該第二凹槽51能與各該第一凹槽31連通如圖6所示，且其中至少一該第二凹槽51成型於該第一裸晶20的該第二面22上的該晶片區域1a的周圍如圖9所示，最後，將金屬膏60a填注於各該第二凹槽51中且金屬膏60a的厚度高於該第二介電層50的表面如圖7所示，並將高於該第二介電層50的表面的金屬膏60a進行研磨，以使金屬膏60a的表面與該第二介電層50的表面齊平而構成多條第二導接線路60如圖8所示，且各該第二導接線路60能由各該第二凹槽51對外露出而在各該第二凹槽51內形成一銲墊61如圖9所示。

步驟S4：在該第二介電層50上設置一第二裸晶70如圖9所示：其中該第二裸晶70具有一第一面71及相對的一第二面72，該第二裸晶70的該第一面71是固定設於該第二介電層50上，該第二裸晶70的該第二面72上具有多個晶墊73如圖9所示。

步驟S5：進行分割作業並以分割形成多個扇出型晶圓級封裝單元1b如圖9所示；其中各該扇出型晶圓級封裝單元1b具有該第一裸晶20及該第二裸晶70如圖9所示，在圖9中所示的各該扇出型晶圓級封裝單元1b是以一個該扇出型晶圓級封裝單元1b為例說明但非用以限制本發明。

步驟S6：提供一電子元件80且該電子元件80具有一第一面81，並將一個該扇出型晶圓級封裝單元1b的該載板10的該第一面11設置於該電子元件80的該第一面81上如圖1所示。

步驟S7：進行打線接合作業（Wire Bonding），以在該扇出型晶圓級封裝單元1b上或該電子元件80上成型至少一第一銲線90、至少二第二銲線100及至少一第三銲線110如圖1所示；其中各該第一銲線90是分別在該扇出型晶圓級封裝單元1b的該第一裸晶20的各該銲墊61上形成一第一銲點91及在該第二裸晶70的各該晶墊72上形成一第二銲點92如圖1所示；其中各該第二銲線100分別在該扇出型晶圓級封裝單元1b的該晶片區域1a的周圍的各該銲墊61上形成一第三銲點101及在該電子元件80上形成一第四銲點102如圖1所示；其中各該第三銲線110分別在該第二裸晶70的各該晶墊73上及該電子元件80的該第一面81上形成一第五銲點111及一第六銲點112如圖1所示；其中該電子元件80上的該扇出型晶圓級封裝單元1b內的該第一裸晶20及該第二裸晶70是通過各該第一銲線90而形成電性連結如圖1所示；其中該電子元件80上的該扇出型晶圓級封裝單元1b的該第一裸晶20及該第二裸晶70與該電子元件80是能通過各該第二銲線100而形成電性連結如圖1所示；其中該扇出型晶圓級封裝單元1b的該第二裸晶70及該電子元件80是能通過各該第三銲線110而形成電性連結，藉此形成一模組1如圖1所示。

上述該扇出型晶圓級封裝單元1b的製造方法中的步驟S3的製程，可視為是製作該扇出型晶圓級封裝單元1b的重佈線層（RDL，Redistribution Layer）的關鍵步驟，先在該載板10及各該第一裸晶20的該第二面22上鋪設一第一介電層30，並在該第一介電層30上水平方向地成型多條第一凹槽31，使各該第一裸晶20的各該晶墊23能由各該第一凹槽31對外露出如圖3所示，接著，將金屬膏40a填注於各該第一凹槽31中且金屬膏40a的厚度高於該第一介電層30的表面如圖4所示，並將高於該第一介電層30的表面的金屬膏40a進行研磨，以使金屬膏40a的表面與該第一介電層30的表面齊平而構成多條第一導接線路40如圖5所示，之後，在該第一介電層30上鋪設一第二介電層50，並在該第二介電層50上水平方向地成型多條第二凹槽51，使各該第二凹槽51能與各該第一凹槽31連通如圖6所示，且其中至少一該第二凹槽51成型於該第一裸晶20的該第二面22上的該晶片區域1a的周圍如圖9所示，最後，將金屬膏60a填注於各該第二凹槽51中且金屬膏60a的厚度高於該第二介電層50的表面如圖7所示，並將高於該第二介電層50的表面的金屬膏60a進行研磨，以使金屬膏60a的表面與該第二介電層50的表面齊平而構成多條第二導接線路60如圖8所示，且各該第二導接線路60能由各該第二凹槽51對外露出而在各該第二凹槽51內形成一銲墊61如圖9所示。由於步驟S3是容易精密實施的製程，因此製程較為簡化，足以使重佈線層（RDL，Redistribution Layer）中的各該第一導接線路40及各該第二導接線路60在產生XY平面電性延伸及互聯作用的狀態下，同時也使製作完成的該扇出型晶圓級封裝單元1b仍能保持或達成一定程度的輕薄短小的具體功效。

參考圖9，各該銲墊61的表面是與該第二介電層50的表面齊平但不限制，使得結構保持更佳的結構平整性，容易進行打線接合作業，以增加產品的信賴度。

參考圖1，該第一裸晶20及該第二裸晶70是自相同的晶圓或不相同的晶圓所分割形成但不限制，以利於多元化的產品開發應用。

參考圖1，該載板10是包含矽（Si）載板、玻璃載板、或陶瓷載板但不限制，以利於多元化的產品開發應用。

參考圖1，構成各該第一導接線路40的金屬膏40a進一步是使用銀膏、奈米銀膏、銅膏或奈米銅膏但不限制，以利於多元化的產品開發應用。

參考圖1，構成各該第二導接線路60的金屬膏60a進一步是使用銀膏、奈米銀膏、銅膏或奈米銅膏但不限制，以利於多元化的產品開發應用。

所述的奈米銀膏材料具有低成本、高傳導率及能夠低溫燒結等特性，但由於奈米銀膏材料為現有常見的材料，在此不再贅述。

參考圖2，該第一裸晶20的該第一面21進一步是利用一晶片黏結薄膜（DAF，Die Attach Film）120而設置於該載板10上但不限制。

參考圖9，該第二裸晶70的該第一面71進一步是利用一晶片黏結薄膜120而設置於該載板10上但不限制。

本發明的該模組1與現有的具扇出型晶圓級封裝單元的模組技術比較，具有以下的優點：

（1）透過本發明的該模組1中的製造方法中的步驟S3所製造出來的該扇出型晶圓級封裝單元1b，與現有的模組中的扇出型晶圓級封裝單元的相關製造技術相比，本發明的該扇出型晶圓級封裝單元1b是藉由RDL中各導接線路的製作使RDL中的各導接線路在產生XY平面電性延伸及互聯作用的狀態下，同時也能保持或達成一定程度的輕薄短小功效，均是簡化且容易精密實施的步驟，尤其有利於降低封裝單元的厚度，因此本發明的製程不但較為簡化而節省成本，且可有效提昇該模組1的使用效率及信賴度。

（2）本發明的導接線路的成型方法，先在該載板10及各該第一裸晶20的該第二面22上鋪設該第一介電層30，並在該第一介電層30上水平方向地成型各該第一凹槽31，使各該第一裸晶20的各該晶墊23能由各該第一凹槽31對外露出如圖3所示，接著，將金屬膏40a填注於各該第一凹槽31中且金屬膏40a的厚度高於該第一介電層30的表面如圖4所示，並將高於該第一介電層30的表面的金屬膏40a進行研磨，以使金屬膏40a的表面與該第一介電層30的表面齊平而構成各該第一導接線路40如圖5所示，之後，在該第一介電層30上鋪設該第二介電層50，並在該第二介電層50上水平方向地成型各該第二凹槽51，使各該第二凹槽51能與各該第一凹槽31連通如圖6所示，且其中至少一該第二凹槽51成型於該第一裸晶20的該第二面22上的該晶片區域1a的周圍如圖9所示，最後，將金屬膏60a填注於各該第二凹槽51中且金屬膏60a的厚度高於該第二介電層50的表面如圖7所示，並將高於該第二介電層50的表面的金屬膏60a進行研磨，以使金屬膏60a的表面與該第二介電層50的表面齊平而構成各該第二導接線路60如圖8所示，且各該第二導接線路60能由各該第二凹槽51對外露出而在各該第二凹槽51內形成各該銲墊61如圖9所示，因此本發明能有效地解決現有的扇出型封裝技術在製作各導接線路時易產生較高製造成本及不利於環保的問題。

（3）本發明是透過打線接合作業技藝，以在該扇出型晶圓級封裝單元1b上或該電子元件80上成型各該第一銲線90、各該第二銲線100及各該第三銲線110如圖1所示；其中各該第一銲線90是分別在該扇出型晶圓級封裝單元1b的該第一裸晶20的各該銲墊61上形成該第一銲點91及在該第二裸晶70的各該晶墊72上形成該第二銲點92如圖1所示；其中各該第二銲線100分別在該扇出型晶圓級封裝單元1b的該晶片區域1a的周圍的各該銲墊61上形成該第三銲點101及在該電子元件80上形成該第四銲點102如圖1所示；其中各該第三銲線110分別在該第二裸晶70的各該晶墊73上及該電子元件80的該第一面81上形成該第五銲點111及該第六銲點112如圖1所示；其中該電子元件80上的該扇出型晶圓級封裝單元1b內的該第一裸晶20及該第二裸晶70是通過各該第一銲線90而形成電性連結如圖1所示；其中該電子元件80上的該扇出型晶圓級封裝單元1b的該第一裸晶20及該第二裸晶70與該電子元件80是能通過各該第二銲線100而形成電性連結如圖1所示；其中該扇出型晶圓級封裝單元1b的該第二裸晶70及該電子元件80是能通過各該第三銲線110而形成電性連結。如此，當FOWLP封裝單元需要增加效能或運算能力時，再透過打線接合作業技藝實現封裝單元內部的裸晶及外部裸晶之間的對外或對內的電性連結，而能額外增加裸晶的數量，藉以提供更高性能或更多功能的產品，增加產品的市場競爭力。

以上僅為本發明的優選實施例，對本發明而言僅是說明性的，而非限制性的；本領域普通技術人員理解，在本發明權利要求所限定的精神和範圍內可對其進行許多改變，修改，甚至等效變更，但都將落入本發明的保護範圍內。

1:模組1a:晶片區域1b:扇出型晶圓級封裝單元10:載板11:第一面12:第二面20:第一裸晶21:第一面22:第二面23:晶墊30:第一介電層31:第一凹槽40:第一導接線路40a:金屬膏50:第二介電層51:第二凹槽60:第二導接線路60a:金屬膏70:第二裸晶71:第一面72:第二面73:晶墊80:電子元件81:第一面90:第一銲線91:第一銲點92:第二銲點100:第二銲線101:第三銲點102:第四銲點110:第三銲線111:第五銲點112:第六銲點120:晶片黏結薄膜

圖1是本發明的模組的側視剖面的平面示意圖。圖2是本發明的第一裸晶設置於載板的側視剖面的平面示意圖。圖3是在圖2中的第一裸晶上鋪設第一介電層的側視剖面的平面示意圖。圖4是在圖3中的第一凹槽內填注金屬膏的側視剖面的平面示意圖。圖5是在圖4中的金屬膏研磨構成第一導接線路的側視剖面的平面示意圖。圖6是在圖5中的第一介電層上鋪設第二介電層的側視剖面的平面示意圖。圖7是在圖6中的第二凹槽內填注金屬膏的側視剖面的平面示意圖。圖8是在圖7中的金屬膏研磨構成第二導接線路的側視剖面的平面示意圖。圖9是在圖8中的第二介電層上設置第二裸晶的側視剖面的平面示意圖。

1:模組

1a:晶片區域

1b:扇出型晶圓級封裝單元

10:載板

11:第一面

12:第二面

20:第一裸晶

22:第二面

23:晶墊

30:第一介電層

40:第一導接線路

50:第二介電層

60:第二導接線路

60a:金屬膏

70:第二裸晶

72:第二面

73:晶墊

80:電子元件

81:第一面

90:第一銲線

91:第一銲點

92:第二銲點

100:第二銲線

101:第三銲點

102:第四銲點

110:第三銲線

111:第五銲點

112:第六銲點

Claims (8)

1. 一種扇出型晶圓級封裝單元打線接合在電子元件上的模組，其包含：一載板，其具有一第一面及相對的一第二面；一第一裸晶（Die），其是自一晶圓（Wafer）上所分割而成，該第一裸晶具有一第一面及相對的一第二面，該第一裸晶的該第一面是固定設於該載板的該第二面上，該第一裸晶的該第二面上具有多個晶墊，且該第二面的晶片的垂直方向的範圍界定為一晶片區域；一第一介電層，其是設於該載板的該第二面及該第一裸晶的該第二面上，該第一介電層具有水平方向延伸地成型的多條第一凹槽；其中該第一裸晶的各該晶墊是由各該第一凹槽對外露出；多條第一導接線路，各該第一導接線路是由填注設於各該第一凹槽內的金屬膏所構成，各該第一導接線路是與該第一裸晶的各該晶墊電性連結；一第二介電層，其是設於該第一介電層上，該第二介電層具有水平方向延伸地成型的多條第二凹槽，各該第二凹槽是與各該第一凹槽連通；多條第二導接線路，各該第二導接線路是由填注設於各該第二凹槽內的金屬膏所構成，各該第二導接線路是與該各該第一導接線路電性連結；其中至少一該第二凹槽是位於該第一裸晶的該第二面上的該晶片區域的周圍；其中各該第二導接線路是由各該第二凹槽供對外露出而在各該第二凹槽內形成一銲墊；其中該第一裸晶能依序經由該第一裸晶的各該晶墊、各該第一導接線路、各該第二導接線路及位於該第一裸晶的該第二面上的該晶片區域的周圍的各該銲墊以對外電性連結；一第二裸晶，其是自一晶圓上所分割而成，該第二裸晶具有一第一面及相對的一第二面，該第二裸晶的該第一面是固定設於該第二介電層上，藉此形成該扇出型晶圓級封裝單元；其中該第二裸晶的該第二面上具有多個晶墊；一電子元件，其具有一第一面是供該載板的該第一面設置於其上；至少一第一銲線，各該第一銲線是經一打線接合（Wire Bonding）作業以分別在各該銲墊上形成一第一銲點及在該第二裸晶的各該晶墊上形成一第二銲點，使得該扇出型晶圓級封裝單元的該第一裸晶及該第二裸晶能形成電性連結；至少二第二銲線，各該第二銲線是經打線接合作業以分別在該晶片區域的周圍的各該銲墊上形成一第三銲點及在該電子元件的該第一面上形成一第四銲點，使得該扇出型晶圓級封裝單元的該第一裸晶及該第二裸晶能與該電子元件形成電性連結；及至少一第三銲線，各該第三銲線是經打線接合作業以分別在該第二裸晶的各該晶墊上形成一第五銲點及在該電子元件的該第一面上形成一第六銲點，使得該扇出型晶圓級封裝單元的該第二裸晶能與該電子元件形成電性連結；其中該模組的製造方法是包含下列步驟：步驟S1：提供一載板；其中該載板有一第一面及相對的一第二面；步驟S2：將自至少一晶圓（Wafer）上所分割下來的多個第一裸晶（Die）間隔地設置於該載板上；其中各該第一裸晶具有一第一面及相對的一第二面，各該第一裸晶的該第一面是設於該載板上，各該第一裸晶的該第二面上具有多個晶墊，且該第二面的晶片的垂直方向的範圍界定為一晶片區域；步驟S3：先在該載板及各該第一裸晶的該第二面上鋪設一第一介電層，並在該第一介電層上水平方向地成型多條第一凹槽，使各該第一裸晶的各該晶墊能由各該第一凹槽對外露出，接著，將金屬膏填注於各該第一凹槽中且金屬膏的厚度高於該第一介電層的表面，並將高於該第一介電層的表面的金屬膏進行研磨，以使金屬膏的表面與該第一介電層的表面齊平而構成多條第一導接線路，之後，在該第一介電層上鋪設一第二介電層，並在該第二介電層上水平方向地成型多條第二凹槽，使各該第二凹槽能與各該第一凹槽連通，且其中至少一該第二凹槽成型於該第一裸晶的該第二面上的該晶片區域的周圍，最後，將金屬膏填注於各該第二凹槽中且金屬膏的厚度高於該第二介電層的表面，並將高於該第二介電層的表面的金屬膏進行研磨，以使金屬膏的表面與該第二介電層的表面齊平而構成多條第二導接線路，且各該第二導接線路能由各該第二凹槽對外露出而在各該第二凹槽內形成一銲墊；步驟S4：在該第二介電層上設置一第二裸晶：其中該第二裸晶具有一第一面及相對的一第二面，該第二裸晶的該第一面是固定設於該第二介電層上，該第二裸晶的該第二面上具有多個晶墊；步驟S5：進行分割作業並以分割形成多個扇出型晶圓級封裝單元；其中各該扇出型晶圓級封裝單元具有該第一裸晶及該第二裸晶；步驟S6：提供一電子元件且該電子元件具有一第一面，並將一個該扇出型晶圓級封裝單元的該載板的該第一面設置於該電子元件的該第一面上；及步驟S7：進行打線接合作業（Wire Bonding），以在該扇出型晶圓級封裝單元上或該電子元件上成型至少一第一銲線、至少二第二銲線及至少一第三銲線；其中各該第一銲線是分別在該扇出型晶圓級封裝單元的該第一裸晶的各該銲墊上形成一第一銲點及在該第二裸晶的各該晶墊上形成一第二銲點；其中各該第二銲線分別在該扇出型晶圓級封裝單元的該晶片區域的周圍的各該銲墊上形成一第三銲點及在該電子元件上形成一第四銲點；其中各該第三銲線分別在該第二裸晶的各該晶墊上及該電子元件的該第一面上形成一第五銲點及一第六銲點；其中該電子元件上的該扇出型晶圓級封裝單元內的該第一裸晶及該第二裸晶是通過各該第一銲線而形成電性連結；其中該電子元件上的該扇出型晶圓級封裝單元的該第一裸晶及該第二裸晶與該電子元件是能通過各該第二銲線而形成電性連結；其中該扇出型晶圓級封裝單元的該第二裸晶及該電子元件是能通過各該第三銲線而形成電性連結，藉此形成一模組。
2. 如請求項1所述之模組，其中該電子元件是印刷電路板（PCB，Printed circuit board）。
3. 如請求項1所述之模組，其中各該銲墊的表面是與該第二介電層的表面齊平。
4. 如請求項1所述之模組，其中該載板是包含矽（Si）載板、玻璃載板、或陶瓷載板。
5. 如請求項1所述之模組，其中各該第一導接線路是由銀膏、奈米銀膏、銅膏或奈米銅膏所成構成。
6. 如請求項1所述之模組，其中各該第二導接線路是由銀膏、奈米銀膏、銅膏或奈米銅膏所成構成。
7. 如請求項1所述之模組，其中該第一裸晶的該第一面進一步是利用一晶片黏結薄膜（DAF，Die Attach Film）而設置於該載板上。
8. 如請求項1所述之模組，其中該第二裸晶的該第一面進一步是利用一晶片黏結薄膜而設置於該載板上。