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TWI870099B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

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TWI870099B
TWI870099B TW112143701A TW112143701A TWI870099B TW I870099 B TWI870099 B TW I870099B TW 112143701 A TW112143701 A TW 112143701A TW 112143701 A TW112143701 A TW 112143701A TW I870099 B TWI870099 B TW I870099B
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spacer
semiconductor layer
spacer layer
semiconductor
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Inventor
羅唯仁
章勳明
張慕傑
李資良
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一種方法包含形成一層堆疊，其包含複數個半導體奈米結構，和複數個犧牲層。半導體奈米結構和犧牲層被交互設置。種方法還包含橫向凹陷犧牲層以形成橫向凹槽，沉積一間隔物層延伸至橫向凹槽，修整間隔物層以形成內間隔物，並實行一處理製程以降低內間隔物的介電常數值。

Description

半導體結構及其製造方法
本揭露是關於一種半導體結構及其製造方法。
在環繞式閘極(GAA)電晶體形成中，內間隔物從替換閘極堆疊被形成以分離源/汲極區域，因此在替換閘極堆疊的形成中，內間隔物會阻擋虛擬閘極的蝕刻。內間隔物也有降低源/汲極區域與替換閘極堆疊間漏電的功能。內間隔物是以介電材料形成。
根據本揭露的至少一種實施例，一種半導體結構之製造方法，包含：形成具有複數個層的一堆疊，包含：複數個半導體奈米結構；以及複數個犧牲層，其中該些半導體奈米結構和該些犧牲層被交錯設置；橫向地凹陷該些犧牲層以形成複數個橫向凹槽；沉積一間隔物層延伸至該些 橫向凹槽；修整該間隔物層以形成複數個內間隔物；以及實行一處理製程以減少該些內間隔物的介電常數值。
根據本揭露的至少一種實施例，一種半導體結構，包含：一第一半導體層；一第二半導體層，重疊在該第一半導體層上；一源/汲極區域，接觸每一個該第一半導體層和該第二半導體層的一端點；一閘極堆疊，其中一部分的該閘極堆疊介在該第一半導體層和該第二半導體層之間；以及一介電內間隔物，接觸該部分的該閘極堆疊的一側牆，其中該介電內間隔物包含：一第一部分，包含一第一介電材料，其中該第一部分接觸該第一半導體層和該第二半導體層；以及一第二部分，由該第一部分與該第一半導體層和該第二半導體層相互間隔，其中該第二部分包含與該第一介電材料不同的一第二介電材料。
根據本揭露的至少一種實施例，一種半導體結構，包含：一半導體層；一閘極堆疊，在該半導體層的下方；一內間隔物，相鄰於該閘極堆疊，其中該閘極堆疊和該內間隔物與該半導體層的一底表面接觸，且該內間隔物包含：一外側部分，包含一第一介電材料；以及一內側部分，包含與該第一介電材料不同的一第二介電材料；以及一源/汲極區域，與該外側部分和該內側部分接觸。
10:晶圓
20:基板
20’:基板條
22:堆疊
22’:堆疊
22A:半導體結構/奈米結構/層
22B:半導體結構/奈米結構/層
23:溝槽
24:半導體條
26:絕緣區域
26T:表面
28:鳍
30:閘極堆疊
32:虛擬閘極介電質
34:虛擬閘極電極
36:硬遮罩
38:閘極間隔物
39:區域
41:橫向凹槽
42:凹槽
44:內間隔物
48:源/汲極區域
50:接觸蝕刻停止層
52:層間介電質
58:凹槽
62:閘極介電質
68:閘極電極
70:閘極堆疊
74:閘極遮罩
76:層間介電質
78:矽化物層
80A:接觸插塞
80B:接觸插塞
82:電晶體
144:間隔物層
144A:層
144B:層
148:處理製程
148’:處理製程
150:箭號
152:線條
154:箭號
200:製程流程
202:製程
204:製程
206:製程
208:製程
210:製程
212:製程
213:製程
214:製程
216:製程
218:製程
220:製程
222:製程
224:製程
226:製程
228:製程
230:製程
232:製程
234:製程
236:製程
238:製程
A1-A1:參考截面
A2-A2:參考截面
B-B:參考截面
當藉由附圖閱讀時，自以下詳細描述，最佳地理解本揭露內容的態樣。注意，根據該行業中的標準實務，各種特徵未按比例繪製。事實上，為了論述的清晰起見，可任意地增大或減小各種特徵的尺寸。
第1圖、第2圖、第3圖、第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖和第14C圖是根據本揭露的一些實施例，在環繞式閘極電晶體形成過程中之中間階段的截面圖。
第15圖至第18圖是根據本揭露的一些實施例，複數層內間隔物的形成中之中間階段的截面圖。
第19圖至第21圖是根據本揭露的一些實施例，單一層內間隔物的形成中之中間階段的截面圖。
第22圖和第23圖是根據本揭露的一些實施例，一些元素的原子的比例分佈曲線圖。
第24圖是根據本揭露的一些實施例，用於形成環繞式閘極電晶體的製程流程圖。
以下揭露內容提供許多不同實施例或實例，用於實施提供的標的的不同特徵。以下描述組件及配置的具體實例以簡化本揭露內容。當然，此等僅為實例，且並不意欲為限制性。舉例而言，在接下來的描述中，第一特徵在第二特徵上方或上的形成可包括第一與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一與第二特徵之間使得第一與第二特徵可不直接接觸的實施例。此外，在各種實例中，本揭露內容可重複參考數字及/或字母。此重複係為了簡單且清晰的目的，且自身並不規定論述的各種實施例及/或組態之間的關係。
另外，為了易於描述，諸如「在......之下(beneath)」、「在......下方(below)」、「下部(lower)」、「在......上方(above)」及「上部(upper)」及類似者的空間相對術語可在本文中用以描述如在圖中圖示的一個元件或特徵與另一元件或特徵的關係。除了圖中描繪的定向之外，該些空間相對術語意欲亦涵蓋在使用或操作中的元件的不同定向。可將設備以其他方式定向(旋轉90度或以其他定向)，且同樣地可將本文中使用的空間相對描述詞相應地作出解釋。
環繞式閘極電晶體包含內間隔物和其形成的方法被提供。根據本揭露的一些實施例，內間隔物藉由形成介在奈米結構間的凹槽與沉積介電層被形成，其有相對較高 的介電常數(k值)。介電層有好的間隙填充能力。介電層接著被蝕刻，剩餘部分的介電層形成內間隔物。由於介電層較緻密且較有蝕刻抗性，因此內間隔物的凹陷會減少。接著，處理製程透過刺激被實行，用以轉化介電層成為低介電常數的介電層，因此在所得的環繞式閘極電晶體中，介在源/汲極區域和替換閘極堆疊間的寄生電容會降低。介電層可以有複數層結構，包含兩個或多個以不同材料形成的層，或可以是單一層並且是以勻相的材料所形成。
於此論及的實施例用以提供範本以使得本揭露的主題能夠被製作或使用，在該領域具有通常知識者能夠立即理解其變化型可被製作，且依然包含在本揭露不同實施例的範疇中。在各處的各種視角和展示的實施例，像是參考數字是用來指定元素。儘管方法實施例可被論及並被以特定的尺度實施，其它方法實施例亦可被以任何合理的尺度被實施。
第1圖、第2圖、第3圖、第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖和第14C圖是根據本揭露的一些實施例，在環繞式閘極電晶體形成過程中之中間階段的截面圖。其對應的製程如第24圖中的製程流程圖所示。
參考第1圖，晶圓10的透視圖被展示。晶圓10包含複數層結構，其包含複數層堆疊22在基板20上。根據一些實施例，基板20是半導體基板，其可以是矽基板、矽鍺(SiGe)基板或其相似者，而其它基板和/或結構如絕緣體上半導體(Semiconductor on insulator,SOI)、應變絕緣體上半導體、絕緣體上矽鍺或其相似者，亦可被使用。基板20可被摻雜成p型半導體，儘管在其它實施例中，其可被摻雜為n型半導體。
根據一些實施例，複數層堆疊22透過一系列的沉積製程以交錯沉積材料而形成。其對應的製程如第24圖中製程流程200的製程202所示。根據一些實施例，複數層堆疊22包含第一層22A(由第一半導體材料形成)和第二層22B(由第二半導體材料形成)，其中第一半導體材料和第二半導體材料不同。
根據一些實施例，第一層22A的第一半導體材料是(或包含)矽鍺、鍺、矽、砷化鎵、銻化銦、銻化鎵、砷鋁化銦、砷鎵化銦、磷銻化鎵、銻砷化鎵或其相似者。根據一些實施例，第一層22A的沉積(例如，矽鍺)是透過磊晶成長，且對應的沉積方法可以是氣相磊晶(Vapor Phase Epitaxy，VPE)、分子束磊晶(Molecular Beam Epitaxy，MBE)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、原子層沉積(ALD)、超高真空化學氣相沉積(UHVCVD)、減壓化學氣相沉積(RPCVD)或其相似 者。根據一些實施例，第一層22A有第一厚度，其介在約30Å至約300Å間的範圍。然而，任何合適的厚度皆可被使用，其亦包含在本實施例的範疇。
當第一層22A被沉積在基板20上後，第二層22B就被沉積在第一層22A上。根據一些實施例，第二層22B是(或包含)第二半導體材料，像是矽、矽鍺、鍺、砷化鎵、銻化銦、銻化鎵、砷鋁化銦、砷鎵化銦、磷銻化鎵、銻砷化鎵、其之組合或其相似者。其中第二半導體材料和第一層22A的第一半導體材料不同。例如，根據一些實施例，其中第一層22A是矽鍺，第二層22B是矽，反之亦然。要被理解的是，任何適合的材料組合皆可被用於第一層22A和第二層22B。
根據一些實施例，第二層22B是磊晶成長在第一層22A上，其所利用的沉積技術和形成第一層22A的方法相似。根據一些實施例，第二層22B的厚度和第一層22A的厚度相近。第二層22B的厚度也可以和第一層22A不同。根據一些實施例，第二層22B有第二厚度，例如其可介在約10Å至約500Å間的範圍。
在第二層22B被形成在第一層22A上後，沉積製程將會重複進行以在複數層堆疊22中形成剩餘的層，直到預期之複數層堆疊22的最上層被形成。根據一些實施例，第一層22A中的每一者有相同的厚度或相似的厚度，第二層22B中的每一者有相同厚度或相似的厚度。第一層22A 可以和第二層22B有相同的厚度或有不同的厚度。根據一些實施例，第一層22A在隨後的步驟中被移除，並會在之後的描述中稱作犧牲層22A。在另一些實施例中，第二層22B是犧牲的，且會在隨後的製程中被移除。
根據一些實施例，有些間隔物氧化層和硬遮罩(未在圖中顯示)會形成在複數層堆疊22上。這些層被圖案化，會被用於隨後複數層堆疊22的圖案化。
參考第2圖，複數層堆疊22和下方基板20的一部分在蝕刻製程中被圖案化，因此溝槽23被形成。其對應製程如第24圖中製程流程200的製程204所示。溝槽23延伸至基板20。複數層堆疊的剩餘部分在此之後稱作複數層堆疊22’。在複數層堆疊22’之下，基板20的一些部分被留下，在此之後稱作基板條20’。複數層堆疊22’包含半導體層22A和半導體層22B。此之後被，半導體層22A或被稱作犧牲層，且半導體層22B或被稱作奈米結構。部分的複數層堆疊22’和下方的基板條20’共同被稱作半導體條24。
第3圖展示了絕緣區域26的形成，其在遍及之描述中亦可稱作淺溝槽絕緣(STI)區域。其對應的製程如第24圖中製程流程200的製程206所示。淺溝槽絕緣區域26可包含間隔物氧化物(圖中未顯示)，其可以是透過基板20表面層的熱氧化形成的熱氧化物。間隔物氧化物也可以是沉積的氧化矽層，以如原子層沉積、高密度電漿化學氣 相沉積(HDPCVD)、化學氣相沉積或其相似者形成。淺溝槽絕緣區域26也可包含在間隔物氧化物上的介電材料，其中介電材料可以流動式化學氣相沉積(FCVD)、旋轉塗佈、高密度電漿化學氣相沉積或其相似者形成。平坦化製程像是化學機械拋光(CMP)製程或機械研磨製程可接著被實行以使得介電材料的上表面等高，殘餘部分的介電材料是淺溝槽絕緣區域26。
淺溝槽絕緣區域26接著被凹陷，因此半導體條24的上部分，會比剩餘部分之淺溝槽絕緣區域26的上表面26T突出更高，以形成突出的鳍28。突出的鳍28包含複數層堆疊22’和基板條20’的上部分。淺溝槽絕緣區域26的凹陷可透過乾蝕刻製程被實行，其中如三氟化氮和氨會被用作蝕刻氣體。在蝕刻的過程中，電漿可被產生。氬氣也可能被包含在內。根據本揭露的另一些實施例，淺溝槽絕緣區域26的凹陷可透過濕蝕刻製程實行。蝕刻化學品可包含如氫氟酸。
參考第4圖，虛擬閘極堆疊30和閘極間隔物38形成在(突出的)鳍28的上表面和(突出的)鳍28的側牆。其對應的製程如第24圖中製程流程200的製程208所示。虛擬閘極堆疊30可包含虛擬閘極介電質32和在虛擬閘極介電質32上的虛擬閘極電極34。虛擬閘極介電質32可藉由氧化突出的鳍28的表面部分以形成氧化層而形成，或藉由沉積介電層像是氧化矽層而形成。虛擬閘極電 極34可利用多晶矽或非晶相的矽形成，其它材料像是非晶相的碳也可被使用。
每一個虛擬閘極堆疊30也可包含一個或複數個在虛擬閘極電極34之上的硬遮罩36。硬遮罩36可以氮化矽、氧化矽、氮碳化矽、氮碳氧化矽或其之複數層所形成。虛擬閘極堆疊30可穿越單一個或複數個突出的鳍28和介在突出的鳍28之間的淺溝槽絕緣區域26。虛擬閘極堆疊30也有與突出的鳍28的縱方向垂直的縱方向。虛擬閘極堆疊30的形成包含，形成虛擬閘極介電層、沉積虛擬閘極電極層於虛擬閘極介電層上、沉積一個或多個硬遮罩，接著透過圖案化製程圖案化形成的層。
接著，閘極間隔物38被形成在虛擬閘極堆疊30的側牆上。根據本揭露的一些實施例，閘極間隔物38是以介電材料像是氮化矽(SiN)、氧化矽(SiO2)、氮碳化矽(SiCN)、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)或其相似者所生成，並可有單一層結構或有包含複數個介電層的複數層的結構。閘極間隔物38的形成製程可包含沉積一個或複數個介電層，接著對介電層實行非等向性蝕刻。剩餘部分的介電層是閘極間隔物38。
第5A圖和第5B圖是如第4圖中所示結構的截面圖。第5A圖展示了在第4圖中的參考截面A1-A1，其截面切過部分突出的鳍28(不被閘極堆疊30和閘極間隔物38覆蓋，並閘極長度的方向垂直)。根據一些實施例，閘 極間隔物38的形成包含，沉積共形的介電層，實行非等向性蝕刻製程以移除水平部分的共形介電層。與此同時，閘極間隔物被殘留在虛擬閘極堆疊30的側牆上，介電層也會形成在突出的鳍28的側牆上，並且對應的殘留部分被稱作鳍間隔物(也被標記為38)。第5B圖展示了第4圖中的參考截面B-B，其參考截面是平行於突出的鳍28的縱方向。
參考第6A圖和第6B圖，沒有直接位在虛擬閘極堆疊30和閘極間隔物38下之部分突出的鳍28，透過蝕刻製程被凹陷以形成凹槽42。其對應的製程如第24圖中製程流程200的製程210所示。例如，乾蝕刻製程可利用六氟乙烷、四氟甲烷、二氧化硫、氧氣/氯氣/溴化氫的混合物、氧氣/氯氣/溴化氫/二氟甲烷的混合物或其相似者被實行，以蝕刻複數層半導體堆疊22’和在下方的基板條20’。凹槽42的底部和複數層半導體堆疊22’至少是等高或可能較低(如第6B圖所示)。蝕刻可以是非等向性蝕刻，因此面向凹槽42之複數層半導體堆疊22’的側牆是垂直且筆直的，如第6B圖所示。
參考第7A圖和第7B圖，犧牲半導體層22A被橫向凹陷以形成橫向凹槽41，其為從對應之在上方與下方的奈米結構22B的邊界被凹陷。其相對應的製程如第24圖中製程流程200的製程212所示。犧牲半導體層22A的橫向凹陷可以透過濕蝕刻製程達成，其可利用對犧牲半導體層22A的材料(例如，矽鍺(SiGe))之於奈米結構 22B和基板20的材料(例如，矽(Si))更有選擇性的蝕刻液達成。例如，在一實施例中，其中犧牲半導體層22A是用矽鍺所形成，而奈米結構22B是矽所形成，濕蝕刻製程可以利用蝕刻液如鹽酸(HCl)而被實行。濕蝕刻製程可以利用浸泡式製程、噴霧式製程、旋塗式製程或其相似者被實行。濕蝕刻製程可以利用任何適合的製程溫度實行(例如，介在約400℃至約600℃之間)和適合的製程時間實行(例如，介在約100秒至約1000秒之間)。根據另一些實施例，犧牲半導體層22A的橫向凹陷是透過等向性乾蝕刻製程或乾蝕刻製程與濕蝕刻製程的結合而達成。
第8A圖和第8B圖展示了內間隔物44的形成。其對應的製程如第24圖中製程流程200的製程213所示。形成內間隔物44的製程細節與論述如第15圖至第18圖(或第18圖至第21圖)所示。在這些實施例中，內間隔物以較高介電常數值被形成，接著透過刺激被轉化為有較低介電常數值。
第15圖至第18圖是根據一些實施例，複數層內間隔物44的形成的放大截面圖。在這些實施例中，用於使內間隔物44的介電常數值減小之反應的催化劑，被包覆在一個間隔物層中。第15圖是在第7B圖中區域39的放大圖。犧牲半導體層22A從對應之奈米結構22B的外側邊界被橫向凹陷，並有橫向凹槽41在對應上方奈米結構22B的下方。
接著，參考第16圖，第一間隔物層144A(為介電層)被沉積。其對應的製程如第24圖中製程流程200的製程214所示。間隔物層144A有時會被稱作是催化劑層。沉積可以利用共形沉積製程被實行，像是原子層沉積製程或是化學氣相沉積製程。根據一些實施例，間隔物層144A包含SiOCN。碳原子的比例在間隔物層144A中可以介在約15%至約65%間的範圍。氮原子的比例在間隔物層144A中可以介在約5%至約15%間的範圍。原子的比例可以利用X射線光電子光譜儀獲得(XPS)。
根據一些實施例，間隔物層144A有相對高的介電常數(k值)。根據一些實施例，間隔物層144A是高介電常數介電層，並有介電常數值大於約4.0，且可以是介在約4.0至約6.0間的範圍，其取決於材料和其對應的沉積製程。間隔物層144A也可以有介電常數值小於約4.0，且可以是低介電常數介電層，並有介電常數值小於約3.8或約3.5。例如，碳原子的比例和氮原子的比例在間隔物層144A中可以被控制，使得能夠調整介電常數值能夠在預期的範圍內。較高碳原子的比例會使介電常數值較低，反之亦然。較高氮原子的比例會使介電常數值較高，反之亦然。
第二間隔物層144B接著被沉積。其對應的製程如第24圖中製程流程200的製程216所示。間隔物層144A和間隔物層144B共同被稱作間隔物層144。間隔 物層144B也可以利用共形沉積方法被沉積，像是原子層沉積、化學氣相沉積或其相似者。根據一些實施例，間隔物層144B可以完整地填充橫向凹槽41(參考第15圖)。根據一些實施例，整個第一間隔物層144A是以均勻組成的勻相材料被形成，而整個第二間隔物層144B是以均勻組成的勻相材料被形成。
遍及的所有論述中，當兩種特徵被視為有相同的組成時，表示兩種層也會有相同種類的元素，此時在製程差異中的每個元素之原子的比例與其它者也都相同。否則，如果其中一特徵包含一種元素但是其他特徵卻沒有該元素，或者兩種特徵有相同種類的元素但是其中一元素之原子的比例和其它特徵不同，此時該兩種特徵將被稱作有不同的組成。
間隔物層144B和間隔物層144A有不同的組成。例如，間隔物層144B可以包含矽-氮鍵包含的材料，像是SiON、SiN、SiOCN、SiCN或其相似者。間隔物層144B的範例材料可以是SiON而沒有碳之於其中。而當間隔物層144B含有碳的時，可以有低碳原子的比例，並明顯比間隔物層144A之碳原子的比例小。
根據一些實施例，間隔物層144A中碳元素的比例C144A可能比間隔物層114B中碳元素的比例C144B高，例如，差異(C144A-C144B)可以大於約15%、20%、30%或者更多。在間隔物層144A中氮元素的比例N144A 可能比在間隔物層114B中氮元素的比例N144B高(或低，或相等)。根據一些實施例中，間隔物層144B中碳元素的比例可以介在約0%至約30%間的範圍。間隔物層144B中氮原子的比例可以介在約0%至約15%間的範圍。根據一些實施例，間隔物層144B是高介電常數介電材料層並有高介電常數值大於約4.0，且介電常數值可以介在約4.0至約6.0間的範圍，儘管介電常數值小於4.0也可被使用。間隔物層144B的介電常數值可以比間隔物層144A的介電常數值高(或低，或相等)。
參考第17圖，修整製程被實行以形成內間隔物44。其對應的製程如第24圖中製程流程200的製程218所示。間隔物層144在奈米結構22B的側牆部分被完全移除，因此奈米結構22B的側牆被完全暴露。間隔物層144A和間隔物層144B的剩餘部分共同被稱作內間隔物44。
根據一些實施例，修整製程是利用濕蝕刻製程實行。蝕刻化學品可以包含酸溶液，像是稀釋的氫氟酸、硫酸溶液、磷酸溶液和/或其相似者。根據另一些實施例，修整製程可以利用乾蝕刻製程實行。蝕刻氣體可以從以下選擇包含四氟甲烷、三氟化氮、三氟甲烷、二氟甲烷、氟甲烷、碳氫化合物(如C4H6或C4H8)、其相似者或其組合。根據另一些實施例，修整製程也可以同時包含濕蝕刻製程和乾蝕刻製程。
內間隔物44在被修整之後可以有凹陷。由於介電 常數值和間隔物層144B的密度相對較高，內間隔物44的凹陷減少。除此之外，介電常數值和間隔物層144A的密度也相對較高，這也對凹陷的減少有所貢獻。
參考第18圖，處理製程148被實行用以降低內間隔物44的介電常數值。其對應的製程如第24圖中製程流程200的製程220所示。處理製程148也因此又被稱作介電常數值降低製程。透過處理製程148使內間隔物44的介電常數值的降低，可以比約0.5大、比約1.0大或比約1.5大。根據一些實施例，處理製程以水蒸汽(H2O)作為反應氣體被實施。例如，水蒸汽和/或氫氣和氧氣的組合可被使用為反應氣體，其可有助於氮(N)的減少和內間隔物的減少。
得到的內間隔物44也因此有低的介電常數值，該值可比約3.8低或比約3.5低。被處理的內間隔物44和其在經過處理製程148之前相比，可有較高的孔隙度值。在處理製程148之後，內間隔物44中介電材料層144A的材料和介電材料層144B的材料可包含SiOCN或SiOCNH，而在介電材料層144A中元素之原子的比例可能和介電材料層144A中元素之原子的比例不同。
根據一些實施例，處理製程148藉由施加外刺激物而實行。根據一些實施例，刺激物的運用包含投射刺激光線以引入用於反應的能量於間隔物層144B中。光線可有波長介在約200nm至約300nm間的範圍，而更長波長 或更短波長也可被使用。相對應的處理時程可以介在約0.5分鐘至約10分鐘的範圍間。
根據另一些實施例，處理製程148透過藉由加熱晶圓10(和內間隔物44)的熱處理製程被實行以引入能量。熱處理製程可以在晶圓溫度介於約300℃至約800℃間的範圍被實行。其相對應的處理時程可以介在約80分鐘至約300分鐘間的範圍。
再根據另一些實施例，處理製程148透過電漿製程藉由產生電漿被實行，並暴露晶圓10(和內間隔物44)於產生的電漿。根據一些實施例，電漿處理可使用外來的刺激氣體被實行，其可包含以氮氣為基準的製程氣體，像是氮氣、有機氮化物(例如NRxHy，其中x≧0，y≧0，x+y=3，且R是烷基)、氧化二氮、氟氣、三氟化氮或其相似者。刺激氣體也可以是以氟為基準的製程氣體，像是氟化碳氫化合物、或其相似者或其組合。用於產生電漿的功率可以介在約100W至約7000W間的範圍。其對應的處理時程可介在約10秒至約10分鐘間的範圍。
在處理製程148的過程中，碳從間隔物層144A擴散至間隔物層144B(因為它有比較高碳原子的比例)。當間隔物層144A有比間隔物層144B較高氮原子的比例時，氮也會從間隔物層144A擴散至間隔物層144B。碳在間隔物層144B在提供之能量的刺激下，可能會和水蒸汽反應而發生以下化學反應Si-N+H2O→S-O+NH3。在 間隔物層144B中的矽氮鍵被轉變為矽氧鍵，而氨氣(NH3)被產生，並從內間隔物44被排除。因此，在間隔物層144B中氮原子的比例減少，其介電常數值降低。
大部分的氮(原本就在間隔物層144B或從間隔物層144A擴散而來之其中一者)會因為反應和排氣而消失。在間隔物層144B的減少導致在間隔物層144A和間隔物層144B氮原子的比例的梯度提升，這使得更多氮會從間隔物層144A擴散至間隔物層144B，這也會導致間隔物層144A介電常數值的降低。
與此同時，碳也會從間隔物層144A擴散至間隔物層144B。碳可作為反應的催化劑。因此，在間隔物層144B中的反應是會被加速的。在間隔物層144B的碳也會在反應的過程中損失，儘管仍有一些少量碳才留在間隔物層144A和間隔物層144B中。處理製程148的效率會受刺激物的使用量和催化劑(像是碳)的濃度而有所影響。
根據一些實施例，在處理製程148之後，間隔物層144A和間隔物層144B(也因此是內間隔物44)可包含SiCOH或SiCONH。間隔物層144A和間隔物層144B中碳原子的比例可介在約5%至約30%間的範圍。間隔物層144A和間隔物層144B中氮原子的比例可介在約0%至約30%間的範圍。內間隔物44可有小於約3.5的介電常數值。
因為碳和氮從間隔物層144A擴散至間隔物層144B，碳和氮可以有梯度。第22圖展示了在間隔物層144A和間隔物層144B中碳和氮原子的比例的一些範例，其中原子的比例可在第18圖中箭號150的位置被獲得。第22圖中的線條152展示了碳和/或氮在間隔物層144A有更高的原子的比例，而其在間隔物層144B中有更低的原子的比例，使得梯度被形成。原子的比例在間隔物層144B的中央可以是最低。值得被理解的是，碳和氮原子的比例從間隔物層144A到間隔物層144B可以是漸進式轉變，而其他元素之原子的比例(像是矽)在間隔物層144A和間隔物層144B之間可以是突然的轉變。因此，從間隔物層144A和間隔物層144B在最終的環繞式閘極電晶體中是可被辨別的。
根據一些實施例，其中處理製程148包含電漿處理製程，用於產生電漿至處理製程的元素可能會殘留在內間隔物44和奈米結構22B而成為摻雜物，且可能會有梯度。第23圖展示了摻雜物的範例曲線。摻雜物沿著如第18圖中箭號154的方向被獲得。經過電漿製程引入的摻雜物(像是氮、氯(Cl)、氫或其相似者)可在內間隔物44和奈米結構22B之末端有較高的原子的比例。內間隔物44和奈米結構22B之末端相面對並暴露於凹槽42。
摻雜物之原子的比例值朝向內間隔物44和奈米結構22B的內部逐漸減少。從第8B圖中可以理解到，摻雜 物可從凹槽42的左側和凹槽42的右側向中央擴散。因此，中央部分的奈米結構22B和犧牲半導體結構22A會有最低摻雜物原子的比例，如第23圖所示。犧牲半導體結構22A和奈米結構22B的右端和左端(面向凹槽42)，另一方面，可以有最高摻雜物之原子的比例。如第23圖所示的曲線也可在最後的環繞式閘極電晶體(如第13B圖所示)中被找到。
第19圖至第21圖是根據另一些實施例，在形成單一層內間隔物44的放大截面圖。在這些實施例中，用於造成內間隔物的介電常數值降低之反應的催化劑，是藉由電漿處理製程中的離子或自由基所提供，而不是包覆在間隔物層中。
參考第19圖，間隔物層144被沉積，且橫向凹槽41(第7B圖和第15圖)被完全填滿。整個間隔物層144可以勻相材料形成。間隔物層144可利用共形沉積方法被沉積，像是原子層沉積、化學氣相沉積或其相似者。間隔物層144可包含有矽氮鍵結的材料像是SiON、SiN、SiOCN、SiCN或其相似者。間隔物層144的範例材料可以是SiON而沒有碳之於其中。根據一些實施例，在間隔物層144中碳原子的比例可以介在約0%至約30%間的範圍。在間隔物層144中氮原子的比例可以介在約0%至約15%間的範圍。根據一些實施例，間隔物層144是高介電常數介電層，並有介電常數大於約4.0，且介在約4.0至 約6.0間的範圍，儘管間隔物層144的介電常數值也可能介在約3.5至約4.0間。
參考第20圖，修整製程被實行，因此形成內間隔物44。由於間隔物層144的介電常數值和密度相對較高，內間隔物44的凹陷可能較小。
參考第21圖，處理製程148’被實行以降低內間隔物44的介電常數值。根據一些實施例，處理製程148’是透過形成電漿的電漿處理製程被實施，且暴露晶圓10(和內間隔物44)於產生的電漿中。在處理製程148’的過程中，刺激物像是製程氣體的離子和/或自由基，包含氫、氮、氟和/或其相似者，可被使用以在內間隔物44中發生反應。根據一些實施例，產生電漿的製程可包含電感耦合電漿(Inductively Coupled Plasma，ICP)、電容耦合電漿(Capacitively Coupled Plasma，CCP)、遠端電漿、微波電漿和其相似者。在處理製程148’的過程中，碳可能在電漿中被提供以作為催化劑，而碳可利用含碳的氣體被引入，像是以二氧化碳、低碳烷類(例如碳數小於7)、氟化碳氫化合物或其相似者作為製程氣體。除此之外，水蒸汽(H2O)和/或氫氣和氧氣的組合可被使用為反應氣體以使以下化學反應發生Si-N+H2O→Si-O+NH3，因此氮可從內間隔物44被移除。
透過反應，內間隔物44的介電常數值會降低。根據一些實施例，得到的內間隔物44有低介電常數值，其可 以比3.8小或比約3.5小，並和經過處理製程148’之前相比有較高的孔隙度。由於處理製程148’導致內間隔物44介電常數值的減小，可比約0.2大、比約0.5大、比約1.0大或者更大。被處理後的內間隔物44可包含SiOCN或SiOCNH。
參考第9A圖和第9B圖，磊晶的源/汲極區域48被形成在凹槽42中。源/汲極區域可個別或共同在本文中依據上下文稱作一個源極或一個汲極。其對應的製程如第24圖中製程流程的製程222所示。根據一些實施例，源/汲極區域48可施加應力於奈米結構22B上，其會被使用為對應之環繞式閘極電晶體的通道，因此提升效能。根據所得電晶體是為p型或n型的型態，p型或n型的雜質會被進行磊晶作原位摻雜。例如，當所得之電晶體是p型電晶體時，矽鍺硼(SiGeB)、矽硼(SiB)或其相似者會被生長。相反地，當所得之電晶體是n型電晶體時，矽磷(SiP)、矽碳磷(SiCP)或其相似者會被生長。
隨後的圖號會有其對應的數字與字母A、B或C相隨。有圖號的圖並有著字母A時，其表示為對應的圖形是相同於在第4圖中參考截面A2-A2的參考截面。有圖號的圖並有著字母B時，其表示為對應的圖形是相同於在第4圖中參考截面B-B的參考截面。有圖號的圖並有著字母C時，其表示為對應的圖形是相同於在第4圖中參考截面A1-A1的參考截面。
第10A圖和第10B圖展示在形成接觸蝕刻停止層50(Contact Etch Stop Layer,CESL)和層間介電質52(Inter-Layer Dielectric,ILD)之後結構的截面圖。其對應的製程如第24圖中製程流程200的製程224所示。接觸蝕刻停止層50可以是以氧化矽、氮化矽、氮碳化矽或其相似者形成，且可利用化學氣相沉積、原子層沉積或其相似者形成。層間介電質52可以包含介電材料，利用如流動式化學氣相沉積、旋轉塗佈、化學氣相沉積或其它任何合適的沉積方法形成。層間介電質52可以是含氧的介電材料所形成，其可以是以利用四乙氧基矽烷(TEOS)為前驅物的氧化矽為基準的材料、磷矽酸玻璃(PSG)、硼矽酸玻璃(BSG)、硼摻雜磷矽酸玻璃(BPSG)、未摻雜的矽酸玻璃(USG)或其相似者。
平坦化製程像是化學機械拋光或機械研磨製程被實行以使層間介電質52的上表面等高。其相對應的製程如第24圖中製程流程200的製程226所示。根據一些實施例，平坦化製程可移除硬遮罩36以揭露虛擬閘極電極34，如第12A圖所示。根據另一些實施例，平坦化製程可以揭露並停止在硬遮罩36上。根據一些實施例，在平坦化製程後，虛擬閘極電極34(或是硬遮罩36)的上表面、閘極間隔物和層間介電質52，在製程變化中保持水平。
接著，虛擬閘極堆疊30在一個或多個蝕刻製程中被移除，因此凹槽58被形成，如第11A圖和第11B圖所 示。其對應的製程如第24圖中製程流程200的製程228所示。暴露在凹槽58，部分的虛擬閘極介電質32也會被移除。根據一些實施例，虛擬閘極電極34和虛擬閘極介電質32會透過等向性乾蝕刻製程被移除。例如，蝕刻製程可利用反應氣體被實行，該反應氣體相較於層間介電質52，選擇性地以較快的速率蝕刻虛擬閘極電極34。每一個凹槽58暴露和/或覆蓋在部分的複數層堆疊22’上，其包含在隨後完成的奈米場效電晶體之後的通道區域。部分的複數層堆疊22’，介在一對鄰近的磊晶源/汲極區域48之間。
犧牲層22A接著被移除以延伸介在奈米結構22B間的凹槽58。其對應的製程如第24圖中製程流程200的製程230所示。犧牲層22A可藉由實行等向性蝕刻製程被移除，像是利用對犧牲層22A的材料具有選擇性的蝕刻劑的濕蝕刻製程，而使得奈米結構22B、基板20、淺溝槽絕緣區域26相對於犧牲層22A維持不被蝕刻的狀態。根據一些實施例，其中犧牲層22A包含如鍺化矽，奈米結構22B包含如矽或碳化矽。四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)或其相似者可被使用以移除犧牲層22A。
參考第12A圖和第12B圖，替換閘極堆疊70被形成。其對應的製程如第24圖中製程流程200的製程232所示。根據一些實施例，替換閘極堆疊70包含閘極介電質62和閘極電極68。每一個閘極介電質62包含一介面層和在該介面層上的一高介電常數的介電層。介面層可以包含 氧化矽或以氧化矽形成，其可透過共形沉積製程被沉積，如原子層沉積或是化學氣相沉積。根據一些實施例，高介電常數介電層包含一個或多個介電層。例如，高介電常數介電層可以包含金屬氧物或鉿的矽酸鹽、鋁的矽酸鹽、鋯的矽酸鹽、鑭的矽酸鹽、錳的矽酸鹽、鋇的矽酸鹽、鈦的矽酸鹽、鉛的矽酸鹽和其之組合。
閘極電極68接著被形成。在它們形成的過程中，導電層先被形成在高介電常數介電層上，並填滿剩餘部分的凹槽58。閘極電極68可以包含一含有金屬的材料像是氮化鈦、氮化鉭、鋁化鈦、碳鋁化鈦、鈷、釕、鋁、鎢、其之組合和或其之複數層。例如，儘管在第16圖僅展示單一層的閘極電極68，但閘極電極68可能包含任何數量的功函數層，且可能是填充材料。閘極介電質62和閘極電極68也填充介在鄰近一奈米結構22B間的空隙，並填充介在奈米結構22B一底部和下方基板條20’間的空間。在凹槽58的填充之後，平坦化製程像是化學機械拋光或機械研磨製程會被實行以移除多餘部分的閘極介電質和閘極電極68的材料，其多餘的部分在層間介電質52的上表面之上。閘極電極68和閘極介電質62共同被稱作所得之奈米場效電晶體的閘極堆疊70。
如第13A圖、第13B圖和第13C圖所示的製程，閘極堆疊70被凹陷，因此凹槽被直接形成在閘極堆疊70上並對立於部分的閘極間隔物38。閘極遮罩74包含一個 或多個介電材料的層，像是氮化矽、氮氧化矽或其相似者，被填充在每一個凹槽中，接著以平坦化製程移除多餘部分超過層間介電質52的介電材料。其對應的製程如第24圖中製程流程200的製程234所示。
如第13A圖、第13B圖和第13C圖進一步所示，層間介電質76被沉積在層間介電質52上和閘極遮罩74上。其對應的製程如第24圖中製程流程200的製程236所示。蝕刻停止層(圖中未顯示)可以是(也可以不是)在層間介電質76形成之前沉積。根據一些實施例，層間介電質76是透過流動化學氣相沉積、化學氣相沉積、電漿增強化學氣相沉積或其相似者形成。層間介電質76是以介電材料形成，其可從以下材料做選擇，像是氧化矽、磷矽酸玻璃(PSG)、硼矽酸玻璃(BSG)、硼摻雜磷矽酸玻璃(BPSG)、未摻雜的矽酸玻璃(USG)或其相似者。
在第14A圖、第14B圖和第14C圖中，層間介電質76、層間介電質52、接觸蝕刻停止層50和閘極遮罩74被蝕刻以形成凹槽，接著是接觸插塞80A和接觸插塞80B的形成以和閘極堆疊70和磊晶源/汲極區域48分別作電性連結。其對應的製程如第24圖中製程流程200的製程238所示。源/汲極區域的矽化物層78也被形成。材料和形成的製程在此不做更詳細的描述。奈米場效電晶體82因此被形成。
本揭露的實施例有一些優勢特徵。藉由形成有較高 介電常數值的間隔物層，並蝕刻間隔物層以形成內間隔物，內間隔物的凹陷被減少。間隔物層也有良好的間隙填充能力，因此不會有孔隙在內間隔物中形成。藉由轉換內間隔物使其從有較高的介電常數值成為有較低介電常數值，介在源/汲極區域和閘極電極間的寄生電容會減少。處理製程包含少量的外部刺激物，也因此結構的損傷被最小化。
根據本揭露的一些實施例，一種方法，包含：形成具有複數個層的一堆疊，包含：複數個半導體奈米結構；以及複數個犧牲層，其中該些半導體奈米結構和該些犧牲層被交錯設置；橫向地凹陷該些犧牲層以形成複數個橫向凹槽；沉積一間隔物層延伸至該些橫向凹槽；修整該間隔物層以形成複數個內間隔物；以及實行一處理製程以減少該些內間隔物的介電常數值。在一實施例中，該沉積該間隔物層包含：沉積有一第一碳原子的比例的一第一間隔物層；以及沉積一第二間隔物層在該第一間隔物層上，其中該第二間隔物層相比於該第一碳原子的比例有較小的一第二碳原子的比例。
在一實施例中，該處理製程包含投射光線在該些內間隔物上。在一實施例中，該處理製程包含一熱處理製程。在一實施例中，該處理製程以使用水蒸汽作為一製程氣體被實行。在一實施例中，該處理製程使得該第一間隔物層和第二間隔物層的複數個介電常數值降低。在一實施例 中，該處理製程包含一電漿處理製程。
在一實施例中，該電漿處理製程藉由從一製程氣體產生電漿被實施，並且該製程氣體包含氮或氟。在一實施例中，該處理製程在該間隔物層被修整後被實施以形成該些內間隔物。其中該處理製程是在該間隔物層被修整以形成該些內間隔物之後實行。在一實施例中，在該間隔物層被修整之前，該間隔物層是一高介電常數介電層，且其中在該處理製程之後，該些內間隔物包含低介電常數介電材料。在一實施例中，該間隔物層包含SiON，且該些內間隔物包含SiOCNH。在一實施例中，在該處理製程之後的一時間，該些內間隔物有比該間隔物層低的碳和氮原子的比例。
根據本揭露的一些實施例，一種結構，包含：一第一半導體層；一第二半導體層，重疊在該第一半導體層上；一源/汲極區域，接觸每一個該第一半導體層和該第二半導體層的一端點；一閘極堆疊，其中一部分的該閘極堆疊介在該第一半導體層和該第二半導體層之間；以及一介電內間隔物，接觸該部分的該閘極堆疊的一側牆，其中該介電內間隔物包含：一第一部分，包含一第一介電材料，其中該第一部分接觸該第一半導體層和該第二半導體層；以及一第二部分，由該第一部分與該第一半導體層和該第二半導體層相互間隔，其中該第二部分包含與該第一介電材料不同的一第二介電材料。
在一實施例中，其中該第一部分相比於該第二部分有一較高的碳原子的比例，且其中從該第一部分至該第二部分的一中央，碳原子的比例逐漸降低。在一實施例中，其中該第一部分相比於該第二部分有一較高的氮原子的比例，且其中從該第一部分至該第二部分的一中央，氮原子的比例逐漸降低。在一實施例中，其中該第一半導體層包含氟，且該源/汲極區域接觸該第一半導體層以形成一介面，且其中從該介面至該第一半導體層的一中央部分，氟原子的比例逐漸降低。
在一實施例中，其中該第一半導體層介在該源/汲極區域和一額外的源/汲極區域之間，其中該中央部分介於該源/汲極區域和該額外的源/汲極區域之間的中央，且其中該第一半導體層的該中央部分在該第一半導體層中有一最低的氟原子的比例。
根據本揭露的一些實施例，一種結構，包含：一半導體層；一閘極堆疊，在該半導體層的下方；一內間隔物，相鄰於該閘極堆疊，其中該閘極堆疊和該內間隔物與該半導體層的一底表面接觸，且該內間隔物包含：一外側部分，包含一第一介電材料；以及一內側部分，包含與該第一介電材料不同的一第二介電材料；以及一源/汲極區域，與該外側部分和該內側部分接觸。在一實施例中，其中該內間隔物的該內側部分和該外側部分包含SiOCNH。在一實施例中，其中該內間隔物的該內側部分和該外側部分包含低 介電常數介電材料。
前文概括了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露內容的態樣。熟習此項技術者應瞭解，其可易於將本揭露內容用作用於設計或修改其他處理程序及結構以用於實行相同目的及/或達成本文中介紹的實施例的相同優勢的基礎。熟習此項技術者亦應認識到，此等等效構造不脫離本揭露內容的精神及範疇，且在不脫離本揭露內容的精神及範疇的情況下，其可進行各種改變、取代及更改。
20:基板
22A:半導體結構/奈米結構/層
22B:半導體結構/奈米結構/層
39:區域
42:凹槽
44:內間隔物
148:處理製程
144A:層
144B:層
150:箭號
154:箭號

Claims (10)

  1. 一種半導體結構之製造方法，包含：形成具有複數個層的一堆疊，包含：複數個半導體奈米結構；以及複數個犧牲層，其中該些半導體奈米結構和該些犧牲層被交錯設置；橫向地凹陷該些犧牲層以形成複數個橫向凹槽；沉積一間隔物層延伸至該些橫向凹槽；修整該間隔物層以形成複數個內間隔物；以及實行一處理製程以減少該些內間隔物的介電常數值，其中在該間隔物層被修整之前，該間隔物層是一高介電常數介電層，且其中在該處理製程之後，該些內間隔物包含介電常數值小於3.8的低介電常數介電材料。
  2. 如請求項1所述之方法，其中該沉積該間隔物層包含：沉積有一第一碳原子的比例的一第一間隔物層；以及沉積一第二間隔物層在該第一間隔物層上，其中該第二間隔物層相比於該第一碳原子的比例有較小的一第二碳原子的比例。
  3. 如請求項2所述之方法，其中該處理製程以使用水蒸汽作為一製程氣體被實行。
  4. 如請求項2所述之方法，其中該處理製程使得該第一間隔物層和第二間隔物層的複數個介電常數值降低。
  5. 如請求項1所述之方法，其中該處理製程在該間隔物層被修整後被實施以形成該些內間隔物，其中該處理製程是在該間隔物層被修整以形成該些內間隔物之後實行。
  6. 如請求項1所述之方法，其中在該處理製程包含一電漿處理製程。
  7. 一種半導體結構，包含：一第一半導體層；一第二半導體層，重疊在該第一半導體層上；一源/汲極區域，接觸每一個該第一半導體層和該第二半導體層的一端點；一閘極堆疊，其中一部分的該閘極堆疊介在該第一半導體層和該第二半導體層之間；以及一介電內間隔物，接觸該部分的該閘極堆疊的一側牆，其中該介電內間隔物包含：一第一部分，包含一第一介電材料，其中該第一部分接觸該第一半導體層和該第二半導體層；以及一第二部分，由該第一部分與該第一半導體層和該第 二半導體層相互間隔，其中該第二部分包含與該第一介電材料不同的一第二介電材料，其中該第一部分相比於該第二部分有較高的碳原子的比例，且其中從該第一部分至該第二部分的一中央，碳原子的比例逐漸降低。
  8. 如請求項7所述之半導體結構，其中該第一半導體層包含氟，且該源/汲極區域接觸該第一半導體層以形成一介面，且其中從該介面至該第一半導體層的一中央部分，氟原子的比例逐漸降低。
  9. 如請求項8所述之半導體結構，其中該第一半導體層介在該源/汲極區域和一額外的源/汲極區域之間，其中該中央部分介於該源/汲極區域和該額外的源/汲極區域之間的中央，且其中該第一半導體層的該中央部分在該第一半導體層中有一最低的氟原子的比例。
  10. 一種半導體結構，包含：一半導體層；一閘極堆疊，在該半導體層的下方；一內間隔物，相鄰於該閘極堆疊，其中該閘極堆疊和該內間隔物與該半導體層的一底表面接觸，且該內間隔物包含：一外側部分，包含一第一介電材料；以及一內側部分，包含與該第一介電材料不同的一第二介 電材料，其中該外側部分相比於該內側部分有較高的碳原子的比例，且其中從該外側部分至該內側部分的一中央，碳原子的比例逐漸降低；以及一源/汲極區域，與該外側部分和該內側部分接觸。
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112713118A (zh) * 2019-10-24 2021-04-27 台湾积体电路制造股份有限公司 半导体装置的形成方法
TW202240894A (zh) * 2021-04-14 2022-10-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

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