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TWI875261B - 形成堆疊式多閘極裝置的方法 - Google Patents

形成堆疊式多閘極裝置的方法 Download PDF

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TWI875261B
TWI875261B TW112140503A TW112140503A TWI875261B TW I875261 B TWI875261 B TW I875261B TW 112140503 A TW112140503 A TW 112140503A TW 112140503 A TW112140503 A TW 112140503A TW I875261 B TWI875261 B TW I875261B
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石哲齊
邱宗凱
楊固峰
思雅 廖
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台灣積體電路製造股份有限公司
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Abstract

一種形成堆疊式多閘極裝置的方法包括：形成閘極介電 層以包繞於底部通道構件及頂部通道構件周圍；在閘極介電層之上沉積偶極層；形成虛設層，使得頂部通道構件設置於虛設層的頂表面上方；移除頂部通道構件周圍的偶極層；在虛設層的頂表面上形成自組裝單層；沉積硬罩幕層以包繞於頂部通道構件之上；移除自組裝單層及虛設層；執行熱驅入製程以將偶極摻雜物質自偶極層驅入至底部通道構件周圍的閘極介電層中；移除硬罩幕層；以及移除偶極層。

Description

形成堆疊式多閘極裝置的方法
本發明的實施例是有關於一種形成半導體裝置的方法，具體來說，是有關於一種形成堆疊式多閘極裝置的方法。
半導體積體電路(integrated circuit，IC)行業已經歷指數增長。IC材料及設計的技術進步已生成數代IC，其中每一代IC皆具有相較於前一代IC來說更小且更複雜的電路。在IC演進的過程中，功能密度(即每晶片面積的互連裝置的數目)已普遍增大，而幾何大小(即可使用製作製程形成的最小組件(或線))已減小。此種按比例縮小製程一般來說會藉由提高生產效率及降低相關聯的成本來提供有益效果。此種按比例縮小亦已增大對IC進行處理及製造的複雜性。
舉例來說，隨著積體電路(IC)技術朝著更小的技術節點發展，已引入多閘極裝置，以藉由增大閘極-通道耦合、降低關斷狀態電流及降低短通道效應(short-channel effect，SCE)來改善閘極控制。一般來說，多閘極裝置是指將閘極結構或閘極結構 的一部分設置於通道區的多於一側之上的裝置。鰭形場效電晶體(fin-like field effect transistor，FinFET)及多橋通道(multi-bridge-channel，MBC)電晶體是多閘極裝置的實例，多閘極裝置已成為高效能及低洩漏應用的流行且有前景的候選項。FinFET具有在多於一側上被閘極包繞的升高的通道(例如閘極對自基底延伸的半導體材料的「鰭」的頂部及側壁進行包繞)。MBC電晶體具有可局部地或完全地在通道區周圍延伸以在兩側或更多側上觸及通道區的閘極結構。由於MBC電晶體的閘極結構環繞通道區，因此MBC電晶體亦可被稱為環繞閘極電晶體(surrounding gate transistor，SGT)或閘極全環繞(gate-all-around，GAA)電晶體。MBC電晶體的通道區可由奈米配線(nanowire)、奈米片材(nanosheet)、其他奈米結構及/或其他合適的結構形成。通道區的形狀亦賦予MBC電晶體其他命名，例如奈米片材電晶體或奈米配線電晶體。
隨著半導體工業進一步發展至追求更高裝置密度、更高效能及更低成本的高級技術製程節點，來自製作問題及設計問題兩者的挑戰已促使形成了將多閘極電晶體垂直地彼此堆疊的堆疊式裝置結構配置，例如互補場效電晶體(complementary field effect transistor，C-FET)。
根據一些實施例，一種形成堆疊式多閘極裝置的方法包括： 形成閘極介電層以包繞於底部通道構件及設置於所述底部通道構件之上的頂部通道構件周圍；在所述閘極介電層之上沉積偶極層以包繞於所述底部通道構件及所述頂部通道構件周圍；形成虛設層，使得所述底部通道構件設置於所述虛設層的頂表面下方且所述頂部通道構件設置於所述虛設層的所述頂表面上方；移除所述頂部通道構件周圍的所述偶極層，以暴露出所述頂部通道構件周圍的所述閘極介電層；在所述虛設層的所述頂表面上形成自組裝單層；在形成所述自組裝單層之後，沉積硬罩幕層以包繞於所述頂部通道構件之上；移除所述自組裝單層及所述虛設層；移除所述硬罩幕層；在移除所述硬罩幕層之後，執行熱驅入製程以將偶極摻雜物質自所述偶極層驅入至所述底部通道構件周圍的所述閘極介電層中；以及移除所述偶極層。
根據一些實施例，一種形成堆疊式多閘極裝置的方法包括：形成工件，所述工件包括：基部鰭；底部通道層；中間構件，位於所述底部通道層之上，所述中間構件包括夾置於兩個中間通道層之間並與所述兩個中間通道層接觸的中間介電層；以及頂部通道層，位於所述中間構件之上；形成閘極介電層以包繞於所述底部通道層、所述中間構件及所述頂部通道層周圍；在所述閘極介電層之上沉積偶極層以包繞於所述底部通道層、所述中間構件及所述頂部通道層周圍；在沉積所述偶極層之後，在所述工件之上沉積虛設層；對所述虛設層進行回蝕，使得所述頂部通道層及所述中間構件的一部分高出所述虛設層的頂表面；在回蝕所述虛設 層之後，移除所述偶極層的位於所述頂部通道層的頂表面及側壁之上的部分，以暴露出所述頂部通道層周圍的所述閘極介電層；在所述虛設層的所述頂表面上選擇性地形成自組裝單層；在選擇性地形成所述自組裝單層之後，選擇性地沉積硬罩幕層以包繞於所述頂部通道層之上；移除所述虛設層及所述自組裝單層；移除所述硬罩幕層；在移除所述硬罩幕層之後，執行熱驅入製程以將偶極摻雜物質自所述偶極層驅入至所述底部通道層周圍的所述閘極介電層中；以及移除所述偶極層。
根據一些實施例，一種形成堆疊式多閘極裝置的方法包括：在底部通道構件的表面上及設置於所述底部通道構件之上的頂部通道構件的表面上形成介面層；在所述介面層之上形成閘極介電層以包繞於所述底部通道構件及所述頂部通道構件周圍；在所述閘極介電層之上沉積偶極層以包繞於所述底部通道構件及所述頂部通道構件周圍；在所述偶極層之上沉積虛設層；對所述虛設層進行回蝕，使得所述頂部通道層高出所述虛設層的頂表面；移除所述頂部通道構件周圍的所述偶極層，以暴露出所述頂部通道構件周圍的所述閘極介電層；利用氧電漿對所述虛設層的頂表面進行處理；利用自組裝單層將所述虛設層的所述頂表面鈍化；在鈍化所述虛設層的所述頂表面之後，沉積硬罩幕層以包繞於所述頂部通道構件之上，而所述硬罩幕層不沉積於所述自組裝單層上；移除所述自組裝單層及所述虛設層；移除所述硬罩幕層；在移除所述硬罩幕層之後，執行熱驅入製程以將偶極摻雜物質自所述偶 極層驅入至所述底部通道構件周圍的所述閘極介電層及所述介面層中；以及移除所述偶極層。
100:方法
102、104、106、108、110、112、114、116、118、120、122、 124、126:方塊
200:工件/半導體裝置
202:基底
204B:第一堆疊結構
204T:第二堆疊結構
206:犧牲層
206M:富鍺犧牲層/富鍺層
208:通道層
209:硬罩幕
210:鰭狀結構
210C:通道區
210SD:源極/汲極區
212:隔離特徵/淺溝渠隔離特徵
214:虛設閘極堆疊
216:虛設介電層
218:虛設閘極電極層
220:閘極頂部硬罩幕
222:閘極間隔件/閘極間隔件層
224:源極/汲極凹槽/源極/源極溝渠
226:內部間隔件特徵
226M:中間介電層
230:底部源極/汲極特徵
232:底部接觸蝕刻停止(CESL)層
234:底部層間介電(ILD)層
240:頂部源極/汲極特徵
246:頂部CESL
248:頂部ILD層
249:介面層
250:閘極介電層
252:偶極層
254:虛設層
256:自組裝單層(SAM)
258:硬罩幕層
260:第一閘極電極
262:絕緣層
264:第二閘極電極
270:第一閘極結構/底部閘極結構
280:第二閘極結構/頂部閘極結構
300:熱驅入製程
2040:超晶格
2080B:底部通道構件
2080M:中間構件
2080T:頂部通道構件
2092:第一氧化矽層
2094:氮化矽層
2096:第二氧化矽層
X、Y、Z:方向
結合附圖閱讀以下詳細說明，會最佳地理解本揭露。應強調，根據行業中的標準做法，各種特徵並非按比例繪製且僅用於例示性目的。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出根據本揭露一或多個態樣的用於形成具有垂直C-FET結構的半導體裝置的方法的流程圖。
圖2至圖27示出根據本揭露一或多個態樣的在圖1所示方法中經歷各種製作製程的工件的局部剖視圖。
以下揭露提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡單 及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，並且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
此外，當使用「約」、「近似」及類似用語來闡述數字或數字範圍時，所述用語旨在囊括如此項技術中具有通常知識者所理解的慮及製造期間固有出現的變化的合理範圍內的數字。舉例來說，數字或數字範圍基於與製造具有與數字相關聯的特性的特徵相關聯的已知製造容差而囊括包括所述數字的合理範圍，例如在所述數字的+/-10%內。舉例來說，厚度為「約5奈米」的材料層可囊括介於4.25奈米至5.75奈米的尺寸範圍，其中此項技術中具有通常知識者已知與對材料層進行沉積相關聯的製造容差為+/-15%。
堆疊電晶體結構可為高級積體電路(IC)技術節點提供進一步的密度降低(具體來說，當IC技術節點前進至3奈米(N3)及以下時)，特別是當堆疊電晶體結構包括多閘極裝置(例如鰭形 場效電晶體(FinFET)、包括奈米配線及/或奈米片材的閘極全環繞(GAA)電晶體、其他類型的多閘極裝置等)時。堆疊式電晶體結構在垂直方向上堆疊電晶體。舉例來說，電晶體堆疊可包括設置於第二電晶體(例如底部電晶體)之上的第一電晶體(例如頂部電晶體)。當第一電晶體與第二電晶體是相反的導電類型(即n型電晶體與p型電晶體)時，電晶體堆疊可提供互補場效電晶體(CFET)。
IC可包括許多電晶體堆疊。舉例來說，為IC提供具有多個臨限電壓(threshold voltage，Vt)的電晶體可藉由提高IC的一些電晶體的效能/速度同時降低IC的其他電晶體的功耗而將IC的效能及/或可靠性最大化。然而，提供具有多個臨限電壓的多閘極裝置具有挑戰性，乃因多閘極裝置正變得非常小，這使得用不同的功函數金屬來調整該些多閘極裝置的臨限電壓的空間非常小。偶極工程(dipole engineering)可藉由將偶極摻雜劑結合至多閘極裝置的閘極介電質中來靈活地提供具有不同臨限電壓的多閘極裝置，並且最小化及/或消除使用不同功函數金屬之需要。此可不再需要對功函數金屬進行圖案化，使得偶極工程非常適合用於奈米尺寸的電晶體，例如FinFET及GAA電晶體。雖然現有的偶極工程技術一般足以滿足其預期目的，但其並非在所有方面皆完全令人滿意，尤其是在堆疊電晶體(例如CFET)製作中實施時。
本揭露提供閘極製作技術，其包括可達成電晶體堆疊的多臨限電壓調諧的偶極工程。根據本揭露的各種態樣，在偶極工 程期間構建虛設層、自組裝單層(self-assembled monolayer，SAM)及硬罩幕層，以利於在不將偶極摻雜劑引入頂部電晶體的頂部閘極介電質中的情況下將此種偶極摻雜劑引入底部電晶體的底部閘極介電質中。舉例來說，在底部閘極介電質及頂部閘極介電質上形成偶極摻雜劑來源層(或偶極層)之後，處理可包括：在底部閘極介電質之上形成虛設層；自頂部閘極介電質移除偶極摻雜劑來源層；在虛設層之上選擇性地沉積SAM；在頂部閘極介電質之上選擇性地沉積硬罩幕層；移除SAM；移除虛設層；以及在用於將摻雜劑自偶極摻雜劑來源層驅入至底部閘極介電質中的熱驅入(thermal drive-in)製程之前及/或之後移除硬罩幕層。在移除虛設層期間，硬罩幕層會保護頂部閘極介電質，並且SAM使得能夠選擇性地沉積硬罩幕層，使得其不形成於虛設層上，這可將虛設層的損失及/或損壞最小化。藉此提供經圖案化的偶極摻雜劑來源層以調節底部閘極介電質的特性，同時保持頂部閘極介電質的完整性。
提供一種用於形成堆疊式多閘極裝置的閘極結構的示例性方法。所述方法包括在基部鰭(base fin)之上形成底部通道構件及頂部通道構件，其中頂部通道構件設置於底部通道構件之上。沉積介面層及閘極介電層以包繞於底部通道構件及頂部通道構件周圍。沉積偶極摻雜劑來源層(或偶極層)以包繞於底部通道構件及頂部通道構件周圍。然後沉積虛設層以覆蓋底部通道構件，同時頂部通道構件位於虛設層的頂表面上方。然後對暴露出的偶 極層進行回蝕。利用氧電漿對虛設層進行處理以在虛設層的表面之上引入羥基(hydroxyl group)。在虛設層的頂表面上選擇性地沉積對矽與羥基之間的鍵具有親和力的SAM。由於在虛設層上存在SAM，在隨後的沉積硬罩幕層的步驟期間，僅在頂部通道構件周圍沉積硬罩幕層，而不在SAM上沉積硬罩幕層。在沉積硬罩幕層之後，移除SAM及虛設層，並且將偶極層中的摻雜物質熱驅入至閘極介電層及/或介面層中。在熱驅入之後，移除多餘的偶極層。形成第一閘極結構以包繞於底部通道構件周圍，並且形成第二閘極結構以包繞於頂部通道構件周圍。由於使用SAM，可選擇性地形成硬罩幕層，以在移除虛設層期間保護頂部通道構件。
現參照附圖更詳細地闡述本揭露的各態樣。以此來說，圖1是示出根據本揭露各態樣的用於形成堆疊式多閘極裝置的閘極結構的方法100的流程圖。方法100僅為實例且並不旨在將本揭露限制於方法100中明確示出的內容。可在方法100之前、期間及之後提供附加步驟，並可替換、取消或移動所闡述的一些步驟以得到所述方法的附加實施例。為了簡明起見，本文中未詳細闡述所有步驟。下文結合圖2至圖27闡述方法100，圖2至圖27是根據方法100的實施例的工件200在不同製作階段的局部剖視圖。由於在製作製程結束時，工件200將被製作成半導體裝置200，因此根據上下文需要，工件200可被稱為半導體裝置200。另外，在本文通篇及不同的實施例中，除非另外指出，否則相同的參考編號表示具有類似結構及組成物的相同特徵。源極/汲極區可相依 於上下文而各別地或共同地指源極或汲極。
參照圖1及圖2至圖13，方法100包括方塊102，在方塊102中形成底部通道構件2080B及頂部通道構件2080T。方塊102處的操作包括：在基底202之上形成超晶格2040(如圖2所示)；對超晶格2040進行圖案化以形成鰭狀結構210(如圖3所示)；在鰭狀結構210的通道區210C之上形成虛設閘極堆疊214(如圖4所示)；形成閘極間隔件222及使鰭狀結構210的源極/汲極區210SD凹陷(如圖5及圖6所示)；形成底部源極/汲極特徵230(如圖7所示)；沉積底部接觸蝕刻停止層(contact etch stop layer，CESL)232及底部層間介電(interlayer dielectric，ILD)層234(如圖8所示)；形成頂部源極/汲極特徵240(如圖9所示)；沉積頂部CESL 246及頂部ILD層248(如圖10及圖11所示)；以及移除虛設閘極堆疊214並釋放底部通道構件2080B及頂部通道構件2080T(如圖12及圖13所示)。
參照圖2，在一些實施例中，基底202可為矽(Si)基底。在一些其他實施例中，基底202可包括其他半導體，例如鍺(Ge)、矽鍺(SiGe)或III-V半導體材料。實例性III-V半導體材料可包括砷化鎵(GaAs)、磷化銦(InP)、磷化鎵(GaP)、氮化鎵(GaN)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、磷化鎵銦(GaInP)及砷化銦鎵(InGaAs)。基底202亦可包括絕緣層(例如氧化矽層)，以具有絕緣體上矽(silicon-on-insulator，SOI)結構。儘管圖中未明確示出，但基底202可包括n型阱區及 p型阱區，以用於製作不同導電類型的電晶體。當存在時，n型阱及p型阱中的每一者形成於基底202中且包括摻雜分布(doping profile)。n型阱可包括n型摻雜劑(例如磷(P)或砷(As))的摻雜分布。p型阱可包括p型摻雜劑(例如硼(B))的摻雜分布。n型阱及p型阱中的摻雜可使用離子植入或熱擴散來形成且可視為基底202的一部分。
圖2所示的超晶格2040可包括第一堆疊結構204B、位於第一堆疊結構204B之上的富鍺犧牲層206M以及位於富鍺犧牲層206M之上的第二堆疊結構204T。第一堆疊結構204B及第二堆疊結構204T中的每一者包括與至少一個犧牲層206交錯的多個通道層208。通道層208與犧牲層206可具有不同的半導體組成物。在一些實施方案中，通道層208由矽(Si)形成且犧牲層206由矽鍺(SiGe)形成。在該些實施方案中，犧牲層206中附加的鍺含量容許選擇性地移除犧牲層206或使犧牲層206凹陷，而不會對通道層208造成實質性損壞。一個接一個地交替沉積犧牲層206與通道層208，以形成第一堆疊結構204B或第二堆疊結構204T。應注意，圖2中的第一堆疊結構204B及第二堆疊結構204T包括與一(1)至兩(2)層犧牲層206交錯的兩(2)至三(3)層通道層208，此僅出於例示性目的而不旨在進行超出申請專利範圍中所具體列舉內容的限制。可理解，可於第一堆疊結構204B及第二堆疊結構204T中的每一者中包括任何數目的通道層208，並且與合適數目的犧牲層206交錯。層的數目相依於頂部GAA電晶體及 底部GAA電晶體的通道構件的期望數目。在一些實施例中，第一堆疊結構204B及第二堆疊結構204T中的每一者中的通道層208的數目可介於2與5之間。第一堆疊結構204B與第二堆疊結構204T藉由富鍺層206M彼此間隔開，所述富鍺層206M具有較其他犧牲層206高的鍺含量。在一些實例中，犧牲層206包括介於約10%與約35%之間的鍺含量，而富鍺層206M包括介於約40%與約55%之間的鍺含量。富鍺層206M中增加的鍺含量使富鍺層206M較犧牲層206蝕刻得更快。
第一堆疊結構204B中的通道層208可提供底部GAA電晶體的通道構件，並且第二堆疊結構204T中的通道層208可提供頂部GAA電晶體的通道構件。用語「通道構件」(channel member)在本文中用於表示電晶體中具有奈米級尺寸並具有細長形狀的用於通道的任何材料部分，而不論此部分的橫截面形狀如何。通道構件可為奈米配線、奈米片材或其他奈米結構的形式且可具有圓形、橢圓形、跑道(race-track)形、矩形或正方形的橫截面。當選擇性地使犧牲層206凹陷以形成內部間隔件凹槽時，富鍺層206M將被移除。
可使用氣相磊晶(vapor-phase epitaxy，VPE)、超高真空化學氣相沉積(ultra-high vacuum chemical vapor deposition，UHV-CVD)、分子束磊晶(molecular beam epitaxy，MBE)及/或其他合適的磊晶沉積製程在基底202之上一個接一個地沉積第一堆疊結構204B中的層、富鍺層206M及第二堆疊結構204T中的 層。
參照圖3，由超晶格2040及基底202的一部分形成鰭狀結構210。出於圖案化目的，可在超晶格2040之上沉積硬罩幕209。硬罩幕209可為單個層或多層。在圖3中所示的一個實例中，硬罩幕209包括第一氧化矽層2092、位於第一氧化矽層2092之上的氮化矽層2094以及位於氮化矽層2094之上的第二氧化矽層2096。如圖3中所示，鰭狀結構210自基底202沿著Z方向垂直地延伸且沿著Y方向縱向地延伸。可使用合適的製程(包括雙重圖案化製程或多重圖案化製程)對鰭狀結構210進行圖案化。一般來說，雙重圖案化製程或多重圖案化製程結合了光微影製程與自對準製程，進而能夠產生具有例如較使用單一直接光微影製程可獲得的節距小的節距的圖案。舉例來說，在一個實施例中，使用光微影製程在基底之上形成材料層且對材料層進行圖案化。使用自對準製程在經圖案化材料層旁邊形成間隔件。然後移除材料層，然後可將剩餘的間隔件或芯軸(mandrel)用作蝕刻罩幕來對超晶格2040及基底202進行蝕刻，以形成鰭狀結構210。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching，RIE)及/或其他合適的製程。
在形成鰭狀結構210之後，在鰭狀結構210周圍形成隔離特徵212，以將鰭狀結構210與相鄰的鰭狀結構210分隔開。隔離特徵212亦可被稱為淺溝渠隔離(shallow trench isolation，STI)特徵212。在實例性製程中，使用化學氣相沉積(chemical vapor deposition，CVD)、低於大氣壓力的CVD(subatmospheric CVD，SACVD)、可流動CVD(flowable CVD，FCVD)、旋轉塗佈及/或其他合適的製程在包括鰭狀結構210的工件200之上沉積用於隔離特徵的介電材料。然後，對所沉積介電材料進行平坦化及使所沉積介電材料凹陷以形成隔離特徵212。如圖3中所示，鰭狀結構210高出隔離特徵212。用於隔離特徵212的介電材料可包括氧化矽、氮氧化矽、經氟摻雜的矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低介電常數介電質、其組合及/或其他合適的材料。在圖3中所示的實施例中，由基底202形成的鰭狀結構210的基部部分隱埋於隔離特徵212中。此基部部分亦可被稱為基部鰭。在圖3中所示的一些實施例中，由超晶格2040形成的鰭狀結構210的部分高出隔離特徵212的頂表面。
參照圖4，在鰭狀結構210的通道區210C之上形成虛設閘極堆疊214。在一些實施例中，採用其中虛設閘極堆疊214用作功能閘極結構的佔位件(placeholder)的閘極替換製程(或後閘極製程(gate-last process))。亦可存在其他製程及配置。為了形成虛設閘極堆疊214而在工件200之上沉積虛設介電層216、虛設閘極電極層218及閘極頂部硬罩幕220。沉積該些層可包括使用低壓CVD(low-pressure CVD，LPCVD)、CVD、電漿增強型CVD(plasma-enhanced CVD，PECVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、熱氧化、電子束蒸鍍或其他合適的沉積技術或其組合。虛設介電 層216可包括氧化矽，虛設閘極電極層218可包括多晶矽，並且閘極頂部硬罩幕220可為包括氧化矽及氮化矽的多層。使用光微影製程及蝕刻製程對閘極頂部硬罩幕220進行圖案化。光微影製程可包括光阻塗佈(例如旋轉塗佈)、軟烘焙、罩幕對準、曝光、曝光後烘焙、光阻顯影、沖洗、乾燥(例如旋轉乾燥及/或硬烘焙)、其他合適的微影技術、及/或其組合。蝕刻製程可包括乾式蝕刻(例如RIE蝕刻)、濕式蝕刻及/或其他蝕刻方法。像鰭狀結構210那般，亦可使用雙重圖案化技術或多重圖案化技術來對虛設閘極堆疊214進行圖案化。此後，使用經圖案化閘極頂部硬罩幕220作為蝕刻罩幕，然後對虛設介電層216及虛設閘極電極層218進行蝕刻以形成虛設閘極堆疊214。虛設閘極堆疊214沿著X方向縱向地延伸以包繞於鰭狀結構210之上且著落於隔離特徵212上。鰭狀結構210的位於虛設閘極堆疊214下面的部分對通道區210C進行界定。通道區210C與虛設閘極堆疊214亦對不與虛設閘極堆疊214在垂直方向上交疊的源極/汲極區210SD進行界定。通道區210C沿著Y方向設置於兩個源極/汲極區210SD之間。
參照圖5，使鰭狀結構210的源極/汲極區210SD凹陷以形成源極/汲極凹槽224。為了形成源極/汲極凹槽224，可使用CVD、SACVD或ALD在工件200之上共形地沉積閘極間隔件層222。閘極間隔件層222可包括氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、及/或其組合。在沉積閘極間隔件層222之後，在非等向性蝕刻製程中對工件200進行蝕刻以形 成源極/汲極凹槽224。蝕刻製程可為乾式蝕刻製程或合適的蝕刻製程。實例性乾式蝕刻製程可採用含氧氣體、氫氣(H2)、含氟氣體(例如CF4、SF6、NF3、CH2F2、CHF3及/或C2F6)、含氯氣體(例如Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如HBr及/或CHBr3)、含碘氣體、其他合適的氣體及/或電漿、及/或其組合。在非等向性蝕刻之後，通道區210C中的犧牲層206的側壁、通道層208的側壁及富鍺層206M的側壁暴露於源極/汲極凹槽224中。由於其細長形狀，源極/汲極凹槽224亦可被稱為源極/源極溝渠224。
參照圖5，形成內部間隔件特徵226。在形成源極/汲極凹槽224之後，使通道區210C中的犧牲層206選擇性地且局部地凹陷以形成內部間隔件凹槽，而被暴露出的通道層208實質上未被蝕刻。在其中通道層208本質上由矽(Si)組成且犧牲層206本質上由矽鍺(SiGe)組成的實施例中，選擇性地及局部地使犧牲層206凹陷可包括SiGe氧化製程並接著進行SiGe氧化物移除。在該些實施例中，SiGe氧化製程可包括使用具氧(O3)。在一些其他實施例中，選擇性凹陷可為選擇性等向性蝕刻製程(例如選擇性乾式蝕刻製程或選擇性濕式蝕刻製程)，並且使犧牲層206凹陷的程度由蝕刻製程的持續時間控制。選擇性乾式蝕刻製程可包括使用一或多種氟系蝕刻劑，例如氟氣或氫氟碳化物。選擇性濕式蝕刻製程可包括使用氟化氫(HF)或氫氧化銨(NH4OH)。由於富鍺層206M額外的鍺含量，當犧牲層206被部分地蝕刻時，富鍺層206M可被完全移除。在形成內部間隔件凹槽之後，在工件200 之上(包括在內部間隔件凹槽以及藉由移除富鍺層206M而留下的空間中)沉積內部間隔件材料層。內部間隔件材料層可包括氧化矽、氮化矽、碳氧化矽、碳氮氧化矽、碳氮化矽、金屬氮化物或合適的介電材料。然後對所沉積的內部間隔件材料層進行回蝕，以移除閘極間隔件層之上以及通道層208的側壁之上的多餘的內部間隔件材料層，藉此形成內部間隔件特徵226及中間介電層226M，如圖5中所示。在一些實施例中，用於形成內部間隔件凹槽的回蝕製程可為乾式蝕刻製程，所述乾式蝕刻製程包括使用含氧氣體、氫氣(H2)、氮氣(N2)、含氟氣體(例如NF3、CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯氣體(例如Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如HBr及/或CHBr3)、含碘氣體(例如CF3I)、其他合適的氣體及/或電漿、及/或其組合。
參照圖6，由於對源極/汲極凹槽224進行蝕刻的蝕刻製程以更慢的速率對閘極間隔件層222進行蝕刻，因此源極/汲極凹槽224的底部部分可沿著X方向被界定於閘極間隔件層222的一些部分之間或者甚至被界定於隔離特徵212的一些部分之間。
參照圖7，在源極/汲極凹槽224之上形成底部源極/汲極特徵230。可使用磊晶製程(例如VPE、UHV-CVD、MBE及/或其他合適的製程)形成底部源極/汲極特徵230。磊晶生長製程可使用與半導體表面交互作用的氣態及/或液態前驅物。底部源極/汲極特徵230的磊晶生長可自基底202的頂表面及第一堆疊結構204B中的通道層208的被暴露出的側壁二者進行。雖然未明確示 出，但可在通道層208的側壁之上形成阻擋層，所述通道層208未被設計成嚙合底部源極/汲極特徵230。如圖7中所示，所沉積的底部源極/汲極特徵230與由第一堆疊結構204B形成的通道層208在實體上接觸(或鄰接)。應注意，底部源極/汲極特徵230不接觸位於中間介電層226M正上方及正下方的通道層208。儘管底部源極/汲極特徵230的磊晶生長不太可能在內部間隔件特徵226的表面上進行，但底部源極/汲極特徵230的過度生長會使底部源極/汲極特徵230在內部間隔件特徵226之上合併。端視設計而定，底部源極/汲極特徵230可為n型或p型。在所繪示實施例中，底部源極/汲極特徵230是p型源極/汲極特徵且可包括摻雜有p型摻雜劑(例如硼(B))的矽鍺(SiGe)。在一些替代性實施例中，底部源極/汲極特徵230可為n型源極/汲極特徵且可包括摻雜有磷(P)的矽(Si)。在該些所繪示實施例中，底部源極/汲極特徵230包括經硼摻雜的矽鍺(SiGe：B)。
參照圖8，在底部源極/汲極特徵230之上沉積底部接觸蝕刻停止層(CESL)232及底部層間介電(ILD)層234。底部CESL 232可包括氮化矽、氮氧化矽及/或此項技術中已知的其他材料。底部ILD層234可包括例如以下材料：正矽酸四乙酯(tetraethylorthosilicate，TEOS)氧化物；未經摻雜的矽酸鹽玻璃；或者經摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融二氧化矽玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、經硼摻雜的矽玻璃(boron doped silicon glass，BSG)、及/或其他合適的介電材料。在一些實施例中，首先藉由CVD、ALD、電漿增強化學氣相沉積(PECVD)製程及/或其他合適的沉積或氧化製程在工件200上共形地沉積底部CESL 232，並藉由旋轉塗佈、FCVD、CVD或其他合適的沉積技術在底部CESL 232之上沉積底部ILD層234。在一些實施例中，在形成底部ILD層234之後，可對工件200進行退火以提高底部ILD層234的完整性。如圖8中所示，將底部CESL 232及底部ILD層234回蝕至由第二堆疊結構204T形成的通道層208的被暴露出的側壁。底部CESL 232與底部源極/汲極特徵230的頂表面及中間介電層226M的側壁直接接觸。此外，底部CESL 232與位於中間介電層226M的正上方及正下方的通道層208的側壁直接接觸。底部ILD層234藉由底部CESL 232而與位於中間介電層226M的正上方及正下方的底部源極/汲極特徵230的頂表面及通道層208的側壁間隔開。
參照圖9，形成頂部源極/汲極特徵240。可使用磊晶製程(例如VPE、UHV-CVD、MBE及/或其他合適的製程)形成頂部源極/汲極特徵240。磊晶生長製程可使用與由第二堆疊結構204T形成的通道層208的組成物交互作用的氣態及/或液態前驅物。頂部源極/汲極特徵240的磊晶生長可自由第二堆疊結構204T形成的通道層208的被暴露出的側壁進行。所沉積頂部源極/汲極特徵240與由第二堆疊結構204T形成的通道層208在實體上接觸(或鄰接)。端視設計而定，頂部源極/汲極特徵240可為n型或p型。 在所繪示實施例中，頂部源極/汲極特徵240是n型源極/汲極特徵且可包括摻雜有n型摻雜劑(例如磷(P))的矽(Si)。在該些所繪示實施例中，頂部源極/汲極特徵240可包括經磷摻雜的矽(Si：P)。在一些替代性實施例中，頂部源極/汲極特徵240是p型源極/汲極特徵且可包括經硼摻雜的矽鍺(SiGe：B)。
參照圖10及圖11，在頂部源極/汲極特徵240之上沉積頂部CESL 246及頂部ILD層248。頂部CESL 246可包括氮化矽、氮氧化矽及/或此項技術中已知的其他材料且可藉由CVD、ALD、電漿增強型化學氣相沉積(PECVD)製程及/或其他合適的沉積或氧化製程形成。在一些實施例中，首先在工件200上共形地沉積頂部CESL 246，並且藉由旋轉塗佈、FCVD、CVD或其他合適的沉積技術在頂部CESL 246之上沉積頂部ILD層248。頂部ILD層248可包括例如以下材料：正矽酸四乙酯(TEOS)氧化物；未經摻雜的矽酸鹽玻璃；或者經摻雜的氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、熔融二氧化矽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、經硼摻雜的矽玻璃(BSG)及/或其他合適的介電材料。在一些實施例中，在形成頂部ILD層248之後，可對工件200進行退火以提高頂部ILD層248的完整性。為了移除多餘的材料且暴露出虛設閘極堆疊214的頂表面，可執行平坦化製程，例如化學機械研磨(chemical mechanical polishing，CMP)製程。頂部CESL 246與頂部源極/汲極特徵240的頂表面及閘極間隔件層222的側壁直接接觸。頂部ILD層248藉由頂部CESL 246而與頂部源極/汲極特 徵240的頂表面及閘極間隔件層222的側壁間隔開。
參照圖12及圖13，移除虛設閘極堆疊214，並選擇性地移除通道區210C中的犧牲層206以釋放至少一個底部通道構件2080B及至少一個頂部通道構件2080T。移除虛設閘極堆疊214可包括對虛設閘極堆疊214中的材料具有選擇性的一或多個蝕刻製程。舉例來說，可使用選擇性濕式蝕刻、選擇性乾式蝕刻或其組合來執行虛設閘極堆疊214的移除。在移除虛設閘極堆疊214之後，暴露出通道區210C中的通道層208的側壁及犧牲層206的側壁。此後，選擇性地移除通道區210C中的犧牲層206，以釋放由第一堆疊結構204B形成的通道層208中的至少一者作為至少一個底部通道構件2080B、以及釋放由第二堆疊結構204T形成的通道層208中的至少一者作為頂部通道構件2080T中的至少一者。雖然圖12示出了一個底部通道構件2080B及一個頂部通道構件2080T，但是應理解，當超晶格2040在富鍺層206M下方及上方包括更多通道層208及犧牲層206時，可形成更多的底部通道構件2080B及頂部通道構件2080T。在所繪示的實例中，底部通道構件2080B設置於中間介電層226M下方，並且頂部通道構件2080T設置於中間介電層226M上方。此處，由於底部通道構件2080B及頂部通道構件2080T的尺寸是奈米級的，因此該些構件亦可被稱為奈米結構。對犧牲層206的選擇性移除可藉由選擇性乾式蝕刻、選擇性濕式蝕刻或其他選擇性蝕刻製程來實施。在一些實施例中，選擇性濕式蝕刻包括氨過氧化物混合(ammonium peroxide mixing，APM)蝕刻(例如氫氧化銨-過氧化氫-水混合物)。在一些其他實施例中，選擇性移除包括SiGe氧化並接著進行矽鍺氧化物移除。舉例來說，可藉由具氧清潔來提供氧化，然後藉由例如NH4OH等蝕刻劑來移除矽鍺氧化物。
現在參照圖13。在底部通道構件2080B及頂部通道構件2080T被釋放時，除了底部通道構件2080B及頂部通道構件2080T之外，中間介電層226M以及其正下方及正上方的通道層208亦可變得懸空。為了便於參考，可將所述兩個通道層208及直接夾置於其間的中間介電層226M統稱為中間構件2080M。由於中間介電層226M的存在，隨後形成的介面層、閘極介電層、偶極層及閘極電極不在此兩個通道層208之間延伸。另外，如圖10所示，此兩個通道層208以及中間介電層226M由底部CESL 232進行封端(end-capped)。因此，此兩個通道層208被禁用且不用作通道構件。
參照圖1及圖14，方法100包括方塊104，在方塊104中在底部通道構件2080B及頂部通道構件2080T周圍形成閘極介電層250。方塊104處的操作可包括在半導體表面上形成介面層249，以及沉積閘極介電層250以包繞於底部通道構件2080B、頂部通道構件2080T及中間構件2080M周圍。介面層249包括氧化矽且可在預清潔製程中形成。實例性預清潔製程可包括使用RCA SC-1(氨、過氧化氫及水)及/或RCA SC-2(鹽酸、過氧化氫及水)。如圖14所示，介面層249形成於半導體表面上，例如自基 底202圖案化而成的基部鰭的暴露出的表面以及底部通道構件2080B的暴露出的表面、頂部通道構件2080T的暴露出的表面及中間構件2080M的通道層208的暴露出的表面。亦即，一般來說，介面層249不形成於中間介電層226M的表面上或隔離特徵212的表面上。然後使用ALD、CVD及/或其他合適的方法在介面層249之上沉積閘極介電層250。閘極介電層250由高介電常數介電材料形成。如本文中所使用及闡述，高介電常數介電材料包括具有高介電常數(例如較熱氧化矽的介電常數(~3.9)大)的介電材料。在一個實施例中，閘極介電層250可包括氧化鉿。在一些情況下，閘極介電層250可具有介於約1埃與約20埃之間的厚度。與介面層249不同，閘極介電層250可沉積於中間介電層226M的側壁上或隔離特徵212的頂表面上。
參照圖1及圖15，方法100包括方塊106，在方塊106中在底部通道構件2080B及頂部通道構件2080T周圍沉積偶極層252。在一些實施例中，偶極層252可包括氧化鑭(La2O3)、氧化鋯(ZrO2)或氧化鋁(Al2O3)。可使用ALD或CVD來沉積偶極層252。在一些情況下，偶極層252可沉積至介於約1埃與約20埃之間的厚度。像閘極介電層250一樣，偶極層252包繞於底部通道構件2080B、中間構件2080M及頂部通道構件2080T周圍。另外，偶極層252的一部分可沉積於閘極介電層250的位於隔離特徵212上的頂表面之上。
參照圖1及圖16，方法100包括方塊108，在方塊108 中在偶極層之上沉積虛設層254。在一些實施例中，虛設層254可包括光阻層或底部抗反射塗層(bottom antireflective coating，BARC)層。虛設層254可包括矽(Si)、氧(O)及碳(C)。在一些情況下，虛設層254可具有介於約3%與約10%之間的碳含量。在一些實施例中，可使用旋轉塗佈或可流動CVD(FCVD)來沉積虛設層254。如圖16所示，虛設層254設置於偶極層252之上，並且虛設層254的頂表面高於偶極層252的最頂表面。
參照圖1及圖17，方法100包括方塊110，在方塊110中對虛設層254進行回蝕，使得頂部通道構件2080T及中間構件2080M的一部分高出虛設層254的頂表面。在方塊110處，可使用乾式蝕刻製程非等向性地對虛設層254進行回蝕，所述乾式蝕刻製程使用氬(Ar)、氧(O2)、氦(He)、氫(H2)、氟化氫(HF)、氨(NH3)、其電漿或其組合。方塊110處的回蝕降低了虛設層254的高度，使得頂部通道構件2080T及中間構件2080M的一部分(以及沉積於其上的閘極介電層250及偶極層252)高出虛設層254的頂表面。亦即，經回蝕的虛設層254保護底部通道構件2080B周圍的偶極層252，但使頂部通道構件2080T周圍的偶極層252暴露出以進行隨後的製程步驟。
參照圖1及圖18，方法100包括方塊112，在方塊112中使未被虛設層254覆蓋的偶極層252凹陷。在方塊110處對偶極層252進行回蝕之後，暴露出頂部通道構件2080T周圍及中間構件2080M的頂部部分周圍的偶極層252以進行凹陷。在一些實 施例中，可使用濕式蝕刻製程來使暴露出的偶極層252凹陷或將其部分地移除，所述濕式蝕刻製程使用鹽酸(HCl)、RCA SC-1(氨、過氧化氫及水)、RCA SC-2(鹽酸、過氧化氫及水)或其組合。如圖18所示，儘管在方塊112處可將偶極層252的暴露出的部分的大部分移除，但偶極層252的設置於頂部通道構件2080T與中間構件2080M之間的部分可得到保留。
參照圖1及圖19，方法100包括方塊114，在方塊114中在虛設層254之上選擇性地沉積自組裝單層(SAM)256。方塊114處的操作包括使用氧電漿對虛設層254進行預處理以及沉積SAM 256。SAM 256包括具有頭基團(head group)及尾基團(tail group)的分子。在一些實施例中，頭基團對羥基-矽鍵具有高親和性，但對金屬表面上的羥基親和性差或不具有親和性。在一些情況下，頭基團可包括可與虛設層254上的羥基-矽鍵反應或交互作用的部分。舉例來說，頭基團可包括矽烷部分(silane moiety)、磷酸酯部分(phosphonate moiety)、羧酸酯部分(carboxylate moiety)、兒茶酚部分(catechol moiety)、炔烴部分(alkyne moiety)、烯烴部分(alkene moiety)或胺部分(an amine moiety)。分子的尾基團可包括烷基(alkyl group)。一旦沉積了SAM 256，烷基便為硬罩幕層(例如以下將闡述的硬罩幕層258)的沉積提供位阻(steric hindrance)。雖然大的或長的烷基可提供更佳的位阻並更佳地將偶極層252鈍化，但此處的烷基對於此應用來說不能太長或太大，乃因大的或長的尾基團將阻止SAM分子到達小的閘極溝 渠。在一些情況下，尾基團中的烷基可包括1至10個碳(C)原子。如圖19所示，利用氧電漿進行的預處理增加了虛設層254的頂表面上的矽-羥基鍵的數目，此有利於在虛設層254的頂表面上選擇性地沉積SAM 256。在一些實施例中，預處理可包括介於室溫(約25℃)與約400℃之間的製程溫度。由於SAM 256中的分子的頭基團對偶極層252上的金屬-羥基鍵不具有親和力或親和力差，因此可在暴露出的偶極層252上沉積很少的SAM 256或不沉積SAM 256。在一些實施例中，SAM 256的沉積包括循環沉積製程，所述循環沉積製程包括多個製程循環，例如介於5個與20個製程循環之間。製程循環中的每一者可包括沉積SAM 256以及利用去離子(deionized，DI)水進行沖洗。DI水沖洗有助於移除鬆散地附著至偶極層252的SAM 256。SAM 256的沉積可包括介於約室溫(約25℃)與約450℃之間的製程溫度。用於沉積SAM 256的製程溫度不能超過450℃，否則SAM 256中的分子可能會開始分解。在一些情況下，SAM 256可具有介於約5埃與約20埃之間的厚度。
參照圖1及圖20，方法100包括方塊116，在方塊116中選擇性地沉積硬罩幕層258以包繞於頂部通道構件2080T之上。在SAM 256將虛設層254的頂表面鈍化的情況下，硬罩幕層258可選擇性地沉積於偶極層252上，包括沉積至SAM 256的側壁與偶極層252之間的小縫隙中。在一些實施例中，硬罩幕層258可包括氮化鈦(TiN)或氧化鈦(TiO2)。可使用ALD或CVD來沉 積硬罩幕層258。在一些情況下，硬罩幕層258可包括介於約10埃與約100埃之間的厚度。
參照圖1、圖21及圖22，方法100包括方塊118，在方塊118中移除SAM 256及虛設層254。可使用乾式蝕刻製程或灰化製程移除SAM 256，包括使用氧電漿、氫電漿、氮電漿或其組合。在一些情況下，SAM 256的移除可包括介於約350℃與約450℃之間的製程溫度。可使用乾式蝕刻製程移除虛設層254，所述乾式蝕刻製程使用氬(Ar)、氧(O2)、氦(He)、氫(H2)、氟化氫(HF)、氨(NH3)、其電漿或其組合。
參照圖1及圖23，方法100包括方塊120，在方塊120中移除硬罩幕層258。硬罩幕層258用於在將偶極層252圖案化及移除虛設層254期間保護頂部通道構件2080T以及包繞於頂部通道構件2080T周圍的閘極介電層250。一旦偶極層252被圖案化且虛設層254被完全移除，方法100便選擇性地移除硬罩幕層258。在一些實施例中，可使用濕式蝕刻製程或乾式蝕刻製程選擇性地移除硬罩幕層258。舉例來說，當硬罩幕層258包括氮化鈦(TiN)時，可使用包括氫氧化銨(NH4OH)及過氧化氫(H2O2)的濕式蝕刻製程或包括含氯前驅物(例如HCl、Cl2、BCl3)及碳氫化合物(例如CH4、C2H6)的乾式蝕刻製程來移除硬罩幕層258。
參照圖1及圖23，方法100包括方塊122，在方塊122中執行熱驅入製程300。熱驅入製程300使偶極層252中的偶極摻雜物質擴散至閘極介電層250中或擴散至介面層249與閘極介電 層250之間的介面。亦即，熱驅入製程300將偶極摻雜物質驅入至閘極介電層250中或者驅入至介面層249與閘極介電層250之間的介面。熱驅入製程300可包括快速熱退火(rapid thermal annealing，RTA)、毫秒退火(millisecond annealing，MSA)、微秒退火(microsecond annealing，μSA)或其他合適的退火製程。在一些實施方案中，熱驅入製程300包括介於約500℃與約1200℃之間的退火溫度。
參照圖1及圖24，方法100包括方塊124，在方塊124中移除多餘的偶極層252。在方塊122處熱驅入偶極摻雜物質之後，移除多餘的偶極層252以為以下將進一步闡述的第一閘極電極260及第二閘極電極264騰出空間。在方塊124處，可使用濕式蝕刻製程移除過量的偶極層252，所述濕式蝕刻製程使用鹽酸(HCl)、RCA SC-1(氨、過氧化氫及水)、RCA SC-2(鹽酸、過氧化氫及水)或其組合。
參照圖1及圖25至圖27，方法100包括方塊126，在方塊126中形成第一閘極電極260及第二閘極電極264。方塊126處的操作包括：沉積第一閘極電極260以包繞於底部通道構件2080B周圍；沉積絕緣層262以將第一閘極電極260與欲沉積的第二閘極電極264電性隔離；以及沉積第二閘極電極264。第一閘極電極260及第二閘極電極264可包括氮化鈦(TiN)、鈦鋁(TiAl)、鉬(Mo)或釕(Ru)。在一些實施例中，儘管以上闡述了用於提供不同臨限電壓的偶極工程，但是第一閘極電極260的組分與第 二閘極電極264的組分可仍不同以進一步增大臨限電壓差。在各實例之中，氮化鈦(TiN)、鉬(Mo)及釕(Ru)可被視為p型功函數金屬材料，並且鈦鋁(TiAl)可被視為n型功函數金屬材料。在一些其他實施例中，上述偶極工程確定頂部GAA電晶體及底部GAA電晶體的臨限電壓，並且第一閘極電極260與第二閘極電極264可具有相同的組分。絕緣層262可包括碳氮氧化矽或碳氧化矽，並且可包括介於約1%與約6%之間的碳含量。
在實例性製程中，首先使用ALD或CVD沉積第一閘極電極260，以包繞於底部通道構件2080B、中間構件2080M及頂部通道構件2080T周圍，如圖25所示。然後，使用合適的製程(例如包括含氯前驅物(例如HCl、Cl2、BCl3)及碳氫化合物(例如CH4、C2H6)的乾式蝕刻製程)對第一閘極電極260進行回蝕，直至第一閘極電極260的頂表面與中間介電層226M的底表面實質上共面為止。在回蝕之後，使用ALD或CVD在第一閘極電極260之上沉積絕緣層262。然後修剪可部分地包繞於頂部通道構件2080T周圍的多餘的絕緣層262或使其凹陷以暴露出頂部通道構件2080T周圍的閘極介電層250。最後，使用ALD或CVD沉積第二閘極電極264，以包繞於頂部通道構件2080T周圍，如圖26所示。第一閘極電極260、底部通道構件2080B周圍的介面層249及底部通道構件2080B周圍的閘極介電層250可被統稱為第一閘極結構270或底部閘極結構270。第二閘極電極264、頂部通道構件2080T周圍的介面層249及頂部通道構件2080T周圍的閘極介 電層250可被統稱為第二閘極結構280或頂部閘極結構280。
參照圖27。第一閘極結構270與底部通道構件2080B接合以形成底部GAA電晶體。第二閘極結構280與頂部通道構件2080T接合以形成頂部GAA電晶體。底部通道構件2080B的側壁與底部源極/汲極特徵230接觸。頂部通道構件2080T的側壁與頂部源極/汲極特徵240接觸。
在一個示例性態樣中，本揭露是有關於一種方法。所述方法包括：形成閘極介電層以包繞於底部通道構件及設置於底部通道構件之上的頂部通道構件周圍；在閘極介電層之上沉積偶極層以包繞於底部通道構件及頂部通道構件周圍；形成虛設層，使得底部通道構件設置於虛設層的頂表面下方且頂部通道構件設置於虛設層的頂表面上方；移除頂部通道構件周圍的偶極層，以暴露出頂部通道構件周圍的閘極介電層；在虛設層的頂表面上形成自組裝單層(SAM)；在形成SAM之後，沉積硬罩幕層以包繞於頂部通道構件之上；移除SAM及虛設層；移除硬罩幕層；在移除硬罩幕層之後，執行熱驅入製程以將偶極摻雜物質自偶極層驅入至底部通道構件周圍的閘極介電層中；以及移除偶極層。
在一些實施例中，所述方法更包括：形成第一閘極電極以包繞於底部通道構件周圍；在第一閘極電極之上沉積絕緣層；以及形成第二閘極電極以包繞於頂部通道構件周圍。在一些情況下，SAM選擇性地形成於虛設層上，而不形成於閘極介電層上，並且硬罩幕層選擇性地形成於閘極介電層上，而不形成於SAM上。 在一些實施例中，SAM包括具有頭基團及尾基團的分子。頭基團對羥基與矽之間的鍵的親和力強於對羥基與金屬之間的鍵的親和力。在一些情況下，頭基團包括矽烷部分、磷酸酯部分、羧酸酯部分、兒茶酚部分、炔烴部分、烯烴部分或胺部分。在一些實施例中，尾基團包括烷基。在一些實施例中，烷基中的碳原子數為1與10之間。在一些情況下，閘極介電層包括氧化鉿，並且虛設層包括矽、氧及碳。在一些實施方案中，偶極層包括氧化鑭、氧化鋯或氧化鋁。在一些實施例中，硬罩幕層包括氮化鈦或氧化鈦。
在另一示例性態樣中，本揭露是有關於一種方法。所述方法包括：形成工件，所述工件包括基部鰭、底部通道層、位於底部通道層之上的中間構件以及位於中間構件之上的頂部通道層，中間構件具有夾置於兩個中間通道層之間並與所述兩個中間通道層接觸的中間介電層；形成閘極介電層以包繞於底部通道層、中間構件及頂部通道層周圍；在閘極介電層之上沉積偶極層以包繞於底部通道層、中間構件及頂部通道層周圍；在沉積偶極層之後，在工件之上沉積虛設層；對虛設層進行回蝕，使得頂部通道層及中間構件的一部分高出虛設層的頂表面；在回蝕之後，移除偶極層的位於頂部通道層的頂表面及側壁之上的部分，以暴露出頂部通道層周圍的閘極介電層；在虛設層的頂表面上選擇性地形成自組裝單層(SAM)；在選擇性地形成之後，選擇性地沉積硬罩幕層以包繞於頂部通道層之上；移除虛設層及SAM；移除硬罩幕層；在移除硬罩幕層之後，執行熱驅入製程以將偶極摻雜物質自偶極 層驅入至底部通道層周圍的閘極介電層中；以及移除偶極層。
在一些實施例中，回蝕包括使用氟化氫或氨的乾式蝕刻製程。在一些實施方案中，偶極層的所述部分的移除包括使用鹽酸、氫氧化銨、過氧化氫或其組合的濕式蝕刻製程。在一些情況下，所述方法更包括在選擇性地形成SAM之前，利用氧電漿對虛設層進行處理。在一些實施例中，在選擇性地沉積硬罩幕層之後，硬罩幕層的一部分被夾置於中間構件的所述部分與SAM之間。在一些實施例中，SAM的移除包括使用氧電漿、氫電漿、氮電漿或其組合的乾式蝕刻製程。在一些實施例中，所述方法更包括在形成閘極介電層之前，在基部鰭、底部通道層、所述兩個中間通道層及頂部通道層的暴露出的表面上形成介面層。
在又一示例性態樣中，本揭露是有關於一種方法。所述方法包括：在底部通道構件的表面上及設置於底部通道構件之上的頂部通道構件的表面上形成介面層；在介面層之上形成閘極介電層以包繞於底部通道構件及頂部通道構件周圍；在閘極介電層之上沉積偶極層以包繞於底部通道構件及頂部通道構件周圍；在偶極層之上沉積虛設層；對虛設層進行回蝕，使得頂部通道構件高出虛設層的頂表面；移除頂部通道構件周圍的偶極層，以暴露出頂部通道構件周圍的閘極介電層；利用氧電漿對虛設層的頂表面進行處理；利用自組裝單層(SAM)將虛設層的頂表面鈍化；在鈍化之後，沉積硬罩幕層以包繞於頂部通道構件之上，而硬罩幕層不沉積於SAM上；移除SAM及虛設層；移除硬罩幕層；在 移除硬罩幕層之後，執行熱驅入製程以將偶極摻雜物質自偶極層驅入至底部通道構件周圍的閘極介電層及介面層中；以及移除偶極層。
在一些實施例中，鈍化包括多個製程循環。所述多個製程循環中的每一者包括在虛設層的頂表面上沉積SAM、以及利用去離子(DI)水沖洗虛設層的頂表面。在一些實施例中，SAM包括具有頭基團及尾基團的分子，並且頭基團包括矽烷部分、磷酸酯部分、羧酸酯部分、兒茶酚部分、炔烴部分、烯烴部分或胺部分，並且尾基團包括具有1與10之間的碳原子數的烷基鏈。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。此項技術中具有通常知識者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。此項技術中具有通常知識者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100:方法
102、104、106、108、110、112、114、116、118、120、122、124、126:方塊

Claims (10)

  1. 一種形成堆疊式多閘極裝置的方法，包括：形成閘極介電層以包繞於底部通道構件及設置於所述底部通道構件之上的頂部通道構件周圍；在所述閘極介電層之上沉積偶極層以包繞於所述底部通道構件及所述頂部通道構件周圍；形成虛設層，使得所述底部通道構件設置於所述虛設層的頂表面下方且所述頂部通道構件設置於所述虛設層的所述頂表面上方；移除所述頂部通道構件周圍的所述偶極層，以暴露出所述頂部通道構件周圍的所述閘極介電層；在所述虛設層的所述頂表面上形成自組裝單層；在形成所述自組裝單層之後，沉積硬罩幕層以包繞於所述頂部通道構件之上；移除所述自組裝單層及所述虛設層；移除所述硬罩幕層；在移除所述硬罩幕層之後，執行熱驅入製程以將偶極摻雜物質自所述偶極層驅入至所述底部通道構件周圍的所述閘極介電層中；以及移除所述偶極層。
  2. 如請求項1所述的形成堆疊式多閘極裝置的方法，更包括： 形成第一閘極電極以包繞於所述底部通道構件周圍；在所述第一閘極電極之上沉積絕緣層；以及形成第二閘極電極以包繞於所述頂部通道構件周圍。
  3. 如請求項1所述的形成堆疊式多閘極裝置的方法，其中所述自組裝單層選擇性地形成於所述虛設層上，而不形成於所述閘極介電層上，並且所述硬罩幕層選擇性地形成於所述閘極介電層上，而不形成於所述自組裝單層上。
  4. 如請求項1所述的形成堆疊式多閘極裝置的方法，其中所述自組裝單層包括具有頭基團及尾基團的分子，其中所述頭基團對羥基與矽之間的鍵的親和力強於對羥基與金屬之間的鍵的親和力。
  5. 一種形成堆疊式多閘極裝置的方法，包括：形成工件，所述工件包括：基部鰭；底部通道層；中間構件，位於所述底部通道層之上，所述中間構件包括夾置於兩個中間通道層之間並與所述兩個中間通道層接觸的中間介電層；以及頂部通道層，位於所述中間構件之上；形成閘極介電層以包繞於所述底部通道層、所述中間構件及所述頂部通道層周圍；在所述閘極介電層之上沉積偶極層以包繞於所述底部通道層、 所述中間構件及所述頂部通道層周圍；在沉積所述偶極層之後，在所述工件之上沉積虛設層；對所述虛設層進行回蝕，使得所述頂部通道層及所述中間構件的一部分高出所述虛設層的頂表面；在回蝕所述虛設層之後，移除所述偶極層的位於所述頂部通道層的頂表面及側壁之上的部分，以暴露出所述頂部通道層周圍的所述閘極介電層；在所述虛設層的所述頂表面上選擇性地形成自組裝單層；在選擇性地形成所述自組裝單層之後，選擇性地沉積硬罩幕層以包繞於所述頂部通道層之上；移除所述虛設層及所述自組裝單層；移除所述硬罩幕層；在移除所述硬罩幕層之後，執行熱驅入製程以將偶極摻雜物質自所述偶極層驅入至所述底部通道層周圍的所述閘極介電層中；以及移除所述偶極層。
  6. 如請求項5所述的形成堆疊式多閘極裝置的方法，更包括：在選擇性地形成所述自組裝單層之前，利用氧電漿對所述虛設層進行處理。
  7. 如請求項5所述的形成堆疊式多閘極裝置的方法，其中在選擇性地沉積所述硬罩幕層之後，所述硬罩幕層的一部分 被夾置於所述中間構件的所述部分與所述自組裝單層之間。
  8. 如請求項5所述的形成堆疊式多閘極裝置的方法，更包括：在形成所述閘極介電層之前，在所述基部鰭、所述底部通道層、所述兩個中間通道層及所述頂部通道層的暴露出的表面上形成介面層。
  9. 一種形成堆疊式多閘極裝置的方法，包括：在底部通道構件的表面上及設置於所述底部通道構件之上的頂部通道構件的表面上形成介面層；在所述介面層之上形成閘極介電層以包繞於所述底部通道構件及所述頂部通道構件周圍；在所述閘極介電層之上沉積偶極層以包繞於所述底部通道構件及所述頂部通道構件周圍；在所述偶極層之上沉積虛設層；對所述虛設層進行回蝕，使得所述頂部通道層高出所述虛設層的頂表面；移除所述頂部通道構件周圍的所述偶極層，以暴露出所述頂部通道構件周圍的所述閘極介電層；利用氧電漿對所述虛設層的頂表面進行處理；利用自組裝單層將所述虛設層的所述頂表面鈍化；在鈍化所述虛設層的所述頂表面之後，沉積硬罩幕層以包繞於所述頂部通道構件之上，而所述硬罩幕層不沉積於所述自組裝 單層上；移除所述自組裝單層及所述虛設層；移除所述硬罩幕層；在移除所述硬罩幕層之後，執行熱驅入製程以將偶極摻雜物質自所述偶極層驅入至所述底部通道構件周圍的所述閘極介電層及所述介面層中；以及移除所述偶極層。
  10. 如請求項9所述的形成堆疊式多閘極裝置的方法，其中鈍化所述虛設層的所述頂表面包括多個製程循環，其中所述多個製程循環中的每一者包括：在所述虛設層的所述頂表面上沉積所述自組裝單層，以及利用去離子水沖洗所述虛設層的所述頂表面。
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WO2009068869A1 (en) * 2007-11-27 2009-06-04 Cambridge Display Technology Limited Organic thin film transistors and methods of making the same
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