[go: up one dir, main page]

TWI817115B - 半導體元件及其形成方法 - Google Patents

半導體元件及其形成方法 Download PDF

Info

Publication number
TWI817115B
TWI817115B TW110116720A TW110116720A TWI817115B TW I817115 B TWI817115 B TW I817115B TW 110116720 A TW110116720 A TW 110116720A TW 110116720 A TW110116720 A TW 110116720A TW I817115 B TWI817115 B TW I817115B
Authority
TW
Taiwan
Prior art keywords
gate spacer
gate
spacer
semiconductor
layer
Prior art date
Application number
TW110116720A
Other languages
English (en)
Other versions
TW202201523A (zh
Inventor
林士堯
高魁佑
陳振平
林志翰
張銘慶
陳昭成
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/018,793 external-priority patent/US11476347B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202201523A publication Critical patent/TW202201523A/zh
Application granted granted Critical
Publication of TWI817115B publication Critical patent/TWI817115B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/015—Manufacture or treatment removing at least parts of gate spacers, e.g. disposable spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H10P50/268—
    • H10P50/283—
    • H10P50/667—

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一種半導體元件的形成方法，包括形成虛置閘極電極於半導體區上，形成第一閘極間隔物於虛置閘極電極的側壁上，以及移除第一閘極間隔物的上部以形成凹槽，其中保留第一閘極間隔物的下部，以第二閘極間隔物填入凹槽，移除虛置閘極電極以形成溝槽，以及形成替代閘極堆疊於溝槽中。

Description

半導體元件及其形成方法
本發明實施例是關於半導體結構及其形成方法，特別是關於閘極間隔物。
金屬氧化物半導體（metal-oxide-semiconductor, MOS）元件通常包括金屬閘極，其形成以解決在一般多晶矽閘極中的多晶矽閘極空乏效應（poly-depletion effect）。當施加的電場由接近閘極介電質的閘極區掃除載子時，多晶矽閘極空乏效應可發生，形成空乏層。在N型摻雜的多晶矽層中，空乏層包括離子化非移動施子位置（donor site），其中在P型摻雜的多晶矽層中，空乏層包括離子化非移動受子位置（acceptor site）。空乏效應導致有效閘極介電質厚度的增加，使反轉層（inversion layer）更不容易在半導體表面產生。
金屬閘極可包括複數個膜層以合乎N型金屬氧化物半導體元件和P型金屬氧化物半導體元件的不同需求。金屬閘極的形成通常涉及移除虛置閘極堆疊以形成溝槽，沉積複數個金屬層延伸進入溝槽，形成金屬區以填入溝槽的剩餘部分，然後進行化學機械拋光（chemical mechanical polish, CMP）製程以移除金屬層的多餘部分。金屬層和金屬區的剩餘部分形成金屬閘極。
一種半導體元件的形成方法，包括：形成虛置閘極電極於半導體區上；形成第一閘極間隔物於虛置閘極電極的側壁上；移除第一閘極間隔物的上部以形成凹槽，其中保留第一閘極間隔物的下部；以第二閘極間隔物填入凹槽；移除虛置閘極電極以形成溝槽；以及形成替代閘極堆疊於溝槽中。
一種半導體元件，包括：半導體區；閘極堆疊，於半導體區上；第一閘極間隔物，於閘極堆疊的側壁上；第二閘極間隔物，重疊至少一部分的第一閘極間隔物，其中第一閘極間隔物和第二閘極間隔物係以不同材料形成；以及接觸蝕刻停止層，接觸第一閘極間隔物和第二閘極間隔物兩者的側壁。
一種半導體元件，包括：半導體鰭片；閘極堆疊，於半導體鰭片的頂面和側壁上；介電硬遮罩，於閘極堆疊上；第一閘極間隔物，包括第一側壁接觸閘極堆疊的第二側壁；第二閘極間隔物，於第一閘極間隔物上，其中第二閘極間隔物包括第三側壁接觸介電硬遮罩的第四側壁，且其中第二閘極間隔物和第一閘極間隔物形成可區別的介面；源極∕汲極區，於閘極堆疊的一側上；以及接觸蝕刻停止層，包括於源極∕汲極區上的一部分，其中接觸蝕刻停止層，相對於閘極堆疊和介電硬遮罩，係在第一閘極間隔物和第二閘極間隔物的另一側上。
以下揭露提供了許多的實施例或範例，用於實施本發明的不同部件。組件和配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露實施例。舉例來說，敘述中提及第一部件形成於第二部件之上，可包括形成第一和第二部件直接接觸的實施例，也可包括額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本揭露可在各種範例中重複元件符號及∕或字母。這樣重複是為了簡化和清楚的目的，其本身並非主導所討論各種實施例及/或配置之間的關係。
再者，此處可使用空間上相關的用語，如「在…之下」、「下方的」、「低於」、「在…上方」、「上方的」和類似用語可用於此，以便描述如圖所示一元件或部件和其他元件或部件之間的關係。這些空間用語企圖包括使用或操作中的裝置的不同方位，以及圖式所述的方位。當裝置被轉至其他方位（旋轉90°或其他方位），則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
根據一些實施例，提供電晶體和在虛置閘極堆疊中移除間隔物尖釘（spike）的方法。虛置閘極電極可具有空洞形成於虛置閘極電極延伸於相鄰凸出鰭片之間的部分中。在後續閘極間隔物的形成中，閘極間隔物的材料可填入空洞以形成間隔物尖釘。根據一些實施例，移除閘極間隔物的頂部並以替代閘極間隔物替換，其形成的材料不同於原本閘極間隔物的下方部分的材料。相應地，透過異向性（anisotropic）蝕刻製程，可蝕刻間隔物尖釘，而替代閘極間隔物可充當蝕刻遮罩。透過閘極間隔物頂部的替換，閘極間隔物並未在間隔物尖釘的移除中被不利的蝕刻。此處所討論的實施例提供範例以製作或使用本揭露的標的，而在所屬技術領域中具有通常知識者可將輕易地理解於所思及的不同實施例範圍內，可具有各種修飾。在各種示意圖和例示性實施例中，類似參考符號係用以表示類似部件。儘管可討論方法實施例在特定的順序中進行，可進行其他方法實施例於任何符合邏輯的順序。
第1～6、7A、7B、7C、8A、8B、9A、9B、10A、10B、10C、11A、11B、11C、12A、12B、13A、13B、14A、14B、和15圖是根據本揭露的一些實施例，繪示出形成包括替代閘極間隔物的電晶體的中間階段的剖面示意圖。這些圖式中所對應的製程也示意地反映在第24圖中的製程流程圖中。
在第1圖中，提供基底20。基底20可為半導體基底，如主體（bulk）半導體基底、絕緣層上半導體（semiconductor-on-insulator, SOI）基底、或其他類似材料，其可為摻雜（例如以P型或N型摻質）或未摻雜。半導體基底20可為晶圓10的一部分。總體而言，絕緣層上半導體基底為在絕緣層上形成的半導體材料膜層。絕緣層可為，舉例來說，埋入式氧化物（buried oxide, BOX）層、矽氧化物層、或其他類似材料。在基底上提供絕緣層，通常為矽或玻璃基底。也可使用其他基底（如多膜層或漸變基底）。在一些實施例中，半導體基底20的半導體材料可包括矽、鍺、化合物半導體（包括碳摻雜矽、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦、及∕或銻化銦）、合金半導體（包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及∕或砷磷化鎵銦）、或其組合。
進一步參照第1圖，在基底20中形成井區22。個別製程繪示於第24圖的製程流程200中的製程202。根據本揭露的一些實施例，井區22為透過佈植P型雜質於基底20中所形成的P型井區，其雜質可為硼、銦、或其他類似材料。根據本揭露的其他實施例，井區22為透過佈植N型雜質於基底20中所形成的N型井區，其雜質可為磷、砷、銻、或其他類似材料。所得的井區22可延伸至基底20的頂面。N型或P型雜質濃度可等於或小於1018 cm-3 ，如介於約1017 cm-3 和1018 cm-3 之間的範圍。
參照第2圖，形成隔離區24以從基底20的頂面延伸至基底20中。以下替代地將隔離區24稱為淺溝槽隔離（shallow trench isolation, STI）區。個別製程繪示於第24圖的製程流程200中的製程204。基底20介於相鄰淺溝槽隔離區24之間的部分被稱為半導體條26。為了形成淺溝槽隔離區24，可在半導體基底20上形成並接著圖案化墊氧化物層28和硬遮罩層。墊氧化物層28可為以氧化矽所形成的薄膜。根據本揭露的一些實施例，在熱氧化製程（thermal oxidation process）中形成墊氧化物層28，其中半導體基底20的頂面層被氧化。墊氧化物層28作為半導體基底20和硬遮罩層之間的黏著層。墊氧化物層28也可作為蝕刻硬遮罩層的蝕刻停止層（etch stop layer, ESL）。根據本揭露的一些實施例，使用例如低壓化學氣相沉積（low pressure chemical vapor deposition, LPCVD），以氮化矽形成硬遮罩層。根據本揭露的其他實施例，使用電漿輔助化學氣相沉積（plasma enhanced chemical vapor deposition, PECVD）形成硬遮罩層。在硬遮罩層上形成並接著圖案化光阻（未繪示）。然後，使用圖案化後的光阻作為蝕刻遮罩圖案化硬遮罩層以形成硬遮罩30，如第2圖所示。
接著，使用圖案化後的硬遮罩層作為蝕刻遮罩以蝕刻墊氧化物層28和基底20，接著在基底20中所得的溝槽內填入介電材料。進行平坦化製程（如化學機械拋光（chemical mechanical polish, CMP）製程或機械研磨（mechanical grinding）製程）以移除介電材料的多餘部分，而介電材料的剩餘部分為淺溝槽隔離區24。淺溝槽隔離區24可包括襯物介電質（未繪示），其可為透過基底20的表面層的熱氧化所形成的熱氧化物。襯物介電質也可為使用例如原子層沉積（atomic layer deposition, ALD）、高密度電漿化學氣相沉積（high-density plasma chemical vapor deposition, HDPCVD）、化學氣相沉積（chemical vapor deposition, CVD）、或其他類似方法形成沉積的氧化矽層、氮化矽層、或其他類似材料。淺溝槽隔離區24也包括在襯物介電質上的介電材料，其中可使用流動式化學氣相沉積（flowable chemical vapor deposition, FCVD）、旋轉塗佈（spin-on coating）、或其他類似方法形成介電材料。根據一些實施例，在襯物介電質上的介電材料可包括氧化矽。
硬遮罩30的頂面和淺溝槽隔離區24的頂面可實質上彼此齊平。半導體條26介於相鄰的淺溝槽隔離區24之間。根據本揭露的一些實施例，半導體條26為原本基底20的部分，而因此半導體條26的材料與基底20的材料相同。根據本揭露的替代實施例，半導體條26為藉由蝕刻基底20介於淺溝槽隔離區24之間的部分以形成凹槽，並在凹槽中進行磊晶以再成長另一半導體材料所形成的替代條。相應地，形成半導體條26的材料與基底20的材料不同。根據一些實施例，以矽鍺、碳化矽（SiC­ ）、或III-V族化合物半導體材料形成半導體條26。
參照第3圖，凹蝕淺溝槽隔離區24，使得半導體條26的頂部凸出高於淺溝槽隔離區24剩餘部分的頂面24A，以形成凸出鰭片36。溝槽25係位在凸出鰭片36之間。個別製程繪示於第24圖的製程流程200中的製程206。可使用乾蝕刻製程進行蝕刻，其中使用例如三氟化氫（hydrogen trifluoride, HF3 ）和氨（ammonia, NH3­ ）的混合物作為蝕刻氣體。在蝕刻製程期間，可產生電漿。也可包括氬氣。根據本揭露的替代實施例，使用濕蝕刻製程進行淺溝槽隔離區24的凹蝕。蝕刻化學品可包括例如氟化氫（hydrogen fluoride, HF）。
在上述實施例中，可藉由任何合適方法圖案化鰭片。舉例來說，可使用一或多個光微影製程（包括雙重圖案化或多重圖案化製程）圖案化鰭片。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，比使用單一或直接光微影製程所得的節距更小的圖案。舉例來說，在一實施例中，在基底上形成犧牲層，並使用光微影製程對其進行圖案化。使用自對準製程在圖案化後的犧牲層旁邊形成間隔物。之後，移除犧牲層，然後可使用剩餘的間隔物或心軸（mandrel）作為遮罩以圖案化鰭片。
參照第4圖，形成虛置閘極堆疊38以延伸於（凸出）鰭片36的頂面和側壁上。個別製程繪示於第24圖的製程流程200中的製程208。虛置閘極堆疊38可包括虛置閘極介電質40（第7B圖）和於虛置閘極介電質40上的虛置閘極電極42。每個虛置閘極堆疊38也可包括在虛置閘極電極42上的一個（或複數個）硬遮罩44。虛置閘極堆疊38可跨越單一或複數個凸出鰭片36和淺溝槽隔離區24。虛置閘極堆疊38也具有長度方向（lengthwise direction），其垂直於凸出鰭片36的長度方向。
形成虛置閘極堆疊38可包括在凸出鰭片36上形成虛置閘極介電質層，並在虛置閘極介電質層上沉積虛置閘極電極層和硬遮罩層。可透過例如熱氧化、化學氧化、或其他類似方法形成虛置閘極介電層，使得每個凸出鰭片36的頂面層被氧化以形成對應的虛置閘極介電層。可以多晶矽、不定形矽、或其他類似材料，並透過沉積製程形成虛置閘極電極層。可以氮化矽（SiN）、氧化矽（SiO）、碳氮化矽（SiCN）、或其多膜層形成硬遮罩層。可使用原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積、或其他類似方法進行沉積製程。根據一些實施例，如第3圖所示，介於相鄰的凸出鰭片36之間的溝槽25具有很高的深寬比（高度對所對應的寬度的比例）。相應地，將虛置閘極電極層填入溝槽25內是很困難的，且可能在虛置閘極電極層中形成空洞（其可為縫隙的形式）。
在形成虛置閘極介電層、虛置閘極電極層、以及硬遮罩層之後，進行蝕刻製程以圖案化虛置閘極介電層、虛置閘極電極層、以及硬遮罩層，得到虛置閘極介電質40（第7B圖）、虛置閘極電極42、以及硬遮罩44，如第4圖所示。圖案化製程的結果是，可能露出在虛置閘極電極層中的一些空洞（在第7C圖中被間隔物尖釘43填入），而這些空洞由虛置閘極電極42的側壁延伸進入對應的虛置閘極電極42中。一些空洞甚至可穿透虛置閘極電極42。可參照第7C圖觀察到合適的空洞，其中空洞被間隔物尖釘43佔據。當從第4圖的俯視圖觀看時，空洞可位在凸出鰭片36的中間，或在隨機的位置。再者，由於溝槽25的高深寬比，空洞更可能形成在溝槽25內，而比較不可能形成在高於凸出鰭片36的頂面的位置中。
接著，在虛置閘極堆疊38的側壁上形成閘極間隔物46。個別製程亦繪示於第24圖的製程流程200中的製程208。根據本揭露的一些實施例，閘極間隔物46可具有單一膜層結構或包括複數個介電層的多膜層結構。形成閘極間隔物46可包括沉積毯覆式閘極間隔物層（其可包括單一膜層或不同材料的複數個次層）。以介電材料形成閘極間隔物46，其材料可為矽基介電材料（如氮化矽、氧氮化矽、氧碳氮化矽（SiOCN）、碳化矽、氧碳化矽（SiOC）、二氧化矽（SiO2 ）、或其他類似材料）。
在毯覆式閘極間隔物層的沉積中，可使用如原子層沉積製程或化學氣相沉積製程的順應性沉積製程。相應地，毯覆式閘極間隔物層的材料延伸進入在虛置閘極電極42中的空洞內以形成間隔物尖釘，其示意地繪示於第7C圖中作為間隔物尖釘43。在每個溝槽25中可能形成一或複數個間隔物尖釘。一些間隔物尖釘43可位在對應的溝槽25的中間，且延伸平行於凸出鰭片36的長度方向。一些間隔物尖釘43可穿透對應的虛置閘極電極42並連接對邊的閘極間隔物46。由於空洞比較可能形成在溝槽25中，且比較不可能形成在高於凸出鰭片36的頂面的位置中，間隔物尖釘43比較可能形成在相鄰的凸出鰭片36之間。
然後，進行蝕刻製程以蝕刻凸出鰭片36未被虛置閘極堆疊38和閘極間隔物46覆蓋的部分，所得的結構繪示於第5圖中。個別製程繪示於第24圖的製程流程200中的製程210。凹蝕可為異向性，且因此保護鰭片36於虛置閘極堆疊38和閘極間隔物46正下方的部分不被蝕刻。根據一些實施例，凹蝕後的半導體條26的頂面可低於淺溝槽隔離區24的頂面24A。相應地形成凹槽50。凹槽50包括位在虛置閘極堆疊38兩側上的部分，以及介於凸出鰭片36剩餘部分之間的部分。
接著，藉由在凹槽50中選擇性地成長（透過磊晶）半導體材料以形成磊晶區（源極∕汲極區）54，所得的結構於第6圖中。個別製程繪示於第24圖的製程流程200中的製程212。取決於所得的鰭式場效電晶體（fin field-effect transistor, FinFET）為P型鰭式場效電晶體或N型鰭式場效電晶體，可在磊晶的進行時原位（in-situ）摻雜P型或N型雜質。舉例來說，當所得的鰭式場效電晶體為P型鰭式場效電晶體時，可成長硼化矽鍺（silicon germanium boron, SiGeB）、硼化矽（silicon boron, SiB）、或其他類似材料。相反地，當所得的鰭式場效電晶體為N型鰭式場效電晶體時，可成長磷化矽（silicon phosphorous, SiP）、碳磷化矽（silicon carbon phosphorous, SiCP）、或其他類似材料。根據本揭露的替代實施例，磊晶區54包括III-V族化合物半導體，如砷化鎵、磷化銦、氮化鎵（GaN）、砷化銦鎵（InGaAs）、砷化銦鋁（InAlAs）、銻化鎵（GaSb）、銻化鋁（AlSb）、砷化鋁（AlAs）、磷化鋁（AlP）、磷化鎵、其組合、或其多膜層。在以磊晶區54填入凹槽50之後，磊晶區54的進一步磊晶成長造成磊晶區54水平地擴展，且形成刻面（facet）。磊晶區54的進一步成長也可造成相鄰的磊晶區54彼此合併。可產生空洞（氣隙）56。
在磊晶製程後，可進一步以P型或N型雜質佈植磊晶區54，以形成源極和汲極區，其也使用參考符號54表示。根據本揭露的替代實施例，當在磊晶期間以P型或N型雜質原位摻雜磊晶區54時，則跳過佈植步驟。
第7A圖是繪示在接觸蝕刻停止層（contact etch stop layer, CESL）58和層間介電質（inter-layer dielectric, ILD）60的形成之後的透視圖。個別製程繪示於第24圖的製程流程200中的製程214。可以氧化矽、氮化矽、碳氮化矽、或其他類似材料，並可使用化學氣相沉積、原子層沉積、或其他類似方法形成接觸蝕刻停止層58。層間介電質60可包括使用例如流動式化學氣相沉積、旋轉塗佈、化學氣相沉積、或其他沉積方法所形成的介電材料。層間介電質60可以含氧介電材料形成，其可為矽氧化物基材料，如氧化矽、磷矽酸玻璃（phospho-silicate glass, PSG）、硼矽酸玻璃（boro-silicate glass, BSG）、硼摻雜磷矽酸玻璃（boron-doped phospho-silicate glass, BPSG）、或其他類似材料。可進行平坦化製程（如化學機械拋光製程或機械研磨製程）以使層間介電質60、虛置閘極堆疊38、以及閘極間隔物46的頂面彼此齊平。
第7B和7C圖繪示第7A圖所示的結構的剖面示意圖，其中剖面示意圖係分別由第7A圖中的參考剖面B-B和C-C獲得。第7B圖的剖面通過凸出鰭片36，可藉由比較第3和7A圖觀察到。以下將對應的剖面稱為鰭片內剖面。第7C圖的剖面通過淺溝槽隔離區24，可藉由比較第3和7A圖觀察到。以下將對應的剖面稱為鰭片外剖面。可能（或可能不）形成氣隙56，而氣隙56的位置（如果有形成）繪示於第7C圖中。如第7C圖所示，間隔物尖釘43延伸進入虛置閘極電極42。間隔物尖釘43可延伸至介於虛置閘極電極42的左邊緣和右邊緣之間的中間位置。間隔物尖釘43也可由虛置閘極電極42的左邊緣一直延伸到右邊緣，如虛線所繪示。當從第7A圖所示結構的俯視圖觀看時，間隔物尖釘43可具有薄絲的形狀，或可具有薄垂直板的形狀。
參照第8A和8B圖，其可分別由第7B和7C圖中相同的平面所獲得，進行蝕刻製程61以凹蝕閘極間隔物46的頂部，得到凹槽62。個別製程繪示於第24圖的製程流程200中的製程216。根據一些實施例，閘極間隔物46形成環狀環繞對應虛置閘極堆疊38，而對應的凹槽62也形成完整的環狀。凹槽62的底部可在硬遮罩44的頂面和底面之間的水平，或可低於虛置閘極電極42的頂面水平。
可透過乾蝕刻或濕蝕刻進行蝕刻，且基於閘極間隔物46、硬遮罩44、接觸蝕刻停止層58、以及層間介電質60的材料選擇對應的蝕刻劑。根據一些實施例，使用直接電漿蝕刻、遠端電漿蝕刻、自由基蝕刻、或其他類似方法進行乾蝕刻。蝕刻氣體可包括用於調整蝕刻選擇比的主要蝕刻氣體和鈍化氣體，使得閘極間隔物46被蝕刻，而不蝕刻硬遮罩44、接觸蝕刻停止層58、以及層間介電質60。主要蝕刻氣體可包括氯氣（chlorine, Cl2 ）、溴化氫（hydrogen bromide, HBr）、四氟化碳（carbon, tetrafluoride, CF4 ）、三氟甲烷（trifluoromethane, CHF3 ）、二氟甲烷（difluoromethane, CH2 F2 ）、氟甲烷（methyl fluoride, CH3 F）、六氟丁二烯（hexafluorobutadiene-1,3, C4 F6 ）、三氯化硼（boron trichloride, BCl3 ）、六氟化硫（sulfur hexafluoride, SF6 ）、氫氣（hydrogen, H2 ）、其他類似化學品、或其組合。鈍化氣體可包括氮氣（nitrogen, N2 ）、氧氣（oxygen, O2 ）、二氧化碳（carbon dioxide, CO2 ）、二氧化硫（sulfur dioxide, SO2 ）、一氧化碳（carbon monoxide, CO）、四氯化矽（silicon tetrachloride, SiCl4 ）、其他類似化學品、或其組合。此外，可加入稀釋（載體）氣體，如氬氣（argon, Ar）、氦氣（helium, He）、氖氣（neon, Ne）、或其組合。蝕刻氣體的壓力可在約1mTorr和800mTorr之間的範圍。蝕刻氣體的流速可在約每分鐘1標準立方公分和每分鐘5000標準立方公分之間的範圍。可以在約10W和3000W之間範圍的電漿源功率進行蝕刻製程，其選擇源功率以控制電漿中離子-自由基的比例。可施加或不施加偏壓功率，其偏壓功率小於約3000W。可使用偏壓功率以控制電漿蝕刻方向，使用較高偏壓功率以達到更多的異向性蝕刻，而施加較低或不施加偏壓功率以達到更多的等向性蝕刻。
當進行濕蝕刻時，針對蝕刻的個別化學品包括用來蝕刻閘極間隔物46的主要蝕刻化學品和用來調整蝕刻選擇比的輔助蝕刻化學品。主要蝕刻化學品可包括氟化氫、氟氣（fluorine, F2 ）、其他類似化學品、或其組合。輔助蝕刻化學品可包括硫酸（sulfuric acid, H2 SO4 ）、鹽酸（hydrochloric acid, HCl）、溴化氫、氨水、或其組合。化學溶液的溶劑包括去離子（de-ionized, DI）水、乙醇（alcohol）、丙酮（acetone）、其他類似化學品、或其組合。
在蝕刻製程61之後，填入凹槽62以形成替代閘極間隔物64，如第9A和9B圖所示。個別製程繪示於第24圖的製程流程200中的製程218。在第9A和9B圖所示結構的俯視圖中，替代閘極間隔物64可為閘極間隔物環狀完全環繞虛置閘極堆疊38的部分。替代閘極間隔物64的形成製程可包括沉積介電材料，並接著進行平坦化製程（如化學機械拋光製程和機械研磨製程）以移除介電材料的多餘部分。替代閘極間隔物64的材料不同於閘極間隔物46，相較於閘極間隔物46和間隔物尖釘43具有所欲的高蝕刻選擇比，使得在後續用來移除間隔物尖釘43的製程中，可使用替代閘極間隔物64作為蝕刻遮罩。替代閘極間隔物64的材料可選自與形成閘極間隔物46相同族群的候選材料，其可包括氮化矽、氧氮化矽、氧碳氮化矽、碳化矽、氧碳化矽、二氧化矽、或其他類似材料。替代閘極間隔物64的材料也可選自與形成閘極間隔物46不同的候選材料，且可以金屬基介電材料形成，如氧化鉿（hafnium oxide, HfO）、氮化鉭（tantalum nitride, TaN）、或其他類似材料。也可以與閘極間隔物46相同的元素（如矽和氧）形成替代閘極間隔物64，其與閘極間隔物46的元素具有不同原子百分比的元素形成替代閘極間隔物64以增加蝕刻選擇比。舉例來說，當替代閘極間隔物64和閘極間隔物46均以氧化矽形成時，替代閘極間隔物64可比閘極間隔物46更富含氧。
替代閘極間隔物64的高度H1可在約5Å和3000Å之間的範圍。此外，替代閘極間隔物64可為單層間隔物包括單一膜層，或可具有多層結構包括複數個膜層，如第16圖所示。當以多膜層形成時，每個次層可具有介於約3Å和2000Å之間範圍或介於約3Å和500Å之間範圍的高度。閘極間隔物46的高度H2可在約100Å和3000Å之間的範圍。替代閘極間隔物64的寬度W1可在約3Å和500Å之間的範圍。此外，替代閘極間隔物64的底部可比凸出鰭片36的頂面36A更高、齊平、或更低，以虛線37繪示替代閘極間隔物64底部的可能水平。另一方面，替代閘極間隔物64的底部高於所有的間隔物尖釘43是較佳的。應理解的是，當替代閘極間隔物64的底部比凸出鰭片36的頂面36A齊平或更低時，在第9A圖所示的剖面中，閘極間隔物46所示的部分將全部被替代閘極間隔物64替換。
接著，移除硬遮罩44、虛置閘極電極42、以及間隔物尖釘43。首先在蝕刻製程中（其可為乾蝕刻製程或濕蝕刻製程）移除硬遮罩44。基於硬遮罩44的材料選擇蝕刻化學品或氣體。舉例來說，當以氮化矽形成硬遮罩44時，可使用包括含氟氣體的蝕刻氣體，如四氟化碳、氧氣、以及氮氣的混合物、三氟化氮和氧氣的混合物、六氟化硫、六氟化硫和氧氣的混合物、或其他類似化學品。
然後，以第10A、10B、10C、11A、11B、和11C圖所示的其中一個示例實施例移除虛置閘極電極42和間隔物尖釘43，而也可使用其他蝕刻製程，其將於後續段落論述。首先，移除第9A和9B圖所示的虛置閘極電極42，而所得的結構和蝕刻製程68繪示於第10A、10B、以及10C圖中。間隔物尖釘43因而露出。個別製程繪示於第24圖的製程流程200中的製程220。第10B和10C圖繪示第10A圖所示結構的剖面示意圖，其中剖面示意圖係分別由第10A圖中的參考剖面B-B和C-C獲得。
接著，移除間隔物尖釘43，而所得的結構和蝕刻製程70繪示於第11A、11B、和11C圖中。個別製程繪示於第24圖的製程流程200中的製程222。應理解的是，儘管虛置閘極電極42的蝕刻製程68和間隔物尖釘43的蝕刻製程70使用不同蝕刻氣體∕化學品，蝕刻製程68和蝕刻製程70可使用或不使用選自相同族群的候選蝕刻氣體∕化學品，其蝕刻氣體∕化學品於後續段落詳述。相應地，蝕刻製程68和蝕刻製程70的蝕刻氣體∕化學品並未在後續段落中分開論述。
當針對蝕刻製程68和蝕刻製程70使用乾蝕刻時，對應的蝕刻氣體可包括用於調整蝕刻選擇比的主要蝕刻氣體和鈍化氣體，而分別蝕刻虛置閘極電極42和間隔物尖釘43，卻不蝕刻替代閘極間隔物64、閘極間隔物46、虛置閘極介電質40、接觸蝕刻停止層58、以及層間介電質60。主要蝕刻氣體可包括氯氣、溴化氫、四氟化碳、三氟甲烷、二氟甲烷、氟甲烷、六氟丁二烯、三氯化硼、六氟化硫、氫氣、其他類似化學品、或其組合。鈍化氣體可包括氮氣、氧氣、二氧化碳、二氧化硫、一氧化碳、四氯化矽、其他類似化學品、或其組合。此外，可加入稀釋（載體）氣體，如氬氣、氦氣、氖氣、或其組合。蝕刻氣體的壓力可在約1mTorr和800mTorr之間的範圍。蝕刻氣體的流速可在約每分鐘1標準立方公分和每分鐘5000標準立方公分之間的範圍。可以在約10W和3000W之間範圍的電漿源功率進行蝕刻製程，其選擇源功率以控制電漿中離子-自由基的比例。可施加或不施加偏壓功率，其偏壓功率小於約3000W。可使用偏壓功率以控制電漿蝕刻方向，使用較高偏壓功率以達到更多的異向性蝕刻，而施加較低或不施加偏壓功率以達到更多的等向性蝕刻。舉例來說，當使用等向性蝕刻（如蝕刻製程68）時，偏壓功率可小於約20W，而當使用異向性蝕刻（如蝕刻製程70）時，偏壓功率可大於約50W。
當針對蝕刻製程68進行濕蝕刻時，個別化學溶液包括用於蝕刻虛置閘極電極42的主要蝕刻化學品和用於調整蝕刻選擇比的輔助蝕刻化學品。主要蝕刻化學品可包括氟化氫、氟氣、其他類似化學品、或其組合。輔助蝕刻化學品可包括硫酸、鹽酸、溴化氫、氨水、或其組合。化學溶液的溶劑包括去離子水、乙醇、丙酮、其他類似化學品、或其組合。蝕刻製程70為異向性蝕刻製程，因而使用乾蝕刻進行，而不使用濕蝕刻。
根據一些實施例，等向性蝕刻製程68移除虛置閘極電極42，因而形成溝槽66。可使用乾蝕刻或濕蝕刻（如先前段落所述）進行等向性蝕刻製程68，且可由前述氣體和化學溶液並取決於材料選擇對應的蝕刻化學品（氣體或溶液），以蝕刻虛置閘極電極42，而不蝕刻間隔物尖釘43、替代閘極間隔物64、閘極間隔物46、虛置閘極介電質40、接觸蝕刻停止層58、以及層間介電質60。舉例來說，虛置閘極電極42對間隔物尖釘43、替代閘極間隔物64、閘極間隔物46、虛置閘極介電質40、接觸蝕刻停止層58、以及層間介電質60的蝕刻選擇比可大於40，且可在介於約10和500之間的範圍。虛置閘極電極42對間隔物尖釘43具有高蝕刻選擇比的理由是間隔物尖釘43係以與閘極間隔物46相同的材料形成，使得在等向性蝕刻製程68中將不損傷閘極間隔物46。在蝕刻製程68之後，間隔物尖釘43可成為懸掛（hanging）尖釘。
第11A、11B、和11C圖繪示用於移除間隔物尖釘43的異向性蝕刻製程70。使用替代閘極間隔物64作為蝕刻遮罩。由於蝕刻製程70為異向性，閘極間隔物46（其以與間隔物尖釘43相同的材料形成）被替代閘極間隔物64保護不被蝕刻。根據一些實施例，蝕刻選擇比（其為間隔物尖釘43的蝕刻速率對替代閘極間隔物64的蝕刻速率）可大於5，且可在介於約3和100之間的範圍。
在上述實施例中，進行等向性蝕刻製程68和異向性蝕刻製程70以移除虛置閘極電極42和間隔物尖釘43。根據替代實施例，進行第一等向性蝕刻製程（其可為乾蝕刻製程）以移除虛置閘極電極42的頂部，其中選擇蝕刻的深度，使得在第一等向性蝕刻製程之後露出間隔物尖釘43。可能有或沒有保留一些部分的虛置閘極電極42於露出的間隔物尖釘43下方。然後，進行異向性蝕刻製程70以移除間隔物尖釘43。在異向性蝕刻製程70之後，可進行第二等向性蝕刻製程（其可為濕蝕刻製程）以移除剩餘的虛置閘極電極42和在先前乾蝕刻製程中形成的任何副產物聚合物。
根據替代實施例，進行乾等向性蝕刻製程68以完全地移除虛置閘極電極42，接著進行乾異向性蝕刻製程70以移除間隔物尖釘43。根據這些實施例，使用至少一個或更多的異向性蝕刻製程以移除間隔物尖釘43。舉例來說，蝕刻可包括複數個循環（如兩個、三個、四個、或更多），每個循環包括等向性蝕刻製程以移除更多虛置閘極電極42並將溝槽66延伸比先前循環更加深入，接著進行異向性蝕刻製程以移除在先前的等向性蝕刻製程露出的間隔物尖釘43。
接著，移除虛置閘極介電質40，而所得的結構繪示於第12A和12B圖中。個別製程繪示於第24圖的製程流程200中的製程224。因而露出凸出鰭片36。
第13A和13B圖是根據一些實施例，繪示形成替代閘極堆疊78，其包括介面層（interfacial layer, IL）72、高介電常數（high-k）介電層74、以及閘極電極76。個別製程繪示於第24圖的製程流程200中的製程226。介面層72可包括氧化物層（如氧化矽層），其透過熱氧化製程或化學氧化製程氧化每個凸出鰭片36的表面層所形成。高介電常數介電層74可包括高介電常數介電材料，如氧化鉿、氧化鑭、氧化鋁、氧化鋯、氮化矽、或其他類似材料。高介電常數介電材料的介電常數（k值）高於3.9，且可高於約7.0。形成高介電常數介電層74作為順應性膜層。根據本揭露的一些實施例，使用原子層沉積或化學氣相沉積形成高介電常數介電層74。
在高介電常數介電層74上形成閘極電極76。閘極電極76包括堆疊的導電膜層（其未分開繪示），而堆疊的導電膜層可彼此區分。可使用順應性沉積方法（如原子層沉積或化學氣相沉積）進行堆疊導電膜層的沉積。堆疊導電膜層可包括黏著層（adhesion layer）和在黏著層上的一個（或更多）功函數層（work function layer）。可以氮化鈦（titanium nitride, TiN）形成黏著層，其可（或不可）以矽摻雜。功函數層決定了閘極的功函數，且包括至少一個膜層，或以不同材料形成的複數個膜層。根據個別鰭式場效電晶體為N型鰭式場效電晶體或P型鰭式場效電晶體，選擇功函數層的材料。舉例來說，當鰭式場效電晶體為N型鰭式場效電晶體時，功函數層可包括氮化鉭（TaN）層和在氮化鉭層上的鈦鋁（TiAl）層。當鰭式場效電晶體為P型鰭式場效電晶體時，功函數層可包括氮化鉭層和在氮化鉭層上的氮化鈦（TiN）層。在沉積功函數層之後，形成阻障層（barrier layer）（膠層（glue layer）），其可為另一個氮化鈦層。膠層可能或可能不完全地填入被移除掉的虛置閘極堆疊所遺留的溝槽。若溝槽66未被完全地填入，可沉積填充導電材料（如鎢、鈷、或其他類似材料）以完全地填入溝槽66。
第14A和14B圖是根據一些實施例，亦繪示（自對準）硬遮罩80的形成。個別製程繪示於第24圖的製程流程200中的製程228。根據其他實施例，未形成硬遮罩80，因而替代閘極堆疊78的頂面和替代閘極間隔物64的頂面共面。形成硬遮罩80可包括進行蝕刻製程以凹蝕替代閘極堆疊78，使得在替代閘極間隔物64之間形成凹槽，以介電材料填入凹槽，接著進行平坦化製程（如化學機械拋光製程和機械研磨製程）以移除介電材料的多餘部分。可以氮化矽、氧氮化矽、氧碳氮化矽、或其他類似材料形成硬遮罩80。接著，形成蝕刻停止層82、介電層84、以及閘極接觸插塞86。
第15圖繪示形成額外部件的透視圖，包括源極∕汲極矽化物區88和源極∕汲極接觸插塞90。也形成硬遮罩80和閘極接觸插塞86。個別製程繪示於第24圖的製程流程200中的製程230。因而形成電晶體92。
第16至23圖是根據一些實施例，繪示替代閘極間隔物64的一些細節。第16至23圖是根據一些實施例，繪示第14A圖的區域91中的細節。應理解的是，當適用時，可以任何組合將這些圖式中的不同實施例結合於同一個電晶體中。舉例來說，可結合第16圖所示的多層替代閘極間隔物64與第17圖所示的多層閘極間隔物46，而替代閘極間隔物64可比下方的閘極間隔物46更窄（第18圖）或更寬（第19圖）。此外，在每個例示性實施例中，閘極間隔物46和替代閘極間隔物64之間的介面可高於（如所示）、齊平、或低於替代閘極堆疊78和硬遮罩80之間的介面。
參照第16圖，替代閘極間隔物64包括複數個次層64-1、64-2、以及64-3，其相鄰的次層係由不同材料所形成及∕或具有不同成分（不同元素的原子百分比）。根據一些實施例，頂次層（如次層64-3）對於閘極間隔物46可具有很高的（且可能最高的）蝕刻選擇比，使得在間隔物尖釘43的移除中（如第11C圖所示的步驟中），頂次層可充當有效的蝕刻遮罩。針對次層採用不同材料提供平衡不同需求的能力，如調整閘極-通道電容（gate-to-channel capacitance, Cgc）的能力、減少閘極和源極∕汲極之間的漏電流的能力、以及充當蝕刻遮罩的能力。舉例來說，可選擇下次層以具有比上次層更高的防漏電能力，而上次層可作為比下次層更佳的蝕刻遮罩（針對蝕刻間隔物尖釘43）。在替代閘極間隔物64中的次層總數量可為任何小於10的數目。
第17圖繪示閘極間隔物46包括以不同材料形成的多膜層的實施例。在閘極間隔物46中的次層總數量可為2、3、或更多。
第18圖繪示替代閘極間隔物64的寬度W1’小於閘極間隔物46的寬度W2。可藉由移除虛置閘極堆疊38的步驟造成這樣的狀況，其等向性蝕刻製程68（第10B和10C圖）橫向地蝕刻替代閘極間隔物64多於閘極間隔物46。根據一些實施例，寬度W1’對寬度W2的比例小於約0.8，或可小於約0.5。寬度W1’也小於替代閘極間隔物64的寬度W1（第9B圖）。
第19圖繪示替代閘極間隔物64的寬度W1’大於閘極間隔物46的寬度W2。可藉由移除虛置閘極堆疊38的步驟造成這樣的狀況，其蝕刻製程68（第10B和10C圖）橫向地蝕刻替代閘極間隔物64少於閘極間隔物46。根據一些實施例，寬度W2對寬度W1’的比例小於約0.8，或可小於約0.5。
第20圖繪示替代閘極間隔物64的上部比個別下部越來越窄。可藉由移除虛置閘極堆疊38的步驟造成這樣的狀況，其替代閘極間隔物64受到損傷（被蝕刻）。根據一些實施例，替代閘極間隔物64的剖面示意圖可具有三角狀。根據一些實施例，傾斜邊緣的角度α係在30°和85°之間的範圍。
第21、22、和23圖繪示替代閘極間隔物64和閘極間隔物46之間的不同介面93。可藉由凹蝕閘極間隔物46造成這些介面，使得閘極間隔物46的對應頂面具有不同的形狀。具有不同形狀的介面可與閘極間隔物46的材料、蝕刻化學品、或其他類似因素相關。第21圖繪示彎曲的介面93，其實線代表介面93為對稱的，而虛線代表介面93為不對稱的。第22圖繪示筆直並傾斜的介面93。第23圖繪示介面93具有V狀。
本揭露的實施例具有一些優勢特徵。藉由以替代閘極間隔物替換閘極間隔物的頂部，替代閘極間隔物具有與原本閘極間隔物的下方部分不同的材料，替代閘極間隔物可針對間隔物尖釘的移除充當蝕刻遮罩，使得可進行異向性蝕刻製程以移除間隔物尖釘，而不損傷原本閘極間隔物的下方部分。
根據本揭露的一些實施例，一種半導體元件的形成方法，包括：形成虛置閘極電極於半導體區上；形成第一閘極間隔物於虛置閘極電極的側壁上；移除第一閘極間隔物的上部以形成凹槽，其中保留第一閘極間隔物的下部；以第二閘極間隔物填入凹槽；移除虛置閘極電極以形成溝槽；以及形成替代閘極堆疊於溝槽中。在一實施例中，第一閘極間隔物係以第一材料形成，而第二閘極間隔物係以第二材料形成，第二材料與第一材料不同。在一實施例中，第一閘極間隔物的形成導致形成間隔物尖釘延伸進入虛置閘極電極，而半導體元件的形成方法更包括：進行第一蝕刻製程以移除至少一部分的虛置閘極電極，且間隔物尖釘露出；以及進行第二蝕刻製程以移除間隔物尖釘。在一實施例中，第一蝕刻製程為等向性，而第二蝕刻製程為異向性。在一實施例中，使用第二閘極間隔物作為蝕刻遮罩進行第二蝕刻製程，且其中對於第二蝕刻製程所使用的蝕刻化學品，第一閘極間隔物的蝕刻速率高於第二閘極間隔物的蝕刻速率。在一實施例中，半導體元件的形成方法更包括沉積接觸蝕刻停止層，其中虛置閘極電極和接觸蝕刻停止層係在第一閘極間隔物和第二閘極間隔物的兩側上，並接觸第一閘極間隔物和第二閘極間隔物。在一實施例中，半導體區包括半導體鰭片，且其中凹槽具有底面，底面高於半導體鰭片的頂面。在一實施例中，半導體區包括半導體鰭片，且其中凹槽具有底面，底面低於半導體鰭片的頂面。
根據本揭露的一些實施例，一種半導體元件，包括：半導體區；於半導體區上的閘極堆疊；於閘極堆疊的側壁上的第一閘極間隔物；第二閘極間隔物，重疊至少一部分的第一閘極間隔物，其中第一閘極間隔物和第二閘極間隔物係以不同材料形成；以及接觸第一閘極間隔物和第二閘極間隔物兩者的側壁的接觸蝕刻停止層。在一實施例中，半導體元件更包括介電層，其中接觸蝕刻停止層的第一頂面和第二閘極間隔物的第二頂面接觸介電層的底面。在一實施例中，第一閘極間隔物的第一邊緣與第二閘極間隔物的第二邊緣實質上齊平。在一實施例中，第一閘極間隔物橫向地延伸超過第二閘極間隔物。在一實施例中，第二閘極間隔物橫向地延伸超過第一閘極間隔物。在一實施例中，半導體區包括半導體鰭片，且其中第一閘極間隔物和第二閘極間隔物之間的介面係高於半導體鰭片的頂面。在一實施例中，半導體區包括半導體鰭片，且其中第一閘極間隔物和第二閘極間隔物之間的介面係與半導體鰭片的頂面齊平。在一實施例中，第二閘極間隔物包括複數個次層，複數個次層的多個上層分別重疊複數個次層的多個下層。
根據本揭露的一些實施例，一種半導體元件，包括：半導體鰭片；於半導體鰭片的頂面和側壁上的閘極堆疊；於閘極堆疊上的介電硬遮罩；第一閘極間隔物，包括第一側壁接觸閘極堆疊的第二側壁；於第一閘極間隔物上的第二閘極間隔物，其中第二閘極間隔物包括第三側壁接觸介電硬遮罩的第四側壁，且其中第二閘極間隔物和第一閘極間隔物形成可區別的介面；於閘極堆疊的一側上的源極∕汲極區；以及接觸蝕刻停止層，包括於源極∕汲極區上的一部分，其中接觸蝕刻停止層，相對於閘極堆疊和介電硬遮罩，係在第一閘極間隔物和第二閘極間隔物的另一側上。在一實施例中，閘極堆疊具有最頂面，且其中第二閘極間隔物的整體高於最頂面。在一實施例中，至少一部分的第二閘極間隔物高於第一閘極間隔物的整體。在一實施例中，第一側壁與第三側壁齊平。
以上概述數個實施例之特徵，以使所屬技術領域中具有通常知識者可以更加理解本揭露實施例的觀點。所屬技術領域中具有通常知識者應理解，可輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及∕或優勢。所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本揭露的精神與範圍，且可在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
10:晶圓 20:（半導體）基底 22:井區 24:（淺溝槽）隔離區 24A:頂面 25:溝槽 26:半導體條 28:墊氧化物層 30:硬遮罩 36:凸出鰭片 36A:頂面 37:虛線 38:虛置閘極堆疊 40:虛置閘極介電質 42:虛置閘極電極 43:間隔物尖釘 44:硬遮罩層 46:閘極間隔物 50:凹槽 54:磊晶區（源極∕汲極區） 56:空洞（氣隙） 58:接觸蝕刻停止層 60:層間介電質 61:蝕刻製程 62:凹槽 64:替代閘極間隔物 64-1:次層 64-2:次層 64-3:次層 66:溝槽 68:蝕刻製程 70:蝕刻製程 72:介面層 74:高介電常數介電層 76:閘極電極 78:替代閘極堆疊 80:硬遮罩 82:蝕刻停止層 84:介電層 86:閘極接觸插塞 88:源極∕汲極矽化物區 90:源極∕汲極接觸插塞 91:區域 92:電晶體 93:介面 200:製程流程 202:製程 204:製程 206:製程 208:製程 210:製程 212:製程 214:製程 216:製程 218:製程 220:製程 222:製程 224:製程 226:製程 228:製程 230:製程 B-B:參考剖面 C-C:參考剖面 H1:高度 H2:高度 W1:寬度 W1’:寬度 W2:寬度 α:角度
以下將配合所附圖式詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本揭露實施例的特徵。 第1～6、7A、7B、7C、8A、8B、9A、9B、10A、10B、10C、11A、11B、11C、12A、12B、13A、13B、14A、14B、和15圖是根據一些實施例，繪示出形成電晶體的中間階段的透視圖和剖面示意圖。 第16～23圖是根據一些實施例，繪示出替代閘極間隔物。 第24圖是根據一些實施例，繪示出形成電晶體的製程流程圖。
無
20:(半導體)基底
36:凸出鰭片
46:閘極間隔物
54:磊晶區(源極/汲極區)
58:接觸蝕刻停止層
60:層間介電質
64:替代閘極間隔物
72:介面層
74:高介電常數介電層
76:閘極電極
78:替代閘極堆疊

Claims (15)

  1. 一種半導體元件的形成方法，包括：形成一虛置閘極電極於一半導體區上；形成一第一閘極間隔物於該虛置閘極電極的側壁上；形成一接觸蝕刻停止層(contact etch stop layer,CESL)於該第一閘極間隔物的側壁上；移除該第一閘極間隔物的上部以形成一凹槽於該虛置閘極電極與該接觸蝕刻停止層之間，其中該凹槽由該接觸蝕刻停止層的頂面往下延伸朝向該半導體區，且其中保留該第一閘極間隔物的下部；以一第二閘極間隔物填入該凹槽；移除該虛置閘極電極以形成一溝槽；以及形成一替代閘極堆疊於該溝槽中。
  2. 如請求項1之半導體元件的形成方法，其中該第一閘極間隔物係以一第一材料形成，而該第二閘極間隔物係以一第二材料形成，該第二材料與該第一材料不同。
  3. 如請求項1之半導體元件的形成方法，其中該第一閘極間隔物的形成導致形成一間隔物尖釘(spike)延伸進入該虛置閘極電極，而該方法更包括：進行一第一蝕刻製程以移除至少一部分的該虛置閘極電極，且該間隔物尖釘露出；以及進行一第二蝕刻製程以移除該間隔物尖釘。
  4. 如請求項3之半導體元件的形成方法，其中該第一蝕刻製程為等 向性(isotropic)，而該第二蝕刻製程為異向性(anisotropic)。
  5. 如請求項1~4中任一項之半導體元件的形成方法，其中使用該第二閘極間隔物作為一蝕刻遮罩進行該第二蝕刻製程，且其中對於該第二蝕刻製程所使用的蝕刻化學品，該第一閘極間隔物的蝕刻速率高於該第二閘極間隔物的蝕刻速率。
  6. 如請求項1之半導體元件的形成方法，其中該虛置閘極電極和該接觸蝕刻停止層係在該第一閘極間隔物和該第二閘極間隔物的兩側上，並接觸該第一閘極間隔物和該第二閘極間隔物。
  7. 如請求項1之半導體元件的形成方法，其中該半導體區包括一半導體鰭片，且其中該凹槽具有一底面，該底面高於該半導體鰭片的頂面。
  8. 如請求項1之半導體元件的形成方法，其中該半導體區包括一半導體鰭片，且其中該凹槽具有一底面，該底面低於該半導體鰭片的頂面。
  9. 一種半導體元件，包括：一半導體區；一閘極堆疊，於該半導體區上；一第一閘極間隔物，於該閘極堆疊的側壁上；一第二閘極間隔物，重疊至少一部分的該第一閘極間隔物，其中該第一閘極間隔物和該第二閘極間隔物係以不同材料形成；以及一接觸蝕刻停止層，接觸該第一閘極間隔物和該第二閘極間隔物兩者的側壁。
  10. 如請求項9之半導體元件，更包括一介電層，其中該接觸蝕刻停止層的一第一頂面和該第二閘極間隔物的一第二頂面接觸該介電層的底面。
  11. 如請求項9之半導體元件，其中該第一閘極間隔物的一第一邊緣與該第二閘極間隔物的一第二邊緣實質上齊平。
  12. 如請求項9之半導體元件，其中該第二閘極間隔物包括複數個次層(sub layer)，該些次層的多個上層分別重疊該些次層的多個下層。
  13. 一種半導體元件，包括：一半導體鰭片；一閘極堆疊，於該半導體鰭片的頂面和側壁上；一介電硬遮罩，於該閘極堆疊上；一第一閘極間隔物，包括一第一側壁接觸該閘極堆疊的一第二側壁；一第二閘極間隔物，於該第一閘極間隔物上，其中該第二閘極間隔物包括一第三側壁接觸該介電硬遮罩的一第四側壁，且其中該第二閘極間隔物和該第一閘極間隔物形成可區別的介面；一源極/汲極區，於該閘極堆疊的一側上；以及一接觸蝕刻停止層，包括於該源極/汲極區上的一部分，其中該接觸蝕刻停止層，相對於該閘極堆疊和該介電硬遮罩，係在該第一閘極間隔物和該第二閘極間隔物的另一側上。
  14. 如請求項13之半導體元件，其中該閘極堆疊具有一最頂面，且其中該第二閘極間隔物的整體高於該最頂面。
  15. 如請求項13之半導體元件，其中至少一部分的該第二閘極間隔物高於該第一閘極間隔物的整體。
TW110116720A 2020-05-20 2021-05-10 半導體元件及其形成方法 TWI817115B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063027398P 2020-05-20 2020-05-20
US63/027,398 2020-05-20
US17/018,793 2020-09-11
US17/018,793 US11476347B2 (en) 2020-05-20 2020-09-11 Processes for removing spikes from gates

Publications (2)

Publication Number Publication Date
TW202201523A TW202201523A (zh) 2022-01-01
TWI817115B true TWI817115B (zh) 2023-10-01

Family

ID=77083661

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110116720A TWI817115B (zh) 2020-05-20 2021-05-10 半導體元件及其形成方法

Country Status (4)

Country Link
US (2) US20220359709A1 (zh)
CN (1) CN113223964A (zh)
DE (1) DE102020124588B4 (zh)
TW (1) TWI817115B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090206406A1 (en) * 2008-02-15 2009-08-20 Willy Rachmady Multi-gate device having a t-shaped gate structure
US7947589B2 (en) * 2009-09-02 2011-05-24 Freescale Semiconductor, Inc. FinFET formation with a thermal oxide spacer hard mask formed from crystalline silicon layer
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US9281378B2 (en) * 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
WO2017156913A1 (zh) * 2016-03-17 2017-09-21 中国科学院微电子研究所 FinFET及其制造方法和包括其的电子设备
TW201916156A (zh) * 2017-09-29 2019-04-16 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US20200035808A1 (en) * 2018-07-30 2020-01-30 International Business Machines Corporation Semiconductor device having two-part spacer
TW202016999A (zh) * 2018-08-16 2020-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8435846B2 (en) 2011-10-03 2013-05-07 International Business Machines Corporation Semiconductor devices with raised extensions
US8772101B2 (en) 2012-11-08 2014-07-08 Globalfoundries Inc. Methods of forming replacement gate structures on semiconductor devices and the resulting device
US10355131B2 (en) * 2016-05-17 2019-07-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US11183592B2 (en) 2016-07-01 2021-11-23 Intel Corporation Field effect transistor with a hybrid gate spacer including a low-k dielectric material
US10043886B2 (en) * 2016-08-03 2018-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate formation through etch back process
DE102017113507A1 (de) * 2017-01-09 2018-07-12 Taiwan Semiconductor Manufacturing Co. Ltd. Kontaktstecker und Herstellungsverfahren
US10211100B2 (en) 2017-03-27 2019-02-19 Globalfoundries Inc. Methods of forming an air gap adjacent a gate of a transistor and a gate contact above the active region of the transistor
TWI728174B (zh) * 2017-08-21 2021-05-21 聯華電子股份有限公司 半導體元件及其製作方法
US10879180B2 (en) * 2017-11-28 2020-12-29 Globalfoundries Inc. FinFET with etch-selective spacer and self-aligned contact capping layer
US11024550B2 (en) * 2018-08-16 2021-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10720530B2 (en) * 2018-09-27 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of forming same
US11257908B2 (en) * 2018-10-26 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with stacked semiconductor layers as channels

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090206406A1 (en) * 2008-02-15 2009-08-20 Willy Rachmady Multi-gate device having a t-shaped gate structure
US7947589B2 (en) * 2009-09-02 2011-05-24 Freescale Semiconductor, Inc. FinFET formation with a thermal oxide spacer hard mask formed from crystalline silicon layer
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US9281378B2 (en) * 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
WO2017156913A1 (zh) * 2016-03-17 2017-09-21 中国科学院微电子研究所 FinFET及其制造方法和包括其的电子设备
TW201916156A (zh) * 2017-09-29 2019-04-16 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US20200035808A1 (en) * 2018-07-30 2020-01-30 International Business Machines Corporation Semiconductor device having two-part spacer
TW202016999A (zh) * 2018-08-16 2020-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
DE102020124588B4 (de) 2024-11-07
US20220359709A1 (en) 2022-11-10
CN113223964A (zh) 2021-08-06
DE102020124588A1 (de) 2021-11-25
TW202201523A (zh) 2022-01-01
US20250338591A1 (en) 2025-10-30

Similar Documents

Publication Publication Date Title
TWI755106B (zh) 半導體結構及其形成方法
TWI780640B (zh) 半導體裝置及其形成方法
TWI669783B (zh) 低阻抗接觸窗插塞之形成方法
KR102107623B1 (ko) 금속 절단 공정에서의 푸팅 제거
TWI763097B (zh) 半導體結構及其形成方法
CN108231588A (zh) 晶体管及其形成方法
TW201826336A (zh) 半導體裝置及其製造方法
US12237397B2 (en) Partial directional etch method and resulting structures
TWI843957B (zh) 半導體結構及其形成的方法
KR102334898B1 (ko) 금속 게이트 커팅 공정에서의 잔류물 제거
CN111106010B (zh) 具有堆叠半导体层作为沟道的晶体管
TW202316514A (zh) 半導體裝置之形成方法
CN116153983A (zh) 制造半导体器件的方法和半导体器件
TW202347511A (zh) 半導體裝置及其製造方法
TWI739147B (zh) 半導體裝置及其形成方法
CN109585293B (zh) 切割金属工艺中的基脚去除
TWI755110B (zh) 半導體裝置及其形成方法
KR20210141312A (ko) 반도체 디바이스 및 방법
KR102799081B1 (ko) 콘택트들 사이의 누설을 감소시키기 위한 격리 층
TWI824500B (zh) 半導體結構及其形成方法
US20250234581A1 (en) Semiconductor device and manufacturing method thereof
TWI817115B (zh) 半導體元件及其形成方法
KR102467278B1 (ko) 게이트들로부터 스파이크들을 제거하는 공정들
KR20230069785A (ko) 소스/드레인 콘택 형성에서의 듀얼 다마신 구조물
TW202331934A (zh) 半導體裝置結構之形成方法