[go: up one dir, main page]

TW201906171A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201906171A
TW201906171A TW106138298A TW106138298A TW201906171A TW 201906171 A TW201906171 A TW 201906171A TW 106138298 A TW106138298 A TW 106138298A TW 106138298 A TW106138298 A TW 106138298A TW 201906171 A TW201906171 A TW 201906171A
Authority
TW
Taiwan
Prior art keywords
layer
fin
top layer
field effect
effect transistor
Prior art date
Application number
TW106138298A
Other languages
English (en)
Inventor
宋承漢
江雅棠
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201906171A publication Critical patent/TW201906171A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

半導體裝置包含鰭狀結構，鰭狀結構包含由矽形成的底層，以及由鍺形成的至少一頂層。半導體裝置更包含閘極堆疊部件，其覆蓋鰭狀結構的中間上部，其中閘極堆疊部件與頂層的頂面和側壁接觸，且閘極堆疊部件與底層之至少部分的側壁接觸。

Description

半導體裝置
本發明實施例係有關於半導體裝置，且特別關於鰭式場效電晶體之半導體裝置。
積體電路(integrated circuit，IC)通常包含大量的組件，特別是電晶體。其中一種電晶體是金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect-transistor，MOSFET)。金屬氧化物半導體場效電晶體(MOSFET)裝置通常包含在半導體基底之頂面上的閘極結構。對位於閘極結構兩側的區域進行摻雜，以形成源極和汲極區。在源極和汲極區之間於閘極底下形成通道。基於施加在閘極的偏壓，可讓電流流過通道，或者禁止電流流過通道。
在某些情況，可以用鰭狀結構(在此為鰭片)形成通道。這樣的鰭片突出於基底的頂面之外，且此鰭片垂直於形成在基底和鰭片上的閘極結構。一般而言，使用這樣的鰭片作為通道的場效電晶體稱作鰭式場效電晶體(fin field-effect-transistor，FinFET)。就用於形成鰭片通道的材料而言，因為相較於矽，鍺具有較高的電子和電洞遷移率，所以鍺或其合金(例如矽鍺)通常被考慮用來做為矽的替代 材料。
依照慣例，通常形成相對厚的鍺層圍繞預先形成的矽鰭片通道，亦即覆蓋矽鰭片通道的頂面和側壁，以有效地將鍺或其合金整合至鰭片通道。然而，這種方法可能引起各種問題，例如，由於矽與鍺之間的晶格不匹配，而在矽鰭片通道與鍺層之間的界面形成缺陷。這些缺陷可能對各別的鰭式場效電晶體(FinFET)的整體性能產生不利的影響，舉例而言，較大的漏電流、較差的閘極可控性等。因此，製造包含鍺或其合金的鰭式場效電晶體(FinFET)之鰭片通道的常規技術並非全然令人滿意。
本發明的一些實施例提供半導體裝置，此半導體裝置包含鰭狀結構，此鰭狀結構包含由矽形成的底層，以及由鍺形成的至少一頂層。半導體裝置還包含閘極堆疊部件，其覆蓋鰭狀結構的中間上部，其中閘極堆疊部件與頂層的頂面和側壁接觸，且閘極堆疊部件與底層之至少部份的側壁接觸。
本發明的一些實施例提供半導體裝置，此半導體裝置包含鰭狀結構，此鰭狀結構包含由矽形成的底層，由鍺形成且覆蓋底層的第一頂層，以及由矽形成且覆蓋第一頂層的第二頂層。此半導體裝置還包含閘極堆疊部件，閘極堆疊部件覆蓋鰭狀結構的中間上部，其中閘極堆疊部件與第二頂層的頂面和側壁接觸，與第一頂層的側壁接觸，且與底層之至少部份的側壁接觸。
本發明的一些實施例提供半導體裝置的製造方法，此方法包含在基底上形成矽層，在矽層上形成鍺層，形成鰭片突出超過基底的主表面，其中鰭片包含矽層的一部分作為底層，以及鍺層的一部分作為頂層。此方法還包含形成閘極堆疊部件覆蓋鰭片的中間上部，其中閘極堆疊部件與頂層的頂面和側壁接觸，且與底層之至少部分的側壁接觸。
100‧‧‧方法
102、104、106、108、110、112、114、116、118、120、122、124‧‧‧操作
200、1400‧‧‧鰭式場效電晶體
202‧‧‧基底
202’‧‧‧主表面
204‧‧‧Si底層
204’‧‧‧Si底層之剩餘部分
206‧‧‧Ge基頂層
206’‧‧‧Ge基頂層之剩餘部分
207‧‧‧界面
208、1409‧‧‧鰭片
208’、239‧‧‧頂面
209、1409‧‧‧上部鰭片
209’‧‧‧側壁
210‧‧‧墊層
212‧‧‧遮罩層
213‧‧‧開口
214‧‧‧介電材料
220‧‧‧隔離部件
222‧‧‧氧化物層
230‧‧‧虛設閘極堆疊
232‧‧‧虛設閘極電極
234‧‧‧間隔物層
236‧‧‧源極/汲極部件
237‧‧‧凹陷
238‧‧‧底面
240‧‧‧介電層
242‧‧‧閘極部件
244‧‧‧閘極介電層
246‧‧‧導電閘極電極
1411‧‧‧第一頂層
1412‧‧‧第二頂層
1413‧‧‧第三頂層
1414‧‧‧第四頂層
1415‧‧‧第五頂層
1416‧‧‧第六頂層
1417‧‧‧第七頂層
1418‧‧‧第八頂層
藉由以下的詳述配合所附圖式，可以更加理解本發明實施例的觀點。值得注意的是，各個不同部件(feature)未必按照比例繪製。事實上，為了討論的明確易懂，各個不同部件的尺寸和幾何形狀可隨意增加或減少。
第1圖係根據一些實施例說明形成半導體裝置的方法之實施例的流程圖。
第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A和13A圖係根據一些實施例，說明由第1圖的方法製成之示範半導體裝置，其在各個不同的製造階段中的透視示意圖。
第2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B和13B圖係根據一些實施例，說明對應於第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A和13A圖的剖面示意圖。
第14圖係根據一些實施例說明由第1圖的方法製成之另一示範半導體裝置，在其中一個製造階段的剖面示意圖。
以下本發明實施例討論許多不同的示範實施例，用於實施本發明實施例的不同部件。下面描述了組件和配置的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，並非意圖限制本發明實施例。舉例而言，敘述中若提及第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本發明實施例可能在許多範例中重複參照的標號及/或字母。這些重複的目的是為了簡化和清楚，其本身並非用於表示各種實施例及/或所討論的配置之間的關係。
再者，在以下敘述中可使用空間上相關措辭，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的用語，以簡化一元件或部件與其他元件或其他部件之間如圖所示之關係的陳述。此空間相關措辭除了包含圖式所描繪之方位，還包含裝置在使用或操作中的不同方位。裝置可以朝其他方位定位(旋轉90度或在其他方位)，且在此使用的空間相關描述可依此相應地解讀。
本發明實施例提供鰭式場效電晶體(FinFET)之各種不同的實施例，其包含由矽(Si)層和至少一鍺(Ge)層或鍺合金(例如矽鍺(Si1-xGex，其中x代表Ge的莫爾比(molar ratio)))層形成的鰭狀通道及其製造方法。在一些實施例 中，可形成Si層作為鰭狀通道的底層，且可形成至少一Ge或Si1-xGex層作為鰭狀通道之覆蓋Si底層的頂層。在其他一些實施例中，當仍然形成Si層作為鰭狀通道的底層時，鰭狀通道可包含堆疊於另一個頂層的頂面上的多個頂層，並且每一個頂層的由擇自於Si、Ge和Si1-xGex之個別的材料形成。因此，可形成包含底Si層和多個頂層的鰭狀通道作為超晶格(superlattice)結構。藉由使用這樣“堆疊的”結構(例如Si底層被Ge或Si1-xGex層覆蓋、超晶格結構等)，將Ge或Si1-xGex合併至Si鰭狀通道，可精準地控制每一個頂層之各自的厚度，這可消除在Si層與Ge層之間，及/或Si層與Si1-xGex層之間的任何界面之晶格不匹配(lattice mismatch)的形成。因此，可有利地避免前述問題。再者，因為將具有比Si更高遷移率的Ge或Si1-xGex加入鰭狀通道，可大幅提升本發明實施例之鰭式場效電晶體(FinFET)的整體性能(例如啟動電流(turn-on currnet)、閘極可控性等)。
第1圖是根據本發明的一或多個實施例，說明形成半導體裝置的方法100之流程圖。值得注意的是，方法100僅為範例，並非意圖限制本發明實施例。在一些實施例中，半導體裝置至少是鰭式場效電晶體(FinFET)的一部份。本發明實施例所採用的鰭式場效電晶體(FinFET)係指任何以鰭狀為基礎、多閘極(multi-gate)的電晶體。值得注意的是，第1圖的方法100並未產生完整的鰭式場效電晶體(FinFET)。完整的鰭式場效電晶體(FinFET)可使用互補式金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)技術製程來製造。因此，應理解的是，可提供額外的操作於第1圖的方法100之前、之中和之後，並且其他一些操作在此僅簡要描述。
在一些實施例中，方法100由操作102開始，在此操作中提供半導體基底。方法100繼續進行到操作104，在此操作中於半導體基底上形成包含Si的底層(以下稱為Si底層)。方法100繼續進行到操作106，在此操作中於Si底層上形成包含Ge或Si1-xGex的至少一頂層(以下稱為Ge基(Ge-based)頂層)。方法100繼續進行到操作108，在此操作中形成鰭片延伸超出半導體基底的主表面。根據一些實施例，這樣的鰭片是經由一或多道蝕刻製程，分別或同時實施於Ge基頂層和Si底層而形成，因此，鰭片包含Si底層和至少一Ge基頂層之各自的剩餘部分。更具體而言，一旦形成鰭片，將暴露出Si底層和至少一Ge基頂層的剩餘部分之各自的側壁。方法100繼續進行到操作110，在此操作中於半導體基底上沉積介電材料。方法100繼續進行到操作112，在此操作中將鰭片的頂面暴露出來。方法100繼續進行到操作114，在此操作中將鰭片之上部鰭片暴露出來。根據一些實施例，這樣的上部鰭片包含Si底層之剩餘部分的上部，以及在操作108中形成的Ge基頂層之剩餘部分。方法100繼續進行到操作116，在此操作中於暴露出的上部鰭片上形成氧化物層。方法100繼續進行到操作118，在此操作中於氧化物層和上部鰭片之各自的中間部分上形成虛設閘極堆疊。方法100繼續進行到操作120，在此操作中在虛設 閘極堆疊的側邊上各自形成源極/汲極(source/drain，S/D)部件。方法100繼續進行到操作122，在此操作中將至少部分的虛設閘極堆疊和氧化物層的中間部分分別或同時移除，以暴露出上部鰭片的中間部分。方法100繼續進行到操作124，在此操作中在上部鰭片之暴露出的中間部分上形成閘極部件，其包含閘極介電層和導電閘極電極。
在一些實施例中，方法100的這些操作可分別與第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A和13A所示之在各個製造階段的半導體裝置之透視示意圖相關聯，並且對應於第2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B和13B圖所示之剖面示意圖。在一些實施例中，半導體裝置可以是鰭式場效電晶體(FinFET)200，鰭式場效電晶體200可包含於微處理器、記憶體單元及/或其他積體電路(IC)中。此外，為了更加理解本發明實施例的觀點，將第2A至12B圖簡化。舉例而言，儘管圖式顯示為鰭式場效電晶體200，但可理解的是，積體電路(IC)可包括數個其他裝置，這些裝置包括電阻器、電容器、電感器、熔斷器等，為了圖式簡潔之目的，這些其他裝置未顯示於第2A至12B圖中。
對應於第1圖的操作102，第2A圖是根據一些實施例之包含基底202的鰭式場效電晶體200，其在其中一個製造階段的透視示意圖，第2B圖是沿著第2A圖之a-a線之鰭式場效電晶體200的剖面示意圖。在一些實施例中，基底202包含結晶的矽基底(例如晶圓)。在另一些實施例中，基底 202可由其他一些適當的元素半導體製成，例如鑽石或鍺；基底202可由其他一些適當的化合物半導體製成，例如砷化鎵、碳化矽、砷化銦或磷化銦；或者基底202可由其他一些適當的合金半導體製成，例如碳化矽鍺、磷化鎵砷或磷化鎵銦。此外，基底202可包含絕緣體上的矽(silicon-on-insulator，SOI)基底。
對應於第1圖的操作104，第3A圖是根據一些實施例之鰭式場效電晶體200在其中一個製造階段的透視示意圖，其包含形成於基底202上的底層204。第3B圖是沿著第3A圖之a-a線之鰭式場效電晶體200的剖面示意圖。在一些實施例中，底層204包含結晶的Si，以下稱為Si底層204。在一些實施例中，可藉由與互補式金屬氧化物半導體(CMOS)相容的磊晶製程來磊晶成長Si底層204。磊晶製程可包含化學氣相沉積(chemical vapor deposition，CVD)技術，例如氣相磊晶法(vapor-phase epitaxy，VPE)及/或本技術領域中已知的其他適當製程，例如分子束磊晶(molecular beam epitaxial，MBE)技術、晶圓接合技術等。磊晶製程可使用適當的氣態(或液態)前驅物來形成Si底層204，例如矽烷(SiH4)。
對應於第1圖的操作106，第4A圖是根據一些實施例之鰭式場效電晶體200在其中一個製造階段的透視示意圖，其包含形成於Si底層204上的頂層206。第4B圖是沿著第4A圖a-a線之鰭式場效電晶體200的剖面示意圖。在一些實施例中，頂層206包含結晶的Ge或Si1-xGeX，其中x表示 Ge在Si1-xGex頂層206中的莫爾比。因此，以下將頂層206稱為"Ge基頂層206"。儘管在第4A和4B圖(及後續的圖式)所繪示說明的實施例中，Ge基頂層206顯示為單層，然而在另一些實施例中，Ge基頂層206可包含多個Si/Ge/Si1-xGex層堆疊於另一層的頂面上，這將於後續第14圖進一步詳細討論。
相似於Si底層204，在一些實施例中，可藉由與互補式金屬氧化物半導體(CMOS)相容的磊晶製程來磊晶成長Ge基頂層206。磊晶製程可包含化學氣相沉積(CVD)技術，例如氣相磊晶法(VPE)及/或本技術領域中已知的其他適當製程，例如分子束磊晶(MBE)技術、晶圓接合技術等。磊晶製程可使用適當的氣態(或液態)前驅物，以形成Ge基頂層206。更詳細而言，當Ge基頂層包含Ge時，在磊晶製程的過程中所使用的氣態前驅物之至少一者包含鍺烷(GeH4)；並且當Ge基頂層206包含Si1-xGex時，氣態前驅物SiH4和GeH4兩者可同時用於磊晶製程的過程中。
如前所述，根據本發明之各種不同的實施例，可精準地控制Si底層204和Ge基頂層206之每一層的各別厚度，以避免Si底層204與Ge基頂層206之間的晶格不匹配，以消除形成於Si底層204與Ge基頂層206之間的界面207上的缺陷。在一些實施例中，當Ge基頂層206由Ge形成時，可形成Ge基頂層206的厚度至約3奈米(nm)，且可形成具有任何期望厚度的Si底層204，例如約30~100nm；並且當Ge基頂層206由Si1-xGeX形成時，可形成Ge基頂層206的厚度至 約100nm，並且可形成具有任何期望厚度的Si底層204，例如30~100nm。
對應於第1圖的操作108，第5A圖是根據一些實施例之包含鰭片208的鰭式場效電晶體200在其中一個製造階段的透視示意圖，第5B圖是沿著第5A圖的a-a線之鰭式場效電晶體200的剖面示意圖。如圖所示，鰭片208包含Si底層的剩餘部分204'和Ge基頂層的剩餘部分206'，鰭片208突出於半導體基底202的主表面202'之外。換言之，根據一些實施例，當在步驟108形成鰭片208時，暴露出主表面202’以及Si底層204'之剩餘部分和Ge基頂層之剩餘部分206'的各自側壁。
在一些實施例中，透過至少一些以下的製程形成鰭片208。在Ge基頂層206(第4圖)上形成墊(pad)層210(例如由氧化矽形成)和具有圖案(例如開口213)的遮罩層212(例如由氮化矽形成)。通過這樣的開口213將底下的Ge基頂層206和Si底層204分別或同時蝕刻，使得半導體基底202的主表面202'以及Si底層之剩餘部分204’和Ge基頂層之剩餘部分206’的各自側壁暴露出來，亦即形成鰭片208。值得注意的是，儘管在第5A和5B圖(以及後續圖式)所繪示說明的實施例中只有顯示一個鰭片208，然而，可使用墊層210和遮罩層212之對應的圖案，在半導體基底202上形成任何期望數量的鰭片，且仍在本發明實施例的範疇內。在形成鰭片208之後，接著可實施清潔製程以移除半導體基底202的原生氧化物。清潔製程之實施可使用稀釋的氫氟(diluted hydrofluoric，DHF)酸或類似化學品。
對應於第1圖的操作110，第6A圖是根據一些實施例之鰭式場效電晶體200在其中一個製造階段的透視示意圖，其包含形成於半導體基底202、鰭片208、墊層210和遮罩層212上的介電材料214。第6B圖是沿著第6A圖之a-a線之鰭式場效電晶體200的剖面示意圖。如圖所示，介電材料214形成於整個鰭式場效電晶體200上，使得介電材料214覆蓋半導體基底202的主表面202’，以及Si底層之剩餘部分204’和Ge基頂層之剩餘部分206’之各自的側壁。
在一實施例中，可使用高密度電漿化學氣相沉積(high-density-plasma CVD，HDPCVD)製程在半導體基底202上沉積介電材料214，此製程採用例如矽烷(SiH4)和氧氣(O2)的反應前驅物。在另一實施例中，可使用次大氣壓化學氣相沉積(sub-atmospheric CVD，SACVD)製程或高深寬比填溝製程(high aspect-ratio process，HARP)在半導體基底202上沉積介電材料214，這些製程中使用的製程氣體可包括四乙氧基矽烷(tetraethylorthsilocate，TEOS)和臭氧(O3)。在又另一實施例中，可使用旋塗式介電質(spin-on-dielectric，SOD)製程在半導體基底202上沉積介電材料214，此製程使用例如氫矽倍半氧烷(hydrogen silsesquioxane，HSQ)或甲基矽倍半氧烷(methy silsesquioxane，MSQ)或類似化學品。
對應於第1圖的操作112，第7A圖是根據一些實施例之鰭式場效電晶體200的透視示意圖，其包含暴露出之 鰭片208的頂面208’，第7B圖是沿著第7A圖之a-a線之鰭式場效電晶體200的剖面示意圖。在一些實施例中，暴露出鰭片208的頂面208’係藉由對介電材料214(第6A和6B圖)實施研磨製程(例如化學機械研磨製程(chemical-mechanical polishing process，CMP process))直到再次暴露出遮罩層212，接著將遮罩層212和墊層210移除，以暴露出頂面208’。在一些實施例中，當遮罩層212由氮化矽形成時，可使用濕式製程將遮罩層212移除，此濕式製程使用熱磷酸(H3PO4)，並且當墊層210由氧化矽形成時，可使用稀釋的氫氟酸(HF)將墊層210移除。在另一些實施例中，在對介電材料214實施退縮(recession)製程之後，可實施遮罩層212和墊層210之移除，這部份將於以下第8A和8B圖討論。
對應於第1圖的操作114，第8A圖是根據一些實施例之鰭式場效電晶體200的透視示意圖，其包含暴露出之各別的上部鰭片209，第8B圖是沿著第8A圖之a-a線之鰭式場效電晶體200的剖面示意圖。如圖所示，在鰭片208的下部周圍分別形成隔離部件220，使得暴露出的上部鰭片209包含Si底層之剩餘部分204’的上部和Ge基頂層之剩餘部分206’。在一些實施例中，在暴露出上部鰭片209之後，上部鰭片209的側壁209’包含Si底層之剩餘部分204’的上部和Ge基頂層之剩餘部分206’的各自側壁，上部鰭片209的側壁209’與各自的頂面208’一起暴露出來。
在一些實施例中，可藉由實施至少一道蝕刻製程將介電材料214(第7A和7B圖)的上部凹陷，以形成隔離部 件220。在一實施例中，蝕刻製程可包含實施濕式蝕刻製程，例如，將半導體基底202浸泡在氫氟酸(HF)溶液中，以將介電材料214的上部凹陷直到暴露出上部鰭片209。在另一實施例中，蝕刻製程可包含實施乾式蝕刻製程，例如，使用三氟甲烷(fluoroform，CF3)及/或三氟化硼(boron trifluoride，BF3)之蝕刻氣體將介電材料214的上部凹陷，直到暴露出上部鰭片209。
對應於第1圖的操作116，第9A圖是根據一些實施例之鰭式場效電晶體200的透視示意圖，其包含氧化物層222覆蓋上部鰭片209，第9B圖是沿著第9A圖之a-a線之鰭式場效電晶體200的剖面示意圖。如圖所示，形成氧化物層222沿著側壁209’延伸，且覆蓋上部鰭片209的頂面208’。在一些實施例中，可藉由使用熱氧化製程、原子層沉積(atomic layer deposition，ALD)製程、化學氣相沉積(CVD)製程或類似製程形成氧化物層222(例如由氧化矽形成)。
對應於第1圖的操作118，第10A圖是根據一些實施例之鰭式場效電晶體200的透視示意圖，其包含虛設閘極堆疊230沿著X方向延伸以覆蓋上部鰭片209，且虛設閘極堆疊230沿著Y方向延伸以覆蓋上部鰭片209和氧化物層222之各自的中間部分，第10B圖是沿著第10A圖之a-a線之鰭式場效電晶體200的剖面示意圖。如圖所示，形成虛設閘極堆疊230覆蓋上部鰭片209的中間部分，且氧化物層222的中間部分夾設於虛設閘極堆疊230與上部鰭片209之間。
在一些實施例中，上部鰭片209被虛設閘極堆 疊230覆蓋的中間部分可做為鰭式場效電晶體200的導電通道(沿著Y方向)，且可用高介電常數(high-k)的介電層置換氧化物層222的中間部分，以作為鰭式場效電晶體200的閘極介電層，此部分將於以下進一步討論。
在一些實施例中，虛設閘極堆疊230包含虛設閘極電極232和間隔物層234，間隔物層234沿著虛設閘極電極232的側壁延伸，且虛設閘極電極232將在之後的移除製程中被移除。在一些實施例中，虛設閘極電極232可包含多晶矽(polysilicon)材料。此外，虛設閘極電極232可以是摻雜均勻或非均勻之摻雜濃度的多晶矽材料。可使用適當的製程，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、電鍍或前述組合，形成虛設閘極電極232。
在一些實施例中，間隔物層234可包含氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)或其他適當的材料。間隔物層234可包含單層或多層結構。在一些實施例中，形成間隔物層234可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適當技術來沉積間隔物層234的毯覆(blanket)層，並且對此毯覆層實施異向性(anisotropic)蝕刻，以形成如第10A圖所繪示說明之實施例所示沿著虛設閘極電極232之側壁的一對間隔物層234。
對應於第1圖的操作120，第11A圖是根據一些實施例之鰭式場效電晶體200的透視示意圖，其包含源極/汲極(S/D)部件236形成於虛設閘極堆疊230的兩側(沿著Y 方向)，第11B圖是沿著第11A圖之a-a線之鰭式場效電晶體200的剖面示意圖。值得注意的是，第11A圖的a-a線並未橫跨虛設閘極堆疊230，而是橫跨源極/汲極部件236。在一些實施例中，在形成源極/汲極部件236之前，將氧化物層222和至少一部分的上部鰭片209(Ge基頂層之剩餘部分206’和Si底層之剩餘部分204’的上部)之分別的側邊部分移除，被移除的側邊部分分別以虛線顯示於第11A圖中。以下將簡要地描述源極/汲極部件236之形成。
在一些實施例中，藉由一或多道選擇性濕式/乾式蝕刻製程，移除氧化物層222未被虛設閘極堆疊230覆蓋的側邊部分，並且藉由一或多道其他的選擇性濕式/乾式蝕刻製程，將上部鰭片209的側邊部分移除，以在虛設閘極堆疊230的兩側上形成個別的凹陷237。在一些實施例中，每一個凹陷237具有底面238。這樣的凹陷237可向下延伸至隔離部件220的頂面239以下，亦即底面238垂直地低於頂面239。接著，藉由使用低壓化學氣相沉積(low pressure CVD，LPCVD)製程及/或金屬有機物化學氣相沉積(metal-organic CVD，MOCVD)製程，自鰭片208(例如在第11A和11B圖的實施例中所繪示說明的Si底層之剩餘部分204’)磊晶成長源極/汲極部件236。
對應於第1圖的操作122，第12A圖是根據一些實施例之鰭式場效電晶體200的透視示意圖，其具有虛設閘極電極232和被虛設閘極電極232覆蓋之氧化物層222的中間部分，虛設閘極電極232和氧化物層222的中間部分將被 移除，第12B圖是沿著第12A圖之a-a線之鰭式場效電晶體200的剖面示意圖。為了圖式說明的目的，以虛線顯示移除的虛設閘極電極232和氧化物層222的中間部分。如圖所示，在移除虛設閘極電極232和氧化物層222的中間部分之後，暴露出上部鰭片209的中間部分(其被虛設閘極電極232和氧化物層222的中間部分覆蓋)。
在一些實施例中，在移除虛設閘極電極232和氧化物層222的中間部分之前，可在源極/汲極部件236上形成介電層240，以保護已形成的源極/汲極部件236。這樣的介電層240可包含的材料係選自以下材料之至少一者：氧化矽、低介電常數(low-k)材料或前述組合。低介電常數材料可包含氟矽玻璃(fluorinated silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷酸鹽矽玻璃(borophosphosilicate glass，BPSG)、摻雜碳的氧化矽(SiOxCy)、黑鑽石(Black Diamond®)(加州，聖塔克拉拉，應用材料；Applied Materials of Santa Clara,Calif.)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶氟化碳、聚對二甲苯(Parylene)、苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(密西根州，密德蘭市，陶氏化學；Dow Chemical,Midland,Mich.)、聚醯亞胺(polyimide)及/或其他未來開發的低介電常數材料。
再者，在一些實施例中，同時或是依序移除虛設閘極電極232和氧化物層222的中間部分，間隔物層234可保持完整。可藉由一或多道選擇性乾式及/或濕式蝕刻製 程，分別或同時移除(蝕刻)虛設閘極電極232和氧化物層222的中間部分，直到暴露出被虛設閘極電極232和氧化物層222的中間部分覆蓋之上部鰭片209的中間部分。更詳細而言，在一些實施例中，濕式蝕刻製程包含使用稀釋的氫氟酸(DHF)及/或胺衍生物蝕刻劑(例如NH4OH、NH3(CH3)OH、四甲基氫氧化銨(TetraMethyl Ammonium Hyfroxide，TMAH)等)；並且乾式蝕刻製程包含使用反應性氣體的電漿，其係選自於碳氟化合物、氧氣、氯氣、三氯化硼、氮氣、氬氣、氦氣或前述組合之。
對應於第1圖的操作124，第13A圖是根據一些實施例之鰭式場效電晶體200的透視示意圖，其包含閘極部件242形成於上部鰭片209之暴露出的部分(亦即中間部分)上，第13B圖是沿著第13A圖之a-a線之鰭式場效電晶體200的剖面示意圖。在一些實施例中，閘極部件242可包含閘極介電層244和導電閘極電極246。更明確而言，如第13B圖的剖面示意圖所示，上部鰭片209的中間部分被導電閘極電極246覆蓋，且閘極介電層244夾設於上部鰭片209與導電閘極電極246之間。
在一些實施例中，閘極介電層244可由高介電常數(high-k)的介電材料形成。這樣的高介電常數介電材料可具有大於約4.0的介電常數(k值)，或甚至大於約7.0。在這樣的實施例中，高介電常數的閘極介電層244可由選自於下列材料的至少一者形成：Al2O3、HfAlO、HfAlON、AlZrO、HfO2、HfSiOx、HfAlOx、HfZrSiOx、HfSiON、LaAlO3、ZrO2 或前述之組合。可使用適當的製程，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍或前述之組合，形成高介電常數的閘極介電層244。
在一些實施例中，導電閘極電極246可包含金屬材料，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi或前述組合。在另一些實施例中，導電閘極電極246可包含多晶矽材料，其中多晶矽材料可摻雜均勻或非均勻的摻雜濃度。可使用適當的製程，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍或前述組合，形成導電閘極電極246。
如前述提及的第4A和4B圖，根據一些其他實施例，Ge基頂層206可包含堆疊於另一個頂層的頂面上的多個頂層。第14圖是根據一些實施例，說明另一範例之鰭式場效電晶體1400在其中一個製造階段的剖面示意圖，鰭式場效電晶體1400包含多個頂層(例如頂層1411、1412、1413、1414、1415、1416、1417、1418等)。如圖所示，鰭式場效電晶體1400大致上與第13B圖所示的鰭式場效電晶體200相似，除了鰭式場效電晶體1400的上部鰭片1409包含多個頂層(例如頂層1411至1418)，而非單一的Ge基頂層之剩餘部分206’，這些頂層在Si底層之剩餘部分204’的上部上。因此，第13B圖中的一些參照標號可繼續用於第14圖的鰭式場效電晶體1400，例如基底202、隔離部件220、閘極部件242、閘極介電層244和導電閘極電極246。
在一些實施例中，藉由第1圖的方法100形成鰭 式場效電晶體1400，除了操作106可包含交換地形成一或多個Ge基層和Si層，此部分將於以下詳細討論。為了形成鰭式場效電晶體1400，第1圖的操作106可包含在Si底層204(第4A和4B圖)上形成由Ge形成的第一層，在第一Ge層上形成由Si形成的第二層，在第二Si層上形成由Ge形成的第三層，在第三Ge層上形成由Si形成的第四層，以此類推。因此，在一些實施例中，可以有多個週期性層設置於Si底層204上，這些週期性層中的每一層由個別的材料形成，例如Si或Ge。與第3A和3B圖所提及的形成Si底層204相似，且與第4A和4B圖所提及的形成Ge基頂層206相似，可使用化學氣相沉積(CVD)技術，例如氣相磊晶法(VPE)及/或本技術領域已知的其他適當的製程，例如分子束磊晶(MBE)技術、晶圓接合技術等，形成設置於Si底層204上之這些週期性層的每一層。因此，可精準地控制這些週期性層中每一個Ge層的個別厚度在約3nm，同時可精準地控制這些週期性層中每一個Si層的個別厚度在任何期望的數值。
依照第1圖的方法100之剩餘的操作108至操作124，可製造出如第14圖所示之鰭式場效電晶體1400。在第14圖所繪示說明的實施例中，第一頂層1411由Ge形成；第二頂層1412由Si形成；第三頂層1413由Ge形成；第四頂層1414由Si形成；第五頂層1415由Ge形成；第六頂層1416由Si形成；第七頂層1417由Ge形成；以及第八頂層1418由Si形成。儘管在上部鰭片1409中形成總共八個頂層(頂層1411至頂層1418)於Si底層之剩餘部分204’上，在其他一些實施 例中，可在上部鰭片1409中形成任何期望數量的頂層於Si底層之剩餘部分204’上，且仍在本發明實施例的範疇內。
在一些實施例中，半導體裝置包含鰭狀結構。鰭狀結構包含由矽形成的底層，以及由鍺形成的至少一頂層。半導體裝置更包含覆蓋鰭狀結構的中間上部的閘極堆疊部件，其中閘極堆疊部件與頂層的頂面和側壁接觸，且與底層之至少部份的側壁接觸。
在一些實施例中，閘極堆疊更包含閘極介電層，以及設置於閘極介電層之上的導電閘極電極，其中閘極介電層與頂層的頂面和側壁直接接觸，且與底層之至少部分的側壁接觸。
在一些實施例中，閘極介電層由高介電常數的介電材料形成。
在一些實施例中，頂層的厚度為約3nm。
在一些實施例中，半導體裝置更包括至少一隔離部件設置於閘極堆疊部件下方，且隔離部件與鰭狀結構的下部接觸。
在一些實施例中，半導體裝置更包括至少一源極/汲極部件設置於閘極堆疊部件旁邊。
在一些實施例中，頂層由矽鍺形成。
在一些實施例中，頂層的厚度為約3至約100nm。
在另一些實施例中，半導體裝置包含鰭狀結構以及閘極堆疊部件。鰭狀結構包含由矽形成的底層，由鍺 形成的第一頂層覆蓋底層，以及由矽形成的第二頂層覆蓋第一頂層。閘極堆疊部件覆蓋鰭狀結構的中間上部，其中閘極堆疊部件與第二頂層的頂面和側壁接觸，與第一頂層的側壁接觸，且與底層之至少部份的側壁接觸。
在一些實施例中，閘極堆疊部件更包含閘極介電層，以及設置於閘極介電層上方的導電閘極電極，其中閘極介電層與第二頂層的頂面和側壁直接接觸，與第一頂層的側壁直接接觸，且與底層之至少部份的側壁直接接觸。
在一些實施例中，閘極介電層由高介電常數的介電材料形成。
在一些實施例中，第一頂層的厚度為約3nm。
在一些實施例中，半導體裝置更包含至少一隔離部件設置於閘極堆疊部件下方，且隔離部件與鰭狀結構的下部接觸。
在一些實施例中，半導體裝置更包含至少一源極/汲極部件設置於閘極堆疊部件旁邊。
在一些實施例中，鰭狀結構更包含由鍺形成的第三頂層覆蓋第二頂層，以及由矽形成的第四頂層覆蓋第三頂層且，其中閘極堆疊部件與第四頂層的頂面和側壁接觸，與第三、第二和第一頂層之各自的側壁接觸，且與底層之至少部分的側壁接觸。
在又另一些實施例中，半導體裝置的製造方法包含在基底上形成矽層，在矽層上形成鍺層，形成鰭片突出超過基底的主表面，其中鰭片包含一部分的矽層作為底 層和一部分的鍺層作為頂層，以及形成閘極堆疊部件覆蓋鰭片的中間上部，其中閘極堆疊部件與頂層的頂面和側壁接觸，且與底層之至少部分的側壁接觸。
在一些實施例中，上述方法更包含形成一或多個隔離部件覆蓋鰭片的下部。
在一些實施例中，形成閘極堆疊部件包含形成閘極介電層，閘極介電層與頂層的頂面和側壁直接接觸，且與底層之至少部分的側壁直接接觸。
在一些實施例中，閘極介電層由高介電常數的介電材料形成。
在一些實施例中，頂層的厚度為約3nm。
前述概述了一些實施例的部件，使得本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應可理解，他們可以輕易使用本發明實施例作為基礎，設計或修改其他的製程或是結構，以達到與在此介紹的實施例相同的目的及/或優點。本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並不悖離本發明實施例的精神與範疇，並且在不悖離本發明實施例的精神與範疇的情況下，在此可以做各種的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (1)

  1. 一種半導體裝置，包括：一鰭狀結構，該鰭狀結構包括由矽形成的一底層和由鍺形成的至少一頂層；以及一閘極堆疊部件，覆蓋該鰭狀結構的一中間上部，其中該閘極堆疊部件與該頂層的頂面和側壁接觸，且與該底層之至少部分的側壁接觸。
TW106138298A 2017-06-20 2017-11-06 半導體裝置 TW201906171A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/628,256 US20180366546A1 (en) 2017-06-20 2017-06-20 Finfet device with stacked germanium and silicon channel
US15/628,256 2017-06-20

Publications (1)

Publication Number Publication Date
TW201906171A true TW201906171A (zh) 2019-02-01

Family

ID=64657648

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106138298A TW201906171A (zh) 2017-06-20 2017-11-06 半導體裝置

Country Status (3)

Country Link
US (1) US20180366546A1 (zh)
CN (1) CN109103255A (zh)
TW (1) TW201906171A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI818928B (zh) * 2018-11-02 2023-10-21 聯華電子股份有限公司 一種製作半導體元件的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362277B2 (en) * 2014-02-07 2016-06-07 Globalfounries Inc. FinFET with multilayer fins for multi-value logic (MVL) applications and method of forming

Also Published As

Publication number Publication date
CN109103255A (zh) 2018-12-28
US20180366546A1 (en) 2018-12-20

Similar Documents

Publication Publication Date Title
US20250366187A1 (en) Semiconductor structure with self-aligned backside power rail
US20250261411A1 (en) Semiconductor device and manufacturing method thereof
US9806076B2 (en) FinFET device and method of manufacturing same
US20210359091A1 (en) Gate-all-around devices having self-aligned capping between channel and backside power rail
CN103515440B (zh) 半导体器件的伪栅电极
CN110416160A (zh) 半导体装置的制造方法
US11848329B2 (en) Semiconductor structure with self-aligned backside power rail
US12159921B2 (en) Semiconductor device and method of manufacturing the same
US9449882B1 (en) Semiconductor device and manufacturing method thereof
TWI777556B (zh) 半導體裝置及其製造方法
US12021123B2 (en) Semiconductor devices with backside power rail and backside self-aligned via
US12266658B2 (en) Semiconductor devices with backside contacts and isolation
US9865709B2 (en) Selectively deposited spacer film for metal gate sidewall protection
US20230207649A1 (en) Novel gate feature in finfet device
US11715779B2 (en) Multi-channel devices and methods of manufacture
TW201906171A (zh) 半導體裝置
TW202525040A (zh) 半導體結構及其形成方法
TW202510105A (zh) 半導體裝置及其形成方法
US20190131134A1 (en) Novel contact structure