TWI869015B

TWI869015B - 電子封裝件及其製法

Info

Publication number: TWI869015B
Application number: TW112141824A
Authority: TW
Inventors: 鍾松樺; 陳亮斌
Original assignee: 矽品精密工業股份有限公司
Priority date: 2023-10-31
Filing date: 2023-10-31
Publication date: 2025-01-01
Also published as: TW202520453A; CN119920809A; US20250140731A1

Abstract

一種電子封裝件及其製法，主要將電子結構藉由結合層緊密結合一承載結構，其中，該結合層係包含相互鄰接之第一結合材與第二結合材，使該第二結合材可填補該第一結合材之變形處，以確保該結合層與該承載結構於接合後兩者之間不會產生空洞。

Description

電子封裝件及其製法

本發明係有關一種半導體裝置，尤指一種可提升產品良率之電子封裝件及其製法。

為了確保電子產品和通信設備的持續小型化和多功能，半導體封裝需朝尺寸微小化發展，以利於多接點之連接，為此，業界發展出諸多先進製程封裝技術。例如，於先進製程封裝中，常用的封裝型式如2.5D封裝製程、扇出(Fan-Out)佈線配合嵌埋橋接(Embedded Bridge)元件之製程(簡稱FO-EB)等。

圖1A至圖1D係為習知半導體封裝件1之製法之剖面示意圖。

如圖1A所示，提供一半導體橋接元件1a，其矽板體11係具有複數導電矽穿孔(Through-silicon via，簡稱TSV)110，且該矽板體11上形成有一線路部12，其中，該線路部12係包含至少一絕緣層120及形成於該絕緣層120上之導電跡線121，且該導電跡線121電性連接該導電矽穿孔110，並將複數導電凸塊122結合於最外側導電跡線121上，再以非導電膜(Non-Conductive Film，簡稱NCF)123包覆該些導電凸塊122。另外，該導電矽穿孔110之外露接點上亦設有導電凸塊111，且以保護層112包覆該些導電凸塊111。

如圖1B所示，該半導體橋接元件1a以其非導電膜123結合於一承載件9上之佈線結構14上，且該佈線結構14係包含至少一介電層140及結合該介電層140之佈線層141，其中，該佈線結構14上係具有複數導電柱13，使該導電柱13電性連接該佈線結構14，且令該半導體橋接元件1a之導電凸塊122藉由銲錫凸塊142電性連接該佈線層141。

如圖1C所示，形成一封裝膠體15於該佈線結構14上，以令該封裝膠體15包覆該半導體橋接元件1a與該些導電柱13。接著，形成一線路結構10於該封裝膠體15上，以令該線路結構10電性連接該複數導電柱13與該半導體橋接元件1a之導電凸塊111，再設置複數半導體晶片16於該線路結構10上，使該半導體橋接元件1a電性橋接兩半導體晶片16，並以另一封裝膠體18包覆該些半導體晶片16。

如圖1D所示，移除該承載件9，以外露出該佈線結構14，並進行切單製程，且形成複數銲球17於該佈線結構14上，使該些銲球17電性連接該佈線結構14。

惟，習知半導體封裝件1之製法中，該非導電膜123於製程中容易變形，如圖1A所示，甚至中心厚度較薄，導致其與佈線結構14於接合後兩者之間會產生空洞(void)S，使該半導體橋接元件1a與該佈線結構14之間並無法完全密封，即該空洞S位於該半導體橋接元件1a與該佈線結構14之間，因而容易滲入水氣，以致於後續製程中容易發生爆米花現象(Popcorn)，致使產品良率降低。

因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：承載結構；電子結構，係藉由結合層緊密結合該承載結構，其中，該結合層係包含相互鄰接之第一結合材與第二結合材，以構成非平行之雙層結構；導電柱，係設於該承載結構上並電性連接該承載結構；包覆層，係設於該承載結構上以包覆該電子結構與該導電柱；以及線路結構，係設於該包覆層上並電性連接該電子結構與該導電柱。

本發明亦提供一種電子封裝件之製法，係包括：將電子結構藉由結合層緊密結合一承載結構，其中，該結合層係包含相互鄰接之第一結合材與第二結合材，以構成非平行之雙層結構，且該承載結構上設有電性連接該承載結構之導電柱；形成包覆層於該承載結構上，以令該包覆層包覆該電子結構與該導電柱；以及形成線路結構於該包覆層上，並使該線路結構電性連接該電子結構與該導電柱。

前述之製法中，該結合層之製程係包括：於該電子結構上形成該結合層，再將該電子結構藉由該結合層設於該承載結構上。

前述之製法中，該結合層之製程係包括：於該電子結構上形成該第一結合材，再將該電子結構藉由該第一結合材設於該承載結構上，之後將該第二結合材填補於該第一結合材與該承載結構之間的縫隙中，以形成該結合層。

前述之電子封裝件及其製法中，該承載結構係包含至少一介電層及結合該介電層之佈線層，以令該佈線層電性連接該電子結構。

前述之電子封裝件及其製法中，該電子結構係具有複數嵌埋於該結合層中之導電凸塊，且於形成該包覆層於該承載結構上之後，於該承載結構上形成複數對應各該導電凸塊之開孔。進一步，復包括於該開孔中形成電性連接該導電凸塊之佈線層。

前述之電子封裝件及其製法中，該承載結構係形成有一用以容置該電子結構之凹槽。

前述之電子封裝件及其製法中，該電子結構係藉由複數導電凸塊電性連接該線路結構。

前述之電子封裝件及其製法中，該第一結合材係為非導電膜。

前述之電子封裝件及其製法中，該第二結合材係為非導電膠。

前述之電子封裝件及其製法中，該線路結構上係設置及電性連接至少一電子元件。

前述之電子封裝件及其製法中，復包括將複數電子元件設於該線路結構上且電性連接該線路結構，以令該電子結構電性橋接該複數電子元件之至少二者。

由上可知，本發明之電子封裝件及其製法中，主要藉由該結合層包含相互鄰接之第一結合材與第二結合材之設計，使該第二結合材可填補該第一結合材之變形處，以確保該結合層與該承載結構於接合後兩者之間不會產生空洞，故相較於習知技術，本發明可有效使該電子結構與該承載結構之間完全密封，以避免水氣滲入之問題，因而於後續製程中不會易發生爆米花現象，進而提高產品良率。

1:半導體封裝件

1a:半導體橋接元件

10,20:線路結構

11:矽板體

110:導電矽穿孔

111,122,211,222,261:導電凸塊

112,212:保護層

12,22:線路部

120,200,220:絕緣層

121,221:導電跡線

123:非導電膜

13,23:導電柱

14:佈線結構

140,240:介電層

141,241,341:佈線層

142:銲錫凸塊

15,18:封裝膠體

16:半導體晶片

17:銲球

2,3,4:電子封裝件

2a:電子結構

201:線路層

202:電性接觸墊

21:電子主體

21a:第一側

21b:第二側

210:導電穿孔

211a,23a:端面

24,34,44:承載結構

25:包覆層

25a:表面

26:電子元件

242,260,271:銲錫材料

262:底膠

27:導電元件

270:金屬凸塊

272:凸塊底下金屬層

28:封裝層

29:結合層

291:第一結合材

292:第二結合材

340:開孔

440:凹槽

9:承載件

90:離型層

91:金屬層

L:切割路徑

t:縫隙

S:空洞

圖1A至圖1D係為習知半導體封裝件之製法之剖視示意圖。

圖2A至圖2G係為本發明之電子封裝件之第一實施例之製法之剖視示意圖。

圖2B-1係為圖2B之另一方法之剖視示意圖。

圖3A至圖3D係為本發明之電子封裝件之第二實施例之製法之剖視示意圖。

圖4A至圖4E係為本發明之電子封裝件之第三實施例之製法之剖視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2G係為本發明之電子封裝件2之第一實施例之製法之剖視示意圖。

如圖2A所示，提供一電子結構2a，其包含一以半導體基材作為電子主體21及一結合該電子主體21之線路部22，且該電子主體21係於其內部形成有複數導電穿孔210，其中，該電子結構2a係具有相對之第一側21a與第二側21b，且於該第一側21a及/或第二側21b上可依需求形成複數電性連接該些導電穿孔210及/或線路部22之導電凸塊211,222。應可理解地，該電子結構2a可依需求將該電子主體21之側作為第一側21a或第二側21b，而該線路部22之側則作為另一側，並無特別限制。

於本實施例中，該導電穿孔210係為導電矽穿孔(Through-silicon via，簡稱TSV)，且該導電凸塊211,222係為如銅凸塊之金屬凸塊，而該線路部22係包含至少一絕緣層220及結合該絕緣層220之導電跡線221，以令該導電跡線221電性連接該導電穿孔210與導電凸塊222。

再者，於該第一側21a上藉由保護層212包覆該些導電凸塊211，並於第二側21b上藉由結合層29包覆該些導電凸塊222，且該結合層29係包含相鄰接之第一結合材291與第二結合材292。例如，該保護層212係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材，且該第一結合材291係為非導電膜(Non-Conductive Film，簡稱NCF)，而該第二結合材292係為非導電膠(Non-Conduetive Paste，簡稱NCP)。

因此，當該第一結合材291之表面呈凹凸面時，可藉由該第二結合材292填補於該第一結合材291之凹凸面上，以構成非平行之雙層結構，並使該結合層29之外表面形成一平整表面。

如圖2B所示，於一承載件9上配置至少一該電子結構2a及複數導電柱23。

所述之承載件9例如為半導體材質(如矽或玻璃)之板體，其上以例如塗佈方式依序形成有一離型層90與一如鈦/銅之金屬層91，以將一承載結構24形成於該金屬層91上，其中，該電子結構2a係以其結合層29朝向該承載件9而緊密結合於該承載結構24上，使該結合層29與該承載結構24之間無縫隙。

於本實施例中，該承載結構24係包含至少一介電層240及結合該介電層240之佈線層241，其可採用線路重佈層(redistribution layer，簡稱RDL)製程於該承載件9之金屬層91上製作該佈線層241與該介電層240。例如，形成該介電層240之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材。

再者，該電子結構2a之導電凸塊222係電性連接該佈線層241。例如，該導電凸塊222係藉由銲錫材料242接置於該佈線層241上，且該銲錫材料242係嵌埋於該結合層29中。

又，若於製作該電子結構2a時未先形成第二結合材292，如圖2B-1所示，則可於該電子結構2a以第一結合材291結合於該承載結構24上後，再將該第二結合材292填補於該第一結合材291與該承載結構24之間的縫隙t中，以形成該結合層29(非平行之雙層結構)，使該結合層29與該承載結構24之間無縫隙(如圖2B所示)。

所述之導電柱23係設於該承載結構24上並電性連接該佈線層241。

於本實施例中，形成該導電柱23之材質係為如銅之金屬材或銲錫材。例如，藉由曝光顯影方式，於該佈線層241上電鍍形成該些導電柱23。

如圖2C所示，形成一包覆層25於該承載結構24上，以令該包覆層25包覆該電子結構2a與該些導電柱23，且令該保護層212之頂面、該導電凸塊211之端面211a與該導電柱23之端面23a外露出該包覆層25之表面25a。

於本實施例中，該包覆層25係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)。例如，該包覆層25之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該承載結構24上。

再者，可藉由整平製程，使該包覆層25之表面25a齊平該保護層212之頂面、該導電柱23之端面23a與該導電凸塊211之端面211a，以令該導電柱23之端面23a與該導電凸塊211之端面211a外露出該包覆層25之表面25a。例如，該整平製程係藉由研磨方式，移除該保護層212之部分材質、該導電柱23之部分材質、該導電凸塊211之部分材質與該包覆層25之部分材質。

如圖2D所示，形成一線路結構20於該包覆層25上，以令該線路結構20電性連接該複數導電柱23與該複數導電凸塊211。

於本實施例中，該線路結構20係包括至少一絕緣層200及設於該絕緣層200上之線路層201，如線路重佈層(redistribution layer，簡稱RDL)規格，以令該線路層201電性連接該複數導電柱23與該複數導電凸塊211，其中，最外層之絕緣層200可作為防銲層，且令最外層之線路層201外露出該防銲層，俾供作為電性接觸墊202，如微墊(micro pad，俗稱μ-pad)。

再者，形成該線路層201之材質係為銅，且形成該絕緣層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材、或如綠漆、油墨等之防銲材。

如圖2E所示，設置複數電子元件26於該線路結構20上，再以一封裝層28包覆該些電子元件26。

所述之電子元件26係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。

於本實施例中，該電子元件26係例如為圖形處理器(graphics processing unit，簡稱GPU)、高頻寬記憶體(High Bandwidth Memory，簡稱HBM)等半導體晶片，且該電子結構2a係作為橋接元件(Bridge die)，其藉由該些導電凸塊211電性連接該線路結構20，進而電性橋接至少二該電子元件26。

再者，該電子元件26可採用覆晶方式藉由複數導電凸塊261及/或銲錫材料260電性連接該電性接觸墊202；或者，該電子元件26亦可藉由複數銲線(圖略)以打線方式藉由複數銲線電性連接該電性接觸墊202；甚至於，該電子元件26可電性接觸該電性接觸墊202。然而，有關該電子元件26電性連接線路層201之方式不限於上述。

所述之封裝層28係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該線路結構20上。應可理解地，形成該封裝層28之材質可相同或相異該包覆層25之材質。

於本實施例中，可先形成底膠262於該電子元件26與該線路結構20之間以包覆該些導電凸塊261與銲錫材料260，再形成該封裝層28以包覆該底膠262與該電子元件26。或者，於其它實施例中，該封裝層28可同時包覆該些電子元件26與該些導電凸塊261，而無需形成該底膠262。

如圖2F所示，移除該承載件9及其上之離型層90，再移除該金屬層91，以外露出該承載結構24。

於本實施例中，於剝離該離型層90時，藉由該金屬層91作為阻障之用，以避免破壞該承載結構24，且待移除該承載件9及其上之離型層90後，再以蝕刻方式移除該金屬層91，使該承載結構24(甚至佈線層241)外露。

如圖2G所示，沿如圖2F所示之切割路徑L進行切單製程，以製得電子封裝件2，且形成複數導電元件27於該承載結構24上，使該些導電元件27電性連接該佈線層241，供該電子封裝件2藉由該些導電元件27設置於一如封裝基板或電路板之電子裝置(圖略)上。

於本實施例中，該導電元件27係包含一如銅材之金屬凸塊270及形成於該金屬凸塊270上之銲錫材料271。例如，該佈線層241上可形成凸塊底下金屬層(Under Bump Metallization，簡稱UBM)272，以利於結合該金屬凸塊270。應可理解地，當該接點(IO)之數量不足時，仍可藉由RDL製程進行增層作業，以重新配置該承載結構24之IO數量及其位置。

因此，本發明之電子封裝件2之第一實施例之製法，主要藉由該第二結合材292之配置，以於該第一結合材291於製程中發生變形，甚至中心厚度較薄時，該第二結合材292能填補該第一結合材291之變形處，故相較於習知技術，該結合層29與該承載結構24於接合後兩者之間不會產生空洞(void)，使該電子結構2a與該承載結構24之間能完全密封，因而能避免水氣滲入之問題，以於後續製程中不會易發生爆米花現象(Popcorn)，進而提高產品良率。

圖3A至圖3D係為本發明之電子封裝件3之第二實施例之製法之剖視示意圖。本實施例與第一實施例之差異在於將電子結構2a設置於承載結構34上之方式，其它製程大致相同，故不再贅述相同處。

如圖3A所示，參照類似前述圖2A、圖2B或圖2B-1所揭示之製程，將電子結構2a透過結合層29結合於承載結構34之介電層240上，其中，導電凸塊222結合於介電層240上而未電性連接佈線層241。

如圖3B所示，進行類似前述圖2C至圖2E所示之製程，以形成包覆層25、線路結構20、電子元件26、封裝層28。

如圖3C所示，移除該承載件9及其上之離型層90，再移除該金屬層91，以外露出該承載結構34。接著，於該承載結構34之介電層240上形成複數開孔340，以令複數導電凸塊222外露於該複數開孔340。

於本實施例中，可採用雷射或其它方式形成該開孔340，並無特別限制。

如圖3D所示，於各該開孔340中形成一電性連接該些導電凸塊222之佈線層341。之後，沿如圖3C所示之切割路徑L進行切單製程，且形成複數導電元件27於該承載結構34上，使該些導電元件27電性連接該佈線層241,341。

圖4A至圖4D係為本發明之電子封裝件4之第三實施例之製法之剖視示意圖。本實施例與第二實施例之差異在於將電子結構2a設置於承載結構44上之方式，其它製程大致相同，故不再贅述相同處。

如圖4A所示，參照類似前述圖2A、圖2B或圖2B-1所揭示之製程，於承載結構44之介電層240上形成一凹槽440，以令承載件9之金屬層91外露於該凹槽440。

如圖4B所示，將電子結構2a容置於該凹槽440中，使結合層29結合該金屬層91。

於本實施例中，該導電凸塊222可依需求接觸或未接觸該金屬層91。

如圖4C所示，進行類似前述圖2C至圖2E所示之製程，以形成包覆層25、線路結構20、電子元件26、封裝層28。

如圖4D所示，移除該承載件9及其上之離型層90，再移除該金屬層91，以外露出該承載結構44與該電子結構2a。

於本實施例中，該電子結構2a之導電凸塊222與該結合層29係外露於該承載結構44之介電層240之表面。例如，該導電凸塊222與該結合層29之外表面係齊平該承載結構44之介電層240之外表面(或該承載結構44之凹槽440之底面)。

如圖4E所示，沿如圖4D所示之切割路徑L進行切單製程，且形成複數導電元件27於該電子結構2a及該承載結構34上，使該些導電元件27電性連接該電子結構2a之導電凸塊222及該承載結構44之佈線層241。

另外，於本實施例中，可藉由整平製程，如研磨方式，移除封裝層28之部分材質，使該封裝層28之上表面齊平該電子元件26之上表面，以令該電子元件26外露出該封裝層28。

本發明係提供一種電子封裝件2,3,4，係包括：一承載結構24,34,44、一電子結構2a、複數導電柱23、一包覆層25以及一線路結構20。

所述之電子結構2a係藉由一結合層29緊密結合該承載結構24,34,44，其中，該結合層29係包含相互鄰接之第一結合材291與第二結合材292。

所述之導電柱23係設於該承載結構24,34,44上並電性連接該承載結構24,34,44。

所述之包覆層25係設於該承載結構24,34,44上以包覆該電子結構2a與該導電柱23。

所述之線路結構20係設於該包覆層25上並電性連接該電子結構2a與該導電柱23。

於一實施例中，該承載結構24,34,44係包含至少一介電層240及結合該介電層240之佈線層241,341，以令該佈線層241,341電性連接該電子結構2a。

於一實施例中，該電子結構2a係具有複數嵌埋於該結合層29中之導電凸塊222，且於該承載結構34上形成複數對應各該導電凸塊222之開孔340。例如，該開孔340中係形成有電性連接該導電凸塊222之佈線層341。

於一實施例中，該承載結構44係具有一容置該電子結構2a之凹槽440。

於一實施例中，該電子結構2a係藉由複數導電凸塊211電性連接該線路結構20。

於一實施例中，該第一結合材291係為非導電膜。

於一實施例中，該第二結合材292係為非導電膠。

於一實施例中，該線路結構20上係設置及電性連接至少一電子元件26。

於一實施例中，所述之電子封裝件2,3,4復包括複數設於該線路結構20上且電性連接該線路結構20之電子元件26，以令該電子結構2a電性橋接該複數電子元件26之至少二者。

綜上所述，本發明之電子封裝件及其製法，係藉由該第二結合材填補該第一結合材之變形處，以確保該結合層與該承載結構於接合後兩者之間不會產生空洞，故該電子結構與該承載結構之間能完全密封，因而能避免水氣滲入之問題，以於後續製程中不會易發生爆米花現象，進而提高產品良率。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2:電子封裝件

2a:電子結構

20:線路結構

23:導電柱

24:承載結構