TWI843675B - 電子封裝件及其電子結構 - Google Patents

Abstract

一種電子結構，係於一電子主體之一表面上設有複數導電體，並以環氧樹脂封裝膠體作為保護層包覆該複數導電體，且將一線路部結合該電子主體之另一表面上，並形成複數外接凸塊及銲錫材料於該線路部上，以藉由該保護層之設計，於加熱該電子結構之製程中，熱能可從該保護層有效傳遞至下方之銲錫材料，避免該銲錫材料發生未濕潤的問題。

Description

電子封裝件及其電子結構

本發明係有關一種半導體裝置，尤指一種電子封裝件及其電子結構與製法。

為了確保電子產品和通信設備的持續小型化和多功能性，半導體封裝需朝尺寸微小化發展，以利於多引腳之連接，並具備高功能性。例如，於先進製程封裝中，常用的封裝型式如2.5D封裝製程、扇出(Fan-Out)佈線配合嵌埋橋接(Embedded Bridge)元件之製程(簡稱FO-EB)等，其中，FO-EB相對於2.5D封裝製程係具有低成本及材料供應商多等優勢。

圖1A至圖1B係為習知半導體封裝件之部分製程之剖面示意圖。

如圖1A所示，提供一電子結構1a及一其上配置有絕緣層14之承載件9，並於該承載件9上形成複數導電柱13。

所述之承載件9例如為半導體材質(如矽或玻璃)之板體，其上以例如塗佈方式依序形成有一離型層90與一如鈦/銅之金屬層91，使該絕緣層14形成於該金屬層91上，且該絕緣層14中結合有線路層141，其中，形成該絕緣層14之材質係為介電材。

所述之電子結構1a係包含一電子主體11、一線路部12、形成於該電子主體11上之複數導電體11a、及形成於該線路部12上且電性連接該線路部12之複數銅凸塊12a，且該銅凸塊12a上形成有銲錫材料12c。接著，將一為聚醯亞胺(Polyimide，簡稱PI)材質之介電層11b形成於該電子主體11上，以令該介電層11b包覆該複數導電體11a，且將一結合層12b形成於該線路部12上，以令該結合層12b包覆該複數銅凸塊12a與銲錫材料12c。

所述之電子主體11係為矽基材，其具有複數貫穿該電子主體11之導電穿孔110，以電性連接該線路部12與該複數導電體11a。

所述之線路部12係包含至少一鈍化層120及結合該鈍化層120之導電跡線121，以令該導電跡線121電性連接該導電穿孔110與該複數銅凸塊12a。

如圖1B所示，將該電子結構1a以其上之結合層12b結合於該絕緣層14上，使該銲錫材料12c結合該線路層141，再進行後續封裝製程。

然而，習知半導體封裝件中，當進行後續封裝製程時，因該電子主體11上係覆蓋PI材質之介電層11b，且PI材質之熱傳導係數較低(即小於1W/mK)，故於加熱過程中，熱能會堆積於該PI材質之介電層11b中，而無法有效傳遞至下方之銲錫材料12c，而造成該銲錫材料12c發生銲錫未濕潤(non-wetting)的不良狀態。

再者，於降溫過程中，該PI材質之介電層11b仍呈現B階段(B stage)之半溶流體狀態，因而該介電層11b仍具有一定的黏性，故用以移取該電子結構1a之移取設備主體7之吸附治具70於分開該電子結構1a之過程中容易沾黏PI材，導致該吸附治具70(如虛線處)黏附於該電子結構1a上而脫離該移取設備主體7。

因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種電子結構，係包括：一電子主體，係於其中一表面上設有複數導電體；一保護層，係形成於該電子主體上以包覆該複數導電體，其中，該保護層係為環氧樹脂封裝膠體；一線路部，係結合該電子主體之另一表面上；複數外接凸塊，係形成於該線路部上且電性連接該線路部，其中，該複數外接凸塊上形成有銲錫材料；以及一結合層，係形成於該線路部上以包覆該複數外接凸塊與該銲錫材料。

本發明亦提供一種電子結構之製法，係包括：提供一電子主體，係於其中一表面上設有複數導電體，且另一表面上結合有一線路部；將複數外接凸塊形成於該線路部上，且該複數外接凸塊電性連接該線路部，其中，該複數外接凸塊上形成有銲錫材料；將一結合層形成於該線路部上，以令該結合層包覆該複數外接凸塊與該銲錫材料；將環氧樹脂封裝膠體形成於該電子主體上，以令該環氧樹脂封裝膠體包覆該複數導電體；熱固該環氧樹脂封裝膠體；以及整平該環氧樹脂封裝膠體，以形成保護層。

前述之電子結構及其製法中，該結合層之厚度係等於或大於各該外接凸塊與該銲錫材料之高度總和。

前述之電子結構及其製法中，該保護層之厚度係大於該結合層之厚度。

前述之電子結構及其製法中，該保護層之厚度係為該結合層之厚度之5倍。

前述之電子結構及其製法中，該保護層之厚度係為5至30微米。

前述之電子結構及其製法中，該結合層之厚度係為15至50微米。

前述之電子結構及其製法中，該電子主體係為矽基材，其具有複數貫穿該電子主體之導電穿孔，以電性連接該線路部與該複數導電體。

本發明另提供一種電子封裝件，係包括：包覆層；前述之電子結構，係嵌埋於該包覆層中；以及複數導電柱，係嵌埋於該包覆層中。

前述之電子封裝件，復包括形成於該包覆層上且電性連接該複數導電柱與該複數導電體之線路結構。進一步，可包括配置於該線路結構上且電性連接該線路結構之電子元件。

由上可知，本發明之電子封裝件及其電子結構與製法，主要藉由熱傳導係數較高之環氧樹脂封裝膠體作為保護層，以取代習知PI材質之介電層，故相較於習知技術，本發明於加熱該電子結構之過程中，熱能可有效傳遞至下方之外接凸塊以熔融該銲錫材料，因而能避免該銲錫材料發生銲錫未濕潤的不良狀態。

再者，於降溫過程中，該環氧樹脂封裝膠體於熱固後即定形，即呈固體狀態，因而該保護層已無黏性，故相較於習知技術，用以移取該電子結構之移取設備主體之吸附治具於分開該電子結構之過程中不會沾黏膠材，以避免該吸附治具黏附於該電子結構上而脫離該移取設備主體。

1a,2a:電子結構

11,21:電子主體

11a,21a:導電體

11b:介電層

110,210:導電穿孔

12,22:線路部

12a:銅凸塊

12b,22b:結合層

12c,22c:銲錫材料

120,220:鈍化層

121,221:導電跡線

13,23:導電柱

14,200:絕緣層

141,241:線路層

2:電子封裝件

20:線路結構

201:線路重佈層

202:電性接觸墊

22a:外接凸塊

23a:端部

24:佈線結構

24a:第一側

24b:第二側

240:介電層

25:包覆層

25a:第一表面

25b:第二表面

26:電子元件

26a:導電凸塊

260:銲錫材料

262:底膠

27,300:導電元件

27a:凸塊底下金屬層

270:金屬凸塊

271:銲錫材料

28:封裝層

29:保護層

30:封裝基板

31:強固件

7:移取設備主體

70:吸附治具

8:電子板體

9:承載件

90:離型層

91:金屬層

D1,D2:厚度

H:高度總和

L,S:切割路徑

圖1A至圖1B係為習知半導體封裝件之部分製程之剖視示意圖。

圖2A至圖2H係為本發明之電子封裝件之製法之剖視示意圖。

圖2A-1係為圖2A之製程之其中一步驟之剖視示意圖。

圖3係為圖2H之後續製程之剖視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2H係為本發明之電子封裝件2之製法的剖面示意圖。

如圖2A所示，提供一電子板體8，其包含複數陣列排設之電子結構2a。

所述之電子結構2a係包含一電子主體21、一結合該電子主體21之線路部22、複數形成於該電子主體21上之導電體21a及複數形成於該線路部22上且電性連接該線路部22之外接凸塊22a，其中，該外接凸塊22a上形成有銲錫材料22c，且將一結合層22b形成於該線路部22上以包覆該些外接凸塊22a與該銲錫材料22c，並將一保護層29形成於該電子結構2a之一表面上以包覆該些導電體21a。

於本實施例中，該電子主體21係為矽基材，如半導體晶片，其具有複數貫穿該電子主體21之導電穿孔210，如導電矽穿孔(Through-silicon via， 簡稱TSV)，以電性連接該線路部22與該複數導電體21a。例如，該線路部22係結合於該電子主體21之另一表面上且包含至少一結合該電子主體21之鈍化層220及至少一結合該鈍化層220之導電跡線221，以令該導電跡線221電性連接該導電穿孔210與該複數外接凸塊22a。應可理解地，有關具有該導電穿孔210之元件結構之態樣繁多，並無特別限制。

再者，該導電體21a與外接凸塊22a係為如銅柱之金屬柱，且該結合層22b係為非導電膜(Non-Conductive Film，簡稱NCF)。例如，於該電子結構2a之線路部22上係先製作該外接凸塊22a與該銲錫材料22c，再黏貼該非導電膜(該結合層22b)。因此，當該外接凸塊22a採用小間距(Pitch)、低高度及高密度等配置規格時，選擇非導電膜作為該結合層22b，有利於包覆該外接凸塊22a。

又，該結合層22b之厚度D2係等於或大於該外接凸塊22a與該銲錫材料22c之高度總和H，以令該結合層22b完整包覆該外接凸塊22a與該銲錫材料22c。

所述之保護層29係為環氧樹脂封裝膠體(epoxy molding compound，簡稱EMC)。例如，該保護層29之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該電子板體8上。

於本實施例中，該保護層29之厚度D1係大於該結合層22b之厚度D2。例如，該保護層29之厚度D1為該結合層22b之厚度D2之5倍，其中，該保護層29之厚度D1係為5~30微米(um)，較佳為15~25um，且該結合層22b之厚度D2為15~50um，較佳為20~40um。

另外，該保護層29之製程係先將環氧樹脂封裝膠體形成於該電子主體21上，如圖2A-1所示，以令該環氧樹脂封裝膠體包覆該複數導電體21a，再 烘烤該環氧樹脂封裝膠體以熱固該環氧樹脂封裝膠體。之後，研磨整平該環氧樹脂封裝膠體，以形成該保護層29。

如圖2B所示，提供一形成有複數導電柱23之承載件9，且沿圖2A所示之切割路徑L切割該電子板體8，以獲取複數電子結構2a。

於本實施例中，該承載件9例如為半導體材質(如矽或玻璃)之板體，其上以例如塗佈方式依序形成有一離型層90與一如鈦/銅之金屬層91，以供一佈線結構24形成於該金屬層91上。

所述之佈線結構24係具有相對之第一側24a與第二側24b，且該佈線結構24以其第二側24b結合該金屬層91。

再者，該佈線結構24係包含至少一介電層240及結合該介電層240之線路層241。例如，形成該介電層240之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材，且可採用線路重佈層(redistribution layer，簡稱RDL)製程形成該線路層241與該介電層240。

又，該導電柱23係設於該佈線結構24之第一側24a上並電性連接該線路層241。於本實施例中，形成該導電柱23之材質係為如銅之金屬材或銲錫材。例如，藉由曝光顯影方式，於該線路層241上電鍍形成該些導電柱23。

如圖2C所示，於該承載件9上配置該電子結構2a，使該些導電柱23圍繞該電子結構2a。

於本實施例中，該電子結構2a以其上之結合層22b結合於該佈線結構24之第一側24a上，使該外接凸塊22a藉由銲錫材料22c接合該線路層241。

由於該電子主體21上係覆蓋環氧樹脂封裝膠體之保護層29，且環氧樹脂封裝膠體之熱傳導係數較高(即大於1W/mK)，故相較於習知技術，於加熱該電子結構2a之過程中，熱能將有效傳遞至下方之外接凸塊22a以熔融該銲 錫材料22c，因而能避免該銲錫材料22c發生銲錫未濕潤(non-wetting)的不良狀態。

再者，於降溫過程中，該環氧樹脂封裝膠體於熱固後即定形，即呈固體狀態，因而該保護層29已無黏性，故相較於習知技術，用以移取該電子結構2a之移取設備主體之吸附治具於分開該電子結構2a之過程中不會沾黏膠材，以避免該吸附治具黏附於該電子結構2a上而脫離該移取設備主體。

如圖2D所示，形成一包覆層25於該佈線結構24之第一側24a上，以令該包覆層25包覆該電子結構2a、該保護層29與該些導電柱23，其中，該包覆層25係具有相對之第一表面25a與第二表面25b，且令該保護層29、該導電體21a之端面與該導電柱23之端部23a之表面外露出該包覆層25之第一表面25a，並令該包覆層25以其第二表面25b結合至該佈線結構24之第一側24a上。

於本實施例中，該包覆層25係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)。例如，該包覆層25之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該佈線結構24上。應可理解地，形成該保護層29之材質可相同或不相同該包覆層25之材質。

再者，可藉由整平製程，使該包覆層25之第一表面25a齊平該保護層29之頂面、該導電柱23之端部23a之表面與該導電體21a之端面，以令該導電柱23之端部23a之表面與該導電體21a之端面外露出該包覆層25之第一表面25a。例如，該整平製程係藉由研磨方式，移除該保護層29之部分材質、該導電柱23之部分材質、該導電體21a之部分材質與該包覆層25之部分材質。

如圖2E所示，形成一線路結構20於該包覆層25之第一表面25a與該保護層29上，以令該線路結構20電性連接該導電柱23與該導電體21a。

於本實施例中，該線路結構20係包括至少一絕緣層200及至少一設於該絕緣層200上之線路重佈層(redistribution layer，簡稱RDL)201，本實施例顯示有複數絕緣層200與複數線路重佈層201，其中，最外層之絕緣層200可作為防銲層，且令最外層之線路重佈層201外露出該防銲層，俾供作為電性接觸墊202，如微墊(micro pad，俗稱μ-pad)。

再者，形成該線路重佈層201之材質係為銅，且形成該絕緣層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材、或如綠漆、油墨等之防銲材。

如圖2F所示，設置複數電子元件26於該線路結構20上，再以一封裝層28包覆該些電子元件26。

於本實施例中，該電子元件26係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於一實施態樣中，該電子元件26係例如為圖形處理器(graphics processing unit，簡稱GPU)、高頻寬記憶體(High Bandwidth Memory，簡稱HBM)等半導體晶片，且該電子結構2a係藉由該導電體21a電性連接該線路結構20，進而電性連接該電子元件26。

再者，該電子元件26係具有複數如銅柱之導電凸塊26a，以藉由複數如銲錫凸塊之銲錫材料260電性連接該電性接觸墊202，且該封裝層28可同時包覆該些電子元件26與該些導電凸塊26a。於其它實施例中，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)(圖略)於該電性接觸墊202或該電子元件26上，以利於結合該銲錫材料260或該導電凸塊26a。

又，該封裝層28係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)， 其可用壓合(lamination)或模壓(molding)之方式形成於該線路結構20上。應可理解地，形成該封裝層28之材質可相同或不相同該包覆層25之材質。

另外，亦可先形成底膠262於該電子元件26與該線路結構20之間以包覆該些導電凸塊26a與銲錫材料260，再形成該封裝層28以包覆該底膠262與該電子元件26。

如圖2G所示，移除該承載件9及其上之離型層90，再移除該金屬層91，以外露出該佈線結構24之第二側24b。

於本實施例中，於剝離該離型層90時，藉由該金屬層91作為阻障之用，以避免破壞該佈線結構24之介電層240，且待移除該承載件9及其上之離型層90後，再以蝕刻方式移除該金屬層91，使該線路層241外露。

如圖2H所示，沿如圖2G所示之切割路徑S進行切單製程，且形成複數導電元件27於該佈線結構24之第二側24b上，使該些導電元件27電性連接該線路層241，以製得電子封裝件2。

於本實施例中，該導電元件27係包含一如銅材之金屬凸塊270及形成於該金屬凸塊270上之銲錫材料271。例如，該線路層241上可形成凸塊底下金屬層(Under Bump Metallization，簡稱UBM)27a，以利於結合該金屬凸塊270。應可理解地，當該接點(IO)之數量不足時，仍可藉由RDL製程進行增層作業，以重新配置該佈線結構24之IO數量及其位置。

再者，可藉由整平製程，如研磨方式，移除該封裝層28之部分材質，使該封裝層28之上表面齊平該電子元件26之上表面，如圖3所示，以令該電子元件26外露出該封裝層28。

又，如圖3所示，可藉由該些導電元件27設置於一封裝基板30上。進一步，該封裝基板30下側進行植球製程以形成複數如銲球之導電元件300，供於後續製程中，該封裝基板30以其下側之導電元件300設於一電路板(圖略)上。

另外，該封裝基板30上可依需求設置一強固件31，如圖3所示之金屬框，以消除應力集中之問題而避免電子封裝件2發生翹曲之情況。

本發明亦提供一種電子結構2a，係包括：一電子主體21、一保護層29、一線路部22、複數外接凸塊22a、以及一結合層22b。

所述之電子主體21係於其中一表面上具有複數導電體21a。

所述之保護層29係形成於該電子主體21上以包覆該複數導電體21a，其中，該保護層29係為環氧樹脂封裝膠體。

所述之線路部22係結合該電子主體21之另一表面上。

所述之外接凸塊22a係形成於該線路部22上且電性連接該線路部22，其中，該外接凸塊22a上形成有銲錫材料22c。

所述之結合層22b係形成於該線路部22上以包覆該複數外接凸塊22a與該銲錫材料22c。

於一實施例中，該結合層22b之厚度D2係等於或大於該外接凸塊22a與該銲錫材料22c之高度總和H。

於一實施例中，該保護層29之厚度D1係大於該結合層22b之厚度D2。

於一實施例中，該保護層29之厚度D1係為該結合層22b之厚度D2之5倍。

於一實施例中，該保護層29之厚度D1係為5至30微米。

於一實施例中，該結合層22b之厚度D2係為15至50微米。

於一實施例中，該電子主體21係為矽基材，其具有複數貫穿該電子主體21之導電穿孔210，以電性連接該線路部22與該複數導電體21a。

另外，本發明亦提供一種電子封裝件2，係包括：一包覆層25、嵌埋於該包覆層25中之電子結構2a以及複數導電柱23。

於一實施例中，所述之電子封裝件2復包括形成於該包覆層25上且電性連接該複數導電柱23與該複數導電體21a之線路結構20。進一步，該電子封裝件2又包括配置於該線路結構20上且電性連接該線路結構20之電子元件26。

綜上所述，本發明之電子封裝件及其電子結構與製法，係藉由環氧樹脂封裝膠體作為保護層，以取代習知PI材質之介電層，故本發明於加熱該電子結構之過程中，熱能將有效傳遞至下方之外接凸塊以熔融該銲錫材料，因而能避免該銲錫材料發生銲錫未濕潤的不良狀態。

再者，於降溫過程中，該環氧樹脂封裝膠體於熱固後即定形，即呈固體狀態，因而該保護層已無黏性，故用以移取該電子結構之移取設備主體之吸附治具於分開該電子結構之過程中不會沾黏膠材，以避免該吸附治具黏附於該電子結構上而脫離該移取設備主體。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2a:電子結構

21:電子主體

21a:導電體

210:導電穿孔

22:線路部

22a:外接凸塊

22b:結合層

22c:銲錫材料

220:鈍化層

221:導電跡線

29:保護層

8:電子板體

D1,D2:厚度

H:高度總和

L:切割路徑

Claims (10)

1. 一種電子結構，係包括：一電子主體，係於其中一表面上設有複數導電體；一保護層，係形成於該電子主體上以包覆該複數導電體，其中，該保護層係為環氧樹脂封裝膠體經熱固及整平後所形成者，且該環氧樹脂封裝膠體之熱傳導係數大於1W/mK；一線路部，係結合該電子主體之另一表面上；複數外接凸塊，係形成於該線路部上且電性連接該線路部，其中，該複數外接凸塊上形成有銲錫材料；以及一結合層，係形成於該線路部上以包覆該複數外接凸塊與該銲錫材料，且該結合層為非導電膜，其中，該保護層與該結合層之材質為不同。
2. 如請求項1所述之電子結構，其中，該結合層之厚度係等於或大於各該外接凸塊與該銲錫材料之高度總和。
3. 如請求項1所述之電子結構，其中，該保護層之厚度係大於該結合層之厚度。
4. 如請求項1所述之電子結構，其中，該保護層之厚度係為該結合層之厚度之5倍。
5. 如請求項1所述之電子結構，其中，該保護層之厚度係為5至30微米。
6. 如請求項1所述之電子結構，其中，該結合層之厚度係為15至50微米。
7. 如請求項1所述之電子結構，其中，該電子主體係為矽基材，其具有複數貫穿該電子主體之導電穿孔，以電性連接該線路部與該複數導電體。
8. 一種電子封裝件，係包括：佈線結構，包含至少一介電層及結合該介電層之線路層；包覆層，形成於該佈線結構上；如請求項1至7之任一者所述之電子結構，係嵌埋於該包覆層中，以令該外接凸塊藉由該銲錫材料接合該線路層；以及複數導電柱，係嵌埋於該包覆層中並電性連接該線路層。
9. 如請求項8所述之電子封裝件，復包括形成於該包覆層上且電性連接該複數導電柱與該複數導電體之線路結構。
10. 如請求項9所述之電子封裝件，復包括配置於該線路結構上且電性連接該線路結構之電子元件。

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