TWI911860B - 電子封裝件及其製法 - Google Patents

Abstract

一種電子封裝件及其製法，主要於一設有電子元件之承載結構上形成銲錫凸塊，且該銲錫凸塊上設有導電柱，並以包覆層包覆該電子元件、銲錫凸塊與導電柱，以將佈線結構設於該包覆層上，故藉由該銲錫凸塊連接該承載結構及該導電柱連接該佈線結構之設計，使該承載結構與該佈線結構之間以該銲錫凸塊與該導電柱相互連接，以避免該銲錫凸塊發生橋接短路之問題。

Description

電子封裝件及其製法

本發明係有關一種半導體封裝技術，尤指一種能滿足高密度接點需求之電子封裝件及其製法。

為了確保電子產品持續小型化和多功能性需求，半導體封裝需朝尺寸微小化發展，以利於多接腳之連接，並具有高功能性。例如，於先進製程封裝中，常用的封裝型式如2.5D封裝製程、扇出(Fan-Out)佈線配合嵌埋元件之製程等。

圖1係習知半導體封裝件1之剖面示意圖。該半導體封裝件1係於一具有線路層101之基板結構10上設置一具有複數電極墊110之半導體晶片11與複數銲錫球13，再以一包覆層15包覆該半導體晶片11與該些銲錫球13，之後於該包覆層15上形成一電性連接該些電極墊110與該些銲錫球13之佈線結構16，以於該佈線結構16上藉由導電凸塊17設置複數電性連接該佈線結構16之功能元件14，並以一封裝層18包覆該些功能元件14。另外，該基板結構10係藉由複數銲錫凸塊12接置於一電路板1a上，且該些銲錫球13係電性連接該線路層101。

然而，習知半導體封裝件1中，該基板結構10與該佈線結構16之間係藉由該銲錫球13相互連接，該銲錫球13於中段處之體積過大，因而容易相互接觸，致使橋接短路，故該銲錫球13之佈設數量有限，容易導致接點太少之問題，以致於該半導體封裝件1之規格無法滿足高密度接點之需求。

因此，如何克服上述習知技術之問題，實已成為目前業界亟待克服之難題。

鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：具有線路層之承載結構，係定義有相對之第一側與第二側；銲錫凸塊，係設於該承載結構之第一側上並電性連接該線路層；導電柱，係設於該銲錫凸塊上；至少一電子元件，係設於該承載結構之第一側上並電性連接該線路層；包覆層，係設於該承載結構之第一側上並包覆該銲錫凸塊、導電柱及電子元件；以及佈線結構，係設於該包覆層上並具有至少一電性連接該電子元件與該導電柱之佈線層。

本發明復提供一種電子封裝件之製法，係包括：提供一具有線路層之承載結構，其定義有相對之第一側與第二側；形成銲錫凸塊於該承載結構之第一側上，且該銲錫凸塊電性連接該線路層；形成導電柱於該銲錫凸塊上；設置至少一電子元件於該承載結構之第一側上，且該電子元件電性連接該線路層；形成包覆層於該承載結構之第一側上，以令該包覆層包覆該銲錫凸塊、導電柱及電子元件；以及形成佈線結構設於該包覆層上，其中，該佈線結構係具有至少一電性連接該電子元件與該導電柱之佈線層。

前述之電子封裝件及其製法中，該導電柱係為金屬柱。

前述之電子封裝件及其製法中，該佈線結構上係設有複數導電元件。

前述之電子封裝件及其製法中，該佈線結構上係設有至少一功能元件。

前述之電子封裝件及其製法中，該包覆層中係嵌埋有複數該電子元件。

前述之電子封裝件及其製法中，該承載結構之第二側上係設有至少一電性連接該線路層之電子裝置。例如，該電子裝置係為半導體晶片或封裝模組。

前述之電子封裝件及其製法中，復包括包覆該承載結構與該包覆層之封裝層。例如，該佈線結構復形成於該封裝層上。

前述之電子封裝件及其製法中，該承載結構之寬度係小於該佈線結構之寬度。

由上可知，本發明之電子封裝件及其製法，主要藉由該銲錫凸塊連接該承載結構及該導電柱連接該佈線結構之設計，使該承載結構與該佈線結構之間以該銲錫凸塊與該導電柱相互連接，故相較於習知技術，本發明之導電柱於中段處之體積遠小於習知銲錫球，因而不會相互接觸，進而避免橋接短路之問題，使其之佈設數量能大幅增加而不會發生接點太少之問題，以有利於本發明之電子封裝件之規格滿足高密度接點之需求。

1:半導體封裝件

1a:電路板

10:基板結構

101,201:線路層

11:半導體晶片

110,210:電極墊

12,22:銲錫凸塊

13:銲錫球

14,28:功能元件

15,25:包覆層

16,26:佈線結構

17,280,440,490:導電凸塊

18:封裝層

2,3,4:電子封裝件

20:承載結構

20a:第一側

20b:第二側

200:第一介電層

21,41:電子元件

21a:作用面

21b:非作用面

211:導電體

212:絕緣保護膜

260:第二介電層

261:佈線層

27:導電元件

3a:電子模組

35:封裝層

44,49:電子裝置

9:承載件

D,R:寬度

S,L:切割路徑

圖1係為習知半導體封裝件之剖面示意圖。

圖2A至圖2E係為本發明之電子封裝件之製法之第一實施例的剖視示意圖。

圖3A至圖3D係為本發明之電子封裝件之製法之第二實施例的剖視示意圖。

圖3E係為圖3D之底視示意圖。

圖4A至圖4C係為本發明之電子封裝件之其它不同實施例的剖視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2E係為本發明之電子封裝件2之第一實施例之製法的剖面示意圖。

如圖2A所示，提供一承載結構20，其具有相對之第一側20a與第二側20b，並於該承載結構20之第一側20a上形成複數銲錫凸塊22，再於該些銲錫凸塊22上形成導電柱23。

於本實施例中，該承載結構20係例如為具有核心層與線路結構之封裝基板、無核心層(coreless)形式線路結構之封裝基板、具導電矽穿孔(Through-silicon via，簡稱TSV)之矽中介板(Through Silicon interposer，簡稱TSI)或其它板型，其包含至少一第一介電層200及至少一結合該第一介電層200之線路層201，如至少一扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)。

再者，形成該線路層201之材質係為銅，且該導電柱23係為如銅柱之金屬柱。例如，先將該導電柱23立設於該銲錫凸塊22上，再回銲該銲錫凸塊22。

又，形成該第一介電層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其他介電材。

應可理解地，該承載結構20亦可為其它承載晶片之基材，如導線架(lead frame)、晶圓(wafer)、或其它具有金屬佈線(routing)之板體等，並不限於上述。

如圖2B所示，設置一電子元件21於該承載結構20之第一側20a上，該電子元件21係為主動元件、被動元件或其組合者，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。

於本實施例中，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，該電子元件21係以其非作用面21b藉由黏著層213(例 如為導熱膠)設於該承載結構20之第一側20a上，而該作用面21a具有複數電極墊210，以結合如柱狀、針狀或其它凸塊狀之導電體211，並於該作用面21a上形成有一包覆該些導電體211之絕緣保護膜212，以令該導電體211外露於該絕緣保護膜212。

應可理解地，於製程順序上，亦可先設置該電子元件21，再形成該銲錫凸塊22與該導電柱23。

如圖2C所示，形成一包覆層25於該承載結構20之第一側20a上，以令該包覆層25包覆該電子元件21、該銲錫凸塊22與該些導電柱23。

於本實施例中，形成該包覆層25之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)等絕緣材，但並不限於上述。例如，可採用壓合(lamination)或模壓(molding)等方式將該包覆層25形成於該承載結構20之第一側20a上。

再者，可依需求進行整平製程，以令該包覆層25之上表面齊平該導電柱23之端面、該絕緣保護膜212之表面與該導電體211之頂面，使該導電柱23之端面、該絕緣保護膜212之表面與該導電體211之頂面外露出該包覆層25。例如，可藉由研磨方式進行該整平製程，以移除該導電柱23之部分材質、該絕緣保護膜212之部分材質、該導電體211之部分材質與該包覆層25之部分材質。

如圖2D所示，形成一佈線結構26於該包覆層25上，以令該佈線結構26電性連接該些導電柱23與該些導電體211。

於本實施例中，該佈線結構26係具有至少一第二介電層260及設於該第二介電層260上之佈線層261(如RDL)，以令該佈線結構26之佈線層261 電性連接該些導電柱23及該導電體211，且藉由該些導電體211電性連接該電極墊210。

再者，形成該佈線層261之材質係為銅，且形成該第二介電層260之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)或其它介電材。

如圖2E所示，沿如圖2D所示之切割路徑S進行切單製程，以獲取複數電子封裝件2。

於本實施例中，可於後續製程中，形成複數如銲球或其它金屬凸塊(如銅柱)之導電元件27於該佈線結構26之佈線層261上，以供該電子封裝件2藉由該些導電元件27接置於一如電路板之電子裝置(圖略)上。

再者，於後續製程中，亦可設置複數功能元件28於該佈線結構26之佈線層261上。例如，該功能元件28係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。

進一步，該功能元件28係以覆晶方式藉由複數如銲錫凸塊、銅凸塊或其它等之導電凸塊280電性連接該佈線結構26之佈線層261；應可理解地，有關該功能元件28連接該佈線結構26之方式繁多，如打線封裝方式，並不限於上述。

因此，本實施例之製法主要藉由該銲錫凸塊22連接該承載結構20及該導電柱23連接該佈線結構26之設計，使該承載結構20與該佈線結構26之間以該銲錫凸塊22與該導電柱23相互連接，故相較於習知技術，該導電柱23於中段處之體積遠小於習知銲錫球，因而不會相互接觸，進而避免橋接短路之問題，使其之佈設數量能大幅增加而不會發生接點太少之問題，以有利於本發明之電子封裝件2之規格滿足高密度接點之需求。

圖3A至圖3D係為本發明之電子封裝件3之第二實施例之製法的剖面示意圖。

如圖3A所示，係接續圖2C所示之製程，進行切單製程，以獲取複數電子模組3a。接著，將該電子模組3a設置於一承載件9上。

於本實施例中，該承載件9係為如半導體材、介電材、陶瓷材、玻璃或金屬材之板體，但不限於此，且該承載件9之尺寸可依需求選擇晶圓型基板(Wafer form substrate)或一般整版面型基板(Panel form substrate)，並可藉由如離型膜或膠材之結合層，以塗佈或貼合方式形成於該板體上，使該電子模組3a結合於該結合層上。

如圖3B所示，形成封裝層35於該承載件9上，以令該封裝層35包覆該電子模組3a。

於本實施例中，該封裝層35係包覆該包覆層25與該承載結構20。

再者，該封裝層35係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該佈線結構26上。應可理解地，形成該封裝層35之材質可相同或不相同該包覆層25之材質。

又，可依需求進行整平製程，以令該封裝層35之上表面齊平該包覆層25之上表面、該導電柱23之端面、該絕緣保護膜212之表面與該導電體211之頂面，使該導電柱23之端面、該絕緣保護膜212之表面與該導電體211之頂面外露出該封裝層35及該包覆層25。例如，可藉由研磨方式進行該整平製程，以移除該封裝層35與該導電柱23之部分材質、該絕緣保護膜212之部分材質、該導電體211之部分材質與該包覆層25之部分材質。

如圖3C所示，形成一佈線結構26於該包覆層25與該封裝層35上，以令該佈線結構26電性連接該些導電柱23與該些導電體211。

如圖3D所示，移除該承載件9，且沿如圖3C所示之切割路徑L進行切單製程，以獲取複數電子封裝件3。

於本實施例中，該承載結構20之寬度D係小於該佈線結構26之寬度R，且如圖3E所示，該封裝層35包覆該承載結構20之側面，以避免該承載結構20受損。

再者，可於後續製程中，形成複數導電元件27及該功能元件28於該佈線結構26之佈線層261上。

又，基於第一與第二實施例，在其它實施例中，該包覆層25中亦可嵌埋複數電子元件41，如圖4A所示之電子封裝件4。或者，該承載結構20之第二側20b上可依需求設置其它電子裝置44,49，如圖4B所示之半導體晶片或如圖4C所示之封裝模組。

所述之半導體晶片係以覆晶方式藉由複數如銲錫凸塊、銅凸塊或其它等之導電凸塊440電性連接該線路層201；應可理解地，有關該半導體晶片電性連接該線路層201之方式繁多，如打線封裝方式，並不限於上述。

所述之封裝模組係例如為動態隨機存取記憶體(dynamic random-access memory，簡稱DRAM)，其藉由複數如銲錫凸塊、銅凸塊或其它等之導電凸塊490堆疊於該承載結構20上。

另外，有關該電子元件21,41、功能元件28及電子裝置44,49之規格類型可依需求調整。

因此，本實施例之製法主要藉由該銲錫凸塊22連接該承載結構20及該導電柱23連接該佈線結構26之設計，使該承載結構20與該佈線結構26之間以該銲錫凸塊22與該導電柱23相互連接，故相較於習知技術，該導電柱23於中段處之體積遠小於習知銲錫球，因而不會相互接觸，進而避免橋接短路之問題，使其之佈設數量能大幅增加而不會發生接點太少之問題，以有利於本發明之電子封裝件3之規格滿足高密度接點之需求。

本發明復提供一種電子封裝件2,3,4，係包括：一具有線路層201之承載結構20、複數銲錫凸塊22、複數導電柱23、至少一電子元件21,41、一包覆層25以及一佈線結構26。

所述之承載結構20係定義有相對之第一側20a與第二側20b。

所述之銲錫凸塊22係設於該承載結構20之第一側20a上並電性連接該線路層201。

所述之導電柱23係設於該銲錫凸塊22上。

所述之電子元件21,41係設於該承載結構20之第一側20a上並電性連接該線路層201。

所述之包覆層25係設於該承載結構20之第一側20a上並包覆該銲錫凸塊22、導電柱23及電子元件21。

所述之佈線結構26係設於該包覆層25上並具有至少一電性連接該電子元件21,41與該導電柱23之佈線層261。

於一實施例中，該導電柱23係為金屬柱。

於一實施例中，該佈線結構26上係設有複數導電元件27。

於一實施例中，該佈線結構26上係設有至少一功能元件28。

於一實施例中，該包覆層25中係嵌埋有複數該電子元件41。

於一實施例中，該承載結構20之第二側20b上係設有至少一電性連接該線路層201之電子裝置44,49。例如，該電子裝置44,49係為半導體晶片或封裝模組。

於一實施例中，所述之電子封裝件3復包括一包覆該承載結構20與該包覆層25之封裝層35。例如，該佈線結構26復形成於該封裝層35上。

於一實施例中，該承載結構20之寬度D係小於該佈線結構26之寬度R。

綜上所述，本發明之電子封裝件及其製法，係藉由該銲錫凸塊連接該承載結構及該導電柱連接該佈線結構之設計，使該承載結構與該佈線結構之間以該銲錫凸塊與該導電柱相互連接，故本發明之導電柱於中段處之體積遠小於習知銲錫球，因而不會相互接觸，進而避免橋接短路之問題，使其之佈設數量能大幅增加而不會發生接點太少之問題，以有利於本發明之電子封裝件之規格滿足高密度接點之需求。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2:電子封裝件

20:承載結構

21:電子元件

22:銲錫凸塊

23:導電柱

25:包覆層

26:佈線結構

261:佈線層

27:導電元件

28:功能元件

280:導電凸塊

Claims (20)

1. 一種電子封裝件，係包括：承載結構，係具有線路層並定義有相對之第一側與第二側；銲錫凸塊，係設於該承載結構之第一側上並電性連接該線路層；導電柱，係設於該銲錫凸塊上；電子元件，係設於該承載結構之第一側上並電性連接該線路層；包覆層，係設於該承載結構之第一側上並包覆該銲錫凸塊、導電柱及電子元件，且使該導電柱之端面齊平該包覆層之上表面；以及佈線結構，係設於該包覆層上並具有電性連接該電子元件且直接電性連接該導電柱之佈線層。
2. 如請求項1所述之電子封裝件，其中，該導電柱係為金屬柱。
3. 如請求項1所述之電子封裝件，其中，該佈線結構上係設有複數導電元件。
4. 如請求項1所述之電子封裝件，其中，該佈線結構上係設有功能元件。
5. 如請求項1所述之電子封裝件，其中，該包覆層中係嵌埋有複數該電子元件。
6. 如請求項1所述之電子封裝件，其中，該承載結構之第二側上係設有電性連接該線路層之電子裝置。
7. 如請求項6所述之電子封裝件，其中，該電子裝置係為半導體晶片或封裝模組。
8. 如請求項1所述之電子封裝件，復包括包覆該承載結構與該包覆層之封裝層。
9. 如請求項8所述之電子封裝件，其中，該佈線結構復形成於該封裝層上。
10. 如請求項1所述之電子封裝件，其中，該承載結構之寬度係小於該佈線結構之寬度。
11. 一種電子封裝件之製法，係包括：提供一具有線路層並定義有相對之第一側與第二側之承載結構；形成銲錫凸塊於該承載結構之第一側上，且該銲錫凸塊電性連接該線路層；形成導電柱於該銲錫凸塊上；設置電子元件於該承載結構之第一側上，且該電子元件電性連接該線路層；形成包覆層於該承載結構之第一側上，以令該包覆層包覆該銲錫凸塊、導電柱及電子元件，且使該導電柱之端面齊平該包覆層之上表面；以及形成佈線結構設於該包覆層上，其中，該佈線結構係具有電性連接該電子元件且直接電性連接該導電柱之佈線層。
12. 如請求項11所述之電子封裝件之製法，其中，該導電柱係為金屬柱。
13. 如請求項11所述之電子封裝件之製法，其中，該佈線結構上係設有複數導電元件。
14. 如請求項11所述之電子封裝件之製法，其中，該佈線結構上係設有功能元件。
15. 如請求項11所述之電子封裝件之製法，其中，該包覆層中係嵌埋有複數該電子元件。
16. 如請求項11所述之電子封裝件之製法，其中，該承載結構之第二側上係設有電性連接該線路層之電子裝置。
17. 如請求項16所述之電子封裝件之製法，其中，該電子裝置係為半導體晶片或封裝模組。
18. 如請求項11所述之電子封裝件之製法，復包括包覆該承載結構與該包覆層之封裝層。
19. 如請求項18所述之電子封裝件之製法，其中，該佈線結構復形成於該封裝層上。
20. 如請求項11所述之電子封裝件之製法，其中，該承載結構之寬度係小於該佈線結構之寬度。