TWI887815B - 電子封裝件及其製法 - Google Patents

Abstract

一種電子封裝件及其製法，主要於佈線結構上形成一容置電子元件之凹槽空間，且將封裝層形成於該佈線結構上以包覆該電子元件，藉由該凹槽空間之設計，使該電子封裝件之整體厚度易於薄化，以利於滿足微小化之需求。

Description

電子封裝件及其製法

本發明係有關一種半導體封裝技術，尤指一種薄化之電子封裝件及其製法。

隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，遂開發出不同的立體封裝技術，以將不同功能之積體電路整合於單一封裝結構，例如將不同功用之電子元件(如：記憶體、中央處理器、繪圖處理器、影像應用處理器等)，藉由堆疊設計達到系統的整合，以應用於輕薄型電子產品。

圖1係為習知半導體封裝件1之剖面示意圖。該半導體封裝件1係包括：一封裝膠體15、一嵌埋於該封裝膠體15中之半導體晶片11、一設於該封裝膠體15相對兩側之線路結構10與佈線結構14、以及複數嵌埋於該封裝膠體15中以電性連接該線路結構10與佈線結構14之導電柱13，且該半導體晶片11係藉由置晶膜12黏貼於該佈線結構14上而藉由複數導電體112電性連接該線路結構10，並於該線路結構10下側形成複 數銲球17及被動元件19，以令該半導體封裝件1藉由該些銲球17接合一電路板(圖略)。

惟，習知半導體封裝件1，該半導體晶片11與該佈線結構14之間係配置有該置晶膜12，導致該半導體封裝件1之整體厚度難以薄化，因而不利於滿足微小化之需求。

因此，如何克服上述習知技術之問題，實已成為目前業界亟待克服之難題。

鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：佈線結構，係具有凹槽空間；封裝層，係形成於該佈線結構上，其中，該封裝層係具有相對之第一表面與第二表面，且該封裝層係以其第二表面結合該佈線結構；電子元件，係嵌埋於該封裝層中且位於該凹槽空間中；複數導電柱，係嵌埋於該封裝層中且電性連接該佈線結構；以及線路結構，係形成於該封裝層之第一表面上，且電性連接該複數導電柱與該電子元件。

本發明亦提供一種電子封裝件之製法，係包括：於一承載板之部分表面上形成導電層，且將電子元件設於該承載板之其它表面上；形成封裝層於該承載板上，以令該封裝層包覆該電子元件，其中，該封裝層係具有相對之第一表面與第二表面，且該封裝層係以其第二表面結合該承載板與該導電層，使該封裝層之第二表面呈現凹凸面；移除該承載板與該導電層，以外露出該封裝層之第二表面及該電子元件；以及形成佈線結構 於該封裝層之第二表面上與該電子元件上，其中，該佈線結構係形成有一對應該第二表面之凹槽空間，使該電子元件位於該凹槽空間中。

前述之電子封裝件及其製法中，該電子元件係接觸該佈線結構。

前述之電子封裝件及其製法中，復包括形成複數導電元件於該佈線結構上，且該導電元件電性連接該佈線結構。

前述之電子封裝件及其製法中，復包括將導電柱形成於該導電層上，以令該封裝層包覆該導電柱，且該導電柱係電性連接該佈線結構。例如，該導電柱係位於該凹槽空間外。或者，復包括形成線路結構於該封裝層之第一表面上，且該線路結構電性連接該導電柱與該電子元件。

前述之電子封裝件及其製法中，復包括形成線路結構於該封裝層之第一表面上，且該線路結構電性連接該電子元件。進一步，又包括形成複數導電元件於該線路結構上，且該導電元件電性連接該線路結構。

由上可知，本發明之電子封裝件及其製法，主要藉由該導電層之設計，以於移除該承載板與導電層後，該佈線結構可形成有凹槽空間，故相較於習知技術，本發明之電子封裝件之凹槽空間中容置該電子元件，使該電子封裝件之整體厚度易於薄化，以利於滿足微小化之需求。

1:半導體封裝件

10,20:線路結構

11:半導體晶片

112,212:導電體

12:置晶膜

13:導電柱

14,24,34:佈線結構

15:封裝膠體

17:銲球

19:被動元件

2,3:電子封裝件

200:絕緣層

201:線路層

202:電性接觸墊

21:電子元件

21a:作用面

21b:非作用面

210:電極墊

211:保護膜

212a,23a,23b:端面

23:導電柱

240,340:介電層

241,341:佈線層

242:電性連接墊

25:封裝層

25a:第一表面

25b:第二表面

27,28:導電元件

29:輔助功能元件

8:支撐板

9:承載板

90:離型層

80,91:黏膠層

92:導電層

L:切割路徑

S:凹槽空間

圖1係為習知半導體封裝件之剖面示意圖。

圖2A至圖2F係為本發明之電子封裝件之製法的剖視示意圖。

圖3係為圖2F之另一實施例的剖視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2F係為本發明之電子封裝件2之製法之剖視示意圖。

如圖2A所示，於一承載板9之部分表面上形成一導電層92，再於該導電層92上形成複數導電柱23，且設置至少一電子元件21於該承載板9之其它表面上(未設有導電層之表面)。

所述之承載板9係例如為半導體材質(如矽或玻璃)之板體，且該導電層92係為金屬層。

於本實施例中，該承載板9上係以例如塗佈方式依序形成有一離型層90與一黏膠層91，以供該導電層92結合於該黏膠層91上，且該導電層92係為如銅箔之銅層蝕刻而成。例如，該黏膠層91上結合一銅箔，再將該銅箔圖案化以外露該黏膠層91之部分表面。

所述之導電柱23藉由該導電層92電鍍形成於該導電層92上。

於本實施例中，形成該導電柱23之材質係為如銅之金屬材或銲錫材。

所述之電子元件21係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。

於本實施例中，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，該電子元件21係以其非作用面21b結合於該黏膠層91上，而該作用面21a具有複數電極墊210與一如鈍化材之保護膜211，其中，該電極墊210上係結合並電性連接有複數導電體212，且該導電體212嵌埋於該保護膜211中。例如，該導電體212係為如導電線路、銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)導電件，但不限於此。

如圖2B所示，形成一封裝層25於該承載板9之黏膠層91與該導電層92上，以令該封裝層25包覆該電子元件21、該複數導電體212與該複數導電柱23，其中，該封裝層25係具有相對之第一表面25a與第二表面25b，且令該保護膜211、該導電體212之端面212a與該導電柱23之端面23a外露於該封裝層25之第一表面25a，且該封裝層25以其第 二表面25b結合至該承載板9之黏膠層91與該導電層92上，使該封裝層25之第二表面25b呈現凹凸面。

於本實施例中，該封裝層25係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)。例如，該封裝層25之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該黏膠層91與該導電層92上。

再者，可藉由整平製程，使該封裝層25之第一表面25a齊平該保護膜211、該導電柱23之端面23a與該導電體212之端面212a，以令該導電柱23之端面23a與該導電體212之端面212a外露於該封裝層25之第一表面25a。例如，該整平製程係藉由研磨方式，移除該保護膜211之部分材質、該導電柱23之部分材質、該導電體212之部分材質與該封裝層25之部分材質。

如圖2C所示，形成一線路結構20於該封裝層25之第一表面25a上，且令該線路結構20電性連接該複數導電柱23與該複數導電體212。

於本實施例中，該線路結構20係包括至少一絕緣層200及設於該絕緣層200上之線路層201，其中，最外層之絕緣層200可作為防銲層，且令最外層之線路層201外露於該防銲層，供作為電性接觸墊202，以形成複數如銲錫凸塊、銅凸塊或其它等之導電元件27於該電性接觸墊202上，並使該些導電元件27電性連接該電性接觸墊202。例如，該線路結構20係以線路重佈層(redistribution layer，簡稱RDL)規格之製作。進 一步，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)(圖略)於該電性接觸墊202上，以利於結合該導電元件27。

再者，形成該線路層201之材質係為銅，且形成該絕緣層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(PI)、預浸材(Prepreg，簡稱PP)等之介電材、或如綠漆、油墨等之防銲材。

另外，該線路結構20上可依需求於部分電性接觸墊202上接置至少一輔助功能元件29，如被動元件。

如圖2D所示，將該些導電元件27接置於一支撐板8上，再移除該承載板9及其上之導電層92，以外露出該封裝層25之第二表面25b、該導電柱23之另一端面23b及該電子元件21之非作用面21b。

於本實施例中，該支撐板8上係具有一黏膠層80，以令該線路結構20貼合該黏膠層80，使該些導電元件27與該輔助功能元件29埋入該黏膠層80中，且待移除該承載板9及其上之離型層90與黏膠層91後，再以蝕刻方式移除該導電層92，此時，該導電柱23之另一端面23b係齊平該封裝層25之第二表面25b以外露於該封裝層25之第二表面25b。

如圖2E所示，於該封裝層25之第二表面25b與該電子元件21之非作用面21b上形成一電性連接該複數導電柱23之佈線結構24，其中，該佈線結構24係對應該電子元件21位置形成有一凹槽空間S。

於本實施例中，該佈線結構24係包含複數介電層240及結合該介電層240之佈線層241。例如，該介電層240係接觸該電子元件21之非作用面21b，且該佈線層241於最外層之介電層240上係配置有複數電性連接墊242，以結合如銲錫凸塊、銅凸塊或其它等之導電元件28。

再者，形成該介電層240之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材，且可採用線路重佈層(redistribution layer，簡稱RDL)製程形成該佈線層241與該介電層240。

又，該電子元件21係位於該凹槽空間S中，且該些導電柱23係位於該凹槽空間S外。

如圖2F所示，移除該支撐板8，再沿如圖2E所示之切割路徑L進行切單製程，以獲取複數電子封裝件2，且該電子封裝件2可藉由該些導電元件27,28外接另一電子模組或其它電子組件(圖略)。

請參閱圖3，於其它實施例中，佈線結構34僅具單一佈線層341，其形成於該封裝層25之第二表面25b上且電性連接該複數導電柱23，並以一介電層340覆蓋該佈線層341及該電子元件21之非作用面21b。 例如，該介電層340作為防銲層，其具有複數開孔，以令該佈線層341之部分表面外露於該開孔，供結合該導電元件28。

因此，本發明之製法主要藉由該導電層92外露該黏膠層91之設計，以於移除該承載板9與導電層92後，該佈線結構24,34可形成有凹槽空間S，使該凹槽空間S中容置該電子元件21，故相較於習知技術，本發明之電子封裝件2,3之電子元件21與該佈線結構24,34之間並無習知置晶膜，使該電子封裝件2,3之整體厚度薄化，以利於滿足微小化之需求。

本發明係提供一種電子封裝件2,3，其包括：一佈線結構24,34、一封裝層25以及至少一電子元件21。

所述之佈線結構24,34係具有凹槽空間S。

所述之封裝層25係形成於該佈線結構24,34上，其中，該封裝層25係具有相對之第一表面25a與第二表面25b，且該封裝層25係以其第二表面25b結合該佈線結構24,34。

所述之電子元件21係嵌埋於該封裝層25中且位於該凹槽空間S中。

於一實施例中，該電子元件21係接觸該佈線結構24,34。

於一實施例中，所述之電子封裝件2,3復包括複數設於該佈線結構24,34上並電性連接該佈線結構24,34之導電元件28。

於一實施例中，所述之電子封裝件2,3復包括嵌埋於該封裝層25中且電性連接該佈線結構24,34之複數導電柱23。例如，該導電柱23係位於該凹槽空間S外。或者，所述之電子封裝件2,3復包括一形成於該封裝層25之第一表面25a上之線路結構20，其電性連接該導電柱23與該電子元件21。

於一實施例中，所述之電子封裝件2,3復包括一形成於該封裝層25之第一表面25a上之線路結構20，其電性連接該電子元件21。進一步包括複數設於該線路結構20上並電性連接該線路結構20之導電元件27。

綜上所述，本發明之電子封裝件及其製法，係藉由該佈線結構形成有凹槽空間之設計，以於該凹槽空間中容置該電子元件，故本發明之電子封裝件之電子元件與該佈線結構之間無需配置習知置晶膜，不僅可省去置晶膜(DAF)而降低發生剝離(peeling)與氣孔(void)問題，同時可使該電子封裝件之整體厚度易於薄化，以利於滿足微小化之需求。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2:電子封裝件

20:線路結構

21:電子元件

23:導電柱

24:佈線結構

25:封裝層

25a:第一表面

25b:第二表面

27,28:導電元件

29:輔助功能元件

S:凹槽空間

Claims (11)

1. 一種電子封裝件，係包括：佈線結構，係具有凹槽空間；封裝層，係形成於該佈線結構上，其中，該封裝層係具有相對之第一表面與第二表面，且該封裝層係以其第二表面結合該佈線結構；電子元件，係嵌埋於該封裝層中且位於該凹槽空間中，其中，該電子元件之非作用面係直接接觸該佈線結構，該電子元件之作用面具有複數電極墊與一保護膜，該電極墊上結合並電性連接有複數導電體，且該導電體嵌埋於該保護膜中；複數導電柱，係嵌埋於該封裝層中且電性連接該佈線結構；以及線路結構，係形成於該封裝層之第一表面上，且電性連接該複數導電柱與該電子元件。
2. 如請求項1所述之電子封裝件，復包括複數設於該佈線結構上並電性連接該佈線結構之導電元件。
3. 如請求項1所述之電子封裝件，其中，該導電柱係位於該凹槽空間外。
4. 如請求項1所述之電子封裝件，復包括複數設於該線路結構上並電性連接該線路結構之導電元件。
5. 一種電子封裝件之製法，係包括：於一承載板之部分表面上形成導電層，且將電子元件設於該承載板之其它表面上； 形成封裝層於該承載板上，以令該封裝層包覆該電子元件，其中，該封裝層係具有相對之第一表面與第二表面，且該封裝層係以其第二表面結合該承載板與該導電層，使該封裝層之第二表面呈現凹凸面；移除該承載板與該導電層，以外露出該封裝層之第二表面及該電子元件之非作用面；以及形成佈線結構於該封裝層之第二表面上與該電子元件上，其中，該佈線結構係形成有一對應該第二表面之凹槽空間，使該電子元件位於該凹槽空間中，且該電子元件之該非作用面係直接接觸該佈線結構。
6. 如請求項5所述之電子封裝件之製法，復包括形成複數導電元件於該佈線結構上，且該導電元件電性連接該佈線結構。
7. 如請求項5所述之電子封裝件之製法，復包括將複數導電柱形成於該導電層上，以令該封裝層包覆該導電柱，且該導電柱係電性連接該佈線結構。
8. 如請求項7所述之電子封裝件之製法，其中，該複數導電柱係位於該凹槽空間外。
9. 如請求項7所述之電子封裝件之製法，復包括形成線路結構於該封裝層之第一表面上，且該線路結構電性連接該複數導電柱與該電子元件。
10. 如請求項5所述之電子封裝件之製法，復包括形成線路結構於該封裝層之第一表面上，且該線路結構電性連接該電子元件。
11. 如請求項10所述之電子封裝件之製法，復包括形成複數導電元件於該線路結構上，且該導電元件電性連接該線路結構。

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