[go: up one dir, main page]

TWI866181B - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法 Download PDF

Info

Publication number
TWI866181B
TWI866181B TW112115506A TW112115506A TWI866181B TW I866181 B TWI866181 B TW I866181B TW 112115506 A TW112115506 A TW 112115506A TW 112115506 A TW112115506 A TW 112115506A TW I866181 B TWI866181 B TW I866181B
Authority
TW
Taiwan
Prior art keywords
layer
dielectric
dielectric layer
gate
source
Prior art date
Application number
TW112115506A
Other languages
English (en)
Other versions
TW202408013A (zh
Inventor
陳思樺
何韋德
林政明
尤韋翔
溫偉源
思雅 廖
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202408013A publication Critical patent/TW202408013A/zh
Application granted granted Critical
Publication of TWI866181B publication Critical patent/TWI866181B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供半導體結構及其形成方法。在一些實施例中，例示性形成方法包括形成與半導體鰭片接合的虛設閘極堆疊物在基板上方。共形地沉積第一介電層在基板上方。共形地沉積第二介電層在第一介電層上方。回蝕第一介電層及第二介電層，以形成沿虛設閘極堆疊物的側壁表面延伸的閘極間隔物，且閘極間隔物包括第一介電層及第二介電層。在半導體鰭片中及半導體鰭片上方且鄰近虛設閘極堆疊物形成源極/汲極部件。以閘極結構替代虛設閘極堆疊物。其中，第一介電層的介電常數小於氧化矽的介電常數，且第二介電層相較於第一介電層不易被氧化。

Description

半導體結構及其形成方法
本揭露實施例是關於半導體結構及其形成方法，特別是關於具有減少的寄生電容(parasitic capacitance)的半導體結構及其形成方法。
半導體積體電路(integrated circuit，IC)產業經歷了指數級增長。在IC材料及設計方面的技術進步產生了多代IC，且每一代都具有比上一代更小且更複雜的電路。在IC演進製程中，功能密度(亦即，每個晶片面積的互連裝置數量)普遍增加，而幾何尺寸(亦即，可以使用製造製程創造的最小組件(或線))減少。這種按比例縮小的製程通常藉由提高生產效率及降低相關成本來提供益處。
隨著積體電路(IC)技術向更小的技術節點發展，在半導體結構中的介電元件的寄生電容可能對IC裝置的整體性能產生嚴重影響。在一些範例中，當主動裝置區域之間的分離距離減少以滿足較小技術節點的設計需求時，高寄生電容可能導致較低的 裝置速度(例如，電阻電容延遲(resistive-capacitive delay，RC delay)。雖然減少在半導體結構中的寄生電容的方法通常足以滿足其預期目的，但它們在所有態樣都不能完全令人滿意。
根據本揭露的一些實施例，提供一種半導體結構的形成方法。所述形成方法包括形成與半導體鰭片接合(engaging)的虛設閘極堆疊物在基板上方。共形地沉積第一介電層在基板上方。共形地沉積第二介電層在第一介電層上方。回蝕第一介電層及第二介電層，以形成沿虛設閘極堆疊物的側壁表面延伸的閘極間隔物，且閘極間隔物包括第一介電層及第二介電層。在半導體鰭片中(in)及半導體鰭片上方(over)且鄰近(adjacent)虛設閘極堆疊物形成源極/汲極部件。以閘極結構替代虛設閘極堆疊物。其中，第一介電層的介電常數(dielectric constant)小於氧化矽(silicon oxide)的介電常數，且第二介電層相較於第一介電層不易被氧化(less easily to be oxidized)。
根據本揭露的一些實施例，提供一種半導體結構的形成方法。所述形成方法包括接收(receiving)工作件，所述工作件包括主動區域及虛設閘極堆疊物。主動區域在基板上方，且包括與複數個犧牲層交錯(interleaved by)的複數個通道層，所述主動區域包括通道區域及與通道區域相鄰的源極/汲極區域。虛設閘極堆疊物在通道區域上方。所述形成方法包括選擇性地凹入 (recessing)源極/汲極區域，以形成暴露複數個犧牲層及複數個通道層的源極/汲極開口。選擇性地凹入複數個犧牲層，以形成內間隔物凹部(inner spacer recesses)。共形地沉積第一介電層在工作件上方。共形地沉積第二介電層在第一介電層上。回蝕第一介電層及第二介電層，以形成內間隔物部件在內間隔物凹部中，且內間隔物部件包括第一介電層及第二介電層。形成源極/汲極部件在源極/汲極開口中。選擇性地移除虛設閘極堆疊物。選擇性地移除複數個犧牲層。形成閘極結構，以環繞複數個通道層中的每一個通道層。其中，第一介電層包括不含矽(silicon-free)的低介電常數(low dielectric constant，low-k)介電材料，第二介電層包括不含氧(oxygen-free)的介電材料，且第二介電層相較於第一介電層不易被氧化。
根據本揭露的一些實施例，提供一種半導體結構。半導體結構包括第一電晶體，所述第一電晶體包括第一垂直堆疊物(vertical stack)、第一閘極結構、第一源極/汲極部件及複數個內間隔物部件。第一垂直堆疊物設置在基板上方，且包括複數個通道元件(channel members)。第一閘極結構環繞(wrapping aroung)複數個通道元件中的每一個通道元件。第一源極/汲極部件耦合至第一垂直堆疊物，且鄰近第一閘極結構。複數個內間隔物部件橫向設置在第一源極/汲極部件及第一閘極結構之間。其中，複數個內間隔物部件中的每一個內間隔物部件包括第一介電層及第二介電層，且第一介電層包括無氧低介電常數介電材料，且第二介 電層相較於第一介電層不易被氧化。
100,300:方法
102,104,106,108,110,112,114,116,118,120,122,124,126,128,302,304,306,308,310,312,314,316,318:方框
200,400:工作件
202:基板
202t:頂部
204,404:主動區域
204C,204C1,204C2,204C3:通道區域
204SD:源極/汲極區域
205:垂直堆疊物
206,208:半導體層
209:隔離部件
210:虛設閘極堆疊物
211:虛設介電層
212:虛設閘極電極層
213:閘極頂部硬遮罩層
214,220:雙層介電結構
214a,220a,235a,250a,446a:第一介電層
214b,220b,235b,250b,446b:第二介電層
214g:閘極間隔物
216:源極/汲極開口
218:內間隔物凹部
220i:內間隔物部件
222:源極/汲極部件
235:接觸蝕刻停止層
236,454:層間介電層
238a:閘極溝槽
238b:閘極開口
240,440N,440P:閘極結構
240a:第一部分
240b:第二部分
240c:第三部分
242a:第一閘極隔離溝槽
242b:第二閘極隔離溝槽
244a:第一介電襯層
244b:第二介電襯層
244c:介電填充物
246a:第一閘極隔離結構
246b:第二閘極隔離結構
248:擴散邊緣上連續性多晶矽溝槽
250:擴散邊緣上連續性多晶矽結構
400N:n型全繞式閘極電晶體
400P:p型全繞式閘極電晶體
408:通道元件
411:鰭狀側壁間隔物
422NS,422PS:源極部件
422ND,422PD:汲極部件
426:第一介電結構
428,452:介電層
430:第二介電結構
442:圖案化遮罩膜
444:VLI溝槽
446:雙層介電襯層
448:導電層
450:開口
456S,456D,458D:金屬接觸物
X,Y,Z:方向
根據以下的詳細說明並配合所附圖式閱讀，能夠最好的理解本揭露的態樣。須提醒的是，根據本產業的標準作業，各種部件未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1圖根據本揭露的一或多個態樣，顯示了用於形成半導體結構的方法的流程圖。
第2圖根據本揭露的各種態樣，顯示了在第1圖的方法中經歷各種操作階段的示例性工作件的局部俯視圖。
第3圖根據本揭露的一或多個態樣，顯示了沿第2圖所示的線段A-A’截取的工作件的局部剖面圖。
第4、5、6、7、8、9、10、11、12及13圖(第4圖至第13圖)根據本揭露的一或多個態樣，顯示了在第1圖的方法中的各種製造階段的期間中，沿第2圖所示的線段A-A’截取的工作件的局部剖面圖。
第4A圖根據本揭露的一或多個態樣，描繪了在根據第1圖的方法製造的半導體結構中實現的第一介電層的簡化原子結構。
第14圖根據本揭露的一或多個態樣，顯示了第13圖中所示的工作件的局部俯視圖。
第15、16及17圖根據本揭露的一或多個態樣，顯示了在第1圖的方法中的各種製造階段的期間中，沿第14圖所示的線段B-B’ 截取的工作件的局部剖面圖。
第18圖根據本揭露的一或多個態樣，顯示了第17圖中所示的工作件的局部俯視圖。
第19A、20A及21A圖根據本揭露的一或多個態樣，顯示了在第1圖的方法中的各種製造階段的期間中，沿第18圖所示的線段A-A’截取的工作件的局部剖面圖。
第19B、20B及21B圖根據本揭露的一或多個態樣，顯示了在第1圖的方法中的各種製造階段的期間中，沿第18圖所示的線段B-B’截取的工作件的局部剖面圖。
第21C圖根據本揭露的一或多個態樣，顯示了第21B圖中所示的工作件的局部俯視圖。
第22A圖及第22B圖根據本揭露的一或多個態樣，顯示了替代工作件的局部剖面第22C圖及第22D圖根據本揭露的一或多個態樣，顯示了替代工作件的局部剖面。
第23圖根據本揭露的一或多個態樣，顯示用於形成另一半導體結構的示例性方法的流程圖。
第24圖根據本揭露的各種態樣，顯示了在第23圖的方法中經歷各種操作階段的示例性工作件的局部俯視圖。
第25圖根據本揭露的各種態樣，顯示了第24圖中所示的示例性工作件的局部透視圖。
第26A、26B、26C及26D圖根據本揭露的各個態樣，顯示了沿第24圖中所示的線段A-A’、B-B’、C-C’及D-D’截取的工作件的局部剖面圖。
第27A、28A、29A、30A、31A、32A及33A圖根據本揭露的一或多個態樣，顯示了在第23圖的方法中的各種製造階段的期間中，沿第24圖所示的線段A-A’截取的工作件的局部剖面圖。
第27B、28B、29B、30B、31B、32B及33B圖根據本揭露的一或多個態樣，顯示了在第23圖的方法中的各種製造階段的期間中，沿第24圖所示的線段B-B’截取的工作件的局部剖面圖。
第27C、28C、29C、30C、31C、32C及33C圖根據本揭露的一或多個態樣，顯示了在第23圖的方法中的各種製造階段的期間中，沿第24圖所示的線段C-C’截取的工作件的局部剖面圖。
第27D、28D、29D、30D、31D、32D及33D圖根據本揭露的一或多個態樣，顯示了在第23圖的方法中的各種製造階段的期間中，沿第24圖所示的線段D-D’截取的工作件的局部剖面圖。
第33E圖根據本揭露的各個態樣，顯示了第33A圖至第33D圖所示的示例性工作件的局部透視圖。
以下的揭露內容提供許多不同的實施例或範例，以實施所提供的發明標的的不同部件。以下敘述構件(components)及排列(arrangements)的特定範例，以簡化本揭露。當然，這些特定的範例僅為範例，而非用以限定。舉例而言，若是本揭露敘述了將第一部件形成於第二部件上方(over)或上(on)，即表示其可能包括前述第一部件與前述第二部件是以直接接觸(in direct contact)的方式來形成的實施例，且亦可能包括了 形成其他部件在介於前述第一部件與前述第二部件之間，而使前述第一部件與前述第二部件可能未直接接觸的實施例。此外，本揭露可以在各種範例中重複元件符號及/或字符。這種重複本身並不限定介於所討論的各種實施例及/或配置之間的關係，而是為了簡化與明確的目的。
再者，為了便於描述，本文可以使用諸如「下方(beneath)」、「之下(below)」、「較下(lower)」、「之上(above)」、「較上(upper)」及其類似用語的空間相關用語，來描述如圖式所顯示的一個元件或一個部件與另一個(些)元件或另一個(些)部件之間的關係。除了圖式中描繪的方向之外，空間相關用語旨在涵蓋裝置在使用中或在操作中的不同方向。設備可以以其他方向來定向(旋轉90度或在其他方向)，且本文使用的空間相關用語可以據此相應地解釋。
此外，當用「大約(about)」、「約(approximate)」或其類似用語描述數值或數值範圍時，所述用語旨在涵蓋合理範圍內的數值，所述合理範圍考慮到如所屬技術領域中具有通常知識者所理解的在製造期間中固有出現的變化。例如，基於與製造具有與數值相關聯的特性的部件相關聯的已知製造公差，數值的數量或範圍涵蓋包括所描述的數值的合理範圍，例如在所描述的數值的+/-10%以內。例如，厚度為「大約5nm」的材料層可涵蓋從4.25nm到5.75nm的尺寸範圍，其中與沉積材料層相關的製造公差被所屬技術領域中具有通常知識者已知為+/-15%。
隨著積體電路(IC)技術向更小的技術節點發展，引入了多閘極裝置以藉由增加閘極-通道(gate-channel)耦合、降低關閉狀態電流及減少短通道效應(short-channel effects，SCE)來改進閘極控制。多閘極裝置通常是指具有閘極結構或其一部分的裝置，其設置在通道區域的多於一側上方。鰭式場效電晶體(fin-like field effect FinFET)及多橋通道(multi-bridge-channel，MBC)電晶體是多閘極裝置的範例，它們已成為高性能及低漏電流應用的受歡迎且有前途的候選者。FinFET具有在不止一側被閘極包圍的升高通道(例如，閘極包圍從基板延伸的半導體材料的「鰭片」的頂部及側壁)。MBC電晶體具有可以部分或完全圍繞通道區域延伸的閘極結構，以在兩側或更多側上提供對通道區域的路徑(access)。由於其的閘極結構圍繞通道區域，MBC電晶體也可稱為環繞閘極電晶體(surrounding gate transistor，SGT)或全繞式閘極(gate-all-around，GAA)電晶體。MBC電晶體的通道區域可以由奈米線、奈米片、其他奈米結構及/或其他合適的結構形成。通道區域的形狀也賦予了MBC電晶體別名，諸如奈米片電晶體或奈米線電晶體。互補式金屬氧化物半導體場效電晶體(complementary metal-oxide-semiconductor field effect transistors，CMOSFET或CFET)由於其高抗噪性及低靜態功耗而在半導體行業佔據主導地位。CFET包括並排(side-by-side)設置在同一基板上的n型場效電晶體(n-type FET，NFET)及p型場效電晶體(p-type FET，PFET)，且NFET及PFET共享相同的結 構。在一些實施例中，NFET及PFET之兩者都是平面式裝置，都是FinFET，或者都是MBC電晶體。
在半導體結構的形成期間中，介電材料被廣泛用於實現不同的功能。在某些情況下，藉由這些介電材料形成的組件可能會導致高寄生電容。本揭露提供具有減少的寄生電容的半導體結構及其方法。在範例實施例中，提供雙層介電結構，以減少寄生電容。雙層介電結構的形成包括形成第一介電層及原位形成第二介電層在第一介電層上。第一介電層由具有低介電常數(低k，low dielectric constant，low k)及高密度的氮化硼(boron nitride)形成。第二介電層不含氧(free of oxygen)且比第一介電層更不易被氧化，以防止第一介電層實質上被氧化。用於形成第一介電層及第二介電層的沉積製程在相同製程腔中執行。雙層介電結構可被實施以形成閘極間隔物、內間隔物部件、蝕刻停止層、各種隔離結構(例如，閘極隔離結構)及/或介電襯層，以減少半導體結構的寄生電容同時使半導體結構承受潛在的損失。這樣，可以有利地提高半導體結構的裝置性能。
現在將參照附圖更詳細地描述本揭露的各個態樣。關於此，第1圖是根據本揭露實施例說明形成第一半導體結構的方法100的流程圖。方法100在下文結合第2圖至第18圖、第19A圖至第22A圖、第19B圖至第22B圖及第21C圖，其是根據方法100的實施例的處於不同製造階段的工作件200的局部俯視圖及/或剖面圖。第23圖是根據本揭露實施例說明形成第二半導體結構 的方法300的流程圖。方法300在下文結合第24圖、第25圖、第26A圖至第33A圖、第26B圖至第33B圖、第26C圖至第33C圖、第26D圖至第33D圖及第33E圖，其是根據方法300的實施例的處於不同製造階段的工作件400的局部俯視圖、透視圖及/或剖面圖。方法100及方法300僅僅是範例，並不旨在將本揭露限制於其中明確說明的內容。可以在方法100/300之前、期間中及之後提供其他步驟，並且對於方法的其他實施例，可以替換、消除或移動所描述的一些步驟。為了簡單起見，本文並未詳細描述所有步驟。因為工作件200/400將在製造製程結束時被製造成半導體結構，所以工作件200/400可以根據上下文需要被稱為半導體結構200/400。為了避免疑義，在圖式中的X、Y及Z方向相互垂直並且貫穿本揭露一致地使用。在本揭露的整個內容中，除非另有說明，否則相似的元件符號表示相似的部件。
參照第1圖、第2圖及第3圖，方法100包括方框102，其中接收工作件200。第2圖根據本揭露的各個態樣，描繪經歷第1圖的方法中的各個操作階段的工作件200的局部俯視圖。第3圖顯示沿第2圖所示的線A-A’截取的工作件200的局部剖面圖。參照第3圖，工作件200包括基板202。在一實施例中，基板202是塊材矽類板(即，包括塊材單晶矽)。在各種實施例中，基板202可以包括其他半導體材料，諸如鍺(germanium)、碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦 (indium arsenide)、銻化銦(indium antimonide)、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其組合。在一些替代實施例中，基板202可以是絕緣體上覆半導體(semiconductor-on-insulator)基板，諸如絕緣體上覆矽(silicon-on-insulator，SOI)基板、絕緣體上覆矽鍺(silicon germanium-on-insulator)基板或絕緣體上覆鍺(germanium-on-insulator)基板。基板202可以包括n型摻雜區域及p型摻雜區域。
工作件200包括設置在基板202上方的多個鰭狀主動區域204。如第2圖所示，鰭狀主動區域204沿X方向縱向延伸，且分為與虛設閘極堆疊物210(後述)重疊的通道區域204C及不與虛設閘極堆疊物210重疊的源極/汲極區域204SD。源極/汲極區域可以根據上下文單獨地或共同地指為源極區域或汲極區域。如第2圖及第3圖所示的鰭狀主動區域204、通道區域204C及源極/汲極區域204SD的數量僅用於說明目的，不應被解釋為限製本揭露的範圍。使用光微影及蝕刻步驟的組合，從基板202的頂部202t及交替的半導體層206及208的垂直堆疊物205形成鰭狀主動區域204。即，鰭狀主動區域204包括圖案化垂直堆疊物205及位於其下方的基板202的圖案化頂部202t。範例性光微影製程包括旋轉塗佈光阻層、軟烤光阻層、遮罩對準、曝光、曝光後烘烤、顯影光阻層、漂洗及乾燥(例如，硬烤)。在一些情況下，鰭狀主動區域204的圖案化可以使用雙重圖案化或多重圖案化製程來執行，以創造具有比使用單一且直接的光微影製程可獲得的間距更小的間距的圖案。蝕刻 製程可以包括乾式蝕刻、濕式蝕刻及/或其他合適的製程。在所描述的實施例中，交替的半導體層206及208的垂直堆疊物205可以包括與多個犧牲層206交錯(interleaved by)的多個半導體層208(又稱通道層208)。每個通道層208可以由矽(Si)形成，且每個犧牲層206可以由矽鍺(SiGe)形成。通道層208及犧牲層206可以使用分子束磊晶(molecular beam epitaxy，MBE)、氣相磊晶(vapor-phase epitaxy，VPE)、超高真空化學氣相沉積(ultra-high vacuum chemical vapor deposition，ultra-high vacuum CVD，UHV-CVD)及/或其他合適的磊晶生長製程來磊晶沉積在基板202上。在工作件200包括FinFET的實施例中，鰭狀主動區域204可以由單個半導體元素(例如，Si)形成。
工作件200還包括圍繞每個鰭狀主動區域204形成的隔離部件209(第15圖所示)，以使鰭狀主動區域204與相鄰的鰭狀主動區域隔離。隔離部件209也可以稱為淺溝槽隔離(shallow trench isolation，STI)部件，且可以包括氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低介電常數(低k，low dielectric constant，low k)介電質、其組合及/或其他合適的材料。
仍參照第2圖及第3圖，工作件200還包括設置在鰭狀主動區域204的通道區域204C上方的虛設閘極堆疊物210。通道區域204C及虛設閘極堆疊物210還定義了源極/汲極區域 204SD，所述源極/汲極區域204SD不與虛設閘極堆疊物210垂直堆疊。每個通道區域204C沿X方向設置在兩個源極/汲極區域204SD之間。第2圖顯示三個虛設閘極堆疊物210，但工作件200可以包括任何合適數量的虛設閘極堆疊物210。在此實施例中，採用閘極替代製程(或閘極後製(gate-last)製程)，其中虛設閘極堆疊物210用作功能閘極結構(例如，第13圖中所示的閘極結構240)的佔位件(placeholders)。可能有其他製程及配置。虛設閘極堆疊物210包括虛設介電層211、虛設介電層211上方的虛設閘極電極層212及虛設閘極電極層212上方的閘極頂部硬遮罩層213。虛設介電層211可以包括氧化矽。虛設閘極電極層212可以包括多晶矽。閘極頂部硬遮罩層213可以包括氧化矽層、氮化矽及/或其他合適的材料。可以採用合適的沉積製程、光微影及蝕刻製程來形成虛設閘極堆疊物210。
參照第1圖及第4圖，方法100包括方框104，其中共形地沉積第一介電層214a在工作件200上。在本實施例中，藉由原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)或任何其他合適的沉積製程，共形地沉積第一介電層214a在工作件200上。本文可以使用用語「共形地(conformally)」以便於描述在工作件200的各個區域上方具有實質上均勻厚度的層。在本實施例中，第一介電層214a被配置為具有低介電常數及高密度，以提供減少的寄生電容，同時確保工作件200的最終結構能夠承受潛在的損壞。在一實施例中， 第一介電層的密度大於1.7g/cm3，使得第一介電層214a能夠承受後續的製造製程(例如，蝕刻、研磨)，且第一介電層214a的介電常數小於3，以顯著降低工作件200的寄生電容。在一些實施例中，第一介電層214a是非矽類(non-silicon based)介電材料。在一實施例中，第一介電層214a包括具有大約2的介電常數及大約2g/cm3的密度的氮化硼(boron nitride，BN)。在一實施例中，氮化硼類(boron nitride(BN)-based)第一介電層214a形成為具有六方環(hexagonal ring)結構(如第4A圖所示)，從而提供所需的低介電常數。值得注意的是，具有六方環結構的氮化硼的介電常數小於氧化矽的介電常數。在範例製程中，用於形成低k且高密度氮化硼的前驅物可以包括六方環結構，且沉積溫度可以在大約300℃及大約450℃之間。除了提供低k介電常數及高密度，氮化硼類介電材料的引入也增加了適用於製作半導體結構的介電材料的多樣性，從而增加了製作半導體結構在蝕刻製程及蝕刻選擇性方面的靈活性。
在形成第一介電層214a之後，方框104繼續形成第二介電層214b。仍然參照第4圖，在形成第一介電層214a之後，共形地沉積第二介電層214b在第一介電層214a上方。可以藉由ALD、CVD或任何其他合適的沉積製程來沉積第二介電層214b。在範例製程中，為了顯著減少第一介電層214a的氧化(oxidation)，並因此實質上保持第一介電層214a的所需介電常數，第一介電層214a及第二介電層214b的沉積製程在相同製程腔 中執行。例如，在一實施例中，第一介電層214a由第一CVD製程形成，第二介電層214b由第二CVD製程形成，且第一CVD製程及第二CVD製程之兩者在相同CVD工具的相同製程腔中進行。在製程腔中的溫度可以在大約200℃及大約550℃之間。在此實施例中，為了減少第一介電層214a的氧化，選擇第二介電層214b的組分(composition)，使得第二介電層層214b不含氧(free of oxygen)且比第一介電層214a不易被氧化(less easily to be oxidized)。在一些實施例中，第二介電層214b的介電常數大於第一介電層214a的介電常數。在一實施例中，第二介電層214b包括氮化物類材料，諸如氮化矽(SiN)、碳氮化矽(silicon carbonitride，SiCN)。在一實施例中，第二介電層214b包括氮化矽。第一介電層214a及第二介電層214b可以統稱為雙層介電結構214。在一實施例中，雙層介電結構214包括覆蓋有(capped with)原位形成的氮化矽層的氮化硼層。在一些實施例中，第一介電層214a的厚度與第二介電層214b的厚度的比值(ratio)可以在大約1及大約2之間，使得雙層介電結構214承受潛在的損壞，同時提供工作件200減少的寄生電容。在一實施例中，第一介電層214a的厚度可以在大約3nm及大約8nm之間。在一實施例中，第二介電層214b的厚度可以在大約3nm及大約4nm之間。
參照第1圖及第5圖，方法100包括方框106，其中回蝕第一介電層214a及第二介電層214b，以形成閘極間隔物214g。可以實施非等向性蝕刻製程，以移除工作件200的頂表面 (top-facing surface)上方的第一介電層214a及第二介電層214b的一部分，以形成沿著虛設閘極堆疊物210的側壁延伸的閘極間隔物214g。藉由提供由雙層介電結構214形成的閘極間隔物214g，可以有利地降低工作件200的最終結構的寄生電容。
參照第1圖及第6圖，方法100包括方框108，其中使鰭狀主動區域204的源極/汲極區域204SD凹入，以形成源極/汲極開口216。在一些實施例中，藉由具有適合的蝕刻劑的電漿蝕刻，所述蝕刻劑諸如含氟(fluorine-containing)蝕刻劑、含氧(oxygen-containing)蝕刻劑、含氫(hydrogen-containing)蝕刻劑、含氟(fluorine-containing)蝕刻劑(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯(chlorine-containing)蝕刻劑(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴(bromine-containing)蝕刻劑(例如，HBr及/或CHBr3)、含碘(iodine-containing)蝕刻劑、其他合適的蝕刻劑及/或其組合，非等向性蝕刻源極/汲極區域204SD。在第6圖所示的實施例中，源極/汲極開口216延伸穿過(extend through)垂直堆疊物205並延伸到基板202的頂部202t中。如第6圖所示，通道層208及犧牲層206的側壁及頂部202t的一部分的頂表面暴露在源極/汲極開口216中。
參照第1圖及第7圖，方法100包括方框110，其中選擇性地凹入(selectively recessed)犧牲層206，以形成內間隔物凹部(recesses)218。在形成源極/汲極開口216之後，犧牲層206暴露在源極/汲極開口216中。如第7圖所示，選擇性地且部分 地(partially)凹入犧牲層206，以形成內間隔物凹部218，且經暴露的通道層208實質上未被蝕刻。在通道層208主要由矽(Si)組成(consist essentially of)，且犧牲層206主要由矽鍺(SiGe)組成的實施例中，選擇性地且部分地凹入犧牲層206可以包括使用選擇性等向性蝕刻製程(例如，選擇性乾式蝕刻製程或選擇性濕式蝕刻製程)，且藉由蝕刻製程的持續時間控制凹入犧牲層206的程度。
參照第1圖、第8圖及第9圖，方法100包括方框112，其中形成內間隔物部件220i在內間隔物凹部218中。在本實施例中，藉由ALD、CVD或任何其他合適的沉積製程，共形地形成雙層介電結構220(第8圖所示)在工作件200上方，且包括在內間隔物凹部218中。本文可以使用用語「共形地(conformally)」以便於描述在工作件200的各個區域上方具有實質上均勻厚度的層。雙層介電結構220類似於雙層介電結構214。更具體地，雙層介電結構220包括第一介電層220a及形成在第一介電層220a上方的第二介電層220b。第一介電層220a及第二介電層220b的形成及組分與雙層介電結構214相同。在一實施例中，第一介電層220a包括氮化硼，而第二介電層220b包括原位形成的氮化矽。在形成雙層介電結構220之後，執行蝕刻製程，以回蝕雙層介電結構220，以形成內間隔物部件220i在內間隔物凹部218中。因此，每個內間隔物部件220i包括第一介電層220a及第二介電層220b。在一些實施例中，可以執行乾式蝕刻製程，以回蝕雙層介電結構220。乾式蝕刻製程可以類似於形成源極/汲極開口216中使用的乾式蝕刻製程的 方式。在此實施例中，藉由第一介電層220a，在內間隔物部件220i中的第二介電層220b與犧牲層206間隔開。由於上述參照第4圖及第5圖的類似原因，提供由雙層介電結構220形成的內間隔物部件220i可以有利地減少工作件200的最終結構的寄生電容。
參照第1圖及第10圖，方法100包括方框114，其中形成源極/汲極部件222在源極/汲極開口216中。源極/汲極部件可以根據上下文單獨地或共同地指為源極部件或汲極部件。取決於將形成的電晶體的導電類型，源極/汲極部件222可以是n型源極/汲極部件或p型源極/汲極部件。範例性n型源極/汲極部件可以包括矽、磷摻雜矽(phosphorus-doped silicon)、砷摻雜矽(arsenic-doped silicon)、銻摻雜矽(antimony-doped silicon)或其他合適的材料，且可以在磊晶製程期間中藉由引入n型摻質，諸如磷、砷或銻進行原位摻雜，或者使用接面注入(junction implant)製程異位(ex-situ)摻雜。範例性p型源極/汲極部件可以包括鍺、鎵摻雜矽鍺(gallium-doped silicon germanium)、硼摻雜矽鍺(boron-doped silicon germanium)或其他合適的材料，且可以在磊晶製程期間中藉由引入p型摻質，諸如硼或鎵進行原位摻雜，或者使用接面注入製程異位摻雜。雖然沒有單獨標示，但是源極/汲極部件222可以包括具有不同摻質濃度的多個磊晶半導體層。
參照第1圖及第11圖，方法100包括方框116，其中沉積接觸蝕刻停止層(contact etch stop layer，CESL)235及層間介電(interlayer dielectric，ILD)層236在工作件200上 方。在一實施例中，CESL 235是雙層結構，且包括第一介電層235a及形成在第一介電層235a上的第二介電層235b。第一介電層235a的形成與組分與第一介電層214a相似，且第二介電層235b的形成與組分與第二介電層214b相似，所以為了簡要說明的理由省略重複的描述。在一實施例中，第一介電層235a包括氮化硼，且第二介電層235b包括原位形成的氮化矽。藉由提供由第一介電層235a及第二介電層235b形成的CESL 235，可以有利地降低工作件200的最終結構的寄生電容。在沉積CESL 235之後，藉由電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程或其他合適的沉積技術，沉積ILD層236在工作件200上方。ILD層236可以包括材料，所述材料諸如由四乙氧基矽烷(tetraethylorthosilicate，TEOS)作為前驅物而形成的氧化物、未摻雜的矽酸鹽玻璃(un-doped silicate glass)或經摻雜的氧化矽(doped silicon oxide)，諸如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融石英玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)及/或其他合適的介電材料。可以對工作件200執行平坦化製程，諸如化學機械研磨(chemical mechanical polishing，CMP)製程，以移除多餘的材料且暴露在虛設閘極堆疊物210中的虛設閘極電極層212的頂表面。
參照第1圖及第12圖至第14圖，方法100包括方框118，其中虛設閘極堆疊物210及犧牲層206被閘極結構240代替。 隨著虛設閘極電極層212的暴露，方框118繼續移除虛設閘極堆疊物210。移除虛設閘極堆疊物210的可以包括選擇性的對虛設閘極堆疊物210中的材料進行一或多種蝕刻製程，以形成閘極溝槽238a。例如，可以使用選擇性濕式蝕刻、選擇性乾式蝕刻或其組合來執行虛設閘極堆疊物210的移除。在第12圖所示的實施例中，在移除虛設閘極堆疊物210之後，選擇性地移除犧牲層206，以釋放(release)通道層208作為通道區域204C中的通道元件(又稱通道元件208)。移除犧牲層206，以形成閘極開口238b。可以藉由選擇性乾式蝕刻、選擇性濕式蝕刻或其他選擇性蝕刻製程來實施犧牲層206的選擇性移除。在一些實施例中，選擇性濕蝕刻包括APM蝕刻(例如，氫氧化氨-過氧化氫-水混合物(ammonia hydroxide-hydrogen peroxide-water mixture))。
在第13圖所示的實施例中，然後形成閘極結構240在閘極溝槽238a及閘極開口238b中。沉積閘極結構240以環繞通道元件208且閘極結構240在通道元件208上方。第14圖描繪了第13圖中所示的工作件200的局部俯視圖。雖然沒有單獨標示，但是每個閘極結構240可以包括閘極介電層及在閘極介電層上方的閘極電極層。在一些實施例中，閘極介電層包括設置在通道元件208上的界面層及在界面層上方的高介電常數(高k，high dielectric constant，high k)介電層。在此，高k介電層是指介電常數大於二氧化矽(silicon dioxide)的介電材料，其為大約3.9。在一些實施例中，界面層包括氧化矽。然後使用ALD、CVD 及/或其他合適的方法，共形地沉積高k介電層在工作件200上方。高k介電層可以包括氧化鉿(hafnium oxide)。或者，高k介電層可以包括其他高k介電質，例如氧化鈦(titanium oxide)、氧化鉿鋯(hafnium zirconium oxide)、氧化鉭(tantalum oxide)、氧化鉿矽(hafnium silicon oxide)、氧化鋯矽(zirconium silicon oxide)、氧化鑭(lanthanum oxide)、氧化鋁(aluminum oxide)、氧化釔(yttrium oxide)、SrTiO3、BaTiO3、BaZrO、氧化鑭鉿(hafnium lanthanum oxide)、氧化鑭矽(lanthanum silicon oxide)、氧化鋁矽(aluminum silicon oxide)、氧化鉿鉭(hafnium tantalum oxide)、氧化鉿鈦(hafnium titanium oxide)、(Ba,Sr)TiO3(BST)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、其組合或其他合適的材料。
然後，使用原子層沉積(ALD)、物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(CVD)、電子束蒸鍍或其他合適的方法，沉積閘極電極層在閘極介電層上。閘極電極層可以包括單層或可替代地為多層結構，諸如具有經選定的功函數的金屬層(功函數金屬層)、襯層、潤濕層(wetting layer)、黏合層(adhesion layer)、金屬合金或金屬矽化物的各種組合，以提高裝置性能。舉例來說，閘極電極層可以包括氮化鈦(titanium nitride)、鈦鋁(titanium aluminum)、氮化鈦鋁(titanium aluminum nitride)、氮化鉭(tantalum nitride)、鉭鋁(tantalum aluminum)、氮化鉭鋁(tantalum aluminum nitride)、碳化鉭鋁(tantalum aluminum carbide)、碳氮化鉭(tantalum carbonitride)、鋁(aluminum)、鎢(tungsten)、鎳(nickel)、鈦(titanium)、釕(ruthenium)、鈷(cobalt)、鉑(platinum)、碳化鉭(tantalum carbide)、氮化矽鉭(tantalum silicon nitride)、銅(copper)、其他難熔金屬(refractory metal)、或其他合適的金屬材料或其組合。此外，在半導體結構200包括n型電晶體及p型電晶體的情況下，可以為了n型電晶體及p型電晶體分別形成不同的閘極電極層，其可以包括不同的功函數金屬層(例如，用於提供不同的n型及p型功函數金屬層)。
參照第1圖、第15圖及第16圖，方法100包括方框120，其中形成閘極隔離溝槽，以分離閘極結構240。第15圖描繪了沿第14圖中所示的線段B-B’截取的工作件200的剖面圖。在第14圖及第15圖所示的實施例中，閘極結構240沿Y方向縱向延伸，並圍繞三個通道區域204C1、204C2、204C3且閘極結構240在三個通道區域204C1、204C2、204C3上方。每個通道區域204C1/204C2/204C3包括通道元件208的垂直堆疊物，且每個通道區域沿Y方向與相鄰通道區域間隔開。應當理解的是，工作件200可以包括任何合適數量的通道區域，每個通道區域可以包括任何合適數量的通道元件，且閘極結構240可以環繞任何合適數量的通道區域且閘極結構240可在任何合適數量的通道區域上方。
現在參照第16圖，進行蝕刻製程，以形成第一閘極隔離溝槽242a及第二閘極隔離溝槽242b，以使閘極結構240切 割成塊。在一些實施例中，可以形成圖案化遮罩膜(未顯示)在閘極結構240上，以暴露閘極結構240的一部分。以圖案化遮罩膜作為蝕刻遮罩，對工作件200執行蝕刻製程，以形成第一閘極隔離溝槽242a及第二閘極隔離溝槽242b。在本實施例中，第一閘極隔離溝槽242a及第二閘極隔離溝槽242b之兩者延伸穿過閘極結構240並向下延伸到隔離部件209中。如第16圖所示，在形成第一閘極隔離溝槽242a及第二閘極隔離溝槽242b之後，閘極結構240包括環繞通道區域204C1且在通道區域204C1上方的第一部分240a、環繞通道區域204C2且在通道區域204C2上方的第二部分240b、及環繞通道區域204C3且在通道區域204C3上方的第三部分240c。閘極結構240的第一部分240a藉由第一閘極隔離溝槽242a與閘極結構240的第二部分240b間隔開，且閘極結構240的第二部分240b藉由第二閘極隔離溝槽242b與閘極結構240的第三部分240c間隔開。
參照第1圖、第17圖及第18圖，方法100包括方框122，其中分別形成第一閘極隔離結構246a及第二閘極隔離結構246b在第一閘極隔離溝槽242a及第二閘極隔離溝槽242b中，以使閘極結構240電性上地且物理上地切割成塊(例如，第一部分240a、第二部分240b及第三部分240c)。在一些實施例中，第一閘極隔離結構246a及第二閘極隔離結構246b可以稱為切割金屬閘極(cut metal gates，CMG)。可以切割第一閘極隔離結構246a及第二閘極隔離結構246b，並因此與閘極結構240的閘極電極層直 接接觸。在一些實施例中，取決於閘極介電層的厚度，可以進一步切割第一閘極隔離結構246a及第二閘極隔離結構246b，並因此與閘極結構240的閘極介電層直接接觸。在一實施例中，第一閘極隔離結構246a及第二閘極隔離結構246b延伸到隔離部件209中。形成第一閘極隔離結構246a及第二閘極隔離結構246b可以包括共形地沉積第一介電材料在工作件200上方；共形地沉積第二介電材料在第一介電材料上方；沉積第三介電材料以填充第一閘極隔離溝槽242a及第二閘極隔離溝槽242b的剩餘部分；對工作件200執行平坦化製程，以移除在閘極結構240上方的第一介電材料、第二介電材料及第三介電材料的多餘部分，且定義(define)第一閘極隔離結構246a及第二閘極隔離結構246b的最終結構。第一閘極隔離結構246a及第二閘極隔離結構246b中的每一個包括由第一介電材料形成的第一介電襯層244a、由第二介電材料形成的第二介電襯層244b、以及由第三介電材料形成的介電填充物244c。在此實施例中，第一介電材料的組分及製造製程與第一介電層214a相同，第二介電材料的組分及製造製程與第二介電層214b相同。在一實施例中，第一介電襯層244a包括氮化硼，第二介電襯層244b包括原位形成的氮化矽。介電填充物244c可以包括氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽(silicon oxycarbide)、碳氮化矽、低k介電材料、其他合適的材料或其組合，並且可以藉由CVD、PECVD、流動式(flowable)CVD、PVD、ALD、其他合適的方法或其組合來沉積。在一實施例中，介電填料244c包括氧化矽。 在替代實施例中，代替三層結構，第一閘極隔離結構246a及第二閘極隔離結構246b中的每一個可以是雙層結構，且由第一介電材料及第二介電材料形成。例如，第一閘極隔離結構246a及第二閘極隔離結構246b中的每一個可以包括由第一介電材料形成的介電襯層及嵌入(embedded in)介電襯層中並由第二介電材料形成的介電填充物。藉由提供包括第一介電材料及第二介電材料的第一閘極隔離結構246a及第二閘極隔離結構246b，可以有利地減少工作件200的最終結構的寄生電容。
第18圖描繪了第17圖中所示的工作件200的局部俯視圖。在第18圖所示的實施例中，第一閘極隔離結構246a及第二閘極隔離結構246b中的每一個沿X方向(其實質上垂直於閘極結構240的方向)縱向延伸，且使多於一個(more than one)閘極結構240分割成塊。在本實施例中，第一閘極隔離結構246a及第二閘極隔離結構246b中的每一個切割三個閘極結構240。可以理解的是，第一閘極隔離結構246a及第二閘極隔離結構246b中的每一個可以切割任意合適數量的閘極結構240。
已經開發了擴散邊緣連續多晶矽(continuous poly on diffusion edge，CPODE)製程，以形成隔離結構(可以稱為CPODE結構或介電閘極)，以使主動區域分割成段(into segments)。CPODE結構及其他類似結構是提高裝置(例如，電晶體)密度的縮放工具(scaling tool)。為了在保持裝置的適當功能(例如，避免電短路)的同時實現所需的縮放效果，CPODE結構可 以形成在此類裝置的邊界之間(即，介於，例如，源極/汲極接觸物及/或源極/汲極部件之間)，使得相鄰裝置之間的間隔距離可以減少或最小化而不損害裝置性能。
參照第1圖、第19A圖、第19B圖、第20A圖及第20B圖，方法100包括方框124，其中移除閘極結構240的第二部分240b及其下方(thereunder)的通道層208的一部分，以形成CPODE溝槽248。首先參照第19A圖及第19B圖。在形成第一閘極隔離結構246a及第二閘極隔離結構246b之後，可以形成圖案化遮罩膜(未顯示)在閘極結構240上方，以暴露閘極結構240的第二部分240b。可以執行第一蝕刻製程，以選擇性地移除閘極結構240的第二部分240b。如第19A圖及第19B圖所示，在執行蝕刻製程之後，暴露出之前受到閘極結構240的第二部分240b圍繞的通道區域204C2中的通道層208。在一實施例中，第一蝕刻製程是濕式蝕刻製程。現在參照第20A圖及第20B圖。在選擇性移除閘極結構240的第二部分240b之後，可以執行第二蝕刻製程，以選擇性地移除在通道區域204C2中的通道層208，且實質上不蝕刻第一閘極隔離結構246a、第二閘極隔離結構246b、內間隔物部件220i、閘極間隔物214g及隔離部件209，從而形成CPODE溝槽248。在本實施例中，控制第二蝕刻製程的持續時間，使得CPODE溝槽248延伸穿過隔離部件209且延伸到基板202中。參照第20B圖，在第二蝕刻製程之後，CPODE溝槽248的底表面低於隔離部件209的底表面及第一閘極隔離結構246a及第二閘極隔離結構246b的底 表面。
參照第1圖、第21A圖及第21C圖，方法100包括方框126，其中形成CPODE結構250在CPODE溝槽248中。在本實施例中，CPODE結構250為雙層結構，且包括沿第二介電層250b的側壁及底表面延伸的第一介電層250a。CPODE結構250的形成可以包括共形地沉積第一介電材料層在工作件200上方；沉積第二介電材料層在第一介電材料層上方，以實質上填充CPODE溝槽248；及執行平坦化製程(例如，CMP)，以移除第一介電材料層及第二介電材料層的多餘部分。在一實施例中，第一介電材料層包括氮化硼，且第二介電材料層包括原位形成的氮化矽或原位形成的碳氮化矽。由於上述參照第4圖及第5圖的類似原因，提供由氮化硼形成的雙層CPODE結構250，且所述氮化硼由不含氧且比氮化硼更不易被氧化的材料(例如，SiN、SiCN)覆蓋(capped)，可以有利地降低工作件200的最終結構的寄生電容。在第21B圖及第21C圖中，CPODE結構250與第一閘極隔離結構246a及第二閘極隔離結構246b直接接觸。
參照第1圖，方法100包括方框128，其中執行進一步的製程，以完成工作件200的製造。這種進一步的製程可以包括形成電耦合到源極/汲極部件的源極/汲極接觸物。這種進一步的製程還可以包括形成多層互連(multi-layer interconnect，MLI)結構(未顯示)在工作件200上方。在一些實施例中，MLI結構可以包括多個金屬間介電(multiple intermetal dielectric，IMD)層 及多個金屬線或接觸導孔在每個IMD層中。在某些情況下，IMD層及ILD層236可以共享相似的組分。每個IMD層中的金屬線及接觸導孔可以由金屬形成，例如鋁、鎢、釕或銅。在一些實施例中，金屬線及接觸導孔可以襯有(lined by)阻障層，以使金屬線及接觸導孔與IMD層絕緣。
在上述實施例中，在工作件200中的閘極間隔物214g、內間隔物部件220i、CESL 235、第一閘極隔離結構246a、第二閘極隔離結構246b及/或CPODE結構250包括雙層結構，所述雙層結構由覆蓋有第二材料層的第一材料層形成。第一材料層(例如，氮化硼)具有低k介電常數及高密度，且第二材料層(例如，氮化矽)不含氧且比第一材料層不易氧化。在替代實施例中，一或多個介電結構(例如，閘極間隔物214g、內間隔物部件220i、CESL 235、第一閘極隔離結構246a、第二閘極隔離結構246b、CPODE結構250)可以是包括第一材料層的單層結構層，以進一步降低工作件200的寄生電容。例如，在第22A圖及第22B圖所示的實施例中，閘極間隔物214g、內間隔物部件220i、CESL 235、第一閘極隔離結構246a、第二閘極隔離結構246b及CPODE結構250中的每一個是單層結構且包括氮化硼。在另一替代實施例中，對於在工作件200中的介電結構(例如，閘極間隔物214g、內間隔物部件220i、CESL 235、第一閘極隔離結構246a、第二閘極隔離結構246b及/或CPODE結構250)，一或多個介電結構可以是包括第一材料層的單層結構，以進一步減少工作件200的寄生電容。 例如，在第22C圖所示的實施例中，每個閘極間隔物214g為單層結構，內間隔物部件220i為雙層結構，且第一閘極隔離結構246a、第二閘極隔離結構246b、CESL 235及CPODE結構250可以是單層或雙層結構。在第22D圖所示的第二實施例中，每個內間隔物220i為單層結構，且閘極間隔物214g、第一閘極隔離結構246a、第二閘極隔離結構246b、CESL 235及CPODE結構250可以單層或雙層結構。在第三實施例中，CESL 235為單層結構，且閘極間隔物214g、內間隔物部件220i、第一閘極隔離結構246a、第二閘極隔離結構246b及CPODE結構250可為單層或雙層結構。在第四實施例中，CPODE結構250為單層結構，且閘極間隔物214g、CESL 235、內間隔物部件220i、第一閘極隔離結構246a及第二閘極隔離結構246b可以為單層或雙層結構。在第五實施例中，第一閘極隔離結構246a及第二閘極隔離結構246b為單層結構，且閘極間隔物214g、CESL 235、內間隔物部件220i及CPODE結構250可為單層或雙層結構。應當理解的是，具有雙層結構或單層結構的介電結構的不同組合在本揭露的範圍內。
在上述實施例中，在GAA電晶體的製造中實現雙層結構。應當理解的是，可以在平面式(planar)電晶體、FinFET、CFET或其他合適的裝置的製造中進一步實現雙層結構。第23圖根據本揭露的一或多個態樣，顯示用於在包括CFET的工作件中形成垂直局部互連(vertical local interconnect，VLI)結構的方法的流程圖。
參照第23圖、第24圖、第25圖及第26A圖至第26D圖，方法300包括方框302，其中接收工作件400。第24圖根據本揭露的各個態樣，描繪在第23圖的方法中經歷各個操作階段的工作件400的局部俯視圖。第25圖根據本揭露的各個態樣，顯示在第24圖中所示的工作件400的簡化局部透視圖。第26A圖及第26D圖分別顯示沿如第24圖所示的線段A-A’、B-B’、C-C’及D-D’截取的的工作件400的局部剖面圖。
工作件400類似於參照第13圖描述的工作件200。工作件400及工作件200之間的差異之一是工作件400包括CFET，所述CFET具有形成在p型GAA電晶體400P上方的n型GAA電晶體400N。更具體地，工作件400包括具有通道區域及源極/汲極區域的主動區域404(在第24圖及第26A圖中顯示)。兩個相鄰的主動區域404受到隔離部件(例如，STI部件)209(如第26B圖所示)分離。主動區域404的每個通道區域包括多個通道元件408。通道元件408類似於通道元件208且可以包括矽。n型GAA電晶體400N包括在主動區域404的通道區域中環繞通道元件408的上部且在通道元件408的上部上方的閘極結構440N、形成在主動區域404的源極/汲極區域中及上方的源極部件422NS、及形成在主動區域404的另一源極/汲極區域中及上方的汲極部件422ND。在本實施例中，閘極結構440N類似於閘極結構240，且包括n型功函數金屬層。源極部件422NS及汲極部件422ND可以類似於源極/汲極部件222且包括n型摻質。
p型GAA電晶體400P包括在鰭狀主動區域404的通道區域中圍繞通道元件408的下部的閘極結構440P、在源極部件422NS下方(under)的源極部件422PS、及在汲極部件422ND下方的汲極部件422PD。閘極結構440P類似於閘極結構240，且包括p型功函數金屬層。源極部件422PS及汲極部件422PD可以類似於源極/汲極部件222，且包括p型摻質。工作件400還包括鰭狀側壁間隔物411(第26D圖中所示)，其形成在隔離部件209上方且沿源極部件422PS及汲極部件422PD的側壁表面的一部分延伸。鰭狀側壁間隔物411可以與閘極間隔物214g一起形成，且因此鰭狀側壁間隔物411的組分可以與閘極間隔物214g的組分相同。
在第26A圖所示的實施例中，源極部件422PS及源極部件422NS藉由第一介電結構426分離，汲極部件422PD及汲極部件422ND藉由第一介電結構426分離。在一實施例中，第一介電結構426可以包括CESL(例如，類似於CESL 235，且可以包括上述單層結構或雙層結構)及形成在CESL上方的ILD層(例如，類似於ILD層236)。通道元件408的下部及通道元件408的上部藉由介電層428分離。在一些實施例中，介電層428可以與內間隔物部件220i或閘極間隔物214g一起形成。工作件400還包括形成在源極部件422NS及汲極部件422ND上方的第二介電結構430。第二介電結構430的組分可以類似於第一介電結構426的組分，且可以包括形成在CESL上方的ILD層。在一些應用中，源極部件422NS及汲極部件422PD可以電耦合，以滿足一些設計要求。為了電耦 合源極部件422NS及汲極部件422PD，可以形成垂直局部互連(VLI)結構。
參照第23圖、第27A圖至第27D圖及第28A圖至第28D圖，方法300包括方框304，其中執行蝕刻製程，以形成VLI溝槽444，以使CFET的第一閘極結構及第二閘極結構中的每一個分離成塊。參照第27A圖至第27D圖，形成圖案化遮罩膜442在工作件400上方。圖案化遮罩膜442覆蓋源極部件422NS、汲極部件422ND及閘極結構440N的一部分。參照第28A圖至第28D圖，在使用圖案化遮罩膜442作為蝕刻遮罩的同時，對工作件400執行蝕刻製程以形成VLI溝槽444。在第28A圖所示的實施例中，形成VLI溝槽444包括移除未形成在通道層208正上方(not formed directly over)的閘極結構440N的一部分及閘極結構440P的一部分。如第28C圖所示，VLI溝槽444暴露閘極結構440N及閘極結構440P。在第28D圖所示的實施例中，VLI溝槽444還延伸穿過第一介電結構426及第二介電結構430，並延伸到隔離部件209中。在此實施例中，VLI溝槽444延伸穿過隔離部件209並暴露基板202。在形成VLI溝槽444之後，可以選擇性地移除圖案化的遮罩膜442。
參照第23圖及第29A圖至第29D圖，方法300包括方框306，其中形成雙層介電襯層446在VLI溝槽444中。雙層介電襯層446的組分及形成可以類似於參照第4圖描述的雙層介電結構214。例如，共形地沉積由氮化硼(BN)形成的第一介電層446a 在工作件400上方，然後共形地且原位地沉積由氮化矽或碳氮化矽形成的第二介電層446b在第一介電層446a上。可以執行平坦化製程(例如，CMP)，以移除沒有形成在VLI溝槽444中的雙層介電襯層446的一部分。藉由形成雙層介電襯層446，在VLI溝槽444中的將被形成的導電層與閘極結構440N及440P電隔離。由於上述參照第4圖及第5圖的類似原因，提供由氮化硼形成的雙層介電襯層446，且所述氮化硼由不含氧且不易被氧化的材料(例如，SiN、SiCN)覆蓋，可以有利地降低工作件400的最終結構的寄生電容。
參照第23圖及第30A圖至第30D圖，方法300包括方框308，其中沉積導電層448，以實質上填充VLI溝槽444。在形成雙層介電襯層446之後，然後使用ALD、CVD及/或其他合適的方法沉積導電層448在工作件400上方。導電層448可以包括鋁、鎢、鎳、鈦、釕、鈷、鉑、銅、其他難熔金屬、其他合適的金屬材料或其組合。可以藉由平坦化(例如，CMP)製程移除形成在第二介電結構430上方的導電層448的多餘部分。
參照第23圖及第31A圖至第31D圖，方法300包括方框310，其中執行蝕刻製程，以使導電層448凹入以形成開口450，從而在VLI溝槽444中留下導電層448的剩餘部分。可以形成圖案化的遮罩膜(未顯示)在導電層448上方，以暴露導電層448的與閘極結構440N及440P及汲極部件422ND相鄰設置的一部分。在使用圖案化的遮罩膜作為蝕刻遮罩的同時，執行蝕刻製程以使導電層448凹入。在如第31B圖所示的實施例中，為了電耦合源 極部件422NS及汲極部件422PD，經凹入的導電層448的剖面圖的形狀包括L形。在形成經凹入的導電層448之後，可以選擇性地移除圖案化的遮罩膜。
參照第23圖及第32A圖至第32D圖，方法300包括方框312，其中形成介電層452在開口450中。介電層452可以包括氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽、碳氮化矽、低k介電材料、其他合適的材料或其組合，且可以藉由CVD、PECVD、流動式CVD、PVD、ALD、其他合適的方法或其組合來沉積。在一實施例中，介電層452包括氧化矽。在一些其他實施例中，介電層452可以包括氮化硼。可以藉由平坦化(例如，CMP)製程移除形成在閘極結構440N上方的介電層452的多餘部分。雙層介電襯層446、導電層448及介電層452可以統稱為垂直局部互連(VLI)結構。
參照第23圖及第33A圖至第33E圖，方法300包括方框314及方框316，其中形成金屬接觸物456S、456D及458D。第33E圖描繪如第33A圖至第33D圖中所示的工作件的簡化局部透視圖。為簡單起見，在第33E圖中省略了雙層介電襯層446。在此實施例中，形成垂直局部互連結構在VLI溝槽444中之後，形成金屬接觸物456S及456D在源極部件422NS及汲極部件422ND上方。在範例製程中，形成層間介電層454在閘極結構440N上。用於形成層間介電層454的組分及製造製程可以類似於ILD層236。然後可以形成圖案化遮罩膜(未顯示)在層間介電層454上方，以暴 露直接設置在源極部件422NS及汲極部件422ND上方的層間介電層454的一部分。然後進行蝕刻製程，以移除層間介電層454及第二介電結構430，以形成暴露源極部件422NS及汲極部件422ND的金屬接觸開口(未顯示)。然後，可以分別在金屬接觸開口中形成金屬接觸物456S及金屬接觸物456D。金屬接觸物456S電耦合到源極部件422NS，且金屬接觸物456D電耦合到汲極部件422ND。在一實施例中，在形成金屬接觸物456S及456D之前，形成矽化物(silicide)層(例如，NiSi)在金屬接觸物開口中且在源極部件422NS及汲極部件422ND上，以減少寄生電阻。在一些實施例中，金屬接觸物456S及456D可以包括釕(Ru)、鈷(Co)、鎢(W)或鉬(Mo)。由於形成金屬接觸物456S及456D在基板202的頂表面上方，所以金屬接觸物456S及456D可以被稱為前側(frontside)金屬接觸物456S及456D。如第33B圖所示，前側金屬接觸物456S也延伸進入並直接接觸VLI結構中的導電層448，且前側金屬接觸物456D延伸進入VLI結構中的介電層452。
在形成前側金屬接觸物456D及456S之後，可以形成多層互連(MLI)結構(未顯示)在工作件400上方。在一些實施例中，MLI結構可以包括多個金屬間介電(IMD)層及在每個IMD層中的多條金屬線或多個接觸導孔。在某些情況下，IMD層及ILD層236可以共享相似的組分。每個IMD層中的金屬線及接觸導孔可以由金屬形成，諸如鋁、鎢、釕或銅。在一些實施例中，金屬線及接觸導孔可以襯有阻障層，以使金屬線及接觸導孔與IMD層絕 緣。
然後可以翻轉(flipped over)工作件400，然後可以形成金屬接觸物458D，以經由矽化物層(未顯示)電耦合到汲極部件422PD。如第33A圖所示，金屬接觸物458D延伸穿過基板202並設置在汲極部件422PD正下方(directly under)。在一些實施例中，金屬接觸物458D可以藉由介電襯層與基板202隔離。由於金屬接觸物458D形成在基板202的底表面下方，因此金屬接觸物458D可稱為背側(backside)金屬接觸物458D。如第33B圖所示，背側金屬接觸物458D也延伸進入並直接接觸VLI結構中的導電層448。因此，藉由形成包括L形導電層448的VLI結構，P型GAA電晶體400P的汲極部件422PD可以電耦合到N型GAA電晶體400N的源極部件422NS。藉由形成具有雙層介電襯層446的VLI結構，可以有利地減少工作件400的寄生電容。在一實施例中，可以省略雙層介電襯層446中的第二介電層446b。
參照第23圖，方法300包括方框318，其中執行進一步製程。這種進一步的製程可以包括形成背側電源軌(power rail)(未顯示)在基板202下方。雖然未顯示，但是背側電源軌可以嵌入絕緣層中。背側電源軌可以包括阻障層及金屬填充層。在一些實施例中，在背側電源軌中的阻障層可以包括氮化鈦、氮化鉭、氮化鈷(cobalt nitride)、氮化鎳(nickel nitride)或氮化鎢(tungsten nitride)，且在背側電源軌中的金屬填充層可以包括鈦、釕、銅、鎳、鈷、鎢、鉭或鉬。可以使用PVD、CVD、ALD 或無電鍍(electroless plating)來沉積阻障層及金屬填充層。可以執行諸如CMP製程的平坦化製程，以移除多餘的材料。
雖然不旨在限制，但本揭露的一或多個實施例為半導體結構及其形成方法提供許多益處。在一些實施例中，在半導體結構的製造期間中，使用具有低k介電層及高密度的氮化硼。藉由提供低介電常數及高密度，半導體結構可以提供低寄生電容同時承受潛在損壞。此外，代替使用諸如SiOCN、SiON的矽類介電層，氮化硼的實施可以增加適用於製造半導體結構的介電材料的多樣性(diversity)，從而增加製造半導體結構在蝕刻製程及蝕刻選擇性方面的靈活性(flexibility)。
本揭露提供多種不同實施例。本文揭露半導體結構及其之製造方法。在一例示性態樣中，本揭露關於半導體結構的形成方法。所述形成方法包括形成與半導體鰭片接合(engaging)的虛設閘極堆疊物在基板上方。共形地沉積第一介電層在基板上方。共形地沉積第二介電層在第一介電層上方。回蝕第一介電層及第二介電層，以形成沿虛設閘極堆疊物的側壁表面延伸的閘極間隔物，且閘極間隔物包括第一介電層及第二介電層。在半導體鰭片中(in)及半導體鰭片上方(over)且鄰近(adjacent)虛設閘極堆疊物形成源極/汲極部件。以閘極結構替代虛設閘極堆疊物。其中，第一介電層的介電常數(dielectric constant)小於氧化矽(silicon oxide)的介電常數，且第二介電層相較於第一介電層不易被氧化(less easily to be oxidized)。
在一些實施例中，第一介電層的密度(density)大於1.7g/cm3。在一些實施例中，第一介電層及第二介電層中的每一個包括無氧(oxygen-free)介電材料。在一些實施例中，第一介電層包括具有六方環(hexagonal ring)結構的氮化硼(boron nitride)。在一些實施例中，所述形成方法還包括在形成源極/汲極部件之後，形成雙層(bi-layer)蝕刻停止層在基板上方，其中形成雙層蝕刻停止層包括沉積第一材料層在基板上方；以及沉積第二材料層在第一材料層上方，其中第一材料層包括氮化硼，且第二材料層包括氮化矽(silicon nitride)或碳氮化矽(silicon carbonitride)；沉積層間介電層在雙層蝕刻停止層上方；以及執行平坦化製程，直到層間介電層的頂表面與在虛設閘極堆疊物中的虛設閘極電極層的頂表面共平面(coplanar)。在一些實施例中，半導體鰭片是(is)第一半導體鰭片並沿第一方向縱向延伸(extends lengthwise)，閘極結構沿實質上(substaintially)垂直於第一方向的第二方向縱向延伸並進一步接合(engages)第二半導體鰭片及第三半導體鰭片，其中所述形成方法還包括形成延伸穿過(extending through)閘極結構的第一溝槽及第二溝槽，其中第一溝槽設置在第一半導體鰭片與第二半導體鰭片之間，且第二溝槽設置在第二半導體鰭片與第三半導體鰭片之間；沉積第一介電材料層在第一溝槽與第二溝槽中；沉積第二介電材料層在第一介電材料層上方；沉積第三介電材料層在第二介電材料層上方，以實質上填充第一溝槽及第二溝槽的剩餘部分(remaining portion)；以及執行 平坦化製程，以形成第一隔離結構在第一溝槽中並形成第二隔離結構在第二溝槽中，其中，第一介電材料層的介電常數小於第三介電材料層的介電常數，且第三介電材料層的介電常數小於第二介電材料層的介電常數。在一些實施例中，第一半導體鰭片藉由第一隔離部件與第二半導體鰭片間隔開(spaced apart from)，且第二半導體鰭片藉由第二隔離部件與第三半導體鰭片間隔開，第一隔離結構延伸至(extend into)第一隔離部件，且第二隔離結構延伸至第二隔離部件。在一些實施例中，所述形成方法還包括在形成第一隔離結構及第二隔離結構之後，選擇性地移除接合第二半導體鰭片的閘極結構的一部分，以形成第三溝槽；選擇性地移除在閘極結構的所述部分正下方(directly under)的第二半導體鰭片的一部分，以延伸(to extend)第三溝槽；以及形成第三隔離結構在第三溝槽中。在一些實施例中，形成第三隔離結構包括執行第一沉積製程，以共形地沉積氮化硼層；以及執行第二沉積製程，以沉積氮化矽層在氮化硼層上方，其中第一沉積製程及第二沉積製程在相同製程腔(process chamber)中執行。
在另一例示性態樣中，本揭露關於半導體結構的形成方法。所述形成方法包括接收(receiving)工作件，所述工作件包括主動區域及虛設閘極堆疊物。主動區域在基板上方，且包括與複數個犧牲層交錯(interleaved by)的複數個通道層，所述主動區域包括通道區域及與通道區域相鄰的源極/汲極區域。虛設閘極堆疊物在通道區域上方。所述形成方法包括選擇性地凹入 (recessing)源極/汲極區域，以形成暴露複數個犧牲層及複數個通道層的源極/汲極開口。選擇性地凹入複數個犧牲層，以形成內間隔物凹部(inner spacer recesses)。共形地沉積第一介電層在工作件上方。共形地沉積第二介電層在第一介電層上。回蝕第一介電層及第二介電層，以形成內間隔物部件在內間隔物凹部中，且內間隔物部件包括第一介電層及第二介電層。形成源極/汲極部件在源極/汲極開口中。選擇性地移除虛設閘極堆疊物。選擇性地移除複數個犧牲層。形成閘極結構，以環繞複數個通道層中的每一個通道層。其中，第一介電層包括不含矽(silicon-free)的低介電常數(low dielectric constant，low-k)介電材料，第二介電層包括不含氧(oxygen-free)的介電材料，且第二介電層相較於第一介電層不易被氧化。
在一些實施例中，第一介電層的介電常數小於氧化矽的介電常數，且第二介電層的介電常數大於氧化矽的介電常數。在一些實施例中，第一介電層包括氮化硼，且第二介電層包括原位形成(in-situ formed)的氮化矽或原位形成的碳氮化矽。在一些實施例中，所述形成方法還包括在形成源極/汲極部件之後，共形地沉積第一材料層在工作件上方。共形地沉積第二材料層在第一材料層上方。沉積層間介電層在第二材料層上方。其中，第一材料層包括無矽無氧(silicon-free and oxygen-free)材料，且第二材料層相較於第一材料層不易被氧化。在一些實施例中，工作件還包括沿虛設閘極堆疊物的側壁表面延伸的閘極間隔物，其中閘極間隔 物包括氮化硼。在一些實施例中，所述形成方法還包括形成閘極隔離結構，以使閘極結構切割(cut)成塊(into pieces)，其中閘極隔離結構包括氮化硼襯層。在一些實施例中，所述形成方法還包括形成延伸到基板中的介電閘極(dielectric gate)，其中介電閘極的底表面低於通道區域的底表面，且其中介電閘極包括氮化硼。
在又一例示性態樣中，本揭露關於半導體結構。半導體結構包括第一電晶體，所述第一電晶體包括第一垂直堆疊物(vertical stack)、第一閘極結構、第一源極/汲極部件及複數個內間隔物部件。第一垂直堆疊物設置在基板上方，且包括複數個通道元件(channel members)(亦即，通道元件的第一垂直堆疊物(first vertical stack of channel members))。第一閘極結構環繞(wrapping aroung)複數個通道元件中的每一個通道元件。第一源極/汲極部件耦合至第一垂直堆疊物，且鄰近第一閘極結構。複數個內間隔物部件橫向設置在第一源極/汲極部件及第一閘極結構之間。其中，複數個內間隔物部件中的每一個內間隔物部件包括第一介電層及第二介電層，且第一介電層包括無氧低介電常數介電材料，且第二介電層相較於第一介電層不易被氧化。
在一些實施例中，第二介電層包括氮化矽或碳氮化矽，且第一介電層包括氮化硼。在一些實施例中，所述半導體結構更包括閘極間隔物。閘極間隔物沿第一閘極結構的側壁表面延伸，且與第一垂直堆疊物的一部分直接接觸(direct contact)，其中閘極間隔物的組分(composition)與每一個內間隔物部件的組分 相同。在一些實施例中，所述半導體結構更包括第二電晶體。第二電晶體堆疊在第一電晶體上方，且包括第二源極/汲極部件，其中在透視圖中，第二源極/汲極部件藉由L形(L-shap)的導電部件電耦合(electrically coupled)到第一源極/汲極部件。
前述揭露內容概述了多個實施例的部件，使所屬技術領域中具有通常知識者可以更佳地了解本揭露的態樣。所屬技術領域中具有通常知識者將理解的是，他們可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到與在本文中介紹的實施例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者將亦應理解的是，這些等效的構型並未脫離本揭露的精神與範疇，且在不脫離本揭露的精神與範疇的情況下，可對本揭露進行各種改變、取代或替代。
200:工作件
202:基板
202t:頂部
204C:通道區域
204SD:源極/汲極區域
208:半導體層
220i:內間隔物部件
222:源極/汲極部件
235:接觸蝕刻停止層
235a:第一介電層
235b:第二介電層
236:層間介電層
240:閘極結構
X,Y,Z:方向

Claims (15)

  1. 一種半導體結構的形成方法，包括：形成與一半導體鰭片接合的一虛設閘極堆疊物在一基板上方；共形地沉積一第一介電層在該基板上方；共形地沉積一第二介電層在該第一介電層上方；回蝕該第一介電層及該第二介電層，以形成沿該虛設閘極堆疊物的一側壁表面延伸的一閘極間隔物，且該閘極間隔物包括該第一介電層及該第二介電層；在該半導體鰭片中及該半導體鰭片上方且鄰近該虛設閘極堆疊物形成一源極/汲極部件；以及以一閘極結構替代該虛設閘極堆疊物，其中，該第一介電層的介電常數小於氧化矽的介電常數，且該第二介電層相較於該第一介電層不易被氧化。
  2. 如請求項1所述的形成方法，其中該第一介電層的密度大於1.7g/cm3。
  3. 如請求項1所述的形成方法，其中該第一介電層及該第二介電層中的每一個包括無氧介電材料。
  4. 如請求項1所述的形成方法，其中該第一介電層包括具有六方環結構的氮化硼。
  5. 如請求項1所述的形成方法，還包括：在形成該源極/汲極部件之後，形成一雙層蝕刻停止層在該基板 上方，其中形成該雙層蝕刻停止層包括：沉積一第一材料層在該基板上方；以及沉積一第二材料層在該第一材料層上方，其中該第一材料層包括氮化硼，且該第二材料層包括氮化矽或碳氮化矽；沉積一層間介電層在該雙層蝕刻停止層上方；以及執行一平坦化製程，直到該層間介電層的一頂表面與在該虛設閘極堆疊物中的一虛設閘極電極層的一頂表面共平面。
  6. 如請求項1所述的形成方法，其中該半導體鰭片是一第一半導體鰭片並沿一第一方向縱向延伸，該閘極結構沿實質上垂直於該第一方向的一第二方向縱向延伸並進一步接合一第二半導體鰭片及一第三半導體鰭片，其中該方法還包括：形成延伸穿過該閘極結構的一第一溝槽及一第二溝槽，其中該第一溝槽設置在該第一半導體鰭片與該第二半導體鰭片之間，且該第二溝槽設置在該第二半導體鰭片與該第三半導體鰭片之間；沉積一第一介電材料層在該第一溝槽與該第二溝槽中；沉積一第二介電材料層在該第一介電材料層上方；沉積一第三介電材料層在該第二介電材料層上方，以實質上填充該第一溝槽及該第二溝槽的一剩餘部分；以及執行一平坦化製程，以形成一第一隔離結構在該第一溝槽中並形成一第二隔離結構在該第二溝槽中， 其中，該第一介電材料層的介電常數小於該第三介電材料層的介電常數，且該第三介電材料層的介電常數小於該第二介電材料層的介電常數。
  7. 一種半導體結構的形成方法，包括：接收一工作件，該工作件包括：一主動區域，在一基板上方，且包括與複數個犧牲層交錯的複數個通道層，該主動區域包括一通道區域及與該通道區域相鄰的一源極/汲極區域；以及一虛設閘極堆疊物，在該通道區域上方；選擇性地凹入該源極/汲極區域，以形成暴露該複數個犧牲層及該複數個通道層的一源極/汲極開口；選擇性地凹入該複數個犧牲層，以形成一內間隔物凹部；共形地沉積一第一介電層在該工作件上方；共形地沉積一第二介電層在該第一介電層上；回蝕該第一介電層及該第二介電層，以形成一內間隔物部件在該內間隔物凹部中，且該內間隔物部件包括該第一介電層及該第二介電層；形成一源極/汲極部件在該源極/汲極開口中；選擇性地移除該虛設閘極堆疊物；選擇性地移除該複數個犧牲層；以及形成一閘極結構，以環繞該複數個通道層中的每一個通道層， 其中，該第一介電層包括不含矽的低介電常數介電材料，該第二介電層包括不含氧的介電材料，且該第二介電層相較於該第一介電層不易被氧化。
  8. 如請求項7所述的形成方法，其中該第一介電層的介電常數小於氧化矽的介電常數，且該第二介電層的介電常數大於氧化矽的介電常數。
  9. 如請求項7所述的形成方法，還包括：在形成該源極/汲極部件之後，共形地沉積一第一材料層在該工作件上方；共形地沉積一第二材料層在該第一材料層上方；以及沉積一層間介電層在該第二材料層上方，其中，該第一材料層包括無矽無氧材料，且該第二材料層相較於該第一材料層不易被氧化。
  10. 如請求項7所述的形成方法，其中該工作件還包括沿該虛設閘極堆疊物的一側壁表面延伸的一閘極間隔物，其中該閘極間隔物包括氮化硼。
  11. 如請求項7所述的形成方法，還包括：形成一閘極隔離結構，以使該閘極結構切割成塊，其中該閘極隔離結構包括氮化硼襯層。
  12. 如請求項7所述的形成方法，還包括：形成延伸到該基板中的一介電閘極，其中該介電閘極的一底表面低於該通道 區域的一底表面，且其中該介電閘極包括氮化硼。
  13. 一種半導體結構，包括：一第一電晶體，包括：一第一垂直堆疊物，設置在一基板上方，且包括複數個通道元件；一第一閘極結構，環繞該複數個通道元件中的每一個通道元件；一第一源極/汲極部件，耦合至該第一垂直堆疊物，且鄰近該第一閘極結構；以及複數個內間隔物部件，橫向設置在該第一源極/汲極部件及該第一閘極結構之間，其中，該複數個內間隔物部件中的每一個內間隔物部件包括一第一介電層及一第二介電層，且該第一介電層包括無氧低介電常數介電材料，且該第二介電層相較於該第一介電層不易被氧化。
  14. 如請求項13所述的半導體結構，還包括：一閘極間隔物，沿該第一閘極結構的一側壁表面延伸，且與該第一垂直堆疊物的一部分直接接觸，其中該閘極間隔物的組分與每一個內間隔物部件的組分相同。
  15. 如請求項13所述的半導體結構，還包括：一第二電晶體，堆疊在該第一電晶體上方，且包括一第二源極/ 汲極部件，其中在一透視圖中，該第二源極/汲極部件藉由L形的一導電部件電耦合到該第一源極/汲極部件。
TW112115506A 2022-06-10 2023-04-26 半導體結構及其形成方法 TWI866181B (zh)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US202263351239P 2022-06-10 2022-06-10
US63/351,239 2022-06-10
US202263390530P 2022-07-19 2022-07-19
US63/390,530 2022-07-19
US202263420389P 2022-10-28 2022-10-28
US63/420,389 2022-10-28
US18/177,409 2023-03-02
US18/177,409 US20230402528A1 (en) 2022-06-10 2023-03-02 Semiconductor Structures With Reduced Parasitic Capacitance And Methods For Forming The Same

Publications (2)

Publication Number Publication Date
TW202408013A TW202408013A (zh) 2024-02-16
TWI866181B true TWI866181B (zh) 2024-12-11

Family

ID=89076851

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112115506A TWI866181B (zh) 2022-06-10 2023-04-26 半導體結構及其形成方法

Country Status (2)

Country Link
US (2) US20230402528A1 (zh)
TW (1) TWI866181B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240203990A1 (en) * 2022-12-14 2024-06-20 International Business Machines Corporation Stacked cmos devices with two dielectric materials in a gate cut
US20250063764A1 (en) * 2023-08-15 2025-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure with contact structure and method for forming the same
CN118197999A (zh) * 2024-03-13 2024-06-14 福建省晋华集成电路有限公司 半导体器件及其制备方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201926686A (zh) * 2017-11-21 2019-07-01 台灣積體電路製造股份有限公司 半導體裝置
TW202025310A (zh) * 2018-08-31 2020-07-01 台灣積體電路製造股份有限公司 半導體裝置的形成方法
US20200321253A1 (en) * 2018-06-29 2020-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Forming Nitrogen-Containing Low-K Gate Spacer
US20210057546A1 (en) * 2017-11-14 2021-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Low-K Gate Spacer and Methods for Forming the Same
US20210111265A1 (en) * 2017-11-15 2021-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuit with Sidewall Spacers for Gate Spacers
TW202115794A (zh) * 2019-09-30 2021-04-16 台灣積體電路製造股份有限公司 積體電路元件及其製造方法
TW202145348A (zh) * 2020-02-19 2021-12-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
TW202205519A (zh) * 2020-07-15 2022-02-01 台灣積體電路製造股份有限公司 半導體裝置的形成方法
US20220052185A1 (en) * 2020-08-14 2022-02-17 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor structure and method for forming the same
TW202217976A (zh) * 2020-10-26 2022-05-01 台灣積體電路製造股份有限公司 半導體裝置、其形成方法及半導體結構

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210057546A1 (en) * 2017-11-14 2021-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Low-K Gate Spacer and Methods for Forming the Same
US20210111265A1 (en) * 2017-11-15 2021-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuit with Sidewall Spacers for Gate Spacers
TW201926686A (zh) * 2017-11-21 2019-07-01 台灣積體電路製造股份有限公司 半導體裝置
US20200321253A1 (en) * 2018-06-29 2020-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Forming Nitrogen-Containing Low-K Gate Spacer
TW202025310A (zh) * 2018-08-31 2020-07-01 台灣積體電路製造股份有限公司 半導體裝置的形成方法
TW202115794A (zh) * 2019-09-30 2021-04-16 台灣積體電路製造股份有限公司 積體電路元件及其製造方法
TW202145348A (zh) * 2020-02-19 2021-12-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
TW202205519A (zh) * 2020-07-15 2022-02-01 台灣積體電路製造股份有限公司 半導體裝置的形成方法
US20220052185A1 (en) * 2020-08-14 2022-02-17 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor structure and method for forming the same
TW202217976A (zh) * 2020-10-26 2022-05-01 台灣積體電路製造股份有限公司 半導體裝置、其形成方法及半導體結構

Also Published As

Publication number Publication date
US20230402528A1 (en) 2023-12-14
TW202408013A (zh) 2024-02-16
US20260013192A1 (en) 2026-01-08

Similar Documents

Publication Publication Date Title
CN102214579B (zh) 半导体元件的制作方法及半导体元件
CN103035713B (zh) FinFET器件及其制造方法
CN103811550B (zh) 半导体器件的接触结构
US11615987B2 (en) Backside via with a low-k spacer
CN114121807A (zh) 用于形成晶体管结构的方法
TWI866181B (zh) 半導體結構及其形成方法
US12166039B2 (en) Complementary metal-oxide-semiconductor device and method of manufacturing the same
US12159924B2 (en) Structure and method for multigate devices with suppressed diffusion
CN105977284A (zh) 用于鳍式场效应晶体管的源极/漏极区及其形成方法
TW202141802A (zh) 半導體裝置及其製造方法
TWI896922B (zh) 半導體結構及其形成方法
US12507459B2 (en) Semiconductor device contact structures and methods of fabricating thereof
TW202322279A (zh) 半導體結構的製造方法
US12527066B2 (en) Gate isolation structures and methods of forming the same
TWI873504B (zh) 半導體裝置及其製造方法
CN115566044A (zh) 半导体装置结构
CN113658950A (zh) 半导体装置结构
US20230282519A1 (en) Semiconductor device structure and methods of forming the same
US12446261B2 (en) Multi-gate devices and method of forming the same
US20250344436A1 (en) Source/Drain Contacts And Methods For Forming The Same
TWI858687B (zh) 半導體裝置及其製造方法
US20250386545A1 (en) Method of forming backside vias
CN116825723A (zh) 半导体结构及其形成方法
US20250374652A1 (en) Semiconductor structures with reduced parasitic capacitance
US20250294848A1 (en) Self-aligned backside via