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CN115566044A - 半导体装置结构 - Google Patents

半导体装置结构 Download PDF

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CN115566044A
CN115566044A CN202210938017.6A CN202210938017A CN115566044A CN 115566044 A CN115566044 A CN 115566044A CN 202210938017 A CN202210938017 A CN 202210938017A CN 115566044 A CN115566044 A CN 115566044A
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CN
China
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layer
semiconductor
semiconductor layers
source
drain epitaxial
Prior art date
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Application number
CN202210938017.6A
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张荣宏
林志昌
陈仕承
姚茜甯
江国诚
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
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Abstract

一种半导体装置结构，包含多个半导体层，并具有第一组半导体层、设置于第一组半导体层上且与之对准的第二组半导体层、设置于第二组半导体层上且与之对准的第三组半导体层。所述结构还包含第一源极/漏极外延部件，其与第一组半导体层的第一数量的半导体层接触，以及第二源极/漏极外延部件，其与第三组半导体层的第二数量的半导体层接触。所述第一组半导体层的第一数量的半导体层与第三组半导体层的第二数量的半导体层不同。

Description

半导体装置结构
技术领域
本公开实施例涉及半导体技术，尤其涉及一种具有多个半导体层的半导体装置结构及其形成方法。
背景技术
半导体集成电路(IC)产业已经历指数性的成长。IC材料及设计的科技进展已产生多个IC世代，且各个世代相较于前一世代，具有较小且更复杂的电路。在IC演进的过程中，功能密度(也就是说，单位芯片面积的互连装置数目)通常会增加而几何尺寸(也就是说，可使用工艺生产的最小元件(或线))却减少。此微缩化的过程通常会以增加生产效率与降低相关成本而提供助益，但此微缩化也会增加工艺及制造ICs的复杂度。
为追求更高的装置密度、更高的性能及更低的成本，源自制造及设计议题的挑战，导致了三维设计的发展，例如包括纳米片(nanosheet)FET的多栅极场效晶体管(FET)。在纳米片FET中，通道区的所有侧表面被栅极所环绕，以允许通道区中更完全的空乏，并由于更陡的次临界电流摆幅(subthreshold current swing,SS)与更小的漏极导致势垒下降(drain induced barrier lowering,DIBL)使得短通道效应减少。随着晶体管尺寸持续微缩，需要进一步改良纳米片FET。
发明内容
本公开实施例提供一种半导体装置结构，包括：多个半导体层；第一组半导体层；第二组半导体层，设置于第一组半导体层之上且与其对准；第三组半导体层，设置于第二组半导体层之上且与其对准。所述结构还包括第一源极/漏极外延部件，与第一组半导体层的第一数量的半导体层接触，以及第二源极/漏极外延部件，与第三组半导体层的第二数量的半导体层接触。所述第一组半导体层的第一数量的半导体层与第三组半导体层的第二数量的半导体层不同。
本公开另一实施例提供一种半导体装置结构，包括：第一多个半导体层；第二多个半导体层；第三多个半导体层；第一栅极层，环绕第一、第二及第三多个半导体层的至少一个半导体层；第一源极/漏极外延部件，与第一多个半导体层的第一数量的半导体层接触，以及第二源极/漏极外延部件，与第二多个半导体层的一第二数量的半导体层接触。所述第一多个半导体层的第一数量的半导体层与第二多个半导体层的第二数量的半导体层不同。
本公开实施例还包括一种半导体装置结构的形成方法，包括：通过图案化多个层的堆叠，形成第一、第二及第三多个半导体层；形成第一源极/漏极外延部件，其与第一多个半导体层接触；形成第二源极/漏极外延部件，其与第二多个半导体层接触；形成第三源极/漏极外延部件，其与第三多个半导体层接触；凹蚀第一、第二及第三源极/漏极外延部件。所述凹蚀的第一源极/漏极外延部件与第一多个半导体层的至少一个半导体层接触，以及凹蚀的第二源极/漏极外延部件与第二多个半导体层的至少一个半导体层接触。所述方法还包括形成第四源极/漏极外延部件于第一源极/漏极外延部件之上。所述第四源极/漏极外延部件与第一多个半导体层的至少一个半导体层接触。所述方法还包括形成第五源极/漏极外延部件于第二源极/漏极外延部件之上。所述第五源极/漏极外延部件与第二多个半导体层的至少一个半导体层接触，且相较于第二源极/漏极外延部件，第五源极/漏极外延部件与第二多个半导体层的不同数量的半导体层接触。
附图说明
配合所附附图及以下的详细描述，可以最好地理解本公开的各个方面。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，为了讨论上的清晰，各种特征的尺寸可任意地放大或缩小。
图1-图12是根据一些实施例，示出制造一种半导体装置结构的各种阶段的透视图。
图13是根据一些实施例，示出沿着图12的A-A线截取的制造图12所示阶段的半导体装置结构的剖面侧视图。
图14是根据一些实施例，示出制造所述半导体装置结构的一阶段的透视图。
图15是根据一些实施例，示出沿着图12的A-A线截取的制造图14所示阶段的半导体装置结构的剖面侧视图。
图16是根据一些实施例，示出制造所述半导体装置结构的一阶段的透视图。
图17是根据一些实施例，示出沿着图12的A-A线截取的制造图16所示阶段的半导体装置结构的剖面侧视图。
图18是根据一些实施例，示出制造所述半导体装置结构的一阶段的透视图。
图19A-图19C是根据一些实施例，示出在基板不同位置制造半导体装置结构的各种阶段的剖面侧视图。
图20A-图20C是根据一些实施例，示出在基板不同位置制造半导体装置结构的一阶段的剖面侧视图。
图21A-图21C是根据一些实施例，示出在基板不同位置制造所述半导体装置结构的一阶段的剖面侧视图。
图22是根据一些实施例，示出制造所述半导体装置结构的一阶段的透视图。
图23A-图23C是根据一些实施例，示出在基板不同位置制造所述半导体装置结构的一阶段的剖面侧视图。
图24是根据一些实施例，示出制造所述半导体装置结构的一阶段的透视图。
图25A-图25C是根据一些实施例，示出在基板不同位置制造所述半导体装置结构的一阶段的剖面侧视图。
图26A-图26C是根据一些实施例，示出在基板不同位置制造所述半导体装置结构的一阶段的剖面侧视图。
图27A-图27C是根据一些实施例，示出在基板不同位置制造所述半导体装置结构的一阶段的剖面侧视图。
图28是根据一些实施例，示出制造所述半导体装置结构的一阶段的透视图。
图29-图33是根据一些实施例，示出制造所述半导体装置结构的各种阶段的透视图。
图34A-图34C是根据一些实施例，示出在基板不同位置制造所述半导体装置结构的一阶段的剖面侧视图。
图35A-图35C是根据一些实施例，示出在基板不同位置制造所述半导体装置结构的一阶段的剖面侧视图。
附图标记如下：
100:半导体装置结构
101:基板
102:多个半导体层的堆叠
103:基板部分
104、104a、104b、104c、104d:第一半导体层
106、106a、106b、106c、106d:第二半导体层
110:掩模结构
112:含氧层
114:含氮层
202、202’、202”:鳍片
204:沟槽
302:可选的衬层
304:衬层
402:绝缘材料
502:沟槽
504:顶表面
602:被覆层
702:衬层
704:介电材料
802、804:顶表面
806:沟槽
904:介电材料
906:介电部件
1102:牺牲栅极层的堆叠
1104:牺牲栅极介电层
1106:牺牲栅极层
1108:掩模结构
1110:含氧层
1112:含氮层
1202:间隔物
1204:第一部分
1206:第二部分
1502:介电层
1504:介电间隔物
1602、1602’:源极/漏极外延部件
2002、2002’、2002”:衬层
2102、2102’、2012”:介电材料
2402、2402’:源极/漏极外延部件
2802:接触蚀刻停止层
2804:层间介电层
2806:含氮层
3002:开口
3003:含氧层
3004:栅极介电层
3102:第一栅极层
3202:隔离层
3302:第二栅极层
3402:介电材料
3406:导电部件
3408:硅化物层
3410:介电材料
3412:衬层
3414:导电部件
3416:衬层
3418:导电部件
3420:硅化物层
H1、H2、H3：高度
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本公开实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“之上”、“上”、“顶”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
图1-图35C根据一些实施例，例示了制造一种半导体装置结构100的一系列流程。可以理解的是，可在图1-图35C所示流程之前、之中及之后提供额外的操作，且为了所述方法的附加的实施例，以下描述的一些操作可以被取代或消除。所述操作/流程的顺序可互相替换。
图1-图12是根据一些实施例，示出制造一种半导体装置结构的各种阶段的透视图。如图1所示，多个半导体层的堆叠102形成于基板101之上。基板101可为半导体基板。在一些实施例中，基板101含有至少在基板101表面上的单晶半导体层。基板101可含有单晶半导体材料，例如但不限于硅(Si)、锗(Ge)、锗化硅(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铝铟(InAlAs)、砷化铟镓(InGaAs)、磷化锑镓(GaSbP)、锑砷化镓(GaAsSb)及磷化铟(InP)。在此实施例中，基板101由硅制成。在一些实施例中，基板101为绝缘体上覆硅(SOI)基板，其含有设置于两个硅层之间的绝缘层(未示出)。在一样态，所述绝缘层为氧化物。
基板101可含有一或多个缓冲层(未示出)于基板101表面上。缓冲层可用于将晶格常数(lattice constant)从基板的晶格常数逐渐改变至生长于基板101上的源极/漏极区的晶格常数。缓冲层可形成自外延成长的单晶半导体材料，例如但不限于Si、Ge、锡化锗(GeSn)、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。在一实施例中，基板101含有外延成长于基板101上的SiGe缓冲层。SiGe缓冲层的锗浓度可自最底缓冲层的30原子百分比的锗，增加至最顶缓冲层的70原子百分比的锗。
基板101可含有被合适地掺杂杂质(如：p型或n型杂质)的多个区域。掺质可例如为用于p型场效晶体管(PFET)的硼及用于n型场效晶体管(NFET)的磷。
多个半导体层的堆叠102含有第一半导体层104(104a-104d)及第二半导体层106(106a-106d)。第一半导体层104及第二半导体层106是由具有不同蚀刻选择性(etchselectivity)及/或氧化速率的半导体材料所制成。例如，第一半导体层104是由Si制成而第二半导体层106是由SiGe制成。在一些实施例中，多个半导体层的堆叠102含有交替的第一及第二半导体层104、106。第二半导体层106或其部分可在后阶段形成半导体装置结构100的纳米片通道。半导体装置结构100可含有纳米片晶体管。本文使用的用语－纳米片，指任何具有纳米级的材料部分，或甚至微米级尺寸，并具有延伸的形状，且无论此些部分的剖面形状为何。因此，此用语指圆形及实质上圆形剖面的延伸材料部分，以及束形(beam)或棒形(bar-shaped)的部分，包括例如圆筒形或实质上矩形的剖面。半导体装置结构100的纳米片通道可被栅极层环绕。纳米片晶体管可称为纳米线(nanowire)晶体管、全绕式(gate-all-around,GAA)晶体管、多桥通道(multi-bridge channel,MBC)晶体管或任何具有栅极层环绕通道的晶体管。以下将进一步讨论通过第二半导体层106的使用来定义半导体装置结构100之一或多个通道。
在一些实施例中，半导体装置结构100含有互补式FET(Complementary FET,CFET)，及含有用于二或多个纳米片FET的通道的第二半导体层106。例如，第二半导体层106b定义第一FET(如：PFET)的通道，而第二半导体层106d定义第二FET(如：NFET)的通道。第二半导体层106b、106d的厚度基于考虑装置性能而选择。在一些实施例中，第二半导体层106b、106d各自具有约7纳米(nm)至约9纳米范围的厚度。
第二半导体层106a可在背侧工艺(back side process)中作为蚀刻停止层。第二半导体层106a可具有小于第二半导体层106b或106d的厚度。在一些实施例中，第二半导体层106a的厚度约为1nm至约2nm范围。第二半导体层106c可作为隔离层，以隔离后续阶段形成的栅极层及介电材料。第二半导体层106c可具有小于第二半导体层106b或106d且大于第二半导体层106a的厚度。在一些实施例中，第二半导体层106c的厚度约为2nm至约4nm范围。以下将进一步讨论通过第二半导体层106a、106b、106c、106d的使用来形成两个FET的隔离通道
第一半导体层104b、104d可最终被移除，并定义多个空间以供闸堆叠(gatestack)形成于该处。其厚度基于考虑装置性能而选择。在一些实施例中，第一半导体层104b、104d各自具有约7nm至约11nm范围的厚度。第一半导体层104c可最终被移除，并定义空间供电介质堆叠形成于该处。第一半导体层104c的厚度可小于第一半导体层104b、104d。在一些实施例中，第一半导体层104c可具有约5nm至约9nm范围的厚度。第一半导体层104a可最终被移除，并定义空间以供蚀刻停止层形成于该处。第一半导体层104a可具有与第一半导体层104b、104c、104d不同的组成。在一些实施例中，第一半导体层104a、104b、104c、104d含有SiGe，且第一半导体层104a相较于第一半导体层104b、104c、104d，具有更高的锗原子百分比。因此，第一半导体层104a相较于第一半导体层104b、104c、104d，可以更快的速率被蚀刻。第一半导体层104a可具有约5nm至约30nm范围的厚度。
第一及第二半导体层104、106由任何合适的沉积工艺所形成，例如外延。举例而言，外延成长的多个半导体的堆叠102的层，可通过进行分子束外延(molecular beamepitaxy,MBE)工艺、金属有机物化学气相沉积(metalorganic chemical vapordeposition,MOCVD)工艺及/或其他合适的外延成长工艺。
图2是根据一些实施例，示出制造上述半导体装置结构100的其中一个阶段的透视图。如图2所示，形成了鳍片202。在一些实施例中，各个鳍片202含有形成自基板101的基板部分103、多个半导体层的堆叠102的部分及掩模结构110的部分。在形成鳍片202之前，掩模结构110形成于多个半导体层的堆叠102之上。掩模结构110可含有含氧层112及含氮层114。含氧层112可为垫氧化层(pad oxide layer)，例如SiO2层。含氮层114可为垫氮化层(padnitride layer)，例如Si3N4层。掩模结构110可形成自任何合适的沉积工艺，如：化学气相沉积(chemical vapor deposition,CVD)工艺。
可利用包括双重图案化(double-patterning)或多重图案化(multi-patterning)工艺的合适工艺制造鳍片202。一般而言，相较于利用单一、直接的光刻工艺，双重图案化或多重图案化工艺结合光刻及自对准(self-aligned)工艺，所形成的图案具有例如较小的节距(pitch)。例如在一实施例中，牺牲层形成于基板之上并利用光刻工艺图案化。多个间隔物通过利用自对准工艺而沿着图案化的牺牲层形成。接着移除牺牲层，且留下的间隔物或心轴(mandrel)可通过蚀刻多个半导体层的堆叠102及基板101，而接着用于图案化鳍片202。蚀刻工艺可包含干蚀刻、湿蚀刻、活性离子蚀刻(reactive ion etch,RIE)及/或其他合适的工艺。如图2所示，两个鳍片202被形成，但鳍片数量不限于两个。
在一些实施例中，可利用包括光刻及蚀刻工艺等合适的工艺制造鳍片202。光刻工艺可包括形成光刻胶层(未示出)于掩模结构110之上，将阻剂曝光至图案，进行曝光后烘烤工艺，并显影阻剂以形成图案化的阻剂。在一些实施例中，可利用电子束(electron beam,e-beam)光刻，进行图案化阻剂以形成图案化的阻剂。图案化的阻剂可接着用于保护基板101的多个区域及形成于其上的多个层，而蚀刻工艺经由掩模结构110、多个半导体层的堆叠102进入基板101，并于未保护的区域形成沟槽204，从而留下延伸的鳍片202。可利用干蚀刻(如：RIE)、湿蚀刻及/或上述的组合蚀刻出沟槽204。
如图2所示，各个鳍片202含有多个第二半导体层106，其包含第一组第二半导体层106b、第二组第二半导体层106c及第三组第二半导体层106d。第二组半导体层106c可设置于第一组第二半导体层106b之上，且第三组第二半导体层106d可设置于第二组第二半导体层106c之上。第一、第二、第三组第二半导体层106b、106c、106d可沿着Z方向对准，并可实质上垂直于基板101的主要表面。在一些实施例中，第二半导体层106的至少两个边缘沿着Z方向对准。
图3是根据一些实施例，示出制造上述半导体装置结构100的其中一个阶段的透视图。如图3所示，衬层304形成于基板101及鳍片202之上。在一些实施例中，可选的衬层302可形成于基板101及鳍片202上，且衬层304形成于可选的衬层302上。衬层304可由例如Si的半导体材料所制成。在一些实施例中，衬层304与基板101由相同材料所制成。可选的衬层302可由例如氧化物的含氧材料所制成。衬层304可为保形层(conformal layer)，且可通过例如原子层沉积(ALD)工艺的保形化工艺所形成。本文使用的用语－保形，用来便于描述在各个区域具有实质上相同厚度的层。可选的衬层302可为保形层，且可通过例如ALD工艺的保形化工艺所形成。
图4是根据一些实施例，示出制造上述半导体装置结构100的其中一个阶段的透视图。如图4所示，绝缘材料402形成于基板101上。绝缘材料402填充沟槽204(图2)。绝缘材料402可先形成于基板101上，使得鳍片202被嵌入绝缘材料402。接着，进行平坦化处理，例如化学机械抛光(CMP)工艺及/或回蚀刻(etch-back)工艺，使得鳍片202(例如衬层304)的顶部如图4所示自绝缘材料402露出。绝缘材料402可由下列材料制成：含氧材料，例如氧化硅或氟掺杂硅酸盐玻璃(fluorine-doped silicate glass,FSG)；含氮材料，例如氮化硅、氮氧化硅(SiON)、SiOCN、SiCN；低k介电材料；或任何合适的介电材料。绝缘材料可形成自任何合适的方法，例如低压化学气相沉积(low-pressure chemical vapor deposition,LPCVD)、等离子体增强CVD(plasma-enhanced CVD,PECVD)或流动式(flowable)CVD(FCVD)。
接着，如图5所示，通过移除位于邻近鳍片202之间的绝缘材料402的部分，凹蚀绝缘材料402以形成沟槽502。沟槽502可形成自任何合适的移除工艺，例如选择性移除绝缘材料402但不移除衬层304的半导体材料的干蚀刻或湿蚀刻。凹蚀的绝缘材料402可为浅沟槽隔离(shallow trench isolation,STI)。绝缘材料402含有顶表面504，其可等高于或低于接触基板101的基板部分103的第一半导体层104a的表面。
接着，如图6所示，被覆层(cladding layer)602形成于衬层304(图5)的露出表面上。可选的衬层302为了清楚起见而予以省略。衬层304可在被覆层602形成时扩散至被覆层602。因此，在一些可选的衬层302不存在的实施例中，被覆层602如图6所示与多个半导体层的堆叠102接触。在一些实施例中，被覆层602含有半导体材料。被覆层602成长于半导体材料上而非介电材料上。例如，被覆层602含有SiGe且成长于衬层304的Si上，但不成长于绝缘材料402的介电材料上。在一些实施例中，可通过先于衬层304及绝缘材料402上形成半导体层，之后以蚀刻工艺移除形成于绝缘材料304上的部分半导体层，以形成被覆层602。蚀刻工艺可移除一些形成于鳍片202顶部的半导体层，且形成于鳍片202顶部的被覆层602可具有曲线轮廓而非平坦轮廓。在一些实施例中，被覆层602及第一半导体层104b、104c、104d，含有具相同蚀刻选择性的相同材料。例如，被覆层602及第一半导体层104b、104c、104d含有SiGe。被覆层602及第一半导体层104b、104c、104d可于之后移除以形成供予栅极层的空间。
接着，如图7所示，衬层702形成于被覆层602及绝缘材料402的顶表面上。衬层702可含有低k介电材料(例如：具有k值低于7的材料)，例如SiO2、SiN、SiCN、SiOC或SiOCN。衬层702可形成自保形化工艺，例如ALD工艺。衬层702可具有约1nm至约6nm范围的厚度。衬层702可作为壳(shell)，以在之后移除被覆层602时，保护形成于沟槽502(图5)的流动式氧化材料(flowable oxide material)。因此，如果衬层702的厚度小于约1nm，流动式氧化材料可能无法被充分地保护。另一方面，如果衬层702的厚度大于约6nm，沟槽502(图5)可被充填。
如图7所示，介电材料704形成在沟槽502(图5)之中及衬层702上。介电材料704可为通过FCVD形成的含氧材料，例如氧化物。含氧材料可具有约低于7的k值，例如约低于3。可进行如CMP工艺的平坦化工艺，以移除形成于鳍片202之上的部分衬层702及介电材料704。在平坦化工艺后，可露出设置于含氮层114上的部分被覆层602。
接者，如图8所示，凹蚀衬层702及介电材料704至第二半导体层106d最顶的高度。例如，在一些实施例中，凹蚀工艺后，介电材料704可包含顶表面802，其与第二半导体层106d最顶的顶表面804实质上等高。第二半导体层106d最顶的顶表面804可与掩模结构110接触，例如与含氧层112接触。衬层702可被凹蚀至与介电材料704等高。衬层702及介电材料704的凹蚀，可通过任何合适的工艺进行，例如干蚀刻、湿蚀刻或上述的组合。在一些实施例中，可进行第一蚀刻工艺以凹蚀介电材料704，再进行第二蚀刻工艺以凹蚀衬层702。蚀刻工艺可为不移除被覆层602的半导体材料的选择性蚀刻工艺。通过所述蚀刻工艺，沟槽806形成于鳍片202之间。
如图9所示，介电材料904形成在沟槽806(图8)之中，以及介电材料704与衬层702上。介电材料904可含有SiO、SiN、SiC、SiCN、SiON、SiOCN、AlO、AlN、AlON、ZrO、ZrN、ZrAlO、HfO或其他合适的介电材料。在一些实施例中，介电材料904包含高k介电材料(例如具有k值高于7的材料)。介电材料904可通过任何合适的工艺形成，例如CVD、PECVD、FCVD或ALD工艺。如图9所示，进行平坦化工艺以露出掩模结构110的含氮层114。平坦化工艺可为任何合适的工艺，例如CMP工艺。平坦化工艺移除设置于掩模结构110之上的部分介电材料904及被覆层602。衬层702、介电材料704及介电材料904统一被称作介电部件906。介电部件906可为分开邻近源极/漏极(S/D)外延部件及邻近栅极层的介电鳍片。
接着，如图10所示，被覆层602被凹蚀且掩模结构110被移除。可通过进行任何合适的工艺，例如干蚀刻、湿蚀刻或上述的组合，凹蚀被覆层602。可控制凹蚀工艺，使得剩余的被覆层602与多个半导体层的堆叠102中的第二半导体层106d最顶的顶表面804实质上等高。蚀刻工艺可为不移除介电材料904的选择性蚀刻工艺。可通过进行任何合适的工艺，例如干蚀刻、湿蚀刻或上述的组合，移除掩模结构110。掩模结构110的移除露出了多个半导体层的堆叠102中的第二半导体层106d最顶的顶表面804。
接着，如图11所示，一或多个牺牲栅极层的堆叠1102形成于半导体装置结构100上。牺牲栅极层的堆叠1102可包含牺牲栅极介电层1104、牺牲栅极层1106及掩模结构1108。牺牲栅极介电层1104可包含一或多层介电材料，例如SiO2、SiN、高k值介电材料及/或其他合适的介电材料。在一些实施例中，牺牲栅极介电层1104含有不同于介电材料904的材料。在一些实施例中，可通过CVD工艺、次大气压(sub-atmospheric)CVD(SACVD)工艺、FCVD工艺、ALD工艺、PVD工艺或其他合适的工艺，沉积牺牲栅极介电层1104。牺牲栅极层1106可包括多晶体硅(多晶硅)。掩模结构1108可包含含氧层1110及含氮层1112。在一些实施例中，通过如层沉积的各种工艺，例如CVD(包括LPCVD及PECVD)、PVD、ALD、热氧化法、电子束蒸镀(e-beam evaporation)、其他合适的沉积技术、或上述的组合，形成牺牲栅极层1106及掩模结构1108。
可通过先沉积牺牲栅极介电层1104、牺牲栅极层1106及掩模结构1108的多个毯覆层(blanket layer)，之后进行图案化及蚀刻工艺，以形成牺牲栅极层的堆叠1102。例如，图案化工艺包括光刻工艺(例如：光刻或电子束光刻)并进一步包含阻剂涂布(例如；旋转涂布)、软烤、掩模对准、曝光、曝光后烘烤、光刻胶剂显影、清洗、干燥(旋转干燥(spin-drying)及/或硬烤)、其他合适的光刻技术及/或上述的组合。在一些实施例中，蚀刻工艺可包括干蚀刻(例如：RIE)、湿蚀刻、其他蚀刻法及/或上述的组合。通过图案化牺牲栅极层的堆叠1102，鳍片202的多个半导体层的堆叠102部分露出于牺牲栅极层的堆叠1102的相反侧上。如图11所示，两个牺牲栅极层的堆叠1102被形成，但牺牲栅极层的堆叠1102的数量不限于两个。在一些实施例中，多于两个牺牲栅极层的堆叠1102沿着Y方向排列。如图13所示，在一些实施例中，三或多个牺牲栅极层的堆叠1102沿着Y方向排列。
如图12所示，间隔物1202形成于牺牲栅极层的堆叠1102的多个侧壁上。可通过先沉积保形层再回蚀刻以形成间隔物1202。例如，间隔物材料层可保形地设置于半导体装置结构100露出的表面上。保形的间隔物材料层可通过ALD工艺形成。之后，利用如RIE于间隔物材料层上进行各向异性蚀刻(anisotropic etch)。在各向异性蚀刻工艺中，大部分的间隔物材料层自水平表面被移除，例如鳍片202、被覆层602、介电材料904等的顶部，并留下间隔物1202于垂直表面上，例如牺牲栅极层的堆叠1102的侧壁。间隔物1202可由介电材料制成，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN及/或上述的组合。在一些实施例中，间隔物1202含有多个层，例如主要间隔件墙(main spacer wall)、衬层及其相似物。
接着，通过利用一或多个合适的蚀刻工艺，例如干蚀刻、湿蚀刻或上述的组合，选择性凹蚀鳍片202的露出部分、被覆层602的露出部分、未被牺牲栅极层的堆叠1102覆盖的介电材料904的露出部分及间隔物1202。在一些实施例中，多个半导体层的堆叠102的露出部分及鳍片202的露出部分被移除，以露出部分基板部分103。如图12所示，鳍片202的露出部分被凹蚀至与绝缘材料402的顶表面504等高或更低。凹蚀工艺可包含凹蚀鳍片202的露出部分及被覆层602的露出部分的蚀刻工艺。
在一些实施例中，如图12所示，蚀刻工艺可将介电部件906的露出的介电材料904的高度自H1减少至H2。因此，在牺牲栅极层的堆叠1102之下的介电材料904的第一部分1204与间隔物1202具有高度H1，而位于源极/漏极外延部件1602(图17)之间的介电材料904的第二部分1206具有小于高度H1的高度H2。
图13是根据一些实施例，示出沿着图12的A-A线截取的制造图12的半导体装置结构100的所述阶段的剖面侧视图。如图13所示，三个牺牲栅极层的堆叠1102设置于鳍片202上，且未被牺牲栅极层的堆叠1102覆盖的部分多个半导体层的堆叠102被移除，以露出基板部分103。在此阶段，在牺牲栅极层的堆叠1102与间隔物1202之下的多个半导体层的堆叠102的末端部分，具有平坦表面且可与对应的间隔物1202齐平。在一些实施例中，在牺牲栅极层的堆叠1102与间隔物1202之下的多个半导体层的堆叠102的末端部分，被轻微地水平蚀刻。
图14是根据一些实施例，示出制造所述半导体装置结构的一阶段的透视图。图15是根据一些实施例，示出沿着图12的A-A线截取的制造图14所示阶段的半导体装置结构的剖面侧视图。凹蚀未被牺牲栅极层的堆叠1102覆盖的露出材料后，移除第一半导体层104a、各个第一半导体层104b、104c、104d的边缘部分及被覆层602的边缘部分。在一些实施例中，所述移除为选择性湿蚀刻工艺。例如，在第一半导体层104b、104c、104d由具有第一锗原子百分比的SiGe所制成的情形下，第一半导体层104a由具有比第一锗原子百分比更大的第二锗原子百分比的SiGe所制成，被覆层602为与第一半导体层104b、104c、104d的相同材料所制成，且第二半导体层106a、106b、106c、106d由硅所制成，并可采用使用氢氧化氨及双氧水混合物(ammonia and hydrogen peroxide mixtures,APM)的选择性湿蚀刻。通过APM蚀刻，第一半导体层104a以第一蚀刻速率被蚀刻，第一半导体层104b、104c、104d与被覆层602，以低于第一蚀刻速率的第二蚀刻速率被蚀刻，且第二半导体层106a、106b、106c、106d，以低于第二蚀刻速率的第三蚀刻速率被蚀刻。因此，第一半导体层104a可被完全移除，且第一半导体层104b、104c、104d的边缘部分及被覆层602的边缘部分可被移除，而第二半导体层106a、106b、106c、106d则实质上未改变。在一些实施例中，选择性移除工艺可包括氧化SiGe后移除SiGeOx。
接着，如图14及图15所示，介电层1502形成于移除第一半导体层104a所形成的空间中，且介电间隔物1504形成于移除第一半导体层104b、104c、104d的边缘部分与被覆层602的边缘部分所形成的空间中。换言之，第一半导体层104a被介电层1502取代。在一些实施例中，介电间隔物1504可与间隔物1202齐平。在一些实施例中，如图15所示，在移除第一半导体层104a、各个第一半导体层104b、104c、104d的边缘部分及被覆层602的边缘部分过程中，各个第二半导体层106的一小部分可被移除，且设置于第一半导体层104两侧上的介电间隔物1504可较对应的第一半导体层104更厚。在一些实施例中，第二半导体层106a的边缘部分被移除，且第二半导体层106a的侧边与介电间隔物1504接触。
在一些实施例中，介电层1502可包括低k介电材料，例如SiO2、SiN、SiCN、SiOC或SiOCN，或高k介电材料，例如HfO2、ZrOx、ZrAlOx、HfAlOx、HfSiOx、AlOx，或其他合适的介电材料。在一些实施例中，介电层1502可包括TiO、TaO、LaO、YO、TaCN或ZrN。介电间隔物1504可包括低k介电材料，例如SiON、SiCN、SiOC、SiOCN或SiN。在一些实施例中，介电层1502及介电间隔物1504含有相同介电材料。例如，可通过利用保形化沉积制成，例如ALD，先形成保形介电层，之后通过各向异性蚀刻移除介电层1502及介电间隔物1504以外的部分保形介电层，以形成介电层1502与介电间隔物1504。介电层1502及介电间隔物1504在各向异性蚀刻工艺中，可被第二半导体层106a、106b、106c、106d保护。介电层1502可具有约5nm至约30nm范围的厚度。在之后移除基板101的过程中，介电层1502供以保护通道区域。因此，如果介电层1502的厚度小于约5nm，介电层1502可能不足以保护通道区域。另一方面，如果介电层1502的厚度大于约30nm，制造成本将提高且无显著优点。
接着，如图16及图17所示，源极/漏极外延部件1602形成于鳍片202的基板部分103上。源极/漏极外延部件1602可包括一或多个用于NFET的Si、SiP、SiC及SiCP层，或用于PFET的Si、SiGE、Ge层。在一些实施例中，源极/漏极外延部件1602包含一或多个Si、SiGe及Ge层，以用于PFET。源极/漏极外延部件1602可水平及垂直地成长至形成刻面(facet)，并可对应用于基板部分103的材料的结晶平面。可通过运用CVD、ALD或MBE的外延成长，形成源极/漏极外延部件1602。如图17所示，源极/漏极外延部件1602与第二半导体层106b、106c、106d及介电间隔物1504接触。源极/漏极外延部件1602可为源极/漏极区。在本公开中，源极区及漏极区可相互替换使用，且其些结构实质上相同。
接着，如图18所示，通过移除各个源极/漏极外延部件1602的一部分，凹蚀源极/漏极外延部件1602。源极/漏极外延部件1602的凹蚀，可通过任何合适的工艺进行，例如选择性移除各个源极/漏极外延部件1602的一部分但未移除含氮层1112、间隔物1202及介电材料904的介电材料的干蚀刻或湿蚀刻。
图19A-图19C是根据一些实施例，示出在基板不同位置制造半导体装置结构100的各种阶段的剖面侧视图。图19A是根据一些实施例，示出沿着图12的A-A线截取的制造图18所示阶段的半导体装置结构的剖面侧视图。如图19A所示，源极/漏极外延部件1602与第二半导体层106b接触。在一些实施例中，半导体装置结构100，包含具有源极外延部件1602及漏极外延部件1602皆与两个第二半导体层106b或两个通道接触的纳米片PFET。上述两个第二半导体层106b可形成自鳍片202。如图19A所示，源极/漏极外延部件1602可具有高度H1。
接着，如图19B所示，于基板101的不同位置上，进一步凹蚀源极/漏极外延部件1602，以形成具有低于高度H1的高度H2的源极/漏极外延部件1602’。在一些实施例中，半导体装置结构100包含具有源极外延部件1602’及漏极外延部件1602’的纳米片PFET，所述源极外延部件1602’及漏极外延部件1602’皆与一个第二半导体层106b或一个通道接触。上述通道，即第二半导体层106b，可形成自与鳍片202不同的鳍片202’。鳍片202’是多个鳍片202中的其中一个，且用以区分第19A图的鳍片202。鳍片202及鳍片202’皆形成于基板101上。在基板101一或多个不同位置上进一步凹蚀源极/漏极外延部件1602时，与两个形成自第19A图所示鳍片202的第二半导体层106b连结的源极/漏极外延部件1602，可受掩模保护。上述掩模形成于进一步凹蚀源极/漏极外延部件1602之前。
接着，如图19C所示，于基板101的不同位置上，移除进一步凹蚀的源极/漏极外延部件1602’。在一些实施例中，进一步凹蚀的源极/漏极外延部件1602’从鳍片202”被移除。鳍片202”是多个鳍片202中的其中一个，且用以区分图19A的鳍片202与图19B的鳍片202’。鳍片202、202’及202”形成于基板101的不同位置上。在基板101一或多个不同位置上移除进一步凹蚀的源极/漏极外延部件1602’时，与一个形成自图19B所示鳍片202’的第二半导体层106b连结的进一步凹蚀的源极/漏极外延部件1602’，可受掩模保护。上述掩模形成于移除进一步凹蚀的源极/漏极外延部件1602’之前。在基板101一或多个不同位置上移除进一步凹蚀的源极/漏极外延部件1602’时，与两个形成自图19A所示鳍片202的第二半导体层106b连结的源极/漏极外延部件1602，可受先前形成的掩模保护。
在一些实施例中，在一或多个位置移除进一步凹蚀的源极/漏极外延部件1602’后，基板101可包含在第一位置上与两个第二半导体层106b接触的源极/漏极外延部件1602、在与第一位置不同的第二位置上与一个第二半导体层106b接触的源极/漏极外延部件1602’及在与第一及第二位置不同的第三位置上没有源极/漏极外延部件1602。源极/漏极外延部件1602可在第一位置与多于两个第二半导体层106b接触，且源极/漏极外延部件1602’可在第二位置与多于一个第二半导体层106b接触。相较于源极/漏极外延部件1602’，源极/漏极外延部件1602可与更多的第二半导体层106b接触。
图20A-图20C是根据一些实施例，示出在基板101不同位置制造半导体装置结构100的一阶段的剖面侧视图。如图20A-图20C所示，衬层2002形成于半导体装置结构100的露出表面上。在一些实施例中，衬层2002形成于源极/漏极外延部件1602、源极/漏极外延部件1602’、基板部分103、牺牲栅极层的堆叠1102的多个侧壁及第二半导体层106的多个侧壁上。衬层2002可含有半导体材料，例如Si。在一些实施例中，衬层2002可含有与第二半导体层106相同的材料。衬层2002可为保形层，且可通过如ALD的保形化工艺而形成。如第20A-20C所示不同位置的衬层2002，可通过如ALD工艺的单一工艺而形成。衬层2002可具有约0.5nm至约1.5nm范围的厚度，例如1nm。
图21A-图21C是根据一些实施例，示出在基板101不同位置制造半导体装置结构100的一阶段的剖面侧视图。如图21A-图21C所示，介电材料2102形成于衬层2002上，且形成于源极/漏极外延部件1602、源极/漏极外延部件1602’及基板部分103之上。介电材料2102可含有与绝缘材料402相同的材料，且可形成自与绝缘材料402相同的方法。在一些实施例中，介电材料2102包含通过FCVD形成的氧化物。如图21A-图21C所示不同位置的介电材料2102，可通过如单一FCVD工艺的单一工艺而形成。
接着，如图22所示，将介电材料2102凹蚀至低于第二半导体层106d的高度。介电材料2102的凹蚀，可通过任何合适的工艺进行，例如干蚀刻或湿蚀刻，其选择性移除部分介电材料2102但不移除衬层2002。接着，如图22所示，露出的衬层2002被移除。露出的衬层2002的移除，可通过任何合适的工艺进行，例如干蚀刻或湿蚀刻，其选择性移除部分衬层2002但不移除含氮层1112、间隔物1202、介电材料904及介电材料2102等的介电材料。如图22所示，剩下的衬层2002可与凹蚀的介电材料2102等高。剩下的衬层2002及凹蚀的介电材料2102，可沿着X方向介于邻近的介电部件906之间，以及沿着Y方向介于邻近的第二半导体层106的堆叠之间。
图23A-图23C是根据一些实施例，示出在基板101不同位置制造图22的半导体装置结构100的阶段的剖面侧视图。如图23A-图23C所示，介电材料2102可至少邻近第二半导体层106c。如图23B所示，设置于源极/漏极外延部件1602’之上的部分介电材料2102，亦可至少邻近一个第二半导体层106b。
接着，如图24所示，源极/漏极外延部件2402形成于介电材料2102及衬层2002上。源极/漏极外延部件2402可包括一或多个用于NFET的Si、SiP、SiC及SiCP层，或用于PFET的Si、SiGe、Ge层。在一些实施例中，源极/漏极外延部件2402可形成自第二半导体层106d(图25A-图25C)。源极/漏极外延部件2402可水平及垂直地成长至形成刻面，并可对应用于第二半导体层106d的材料的结晶平面。源极/漏极外延部件2402可通过利用CVD、ALD或MBE的外延成长方法而形成。源极/漏极外延部件2402可为源极/漏极区。
图25A-图25C是根据一些实施例，示出在基板101不同位置制造图24的半导体装置结构100的阶段的剖面侧视图。图第25A可为图24的半导体装置结构100的剖面侧视图。如图25A所示，在基板101的一个位置，例如沿着鳍片202，各个源极/漏极外延部件1602的各侧与第一数量的第二半导体层106b接触。各个源极/漏极外延部件2402设置于对应的源极/漏极外延部件1602之上且与其对准。源极/漏极外延部件2402的各侧与第二数量的第二半导体层106d接触。在一些实施例中，如图25A所示，第一数量的第二半导体层106b与第二数量的第二半导体层106d相同。例如，源极/漏极外延部件1602的各侧与两个第二半导体层106b接触，且源极/漏极外延部件2402的各侧与两个第二半导体层106d接触。第一数量可大于或小于二，且第二数量可大于或小于二。各个源极/漏极外延部件1602通过介电材料2102及衬层2002，与对应的源极/漏极外延部件2402分隔。介电材料2102可具有约20nm至约70nm范围的高度H3。
在一些实施例中，两个相对的源极/漏极外延部件1602，以及设置于其些之间的一或多个第二半导体层106b形成一个PFET，而两个相对的源极/漏极外延部件2402，以及设置于其些之间的一或多个第二半导体层106d形成一个NFET，且NFET设置于所述PFET之上且与其对准。PFET的通道，即：一或多个第二半导体层106b，可沿着Z方向对准NFET的通道，即：一或多个第二半导体层106d。PFET的通道数量与NFET的通道数量可以相同或不同。在一些实施例中，如图25A所示，PFET的通道数量与NFET的通道数量相同。
如图25B所示，在基板101的一个位置，例如沿着鳍片202’，各个源极/漏极外延部件1602’的各侧与第一数量的第二半导体层106b接触。各个源极/漏极外延部件2402设置于对应的源极/漏极外延部件1602’之上且与其对准。源极/漏极外延部件2402的各侧与第二数量的第二半导体层106d接触。在一些实施例中，如图25B所示，第一数量的第二半导体层106b与第二数量的第二半导体层106d不同。例如，源极/漏极外延部件1602’的各侧与一个第二半导体层106b接触，且源极/漏极外延部件2402的各侧与两个第二半导体层106d接触。第一数量可大于一，且第二数量可与第一数量不同。各个源极/漏极外延部件1602’通过介电材料2102及衬层2002，与对应的源极/漏极外延部件2402分隔。
在一些实施例中，两个相对的源极/漏极外延部件1602’，以及设置于其些之间的一或多个第二半导体层106b形成一个PFET，而两个相对的源极/漏极外延部件2402，以及设置于其些之间的一或多个第二半导体层106d形成一个NFET，且NFET设置于所述PFET之上并与其对准。PFET的通道，即：一或多个第二半导体层106b，可沿着Z方向对准NFET的通道，即：一或多个第二半导体层106d。PFET的通道数量与NFET的通道数量可以相同或不同。在一些实施例中，如图25B所示，PFET的通道数量大于NFET的通道。
如图25C所示，在基板101的一个位置，例如沿着鳍片202”，各个源极/漏极外延部件2402设置于对应的介电材料2102之上且与其对准。各个源极/漏极外延部件2402的各侧与第二数量的第二半导体层106d接触。在一些实施例中，两个相对的源极/漏极外延部件2402，以及设置于其些之间的一或多个第二半导体层106d形成一个NFET。在一些实施例中，如图25C所示，没有设置于NFET之下的PFET。
图25A-图25C所示的半导体装置结构100可减少半导体装置的面积，例如具有不同数量NFET及PFET的SRAM。例如，图25C所示的装置包含NFET但无PFET。再者，PFET的有源通道(active channel)数量，即：一或多个第二半导体层106b，可不同于NFET的有源通道数量，即：一或多个第二半导体层106d。更多的有源通道导致流过的电流增加。并非半导体装置中的所有晶体管，例如SRAM，皆需要相同量的电流流过。因此，通过第25A-25C所示的半导体装置结构100，得以增加具有不同NFET及PFET的装置的装置密度。
图26A-图26C及图27A-图27C是根据一些实施例，示出在基板101不同位置制造半导体装置结构100的各种阶段的剖面侧视图。图26A-图26C及图27A-图27C示出形成半导体装置结构100的替代方法。形成图16及图17所示的源极/漏极外延部件1602后，在三个不同位置凹蚀源极/漏极外延部件1602至等高，例如图26A所示沿着鳍片202、图26B所示沿着鳍片202’及图26C所示沿着鳍片202”。如图26A-图26C所示，留在三个不同位置的源极/漏极外延部件1602具有实质上相同的高度。
接着，如图26A-图26C所示，形成衬层2002及介电材料2102，再于不同位置将其回蚀刻至不同高度。衬层2002及介电材料2102可通过与图20A-图20C及图21A-图21C所示相同的方法形成。之后，不同于将基板101上不同位置的介电材料2102回蚀刻至相同高度的单一蚀刻工艺，可进行多个蚀刻工艺以将基板101上不同位置的介电材料2102回蚀刻至不同高度。例如，如图26C所示，回蚀刻工艺形成介电材料2102”，其与第二半导体层106d的最顶部等高。如图26B所示，可进一步回蚀刻基板101上不同位置的介电材料2102”以形成介电材料2102’，其高度在两个第二半导体层106d之间。在形成介电材料2102’时，图26C所示的介电材料2102”可受掩模保护。如图26A所示，在基板101上不同位置的介电材料2102’可被进一步回蚀刻至形成介电材料2102，其高度在第二半导体层106c及第二半导体106d之间。在形成介电材料2102时，图26B所示的介电材料2102’可受掩模保护，且图26C所示的介电材料2102”可受形成于图26B所示的介电材料2012’之前的掩模保护。如图26A-图26C所示，衬层2002可被分别回蚀刻至对应高度，以形成衬层2002、2002’及2002”。
接着，如图27A-图27C所示，分别自第二半导体层106d形成源极/漏极外延部件2402、2402’于介电材料2102、2102’之上。因为没有露出的第二半导体层106d，所以源极/漏极外延部件2402、2402’并未形成于图27C的介电材料2102”之上。在一些实施例中，如图27A所示，至少在基板101的一个位置上，例如沿着鳍片202，源极/漏极外延部件1602的各侧与两个第二半导体层106b接触，且源极/漏极外延部件2402的各侧与两个第二半导体层106d接触。因此，在一些实施例中，在基板101的一个位置上，一NFET设置于PFET之上且与其对准，且NFET及PFET皆包含相同数量的通道。
如图27B所示，在基板101的一个位置上，例如沿着鳍片202’，源极/漏极外延部件1602的各侧与两个第二半导体层106b接触，且源极/漏极外延部件2402’的各侧与一个第二半导体层106d接触。因此，在一些实施例中，在基板101的一个位置上，一NFET设置于一PFET上且与其对准，且所述NFET包含少于PFET的通道。
如图27C所示，在基板101的一个位置上，例如沿着鳍片202”，各个介电材料2102”设置于对应的源极/漏极外延部件1602之上且与其对准。在一些实施例中，如图27C所示，没有NFET设置于PFET之上。
接着，如图28所示，接触蚀刻停止层(contact etch stop layer,CESL)2802可形成于源极/漏极外延部件2402(或2402’)、介电部件906及邻近的间隔物1202上。接触蚀刻停止层2802可包含含氧材料或含氮材料，例如氮化碳硅、氮氧化硅、氮化碳、氧化硅、氧化碳硅、或其相似物、或上述的组合。可通过CVD、PECVD、ALD或其他合适的沉积技术，形成接触蚀刻停止层2802。在一些实施例中，接触蚀刻停止层2802为保形层且通过ALD工艺而形成。可形成层间介电层2804于接触蚀刻停止层2802上。用于层间介电层2804的材料包括四乙氧基硅烷(tetraethylorthosilicate,TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的硅氧化物，例如硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、熔融硅石玻璃(fused silicaglass,FSG)、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼掺杂硅酸盐玻璃(borondoped silicon glass,BSG)及/或其他合适的介电材料。可通过PECVD工艺或其他合适的沉积技术，沉积层间介电层2804。在一些实施例中，在形成层间介电层2804后，半导体装置结构100可进行热工艺以退火层间介电层2804。
进行平坦化工艺以露出牺牲栅极层1106。所述平坦化工艺可为任何合适的工艺，例如CMP工艺。平坦化工艺移除部分层间介电层2804及设置于牺牲栅极层的堆叠1102上的接触蚀刻停止层2802。平坦化工艺亦可移除掩模结构1108。如图28所示，层间介电层2804可被进一步凹蚀至低于牺牲栅极层1106的顶部，且如SiCN层的含氮层2086可形成于凹蚀的层间介电层2804上。在之后蚀刻工艺中，含氮层2806可保护层间介电层2804。
图29-图33是根据一些实施例，示出沿着图28的A-A线截取的制造半导体装置结构100的各种阶段的剖面侧视图。如图29所示，移除牺牲栅极层1106及牺牲栅极介电层1104，以露出被覆层602及多个半导体层的堆叠120。牺牲栅极层1106可先通过任何合适的工艺，例如干蚀刻、湿蚀刻或上述的组合，予以移除，再移除牺牲栅极介电层1104，其可通过任何合适的工艺来进行，例如：干蚀刻、湿蚀刻或上述的组合。在一些实施例中，如氢氧化四甲基铵(TMAH)溶液的湿蚀刻剂可用于选择性移除牺牲栅极层1106，但不移除间隔物1202、含氮层2806、介电部件906的介电材料904及接触蚀刻停止层2802。在一些实施例中，间隔物1202可通过用于移除牺牲栅极层1106及/或牺牲栅极介电层1104的蚀刻剂凹蚀。
接着，如图30所示，移除被覆层602及第一半导体层104。移除工艺露出了介电间隔物1504(图18)及第二半导体层106。移除工艺可为任何合适的工艺，例如干蚀刻、湿蚀刻或上述的组合。蚀刻工艺可为选择性蚀刻工艺，其移除被复层602及第一半导体层104，而非间隔物1202、接触蚀刻停止层2802、含氮层2806、介电材料904及第二半导体层106。因此，如图30所示，形成了开口3002。第二半导体层106未被介电间隔物1504覆盖的部分，可露出于开口3002中。各个第二半导体层106b可为第一纳米片晶体管的纳米片通道，而各个第二半导体层106d可为设置于第一纳米片晶体管之上且与其对准的第二纳米片晶体管的纳米片通道。
如图30所示，含氧层3003可环绕第二半导体层106的露出表面而形成于开口3002中。如图30所示，栅极介电层3004形成于开口3002中的含氧层3003及介电部件906上。含氧层3003可为氧化物层，而栅极介电层3004可含有与牺牲栅极介电层1104(图11)相同的材料。在一些实施例中，栅极介电层3004含有低k介电材料。含氧层3003及栅极介电层3004可通过如ALD工艺的任何合适的工艺形成。在一些实施例中，含氧层3003及栅极介电层3004可通过保形化工艺形成。
接着，如图31所示，第一栅极层3102形成于各个开口3002中，以及栅极介电层3004上。第一栅极层3012形成于栅极介电层3004上，以环绕各个第二半导体层106b的一部分。第一栅极层3102包含一或多层的导体材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、WCN、TiAl、TiTaN、TiAlN、TaN、TaCN、TaC、TaSiN、金属合金、其他合适的材料及/或上述的组合。第一栅极层3102可通过PVD、CVD、ALD、电镀、或其他合适的方法而形成。在一些实施例中，第一栅极层3102包含p型栅极层，例如：TiN、TaN、TiTaN、TiAlN、WCN、W、Ni、Co、或其他合适的材料，且第一栅极层3102为PFET的栅极层。如图31所示，可通过先形成栅极层充填开口3002，再通过回蚀刻工艺凹蚀栅极层至恰好低于第二半导体层106c最底部的高度，以形成第一栅极层3102。
接着，如图32所示，形成隔离层3202于各个开口3002中，以及第一栅极层3102上。隔离层3202形成于栅极介电层3004上以环绕各个第二半导体层106c的一部分。隔离层302包含一或多层的介电材料，例如：如耐火金属氧化物的金属氧化物。隔离层3202可通过PVD、CVD、PECVD、ALD、电镀、或其他合适的方法而形成。如图32所示，可通过先形成介电层充填开口3002，再通过回蚀刻工艺凹蚀介电层至恰好高于第二半导体层106c最顶部的高度，以形成隔离层3202。
接着，如图33所示，第二栅极层3302形成于各个开口3002中，以及隔离层3202上。第二栅极层3302形成于栅极介电层3004上，以环绕各个第二半导体层106d的一部分。第二栅极层3302包含一或多层的导体材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、WCN、TiAl、TiTaN、TiAlN、TaN、TaCN、TaC、TaSiN、金属合金、其他合适的材料及/或上述的组合。第二栅极层3302可通过PVD、CVD、ALD、电镀、或其他合适的方法而形成。第一栅极层3102及第二栅极层3302可包含相同材料或不同材料。在一些实施例中，第二栅极层3302包含n型栅极层，例如：TiAlC、TaAlC、TiSiAlC、TiC、TaSiAlC、或其他合适的材料，且第二栅极层3302为NFET的栅极层。
在一些实施例中，图19A-图19C所示的鳍片202、202’、202”为实质上平行，且第二栅极层3302环绕鳍片202、202’、202”的第二半导体层106d。换言之，在一些实施例中，鳍片202、202’、202”的第二半导体层106d，可通过单一第二栅极层3302来电性连结。例如参照图14，经进一步处理后，第二栅极层3302部分取代了牺牲栅极层1106，其并延伸跨越多个鳍片202，例如：鳍片202、202’、202”。因此，在一些实施例中，各个鳍片202、202’、202”的至少一个第二半导体层106d被第二栅极层3302环绕。
接着，如图34A-图34C所示，形成第二栅极层3302后，介电材料3402形成于第二栅极层3302上。层间介电层2804中可形成多个开口，以露出源极/漏极外延部件2402，且导电部件3406可形成于源极/漏极外延部件2402之上的各个开口中。硅化物层3408可形成于源极/漏极外延部件2402及导电部件3406之间。导电部件3406可包含具有一或多个Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN的材料，且可通过任何合适的工艺形成，例如：PVD、ECP或CVD。在翻转以在半导体装置结构100上进行背侧工艺前，可在半导体装置结构100上形成额外的膜层或结构。
在一些实施例中，在翻转半导体装置结构100后，以任何合适的方法移除基板101。在一些实施例中，介电层1502被移除。介电材料3410可形成于第一栅极层3102、源极/漏极外延部件1602、1602’及介电材料2102之上。多个开口可形成于介电材料3410之中，且导电部件3414、3418可形成于开口之中。导电部件3414可形成于第一栅极层3102之上，且可包含与第一栅极层3102相同的材料。导电部件3418可形成于源极/漏极外延部件1602、1602’之上，且导电部件3418可包含与导电部件3406相同的材料。硅化物层3420可形成于源极/漏极外延部件1602、1602’及导电部件3418之间。在没有底部PFET的一个位置，例如图34C所示，没有开口形成于介电材料3410之中。衬层3412、3416可形成于开口的侧壁上。衬层3412可包含与栅极介电层3004相同的材料，且衬层3412可形成于导电部件3414及第一栅极层3102之间。衬层3416可包含与接触蚀刻停止层2802相同的材料。
图35A-图35C示出形成半导体装置结构100的一替代方法。图35A-图35C示出形成图27A-图27C所示的PFET与NFET之后的半导体装置结构100，以及之后在导体装置100上的处理。如图35A-图35C所示，介电材料3402与导电部件3406可形成于半导体装置结构100的前侧上。在没有NFET的一个位置上，例如图35C所示，形成了多个开口以露出介电材料2102”，且导电部件3406可形成于开口之中及介电材料2102”上，这是由于图案化及于整个半导体装置结构上沉积的结果。类似图34A-图34C所示的半导体装置结构100，半导体装置结构100亦可在额外的膜层及结构形成于前侧后，进行背侧工艺。例如，基板101可被移除并替换为介电材料3410，且导电部件3414、3418可形成于介电材料3410之中。硅化物层3420可形成于导电部件3418及源极/漏极外延部件1602之间。
本公开提供一种半导体装置结构100，包含一CFET，其具有第一FET及设置于第一FET之上并与其对准的第二FET。第一FET可为PFET且第二FET可为NFET。在一些实施例中，PFET的数量与NFET的数量可能不同，且NFET的通道数量与PFET的通道数量可能不同。一些实施例可以实现优势。例如，通过半导体装置结构100，具有不同NFET及PFET的装置的装置密度会增加。
一实施例关于一种半导体装置结构，所述结构包括：多个半导体层；第一组半导体层；第二组半导体层，设置于第一组半导体层之上且与其对准；第三组半导体层，设置于第二组半导体层之上且与其对准。所述结构还包括第一源极/漏极外延部件，与第一组半导体层的第一数量的半导体层接触，以及第二源极/漏极外延部件，与第三组半导体层的第二数量的半导体层接触。所述第一组半导体层的第一数量的半导体层与第三组半导体层的第二数量的半导体层不同。在一些实施例中，第一组半导体层的第一数量的半导体层大于第三组半导体层的第二数量的半导体层。在一些实施例中，第一组半导体层的第一数量的半导体层小于第三组半导体层的第二数量的半导体层。在一些实施例中，所述半导体装置结构，还包括介电材料，设置于第一源极/漏极外延部件与第二源极/漏极外延部件之间。在一些实施例中，介电材料邻近于第二组半导体层的至少一个半导体层。在一些实施例中，所述半导体装置结构，还包括：第一导电部件，设置于第二源极/漏极外延部件之上，以及第二导电部件，设置于第一源极/漏极外延部件之下。在一些实施例中，所述半导体装置结构，还包括第一硅化物层，设置于第一导电部件与第二源极/漏极外延部件之间，以及第二硅化物层，设置于第二导电部件与第一源极/漏极外延部件之间。
另一实施例关于一种半导体装置结构，所述结构包括：第一多个半导体层；第二多个半导体层；第三多个半导体层；第一栅极层，环绕第一、第二及第三多个半导体层的至少一个半导体层；第一源极/漏极外延部件，与第一多个半导体层的第一数量的半导体层接触，以及第二源极/漏极外延部件，与第二多个半导体层的一第二数量的半导体层接触。所述第一多个半导体层的第一数量的半导体层与第二多个半导体层的第二数量的半导体层不同。在一些实施例中，第一多个半导体层的第一数量的半导体层大于第二多个半导体层的第二数量的半导体层。在一些实施例中，所述半导体装置结构还包括：第二栅极层，环绕第一多个半导体层的至少一个半导体层，其中第一栅极层设置于第二栅极层之上；第三栅极层，环绕第二多个半导体层的至少一个半导体层，其中第一栅极层设置于第三栅极层之上；以及第四栅极层，环绕第三多个半导体层的至少一个半导体层，其中第一栅极层设置于第四栅极层之上。在一些实施例中，第一栅极层包括与第二、第三、或第四栅极层不同的材料。在一些实施例中，第一栅极层包括与第二、第三、或第四栅极层相同的材料。在一些实施例中，所述半导体装置结构，还包括：第三源极/漏极外延部件，设置于第一源极/漏极外延部件之上，其中第三源极/漏极外延部件与第一栅极层所环绕的第一多个半导体层的至少一个半导体层接触；第四源极/漏极外延部件，设置于第二源极/漏极外延部件之上，其中第四源极/漏极外延部件与第一栅极层所环绕的第二多个半导体层的至少一个半导体层接触；以及第五源极/漏极外延部件，与第一栅极层所环绕的第三多个半导体层的至少一个半导体层接触。在一些实施例中，所述半导体装置结构，还包括：第一介电材料，设置于第一源极/漏极外延部件与第三源极/漏极外延部件之间；第二介电材料，设置于第二源极/漏极外延部件与第四源极/漏极外延部件之间；以及第三介电材料，设置于第五源极/漏极外延部件之下。在一些实施例中，第一介电材料邻近于第一多个半导体层的至少一个半导体层、第二介电材料邻近于第二多个半导体层的至少一个半导体层、且第三介电材料邻近于第三多个半导体层的至少一个半导体层。在一些实施例中，所述半导体装置结构，还包括：第三源极/漏极外延部件，设置于第一源极/漏极外延部件之下，其中第三源极/漏极外延部件与第二栅极层所环绕的第一多个半导体层的至少一个半导体层接触；第四源极/漏极外延部件，设置于第二源极/漏极外延部件之下，其中第四源极/漏极外延部件与第三栅极层所环绕的第二多个半导体层的至少一个半导体层接触；以及第五源极/漏极外延部件，与第四栅极层所环绕的第三多个半导体层的至少一个半导体层接触。
进一步的实施例一种半导体装置结构的形成方法，包括：通过图案化多个层的堆叠，形成第一、第二及第三多个半导体层；形成第一源极/漏极外延部件，其与第一多个半导体层接触；形成第二源极/漏极外延部件，其与第二多个半导体层接触；形成第三源极/漏极外延部件，其与第三多个半导体层接触；凹蚀第一、第二及第三源极/漏极外延部件。所述凹蚀的第一源极/漏极外延部件与第一多个半导体层的至少一个半导体层接触，以及凹蚀的第二源极/漏极外延部件与第二多个半导体层的至少一个半导体层接触。所述方法还包括形成第四源极/漏极外延部件于第一源极/漏极外延部件之上。所述第四源极/漏极外延部件与第一多个半导体层的至少一个半导体层接触。所述方法还包括形成第五源极/漏极外延部件于第二源极/漏极外延部件之上。所述第五源极/漏极外延部件与第二多个半导体层的至少一个半导体层接触，且相较于第二源极/漏极外延部件，第五源极/漏极外延部件与第二多个半导体层的不同数量的半导体层接触。在一些实施例中，所述方法还包括在形成第四源极/漏极外延部件之前，移除第三源极/漏极外延部件。在一些实施例中，所述方法还包括：形成第一介电材料于第一源极/漏极外延部件之上，其中第四源极/漏极外延部件形成于第一介电材料之上；形成第二介电材料于第二源极/漏极外延部件之上，其中第五源极/漏极外延部件形成于第二介电材料之上；以及形成第三介电材料邻近于第三多个半导体层的至少一个半导体层。在一些实施例中，所述方法还包括形成第六源极/漏极外延部件于第三介电材料之上。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可更易理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体装置结构，包括：
多个半导体层，包括一第一组半导体层、设置于该第一组半导体层之上且与其对准的一第二组半导体层以及设置于该第二组半导体层之上且与其对准的一第三组半导体层；
一第一源极/漏极外延部件，与该第一组半导体层的一第一数量的半导体层接触；以及
一第二源极/漏极外延部件，与该第三组半导体层的一第二数量的半导体层接触，其中该第一组半导体层的该第一数量的半导体层与该第三组半导体层的该第二数量的半导体层不同。
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