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TWI865745B - 量子點裝置 - Google Patents

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TWI865745B
TWI865745B TW110109008A TW110109008A TWI865745B TW I865745 B TWI865745 B TW I865745B TW 110109008 A TW110109008 A TW 110109008A TW 110109008 A TW110109008 A TW 110109008A TW I865745 B TWI865745 B TW I865745B
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TW
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silicon
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TW110109008A
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Inventor
麥可 佛加堤
約翰 莫頓
Original Assignee
英商量子運動科技有限公司
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Publication date
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Abstract

本發明提供一種用於侷限電荷載子之矽基量子裝置。該裝置包括：一基板，其具有一第一平面區域；一矽層，其形成該基板之部分且包含具有一邊緣及一第二平面區域之一階狀部，其中該第二平面區域實質上平行於該第一平面區域且自該第一平面區域偏移；一第一電絕緣層，其經設置於該矽層上，上覆於該階狀部；一第一金屬層，其經設置於該第一電絕緣層上，上覆於該階狀部，經配置以經電連接使得可引發其中一或若干電荷載子可侷限於該邊緣處之一第一侷限區域；及一第二金屬層，其經提供而上覆於該矽層之該第二平面區域，其中該第二金屬層係：與該第一金屬層電分離；且經配置以經電連接使得可引發其中一或若干電荷載子僅可侷限於該第二金屬層下方之該矽層之該第二平面區域中之一第二侷限區域，且該第一侷限區域可耦合至該第二侷限區域；其中該第一侷限區域在垂直於該邊緣之一方向上自該第二侷限區域移位。亦提供一種組裝一矽基量子裝置之方法及一種使用一矽基量子裝置之方法。

Description

量子點裝置
本發明係關於一種用於量子運算之矽基量子裝置。
一量子電腦之實現需要大量量子位元。在近期中間尺度量子運算或NISQ時代中，量子運算程序可使用50至100個量子位元。
一量子位元(qubit/quantum bit)係平行於經典運算中使用之經典「位元」之量子。量子位元含有資訊，且量子運算涉及量子位元之操縱及處理。為了執行複雜運算程序，使用大量量子位元。
一量子位元可係基於一量子點，該量子點係其中可在三個維度上靜電侷限一電荷載子(諸如一電子或一電洞)之一量子侷限結構。電子(或電洞)之狀態提供資訊。存在在三個維度上提供侷限之數個方式。例如，如針對矽奈米線(SiNW)量子點之情況，可使用幾何形狀及閘控之一組合。可將一電壓施加至垂直位於一絕緣SiNW之頂部上之導電材料之一窄條帶(一「閘極」)以在SiNW之隅角中引發一量子點。SiNW之隅角提供兩個維度上之侷限，且閘極提供第三維度上之侷限。
多個量子點可沿著SiNW定位以產生量子點之一維陣列。然而，此架構非常有限。
可期望產生用於量子運算中之一可按比例調整架構。
本發明之一態樣提供一種用於侷限電荷載子之矽基量子裝置。該裝置包括具有一第一平面區域之一基板及形成該基板之部分之一矽層。該矽層包含具有一邊緣及一第二平面區域之一階狀部，其中該第二平面區域實質上平行於該第一平面區域且自該第一平面區域偏移。一第一電絕緣層經設置於該矽層上，上覆於該階狀部。一第一金屬層經設置於該第一電絕緣層上，上覆於該階狀部，且經配置以經電連接使得可引發其中一或若干電荷載子可侷限於該邊緣處之一第一侷限區域。一第二金屬層經提供而上覆於該矽層之該第二平面區域。該第二金屬層與該第一金屬層電分離；且經配置以經電連接使得可引發其中一或若干電荷載子僅可侷限於該第二金屬層下方之該矽層之該第二平面區域中之一第二侷限區域，且該第一侷限區域可耦合至該第二侷限區域。該第一侷限區域在垂直於該邊緣之一方向上自該第二侷限區域移位。
使用如上文描述之矽基量子裝置，可藉由將一偏壓電位施加至第一金屬層而引發一第一侷限區域。視情況，第一侷限區域可係一量子點，且(若干)經侷限電荷載子可表示呈量子位元之形式之量子資訊，或可提供呈中介物之形式之量子資訊之一交換。一偏壓電位通常係一固定電壓，且可用於變動裝置內之電荷載子佔據。電荷載子可係一電子或一電洞。一電荷載子通常使用階狀部之隅角及第一金屬層之寬度侷限，且可藉由調整寬度而調諧量子點之充電能量(即，添加一單一電荷載子或自點移除一單一電荷載子所需之能量)。一較寬第一金屬層通常具有一較低充電能量。寬度係沿著階狀部之邊緣量測。第一金屬層上覆於階狀部之定位係有利的，此係因為階狀部之隅角可在兩個維度上提供有效空間侷限。經引發量子點可侷限經定義數目個電荷載子。視情況，第一金屬層沿著邊緣橫向延伸，使得可在邊緣處引發一長形量子點。一長形量子點可更適合量子位元互動之中介且因此可有益地放置於裝置架構內。
當將一偏壓電位施加至第二金屬層時，可在第二金屬層下方之矽層之第二平面區域中支撐一第二侷限區域。一或若干電荷載子可僅侷限於矽層之第二平面區域中。第二侷限區域可耦合至第一侷限區域。有利地，此架構提供良好電荷穩定性，且涉及侷限區域之量子運算程序通常對於電荷誤差具有更大彈性。此外，第二侷限區域可促進第一侷限區域之初始化，且容許維持第一侷限區域之群體。
第一侷限區域在垂直於邊緣之一方向上自第二侷限區域移位。第一侷限區域可與第二侷限區域橫向分離達至多100奈米。位移實質上垂直於邊緣。然而，應理解，可存在位移之某一角度變動而不損失功能性。通常言之，藉由在垂直於邊緣之一方向上提供第二金屬層與第一金屬層之間之一位移而達成第二侷限區域相對於第一侷限區域之位移。第一及第二金屬層經配置以經電連接以分別引發第一及第二侷限區域，且因此第一及第二侷限區域之間之位移之實質上垂直性質亦適用於第一及第二金屬層之間之位移。
矽層包括一平面區域，且第二侷限區域經設置於矽層之平面區域中。第一侷限區域較佳藉由近接性耦合至第二侷限區域。此提供第一及第二侷限區域之間之一直接耦合。第二金屬層經提供而上覆於矽層之第二平面區域。第二平面區域係矽層之一實質上平坦部分且第二金屬層可經提供而僅上覆於矽層之實質上平坦部分。歸因於矽基板之天然粗糙度，矽層之實質上平坦部分可具有微小偏差。在裝置中，實質上平坦部分通常係矽層之一未蝕刻部分。矽層之實質上平坦部分區別於具有一邊緣之階狀部分。第二侷限區域可(例如)在一二維平面通道(諸如平面量子點結構、反轉通道、植入區域或金屬氧化物半導體場效電晶體(MOSFET))中。
第二金屬層可經設置於第一電絕緣層上。在一個實例中，第一及第二金屬層經空間上分離以提供一電分離。此配置有利地降低所需製造步驟之數目，此係因為第一及第二金屬層可經同時沈積。在另一實例中，第二金屬層可經配置以與矽層歐姆接觸使得在矽層中引發一歐姆區域。此歐姆區域提供可耦合至第一侷限區域之一第二侷限區域。
在另一實例中，第一及第二金屬層之間之電分離可使用一障壁層達成。設置於第一金屬層上之一第二電絕緣層視情況形成其上可配置第二金屬層之一電障壁層。有利地，使用此裝置結構，不需要精確地對準第二金屬層。第二金屬層可視情況上覆於第一金屬層，且亦可延伸以上覆於階狀部而不影響裝置之電效能。較佳地，第二金屬層與矽層電連通以僅在矽層之一平坦、平線區域中支撐電荷載子貯集器。源自一偏壓至第二金屬層之施加之電場較佳僅提供矽層之一平坦區域中之摻雜。
第一侷限區域及第二侷限區域可耦合。視情況，第一及第二侷限區域可以一可調諧耦合強度耦合。裝置可進一步包括定位於第一金屬層與第二金屬層之間之一第一調諧金屬層。較佳地，第一調諧金屬層與第一金屬層及第二金屬層電隔離。此可藉由在第一及第二金屬層與第一調諧金屬層之間提供一介電層而達成。視情況，第一調諧金屬層可操作以調諧第一侷限區域與第二侷限區域之間之耦合強度。可藉由將一偏壓電位施加至第一調諧金屬層而調諧耦合強度。第一調諧金屬層有利地可提供第一及第二金屬層之間之選擇性耦合及解耦合。第一調諧金屬層可藉由中介作為藉由近接性之耦合之一替代而提供耦合。
第一調諧金屬層通常定位於第一及第二金屬層之間。第一調諧金屬層較佳直接接觸覆蓋第一及第二金屬層之邊緣之介電層，且視情況上覆於第一及第二金屬層之一者或兩者。第一調諧金屬層較佳經配置使得第一調諧金屬層與第一金屬層之間之穿隧耦合及第一調諧金屬層與第二金屬層之間之穿隧耦合可經調整使得第一調諧金屬層提供第一及第二金屬層之間之可調諧耦合。第一調諧金屬層可透過使用一障壁電極而提供電荷侷限區域之間之電極緩和耦合。
矽基量子裝置視情況包括複數個第一金屬層。例如，一第一第一金屬層可經配置以經電連接以便引發一第一第一侷限區域；且一第二第一金屬層可經配置以經電連接以便引發一第二第一侷限區域。通常言之，第一第一金屬層及第二第一金屬層彼此電分離。通常言之，電分離係藉由沿著邊緣之一位移達成。視情況，第一及第二第一侷限區域可以一可調諧耦合強度耦合。第一及第二第一侷限區域之各者可係一量子位元之一量子點。耦合強度之調諧有利地可容許鄰近第一侷限區域經耦合或解耦合。經耦合量子點可實現鄰近第一侷限區域中之相鄰量子位元之間之一雙量子位元互動。
一第二調諧金屬層可經設置於第一第一金屬層與第二第一金屬層之間。較佳地，第二調諧金屬層與第一第一金屬層及第二第一金屬層電分離。此可藉由在第一及第二第一金屬層與第二調諧金屬層之間提供一介電層而達成。第二調諧金屬層較佳經配置使得第二調諧金屬層分別與第一及第二第一金屬層之間之穿隧耦合可經調整使得第二調諧金屬層提供第一及第二第一金屬層之間之可調諧耦合。此可藉由延伸第二調諧金屬層使得其與覆蓋第一及第二第一金屬層之介電層之邊緣直接接觸而達成。替代地，第二調諧金屬層可經定位而上覆於第一及第二第一金屬層之一者或兩者。
視情況，第二調諧金屬層可操作以調諧第一第一侷限區域與第二第一侷限區域之間之耦合強度。相鄰第一侷限區域之選擇性耦合及解耦合有益地為可使用量子裝置實施之量子運算程序提供靈活性。
視情況，複數個第一及/或第二調諧金屬層經設置於鄰近金屬層之間。可相應地調諧對應鄰近侷限區域之間之耦合強度。
矽基量子裝置可由一矽基板或更較佳由一絕緣體上覆矽(SOI)基板形成。一SOI基板係其中絕緣體通常係二氧化矽或氧化鋁之一分層絕緣體上覆矽結構。較佳藉由選擇性地蝕刻基板而形成矽層中之階狀部。因而，矽層形成基板之部分。雖然一矽晶圓通常更便宜，但使用一SOI基板之一益處係經蝕刻部分之深度通常更可靠。例如，相較於二氧化矽，蝕刻程序可更容易地蝕刻矽。較佳地，蝕刻深度係SOI基板中之最上矽層之完整深度。裝置可進一步包括包括量子侷限區域之矽層下方之一第三電絕緣層。第三電絕緣層較佳係SOI基板之絕緣層，且因此，裝置通常進一步包括第三電絕緣層下方之一額外矽層。
通常言之，一SOI基板之電絕緣材料係二氧化矽或氧化鋁，且因此，第三電絕緣層較佳由二氧化矽或氧化鋁形成。設置於矽層上而上覆於階狀部之第一電絕緣層可由任何適合介電材料(諸如二氧化矽、氧化鋁或氧化鉿)形成。類似地，視情況設置於第一金屬層上之第二電絕緣層可由任何適合介電材料(諸如上文列舉之該等材料)形成。第一及第二電絕緣層可由相同材料或不同材料形成。
第一及第二金屬層較佳包括一導電材料。通常言之，導電材料可係多晶矽或一金屬(諸如金或鈦或鎢)。然而，可使用任何導電材料或導電材料之任何組合。例如，第一金屬層之接觸第一電絕緣層之一第一部分可由多晶矽形成，且第一金屬層之接觸第一部分之一第二部分可由一金屬形成。
通常言之，第一及第二金屬層分別與一第一及第二導電通孔電接觸。第一及第二導電通孔可由任何導電材料形成。通常言之，第一及第二導電通孔可包括一金屬，或替代地可包括多晶矽。一通孔係一垂直互連接取且通常自基板垂直延伸。適用於侷限電荷載子之矽基量子裝置通常需要一偏壓經施加至裝置內之一小區域。雖然電路徑可平行於基板延伸，但此等結構不可按比例調整且不容許量子點及其他量子侷限區域之一緻密二維配置。一通孔提供有利地容許一緻密二維架構之實施之一垂直電連接。
本發明之實施例提供用於產生可按比例調整之緻密二維架構之一適合建置組塊。矽層中之階狀部可包括通常相對於彼此對向一非零角度之至少一第一邊緣及一第二邊緣。第一金屬層可上覆於階狀部之第一邊緣且較佳經配置以經電連接使得可在第一邊緣處之一第一侷限區域中引發一長形量子點。裝置可進一步包括一第三金屬層，該第三金屬層可經設置於第一電絕緣層上，上覆於階狀部之第二邊緣，且較佳經配置以經電連接使得可在第二邊緣處之一第一侷限區域中引發一量子點。
第二邊緣處之第一侷限區域可適用於侷限一量子位元，且第一邊緣處之第一侷限區域可適用於提供一交換區域或一中介點。視情況，一中介點提供量子資訊在量子位元之間之一交換。較佳地，沿著邊緣量測之第一金屬層之寬度小於1微米，且更較佳地，寬度小於500奈米。中介點視情況提供資訊在量子位元之間之一交換，且因而，第一金屬層之寬度足夠小使得經交換量子資訊得以保存。
較佳地，一二維架構提供一電荷載子貯集器與一中介點之間之直接耦合及一中介點與一量子點之間之直接耦合。量子點視情況支撐可攜載量子資訊以用於一量子運算中之量子位元。此等量子位元較佳可使用一電荷載子貯集器定址並控制。近接性耦合或電極緩和耦合可經設置於一貯集器、一中介點與一量子點之間使得各量子點可藉由不多於一個中介點與一貯集器分離。可按比例放大架構而不損失量子位元之控制，尤其量子位元之狀態之初始化或操縱。
視情況，可以一列在矽層之邊緣處引發若干第一侷限區域以產生第一侷限區域之一維陣列。第一金屬層可包括數個電極，其中各電極上覆於階狀部且與第一金屬層內之其他電極空間上分離。可將一偏壓施加至各電極以便在矽層之邊緣處各自電極下方引發一第一侷限區域或一量子點。各電極之寬度可判定靜電侷限之邊界。然而，量子點之一維陣列受限制，此係因為量子點之一部分將通常與一電荷載子貯集器分離且因此其等狀態將難以控制。
較佳地，矽基量子裝置包括侷限於第一侷限區域中之量子點之一二維陣列。尤其可期望接近一量子點定位一電荷載子貯集器，此係因為遠離一電荷載子貯集器之一量子點更難以控制。例如，控制可涉及一初始量子位元狀態之準備，或一量子位元自一個狀態至另一狀態之操縱。本發明中之二維架構之一優點係貯集器或第二侷限區域對量子點或第一侷限區域之近接性以及量子點之一緻密配置。
為了提供一可按比例調整二維架構，裝置較佳進一步包括複數個第一金屬層及複數個第三金屬層。第一金屬層沿著矽層之邊緣之寬度較佳適用於引發一長形點。第三金屬層沿著矽層之邊緣之寬度較佳適用於引發一量子點。較佳地，複數個第一金屬層經組態以在矽層中之階狀部之各自邊緣處引發對應長形量子點且複數個第三金屬層經組態以在矽層中之階狀部之各自邊緣處引發對應量子點。視情況，各第一金屬層可鄰近兩個單獨第三金屬層使得各中介點可耦合至兩個量子點。
此裝置結構可有利地用於提供具有量子位元之良好控制之一可按比例調整二維架構。此架構之按比例放大可涉及(例如)包括複數個邊緣之一多邊形階狀部。階狀部可(例如)由長及短邊緣之一混合物形成，且第一金屬層可配置於長邊緣上且第三金屬層可配置於短邊緣上。例如，可按比例調整結構可包括藉由奈米線區域連接之數個平線區域。視情況，平線區域可包括複數個長邊緣，且奈米線區域可包括藉由一窄平坦區域分離之兩個短邊緣。一或多個第二金屬層可經配置而上覆於平線區域之實質上平坦部分以便在平線區下方引發各自第二侷限區域。通常言之，一或多個第二金屬層之各者僅上覆於平線區域之實質上平坦部分。例如，各第一金屬層可耦合至一各自第二侷限區域。視情況，額外金屬層可經設置於平線區域之實質上平坦部分上以提供進一步侷限區域。可按比例放大此架構而不損失量子位元之控制。
現將描述本發明之進一步態樣。結合一個態樣論述之任何特徵同樣適用於剩餘特徵且各態樣共用類似優點。裝置之較佳特徵可有利地併入一組裝方法或使用方法中，且組裝方法及使用方法之較佳特徵可有利地併入裝置中。
本發明之另一態樣提供一種組裝根據第一態樣之一矽基量子裝置之方法。該方法包括提供具有一第一平面區域之一基板及蝕刻該基板以形成包含具有一邊緣及一第二平面區域之一階狀部之一矽層。該第二平面區域實質上平行於該第一平面區域且自該第一平面區域偏移。蝕刻步驟產生一部分矽層。在蝕刻該矽層之後，在該矽層上沈積上覆於該階狀部之一第一電絕緣層。該方法進一步包括沈積第一及第二金屬層。該第一金屬層經沈積於該第一電絕緣層上，上覆於該階狀部，且經組態以經電連接使得一或若干電荷載子可侷限於該邊緣處之一第一侷限區域中。該第二金屬層經沈積於該矽層之一實質上平坦部分上，且經沈積使得其與該第一金屬層電分離。該第二金屬層經組態以經電連接使得一或若干電荷載子可侷限於僅在該第二金屬層下方之該矽層之該第二平面區域中之一第二侷限區域中。該第二金屬層經組態以經電連接使得該第一侷限區域可耦合至該第二侷限區域。
該經蝕刻矽層包括一邊緣及一實質上平面區域。該第二金屬層較佳經沈積而上覆於該實質上平面區域。更較佳，該第二金屬層較佳經沈積而僅上覆於該實質上平面區域。一偏壓至上覆於一平面區域之該第二金屬層之施加有利地引發呈該矽層中之一平面電荷載子貯集器之形式之一第二侷限區域。
在一個實例中，同時沈積該等第一及第二金屬層。此有利地降低組裝該矽基量子裝置所需之步驟之數目。可使用一遮蔽材料將該等第一及第二金屬層沈積為兩個橫向分離金屬層。替代地，可將該等第一及第二金屬層沈積為一經接合金屬層，且接著藉由移除該經接合金屬層之一部分而將其等劃分為兩個電分離金屬層。
在另一實例中，該方法進一步包括在該第一金屬層上沈積一第二電絕緣層。接著較佳在該第二電絕緣層上沈積該第二金屬層。該第二電絕緣層可提供該等第一及第二金屬層之間之一靜電障壁以便提供電分離。
該矽基量子裝置較佳係使用矽金屬氧化物半導體或SiMOS製造程序組裝。
本發明之一額外態樣提供一種使用根據第一態樣之一矽基量子裝置之方法。該方法包括將一第一偏壓電位施加至第一金屬層以將一或若干電荷載子侷限於一第一侷限區域中；及將一第二偏壓電位施加至該第二金屬層以將一或若干電荷載子侷限於一第二侷限區域中，其中該第二侷限區域僅在該第二金屬層下方之該矽層之該第二平面區域中。該等第一及第二偏壓電位之量值經組態使得該等第一及第二侷限區域經耦合。該耦合可係藉由近接性，或可藉由一調諧電極緩和。
通常言之，該第二偏壓電位大於該第一偏壓電位。可調整該等第一及第二偏壓電位以分別修改該等第一及第二侷限區域之載子佔據。增加該第二偏壓電位較佳增加該等第一及第二侷限區域之間之耦合強度。
本發明之一態樣提供一種用於侷限電荷載子之矽基量子裝置。該裝置包括一矽層，該矽層包含具有一邊緣之一階狀部。一第一電絕緣層經設置於該矽層上，上覆於該階狀部。一第一金屬層經設置於該第一電絕緣層上，上覆於該階狀部，且經配置以經電連接使得可引發其中一或若干電荷載子可侷限於該邊緣處之一第一侷限區域。一第二金屬層經提供而上覆於該矽層之一實質上平坦部分。該第二金屬層與該第一金屬層電分離；且經配置以經電連接使得可引發其中一或若干電荷載子可侷限於該第二金屬層下方之該矽層中之一第二侷限區域，且該第一侷限區域可耦合至該第二侷限區域。該第一侷限區域在垂直於該邊緣之一方向上自該第二侷限區域移位。
當將一偏壓電位施加至第二金屬層時，可在第二金屬層下方之矽層中支撐一第二侷限區域。第二侷限區域可耦合至第一侷限區域。有利地，此架構提供良好電荷穩定性，且涉及侷限區域之量子運算程序通常對於電荷誤差具有更大彈性。此外，第二侷限區域可促進第一侷限區域之初始化，且容許維持第一侷限區域之群體。
矽層通常包括一平面區域，且第二侷限區域可經設置於平面區域中。第一侷限區域較佳藉由近接性耦合至第二侷限區域。此提供第一及第二侷限區域之間之一直接耦合。第二金屬層經提供而上覆於矽層之一實質上平坦部分。歸因於矽基板之天然粗糙度，矽層之實質上平坦部分可具有微小偏差。在裝置中，實質上平坦部分通常係矽層之一未蝕刻部分。矽層之實質上平坦部分區別於具有一邊緣之階狀部分。第二侷限區域可(例如)在一二維平面通道(諸如平面量子點結構、反轉通道、植入區域或金屬氧化物半導體場效電晶體(MOSFET))中。
矽基量子裝置可由一矽基板或更較佳由一絕緣體上覆矽(SOI)基板形成。一SOI基板係其中絕緣體通常係二氧化矽或氧化鋁之一分層絕緣體上覆矽結構。較佳藉由選擇性地蝕刻基板而形成矽層中之階狀部。雖然一矽晶圓通常更便宜，但使用一SOI基板之一益處係經蝕刻部分之深度通常更可靠。例如，相較於二氧化矽，蝕刻程序可更容易地蝕刻矽。較佳地，蝕刻深度係SOI基板中之最上矽層之完整深度。裝置可進一步包括包括量子侷限區域之矽層下方之一第三電絕緣層。第三電絕緣層較佳係SOI基板之絕緣層，且因此，裝置通常進一步包括第三電絕緣層下方之一額外矽層。
本發明之另一態樣提供一種組裝根據第一態樣之一矽基量子裝置之方法。該方法包括蝕刻一矽層以形成具有一邊緣之一階狀部。此產生一部分矽層。在蝕刻該矽層之後，在該矽層上沈積上覆於該階狀部之一第一電絕緣層。該方法進一步包括沈積第一及第二金屬層。該第一金屬層經沈積於該第一電絕緣層上，上覆於該階狀部，且經組態以經電連接使得一或若干電荷載子可侷限於該邊緣處之一第一侷限區域中。該第二金屬層經沈積於該矽層之一實質上平坦部分上，且經沈積使得其與該第一金屬層電分離。該第二金屬層經組態以經電連接使得一或若干電荷載子可侷限於在該第二金屬層下方之該矽層中之一第二侷限區域中。該第二金屬層經組態以經電連接使得該第一侷限區域可耦合至該第二侷限區域。
該經蝕刻矽層包括一邊緣且通常包括一實質上平面區域。該第二金屬層較佳經沈積而上覆於該實質上平面區域。一偏壓至上覆於一平面區域之該第二金屬層之施加有利地引發呈該矽層中之一平面電荷載子貯集器之形式之一第二侷限區域。
本發明之一額外態樣提供一種使用根據第一態樣之一矽基量子裝置之方法。該方法包括將一第一偏壓電位施加至第一金屬層以將一或若干電荷載子侷限於一第一侷限區域中；及將一第二偏壓電位施加至該第二金屬層以將一或若干電荷載子侷限於一第二侷限區域中。該等第一及第二偏壓電位之量值經組態使得該等第一及第二侷限區域經耦合。該耦合可係藉由近接性，或可藉由一調諧電極緩和。
圖1及圖2示意性地繪示根據一第一實施例之一矽基量子裝置。矽基量子裝置係使用矽金屬氧化物半導體或SiMOS製造程序製成。圖1展示一俯視圖且圖2展示沿著圖1中指示之方向A之一橫截面側視圖。圖1展示分別接觸第一及第二金屬層51、52之第一及第二導電通孔61、62。在此實施例中，第一及第二導電通孔61、62由諸如金、鈦、鎢、銅或鋁之一金屬形成且第一及第二金屬層51、52由導電多晶矽形成。在替代實施例中，第一及第二金屬層51、52以及第一及第二導電通孔61、62可由任何導電材料形成。
第二金屬層52配置於覆蓋一部分矽層32 (圖2中展示)之一薄介電層42上。部分矽層32實質上平坦。第二金屬層52不延伸超出部分矽層32。第一金屬層51覆蓋薄介電層42及一厚介電層41兩者。在此實施例中，第一及第二金屬層51、52橫向上分離達近似10奈米。在其他實施例中，分離可高達100奈米。空間分離提供第一及第二金屬層51、52之間之一電分離。
在圖2中，可見，上覆於薄介電層42及厚介電層41兩者之第一金屬層51配置於形成於一部分矽層32中之一階狀部33之頂部上。第一金屬層51經示意地繪示具有一對應階狀部50。第一金屬層51可藉由一金屬物質之蒸鍍沈積，此導致相對於下伏表面具有一實質上均勻厚度之一金屬層。因此，突出特徵(諸如部分矽層32中之階狀部33)可在上覆於階狀部33之層中重現。
部分矽層32包括可自階狀部33延伸數微米或甚至數毫米之一平面區域35。在另一實施例中，平面區域在另一階狀部(在其上提供另一金屬層)中終止。
在部分矽層32之邊緣處之階狀部33由部分矽層32內之兩個正交表面35、36形成。平面區域35及一垂直區域36在邊緣34處相接。平面區域35及垂直區域36係實質上平面的。平面及垂直區域35、36實質上正交。平面及垂直區域35、36之間之內角在60度與135度之間，較佳在80度與100度之間，且更較佳在85度與95度之間。角度通常取決於所採用之蝕刻技術。例如，可使用一濕式蝕刻程序達成一較小內角，而可使用一乾式蝕刻程序達成較接近垂直之一角度。一較小內角有利地提供較大電荷侷限。
在此實施例中，使用包括一下矽層、一中間絕緣體層及一上矽層之一絕緣體上覆矽(SOI)基板。由二氧化矽(SiO2 )形成之一厚介電層41設置於下矽層31上且係SOI晶圓之中間絕緣體層。SiO2 層介於0.2微米與3微米之間。在替代實施例中，可選取任何適合絕緣材料。藉由對SOI基板之上矽層執行一選擇性蝕刻程序而形成設置於厚介電層41上之部分矽層32。蝕刻程序可經物理或化學執行。部分矽層32之平面及垂直區域35、36之間的內角可取決於蝕刻參數。在此實施例中，蝕刻SOI晶圓之上矽層之部分以形成一階狀部33。階狀部33之高度與SOI晶圓之上矽層之深度相同，其可介於20奈米與200奈米之間。一薄介電層42上覆於階狀部33而設置於部分矽層32上。薄介電層42由SiO2 形成且厚度介於1奈米與30奈米之間且厚度較佳係近似10奈米。薄介電層42可係原生氧化物或熱氧化物。在替代實施例中，薄介電層可由任何適合介電材料形成且可藉由原子層沈積而沈積。
第一及第二導電通孔61、62或垂直互連接取分別電連接至第一及第二金屬層51、52且可用於將第一及第二金屬層51、52連接至供給及/或量測設備。供給及/或量測設備能夠供給及/或量測電資料(諸如電壓、電流、電容、電阻或電導)。第一及第二金屬層51、52電相異。在圖2中，第一導電通孔61經展示在第一金屬層之一個端處接觸第一金屬層51，且第二導電通孔62經展示在第二金屬層之中心接觸第二金屬層52。在替代實施例中，第一及第二導電通孔61、62可定位於各自第一及第二金屬層51、52上之任何點處。一偏壓至電連接至一金屬層之一導電通孔之施加導致金屬層下方之一實質上均勻電場。
示意性地展示矽基量子裝置中之第一及第二侷限區域10、11。在部分矽層32之邊緣處之階狀部33具有一隅角34，其中當透過第一導電通孔61將一偏壓(即，一DC電壓)施加至第一金屬層51時可引發一第一侷限區域10。在此實施例中，第一侷限區域係一量子點。一量子點10係其中電子或電洞可靜電侷限在三個維度上之一量子侷限結構。在此實施例中，兩個維度上之侷限藉由邊緣34達成，且第一金屬層51之寬度提供一第三維度上之侷限。取決於所要充電能量及架構約束，如沿著第一金屬層51之邊緣34量測之寬度通常介於10奈米與2000奈米之間。在圖1及圖2中，沿著方向A量測之第一金屬層51之長度實質上大於其寬度。然而，其長度不影響量子點10中之電荷載子侷限且可根據所要裝置架構選取。
當透過第二導電通孔62將一偏壓施加至第二金屬層52時，可在部分矽層32之一平面區域中支撐一第二侷限區域11。第二侷限區域11僅在部分矽層32之平面區域中。第二侷限區域可係電荷載子之一貯集器(諸如一電子貯集器或一電洞貯集器)。第二金屬層52實質上大於第一金屬層51。第二金屬層52之尺寸影響電荷載子貯集器之大小。第二金屬層52之尺寸通常經選取使得可在第二金屬層52下方支撐一二維電荷載子貯集器。在部分矽層32與薄介電層42之間之介面處產生一個維度上之侷限。第二金屬層52之寬度或長度之減小可導致一第二維度上之侷限，使得電荷載子侷限在部分矽層32中之一準一維結構中，且第二金屬層52之寬度及長度兩者之減小可導致全部三個維度上之侷限，使得電荷載子侷限在部分矽層32中之一準零維結構(即，一量子點)中。
貯集器11及量子點10可經耦合。可藉由改變第一及第二金屬層51、52之間之分離且藉由修改經施加偏壓而調整穿隧速率。在另一實施例中，第二金屬層與部分矽層直接接觸而無中間介電層。此導致部分矽層內之第二金屬層下方之一歐姆區域。歐姆區域提供可耦合至量子點之一電荷載子貯集器。在另一實施例中，一調諧電極提供量子點與載子貯集器之間之可調諧耦合。可藉由修改施加至調諧電極之一電位而調諧耦合強度。
圖3示意性地繪示根據一第二實施例之一矽基量子裝置。在此實施例中，一部分矽層132形成一矽基板131之部分。此藉由選擇性地蝕刻一矽晶圓以形成具有一邊緣134之一階狀部133而達成。類似於第一實施例，部分矽層132可延伸超出圖中描繪之裝置之部分。階狀區域提供一部分矽層132。部分矽層132之一第一平面區域135實質上平行於基板131之一第二平面區域137。第一平面區域135在基板131之一未蝕刻區域中，且第二平面區域137在基板131之一經蝕刻區域中。因此，第二平面區域137自第一平面區域135偏移且在第一平面區域135下方。階狀部133包括實質上垂直且正交於第一及第二平面區域135、137之一垂直區域136。一薄介電層142設置於部分矽層132及基板131之頂部上，從而提供一電絕緣層。
類似於第一實施例，第一及第二金屬層151、152可用於將電子或電洞侷限於部分矽層132中之侷限區域中。一偏壓透過導電通孔161、162施加至第一及第二金屬層151、152導致可耦合侷限區域110、111。第一及第二金屬層151、152電分離。然而，與其中藉由一實體分離達成電分離之第一實施例相反，在第二實施例中，第一及第二金屬層151、152係藉由形成一電絕緣層之一障壁介電層143分離。障壁介電層143由二氧化矽SiO2 形成。在替代實施例中，障壁介電層可由任何適合介電材料(諸如氧化鋁、二氧化鉿或矽酸鋯)形成。障壁介電層143可由與薄介電層142相同之材料或不同之一材料形成。
在圖3中，第二金屬層152經定位以便與第一金屬層151重疊。第二金屬層152經沈積具有一近似均勻厚度且因此第二金屬層152包括其中其上覆於第一金屬層151之一階狀部153。在另一實施例中，第一及第二金屬層151、152之間不存在重疊。然而，歸因於障壁介電層143之絕緣性質，不需要一橫向分離。第二金屬層152經配置以上覆於部分矽層132之第一平面區域135之一部分。在一進一步實施例中，第二金屬層152可經延伸使得第一及第二金屬層兩者經定位而上覆於階狀部134。
圖4示意性地繪示根據一第三實施例之一矽基量子裝置。在此實施例中，基板類似於第二實施例之基板，其包括形成一矽基板231之部分之一部分矽層232。第一及第二金屬層251、252經設置於一第一薄介電層242之頂部上且第一及第二導電通孔261、262分別電連接至第一及第二金屬層251、252。第一金屬層251上覆於部分矽層232中之階狀部233。當將一偏壓施加至第一金屬層251時，電荷可侷限於邊緣234處之一第一侷限區域210中。第二金屬層252設置於部分矽層232上。當將一偏壓施加至第二金屬層252時，電荷可侷限於一第二侷限區域211中。
第一及第二金屬層251、252在空間上分離。提供一第二薄介電層243使得其上覆於第一及第二金屬層251、252。在此實施例中，一調諧金屬層253形成一障壁電極。調諧金屬層253電連接至一通孔263，且經提供而上覆於第一及第二金屬層251、252兩者。調諧金屬層253經配置以與第一及第二金屬層251、252兩者電連通但與第一及第二金屬層251、252兩者電隔離。可將一偏壓電位施加至調諧金屬層以控制第一及第二侷限區域210、211之間之耦合強度。
圖5及圖6示意性地繪示根據一第四實施例之一矽基量子裝置。圖5展示一俯視圖且圖6展示沿著圖5中指示之方向B之一橫截面側視圖。在此實施例中，第一及第二第一金屬層351、353上覆於邊緣334，使得電荷可分別侷限於第一及第二第一侷限區域312、310中。一第二金屬層352經設置於部分矽層332之一實質上平坦部分上之一薄介電層342上。在此實施例中，第二金屬層352具有與第一金屬層351、353之各者實質上相同之尺寸。第二金屬層352經配置以經電連接使得可在第二金屬層352下方之矽層332中引發一電荷載子貯集器(未展示)。第一及第二第一金屬層351、353及第二金屬層352電連接至各自導電通孔361、363、362。第一及第二第一金屬層351、353經配置以經電連接使得可分別在第一及第二第一金屬層351、353下方之矽層332中引發第一及第二量子點312、310。
在此實施例中，一障壁介電層343覆蓋第一及第二第一金屬層351、353。為了清楚起見，在圖5中未展示障壁介電層。一調諧金屬層354配置於障壁介電層343上，該調諧金屬層354經定位使得其上覆於第一及第二第一金屬層351、353兩者。調諧金屬層電連接至一對應導電通孔364。調諧金屬層354與第一及第二第一金屬層351、353電隔離。可將一偏壓施加至調諧金屬層354以控制第一及第二量子點312、310之間之耦合強度。第一及第二量子位元可分別藉由第一及第二量子點312、310支撐。施加至調諧金屬層354之偏壓可用於耦合量子位元使得可在第一及第二量子位元之間實現一雙量子位元互動，或可用於解耦合量子位元使得第一及第二量子位元之各者可經歷單量子位元操作。
圖7示意性地繪示根據一第五實施例之一矽基量子裝置之一俯視圖。先前實施例之矽基量子裝置可實施於第五實施例中。第五實施例描繪包括複數個量子點及長形量子點之一可能二維架構之一例示性部分。長形量子點被稱為中介點。在使用中，各中介點可直接耦合至一電荷載子貯集器。當裝置在使用中時，各中介點可進一步耦合至兩個量子點。此架構提供量子點之一緻密配置同時確保各量子點接近一電荷載子貯集器。各量子點可透過一中介點耦合至一電荷載子貯集器。一量子點可用於支撐一量子位元。量子位元可係用於攜載量子資訊之一資料量子位元或一輔助量子位元。一中介點用於提供用於量子位元之間之量子資訊交換之一機制。
選擇性地蝕刻一矽層以形成一部分矽層(一俯視圖中未展示)，該部分矽層具有一中心本體420及自本體420徑向延伸之臂421、422、423、424，從而在部分矽層之邊緣處形成具有長邊緣481及短邊緣482之一多邊形階狀部400。在此實施例中，中心本體420係實質上正方形且形成一平線區域，且四個臂421至424之各者自正方形之一隅角延伸，從而形成一奈米線區域。一薄介電層404經設置於部分矽層之頂部上。為了清楚起見，在圖7中僅展示裝置之凸起部分。然而，矽基量子裝置進一步包含部分矽層下方之一基板(未展示)。兩個量子點金屬層429、430、431、432、433、434、435、436經設置於各臂421至424上。量子點金屬層429至436係可經組態以引發對應量子點之第三金屬層。量子點金屬層429至436經設置於各臂421至424之兩個短邊緣482上。四個中介點金屬層437、438、439、440經設置於中心本體420之各長邊緣481上。中介點金屬層437至440係可經組態以引發對應長形量子點之第一金屬層。五個貯集器金屬層441、442、443、444、445經設置於中心本體420上。第一貯集器金屬層441經設置於中心本體420之中心中，且第二至第五貯集器金屬層442至445之各者經設置於中心本體上第一貯集器金屬層441與一對應中介點金屬層437至440之間。各金屬層429至445與一對應導電通孔449、450、451、452、453、454、455、456、457、458、459、460、461、462、463、464、465電接觸。
裝置經組態使得一偏壓電位可經施加至導電通孔449至465之各者。當將一偏壓施加至一導電通孔449至465時，電子(或電洞)可陷留於在金屬層429至445下方引發之用於侷限電荷載子之量子侷限結構中。金屬層429至445之尺寸及所施加偏壓經選取使得可在量子點金屬層429至436之各者下方之部分矽層中引發一量子點469、470、471、472、473、474、475、476；可在中介點金屬層437至440之各者下方之部分矽層中引發一中介點477、478、479、480；且可在貯集器金屬層441至445之各者下方之部分矽層中引發一電荷載子貯集器。
示意性地指示量子點469至476之位點及中介點477至480之位點。中介點金屬層437至440實質上寬於量子點金屬層429至436，其中寬度係沿著部分矽層之邊緣量測。各中介點477至480係一長形量子點，從而提供兩個量子點469至476之間之一可調諧鏈路。例如，第一中介點477可將第二量子點470連接至第三量子點471。各中介點477至480經設計以便提供量子資訊在量子位元之間之交換之一諧振傳遞機制。為了達成此，中介點金屬層437至440之寬度至少小於1微米以便在一資訊交換程序期間保存量子資訊。雖然原則上，中介點477至480可與量子點469至476大小相同，但中介點477至480可具有一長形形式以便分離資料量子位元以便提供一可按比例調整架構。
如圖7中描繪之架構提供量子點之一緻密配置同時確保各量子點接近一電荷載子貯集器。各中介點直接耦合至一電荷載子貯集器，且各中介點直接耦合至兩個量子點。在此實施例中，直接耦合係藉由近接性。在一替代實施例中，可如圖4、圖5及圖6中繪示般提供調諧金屬層以便提供電極緩和耦合。此架構提供優於其中在貯集器之間可存在大量量子點之一架構之若干優點。使用第五實施例之架構，歸因於貯集器對量子點之近接性，量子位元易於初始化。此外，存在良好電荷穩定性，且架構對於電荷誤差具有更高彈性。另外，各量子點對一電荷載子貯集器之近接性確保可維持量子點之群體。
各量子點位點469至476可由或未由一量子位元(諸如一電子自旋量子位元)佔據。因此，各臂421至424可在兩個量子點位點經佔據之情況下支撐一雙點量子位元，或可在僅一個量子點位點經佔據之情況下支撐一單點量子位元。
圖8展示圖7中展示之例示性二維架構之一擴展。可重複圖7中繪示之單元以按比例放大裝置使得一系列中心本體501、502、503、504或平線區域藉由內臂521、522、523、524或奈米線區域連接。在圖8中，描繪四個中心本體501至504。然而，可使用附接至外臂531、532、533、534、535、536、537、538之額外中心本體進一步延伸裝置架構。界定於部分矽層中之複數個邊緣形成一多邊形階狀部500。
如將瞭解，提供一種量子點裝置，其實現其中量子點可耦合至電荷載子貯集器以改良對於電荷誤差之彈性且實現可靠量子點初始化之一可按比例調整二維架構。由於量子裝置之特徵而產生進一步優點(諸如量子點群體之維護及良好電荷穩定性)。另外，亦提供一種用於製造此一裝置之方法及一種使用該裝置之方法。
10:第一侷限區域/量子點 11:第二侷限區域/貯集器 31:下矽層 32:部分矽層 33:階狀部 34:邊緣/隅角 35:平面區域 36:垂直區域 41:厚介電層 42:薄介電層 50:階狀部 51:第一金屬層 52:第二金屬層 61:第一導電通孔 62:第二導電通孔 110:可耦合侷限區域 111:可耦合侷限區域 131:矽基板 132:部分矽層 133:階狀部 134:邊緣 135:第一平面區域 136:垂直區域 137:第二平面區域 142:薄介電層 143:障壁介電層 151:第一金屬層 152:第二金屬層 153:階狀部 161:導電通道 162:導電通道 210:第一侷限區域 211:第二侷限區域 231:矽基板 232:部分矽層 233:階狀部 234:邊緣 242:第一薄介電層 243:第二薄介電層 251:第一金屬層 252:第二金屬層 253:調諧金屬層 261:第一導電通孔 262:第二導電通孔 263:通孔 310:第二第一侷限區域/第二量子點 312:第一第一侷限區域/第一量子點 332:部分矽層 334:邊緣 342:薄介電層 343:障壁介電層 351:第一金屬層 352:第二金屬層 353:第二第一金屬層 354:調諧金屬層 361:導電通孔 362:導電通孔 363:導電通孔 364:導電通孔 400:多邊形階狀部 404:薄介電層 420:中心本體 421:臂 422:臂 423:臂 424:臂 429:量子點金屬層 430:量子點金屬層 431:量子點金屬層 432:量子點金屬層 433:量子點金屬層 434:量子點金屬層 435:量子點金屬層 436:量子點金屬層 437:中介點金屬層 438:中介點金屬層 439:中介點金屬層 440:中介點金屬層 441:第一貯集器金屬層 442:第二貯集器金屬層 443:第三貯集器金屬層 444:第四貯集器金屬層 445:第五貯集器金屬層 449:導電通孔 450:導電通孔 451:導電通孔 452:導電通孔 453:導電通孔 454:導電通孔 455:導電通孔 456:導電通孔 457:導電通孔 458:導電通孔 459:導電通孔 460:導電通孔 461:導電通孔 462:導電通孔 463:導電通孔 464:導電通孔 465:導電通孔 469:量子點 470:量子點 471:量子點 472:量子點 473:量子點 474:量子點 475:量子點 476:量子點 477:中介點 478:中介點 479:中介點 480:中介點 481:長邊緣 482:短邊緣 500:多邊形階狀部 501:中心本體 502:中心本體 503:中心本體 504:中心本體 521:內臂 522:內臂 523:內臂 524:內臂 531:外臂 532:外臂 533:外臂 534:外臂 535:外臂 536:外臂 537:外臂 538:外臂
現將參考隨附圖式描述本發明之實施例，其中：
圖1係根據本發明之一第一實施例之一矽基量子裝置之一俯視圖；
圖2係根據本發明之第一實施例之一矽基量子裝置之一橫截面側視圖；
圖3係根據本發明之一第二實施例之一矽基量子裝置之一橫截面側視圖；
圖4係根據本發明之一第三實施例之一矽基量子裝置之一橫截面側視圖；
圖5係根據本發明之一第四實施例之一矽基量子裝置之一俯視圖；
圖6係根據本發明之第四實施例之一矽基量子裝置之一橫截面側視圖；
圖7係根據本發明之一第五實施例之一矽基量子裝置之一俯視圖；及
圖8係根據本發明之一第六實施例之一矽基量子裝置之一俯視圖。
10:第一侷限區域/量子點
11:第二侷限區域/貯集器
31:下矽層
32:部分矽層
33:階狀部
34:邊緣/隅角
35:平面區域
36:垂直區域
41:厚介電層
42:薄介電層
50:階狀部
51:第一金屬層
52:第二金屬層
61:第一導電通孔
62:第二導電通孔

Claims (15)

  1. 一種用於侷限電荷載子之矽基量子裝置，該裝置包括：一基板，其具有一第一平面區域；一矽層，其形成該基板之部分且包含具有一邊緣及一第二平面區域之一階狀部，其中該第二平面區域實質上平行於該第一平面區域且自該第一平面區域偏移；一第一電絕緣層，其經設置於該矽層上，上覆於該階狀部；一第一金屬層，其經設置於該第一電絕緣層上，上覆於該階狀部，經配置以經電連接使得當對該第一金屬層施加第一偏壓電位時，一第一侷限區域被引發，其中一或若干電荷載子侷限於該邊緣處之一第一侷限區域；及一第二金屬層，其經提供而上覆於該矽層之該第二平面區域，其中該第二金屬層係：與該第一金屬層電分離；且該第二金屬層經配置以經電連接使得當對該第二金屬層施加第二偏壓電位時，一第二侷限區域被引發，且該第一侷限區域可耦合至該第二侷限區域；其中該第一侷限區域在垂直於該邊緣之一方向上自該第二侷限區域移位，其特徵在於，一或若干電荷載子僅侷限於該第二金屬層下方之該矽層之該第二平面區域中之該第二侷限區域。
  2. 如請求項1之矽基量子裝置，其中該第二金屬層經設置於該第一電絕緣層上。
  3. 如請求項1或2之矽基量子裝置，其中該第二金屬層在垂直於該邊緣之一方向上自該第一金屬層移位。
  4. 如請求項1之矽基量子裝置，其中一第二電絕緣層經設置於該第一金屬層上，且該第二金屬層經設置於該第二電絕緣層上。
  5. 如請求項1或2之矽基量子裝置，其中該第一侷限區域可以一可調諧耦合強度耦合至該第二侷限區域，且該裝置進一步包括：一第一調諧金屬層，其定位於該第一金屬層與該第二金屬層之間；其中該第一調諧金屬層與該第一金屬層及該第二金屬層電隔離；且其中該第一調諧金屬層可操作以調諧該第一侷限區域與該第二侷限區域之間之該耦合強度。
  6. 如請求項1、2或4之矽基量子裝置，其進一步包括：一第一第一金屬層，其經配置以經電連接以便引發一第一第一侷限區域；一第二第一金屬層，其與該第一第一金屬層電分離且經配置以經電連接以便引發一第二第一侷限區域；及一第二調諧金屬層，其經設置於該第一第一金屬層與該第二第一金 屬層之間，且與該第一第一金屬層及該第二第一金屬層電分離；其中該第一第一侷限區域可以一可調諧耦合強度耦合至該第二第一侷限區域；及其中該第二調諧金屬層可操作以調諧該第一第一侷限區域與該第二第一侷限區域之間之該耦合強度。
  7. 如請求項1、2或4之矽基量子裝置，其中一第三電絕緣層經設置於該矽層下方。
  8. 如請求項1、2或4之矽基量子裝置，其中該第一金屬層及該第二金屬層分別與一第一導電通孔及一第二導電通孔電接觸。
  9. 如請求項1、2或4之矽基量子裝置，其中該第一金屬層沿著該邊緣橫向延伸使得可在該邊緣處一第一侷限區域中引發一長形量子點。
  10. 如請求項9之矽基量子裝置，其中該階狀部包括至少一第一邊緣及一第二邊緣，其中該第一邊緣及該第二邊緣相對於彼此對向一非零角度；其中該第一金屬層上覆於該階狀部之該第一邊緣且經配置以經電連接使得可在該第一邊緣處之一第一侷限區域中引發一長形量子點；及其中該裝置進一步包括：一第三金屬層，其經設置於該第一電絕緣層上，上覆於該階狀部之該第二邊緣，經配置以經電連接使得可在該第二邊緣處之一第一侷限區域 中引發一量子點。
  11. 如請求項10之矽基量子裝置，其進一步包括經組態以在該矽層中之該階狀部之各自邊緣處支撐對應長形量子點之複數個第一金屬層及經組態以在該矽層中之該階狀部之各自邊緣處支撐對應量子點之複數個第三金屬層，且其中各第一金屬層鄰近兩個單獨第三金屬層使得各長形量子點可耦合至兩個量子點。
  12. 一種組裝一如請求項1至11中任一項之矽基量子裝置之方法，其包括以下步驟：提供具有一第一平面區域之一基板；蝕刻該基板以形成包含具有一邊緣及一第二平面區域之一階狀部之一矽層，其中該第二平面區域實質上平行於該第一平面區域且自該第一平面區域偏移；在該矽層上沈積上覆於該階狀部之一第一電絕緣層；在該第一電絕緣層上沈積上覆於該階狀部之一第一金屬層，其中該第一金屬層經組態以經電連接使得當對該第一金屬層施加第一偏壓電位時一或若干電荷載子被侷限於該邊緣處之一第一侷限區域中；及在該矽層之該第二平面區域上沈積一第二金屬層，其中該第二金屬層經組態以與該第一金屬層電分離且經電連接使得當對該第二金屬層施加第二偏壓電位時一或若干電荷載子被侷限於僅在該第二金屬層下方之該矽層之該第二平面區域中之一第二侷限區域中，且該第一侷限區域可耦合至該第二侷限區域。
  13. 如請求項12之組裝一矽基量子裝置之方法，其中同時執行沈積該第一金屬層及該第二金屬層之該等步驟。
  14. 如請求項12之組裝一矽基量子裝置之方法，其進一步包括以下步驟：在該第一金屬層上沈積一第二電絕緣層；且其中該第二金屬層經設置於該第二電絕緣層上。
  15. 一種使用一如請求項1至11中任一項之矽基量子裝置之方法，其包括以下步驟：將一第一偏壓電位施加至該第一金屬層以將一或若干電荷載子侷限於一第一侷限區域中；及將一第二偏壓電位施加至該第二金屬層以將一或若干電荷載子侷限於一第二侷限區域中，其中該第二侷限區域僅在該第二金屬層下方之該矽層之該第二平面區域中；其中該第一偏壓電位及該第二偏壓電位經組態使得該第一侷限區域及該第二侷限區域經耦合。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201906934D0 (en) * 2019-05-16 2019-07-03 Quantum Motion Tech Limited Processor element for quantum information processor
CN114031033B (zh) * 2021-11-29 2023-04-07 电子科技大学 基于声子辅助的量子比特三维集成装置
FR3149428A1 (fr) * 2023-05-31 2024-12-06 Commissariat à l'Energie Atomique et aux Energies Alternatives Procédé de réalisation d’un dispositif semi-conducteur comprenant une grille latérale

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW564505B (en) * 2002-10-07 2003-12-01 Nat Science Council Single electron transistor and fabrication method thereof
TW200519379A (en) * 2003-08-29 2005-06-16 Japan Science & Tech Agency Field-effect transistor, single electron transistor, and sensor using same
TW200636933A (en) * 2005-04-06 2006-10-16 Univ Nat Sun Yat Sen Single electron transistor and method for manufacturing the same
EP3082073A1 (en) * 2015-04-12 2016-10-19 Hitachi Ltd. Quantum information processing
WO2019081837A1 (fr) * 2017-10-26 2019-05-02 Commissariat A L'Énergie Atomique Et Aux Energies Alternatives Procede de fabrication d'un composant electronique a doubles boites quantiques

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2288274A (en) * 1994-03-31 1995-10-11 Sharp Kk Quantum device and method of making such a device
EP1860600A1 (en) * 2006-05-26 2007-11-28 Hitachi Ltd. Quantum dot device
US7830695B1 (en) * 2006-10-30 2010-11-09 Hrl Laboratories Capacitive arrangement for qubit operations
EP2248157B1 (en) 2008-02-11 2019-09-04 Qucor Pty Ltd Control and readout of electron or hole spin
US8816325B2 (en) 2011-10-07 2014-08-26 The Regents Of The University Of California Scalable quantum computer architecture with coupled donor-quantum dot qubits
CN103515465B (zh) * 2012-06-29 2016-03-30 英飞凌科技股份有限公司 光电探测器及其制造方法
US9450147B2 (en) * 2013-12-27 2016-09-20 Apple Inc. LED with internally confined current injection area
WO2015184484A1 (en) 2014-06-06 2015-12-10 Newsouth Innovations Pty Limited Advanced processing apparatus
JP6570115B2 (ja) 2015-07-24 2019-09-04 国立研究開発法人産業技術総合研究所 単電子トランジスタ及びその製造方法並びに集積回路
AU2016303798B2 (en) 2015-08-05 2022-01-06 Diraq Pty Ltd Advanced processing apparatus comprising a plurality of quantum processing elements
US11158714B2 (en) * 2016-06-09 2021-10-26 Intel Corporation Quantum dot devices with trenched substrates
WO2017213659A1 (en) * 2016-06-10 2017-12-14 Intel Corporation Quantum dot devices with gate interface materials
WO2018004554A1 (en) * 2016-06-29 2018-01-04 Intel Corporation Quantum dot devices with modulation doped stacks
WO2018031007A1 (en) * 2016-08-10 2018-02-15 Intel Corporation Quantum dot array devices
US10593756B2 (en) * 2016-08-12 2020-03-17 Intel Corporation Quantum dot array devices
US11288586B2 (en) * 2016-09-27 2022-03-29 Intel Corporation Independent double-gate quantum dot qubits
US20190164959A1 (en) * 2016-09-29 2019-05-30 Intel Corporation On-chip control logic for qubits
FR3068518B1 (fr) 2017-06-28 2019-08-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de controle d'un dispositif quantique a qubit de spin
WO2019002761A1 (fr) * 2017-06-28 2019-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de controle d'un dispositif quantique a qubit de spin
FR3078441B1 (fr) * 2018-02-27 2020-03-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif quantique comprenant des transistors fet et des qubits co-integres sur un meme substrat
US10256206B2 (en) * 2018-03-16 2019-04-09 Intel Corporation Qubit die attachment using preforms
US10910488B2 (en) * 2018-06-26 2021-02-02 Intel Corporation Quantum dot devices with fins and partially wrapped gates

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW564505B (en) * 2002-10-07 2003-12-01 Nat Science Council Single electron transistor and fabrication method thereof
TW200519379A (en) * 2003-08-29 2005-06-16 Japan Science & Tech Agency Field-effect transistor, single electron transistor, and sensor using same
TW200636933A (en) * 2005-04-06 2006-10-16 Univ Nat Sun Yat Sen Single electron transistor and method for manufacturing the same
EP3082073A1 (en) * 2015-04-12 2016-10-19 Hitachi Ltd. Quantum information processing
WO2019081837A1 (fr) * 2017-10-26 2019-05-02 Commissariat A L'Énergie Atomique Et Aux Energies Alternatives Procede de fabrication d'un composant electronique a doubles boites quantiques

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