CN116885002A - 半导体结构及其形成方法 - Google Patents

Abstract

半导体结构包括隔离层；位于隔离层上方的第一源极/漏极金属电极和第二源极/漏极(S/D)金属电极；横向地设置在第一源极/漏极金属电极和第二源极/漏极金属电极之间的金属栅极；位于金属栅极的底表面和侧壁表面上的铁电层；以及氧化物半导体层。氧化物半导体层包括位于第一源极/漏极金属电极和第二源极/漏极金属电极下方的第一部分；位于铁电层下方并且比第一部分厚的第二部分；分别位于第一源极/漏极金属电极和第二源极/漏极金属电极之上的第三部分；以及分别位于第一源极/漏极金属电极和第二源极/漏极金属电极的侧壁上并且将第三部分连接到第二部分的第四部分。本发明的实施例还提供了形成半导体结构的方法。

Description

半导体结构及其形成方法

技术领域

本发明的实施例涉及半导体结构及其形成方法。

背景技术

半导体集成电路(IC)行业经历了指数级增长。IC材料和设计中的技术进步已经产生了几代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即每芯片面积的互连器件的数量)通常普遍增加，而几何尺寸(即使用制造工艺可以创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。因此，半导体制造工艺需要不断改进。

改进的一个领域是铁电(FE)场效应晶体管(FET)(或FeFET)制造工艺。FeFET是集成到CMOS后段制程(BEOL)工艺的有吸引力的候选器件，用于存储器中计算和其他应用。现有方法有时会受到源极/漏极金属与氧化物半导体沟道之间的接触面积低、有效沟道宽度低以及栅极形成后热工艺对阈值电压的负面影响。

发明内容

本发明的一些实施例提供了一种半导体结构，该半导体结构包括：隔离层；第一源极/漏极(S/D)金属电极和第二源极/漏极金属电极，位于隔离层上方；金属栅极，横向地设置在第一源极/漏极金属电极和第二源极/漏极金属电极之间；铁电层，位于金属栅极的底表面和侧壁表面上；以及氧化物半导体层，该氧化物半导体层包括：第一部分，位于第一源极/漏极金属电极和第二源极/漏极金属电极下方；第二部分，位于铁电层下方并且比第一部分厚；第三部分，分别位于第一源极/漏极金属电极和第二源极/漏极金属电极之上；以及第四部分，分别位于第一源极/漏极金属电极和第二源极/漏极金属电极的侧壁上并且将第三部分连接到第二部分。

本发明的另一些实施例提供了一种半导体结构，该半导体结构包括：隔离层；第一源极/漏极(S/D)金属电极和第二源极/漏极金属电极，位于隔离层上方；氧化物半导体层，其中，氧化物半导体层的第一部分设置在第一源极/漏极金属电极和第二源极/漏极金属电极之间，并且连接第一源极/漏极金属电极和第二源极/漏极金属电极；铁电层，设置在氧化物半导体层的第一部分的顶表面和侧壁表面上；以及金属栅极，横向地设置在第一源极/漏极金属电极和第二源极/漏极金属电极之间、在铁电层上、以及在氧化物半导体层的第一部分的顶表面和侧壁表面上。

本发明的又一些实施例提供了一种形成半导体结构的方法，该方法包括：提供层堆叠件，堆叠件包括隔离层、位于隔离层上方的第一氧化物半导体层、以及位于第一氧化物半导体层上方的第一金属层；图案化第一金属层以形成源极/漏极金属电极；在第一氧化物半导体层和源极/漏极金属电极上直接沉积第二氧化物半导体层；图案化第一氧化物半导体层和第二氧化物半导体层以形成氧化物半导体沟道层；在氧化物半导体沟道层的至少顶表面和侧壁表面上沉积铁电层；在铁电层上方沉积金属栅极层；以及对金属栅极层和铁电层执行平坦化工艺以暴露第二氧化物半导体层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制，而仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的各个方面的形成具有FeFET的半导体结构的方法的流程图。

图2A、图3A、图4A、图5A、图6A、图7A和图8A示出了根据本发明各个方面的具有FeFET的半导体结构的部分的立体图。

图2B、图3B、图4B、图5B、图6B、图7B和图8B分别示出了根据本发明各个方面的图2A、图3A、图4A、图5A、图6A、图7A和图8A中的半导体结构的部分沿着相应图中的“B-B”线的截面图。

图6C-1、图6C-2和图6C-3示出了根据本发明各个方面的图6A中的半导体结构的部分沿着图6A中的“C-C”线的截面图。

图9A示出了根据本发明各个方面的具有FeFET的半导体结构的部分的俯视图。

图9B-1、图9B-2和图9B-3示出了根据本发明各个方面的图9A中的半导体结构的部分沿着图9A中的“B-B”线的截面图。

图10A和图10B示出了根据本发明各个方面的具有FeFET的半导体结构的部分沿着图6A中的“C-C”线的截面图。

图11A、图11B、图12A、图12B、图13A、图13B和图14A示出了根据本发明各个方面的具有FeFET的半导体结构的部分沿着图6A中的“B-B”线的截面图。

图14B示出了根据本发明各个方面的图14A中的半导体结构的示例应用。

图15A和图15B示出了根据本发明各个方面的具有FeFET的半导体结构的部分的立体图。

图16A、图16B和图16C示出了根据本发明各个方面的具有FeFET的半导体结构的部分沿着图6A中的“B-B”线的截面图。

图17示出了根据本发明各个方面的具有FeFET的半导体结构的部分的立体图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，在此可以使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更进一步，当用“约”、“近似”等来描述数值或数值范围时，除非另有规定，否则根据本领域技术人员的知识，考虑到本文公开的特定技术，该术语涵盖在包括所描述的数值的合理范围(诸如+/-10％)内的数值。例如，术语“约5nm”可以涵盖从4.5nm至5.5nm、从4.0nm至5.0nm等的尺寸范围。

本发明大体上涉及半导体制造工艺及其结构，尤其涉及形成具有FeFET(或FEFET)的半导体器件的工艺。所公开的半导体器件可以是具有由FeFET形成的存储器单元的独立存储器IC，或者可以与MOSFET(诸如CMOSFET、FinFET、全环栅(GAA)晶体管(诸如纳米线FET和纳米片FET)、或者其他类型的多栅极FET)集成到IC中。在实施例中，所公开的工艺在形成FeFET时采用后栅极工艺，其中在形成FeFET的沟道、FET层和源极/漏极(S/D)电极之后形成FeFED的栅极。通过使用后栅极工艺，所公开的工艺降低了对FeFET阈值电压(Vt)的热影响，并改善了制造工艺和所得半导体结构的可靠性。另外，本发明的实施例在FeFET中使用了三栅极结构(即，在FeFET沟道的顶表面和两个侧壁表面上具有栅极)，这增加了有效沟道宽度并增强了FeFET的电流驱动和/或电流源能力(current drive and/or sourcecapability)。在本发明中，根据上下文，源极/漏极(或S/D)可以单独或共同地指代源极或漏极。通过参考附图进一步描述本发明的这些和其他方面。

图1是根据本发明各个方面的制造半导体器件的方法10的流程图。本发明考虑了额外处理。可以在方法10之前、期间和之后提供额外操作，并且对于方法10的额外实施例，可以移动、替换或消除所描述的一些操作。下面结合图2A至图8B描述方法10，图2A至图8B示出了根据一些实施例的在根据方法10的各个制造步骤处的半导体结构(或半导体器件)200的各个立体图和截面图。在一些实施例中，半导体结构200是独立的存储器器件。在一些实施例中，半导体结构200是IC芯片、片上系统(SoC)或其部分的部分，其包括各个无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、FinFET、纳米片FET、纳米线FET、其他类型的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。在一些实施例中，在IC的后段制程(BEOL)处并且在IC的前段制程(FEOL)处实施的CMOS晶体管之上实施半导体结构200。为了清楚起见，图2A至图8B被简化以更好地理解本发明的发明构思。可以在半导体结构200中添加额外的部件，并且在半导体结构200的其他实施例中，可以替换、修改或消除下面描述的一些部件。

在操作12，方法10(图1)形成、提供或提供有作为半导体结构200的部分的层堆叠件。参考图2A至图2B，在本实施例中，层堆叠件包括隔离层202、位于隔离层202上方的半导体层204a以及位于半导体层204a上方的金属层206'。层堆叠件可以包括未在图2A至图2B中描绘的其他层。

在实施例中，隔离层202包括介电材料，诸如氮化硅(Si₃N₄)、氧化硅(SiO₂)、其他合适的介电材料或它们的组合。在一些实施例中，隔离层202可以具有在约10nm至约100nm范围内的厚度(沿着“z”方向)。可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他合适的方法来形成隔离层202。

在一些实施例中，半导体层204a包括n型氧化物半导体，诸如非晶氧化铟钨(a-IWO)、非晶氧化铟锌(a-IZO)、非晶氧化铟钨锌(a-IWZO)、非晶氧化铟锡锌(a-ITZO)、非晶氧化铟锡(a-ITO)、非晶氧化铟(a-InO)、其他合适的n型氧化物半导体或它们的组合。在一些实施例中，半导体层204a包括p型氧化物半导体，诸如氧化锡(SnO_x)、氧化铜(Cu_xO)、氧化镍(NiO_x)、其他合适的p型氧化物半导体或它们的组合。在一些实施例中，半导体层204a可以具有在约10nm至约60nm范围内的厚度(沿着“z”方向)。可以通过CVD、PVD、ALD或其他合适的方法来形成半导体层204a。

在实施例中，金属层206'包括导电材料，诸如Mo、Ti、Pd、W、Co、Cr、Cu、Ni、Ta、Pt、Au、Al、TiW、TiN、TaN、WN、WCN、其他合适的导电材料或它们的组合。在一些实施例中，金属层206'可以具有在约10nm至约60nm范围内的厚度(沿着“z”方向)。可以通过CVD、PVD、ALD、镀或其他合适的方法来形成金属层206'。方法10可以在沉积层202、204a和206'中的每个之后执行退火工艺。

在操作14处，方法10(图1)图案化金属层206'以形成S/D金属电极206(也称为S/D206)，诸如图3A至图3B所示。在实施例中，操作14包括执行光刻工艺以在半导体结构200上方形成蚀刻掩模。光刻工艺可以包括在半导体结构200上方形成抗蚀剂层(例如，通过旋涂)、执行曝光前烘烤工艺、使用光掩模执行曝光工艺、执行曝光后烘烤工艺以及在显影溶液中显影曝光的抗蚀剂层。在显影之后，图案化的抗蚀剂层包括对应于光掩模的抗蚀剂图案，其中抗蚀剂图案提供对应于图3A中相邻S/D金属电极206之间的间隙的开口，同时覆盖半导体结构200的其余部分。可选地，可以通过其他方法来实施或替代曝光工艺，诸如无掩模微影制程、电子束写入、离子束写入或它们的组合。在形成蚀刻掩模之后，操作14施加一个或多个蚀刻工艺，该一个或多个蚀刻工艺选择性地蚀刻金属层206'，而最少(至不)蚀刻半导体层204a，从而形成S/D金属电极206。在实施例中，各个蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。在完成蚀刻之后，去除蚀刻掩模。方法10可以进一步执行清洁工艺。

在操作16处，方法10(图1)在S/D金属电极206和半导体层204a上方沉积另一半导体层204b，诸如图4A至图4B中所示。如图所描绘的，半导体层204b沉积在S/D金属电极206的顶表面和侧壁表面上以及半导体层204a的顶表面上。在实施例中，半导体层204b在其被沉积的各个表面上具有大约相同的厚度，即，半导体层204b是共形的或基本上共形的。在一些实施例中，半导体层204b包括n型氧化物半导体，诸如a-IWO、a-IZO、a-IWZO、a-ITZO、a-ITO、a-InO、其他合适的n型氧化物半导体，或它们的组合。在一些实施例中，半导体层204b包括p型氧化物半导体，诸如SnO_x、Cu_xO、NiO_x、其他合适的p型氧化物半导体或它们的组合。在实施例中，半导体层204b和204a包括相同的半导体材料。在可选的实施例中，半导体层204b和204a包括不同的半导体材料但具有相同的类型(n型或p型)。在一些实施例中，半导体层204b可以具有在约10nm至约60nm范围内的厚度(沿着“z”方向)。在实施例中，半导体层204b和204a具有大约相同的厚度。方法10可以在沉积半导体层204b之后执行退火工艺。

在操作18处，方法10(图1)图案化半导体层204b和204a以形成氧化物半导体沟道204c(也被称为沟道204c)，诸如图5A至图5B所示。在实施例中，操作18包括执行光刻工艺以在半导体结构200上方形成蚀刻掩模，如上面参考操作14所讨论的那样。蚀刻掩模覆盖位于S/D金属电极206的顶表面和侧壁表面上的半导体层204b的部分，以及覆盖位于某些S/D金属电极206之间并且对应于FeFET的沟道的半导体层204b的部分，同时暴露半导体层204b的其他部分。在形成蚀刻掩模之后，操作18施加一个或多个蚀刻工艺，该一个或多个蚀刻工艺选择性地蚀刻半导体层204b和204a，而最少(至不)蚀刻隔离层202。在实施例中，各个蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻和/或其他合适的工艺。在完成蚀刻之后，去除蚀刻掩模。

如图5A至图5B所示，每个沟道204c设置在两个S/D金属电极206之间，并且每个沟道204c通过S/D金属电极206侧壁上的半导体层204b的部分连接两个S/D金属电极206。此外，每个沟道204c包括直接位于半导体层204a的部分上的半导体层204b的部分。因此，沟道204c的厚度大约等于半导体层204b的厚度加上半导体层204a的厚度。此外，直接位于S/D金属电极206下方的半导体层204a的部分保留在半导体结构200中，而其他部分(除了在沟道204c中的那些部分之外)被去除。更进一步，直接位于S/D金属电极206之上和S/D金属电极206的侧壁上的半导体层204b的部分保留在半导体结构200中，而其他部分(除了在沟道204c中的那些部分之外)被去除。暴露了隔离层202的部分顶表面。在图5A至图5B所示的实施例中，每个S/D金属电极206被半导体层204a(位于S/D金属电极206下方)和半导体层204b(位于S/D金属电极206的顶部和侧壁上)的组合完全环绕。这大大增加了S/D金属电极206与半导体层204a和204b之间的接触面积，这也增加了S/D金属电极206和沟道204c之间的接触面积，并且降低了S/D金属电极206和沟道204c之间的接触电阻。降低的接触电阻有利地致使要形成的FeFET 225(图6B)的电流驱动或电流源能力增加。

在操作20处，方法10(图1)在隔离层202、半导体层204b和沟道204c上方沉积FE层210。随后，在操作20处，方法10在FE层210上方沉积金属层212并对金属层212和FE层210执行平坦化工艺。在图6A、图6B、图6C-1、图6C-2和图6C-3中示出了根据一些实施例的所得结构。图6C-1、图6C-2和图6C-3示出了具有不同截面形状的沟道204c的半导体结构200的实施例。

在一些实施例中，FE层210包括Hf_l-xZr_xO₂、BaMgF₄、BaTiO₃-PbZrO、(Ba,Sr)TiO₃、Bi₄Ti₃O₁₂、LiNbO₃、LiTaO₃、(Pb,La)TiO₃、(Pb,La)(Zr,Ti)O₃、Pb(Zr,Ti)O₃、SrBi₂Ta₂O₉、Bi_{4- x}La_xT_i3O₁₂(BLT)、BiFeO₃、YMnO₃、YbMnO₃、BiMnO₃、Pb(Fe_0.5W_0.5)₃、HfO₂或其他合适的FE材料。在一些实施例中，FE层210可以具有在约5nm至约30nm范围内的厚度。可以使用CVD、PVD、ALD或其他合适的方法来沉积FE层210。在实施例中，FE层210以均匀或基本上均匀的厚度沉积在隔离层202、半导体层204b和沟道204c的表面上。如图6C-1、图6C-2和图6C-3所示，FE层210沉积在每个沟道204c的顶表面和侧壁表面上(即，在三个侧面上包裹在每个沟道204c周围)。方法10可以在沉积FE层210之后并且在沉积金属层212之前执行退火工艺。

在各个实施例中，金属层212可以包括Mo、Ti、Pd、W、Co、Cr、Cu、Ni、Ta、Pt、Au、Al、TiW、TiN、TaN、WN、WCN或其他合适的导电材料。在沉积FE层210之后，沉积金属层212以填充相邻S/D金属电极206之间的任何剩余间隔。可以使用任何合适的方法来沉积金属层212，诸如CVD、PVD、ALD和/或镀。在沉积FE层210和金属层212之后，方法10对金属层212和FE层210执行平坦化工艺(诸如化学机械平坦化(CMP)工艺)以暴露半导体层204b。可以将半导体层204b用作CMP蚀刻停止。也将金属层212的剩余部分称为金属栅极212或金属栅电极212。

如图6A、图6B、图6C-1、图6C-2和图6C-3所描绘的，FeFET 225形成有沟道204c、FE层210、通过沟道204c连接的两个S/D金属电极206和金属栅极212，其中在这些元件中，最后形成金属栅极212。通过最后形成金属栅极212，本发明减少了金属栅极212将经历的热工艺(诸如上面讨论的各个退火工艺)的数量。这有利地改善了FeFET 225的阈值电压(Vt)的可靠性和可预测性。

如图6C-1、图6C-2和图6C-3所示，FE层210设置在沟道204c的顶表面和侧壁表面上，并且栅电极212也设置在每个沟道204c的顶表面和侧壁表面上(即，在三个侧面上包裹在每个沟道204c周围)，从而形成三栅极。这有利地增加了FeFET 225的有效沟道宽度(有效沟道宽度是图6C-1至图6C-3中与FE层210接触的沟道204c的三个侧面的总长度)并且增加了FeFET 225的电流驱动和/或电流源能力。此外，沟道204c可以具有各种形状，诸如具有正方形截面(图6C-1)、矩形截面(图6C-2)、半椭圆形截面(图6C-3)、或其他合适的形状。FE层210和沟道204c直接设置在隔离层202上。

在操作22处，方法10(图1)形成隔离结构214以隔离某些FeFET 225，在图7A至图7B中示出了该实施例。这包含了多种工艺，包括蚀刻、沉积和平坦化。例如，操作22可以执行光刻工艺以在半导体结构200上方形成蚀刻掩模，如上面参考操作14所讨论的那样。蚀刻掩模覆盖半导体结构200的部分并暴露金属栅极212的某些部分。在形成蚀刻掩模之后，操作22施加一个或多个蚀刻工艺，该一个或多个蚀刻工艺选择性地蚀刻金属栅极212，而最少(至不)蚀刻FE层210。在实施例中，各个蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻和/或其他合适的工艺。在完成蚀刻之后，去除蚀刻掩模。蚀刻工艺在相邻FeFET 225之间产生隔离沟槽。随后，操作22将一种或多种隔离材料沉积到隔离沟槽中并且对该一种或多种隔离材料执行CMP工艺以暴露半导体层204b的顶表面。可以将半导体层204b用作CMP蚀刻停止。一种或多种隔离材料的部分保留在隔离沟槽中并成为隔离结构214。在实施例中，隔离结构214可以包括氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料、和/或其他合适的绝缘材料。在实施例中，隔离结构214和隔离层202可以包括相同的材料或不同的材料。

在操作24处，方法10(图1)形成电连接到S/D金属电极206的金属通孔222和金属线224，诸如图8A至图8B所示。这包含了各种工艺。在实施例中，操作24在隔离结构214、栅电极212、半导体层204b和FE层210上方形成隔离层220，诸如图8B所示。为简单起见，隔离层220未在图8A中示出。在实施例中，隔离层220也设置在金属线224之间，并且沿着“y”方向将金属线224彼此横向隔离。隔离层220可以包括Si₃N₄、SiO₂、SiCN、SiC、SiON、SiOCN、氟掺杂的石英玻璃、碳掺杂的氧化硅、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、苯并环丁烯(BCB)、聚酰亚胺、其他合适的介电材料，或它们的组合。在实施例中，隔离结构214和隔离层220可以包括相同的材料或不同的材料。在形成隔离层220之后，操作24可以使用镶嵌、双镶嵌或包括蚀刻、沉积和CMP的其他合适的工艺在隔离层220中形成通孔222和金属线224。例如，操作24可以通过使用光刻和蚀刻工艺在隔离层220中形成线沟槽和通孔开口，将一种或多种金属沉积到线沟槽和通孔开口中，以及对一种或多种金属执行CMP工艺。保留在通孔开口中的一种或多种金属的部分称为通孔222，并且保留在线沟槽中的一种或多种金属的部分成为金属线224。在实施例中，通孔222和金属线224可以包括Mo、Ti、Pd、W、Co、Cr、Cu、Ni、Ta、Pt、Au、Al、TiW、TiN、TaN、WN、WCN、其他合适的金属、或它们的组合。通孔222和金属线224可以包括相同的金属或不同的金属。如图8A至图8B所示，通孔222直接设置在S/D金属电极206上，并且作为金属线224和S/D金属电极206之间的电连接件。金属线224可以起到具有FeFET225作为存储器单元的存储器阵列中的位线(BL)和/或源极线(SL)的作用。方法10(图1)可以执行进一步的制造，诸如在金属线224之上形成互连层、形成钝化层等等。

在一些实施例中，FeFET 225可以在两个S/D金属电极206之间包括多个沟道204c以进一步增加有效沟道宽度。图9A、图9B-1、图9B-2和图9B-3示出了FeFET 225包括位于两个S/D金属电极206之间的三个沟道204c的实施例。在各个实施例中，FeFET 225可以包括一个、两个、三个、四个或多于四个的沟道204c。图9A示出了FeFET 225的部分的俯视图。S/D金属电极206(未显示)位于半导体层204b之下。图9B-1、图9B-2和图9B-3示出了沿着图9A中的“B-B”线的FeFET 225的截面图。图9B-1示出了每个沟道204c具有正方形截面的FeFET 225的实施例。图9B-2示出了每个沟道204c具有矩形截面的FeFET 225的实施例。图9B-3示出了每个沟道204c具有半椭圆形截面的FeFET 225的实施例。在每个实施例中，FE层210设置在每个沟道204c的顶部和侧壁上，并且栅电极212也设置在每个沟道204c的顶部和侧壁上以及FE层210上。另外，沟道204c和FE层210设置在隔离层202上。

在一些实施例中，FeFET 225可以包括多个FE层210，或者FeFET 225的FE层210可以包括多个子层并且每个子层包括FE材料。这在图10A和图10B中说明，图10A和图10B示出了根据一些实施例的沿着图6A的“CC”线截取的半导体结构200的部分的截面图。图10A示出了FeFET 225中的FE层210包括两个子层210a和210b的实施例。子层210a设置在沟道204c的顶部和侧壁上，并且不设置在隔离层202的顶表面上(除了位于沟道204c的侧壁上的部分之外)。子层210b设置在子层210a上、沟道204c的顶部和侧壁上、以及隔离层202的顶表面上。在本实施例中，子层210a和210b包括不同的FE材料。图10B示出了FeFET 225中的FE层210包括三个子层210a、210b和210c的实施例。子层210a和210b设置在沟道204c的顶部和侧壁上，并且不设置在隔离层202的顶表面上(除了位于沟道204c的侧壁上的部分之外)。子层210b设置在子层210a上。子层210c设置在子层210b上、沟道204c的顶部和侧壁上、以及隔离层202的顶表面上。在本实施例中，子层210a、210b和210c包括不同的FE材料。在沟道204c和栅电极212之间具有多个FE层有助于稳定铁电开关。

在实施例中，诸如图11A所示，每个FeFET 225包括两个S/D金属电极206并且不与邻近的FeFET共享公共源极或漏极。单独的FeFET 225通过隔离结构214与其他的FeFET 225隔离。在进一步的实施例中，诸如图11B所示，每个FeFET 225还包括直接位于沟道204c和栅电极212之下的辅助栅极(AG)230。在实施例中，FeFET 225的辅助栅极230和栅电极212可以独立地开启或关闭，这有助于控制相应FeFET 225的存储状态。

在实施例中，诸如图12A所示，每个FeFET 225包括两个S/D金属电极206并且不与邻近的FeFET共享公共源极或漏极。单独的FeFET没有彼此隔离，而是通过栅电极212互连(即，共享公共栅电极212)。在进一步的实施例中，诸如图12B所示，每个FeFET 225还包括直接位于沟道204c和栅电极212之下的辅助栅极(AG)230。在实施例中，辅助栅极230和栅电极212可以独立地开启或关闭，这有助于控制FeFET 225的存储状态。

在实施例中，诸如图13A所示，每个FeFET 225包括两个S/D金属电极206，并且两个邻近的FeFET 225共享公共S/D金属电极206。例如，图13A中左侧的两个FeFET 225共享公共(中间)S/D金属电极206，并且图13A中右侧的两个FeFET 225共享公共(中间)S/D金属电极206。此外，图13A中左侧的两个FeFET 225共享公共栅电极212，并且图13A中右侧的两个FeFET 225共享公共栅电极212。在实施例中，共享的S/D金属电极206被连接到位线(金属线224的实施例)，并且共享的S/D金属电极206左侧和右侧的两个S/D金属电极206被连接到源极线(金属线224的实施例)。在另一实施例中，共享的S/D金属电极206被连接到源极线(金属线224的实施例)，并且共享的S/D金属电极206左侧和右侧的两个S/D金属电极206被连接到位线(金属线224的实施例)。在进一步的实施例中，诸如图13B所示，每个FeFET 225还包括直接位于沟道204c和栅电极212之下的辅助栅极(AG)230。在实施例中，辅助栅极230和栅电极212可以独立地开启或关闭，这有助于控制相应FeFET 225的存储状态。

图14A和图14B示出了根据本发明的实施例的FeFET 225作为存储器单元的应用。FeFET 225的结构与图7B所示的结构相同。在图14A至图14B中，“ch-1”是指位于左侧S/D金属电极206的侧壁上的半导体层204b部分，并且“ch-2”是指位于右侧S/D金属电极206的侧壁上的半导体层204b的部分。部分ch-1和ch-2将沟道204c垂直地连接到S/D金属电极206顶表面上的半导体层204b的部分。部分ch-1和ch-2可以被独立地控制以实现由FE层210中的电场驱动的极化状态(例如，向上或向下)，该电场是通过在电极(栅电极212和相应的S/D金属电极206)之间施加电场创建的。ch-1和ch-2中的极化状态可以用来制作2位存储器单元，从而提供4个存储状态，(1,1)、(1,0)、(0,1)和(0,0)。

图15A和图15B示出了隔离结构214和栅电极212具有与图7A至图7B中的实施例不同的形状的实施例。在图7A中，每个隔离结构214在俯视图中具有沿着“y”方向纵向延伸的矩形形状，并且每个栅电极212在俯视图中具有沿着“y”方向纵向延伸的矩形形状以及沿着“x”方向纵向延伸并到达相邻的隔离结构214的多个矩形形状。

在图15A中，每个栅电极212在俯视图中具有沿着“y”方向纵向延伸的矩形形状，并且每个隔离结构214在俯视图中具有沿着“y”方向纵向延伸的矩形形状以及沿着“x”方向纵向延伸并到达相邻的栅电极212的多个矩形形状。

在图15B中，每个隔离结构214在俯视图中具有沿着“y”方向纵向延伸的矩形形状以及沿着“x”方向纵向延伸并到达S/D金属电极206的中间附近位置的多个矩形形状。类似地，每个栅电极212在俯视图中具有沿着“y”方向纵向延伸的矩形形状以及沿着“x”方向纵向延伸并到达S/D金属电极206的中间附近位置的多个矩形形状。沿着“x”方向纵向延伸的栅电极212的部分和隔离结构214的部分彼此相遇。

当在操作22中形成隔离结构214时，方法10可以去除栅电极212而不蚀刻隔离区域(例如，FeFET之间)中的FE层210和半导体层204b，诸如图7A至图7B所示。可选地，方法10也可以去除隔离区域中的FE层210和/或半导体层204b的部分。参考图16A、图16B和图16C讨论这些实施例中的一些实施例。

图16A示出了方法10在操作22处去除了隔离区域中的栅电极212和FE层210但不去除半导体层204b的实施例。如此一来，隔离结构214直接接触S/D金属电极206侧壁上的半导体层204b，并且直接接触隔离层202。本实施例的其他方面与图7A至图7B中所示实施例的其他方面相同。

图16B示出了方法10在操作22处去除隔离区域中的栅电极212和FE层210，以及位于S/D金属电极206的侧壁上的半导体层204b的部分的实施例。如此一来，隔离结构214直接接触S/D金属电极206的侧壁并且直接接触隔离层202。本实施例的其他方面与图7A至图7B中所示实施例的其他方面相同。

图16C示出了方法10在操作22处去除了隔离区域中的栅电极212、FE层210、位于S/D金属电极206的侧壁上的半导体层204b的部分、位于S/D金属电极206的顶表面上的半导体层204b的部分、以及位于S/D金属电极206的底表面上的半导体层204a的部分的实施例。如此一来，隔离结构214直接接触S/D金属电极206的顶表面、底表面及侧壁，并且直接接触隔离层202。本实施例的其他方面与图7A至图7B中所示实施例的其他方面相同。

在一些实施例中，半导体结构200是单独的器件，诸如单独的存储器IC。在一些实施例中，半导体结构200与其他器件(诸如CMOSFET)集成在IC上。图17示出了这样的实施例。参考图17，半导体结构200与晶体管150集成在IC 100中。晶体管150在衬底102中或衬底102上实施并且包括源极/漏极区域104、栅电极106和栅极间隔件108。晶体管150通过隔离结构(诸如浅沟槽隔离STI)105彼此隔离。晶体管150可以是平面MOS晶体管、FinFET、全环栅(GAA)晶体管或其他类型的晶体管。在图17所示的实施例中，将字线(WL)112从半导体结构200下方连接到栅电极212。在另一实施例中，将WL 112从半导体结构200之上连接到栅电极212。在图17所示的实施例中，将WL 112进一步连接到设置在各个晶体管150的栅电极106上方的栅极通孔110。在图17所示的实施例中，半导体结构200可以在晶体管150之上的IC 100的第N互连层(或金属层)处实施，其中N是自然数。例如，半导体结构200可以在IC 100的第四互连层处实施(换言之，半导体结构200可以在IC 100的第三互连层和第五互连层之间实施)。晶体管150可以用于实施读取和写入逻辑用以访问半导体结构200中的存储器单元(由FeFET 225形成)。在这个方面，晶体管150可以与第一S/D金属电极和第二S/D金属电极206和/或栅电极212互连。

本发明提供了如上所述的各个实施例。来自不同实施例的特征可以组合以形成本发明的额外实施例。尽管不旨在限制，但本发明的实施例提供了以下优势中的一个或多个。例如，本发明的实施例使用后栅极工艺在FeFET中形成栅电极，这降低了对FeFET阈值电压(Vt)的热影响并提高了制造工艺的可靠性。对于另一实例，本发明的实施例采用三栅极结构(即，具有设置在沟道的顶表面和侧壁表面上的栅电极)，这增加了FeFET的有效沟道宽度。此外，在本发明的一些实施例中，半导体层设置在(例如完全环绕)S/D金属电极周围并提供FeFET沟道，这降低了S/D到沟道的接触电阻并增强了FeFET的电流驱动和/或电流源能力。

在一个示例性方面，本发明涉及一种半导体结构，该半导体结构包括隔离层；位于隔离层上方的第一源极/漏极(S/D)金属电极和第二源极/漏极(S/D)金属电极；横向地设置在第一S/D金属电极和第二S/D金属电极之间的金属栅极；位于金属栅极的底表面和侧壁表面上的铁电层；以及氧化物半导体层。氧化物半导体层包括位于第一S/D金属电极和第二S/D金属电极下方的第一部分；位于铁电层下方并且比第一部分厚的第二部分；分别位于第一S/D金属电极和第二S/D金属电极之上的第三部分；以及分别位于第一S/D金属电极和第二S/D金属电极的侧壁上并且将第三部分连接到第二部分的第四部分。

在半导体结构的实施例中，第一S/D金属电极和第二S/D金属电极中的每个包括Mo、Ti、Pd、W、Co、Cr、Cu、Ni、Ta、Pt、Au、Al、TiW、TiN、TaN、WN或WCN。在另一实施例中，金属栅极包括Mo、Ti、Pd、W、Co、Cr、Cu、Ni、Ta、Pt、Au、Al、TiW、TiN、TaN、WN或WCN。

在半导体结构的实施例中，铁电层包括Hf_l-xZr_xO₂、BaMgF₄、BaTiO₃-PbZrO、(Ba,Sr)TiO₃、Bi₄Ti₃O₁₂、LiNbO₃、LiTaO₃、(Pb,La)TiO₃、(Pb,La)(Zr,Ti)O₃、Pb(Zr,Ti)O₃、SrBi₂Ta₂O₉、Bi_4-xLa_xTi₃O₁₂、BiFeO₃、YMnO₃、YbMnO₃、BiMnO₃、Pb(Fe_0.5W_0.5)₃或HfO₂。在一些实施例中，氧化物半导体层包括非晶氧化铟钨(a-IWO)、非晶氧化铟锌(a-IZO)、非晶氧化铟钨锌(a-IWZO)、非晶氧化铟锡锌(a-ITZO)、非晶氧化铟锡(a-ITO)、非晶氧化铟(a-InO)、SnO_x、Cu_xO或NiO_x。

在半导体结构的实施例中，铁电层和金属栅极设置在氧化物半导体层的第二部分的顶表面和侧壁表面上。在进一步的实施例中，氧化物半导体层的第二部分在垂直于从第一S/D金属电极到第二S/D金属电极的方向截取的截面图中为正方形或矩形的形状。在更进一步的实施例中，氧化物半导体层的第二部分在垂直于从第一S/D金属电极到第二S/D金属电极的方向截取的截面图中为半椭圆形形状。

在实施例中，半导体结构还包括设置在第一S/D金属电极上的第一通孔；设置在第二S/D金属电极上的第二通孔；设置在第一通孔上并沿着从第一S/D金属电极到第二S/D金属电极的第一方向纵向延伸的第一金属线；以及设置在第二通孔上并沿着第一方向纵向延伸的第二金属线。在进一步的实施例中，第一S/D金属电极和第二S/D金属电极、第一通孔和第二通孔、以及第一金属线和第二金属线包括相同的金属。在更进一步的实施例中，第一S/D金属电极和第二S/D金属电极包括与第一通孔和第二通孔以及第一金属线和第二金属线不同的金属。

在一些实施例中，半导体结构还包括位于隔离层之下的晶体管，其中，晶体管与第一S/D金属电极和第二S/D金属电极以及金属栅极互连。

在另一示例性方面，本发明涉及一种半导体结构，该半导体结构包括隔离层；位于隔离层上方的第一源极/漏极(S/D)金属电极和第二源极/漏极金属电极；以及氧化物半导体层，其中，氧化物半导体层的第一部分设置在第一S/D金属电极和第二S/D金属电极之间并且连接第一S/D金属电极和第二S/D金属电极。半导体结构还包括设置在氧化物半导体层的第一部分的顶表面和侧壁表面上的铁电层、以及横向地设置在第一S/D金属电极和第二S/D金属电极之间、铁电层上以及氧化物半导体层的第一部分的顶表面和侧壁表面上的金属栅极。

在半导体结构的实施例中，氧化物半导体层还包括位于第一S/D金属电极和第二S/D金属电极的底表面上的第二部分、位于第一S/D金属电极和第二S/D金属电极的顶表面上的第三部分，以及位于第一S/D金属电极和第二S/D金属电极的侧壁表面上的第四部分。在进一步的实施例中，第一部分比第二部分、第三部分和第四部分中的每个都厚。

在实施例中，半导体结构还包括分别设置在第一S/D金属电极和第二S/D金属电极上的第一通孔和第二通孔，以及分别设置在第一通孔和第二通孔上的第一金属线和第二金属线。在进一步的实施例中，半导体结构还包括位于隔离层之下的晶体管。

在又一示例性方面，本发明涉及一种方法。该方法包括提供层堆叠件，层堆叠件包括隔离层、位于隔离层上方的第一氧化物半导体层、以及位于第一氧化物半导体层上方的第一金属层；图案化第一金属层以形成源极/漏极金属电极；以及在第一氧化物半导体层和源极/漏极金属电极上直接沉积第二氧化物半导体层。该方法还包括图案化第一氧化物半导体层和第二氧化物半导体层以形成氧化物半导体沟道层；在氧化物半导体沟道层的至少顶表面和侧壁表面上沉积铁电层；在铁电层上方沉积金属栅极层；以及对金属栅极层和铁电层执行平坦化工艺，以暴露第二氧化物半导体层。

在实施例中，该方法还包括用隔离材料替换金属栅极层的部分。在进一步的实施例中，该方法包括形成连接到源极/漏极金属电极的金属通孔以及在金属通孔上方形成金属线并将金属线连接到金属通孔。

前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：

隔离层；

第一源极/漏极(S/D)金属电极和第二源极/漏极金属电极，位于所述隔离层上方；

金属栅极，横向地设置在所述第一源极/漏极金属电极和所述第二源极/漏极金属电极之间；

铁电层，位于所述金属栅极的底表面和侧壁表面上；以及

氧化物半导体层，所述氧化物半导体层包括：

第一部分，位于所述第一源极/漏极金属电极和所述第二源极/漏极金属电极下方；

第二部分，位于所述铁电层下方并且比所述第一部分厚；

第三部分，分别位于所述第一源极/漏极金属电极和所述第二源极/漏极金属电极之上；以及

第四部分，分别位于所述第一源极/漏极金属电极和所述第二源极/漏极金属电极的侧壁上并且将所述第三部分连接到所述第二部分。

2.根据权利要求1所述的半导体结构，其中，所述第一源极/漏极金属电极和所述第二源极/漏极金属电极中的每个包括Mo、Ti、Pd、W、Co、Cr、Cu、Ni、Ta、Pt、Au、Al、TiW、TiN、TaN、WN或WCN。

3.根据权利要求1所述的半导体结构，其中，所述金属栅极包括Mo、Ti、Pd、W、Co、Cr、Cu、Ni、Ta、Pt、Au、Al、TiW、TiN、TaN、WN或WCN。

4.根据权利要求1所述的半导体结构，其中，所述铁电层包括Hf_1-xZr_xO₂、BaMgF₄、BaTiO₃-PbZrO、(Ba,Sr)TiO₃、Bi₄Ti₃O₁₂、LiNbO₃、LiTaO₃、(Pb,La)TiO₃、(Pb,La)(Zr,Ti)O₃、Pb(Zr,Ti)O₃、SrBi₂Ta₂O₉、Bi_4-xLa_xTi₃O₁₂、BiFeO₃、YMnO₃、YbMnO₃、BiMnO₃、Pb(Fe_0.5W_0.5)₃或HfO₂。

5.根据权利要求1所述的半导体结构，其中，所述氧化物半导体层包括非晶氧化铟钨(a-IWO)、非晶氧化铟锌(a-IZO)、非晶氧化铟钨锌(a-IWZO)、非晶氧化铟锡锌(a-ITZO)、非晶氧化铟锡(a-ITO)、非晶氧化铟(a-InO)、SnO_x、Cu_xO或NiO_x。

6.根据权利要求1所述的半导体结构，其中，所述铁电层和所述金属栅极设置在所述氧化物半导体层的所述第二部分的顶表面和侧壁表面上。

7.根据权利要求6所述的半导体结构，其中，所述氧化物半导体层的所述第二部分在垂直于从所述第一源极/漏极金属电极到所述第二源极/漏极金属电极的方向截取的截面图中为正方形或矩形形状。

8.根据权利要求6所述的半导体结构，其中，所述氧化物半导体层的所述第二部分在垂直于从所述第一源极/漏极金属电极到所述第二源极/漏极金属电极的方向截取的截面图中为半椭圆形形状。

9.一种半导体结构，包括：

隔离层；

第一源极/漏极(S/D)金属电极和第二源极/漏极金属电极，位于所述隔离层上方；

氧化物半导体层，其中，所述氧化物半导体层的第一部分设置在所述第一源极/漏极金属电极和所述第二源极/漏极金属电极之间，并且连接所述第一源极/漏极金属电极和所述第二源极/漏极金属电极；

铁电层，设置在所述氧化物半导体层的所述第一部分的顶表面和侧壁表面上；以及

金属栅极，横向地设置在所述第一源极/漏极金属电极和所述第二源极/漏极金属电极之间、在所述铁电层上、以及在所述氧化物半导体层的所述第一部分的所述顶表面和侧壁表面上。

10.一种形成半导体结构的方法，包括：

提供层堆叠件，所述堆叠件包括隔离层、位于所述隔离层上方的第一氧化物半导体层、以及位于所述第一氧化物半导体层上方的第一金属层；

图案化所述第一金属层以形成源极/漏极金属电极；

在所述第一氧化物半导体层和所述源极/漏极金属电极上直接沉积第二氧化物半导体层；

图案化所述第一氧化物半导体层和所述第二氧化物半导体层以形成氧化物半导体沟道层；

在所述氧化物半导体沟道层的至少顶表面和侧壁表面上沉积铁电层；

在所述铁电层上方沉积金属栅极层；以及

对所述金属栅极层和所述铁电层执行平坦化工艺以暴露所述第二氧化物半导体层。