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KR102812507B1 - 양자점 디바이스 - Google Patents

양자점 디바이스 Download PDF

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KR102812507B1
KR102812507B1 KR1020227035019A KR20227035019A KR102812507B1 KR 102812507 B1 KR102812507 B1 KR 102812507B1 KR 1020227035019 A KR1020227035019 A KR 1020227035019A KR 20227035019 A KR20227035019 A KR 20227035019A KR 102812507 B1 KR102812507 B1 KR 102812507B1
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마이클 포가티
존 모턴
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퀀텀 모션 테크놀로지스 리미티드
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Abstract

전하 캐리어들을 구속하기 위한 실리콘 기반 양자 디바이스가 제공된다. 상기 디바이스는, 제1 평면 영역(137)을 갖는 기판; 상기 기판의 일부를 형성하고, 에지(34)가 있는 단차(33) 및 제2 평면 영역(135)을 포함하는 실리콘 층(32) - 상기 제2 평면 영역(135)은 상기 제1 평면 영역(137)과 실질적으로 평행하고, 이로부터 오프셋됨 -; 단차(33) 위에 놓이는, 실리콘 층(32) 상에 제공된 제1 전기 절연층(42); 단차(33) 위에 있는 제1 전기 절연층(42) 상에 제공되고, 전하 캐리어 또는 전하 캐리어들이 에지(34)에서 구속될 수 있는 제1 구속 영역(10)을 유도할 수 있도록 전기적으로 연결되도록 배열된 제1 금속 층(51); 및 상기 실리콘 층의 제2 평면 영역(135) 위에 제공된 제2 금속 층(52)을 포함하고, 이때 상기 제2 금속 층은, 상기 제1 금속 층(51)과 전기적으로 분리되어 있고; 전하 캐리어 또는 전하 캐리어들이 제2 금속 층(52) 아래의 실리콘 층(32)의 제2 평면 영역(135)에만 구속될 수 있는 제2 구속 영역(11)을 유도할 수 있고, 제1 구속 영역(10)이 제2 구속 영역(11)에 커플링될 수 있도록 전기적으로 연결되도록 배열되며; 제1 구속 영역(10)은 에지(34)에 수직인 방향으로 제2 구속 영역(11)으로부터 변위된다. 또한, 실리콘 기반 양자 디바이스를 조립하는 방법 및 실리콘 기반 양자 디바이스를 사용하는 방법이 제공된다.

Description

양자점 디바이스
본 발명은 양자 계산(quantum computation)을 위한 실리콘 기반 양자 디바이스에 관한 것이다.
양자 컴퓨터의 구현에는 많은 수의 큐비트(qubit)들이 필요하다. 단기 중간 규모 양자 컴퓨팅(near-term intermediate-scale quantum computing), 또는 NISQ 시대에 양자 계산 프로세스(quantum computational process)는 50 내지 100 큐비트를 사용할 수 있다.
큐비트, 또는 양자 비트는 고전 컴퓨팅에서 사용되는 고전적 "비트"와 유사한 양자이다. 큐비트에는 정보가 포함되며, 양자 계산에는 큐비트의 조작 및 처리가 포함된다. 복잡한 계산 프로세스를 수행하기 위해, 많은 수의 큐비트들이 사용된다.
큐비트는 전자나 정공과 같은 전하 캐리어가 3개 차원에서 정전기적으로 구속될 수 있는 양자 구속 구조(quantum confinement structure)인 양자점을 기반으로 할 수 있다. 전자(또는 정공)의 상태는 정보를 제공한다. 3개 차원에서 구속을 제공하는 방법에는 여러 가지가 있다. 예를 들어, 실리콘 나노와이어(SiNW) 양자점의 경우와 같이 기하학과 게이팅의 조합이 사용될 수 있다. 절연된 SiNW의 상부에 수직으로 놓인 전도성 재료의 좁은 스트립("게이트")에 전압을 인가하여 SiNW의 코너(corner)에 양자점을 유도할 수 있다. SiNW의 코너는 2차원에서의 구속을 제공하고, 게이트는 세 번째 차원에서의 구속을 제공한다.
다중 양자점들은 SiNW를 따라 배치되어 양자점의 1차원 어레이를 생성할 수 있다. 그러나, 이 아키텍처는 매우 제한적이다.
양자 컴퓨팅에서 사용하기 위한 확장 가능한 아키텍처를 만드는 것이 바람직하다.
본 발명의 일 측면은 전하 캐리어들을 구속하기 위한 실리콘 기반 양자 디바이스를 제공한다. 상기 디바이스는 제1 평면 영역을 갖는 기판 및 상기 기판의 일부를 형성하는 실리콘 층을 포함한다. 실리콘 층은 에지가 있는 단차(step) 및 제2 평면 영역을 포함하며, 이때 상기 제2 평면 영역은 제1 평면 영역에 실질적으로 평행하고 이로부터 오프셋(offset)된다. 단차 위에 놓이면서(overlying), 실리콘 층 상에 제1 전기 절연층이 제공된다. 제1 금속 층은 단차 위에 놓이면서, 상기 제1 전기 절연층 상에 제공되고, 상기 제1 금속 층은 전하 캐리어 또는 전하 캐리어들이 에지에서 구속될 수 있는 제1 구속 영역을 유도할 수 있도록 전기적으로 연결되도록 배열된다. 제2 금속 층은 실리콘 층의 제2 평면 영역 위에 제공된다. 제2 금속 층은 제1 금속 층과 전기적으로 분리되어 있으며; 전하 캐리어 또는 전하 캐리어들이 제2 금속 층 아래의 실리콘 층의 제2 평면 영역에서만 구속될 수 있는 제2 구속 영역이 유도될 수 있고, 제1 구속 영역이 제2 구속 영역에 커플링될 수 있도록 전기적으로 연결되도록 배열된다. 제1 구속 영역은 에지에 수직인 방향으로 제2 구속 영역으로부터 변위된다.
상기 기재된 바와 같은 실리콘 기반 양자 디바이스를 사용하여, 제1 금속 층에 바이어스 전위를 인가함으로써 에지에서 제1 구속 영역을 유도할 수 있다. 선택적으로, 제1 구속 영역은 양자점일 수 있고, 구속된 전하 캐리어 또는 전하 캐리어들은 큐비트 형태로 양자 정보를 나타낼 수 있거나, 중재자(mediator) 형태로 양자 정보의 교환을 제공할 수 있다. 바이어스 전위는 통상적으로 고정 전압이며, 디바이스 내에서 전하 캐리어 점유를 변경하는 데 사용될 수 있다. 전하 캐리어는 전자 또는 정공일 수 있다. 전하 캐리어는 통상적으로 단차의 코너와 제1 금속 층의 폭을 사용하여 구속되며, 양자점의 충전 에너지(charging energy), 즉 단일 전하 캐리어를 추가하거나 점에서 단일 전하 캐리어를 제거하는 데 필요한 에너지는 폭을 조정함으로써 조정될 수 있다. 더 넓은 제1 금속 층은 통상적으로 더 낮은 충전 에너지를 갖는다. 폭은 단차의 에지를 따라 측정된다. 단차 위에 있는 제1 금속 층의 위치는 단차의 코너가 2개 차원에서 효과적인 공간적 구속을 제공할 수 있기 때문에 유리하다. 유도된 양자점은 한정된 수의 전하 캐리어들을 구속할 수 있다. 선택적으로, 제1 금속 층은 에지에서 길쭉한 양자점이 유도될 수 있도록 에지를 따라 측방향으로 연장된다. 길쭉한 양자점은 큐비트 상호작용의 중재(mediation)에 더 적합할 수 있으며, 따라서 디바이스 아키텍처 내에 유리하게 배치될 수 있다.
제2 구속 영역은 제2 금속 층에 바이어스 전위가 인가될 때 제2 금속 층 아래에 있는 실리콘 층의 제2 평면 영역에서 지지될 수 있다. 전하 캐리어 또는 전하 캐리어들은 실리콘 층의 제2 평면 영역에만 구속될 수 있다. 제2 구속 영역은 제1 구속 영역에 커플링될 수 있다. 유리하게는, 이 아키텍처는 우수한 전하 안정성(charge stability)을 제공하고, 구속 영역들을 포함하는 양자 계산 프로세스들은 통상적으로 전하 오류(charge error)에 더 탄력적이다. 더욱이, 제2 구속 영역은 제1 구속 영역의 초기화를 용이하게 할 수 있고, 제1 구속 영역의 밀도(population)가 유지되도록 할 수 있다.
제1 구속 영역은 에지에 수직인 방향으로 제2 구속 영역으로부터 변위된다. 제1 구속 영역은 최대 100 나노미터만큼 제2 구속 영역으로부터 측방향으로 떨어져 있을 수 있다. 변위는 에지에 실질적으로 수직이다. 그러나, 기능의 손실 없이 변위에서 약간의 각도 변화가 있을 수 있음을 이해해야 한다. 통상적으로, 제1 구속 영역에 대한 제2 구속 영역의 변위는 에지에 수직인 방향으로 제2 금속 층과 제1 금속 층 사이에 변위를 제공함으로써 달성된다. 제1 및 제2 금속 층은 각각 제1 및 제2 구속 영역을 유도하도록 전기적으로 연결되도록 배열되며, 따라서 제1 및 제2 구속 영역 사이의 변위의 실질적으로 수직인 성질은 또한 제1 및 제2 금속 층 사이의 변위에도 적용된다.
실리콘 층은 평면 영역을 포함하고, 제2 구속 영역은 실리콘 층의 평면 영역에 제공된다. 제1 구속 영역은 바람직하게는 근접(proximity)에 의해 제2 구속 영역에 커플링된다. 이는 제1 구속 영역과 제2 구속 영역 사이에 직접적인 커플링을 제공한다. 제2 금속 층은 실리콘 층의 제2 평면 영역 위에 제공된다. 제2 평면 영역은 실리콘 층의 실질적으로 평평한 부분이고, 제2 금속 층은 실리콘 층의 실질적으로 평평한 부분 위에만 제공될 수 있다. 실리콘 층의 실질적으로 평평한 부분은 실리콘 기판의 자연적인 거칠기로 인해 약간의 편차를 가질 수 있다. 디바이스에서, 실질적으로 평평한 부분은 통상적으로 실리콘 층의 에칭되지 않은 부분이다. 실리콘 층의 실질적으로 평평한 부분은 에지를 갖는 단차 부분과 구별된다. 제2 구속 영역은, 예를 들어, 평면 양자점 구조체, 반전 채널(inversion channel), 주입 영역(implantation region) 또는 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor: MOSFET)와 같은 2차원 평면 채널에 있을 수 있다.
제2 금속 층은 제1 전기 절연층 상에 제공될 수 있다. 일 예에서, 제1 및 제2 금속 층은 전기적 분리를 제공하기 위해 공간적으로 분리되어 있다. 이러한 배열은 제1 및 제2 금속 층이 동시에 증착될 수 있기 때문에 필요한 제조 단계의 수를 유리하게 감소시킨다. 다른 예에서, 제2 금속 층은 실리콘 층에 옴 영역(ohmic region)이 유도되도록 실리콘 층과 옴 접촉(ohmic contact)하도록 배열될 수 있다. 이 옴 영역은 제1 구속 영역에 커플링될 수 있는 제2 구속 영역을 제공한다.
또 다른 예에서, 제1 금속 층과 제2 금속 층 사이의 전기적 분리는 배리어 층(barrier layer)을 사용하여 달성될 수 있다. 제1 금속 층 상에 제공된 제2 전기 절연층은 선택적으로 제2 금속 층이 그 위에 배열될 수 있는 전기 배리어 층을 형성한다. 유리하게는, 제2 금속 층은 이 디바이스 구조를 사용하여 정확하게 정렬될 필요가 없다. 제2 금속 층은 선택적으로 제1 금속 층 위에 있을 수 있고, 또한 디바이스의 전기적 성능에 영향을 미치지 않으면서 단차 위로 연장될 수 있다. 바람직하게는, 제2 금속 층은 실리콘 층과 전기적으로 소통하여 실리콘 층의 평평하고 평탄한 영역에서만 전하 캐리어 저장소(charge carrier reservoir)를 지지한다. 제2 금속 층에 바이어스를 인가함으로써 발생하는 전기장은 바람직하게는 실리콘 층의 평평한 영역에서만 도핑을 제공한다.
제1 구속 영역 및 제2 구속 영역은 커플링될 수 있다. 선택적으로, 제1 및 제2 구속 영역은 조정 가능한 커플링 강도로 커플링될 수 있다. 디바이스는 제1 금속 층과 제2 금속 층 사이에 위치한 제1 튜닝 금속 층(tuning metallic layer)을 더 포함할 수 있다. 바람직하게는, 제1 튜닝 금속 층은 제1 금속 층 및 제2 금속 층과 전기적으로 절연되어 있다. 이는 제1 및 제2 금속 층과 제1 튜닝 금속 층 사이에 유전체 층(dielectric layer)을 제공함으로써 달성될 수 있다. 선택적으로, 제1 튜닝 금속 층은 제1 구속 영역과 제2 구속 영역 사이의 커플링 강도를 조정하도록 작동될 수 있다. 커플링 강도는 제1 튜닝 금속 층에 바이어스 전위를 인가함으로써 조정될 수 있다. 제1 튜닝 금속 층은 유리하게는 제1 금속 층과 제2 금속 층 사이에 선택적인 커플링 및 디커플링을 제공할 수 있다. 제1 튜닝 금속 층은 근접에 의한 커플링에 대한 대안으로서 중재에 의한 커플링을 제공할 수 있다.
제1 튜닝 금속 층은 통상적으로 제1 금속 층과 제2 금속 층 사이에 위치한다. 제1 튜닝 금속 층은 바람직하게는 제1 및 제2 금속 층의 에지를 덮는 유전체 층과 직접 접촉하고 있으며, 선택적으로 제1 및 제2 금속 층들 중 하나 또는 둘 모두 위에 놓여 있다. 제1 튜닝 금속 층은 바람직하게는, 제1 튜닝 금속 층과 제1 금속 층 사이의 터널 커플링, 및 제1 튜닝 금속 층과 제2 금속 층 사이의 터널 커플링이 조정되어 제1 튜닝 금속 층이 제1 금속 층과 제2 금속 층 사이에 조정 가능한 커플링을 제공할 수 있도록 배열된다. 제1 튜닝 금속 층은 배리어 전극의 사용을 통해 전하 구속 영역들 사이에 전극 조절된 커플링을 제공할 수 있다.
실리콘 기반 양자 디바이스는 선택적으로 복수의 제1 금속 층들을 포함한다. 예를 들어, 첫 번째 제1 금속 층은 첫 번째 제1 구속 영역을 유도하도록 배열될 수 있고; 두 번째 제1 금속 층은 전기적으로 연결되어 두 번째 제1 구속 영역을 유도하도록 전기적으로 연결되도록 배열될 수 있다. 통상적으로, 첫 번째 제1 금속 층과 두 번째 제1 금속 층은 서로 전기적으로 분리되어 있다. 통상적으로, 전기적 분리는 에지를 따라 변위에 의해 달성된다. 선택적으로, 첫 번째 및 두 번째 제1 구속 영역은 조정 가능한 커플링 강도로 커플링될 수 있다. 첫 번째 및 두 번째 제1 구속 영역 각각은 큐비트에 대한 양자점일 수 있다. 커플링 강도를 조정함으로써 유리하게는 인접한 제1 구속 영역들이 커플링 또는 디커플링될 수 있다. 커플링된 양자점들은 인접한 제1 구속 영역들에서 이웃하는 큐비트들 간의 2-큐비트 상호작용을 가능하게 할 수 있다.
제2 튜닝 금속 층은 첫 번째 제1 금속 층과 두 번째 제1 금속 층 사이에 제공될 수 있다. 바람직하게는, 제2 튜닝 금속 층은 첫 번째 제1 금속 층과 두 번째 제1 금속 층으로부터 전기적으로 분리되어 있다. 이는 첫 번째 및 두 번째 제1 금속 층과 제2 튜닝 금속 층 사이에 유전체 층을 제공함으로써 달성될 수 있다. 제2 튜닝 금속 층은 바람직하게는, 제2 튜닝 금속 층과 첫 번째 및 두 번째 제1 금속 층 사이의 터널 커플링이 각각 조정되어 제2 튜닝 금속 층이 첫 번째 및 두 번째 제1 금속 층들 사이에 조정 가능한 커플링을 제공할 수 있도록 배열된다. 이는 첫 번째 및 두 번째 제1 금속 층을 덮는 유전체 층의 에지와 직접 접촉하도록 제2 튜닝 금속 층을 연장함으로써 달성될 수 있다. 대안적으로, 제2 튜닝 금속 층은 첫 번째 및 두 번째 제1 금속 층들 중 하나 또는 둘 모두 위에 놓일 수 있다.
선택적으로, 제2 튜닝 금속 층은 첫 번째 제1 구속 영역과 두 번째 제1 구속 영역 사이의 커플링 강도를 조정하도록 작동될 수 있다. 이웃하는 제1 구속 영역들의 선택적 커플링 및 디커플링은 유리하게는 양자 디바이스를 사용하여 구현될 수 있는 양자 계산 프로세스들에 유연성을 제공한다.
선택적으로, 복수의 제1 및/또는 제2 튜닝 금속 층들이 인접한 금속 층들 사이에 제공된다. 대응하는 인접한 구속 영역들 사이의 커플링 강도는 이에 따라 조정될 수 있다.
실리콘 기반 양자 디바이스는 실리콘 기판, 보다 바람직하게는 실리콘 온 절연체(silicon-on-insulator: SOI) 기판으로 형성될 수 있다. SOI 기판은 절연체가 통상적으로 이산화규소 또는 산화알루미늄인 적층형 실리콘-절연체-실리콘 구조체이다. 실리콘 층의 단차는 바람직하게는 기판을 선택적으로 에칭하여 형성된다. 이와 같이 실리콘 층은 기판의 일부를 형성한다. 실리콘 웨이퍼가 통상적으로 더 저렴하지만, SOI 기판을 사용하는 이점은 에칭된 부분의 깊이가 통상적으로 더 신뢰할 수 있다는 것이다. 예를 들어, 에칭 공정은 이산화규소보다 더 쉽게 실리콘을 에칭할 수 있다. 바람직하게는, 에칭 깊이는 SOI 기판에서 최상부 실리콘 층의 전체 깊이이다. 디바이스는 양자 구속 영역들을 포함하는 실리콘 층 아래에 있는 제3 전기 절연층을 더 포함할 수 있다. 제3 전기 절연층은 바람직하게는 SOI 기판의 절연층이고, 따라서 디바이스는 통상적으로 제3 전기 절연층 아래에 추가의 실리콘 층을 더 포함한다.
통상적으로 SOI 기판의 전기 절연 재료는 이산화규소 또는 산화알루미늄이고, 따라서 제3 전기 절연층은 바람직하게는 이산화규소 또는 산화알루미늄으로 형성된다. 단차 위에 놓이는, 실리콘 층 상에 제공된 제1 전기 절연층은 이산화규소, 산화알루미늄, 또는 산화하프늄과 같은 임의의 적합한 유전 재료로 형성될 수 있다. 유사하게, 제1 금속 층 상에 선택적으로 제공되는 제2 전기 절연층은 위에 열거된 것들과 같은 임의의 적합한 유전 재료로 형성될 수 있다. 제1 및 제2 전기 절연층은 동일한 재료 또는 상이한 재료로 형성될 수 있다.
제1 및 제2 금속 층은 바람직하게는 전도성 재료를 포함한다. 통상적으로, 전도성 재료는 폴리실리콘, 또는 금, 티타늄 또는 텅스텐과 같은 금속일 수 있다. 그러나, 임의의 전도성 재료, 또는 전도성 재료들의 임의의 조합이 사용될 수 있다. 예를 들어, 제1 전기 절연층과 접촉하고 있는 제1 금속 층의 제1 부분은 폴리실리콘으로 형성될 수 있고, 제1 금속 층의 제1 부분과 접촉하고 있는 제1 금속 층의 제2 부분은 금속으로 형성될 수 있다.
통상적으로, 제1 및 제2 금속 층들은 각각 제1 및 제2 전도성 비아(conductive via)와 전기적으로 접촉하고 있다. 제1 및 제2 전도성 비아는 임의의 전도성 재료로 형성될 수 있다. 통상적으로, 제1 및 제2 전도성 비아는 금속을 포함할 수 있거나, 대안적으로 폴리실리콘을 포함할 수 있다. 비아는 수직 상호 연결 액세스(vertical interconnect access)로, 통상적으로 기판에서 수직으로 연장된다. 전하 캐리어들을 구속하는 데 적합한 실리콘 기반 양자 디바이스들은 통상적으로 디바이스 내의 작은 영역에 바이어스를 인가해야 한다. 전기적 경로(electrical pathway)는 기판과 평행하게 연장될 수 있지만, 이러한 구조는 연장 불가능하며, 양자점들 및 기타 양자 구속 영역들의 조밀한 2차원 배열을 허용하지 않는다. 비아는 조밀한 2차원 아키텍처의 구현을 유리하게 허용하는 수직의 전기적 연결을 제공한다.
본 발명의 구현예들은 확장 가능한 조밀한 2차원 아키텍처를 생성하기 위해 적합한 빌딩 블록을 제공한다. 실리콘 층의 단차는 적어도 제1 에지 및 제2 에지를 포함할 수 있으며, 이는 통상적으로 서로에 대해 0이 아닌 각도로 마주 대하고 있다. 제1 금속 층은 단차의 제1 에지 위에 있을 수 있고, 바람직하게는 제1 에지에 있는 제1 구속 영역에서 길쭉한 양자점이 유도될 수 있도록 전기적으로 연결되도록 배열된다. 디바이스는 제3 금속 층을 더 포함할 수 있으며, 이는 단차의 제2 에지 위에 놓이는 제1 전기 절연층 상에 제공될 수 있고, 바람직하게는 제2 에지에 있는 제1 구속 영역에서 양자점을 유도할 수 있도록 전기적으로 연결되도록 배열된다.
제2 에지에 있는 제1 구속 영역은 큐비트를 구속하기에 적합할 수 있고, 제1 에지에 있는 제1 구속 영역은 교환 영역 또는 중재자 점(mediator dot)을 제공하기에 적합할 수 있다. 선택적으로, 중재자 점은 큐비트들 간의 양자 정보 교환을 제공한다. 바람직하게는, 에지를 따라 측정된 제1 금속 층의 폭은 1 마이크론 미만이고, 보다 바람직하게는 폭은 500 나노미터 미만이다. 중재자 점은 선택적으로 큐비트들 간의 정보 교환을 제공하며, 따라서 제1 금속 층의 폭은 교환되는 양자 정보가 보존될 정도로 충분히 작다.
바람직하게는, 2차원 아키텍처는 전하 캐리어 저장소와 중재자 점 사이의 직접적인 커플링, 및 중재자 점과 양자점 사이의 직접적인 커플링을 제공한다. 양자점은 선택적으로 양자 계산에 사용되는 양자 정보를 전달할 수 있는 큐비트들을 지지한다. 이러한 큐비트들은 바람직하게는 전하 캐리어 저장소를 사용하여 주소 지정(addressable) 및 제어가 가능하다. 각각의 양자점이 저장소로부터 하나 이하의 중재자 점만큼 떨어질 수 있도록 저장소, 중재자 점 및 양자점 사이에 근접 커플링 또는 전극 조절된 커플링이 제공될 수 있다. 아키텍처는 큐비트들에 대한 통제를 상실하지 않고, 특히 큐비트 상태의 초기화 또는 조작 없이 실현 가능하게 확장될 수 있다.
선택적으로, 제1 구속 영역들의 1개 차원 어레이를 생성하기 위해 실리콘 층의 에지에서 여러 제1 구속 영역들이 일렬로 유도될 수 있다. 제1 금속 층은 다수의 전극들을 포함할 수 있으며, 이때 각각의 전극은 단차 위에 놓이고, 제1 금속 층 내의 다른 전극들과 공간적으로 분리되어 있다. 실리콘 층의 에지에서 각각의 전극 아래에 제1 구속 영역 또는 양자점을 유도하기 위해 각 전극에 바이어스가 인가될 수 있다. 각 전극의 폭은 정전기 구속의 경계들을 결정할 수 있다. 그러나, 양자점의 1차원 어레이는, 양자점의 일부가 통상적으로 전하 캐리어 저장소에서 이탈하여 이들의 상태를 제어하기 어려울 것이기 때문에 제한적이다.
바람직하게는, 실리콘 기반 양자 디바이스는 제1 구속 영역들에 구속된 양자점들의 2차원 어레이를 포함한다. 전하 캐리어 저장소에서 멀리 떨어져 있는 양자점은 제어하기 더 어렵기 때문에 전하 캐리어 저장소를 양자점에 가깝게 배치하는 것이 특히 바람직하다. 제어에는, 예를 들어, 초기 큐비트 상태의 준비, 또는 큐비트의 한 상태에서 다른 상태로의 조작이 포함될 수 있다. 본 발명에서 2차원 아키텍처의 장점은 양자점들의 조밀한 배열과 함께, 저장소, 또는 제2 구속 영역이 양자점 또는 제1 구속 영역에 근접하다는 점이다.
확장 가능한 2차원 아키텍처를 제공하기 위해, 디바이스는 바람직하게는 복수의 제1 금속 층들 및 복수의 제3 금속 층들을 더 포함한다. 실리콘 층의 에지를 따라 있는 제1 금속 층들의 폭은 바람직하게는 길쭉한 점을 유도하기에 적합하다. 실리콘 층의 에지를 따라 있는 제3 금속 층들의 폭은 바람직하게는 양자점을 유도하기에 적합하다. 바람직하게는, 복수의 제1 금속 층들은 실리콘 층의 단차의 각각의 에지에서 대응하는 길쭉한 양자점을 유도하도록 구성되고, 복수의 제3 금속 층들은 실리콘 층의 단차의 각 모서리에서 대응하는 양자점을 유도하도록 구성된다. 선택적으로, 각각의 제1 금속 층은 2개의 개별 제3 금속 층들에 인접하여 각각의 중재자 점이 2개의 양자점들에 커플링될 수 있다.
이 디바이스 구조는 큐비트들을 잘 제어하여 확장 가능한 2차원 아키텍처를 제공하는 데 유리하게 사용될 수 있다. 이 아키텍처의 확장은, 예를 들어, 복수의 에지들을 포함하는 다각형 단차를 포함할 수 있다. 단차는, 예를 들어, 긴 에지와 짧은 에지의 혼합물로부터 형성될 수 있으며, 제1 금속 층은 긴 에지에 배열될 수 있고, 제3 금속 층은 짧은 에지에 배열될 수 있다. 예를 들어, 확장 가능한 구조는 나노와이어 영역들에 의해 연결된 다수의 플래토 영역(plateau region)들을 포함할 수 있다. 선택적으로, 플래토 영역은 복수의 긴 에지들을 포함할 수 있고, 나노와이어 영역들은 좁은 평평한 영역에 의해 분리되는 2개의 짧은 에지들을 포함할 수 있다. 하나 이상의 제2 금속 층은 플래토 아래에 각각의 제2 구속 영역들을 유도하기 위해 플래토 영역의 실질적으로 평평한 부분 위에 배열될 수 있다. 통상적으로 하나 이상의 제2 금속 층 각각은 플래토 영역의 실질적으로 평평한 부분 위에만 존재한다. 예를 들어, 각각의 제1 금속 층은 각각의 제2 구속 영역에 커플링될 수 있다. 선택적으로, 추가적인 구속 영역들을 제공하기 위해 플래토 영역의 실질적으로 평평한 부분들에 추가적인 금속 층들이 제공될 수 있다. 이 아키텍처는 큐비트들에 대한 통제를 상실하지 않고 실현 가능하게 확장될 수 있다.
이제 본 발명의 추가 측면들이 설명될 것이다. 일 측면과 관련하여 논의된 모든 특징들은 나머지 특징들과 관련하여 동일하게 적용 가능하며, 각 측면은 유사한 이점들을 공유한다. 디바이스의 바람직한 특징은 유리하게는 조립(assembly) 방법 또는 사용 방법에 편입될 수 있고, 조립 및 사용 방법의 바람직한 특징은 유리하게는 디바이스에 편입될 수 있다.
본 발명의 또 다른 측면은 제1 측면에 따른 실리콘 기반 양자 디바이스를 조립하는 방법을 제공한다. 상기 방법은 제1 평면 영역을 갖는 기판을 제공하는 단계, 및 에지가 있는 단차 및 제2 평면 영역을 포함하는 실리콘 층을 형성하도록 기판을 에칭하는 단계를 포함한다. 제2 평면 영역은 제1 평면 영역과 실질적으로 평행하고, 제1 평면 영역으로부터 오프셋된다. 에칭 단계는 부분적인 실리콘 층을 생성한다. 실리콘 층을 에칭한 후, 제1 전기 절연층을 상기 단차 위에 놓이게 하면서, 상기 실리콘 층 상에 증착한다. 상기 방법은 제1 및 제2 금속 층을 증착하는 단계를 더 포함한다. 제1 금속 층을 상기 단차 위에 놓이게 하면서, 제1 전기 절연층 상에 증착하고, 전기적으로 연결되어 전하 캐리어 또는 전하 캐리어들이 에지에 있는 제1 구속 영역에 구속될 수 있도록 구성된다. 제2 금속 층은 실리콘 층의 제2 평면 영역 상에 증착되고, 제1 금속 층과 전기적으로 분리되도록 증착된다. 제2 금속 층은 전기적으로 연결되어 전하 캐리어 또는 전하 캐리어들이 제2 금속 층 아래의 실리콘 층의 제2 평면 영역에서만 제2 구속 영역에 구속될 수 있도록 구성된다. 제2 금속 층은 전기적으로 연결되어 제1 구속 영역이 제2 구속 영역에 커플링될 수 있도록 구성된다.
에칭된 실리콘 층은 에지 및 실질적으로 평면인 영역을 포함한다. 제2 금속 층은 바람직하게는 실질적으로 평면인 영역 위에 증착된다. 보다 바람직하게는, 제2 금속 층은 실질적으로 평면인 영역 위에만 증착된다. 평면 영역 위에 놓인 제2 금속 층에 바이어스를 적용하면 유리하게는 실리콘 층에 평면 전하 캐리어 저장소의 형태로 제2 구속 영역이 유도된다.
일 예에서, 제1 및 제2 금속 층은 동시에 증착된다. 이는 유리하게 실리콘 기반 양자 디바이스를 조립하는 데 필요한 단계의 수를 감소시킨다. 제1 및 제2 금속 층은 마스킹 재료를 사용하여 2개의 측방향으로 분리된 금속 층들로 증착될 수 있다. 대안적으로, 제1 및 제2 금속 층은 결합된 금속 층으로 증착될 수 있고, 이어서 결합된 금속 층의 일부를 제거함으로써 2개의 전기적으로 분리된 금속 층들로 분할될 수 있다.
또 다른 예에서, 상기 방법은 제1 금속 층 상에 제2 전기 절연층을 증착하는 단계를 더 포함한다. 이어서, 제2 금속 층이 바람직하게는 제2 전기 절연층 상에 증착된다. 제2 전기 절연층은 전기적 분리를 제공하기 위해 제1 금속 층과 제2 금속 층 사이에 정전기 장벽을 제공할 수 있다.
실리콘 기반 양자 디바이스는 바람직하게는 실리콘 금속 산화물 반도체, 또는 SiMOS 제조 공정을 사용하여 조립된다.
본 발명의 추가적인 측면은 제1 측면에 기재된 실리콘 기반 양자 디바이스를 사용하는 방법을 제공한다. 상기 방법은 제1 금속 층에 제1 바이어스 전위를 인가하여 제1 구속 영역에 전하 캐리어 또는 전하 캐리어들을 구속하는 단계, 및 제2 금속 층에 제2 바이어스 전위를 인가하여 제2 구속 영역에 전하 캐리어 또는 전하 캐리어들을 구속하는 단계를 포함하며, 이때 제2 구속 영역은 제2 금속 층 아래에 있는 실리콘 층의 제2 평면 영역에만 있다. 제1 및 제2 바이어스 전위의 크기는 제1 및 제2 구속 영역이 커플링되도록 구성된다. 커플링은 근접에 의해 이루어지거나 튜닝 전극에 의해 조절될 수 있다.
통상적으로, 제2 바이어스 전위는 제1 바이어스 전위보다 크다. 제1 및 제2 바이어스 전위는 각각 제1 및 제2 구속 영역의 캐리어 점유를 변경하도록 조정될 수 있다. 제2 바이어스 전위가 증가하면 바람직하게는 제1 구속 영역과 제2 구속 영역 사이의 커플링 강도도 증가한다.
본 발명의 일 측면은 전하 캐리어들을 구속하기 위한 실리콘 기반 양자 디바이스를 제공한다. 디바이스는 에지가 있는 단차를 포함하는 실리콘 층을 포함한다. 단차 위에 놓이면서, 실리콘 층 상에 제1 전기 절연층이 제공된다. 제1 금속 층은 단차 위에 놓이면서 제1 전기 절연층 상에 제공되고, 전하 캐리어 또는 전하 캐리어들이 에지에서 구속될 수 있는 제1 구속 영역을 유도할 수 있도록 전기적으로 연결되도록 배열된다. 제2 금속 층은 실리콘 층의 실질적으로 평평한 부분 위에 제공된다. 제2 금속 층은 제1 금속 층과 전기적으로 분리되어 있으며; 전하 캐리어 또는 전하 캐리어들이 제2 금속 층 아래의 실리콘 층에 구속될 수 있는 제2 구속 영역이 유도될 수 있고, 제1 구속 영역이 제2 구속 영역에 커플링될 수 있도록 전기적으로 연결되도록 배열된다. 제1 구속 영역은 에지에 수직인 방향으로 제2 구속 영역으로부터 변위된다.
제2 구속 영역은 제2 금속 층에 바이어스 전위가 인가될 때 제2 금속 층 아래에 있는 실리콘 층에서 지지될 수 있다. 제2 구속 영역은 제1 구속 영역에 커플링될 수 있다. 유리하게는, 이 아키텍처는 우수한 전하 안정성을 제공하고, 구속 영역들을 포함하는 양자 계산 프로세스들은 통상적으로 전하 오류에 더 탄력적이다. 더욱이, 제2 구속 영역은 제1 구속 영역의 초기화를 용이하게 할 수 있고, 제1 구속 영역의 밀도가 유지되도록 할 수 있다.
실리콘 층은 통상적으로 평면 영역을 포함하고, 제2 구속 영역은 평면 영역에 제공될 수 있다. 제1 구속 영역은 바람직하게는 근접에 의해 제2 구속 영역에 커플링된다. 이는 제1 구속 영역과 제2 구속 영역 사이에 직접적인 커플링을 제공한다. 제2 금속 층은 실리콘 층의 실질적으로 평평한 부분 위에 제공된다. 실리콘 층의 실질적으로 평평한 부분은 실리콘 기판의 자연적인 거칠기로 인해 약간의 편차를 가질 수 있다. 디바이스에서, 실질적으로 평평한 부분은 통상적으로 실리콘 층의 에칭되지 않은 부분이다. 실리콘 층의 실질적으로 평평한 부분은 에지를 갖는 단차 부분과 구별된다. 제2 구속 영역은, 예를 들어, 평면 양자점 구조체, 반전 채널(inversion channel), 주입 영역(implantation region) 또는 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor: MOSFET)와 같은 2차원 평면 채널에 있을 수 있다.
실리콘 기반 양자 디바이스는 실리콘 기판, 보다 바람직하게는 실리콘 온 절연체(SOI) 기판으로 형성될 수 있다. SOI 기판은 절연체가 통상적으로 이산화규소 또는 산화알루미늄인 적층형 실리콘-절연체-실리콘 구조체이다. 실리콘 층의 단차는 바람직하게는 기판을 선택적으로 에칭하여 형성된다. 실리콘 웨이퍼가 통상적으로 더 저렴하지만, SOI 기판을 사용하는 이점은 에칭된 부분의 깊이가 통상적으로 더 신뢰할 수 있다는 것이다. 예를 들어, 에칭 공정은 이산화규소보다 더 쉽게 실리콘을 에칭할 수 있다. 바람직하게는, 에칭 깊이는 SOI 기판에서 최상부 실리콘 층의 전체 깊이이다. 디바이스는 양자 구속 영역들을 포함하는 실리콘 층 아래에 있는 제3 전기 절연층을 더 포함할 수 있다. 제3 전기 절연층은 바람직하게는 SOI 기판의 절연층이고, 따라서 디바이스는 통상적으로 제3 전기 절연층 아래에 추가의 실리콘 층을 더 포함한다.
본 발명의 또 다른 측면은 제1 측면에 따른 실리콘 기반 양자 디바이스를 조립하는 방법을 제공한다. 상기 방법은 에지가 있는 단차를 형성하기 위해 실리콘 층을 에칭하는 단계를 포함한다. 이는 부분적인 실리콘 층을 생성한다. 실리콘 층을 에칭한 후, 제1 전기 절연층이 단차 위에 놓이면서 실리콘 층 상에 증착된다. 상기 방법은 제1 및 제2 금속 층을 증착하는 단계를 더 포함한다. 제1 금속 층은 단차 위에 있는 제1 전기 절연층 상에 증착되고, 전기적으로 연결되어 전하 캐리어 또는 전하 캐리어들이 에지에 있는 제1 구속 영역에 구속될 수 있도록 구성된다. 제2 금속 층은 실리콘 층의 실질적으로 평평한 부분에 증착되고, 제1 금속 층과 전기적으로 분리되도록 증착된다. 제2 금속 층은 전하 캐리어 또는 전하 캐리어들이 제2 금속 층 아래의 실리콘 층의 제2 구속 영역에 구속될 수 있도록 전기적으로 연결되도록 구성된다. 제2 금속 층은 제1 구속 영역이 제2 구속 영역에 커플링될 수 있도록 전기적으로 연결되도록 구성된다.
에칭된 실리콘 층은 에지를 포함하고, 일반적으로 실질적으로 평면인 영역을 포함한다. 제2 금속 층은 바람직하게는 실질적으로 평면인 영역 위에 증착된다. 평면 영역 위에 놓인 제2 금속 층에 바이어스를 적용하면 유리하게는 실리콘 층에 평면 전하 캐리어 저장소의 형태로 제2 구속 영역이 유도된다.
본 발명의 추가적인 측면은 제1 측면에 기재된 실리콘 기반 양자 디바이스를 사용하는 방법을 제공한다. 상기 방법은 제1 금속 층에 제1 바이어스 전위를 인가하여 제1 구속 영역에 전하 캐리어 또는 전하 캐리어들을 구속하는 단계, 및 제2 금속 층에 제2 바이어스 전위를 인가하여 제2 구속 영역에 전하 캐리어 또는 전하 캐리어들을 구속하는 단계를 포함한다. 제1 및 제2 바이어스 전위의 크기는 제1 및 제2 구속 영역이 커플링되도록 구성된다. 커플링은 근접에 의해 이루어지거나 튜닝 전극에 의해 조절될 수 있다.
이제 본 발명의 구현예가 첨부된 도면을 참조하여 설명될 것이며, 여기서:
도 1은 본 발명의 제1 구현예에 따른 실리콘 기반 양자 디바이스의 평면도(top view)이고;
도 2는 본 발명의 제1 구현예에 따른 실리콘 기반 양자 디바이스의 측단면도이며;
도 3은 본 발명의 제2 구현예에 따른 실리콘 기반 양자 디바이스의 측단면도이고;
도 4는 본 발명의 제3 구현예에 따른 실리콘 기반 양자 디바이스의 측단면도이며;
도 5는 본 발명의 제4 구현예에 따른 실리콘 기반 양자 디바이스의 평면도이고;
도 6은 본 발명의 제4 구현예에 따른 실리콘 기반 양자 디바이스의 측단면도이며;
도 7은 본 발명의 제5 구현예에 따른 실리콘 기반 양자 디바이스의 평면도이고;
도 8은 본 발명의 제6 구현예에 따른 실리콘 기반 양자 디바이스의 평면도이다.
도 1 및 도 2는 제1 구현예에 따른 실리콘 기반 양자 디바이스를 개략적으로 도시한 것이다. 실리콘 기반 양자 디바이스는 실리콘 금속 산화물 반도체, 또는 SiMOS 제조 공정을 사용하여 제조된다. 도 1은 평면도를 나타내고, 도 2는 도 1에 표시된 방향 A를 지나는 측단면도를 나타낸다. 도 1은 제1 및 제2 금속 층(51, 52)과 각각 접촉하고 있는 제1 및 제2 전도성 비아(61, 62)를 도시한다. 이 구현예에서, 제1 및 제2 전도성 비아(61, 62)는 금, 티타늄, 텅스텐, 구리 또는 알루미늄과 같은 금속으로 형성되고, 제1 및 제2 금속 층(51, 52)은 전도성 폴리실리콘으로 형성된다. 대안적인 구현예에서, 제1 및 제2 금속 층(51, 52)과 제1 및 제2 전도성 비아(61, 62)는 임의의 전도성 재료로 형성될 수 있다.
제2 금속 층(52)은 부분적인 실리콘 층(32)(도 2에 도시됨)을 덮는 얇은 유전체 층(42) 상에 배열된다. 부분적인 실리콘 층(32)은 실질적으로 평평하다. 제2 금속 층(52)은 부분적인 실리콘 층(32)을 넘어 연장되지 않는다. 제1 금속 층(51)은 얇은 유전체 층(42)과 두꺼운 유전체 층(41)을 모두 덮는다. 이 구현예에서, 제1 및 제2 금속 층(51, 52)은 대략 10 나노미터만큼 측방향으로 떨어져 있다. 다른 구현예에서, 상기 간격은 최대 100 나노미터일 수 있다. 공간적 분리는 제1 및 제2 금속 층(51, 52) 사이에 전기적 분리를 제공한다.
도 2에서, 얇은 유전체 층(42)과 두꺼운 유전체 층(41) 둘 다의 위에 놓인 제1 금속 층(51)이 부분적인 실리콘 층(32)에 형성된 단차(33)의 상부에 배열되어 있음을 알 수 있다. 제1 금속 층(51)은 대응하는 단차(50)와 함께 개략적으로 도시되어 있다. 제1 금속 층(51)은 금속 물질의 증발에 의해 증착될 수 있으며, 이는 하부 표면에 대해 실질적으로 균일한 두께를 갖는 금속 층을 생성한다. 따라서, 부분적인 실리콘 층(32)의 단차(33)와 같은 눈에 띄는 특징부는 단차(33) 위에 있는 층들에서 재현될 수 있다.
부분적인 실리콘 층(32)은 단차(33)로부터 수 마이크론, 또는 심지어 수 밀리미터까지 연장될 수 있는 평면 영역(35)을 포함한다. 다른 구현예에서, 평면 영역은 다른 금속 층이 제공되는 다른 단계에서 끝난다.
부분적인 실리콘 층(32)의 에지에 있는 단차(33)는 부분적인 실리콘 층(32) 내의 2개의 직교 표면(35, 36)으로부터 형성된다. 평면 영역(35) 및 수직 영역(36)은 에지(34)에서 만난다. 평면 영역(35) 및 수직 영역(36)은 실질적으로 평면이다. 평면 영역(35) 및 수직 영역(36)은 실질적으로 직교한다. 평면 영역(35)과 수직 영역(36) 사이의 내각은 60도와 135도 사이, 바람직하게는 80도와 100도 사이, 보다 바람직하게는 85도와 95도 사이이다. 각도는 통상적으로 사용되는 에칭 기술에 따라 달라진다. 예를 들어, 습식 에칭 프로세스를 사용하여 더 작은 내각이 달성될 수 있는 반면, 건식 에칭 프로세스를 사용하여 수직에 더 가까운 각도가 달성될 수 있다. 더 작은 내각은 더 큰 전하 구속을 유리하게 제공한다.
이 구현예에서는, 하부 실리콘 층, 중간 절연체 층 및 상부 실리콘 층을 포함하는 실리콘 온 절연체(SOI) 기판이 사용된다. 이산화규소, SiO2로 형성된 두꺼운 유전체 층(41)은 하부 실리콘 층(31) 상에 제공되며, SOI 웨이퍼의 중간 절연체 층이다. SiO2 층은 0.2 내지 3 마이크론이다. 대안적인 구현예에서, 임의의 적합한 절연 재료가 선택될 수 있다. 두꺼운 유전체 층(41) 상에 제공되는 부분적인 실리콘 층(32)은 SOI 기판의 상부 실리콘 층에 선택적 에칭 공정을 수행하여 형성된다. 에칭 공정은 물리적으로 또는 화학적으로 수행될 수 있다. 부분적인 실리콘 층(32)의 평면 영역(35) 및 수직 영역(36) 사이의 내각은 에칭 파라미터에 의존할 수 있다. 이 구현예에서, SOI 웨이퍼의 상부 실리콘 층의 일부는 단차(33)를 형성하도록 에칭된다. 단차(33)의 높이는 SOI 웨이퍼의 상부 실리콘 층의 깊이와 동일하며, 이는 20 내지 200 나노미터일 수 있다. 얇은 유전체 층(42)은 단차(33) 위에 놓이면서 부분적인 실리콘 층(32) 상에 제공된다. 얇은 유전체 층(42)은 SiO2로 형성되고, 두께는 1 내지 30 나노미터, 바람직하게는 대략 10 나노미터이다. 얇은 유전체 층(42)은 천연 산화물 또는 열 산화물일 수 있다. 대안적인 구현예에서, 얇은 유전체 층은 임의의 적합한 유전 재료로 형성될 수 있고, 원자층 증착에 의해 증착될 수 있다.
제1 및 제2 전도성 비아(61, 62) 또는 수직 상호 연결 액세스는 각각 제1 및 제2 금속 층(51, 52)에 전기적으로 연결되어 있고, 제1 및 제2 금속 층(51, 52)을 소싱(sourcing) 및/또는 측정 장비에 연결하는 데 사용될 수 있다. 소싱 및/또는 측정 장비는 전압, 전류, 커패시턴스(capacitance), 저항 또는 전도도와 같은 전기적 데이터를 소싱 및/또는 측정할 수 있다. 제1 및 제2 금속 층(51, 52)은 전기적으로 구별된다. 도 2에서, 제1 전도성 비아(61)는 제1 금속 층의 한쪽 끝에서 제1 금속 층(51)과 접촉하는 것으로 도시되어 있고, 제2 전도성 비아(61)는 제2 금속 층의 중앙에서 제2 금속 층(52)과 접촉하는 것으로 도시되어 있다. 대안적인 구현예에서, 제1 및 제2 전도성 비아(61, 62)는 각각의 제1 및 제2 금속 층(51, 52) 상의 임의의 지점에 위치할 수 있다. 금속 층에 전기적으로 연결되어 있는 전도성 비아에 바이어스를 적용하면 금속 층 아래에 실질적으로 균일한 전기장이 생성된다.
실리콘 기반 양자 디바이스의 제1 및 제2 구속 영역(10, 11)이 개략적으로 도시되어 있다. 부분적인 실리콘 층(32)의 에지에 있는 단차(33)는 바이어스(즉, DC 전압)가 제1 전도성 비아(61)를 통해 제1 금속 층(51)에 인가될 때 제1 구속 영역(10)이 유도될 수 있는 코너(34)를 갖는다. 이 구현예에서 제1 구속 영역은 양자점이다. 양자점(10)은 전자 또는 정공이 3개 차원에서 정전기적으로 구속될 수 있는 양자 구속 구조이다. 이 구현예에서, 2개 차원에서의 구속은 에지(34)에 의해 달성되고, 제1 금속 층(51)의 폭은 세 번째 차원에서 구속을 제공한다. 제1 금속 층(51)의, 에지(34)를 따라 측정된 폭은 원하는 충전 에너지 및 구조적 제약에 따라 통상적으로 10 내지 2000 나노미터이다. 도 1 및 도 2에서, 방향 A를 따라 측정된 제1 금속 층(51)의 길이는 이의 폭보다 실질적으로 더 크다. 그러나 이의 길이는 양자점(10) 내 전하 캐리어 구속에 영향을 미치지 않으며, 원하는 디바이스 아키텍처에 따라 선택될 수 있다.
제2 구속 영역(11)은 제2 전도성 비아(62)를 통해 제2 금속 층(52)에 바이어스가 인가될 때 부분적인 실리콘 층(32)의 평면 영역에서 지지될 수 있다. 제2 구속 영역(11)은 부분적인 실리콘 층(32)의 평면 영역에만 있다. 제2 구속 영역은 전자 저장소 또는 정공 저장소와 같은 전하 캐리어들의 저장소일 수 있다. 제2 금속 층(52)은 제1 금속 층(51)보다 실질적으로 크다. 제2 금속 층(52)의 치수는 전하 캐리어 저장소의 크기에 영향을 미친다. 제2 금속 층(52)의 치수는 통상적으로 2차원 전하 캐리어 저장소가 제2 금속 층(52) 아래에서 지지될 수 있도록 선택된다. 부분적인 실리콘 층(32)과 얇은 유전체 층(42) 사이의 계면에서 일차원의 구속이 발생한다. 제2 금속 층(52)의 폭 또는 길이의 감소는 두 번째 차원에서의 구속을 초래하여 전하 캐리어들이 부분적인 실리콘 층(32)에서 준(quasi)-1차원 구조로 구속될 수 있으며, 제2 금속 층(52)의 폭과 길이 둘 모두의 감소는 3개 차원 모두에서 구속을 초래하여 전하 캐리어들이 부분적인 실리콘 층(32), 즉 양자점에서 준-0차원 구조로 구속될 수 있다.
저장소(11)와 양자점(10)은 커플링될 수 있다. 터널링 속도는 제1 금속 층(51)과 제2 금속 층(52) 사이의 간격을 변경하고 인가된 바이어스를 수정함으로써 조정될 수 있다. 또 다른 구현예에서, 제2 금속 층은 중간 유전체 층 없이 부분적인 실리콘 층과 직접 접촉한다. 이는 부분적인 실리콘 층 내의 제2 금속 층 아래에 옴 영역을 초래한다. 옴 영역은 양자점에 커플링될 수 있는 전하 캐리어 저장소를 제공한다. 또 다른 구현예에서, 튜닝 전극은 양자점과 캐리어 저장소 사이에 조정 가능한 커플링을 제공한다. 커플링 강도는 튜닝 전극에 인가된 전위를 변경함으로써 조정될 수 있다.
도 3은 제2 구현예에 따른 실리콘 기반 양자 디바이스를 개략적으로 도시한 것이다. 이 구현예에서, 부분적인 실리콘 층(132)은 실리콘 기판(131)의 일부를 형성한다. 이는 에지(134)가 있는 단차(133)를 형성하기 위해 실리콘 웨이퍼를 선택적으로 에칭함으로써 달성된다. 제1 구현예와 유사하게, 부분적인 실리콘 층(132)은 도면에 도시된 디바이스의 부분을 넘어 연장될 수 있다. 단차가 있는 영역은 부분적인 실리콘 층(132)을 제공한다. 부분적인 실리콘 층(132)의 제2 평면 영역(135)은 기판(131)의 제1 평면 영역(137)과 실질적으로 평행하다. 제2 평면 영역(135)은 기판(131)의 에칭되지 않은 영역에 있고, 제1 평면 영역(137)은 기판(131)의 에칭된 영역에 있다. 따라서, 제1 평면 영역(137)은 제2 평면 영역(135)으로부터 그리고 그 아래에서 오프셋된다. 단차(133)는 실질적으로 수직이고, 제2 평면 영역(135) 및 제1 평면 영역(137)에 직교하는 수직 영역(136)을 포함한다. 얇은 유전체 층(142)은 부분적인 실리콘 층(132) 및 기판(131)의 상부에 제공되어 전기 절연층을 제공한다.
제1 구현예와 유사하게, 제1 및 제2 금속 층(151, 152)은 부분적인 실리콘 층(132)의 구속 영역에 전자들 또는 정공들을 구속하는 데 사용될 수 있다. 전도성 비아들(161, 162)을 통해 제1 및 제2 금속 층(151, 152)에 바이어스를 인가하면 커플링될 수 있는 구속 영역들(110, 111)이 생성된다. 제1 및 제2 금속 층(151, 152)은 전기적으로 분리되어 있다. 그러나, 물리적 분리에 의해 전기적 분리가 달성되는 제1 구현예와 달리, 제2 구현예에서는 제1 및 제2 금속 층(151, 152)이 전기 절연층을 형성하는 배리어 유전체 층(143)에 의해 분리되어 있다. 배리어 유전체 층(143)은 이산화규소, SiO2로 형성된다. 대안적인 구현예에서, 배리어 유전체 층은 산화알루미늄, 이산화하프늄, 또는 규산지르코늄과 같은 임의의 적합한 유전 재료로 형성될 수 있다. 배리어 유전체 층(143)은 얇은 유전체 층(142)과 동일한 재료 또는 다른 재료로 형성될 수 있다.
도 3에서, 제2 금속 층(152)은 제1 금속 층(151)과 중첩되도록 위치한다. 제2 금속 층(152)은 대략 균일한 두께로 증착되고, 따라서 제2 금속 층(152)은 제1 금속 층(151) 위에 있는 단차(153)를 포함한다. 또 다른 구현예에서, 제1 금속 층(151)과 제2 금속 층(152) 사이에는 중첩이 없다. 그러나, 배리어 유전체 층(143)의 절연 특성으로 인해, 측면 분리가 필요하지 않다. 제2 금속 층(152)은 부분적인 실리콘 층(132)의 제2 평면 영역(135)의 일부 위에 배치되도록 배열된다. 추가 구현예에서, 제2 금속 층(152)은 제1 및 제2 금속 층 모두가 단차(134) 위에 위치하도록 연장될 수 있다.
도 4는 제3 구현예에 따른 실리콘 기반 양자 디바이스를 개략적으로 도시한 것이다. 이 구현예의 기판은 실리콘 기판(231)의 일부를 형성하는 부분적인 실리콘 층(232)을 포함하는 제2 구현예의 기판과 유사하다. 제1 및 제2 금속 층(251, 252)은 제1 얇은 유전체 층(242)의 상부에 제공되고, 제1 및 제2 전도성 비아(261, 262)는 각각 제1 및 제2 금속 층(251, 252)에 전기적으로 연결되어 있다. 제1 금속 층(251)은 부분적인 실리콘 층(232)의 단차(233)에 있다. 제1 금속 층(251)에 바이어스가 인가될 때 에지(234)에 있는 제1 구속 영역(210)에 전하가 구속될 수 있다. 제2 금속 층(252)은 부분적인 실리콘 층(232) 상에 제공된다. 제2 금속 층(252)에 바이어스가 인가될 때 제2 구속 영역(211)에 전하가 구속될 수 있다.
제1 및 제2 금속 층(251, 252)은 공간적으로 분리되어 있다. 제2 얇은 유전체 층(243)이 제1 금속 층(251)과 제2 금속 층(252) 위에 배치되도록 제공된다. 이 구현예에서, 튜닝 금속 층(253)은 배리어 전극을 형성한다. 튜닝 금속 층(253)은 비아(263)에 전기적으로 연결되어 있고, 제1 및 제2 금속 층(251, 252) 둘 다의 위에 제공된다. 튜닝 금속 층(253)은 제1 및 제2 금속 층(251, 252) 모두와 전기적으로 소통하지만 이들과 전기적으로 절연되도록 배열된다. 제1 및 제2 구속 영역(210, 211) 사이의 커플링 강도를 제어하기 위해 튜닝 금속 층에 바이어스 전위가 인가될 수 있다.
도 5 및 6은 제4 구현예에 따른 실리콘 기반 양자 디바이스를 개략적으로 도시한 것이다. 도 5는 평면도를 나타내고, 도 6은 도 5에 표시된 방향 B를 지나는 측단면도를 나타낸다. 이 구현예에서, 첫 번째 및 두 번째 제1 금속 층(351, 353)은 에지(334) 위에 있어서 전하가 첫 번째 및 두 번째 제1 구속 영역들(312, 310)에 각각 구속될 수 있다. 제2 금속 층(352)은 부분적인 실리콘 층(332)의 실질적으로 평평한 부분 상의 얇은 유전체 층(342) 상에 제공된다. 이 구현예에서, 제2 금속 층(352)은 제1 금속 층(351, 353) 각각과 실질적으로 동일한 치수를 갖는다. 제2 금속 층(352)은 제2 금속 층(352) 아래의 실리콘 층(332)에 전하 캐리어 저장소(도시되지 않음)가 유도될 수 있도록 전기적으로 연결되도록 배열된다. 첫 번째 및 두 번째 제1 금속 층(351, 353)과 제2 금속 층(352)은 각각의 전도성 비아(361, 363, 362)에 전기적으로 연결되어 있다. 첫 번째 및 두 번째 제1 금속 층(351, 353)은 각각 첫 번째 및 두 번째 제1 금속 층(351, 353) 아래의 실리콘 층(332)에 제1 및 제2 양자점(312, 310)을 유도할 수 있도록 전기적으로 연결되도록 배열된다.
이 구현예에서, 배리어 유전체 층(343)은 첫 번째 및 두 번째 제1 금속 층(351, 353)을 덮는다. 배리어 유전체 층은 명확성을 위해 도 5에는 표시되지 않는다. 튜닝 금속 층(354)은 배리어 유전체 층(343) 상에 배열되며, 첫 번째 및 두 번째 제1 금속 층(351, 353) 둘 다의 위에 놓이도록 위치한다. 튜닝 금속 층은 대응하는 전도성 비아(364)에 전기적으로 연결되어 있다. 튜닝 금속 층(354)은 첫 번째 및 두 번째 제1 금속 층(351, 353)과 전기적으로 절연되어 있다. 제1 및 제2 양자점들(312, 310) 사이의 커플링 강도를 제어하기 위해 튜닝 금속 층(354)에 바이어스가 인가될 수 있다. 제1 및 제2 큐비트는 각각 제1 및 제2 양자점(312, 310)에 의해 지지될 수 있다. 튜닝 금속 층(354)에 인가된 바이어스는 첫 번째 큐비트와 두 번째 큐비트 사이에서 2-큐비트 상호작용이 가능할 수 있도록 큐비트들을 커플링하는 데 사용되거나, 첫 번째 및 두 번째 큐비트 각각이 하나의 큐비트 연산을 수행할 수 있도록 큐비트들을 디커플링하는 데 사용될 수 있다.
도 7은 제5 구현예에 따른 실리콘 기반 양자 디바이스의 평면도를 개략적으로 도시한 것이다. 이전 구현예들의 실리콘 기반 양자 디바이스들은 제5 구현예에서 구현될 수 있다. 제5 구현예는 복수의 양자점들 및 길쭉한 양자점들을 포함하는 가능한 2차원 아키텍처의 예시적인 부분을 도시한다. 길쭉한 양자점은 중재자 점으로도 지칭된다. 사용 시, 각 중재자 점은 전하 캐리어 저장소에 직접 커플링될 수 있다. 각 중재자 점은 디바이스가 사용 중일 때 두 개의 양자점들에 추가로 커플링될 수 있다. 이 아키텍처는 각 양자점이 전하 캐리어 저장소에 가깝도록 하는 동시에 양자점들의 조밀한 배열을 제공한다. 각 양자점은 중재자 점을 통해 전하 캐리어 저장소에 커플링될 수 있다. 양자점은 큐비트를 지지하는 데 사용될 수 있다. 큐비트는 양자 정보를 전달하는 데 사용되는 데이터 큐비트(data qubit) 또는 보조 큐비트(ancillary qubit)일 수 있다. 중재자 점은 큐비트들 간의 양자 정보 교환 메커니즘을 제공하는 데 사용된다.
실리콘 층은 선택적으로 에칭되어, 긴 에지(481) 및 짧은 에지(482)를 갖는 부분적인 실리콘 층의 에지에 다각형 단차(400)를 형성하면서, 중앙 본체(420)와 본체(420)로부터 방사상으로 연장되는 암(arm)들(421, 422, 423, 424)이 있는 부분적인 실리콘 층(평면도에는 도시되지 않음)을 형성한다. 이 구현예에서, 중앙 본체(420)는 실질적으로 정사각형이고, 플래토 영역을 형성하며, 4개의 암들(421-424) 각각은 정사각형의 코너로부터 연장되어 나노와이어 영역을 형성한다. 얇은 유전체 층(404)은 부분적인 실리콘 층의 상부에 제공된다. 도 7에는 명확성을 위해 디바이스의 돌출된 부분만 표시되어 있다. 그러나, 실리콘 기반 양자 디바이스는 부분적인 실리콘 층 아래에 기판(도시되지 않음)을 더 포함한다. 두 개의 양자점 금속 층들(429, 430, 431, 432, 433, 434, 435, 436)은 각 암(421-424)에 제공된다. 양자점 금속 층들(429-436)은 대응하는 양자점들을 유도하도록 구성될 수 있는 제3 금속 층들이다. 양자점 금속 층들(429-436)은 각 암(421-424)의 2개의 짧은 에지들(482)에 제공된다. 4개의 중재자 점 금속 층들(437, 438, 439, 440)이 중앙 본체(420)의 각 에지(425, 426, 427, 428)에 제공된다. 중재자 점 금속 층들(437-440)은 대응하는 길쭉한 양자점들을 유도하도록 구성될 수 있는 제1 금속 층들이다. 중재자 점 금속 층들(437-440)은 중앙 본체(420)의 긴 에지(481)에 제공된다. 5개의 저장소 금속 층들(441, 442, 443, 444, 445)은 중앙 본체(420)에 제공된다. 제1 저장소 금속 층(441)은 중앙 본체(420)의 중앙에 제공되고, 제2 내지 제5 저장소 금속 층들(442-445) 각각은 제1 저장소 금속 층(441)과 대응하는 중재자 점 금속 층(437-440) 사이의 중앙 본체에 제공된다. 각각의 금속 층(429-445)은 대응하는 전도성 비아(449, 450, 451, 452, 453, 454, 455, 456, 457, 458, 459, 460, 461, 462, 463, 464, 465)와 전기적으로 접촉하고 있다.
디바이스는 전도성 비아(449-465) 각각에 바이어스 전위가 인가될 수 있도록 구성된다. 전도성 비아(449-465)에 바이어스가 인가되면, 전자들(또는 정공들)은 전하 캐리어들을 구속하는 데 사용되는 금속 층들(429-445) 아래에 유도된 양자 구속 구조에 갇힐 수 있다. 금속 층들(429-445)의 치수와 인가되는 바이어스는, 양자점(469, 470, 471, 472, 473, 474, 475, 476)이 각각의 양자점 금속 층(429-436) 아래의 부분적인 실리콘 층에서 유도될 수 있고; 중재자 점(477, 478, 479, 480)이 각각의 중재자 점 금속 층들(437-440) 아래의 부분적인 실리콘 층에서 유도될 수 있으며; 전하 캐리어 저장소가 각각의 저장소 금속 층들(441-445) 아래의 부분적인 실리콘 층에서 유도될 수 있도록 선택된다.
양자점들(469-476)의 위치와 중재자 점들(477-480)의 위치를 도식적으로 나타내었다. 중재자 점 금속 층들(437-440)은 양자점 금속 층들(429-436)보다 실질적으로 더 넓고, 이때 폭은 부분적인 실리콘 층의 에지를 따라 측정된다. 각 중재자 점(477-480)은 두 개의 양자점들(469-476) 사이에 조정 가능한 링크를 제공하는 길쭉한 양자점이다. 예를 들어, 제1 중재자 점(477)은 제2 양자점(470)과 제3 양자점(471)을 연결할 수 있다. 각 중재자 점(477-480)은 큐비트들 간의 양자 정보 교환의 공진 전달 메커니즘을 제공하도록 설계되어 있다. 이를 달성하기 위해, 중재자 점 금속 층들(437-440)의 폭은 정보 교환 프로세스 동안 양자 정보를 보존하기 위해 적어도 1 마이크론 미만이다. 원칙적으로 중재자 점들(477-480)은 양자점들(469-476)과 동일한 크기일 수 있지만, 중재자 점들(477-480)은 데이터 큐비트들을 분리하여 확장 가능한 아키텍처를 제공하기 위해 길쭉한 형태를 가질 수 있다.
도 7에 도시된 아키텍처는 각 양자점이 전하 캐리어 저장소에 가깝도록 하는 동시에 양자점들의 조밀한 배열을 제공한다. 각 중재자 점은 전하 캐리어 저장소에 직접 커플링되고, 각 중재자 점은 두 개의 양자점들에 직접 커플링된다. 이 구현예에서 직접적인 커플링은 근접에 의한 것이다. 대안적인 구현예에서, 전극 조절된 커플링을 제공하기 위해 도 4, 5 및 6에 도시된 바와 같이 튜닝 금속 층들이 제공될 수 있다. 이 아키텍처는 저장소들 사이에 많은 수의 양자점들이 있을 수 있는 아키텍처에 비해 몇 가지 이점을 제공한다. 제5 구현예의 아키텍처를 사용하면, 큐비트들은 저장소가 양자점들에 근접하기 때문에 초기화하기 쉽다. 또한, 전하 안정성이 우수하고, 아키텍처가 전하 오류에 더 탄력적이다. 또한, 전하 캐리어 저장소에 대한 각 양자점의 근접성은 양자점들의 밀도가 유지될 수 있음을 보장한다.
각 양자점 위치(469-476)는 전자 스핀 큐비트와 같은 큐비트로 점유되거나 점유되지 않을 수 있다. 따라서, 각 암(421-424)은 양자점 위치가 모두 점유된 경우 이중 점 큐비트를 지지하거나, 또는 하나만 점유된 경우 단일 점 큐비트를 지지할 수 있다.
도 8은 도 7에 도시된 예시적인 2차원 아키텍처의 확장을 보여준다. 도 7에 예시된 유닛을 반복하여 일련의 중앙 본체들(501, 502, 503, 504) 또는 플래토 영역들이 내부 암들(521, 522, 523, 524) 또는 나노와이어 영역들에 의해 연결되도록 디바이스를 확장할 수 있다. 도 8에는 4개의 중앙 본체들(501-504)이 도시되어 있다. 그러나, 외부 암들(531, 532, 533, 534, 535, 536, 537, 538)에 부착된 추가적인 중앙 본체들을 사용하여 디바이스 아키텍처를 더 확장할 수 있다. 부분적인 실리콘 층에 한정된 복수의 에지들은 다각형 단차(500)를 형성한다.
이해할 수 있는 바와 같이, 양자점들이 전하 캐리어 저장소들에 커플링되어 전하 오류에 대한 회복력을 향상시키고 신뢰할 수 있는 양자점 초기화를 가능하게 하는 확장 가능한 2차원 아키텍처를 가능하게 하는 양자점 디바이스가 제공된다. 양자점 밀도의 유지 및 우수한 전하 안정성과 같은 추가적인 이점이 양자 디바이스의 특징으로 인해 발생한다. 또한, 이러한 디바이스를 제조하는 방법 및 디바이스를 사용하는 방법도 제공된다.

Claims (15)

  1. 전하 캐리어들을 구속하기 위한 실리콘 기반 양자 디바이스로서, 상기 디바이스는,
    제1 평면 영역을 갖는 기판;
    상기 기판의 일부를 형성하고, 에지(edge)가 있는 단차(step) 및 제2 평면 영역을 포함하는 실리콘 층 - 상기 제2 평면 영역은 상기 제1 평면 영역과 실질적으로 평행하고 이로부터 오프셋(offset)됨 -;
    상기 단차 위에 놓이면서(overlying), 상기 실리콘 층 상에 제공된 제1 전기 절연층;
    상기 단차 위에 놓이면서, 상기 제1 전기 절연층 상에 제공되는 제1 금속 층으로서, 상기 제1 금속 층은, 제1 금속 층에 바이어스 전위가 인가될 때, 전하 캐리어 또는 전하 캐리어들이 상기 에지에서 구속되는 제1 구속 영역(confinement region)을 유도하도록 전기적으로 연결되도록 배열되는 것인, 제1 금속 층; 및
    상기 실리콘 층의 제2 평면 영역 위에 제공되는 제2 금속 층을 포함하며, 이때 상기 제2 금속 층은,
    상기 제1 금속 층과 전기적으로 분리되어 있고;
    상기 제2 금속 층에 바이어스 전위가 인가될 때, 전하 캐리어 또는 전하 캐리어들이 상기 제2 금속 층 아래의 상기 실리콘 층의 상기 제2 평면 영역에서만 구속되는 제2 구속 영역을 유도하고, 상기 제1 구속 영역이 상기 제2 구속 영역에 커플링될 수 있도록 전기적으로 연결되도록 배열되며;
    상기 제1 구속 영역은 상기 에지에 수직인 방향으로 상기 제2 구속 영역으로부터 변위되는 것인, 실리콘 기반 양자 디바이스.
  2. 제1항에 있어서, 상기 제2 금속 층은 상기 제1 전기 절연층 상에 제공되는 것인, 실리콘 기반 양자 디바이스.
  3. 제1항에 있어서, 상기 제2 금속 층은 상기 에지에 수직인 방향으로 상기 제1 금속 층으로부터 변위되는 것인, 실리콘 기반 양자 디바이스.
  4. 제1항에 있어서, 상기 제1 금속 층 상에 제2 전기 절연층이 제공되고, 상기 제2 전기 절연층 상에 상기 제2 금속 층이 제공되는 것인, 실리콘 기반 양자 디바이스.
  5. 제1항에 있어서, 상기 제1 구속 영역은 조정 가능한 커플링 강도로 상기 제2 구속 영역에 커플링될 수 있고, 상기 디바이스는,
    상기 제1 금속 층과 상기 제2 금속 층 사이에 위치한 제1 튜닝 금속 층(tuning metallic layer)을 더 포함하고;
    이때 상기 제1 튜닝 금속 층은 상기 제 1 금속 층 및 상기 제2 금속 층과 전기적으로 절연되어 있고;
    상기 제1 튜닝 금속 층은 상기 제1 구속 영역과 상기 제2 구속 영역 사이의 커플링 강도를 조정하도록 작동될 수 있는 것인, 실리콘 기반 양자 디바이스.
  6. 제1항에 있어서, 상기 디바이스는,
    첫 번째 제1 구속 영역을 유도하도록 전기적으로 연결되도록 배열된 첫 번째 제1 금속 층;
    상기 첫 번째 제1 금속 층과 전기적으로 분리되어 있고, 두 번째 제1 구속 영역을 유도하도록 전기적으로 연결되도록 배열된 두 번째 제1 금속 층; 및
    상기 첫 번째 제1 금속 층과 상기 두 번째 제1 금속 층 사이에 제공되고, 상기 첫 번째 제1 금속 층 및 상기 두 번째 제1 금속 층과 전기적으로 분리되어 있는 제2 튜닝 금속 층을 더 포함하고;
    이때 상기 첫 번째 제1 구속 영역은 조정 가능한 커플링 강도로 상기 두 번째 제1 구속 영역에 커플링될 수 있고;
    상기 제2 튜닝 금속 층은 상기 첫 번째 제1 구속 영역과 상기 두 번째 제1 구속 영역 사이의 커플링 강도를 조정하도록 작동될 수 있는 것인, 실리콘 기반 양자 디바이스.
  7. 제1항에 있어서, 상기 실리콘 층 아래에 제3 전기 절연층이 제공되는 것인, 실리콘 기반 양자 디바이스.
  8. 제1항에 있어서, 상기 제1 금속 층 및 상기 제2 금속 층은 각각 제1 전도성 비아(conductive via) 및 제2 전도성 비아와 전기적으로 접촉하고 있는 것인, 실리콘 기반 양자 디바이스.
  9. 제1항에 있어서, 상기 제1 금속 층은, 제1 구속 영역의 에지에서 길쭉한 양자점이 유도될 수 있도록 상기 에지를 따라 측방향으로 연장되는 것인, 실리콘 기반 양자 디바이스.
  10. 제9항에 있어서,
    상기 단차는 적어도 제1 에지 및 제2 에지를 포함하고, 상기 제1 에지 및 제2 에지는 서로에 대해 0이 아닌 각도로 마주 대하고 있으며;
    상기 제1 금속 층은 상기 단차의 제1 에지 위에 있고, 상기 제1 에지에 있는 제1 구속 영역에서 길쭉한 양자점을 유도할 수 있도록 전기적으로 연결되도록 배열되고;
    상기 디바이스는,
    상기 단차의 제2 에지 위에 있는 상기 제1 전기 절연층 상에 제공되고, 상기 제2 에지에 있는 제1 구속 영역에서 양자점을 유도할 수 있도록 전기적으로 연결되도록 배열된 제3 금속 층을 더 포함하는, 실리콘 기반 양자 디바이스.
  11. 제10항에 있어서, 상기 디바이스는 상기 실리콘 층에 있는 단차의 각각의 에지들에서 대응하는 길쭉한 양자점들을 지지하도록 구성된 복수의 제1 금속 층들, 및 상기 실리콘 층에 있는 단차의 각각의 에지들에서 대응하는 양자점들을 지지하도록 구성된 복수의 제3 금속 층들을 더 포함하고, 이때 각각의 제1 금속 층은 2개의 개별 제3 금속 층들에 인접하여 각각의 길쭉한 양자점이 2개의 양자점들에 커플링될 수 있는 것인, 실리콘 기반 양자 디바이스.
  12. 제1항에 기재된 실리콘 기반 양자 디바이스를 조립하는 방법으로서, 상기 방법은,
    제1 평면 영역을 갖는 기판을 제공하는 단계;
    상기 기판을 에칭하여 에지가 있는 단차 및 제2 평면 영역을 포함하는 실리콘 층을 형성하는 단계 - 상기 제2 평면 영역은 상기 제1 평면 영역과 실질적으로 평행하고, 이로부터 오프셋됨 -;
    제1 전기 절연층을 상기 단차 위에 놓이게 하면서, 상기 실리콘 층 상에 증착하는 단계;
    제1 금속 층을 상기 단차 위에 놓이게 하면서, 제1 전기 절연층 상에 증착하는 단계 - 상기 제1 금속 층은, 상기 제1 금속 층에 바이어스 전위가 인가될 때, 전하 캐리어 또는 전하 캐리어들이 상기 에지에 있는 제1 구속 영역에 구속되도록 전기적으로 연결되도록 구성됨 -; 및
    상기 실리콘 층의 상기 제2 평면 영역 상에 제2 금속 층을 증착하는 단계 - 상기 제2 금속 층은 상기 제1 금속 층과 전기적으로 분리되어 있고, 상기 제2 금속 층에 바이어스 전위가 인가될 때, 전하 캐리어 또는 전하 캐리어들이 상기 제2 금속 층 아래의 상기 실리콘 층의 상기 제2 평면 영역에서만 제2 구속 영역에 구속되고, 상기 제1 구속 영역이 상기 제2 구속 영역에 커플링될 수 있도록 전기적으로 연결되도록 구성됨 -를 포함하는, 실리콘 기반 양자 디바이스를 조립하는 방법.
  13. 제12항에 있어서, 상기 제1 금속 층과 상기 제2 금속 층을 증착하는 단계들은 동시에 수행되는 것인, 실리콘 기반 양자 디바이스를 조립하는 방법.
  14. 제12항에 있어서, 상기 방법은,
    상기 제1 금속 층 상에 제2 전기 절연층을 증착하는 단계를 더 포함하고; 이때 상기 제2 금속 층은 상기 제2 전기 절연층 상에 제공되는 것인, 실리콘 기반 양자 디바이스를 조립하는 방법.
  15. 제1항에 기재된 실리콘 기반 양자 디바이스를 사용하는 방법으로서, 상기 방법은,
    상기 제1 금속 층에 제1 바이어스 전위를 인가하여 전하 캐리어 또는 전하 캐리어들을 제1 구속 영역에 구속하는 단계; 및
    상기 제2 금속 층에 제2 바이어스 전위를 인가하여 전하 캐리어 또는 전하 캐리어들을 제2 구속 영역에 구속하는 단계 - 상기 제2 구속 영역은 상기 제2 금속 층 아래의 상기 실리콘 층의 제2 평면 영역에만 있음 -를 포함하고;
    이때, 상기 제1 바이어스 전위 및 상기 제2 바이어스 전위는 상기 제1 구속 영역과 상기 제2 구속 영역이 커플링되도록 구성되는 것인, 실리콘 기반 양자 디바이스를 사용하는 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201906934D0 (en) * 2019-05-16 2019-07-03 Quantum Motion Tech Limited Processor element for quantum information processor
CN114031033B (zh) * 2021-11-29 2023-04-07 电子科技大学 基于声子辅助的量子比特三维集成装置
FR3149428A1 (fr) * 2023-05-31 2024-12-06 Commissariat à l'Energie Atomique et aux Energies Alternatives Procédé de réalisation d’un dispositif semi-conducteur comprenant une grille latérale

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015099944A1 (en) 2013-12-27 2015-07-02 LuxVue Technology Corporation Led with internally confined current injection area
US20160300155A1 (en) 2015-04-12 2016-10-13 Hitachi, Ltd. Quantum information processing
JP2018532255A (ja) 2015-08-05 2018-11-01 ニューサウス イノベーションズ ピーティーワイ リミテッド 先進処理装置
WO2019002761A1 (fr) 2017-06-28 2019-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de controle d'un dispositif quantique a qubit de spin
WO2019081837A1 (fr) 2017-10-26 2019-05-02 Commissariat A L'Énergie Atomique Et Aux Energies Alternatives Procede de fabrication d'un composant electronique a doubles boites quantiques

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2288274A (en) * 1994-03-31 1995-10-11 Sharp Kk Quantum device and method of making such a device
TW564505B (en) * 2002-10-07 2003-12-01 Nat Science Council Single electron transistor and fabrication method thereof
JP4669213B2 (ja) * 2003-08-29 2011-04-13 独立行政法人科学技術振興機構 電界効果トランジスタ及び単一電子トランジスタ並びにそれを用いたセンサ
TWI248663B (en) * 2005-04-06 2006-02-01 Univ Nat Sun Yat Sen Single electron transistor and method for manufacturing the same
EP1860600A1 (en) * 2006-05-26 2007-11-28 Hitachi Ltd. Quantum dot device
US7830695B1 (en) * 2006-10-30 2010-11-09 Hrl Laboratories Capacitive arrangement for qubit operations
CN101965631B (zh) 2008-02-11 2012-12-05 库克有限公司 电子或空穴自旋的控制和读出
US8816325B2 (en) 2011-10-07 2014-08-26 The Regents Of The University Of California Scalable quantum computer architecture with coupled donor-quantum dot qubits
CN103515465B (zh) * 2012-06-29 2016-03-30 英飞凌科技股份有限公司 光电探测器及其制造方法
ES2910453T3 (es) 2014-06-06 2022-05-12 Newsouth Innovations Pty Ltd Aparato de procesamiento avanzado
JP6570115B2 (ja) 2015-07-24 2019-09-04 国立研究開発法人産業技術総合研究所 単電子トランジスタ及びその製造方法並びに集積回路
WO2017213650A1 (en) * 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with trenched substrates
US10991802B2 (en) * 2016-06-10 2021-04-27 Intel Corporation Quantum dot devices with gate interface materials
US10763349B2 (en) * 2016-06-29 2020-09-01 Intel Corporation Quantum dot devices with modulation doped stacks
EP3497725A4 (en) * 2016-08-10 2020-04-15 Intel Corporation QUANTUM POINT GROUP DEVICES
US10593756B2 (en) * 2016-08-12 2020-03-17 Intel Corporation Quantum dot array devices
WO2018063138A1 (en) * 2016-09-27 2018-04-05 Intel Corporation Independent double-gate quantum dot qubits
CN109643710A (zh) * 2016-09-29 2019-04-16 英特尔公司 用于量子比特的片上控制逻辑
FR3068518B1 (fr) * 2017-06-28 2019-08-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de controle d'un dispositif quantique a qubit de spin
FR3078441B1 (fr) * 2018-02-27 2020-03-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif quantique comprenant des transistors fet et des qubits co-integres sur un meme substrat
US10256206B2 (en) * 2018-03-16 2019-04-09 Intel Corporation Qubit die attachment using preforms
US10910488B2 (en) * 2018-06-26 2021-02-02 Intel Corporation Quantum dot devices with fins and partially wrapped gates

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015099944A1 (en) 2013-12-27 2015-07-02 LuxVue Technology Corporation Led with internally confined current injection area
US20160300155A1 (en) 2015-04-12 2016-10-13 Hitachi, Ltd. Quantum information processing
JP2018532255A (ja) 2015-08-05 2018-11-01 ニューサウス イノベーションズ ピーティーワイ リミテッド 先進処理装置
WO2019002761A1 (fr) 2017-06-28 2019-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de controle d'un dispositif quantique a qubit de spin
WO2019081837A1 (fr) 2017-10-26 2019-05-02 Commissariat A L'Énergie Atomique Et Aux Energies Alternatives Procede de fabrication d'un composant electronique a doubles boites quantiques

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