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TWI855285B - 半導體裝置及其形成方法 - Google Patents

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TWI855285B
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李錦思
吳思樺
梁順鑫
朱家宏
林耕竹
王菘豊
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台灣積體電路製造股份有限公司
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Abstract

本文揭露了半導體裝置及其製造方法。根據本揭露，示例性的半導體裝置的形成方法包括：在基板上形成裝置區；在裝置區上方形成第一介電層；在第一介電層中形成開口；沿著開口的側壁和底面順應沉積第一導電材料；在第一導電材料上沉積第二導電材料，以填充開口，其中第二導電材料不同於第一導電材料；以及執行第一熱製程，以形成從第一導電材料的第一區延伸到第二導電材料的第二區的界面區，其中界面區包括第一導電材料和第二導電材料的均質混合物（homogeneous mixture）。

Description

半導體裝置及其形成方法
本發明實施例是關於半導體裝置，特別是關於具有界面區的導電部件之半導體裝置及其製造方法。
半導體裝置用於各種電子應用，例如個人電腦、手機、數位相機和其他電子設備。 製造半導體裝置通常通過在半導體基板上依序沉積絕緣或介電層、導電層和半導體材料層，並圖案化各種材料層使用微影，以在其上形成電路部件和元件。
半導體工業通過不斷減少最小部件尺寸以持續提高各種電子元件（例如電晶體、二極體、電阻、電容等）的積體密度（integration density），而允許將更多元件整合到一給定的面積中。
本發明實施例提供一種半導體裝置的形成方法包括：在基板上形成裝置區；在裝置區上方形成第一介電層；在第一介電層中形成開口；沿著開口的側壁和底面順應沉積第一導電材料；在第一導電材料上沉積第二導電材料，以填充開口，其中第二導電材料不同於第一導電材料；以及執行第一熱製程，以形成從第一導電材料的第一區延伸到第二導電材料的第二區的界面區，其中界面區包括第一導電材料和第二導電材料的均質混合物（homogeneous mixture）。
本發明實施例提供一種半導體裝置的形成方法，包括：形成鰭片，鰭片突出於基板；形成閘極結構，閘極結構沿著鰭片的側壁延伸並位在鰭片的頂面上方；在鄰近閘極結構的鰭片中形成源極/汲極區；在源極/汲極區上方形成第一介電層；在第一介電層中形成開口，其中開口露出源極/汲極區的表面；沿著開口的多個側壁且在露出的源極/汲極區的表面上沉積襯層，襯層包括第一材料；在襯層上沉積填充層，其中填充層包括不同於第一材料的第二材料，其中襯層和填充層之間的界面具有階梯濃度（step concentration）輪廓；以及執行退火製程，其中在執行退火製程之後，襯層與填充層之間的界面具有梯度濃度（gradient concentration）輪廓。
本發明實施例提供一種半導體裝置，包括：第一導電部件，延伸穿過介電層以實體接觸且電性接觸第二導電部件，其中第一導電部件包括：外層，包括第一導電材料；內層，包括不同於第一導電材料的第二導電材料，其中外層至少部分圍繞內層；以及界面層，在外層和內層之間，包括第一導電材料和第二導電材料的均質混合物（homogeneous mixture），其中鄰近外層的界面層的區域比鄰近內層的界面層的區域具有更大的第一導電材料濃度。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本文所述的各種實施例允許形成低電阻導電部件，例如導孔、導電線等。在此描述的實施例允許形成導電部件，使用包括第一導電材料的襯層和能夠與第一導電材料形成均質混合物（homogeneous mixture）的第二導電材料的填充層。可以執行熱製程，例如退火，以在襯層和填充層之間形成更平滑的界面，這可以降低導電部件的電阻。以這種方式形成導電部件可以減少由於接縫合併（seam merging）或熱膨脹引起的彎曲，這可以提高良率和可靠度。可以形成蓋層以增加導電部件的接觸面積，這可以降低接觸電阻。在此描述的技術可以形成導電部件，作為中段製程（middle-end-of-line, MEOL）及/或後段製程端（back-end-of-line, BEOL）的一部分。
第1圖根據一些實施例，繪示出一示例的鰭式場效應電晶體（FinFET）的三維視圖。鰭式場效應電晶體（FinFET）包括基板50（例如半導體基板）上的鰭片52。隔離區56設置在基板50中，且鰭片52從相鄰隔離區56之間突出。雖然隔離區56描述/圖示為與基板50分離，但如本文所使用，術語「基板」可以用於僅指半導體基板或包括隔離區的半導體基板。此外，雖然鰭片52示例為如同基板50單一、連續的材料，儘管鰭片52及/或基板50可以包括單一材料或多種材料。在這種情況下，鰭片 52 是指在相鄰隔離區 56 之間延伸的部分。
閘極介電層 92 沿著鰭片 52的側壁並位在鰭片 52 的頂面上方，且閘極電極 94 位在閘極介電層 92 上方。相對於閘極介電層92和閘極電極94，源極/汲極區 82 設置在鰭片 52 的相對側。第1圖進一步繪示出後面的圖式中所使用的參考剖面。剖面A-A沿著閘極電極94的縱軸並且在例如垂直於鰭式場效應電晶體（FinFET）的源極/汲極區82之間的電流方向的方向上。剖面B-B垂直於剖面A-A並且沿著鰭片52的縱軸，並且在例如鰭式場效應電晶體（FinFET）的源極/汲極區82之間的電流的方向上。剖面 C-C 平行於剖面 A-A，並且延伸穿過鰭式場效應電晶體（FinFET）的源極/汲極區。為清楚起見，隨後的圖式參考這些參考剖面。
本文討論的一些實施例是在討論使用後閘極（gate-last）製程的情況下形成鰭式場效應電晶體（FinFET）。在其他實施例中，可以使用先閘極（gate-first）製程。此外，一些實施例考慮使用在平面裝置的面向，例如平面場效電晶體（FET）、奈米結構（例如奈米片、奈米線、全繞式閘極等）場效應電晶體（nanostructure field effect transistors, NSFET）等。
第2至25B圖根據一些實施例，繪示出製造鰭式場效應電晶體（FinFET）的中間階段的剖面圖。第2至7圖繪示出第1圖中所示的參考剖面 A-A，差別在於，多個鰭片/鰭式場效應電晶體（FinFETs）。第8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A 和 25A圖沿第1圖的參考剖面A-A繪示，第8B、9B、10B、11B、12B、13B、14B、14C、15B、16B、17B、18B、19B、20B、21B、22B、23B、24B 和 25B圖沿相似第1圖的參考剖面B-B繪示，差別在於，多個鰭片/鰭式場效應電晶體（FinFETs）。第10C 和 10D圖沿第1圖的參考剖面C-C繪示，差別在於，多個鰭片/鰭式場效應電晶體（FinFETs）。
在第2圖中，提供基板50。基板50可以是半導體基板，例如主體半導體、絕緣層上覆半導體（semiconductor on insulator, SOI）基板等，其可以摻雜（例如具有p型或n型摻雜劑）或未摻雜。基板50可以是晶片，例如矽晶片。一般來說，絕緣層上覆半導體（SOI）基板是在絕緣層上形成一層半導體材料。絕緣層可以是例如埋設氧化（buried oxide layer, BOX）層、氧化矽層等。設置絕緣層在基板上，通常為矽或玻璃基板。也可以使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可以包括矽；鍺;化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺（SiGe）、鎵砷磷（GaAsP）、鋁銦砷（AlInAs）、鋁鎵砷（AlGaAs）、鎵銦砷（GaInAs）、鎵銦磷（GaInP）及/或鎵銦砷磷（GaInAsP）；或其組合。
基板50具有n型區50N和p型區50P。n型區50N可以用於形成n型裝置，例如n型金屬氧化物半導體（NMOS）電晶體，例如n型鰭式場效應電晶體（FinFET）。p型區50P可以用於形成p型裝置，例如p型金屬氧化物半導體（PMOS）電晶體，例如p型鰭式場效應電晶體（FinFET）。n型區50N可以與p型區50P實體分開（如分隔物51所示），且可以設置任意數量的裝置部件（例如，其他主動裝置、摻雜區、隔離結構等）在n型區50N和p型區50P之間。
在第3圖中，在基板50中形成鰭52。鰭片52是半導體條。在一些實施例中，在基板50中可以形成鰭片52，通過在基板50中蝕刻溝槽。蝕刻可以是任何可接受的蝕刻製程，例如反應式離子蝕刻（reactive ion etching, RIE）、中性束蝕刻（neutral beam etching, NBE）等或其組合。蝕刻可以是非等向性的。
可以通過任何合適的方法圖案化鰭片。舉例來說，可以使用一或多種微影製程圖案化鰭片52，包括雙重圖案化或多重圖案化製程。一般來說，雙圖案化或多重圖案化製程結合微影和自對準製程，以允許創造具有例如比使用單個直接微影製程可獲得的間距更小的間距的圖案。舉例來說，在一實施例中，在基板上方形成犧牲層並對其圖案化使用微影製程。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，隨後可以使用剩餘的間隔物以圖案化鰭片。在一些實施例中，遮罩（或其他層）可以保留在鰭片52上。
在第4圖中，在基板 50 上方和相鄰鰭片 52 之間形成絕緣材料 54。絕緣材料 54 可以是氧化物，例如氧化矽、氮化物等或其組合，且可以通過高密度電漿化學氣相沉積 （high density plasma chemical vapor deposition, HDP-CVD）、流動式化學氣相沉積  （flowable chemical vapor deposition, FCVD）（例如，在遠程電漿系統中沉積基於化學氣相沉積（CVD）的材料並進行後固化（post curing）使其轉化為另一種材料，例如氧化物等或其組合。可以通過使用任何可接受的製程形成其他絕緣材料。在示例性的實施例中，絕緣材料54為通過流動式化學氣相沉積（FCVD）製程形成的氧化矽。絕緣材料一形成，就可以執行退火製程。在一實施例中，形成絕緣材料54使得多餘的絕緣材料54覆蓋鰭片52。雖然絕緣材料54示例為單層，但一些實施例可以利用多層。舉例來說，在一些實施例中，可以首先沿著基板50和鰭片52的表面形成襯層（未示出）。此後，可以在襯層上方形成填充材料，例如上面所討論的。
在第5圖中，對絕緣材料 54 應用去除製程以去除鰭 片52上方多餘的絕緣材料 54。在一些實施例中，可以利用平坦化製程例如化學機械拋光（chemical mechanical polish, CMP）、回蝕製程、其組合等。平坦化製程露出鰭片52，使得在平坦化製程完成之後，鰭片52的頂面和絕緣材料54齊平。在鰭片52上保留遮罩的實施例中，平坦化製程可以露出遮罩或去除遮罩，使得在平坦化製程完成之後，遮罩或鰭片52的頂面分別與絕緣材料54齊平。
在第6圖中，凹蝕絕緣材料 54以形成淺溝槽隔離 （shallow trench isolation, STI）區 56。凹蝕絕緣材料 54 使得 在 n 型區 50N和 p 型區50P中的鰭片 52 的上部從相鄰的淺溝槽隔離（STI）區 56之間突出。此外，淺溝槽隔離（STI）區56的頂面可以具有平坦表面（如圖所示）、凸面、凹面（例如凹陷）或其組合。淺溝槽隔離（STI）區56的頂面可以通過適當的蝕刻形成為平坦的、凸的及/或凹的。可以使用可接受的蝕刻製程凹蝕淺溝槽隔離（STI）區56，例如對絕緣材料54的材料有選擇性的蝕刻製程（例如，以比蝕刻鰭片52的材料更快的速率蝕刻絕緣材料54的材料）。舉例來說，氧化物去除（oxide removal）使用，例如，可以使用稀氫氟（dilute hydrofluoric, dHF）酸。
關於第2至6圖描述的製程僅為如何形成鰭片 52 的一示例。在一些實施例中，可以形成鰭片通過磊晶成長製程。舉例來說，可以在基板50的頂面上方形成介電層，且可以蝕刻溝槽穿過介電層以露出下面的基板50。可以在溝槽中磊晶成長同質磊晶（homoepitaxial）結構，且可以凹蝕介電層使得同質磊晶結構突出於介電層以形成鰭片。此外，在一些實施例中，可以使用異質（heteroepitaxial）磊晶結構以形成鰭片52。舉例來說，可以凹蝕第5圖中的鰭片52，且可以在凹蝕的鰭片52上方磊晶成長不同於鰭片52的材料。在這樣的實施例中，鰭片52包括被凹蝕的材料以及設置在被凹蝕的材料上方的磊晶成長材料。在進一步的實施例中，可以在基板50的頂面上方形成介電層，且可以蝕刻溝槽穿過介電層。然後可以使用不同於基板 50 的材料在溝槽中磊晶生長異質磊晶結構，且可以凹蝕介電層，使得異質磊晶結構突出於介電層以形成鰭片 52。在磊晶成長同質磊晶結構或異質磊晶的一些實施例中，磊晶成長的材料可以在成長期間原位（in situ）摻雜，儘管原位摻雜和佈植摻雜可以一起使用，但使用原位摻雜可以避免之前和隨後的佈植。
再者，在n型區50N（例如n型金屬氧化物半導體（NMOS）區）中磊晶成長與p型區50P（例如p型金屬氧化物半導體（PMOS）區）中不同的材料可以是有利的。在各種實施例中，鰭片52的上部可以由矽鍺（Si xGe 1-x，其中x可以在0到1的範圍）、碳化矽、純或大致上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等形成。舉例來說，可用於形成III-V族化合物半導體的材料包括，砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、鎵銦砷（GaInAs）、鋁銦砷（AlInAs）、銻化鎵、銻化鋁、磷化鋁、磷化鎵等，但並非以此為限。
再次參見第6圖，可以在鰭片52及/或基板50中形成合適的井（未示出）。在一些實施例中，可以在n型區50N中形成P井，且可以在p型區50P中形成N井。在一些實施例中，在n型區50N和p型區50P兩者中形成P井或N井。
在具有不同井類型的實施例中，可以實現用於n型區50N和p型區50P的不同佈植步驟，使用光阻及/或其他遮罩（未示出）。舉例來說，可以在n型區50N中的鰭片52和STI區56上方形成光阻。圖案化光阻以露出基板50的p型區50P。形成光阻可以通過使用旋轉塗佈（spin-on）技術，且可以對其圖案化使用可接受的微影技術。一旦圖案化光阻，在p型區50P中執行n型雜質佈植，且光阻可以作為遮罩以大致上防止n型雜質佈植到n型區50N中。n型雜質可以是磷、砷、銻等，佈植到該區域中的濃度等於或小於10 18cm -3，例如在約10 16cm -3至約10 18cm -3之間。在佈植之後，去除光阻，例如通過可接受的灰化製程。
在佈植 p 型區域 50P 之後，在 p 型區域 50P 中的鰭片 52 和淺溝槽隔離（STI）區56 上方形成光阻。圖案化光阻以露出基板50的n型區50N。形成光阻可以通過使用旋轉塗佈（spin-on）技術，且可以對其圖案化使用可接受的微影技術。一旦圖案化光阻，可以在n型區50N中執行p型雜質佈植，且光阻可以作為遮罩以大致上防止p型雜質佈植到p型區50P中。p型雜質可以是硼、氟化硼、銦等，佈植到該區域中的濃度等於或小於10 18cm -3，例如在約10 16cm -3至約10 18cm -3之間。在佈植之後，去除光阻，例如通過可接受的灰化製程。
在n型區50N和p型區50P的佈植之後，可以執行退火以修復佈植損傷並活化佈植的p型及/或n型雜質。在一些實施例中，磊晶成長的材料可以在成長期間原位摻雜，儘管原位摻雜和佈植摻雜可以一起使用，但使用原位摻雜可以避免佈植。
在第7圖中，在鰭片52上形成虛設介電層60。虛設介電層60可以是例如氧化矽、氮化矽、其組合等，且可以沉積或熱成長根據可接受的技術。在虛設介電層60上方形成虛設閘極層62，在虛設閘極層62上方形成遮罩層64。可以在虛設介電層60上方沉積虛設閘極層62，接著對其平坦化，例如通過化學機械拋光（CMP）。可以在虛設閘極層62上方沉積遮罩層64。虛設閘極層62可以是導電或非導電材料，且可以選自包括非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物和金屬。沉積虛設閘極層62可以通過物理氣相沉積（physical vapor deposition, PVD）、化學氣相沉積（CVD）、濺鍍沉積（sputter deposition）或用於沉積所選材料的其他技術。虛設閘極層62可以由相對於隔離區（例如STI區56及/或虛設介電層60）的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層64可以包括一或多層，例如氮化矽、氮氧化矽（silicon oxynitride）等。在這個示例中，形成單一虛設閘極層62和單一遮罩層64跨越n型區50N和p型區50P。值得注意的是，示出虛設介電層60僅覆蓋鰭片52，僅作為說明目的。在一些實施例中，可以沉積虛設介電層60，使得虛設介電層60覆蓋STI區56、在STI區上方延伸且在虛設閘極層62和STI區56之間延伸。
第8A至16B圖繪示出在製造實施例裝置中的各種額外步驟。第8A至16B圖繪示出在n型區50N和p型區50P之中任一個中的部件。舉例來說，第8A至16B圖中所示的結構可以適用於n型區50N和p型區50P。n型區50N和p型區50P的結構差異（如果有的話），描述在本文與所附的每個圖式。
在第8A 和 8B圖中，可以圖案化遮罩層 64（參見第7圖）使用可接受的微影和蝕刻技術，以形成遮罩 74。然後可以將遮罩74的圖案轉移到虛設閘極層 62。在一些實施例（未示出）中，也可以通過可接受的蝕刻技術將遮罩74的圖案轉移到虛設介電層60以形成虛設閘極72。虛設閘極72覆蓋鰭片52的對應通道區58。遮罩74的圖案可以用於實體分開每個虛設閘極72與相鄰的虛設閘極。虛設閘極72也可以具長度方向有大致上垂直於對應磊晶鰭片52的長度方向。
再次參見第 8A 和 8B圖，可以在虛設閘極 72、遮罩 74 及/或鰭片 52 的露出表面上形成閘極封合間隔物（seal spacer） 80。熱氧化或沉積與隨後的非等向性蝕刻可以形成閘極封合間隔物 80。閘極封合間隔物 80可以由氧化矽、氮化矽、氮氧化矽等形成。
在形成閘極封合間隔物 80 之後，可以執行輕摻雜源極/汲極（lightly doped drain,　LDD ）區（未清楚示出）佈植。 在具有不同裝置類型的實施例中，類似於上面第6圖中討論的佈植，可以在n型區50N上方形成遮罩例如光阻，而露出p型區50P，且可以佈植適當類型（例如p型）雜質到p型區50P中露出的鰭片52中。然後可以去除遮罩。接著，可以在p型區50P上方形成遮罩例如光阻，而露出n型區50N，且可以佈植適當類型（例如n型）雜質到n型區50N中露出的鰭片52中。然後可以去除遮罩。n型雜質可以是先前討論的任何n型雜質，且p型雜質可以是先前討論的任何p型雜質。輕摻雜源極/汲極（LDD）區可以具有雜質濃度在約10 15cm -3至約10 19cm -3。退火可以用於修復佈植損傷並活化佈植的雜質。
在第9A 和 9B 圖中，在沿著虛設閘極 72 和遮罩 74 的側壁的閘極封合間隔物 80 上，形成閘極間隔物 86。可以形成閘極間隔物86，通過順應沉積絕緣材料，接著非等向性蝕刻絕緣材料。 閘極間隔物86的絕緣材料可以為氧化矽、氮化矽、氮氧化矽、氮碳化矽（silicon carbonitride）或其組合等。
值得注意的是，以上揭露內容概括描述形成間隔物和輕摻雜源極/汲極（LDD）區的製程。可以使用其他製程和順序。舉例來說，可以使用更少或額外的間隔物，可以使用不同順序的步驟（例如，在形成閘極間隔物86之前可以不蝕刻閘極封合間隔物80，產生「L形」閘極封合間隔物、可以形成和去除間隔物、及/或類似的步驟。此外，形成n型和p型裝置可以使用不同的結構和步驟。舉例來說，在形成閘極閘極封合間隔物80之前，可以形成用於n型裝置的輕摻雜源極/汲極（LDD）區，而在形成閘極閘極封合間隔物80之後，可以形成用於p型裝置的輕摻雜源極/汲極（LDD）區。
在第10A和10B圖中，在鰭片52中形成磊晶源極/汲極區82。在鰭片52中形成磊晶源極/汲極區82，使得每個虛設閘極72設置在對應相鄰對（pair）的磊晶源極/汲極區82之間。在一些實施例中，磊晶源極/汲極區82可以延伸進入且也可以穿過鰭片52。在一些實施例中，閘極間隔物86用於將磊晶源極/汲極區82與虛設閘極72分開適當的橫向距離，使得磊晶源極/汲極區82不會與隨後形成的鰭式場效應電晶體（FinFET）的閘極短路。可以選擇磊晶源極/汲極區82的材料以在對應的通道區58中施加應力，以提高性能。
可以形成n型區50N中的磊晶源極/汲極區82通過遮蔽（mask）p型區50P，並且蝕刻n型區50N中鰭片52的源極/汲極區以在鰭片52中形成凹槽。然後，在凹槽中磊晶成長n型區50N中的磊晶源極/汲極區82。磊晶源極/汲極區82可以包括任何可接受的材料，例如適合用於n型鰭式場效應電晶體（FinFET）。舉例來說，如果鰭片52是矽，n型區50N中的磊晶源極/汲極區82可以包括在通道區58中施加拉伸應變的材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽等。n型區50N中的磊晶源極/汲極區82可以具有抬升於鰭片52的對應表面的表面，且上述磊晶源極/汲極區82可以具有刻面（facet）。
可以形成p型區50P中的磊晶源極/汲極區82通過遮蔽（mask）n型區50N，並且蝕刻p型區50P中的鰭片52的源極/汲極區以在鰭片52中形成凹槽。然後，在凹槽中磊晶成長p型區50P中的磊晶源極/汲極區82。磊晶源極/汲極區82可以包括任何可接受的材料，例如適合用於p型鰭式場效應電晶體（FinFET）。舉例來說，如果鰭片52是矽，p型區50P中的磊晶源極/汲極區82可以包括在通道區58中施加壓縮應變的材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫等。p型區50P中的磊晶源極/汲極區82可以具有抬升於鰭片52的對應表面的表面，且上述磊晶源極/汲極區82可以具有刻面（facet）。
磊晶源極/汲極區82及/或鰭片52可以佈植摻雜劑以形成源極/汲極區，類似於先前討論用於形成輕摻雜源極/汲極區的製程，隨後進行退火。源極/汲極區可以具有雜質濃度介於約10 19cm -3至約10 21cm -3之間。源極/汲極區的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區82可以在成長期間原位摻雜。
由於用於在n型區50N和p型區50P中形成磊晶源極/汲極區82的磊晶製程，磊晶源極/汲極區的上表面具有橫向向外擴展超出鰭片52側壁的刻面（facet）。在一些實施例中，這些刻面導致相同鰭式場效應電晶體（FinFET）的鄰近源極/汲極區82合併，如第10C圖所示。在其他實施例中，在完成磊晶製程之後，鄰近的源極/汲極區82保持分開，如第10D圖所示。在第10C和10D圖所示的實施例中，形成閘極間隔物86，在STI區56上方延伸，覆蓋鰭片52的側壁的一部分，以阻止磊晶成長。在一些其他實施例中，使用間隔物蝕刻以形成可以調整的閘極間隔物86，去除間隔物材料以允許磊晶成長區延伸至STI區56的表面。
在第11A和11B圖中，沉積第一層間介電質（interlayer dielectric, ILD）88在第10A和10B圖所示的結構上。第一層間介電質（ILD）88可以由介電材料形成，且可以沉積通過任何合適的方法，例如化學氣相沉積（CVD）、電漿化學氣相沉積 （plasma-enhanced CVD, PECVD）或流動式化學氣相沉積（FCVD）。介電材料可包括磷摻雜矽玻璃（phospho-silicate glass, PSG）、硼摻雜矽玻璃（boro-silicate glass, BSG）、硼摻雜磷矽玻璃（boron-doped phospho-silicate glass, BPSG）、未摻雜矽玻璃（undoped silicate glass, USG）等。可以使用通過任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層（contact etch stop layer, CESL）87設置在第一層間介電質（ILD） 88和磊晶源極/汲極區82、遮罩74以及閘極間隔物86之間。接觸蝕刻停止層（CESL）87可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，接觸蝕刻停止層（CESL）87可以具有比上層的第一層間介電質（ILD）88的材料更低的蝕刻速率。
在第12A和12B圖中，可以執行平坦化製程，例如化學機械拋光（CMP），以使第一層間介電質（ILD）88的頂面與虛設閘極72或遮罩74的頂面齊平。平坦化製程也可以去除虛設閘極72上的遮罩74，以及沿著遮罩74側壁的部分閘極封合間隔物80和閘極間隔物86。在平坦化製程之後，虛設閘極72、閘極封合間隔物80、閘極間隔物86和第一層間介電質（ILD）88的頂面齊平。因此，通過第一層間介電質（ILD） 88，露出虛設閘極72的頂面。在一些實施例中，可以保留遮罩74，在這種情況下，平坦化製程使第一層間介電質（ILD） 88的頂面與遮罩74的頂面齊平。
在第13A和13B圖中，如果存在虛設閘極72和遮罩74 ，在蝕刻步驟中去除，以形成凹槽90。也可以去除部分在凹槽90中的虛設介電層60。在一些實施例中，僅去除虛設閘極72而保留凹槽90露出的虛設介電層60。在一些實施例中，從位於晶粒（die）第一區（例如核心邏輯區（core logic region））中的凹槽90去除虛設介電層60，且在位於晶粒第二區（例如，輸入∕輸出區（input∕output region））的第二凹槽90中保留虛設介電層60。在一些實施例中，去除虛設閘極72通過非等向性乾蝕刻製程。舉例來說，蝕刻製程可以包括乾蝕刻製程，使用反應氣體選擇性地蝕刻虛設閘極72而很少或不蝕刻第一層間介電質（ILD）88或閘極間隔物86。每個凹槽90露出及/或覆蓋對應鰭片52的通道區58。每個通道區58設置在磊晶源極/汲極區82的相鄰對（pair）之間。在去除期間，當去除虛設閘極72時，虛設介電層60可以作為蝕刻停止層。然後可以在去除虛設閘極72之後，可選地（optionally）去除虛設介電層60。
在第14A和14B圖中，形成用於取代閘極的閘極介電層92和閘極電極94。第14C圖繪示出第14B圖的區域89的詳細視圖。在凹槽 90中沉積一或多層的閘極介電層 92，例如在鰭片 52的頂面和側壁上以及在閘極封合間隔物80/閘極間隔物 86 的側壁上。也可以在第一層間介電質（ILD） 88的頂面上形成閘極介電層 92。在一些實施例中，閘極介電層92包括一或多層介電層，例如一或多層的氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽（metal silicate）等。舉例來說，在一些實施例中，閘極介電層92包括通過熱或化學氧化形成的氧化矽的界面層以及上層的高介電常數（high-k）介電材料，例如金屬氧化物或包括下列金屬之矽酸鹽：鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合。閘極介電層92可以包括具有介電常數（k value）大於約7.0的介電層。形成閘極介電層92的方法可以包括分子束沉積（Mocular Bean deposition, MBD）、原子層沉積（atomic layer deposition, ALD）、電漿化學氣相沉積（PECVD）等。在部分虛設閘極介電質60保留在凹槽90中的實施例中，閘極介電層92包括虛設閘極介電質60的材料（例如SiO 2）。
分別在閘極介電層 92 上方沉積閘極電極 94，且填充凹槽 90 的剩餘部分。閘極電極 94 可以包括含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。舉例來說，儘管第14B圖中繪示出單層的閘極電極94，但閘極電極94可以包括任意數量的襯層94A、任意數量的功函數調整層94B以及填充材料94C，如第14C圖所繪示。在填充凹槽90之後，可以執行平坦化製程，例如化學機械拋光（CMP），以去除位於閘極頂面上方多餘部分的閘極介電層92和閘極電極94的材料。閘極電極94和閘極介電層92的材料的剩餘部分因此形成所得鰭式場效應電晶體（FinFET）的替代閘極。閘極電極94和閘極介電層92可以統稱為「閘極堆疊」。閘極和閘極堆疊可以沿著鰭片 52 的通道區 58 的側壁延伸。
可以同時形成n型區50N和p型區50P中的閘極介電層92，使得每個區域中的閘極介電層92由相同的材料形成，並且可以同時形成閘極電極94，使得每個區域中的閘極電極94由相同的材料形成。在一些實施例中，每個區域中的閘極介電層92可以通過不同的製程形成，使得閘極介電層92可以是不同的材料，及/或每個區域中的閘極電極94可以通過不同的製程形成，使得閘極電極94可以是不同的材料。當使用不同的製程時，可以使用各種遮罩步驟（masking step），以遮蔽（mask）和露出（expose）適當的區域。
在一些實施例中，在閘極堆疊（包括閘極介電層92和對應的閘極電極94）上方形成閘極遮罩（未清楚示出），且可以設置閘極遮罩在相對的閘極間隔物86的部分之間。在一些實施例中，形成閘極遮罩包括凹蝕閘極堆疊，使得凹槽形成在閘極堆疊正上方且在相對的閘極間隔物的部分之間。閘極遮罩包括一或多層的介電材料，例如氮化矽、氮氧化矽等，然後可以將其填充在凹槽中，接著進行平坦化製程以去除在第一層間介電質（ILD） 88上方延伸的多餘部分的介電材料。
在第15A和15B圖中，在第一層間介電質（ILD） 88上沉積第二層間介電質（ILD） 102。在一些實施例中，第二層間介電質（ILD） 102為可流動膜，通過流動式化學氣相沉積（FCVD）的方法形成。在一些實施例中，第二層間介電質（ILD） 102可以與第一層間介電質（ILD） 88的材料相似，且可以以相似的方式形成。舉例來說，第二層間介電質（ILD） 102可以由介電材料形成，例如氧化物、磷摻雜矽玻璃（PSG）、硼摻雜矽玻璃（BSG）、硼摻雜磷矽玻璃（BPSG）、未摻雜矽玻璃（USG），且可以沉積通過任何合適的方法，例如化學氣相沉積（CVD）或電漿化學氣相沉積（PECVD）。在一些實施例中，在沉積第二層間介電質（ILD） 102 之前，形成可選的（optional）蝕刻停止層 100。蝕刻停止層 100 可以包括介電材料，例如氮化矽、氮氧化矽等，其可以具有比上層的第二層間介電質（ILD） 102 的材料較低的蝕刻速率。
第16A到20B圖根據一些實施例，繪示出形成導電部件108（參見第20B圖）。導電部件108提供到對應的磊晶源極/汲極區82的電性連接，並且在一些情況下可以認為是「源極/汲極接觸插塞」等。在一些實施例中，形成導電部件108通過在第一導電材料104（參見第17A-B圖）上方沉積第二導電材料106（參見第18A-B圖）。以這種方式，第一導電材料104可以是外層，其至少部分地圍繞第二導電材料106的內層。在一些情況下，第一導電材料104作為襯層，提高第二導電材料的黏合力。以這種方式，在一些情況下，材料106可以認為是「填充層」。在一些實施例中，在沉積第二導電材料106之後，執行熱製程107（參見第19A-B圖），在第一導電材料104和第二導電材料106之間形成混合界面（intermixing interface）105，這可以降低導電部件108的電阻。
第16A和16B圖根據一些實施例，繪示出第二層間介電質（ILD） 102、蝕刻停止層100、第一層間介電質（ILD） 88和CESL 87的圖案化製程，以形成開口103。開口103可以露出源極/汲極區82的表面。執行圖案化可以使用可接受的微影和蝕刻技術。舉例來說，可以在第二層間介電質（ILD） 102上形成光阻並且對其圖案化。形成光阻可以通過使用例如旋轉塗佈技術，並且可以對其圖案化使用可接受的微影技術。形成開口103可以執行一或多種合適的蝕刻製程，使用圖案化的光阻作為蝕刻遮罩。一或多種蝕刻製程可以包括濕及/或乾蝕刻製程。在一些實施例中，執行一或多種蝕刻製程可以使用蝕刻劑例如CF 4、CHF 3、CH 2F 2、C 4F 6、C 4F 8、Ar、O 2、N 2、H 2等或其組合。第16A-B圖示出開口103為具有大致垂直的側壁，但在其他實施例中，開口103可以具有傾斜側壁、彎曲（curved）側壁或其他側壁輪廓。
參照第17A 和 17B圖，根據一些實施例，在開口 103 中沉積第一導電材料 104 。在一些實施例中，在以第一導電材料104填充開口103之前，可以執行清潔製程。在一些實施例中，清潔製程可以為電漿清潔製程，使用製程氣體包括H 2、BCl 3、NF 3、HF、HCl、SiCl 4、Cl 2、SF 6、CF 4、CH xF y、He、Ar等或其組合。 其他清潔製程是可能的。
在一些實施例中，第一導電材料104可以包括一或多種金屬材料，例如Ru、Ir、Ni、Os、Rh、Al、Mo、W、Co、Cu、Ag、其組合等。沉積第一導電材料104可以使用合適技術，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電化學電鍍製程、化學鍍製程、其組合等。其他材料或沉積技術是可能的。在一些實施例中，順應沉積第一導電材料104作為開口103的側壁表面和底表面上的一層，例如在源極/汲極區82的露出表面上。第一導電材料104也可以沉積在第二層間介電質（ILD） 102上方。在一些實施例中，沉積第一導電材料104到足夠厚的厚度以允許連續覆蓋開口103的側壁表面和底表面。在一些實施例中，沉積第一導電材料104到足夠薄的厚度以允許在其上沉積第二導電材料106而不形成接縫（seam）或空隙（void）。舉例來說，在一些實施例中，可以沉積第一導電材料104的厚度在約5Å至約100Å的範圍，儘管其他厚度是可能的。在一些情況下，開口103內的第一導電材料104的不同區域可以具有不同的厚度。
在一些情況下，如果導電部件的一或多個維度（例如尺寸）大約等於或小於金屬材料的電子平均自由路徑，則由金屬材料形成的導電部件可能具有增加的電阻。舉例來說，在一些情況下，金屬材料的薄膜（例如具有約10nm或更小的厚度，儘管其他厚度是可能的）可以具有比塊狀（bulk）金屬材料更大的電阻率。小部件尺寸或薄膜的電阻率增加可能是由於例如電子散射效應。因此，在一些情況下，使用具有相對小的電子平均自由路徑的金屬材料可以降低一些相對小的導電部件的電阻。因此，在一些實施例中，第一導電材料104可以包括具有相對小的電子平均自由路徑的金屬材料。舉例來說，在一些實施例中，第一導電材料104的金屬材料可以包括金屬例如Rh、Ir、Ru、Ni、Os、Mo等，其電子平均自由路徑小於其他金屬的電子平均自由路徑，例如W、Co、Cu、Ag等。舉例來說，在一些實施例中，第一導電材料104的金屬材料是Ru，儘管在其他實施例中可以使用其他金屬材料。以這種方式，第一導電材料104的金屬材料的選擇可以允許隨後形成的導電部件108（參見第20B圖）的電阻降低。
在第一導電材料104包括Ru的一些實施例中，沉積第一導電材料104可以使用化學氣相沉積（CVD）、電漿化學氣相沉積（PECVD）、原子層沉積（ALD）等。在一些實施例中，可以執行沉積製程使用合適的前驅物氣體，例如Ru（CO） 5、Ru 3（CO） 12、RuCl 3、Ru（od） 3、雙（環戊二烯）釕（II）（Bis（cyclopentadienyl）ruthenium（II））、Ru（CO） 3C 6H 8、Ru（CO） 2（tmhd） 2、Ru（EtCp） 2、Ru（CO） 2（acac） 2、Ru（C 6H 6）（C 6H 8）、Ru（DMBD）（CO） 3、酰胺基（amidamate-based）或己二烯基（hexadiene-based）之Ru前驅物等或其組合。在一些實施例中，前驅物氣體可以具有流速在約10sccm至約100sccm的範圍。在一些實施例中，在沉積期間，除了前驅物氣體之外，可以使用載體氣體（carrier gas）及/或額外的製程氣體。載體氣體可以包括N 2、Ar、CO、O 2、其混合物等。載體氣體可以具有流速在約50sccm至約500sccm的範圍。額外的製程氣體可以包括H 2、O 2、NH 3、其混合物等。額外的製程氣體的流速可在約100sccm至約1000sccm的範圍。在一些實施例中，執行沉積製程的製程溫度可以在約75℃至約300℃的範圍。在一些實施例中，執行沉積製程的製程壓力可以在約0.1mTorr至約10mTorr的範圍。其他沉積技術或參數是可能的。
在第一導電材料 104 包括Os的一些實施例中，沉積第一導電材料 104 可以通過化學氣相沉積（CVD）、電漿化學氣相沉積（PECVD）、原子層沉積（ALD）等，使用合適的前驅物氣體例如Os 3（CO） 12等。在第一導電材料104包括Rh的一些實施例中，沉積第一導電材料104可以通過化學氣相沉積（CVD）、電漿化學氣相沉積（PECVD）、原子層沉積（ALD）等，使用合適的前驅物氣體例如Rh 6（CO） 16等。在第一導電材料104包括Mo的一些實施例中，沉積第一導電材料104可以通過化學氣相沉積（CVD）、電漿化學氣相沉積（PECVD）、原子層沉積（ALD）等，使用合適的前驅物氣體，例如MoF 6、Mo（CO） 6、MoCl 5、MoO xCl y等。其他材料和前驅物氣體是可能的。
在第18A和18B圖中，根據一些實施例，在第一導電材料104上方沉積第二導電材料106。在一些實施例中，沉積第二導電材料106在第一導電材料104上，並填充開口103。第一導電材料104也可以沉積在第二層間介電質（ILD） 102上方。在一些實施例中，第二導電材料106可以包括一或更多金屬材料，例如Ru、Ir、Ni、Os、Rh、Al、Mo、W、Co、Cu、Ag、其組合等。在一些實施例中，第二導電材料106的材料與第一導電材料104的材料不同。在一些實施例中，第二導電材料106可以是比第一導電材料104更不易於接縫合併的（seam merging）材料。通過以較不易於接縫合併的第二導電材料106填充開口103，因此接縫合併的效應，例如應力或彎曲（bending）減少。作為一示例，在一些實施例中，第二導電材料106可以是Co，其可以相對較不易於接縫合併，且第一導電材料104可以是Ru，其可以相對更易於接縫合併。這是一個示例，且可以在其他實施例中使用其他材料或材料的組合。
在一些情況下，第一導電材料104的存在允許第二導電材料106更佳黏合在開口103內。在一些實施例中，第二導電材料106可以具有比第一導電材料104更大的電子平均自由路徑或更大的電阻率。在一些實施例中，第二導電材料106可以具有比第一導電材料104更小的熱膨脹係數（coefficient of thermal expansion, CTE），下面將更詳細地描述。在一些實施例中，第二導電材料106是可以與第一導電材料104形成均質混合物（homogeneous mixture）的材料，下面將更詳細地描述。
沉積第二導電材料106可以使用合適的技術，例如化學氣相沉積（CVD）、電漿化學氣相沉積（PECVD）、原子層沉積（ALD）、電化學電鍍製程、化學鍍製程、其組合等。其他材料或沉積技術是可能的。在一些實施例中，沉積第一導電材料104至足夠厚的厚度以填充開口103，而不形成（seam）或空隙（void）。舉例來說，在一些實施例中，可以沉積第二導電材料106的厚度在約5Å至約3000Å的範圍，儘管其他厚度是可能的。在一些實施例中，第一導電材料104的厚度與第二導電材料106的厚度的比值可以在約1:1.5至約1:9的範圍，儘管其他比率是可能的。
在一些實施例中，第二導電材料106可以是具有比第一導電材料104更小的熱膨脹係數（CTE）的材料。在一些情況下，在更高溫度下的後續製程期間，例如在退火步驟或其他製程步驟期間，具有相對高熱膨脹係數（CTE）的材料會引起應力或彎曲（bending）（例如「熱挫曲（thermal buckling）」）。在一些情況下，由於熱膨脹，形成具有相對高熱膨脹係數（CTE）的導電材料的導電部件會導致應力、彎曲和製程缺陷。因此，通過使用具有相對較高的熱膨脹係數（CTE）的第一導電材料 104 和具有相對較低的熱膨脹係數（CTE）的第二導電材料 106 形成導電部件，可以減少由於熱膨脹引起的應力或彎曲，這可以提高良率、裝置可靠性、或裝置性能。舉例來說，在一些實施例中，第一導電材料104可以是具有相對較高的熱膨脹係數（CTE）的Ru，而第二導電材料106可以是具有相對較低的熱膨脹係數（CTE）的Co。這是一個示例，且可以在其他實施例中使用其他材料或材料的組合。
在第二導電材料 106 包括Co的一些實施例中，可以沉積第二導電材料 106通過化學氣相沉積（CVD）、電漿化學氣相沉積（PECVD）、原子層沉積（ALD）等，使用合適的前驅物氣體，例如Co 4（CO） 12、Co 2（CO） 8等。在第二導電材料106包括W的一些實施例中，可以沉積第二導電材料106通過化學氣相沉積（CVD）、電漿化學氣相沉積（PECVD）、原子層沉積（ALD）等，使用合適的前驅物氣體，例如W（CO） 6、W（F） 6等。其他材料和前驅物氣體是可能的。
在第19A-B圖中，根據一些實施例，對第一導電材料104和第二導電材料106執行熱製程107。在一些實施例中，熱製程107促進第一導電材料104及/或第二導電材料106的相互擴散，這可以在第一導電材料104和第二導電材料106之間產生混合界面（intermixing interface）105。混合界面105包括其中存在第一導電材料104和第二導電材料106（例如具有非零濃度）的區域。作為一示例，執行熱製程107可以導致第一導電材料104和第二導電材料106之間的陡峭（例如階梯狀）濃度輪廓（例如，如第18A-B圖中所示）變成在第一導電材料104和第二導電材料106之間（例如，如第19A-B圖中所示的混合界面105）更平滑的濃度分佈。在一些實施例中，混合界面105由第一導電材料104的區域及/或第二導電材料106的區域界定。在一些實施例中，在熱製程107期間，第一導電材料104可以擴散到第二導電材料中的距離在約0.1Å至約10Å的範圍。在一些實施例中，在熱製程107期間，第二導電材料106可以擴散到第一導電材料104中的距離在約0.1Å至約10Å的範圍。以這種方式，在一些實施例中，混合界面105可以具有寬度在約0.1Å至約10Å的範圍。混合界面105的其他擴散距離或寬度是可能的。
在一些實施例中，第一導電材料104和第二導電材料106可以是能夠形成均質混合物（homogeneous mixture）的不同材料。在一些實施例中，第一導電材料104和第二導電材料106可以在裝置的操作壓力及/或操作溫度下，形成任意比例的均質混合物。舉例來說，Ru和Co可以在大氣壓力下形成任何比例的均質混合物，儘管其他材料是可能的。在其他實施例中，第一導電材料104和第二導電材料106可以形成具有一定比例範圍和/或在一定溫度或壓力範圍的均質混合物。在一些情況下，第一導電材料104和第二導電材料106的均質混合物可以形成混合界面105，在第一導電材料104和第二導電材料106之間具有更平滑（例如，不陡峭）的濃度輪廓，例如具有梯度濃度（gradient concentration）輪廓。在一些情況下，以這種方式形成具有梯度濃度輪廓的均質混合界面105可以減少在第一導電材料104和第二導電材料106之間流動電子的界面散射。舉例來說，具有梯度濃度的均質混合界面105與具有陡峭濃度輪廓的界面相比，可以具有顯著更小的電子散射強度。藉由這種方式減少電子散射，由第一導電材料104和第二導電材料106兩者形成的導電部件的電阻可以降低，通過執行如本文所述的熱製程107。這可以允許在不顯著增加電阻的情況下，以多種導電材料形成導電部件。
在一些實施例中，熱製程107可以是，舉例來說，退火製程，例如快速熱退火（rapid thermal anneal,RTA）製程等。在一些實施例中，可以執行熱製程107的溫度在約100℃至約1000℃的範圍。在一些實施例中，可以執行熱製程107的持續時間在約1秒至約300秒的範圍。在一些實施例中，熱製程107可以在氣體環境（gas ambient）包括N 2、He、Ar、H 2、組成氣體（forming gas）（例如，舉例來說，N 2中5％體積的H 2）、其組合等。熱製程107的其他溫度、持續時間或其他製程條件是可能的。
在第20A-B圖中，根據一些實施例，執行平坦化製程以去除過多的第一導電材料104和第二導電材料106，並且形成導電部件108。平坦化製程可以是研磨製程、化學機械拋光（CMP）製程等。在一些實施例中，在執行平坦化製程之後，導電部件108和第二層間介電質（ILD）102的表面可以大致上齊平。第20A-B圖繪示導電部件108為具有大致上垂直的側壁，但在其他實施例中，導電部件108可以具有傾斜的側壁、彎曲的側壁或另一種側壁輪廓。
導電部件 108 可以包括第一導電材料 104 的區域、第二導電材料 106 的區域及/或混合界面 105 （例如包括第一導電材料 104 和第二導電材料106的混合物的區域）。舉例來說，在一些實施例中，導電部件108包括第一導電材料104的外側區域，其至少部分地圍繞第二導電材料106的內側區域，以及在第一導電材料104的外側區域和第二導電材料106的內側區域之間延伸的混合界面105。在其他實施例中，導電部件108可以僅包括混合界面105、僅包括混合界面105和第一導電材料104、或僅包括混合界面105和第二導電材料106。在一些實施例中，混合界面105從靠近導電部件108的第一側的第一導電材料104延伸到靠近與導電部件108的第一側相對的第二側的第一導電材料104。在一些實施例中，混合界面105從導電部件108的第一側完全延伸到與導電部件108的第一側相對的第二側。在一些實施例中，混合界面105延伸到導電部件108的底部（例如，到對應的源極/汲極區82）。在一些實施例中，在執行平坦化製程之後，導電部件108的頂面可以包括第一導電材料104、第二導電材料106及/或混合界面105的露出表面。
第20A至23B圖，根據一些實施例，繪示出形成導電部件114A、114B和114C（參見第23A-B圖）。導電部件114A提供電性連接到各個閘極堆疊的閘極電極94，並且在一些情況下可以認為是「閘極接觸插塞」等。導電部件114B提供電性連接到對應的導電部件108，並且在一些情況下可以認為是「導電導孔」等。導電部件114C電性連接到導電部件108和閘極電極94。在第23A-B圖中，繪示出導電部件114A、114B和114C在同一平面，但在其他實施例中，導電部件114A、114B及/或114C可以形成在不同的平面。第20A-23B圖中所示的製程為一示例，並且形成導電部件114A-C可以使用任何合適的製程，例如鑲嵌製程、雙鑲嵌製程或其他製程。
在第21A和21B圖中，沉積介電層112在第二層間介電質（ILD） 102和導電部件108上。在一些實施例中，介電層102為可流動膜，通過流動式化學氣相沉積（FCVD）的方法形成。在一些實施例中，介電層112可以是與第一層間介電質（ILD） 88或第二層間介電質（ILD） 102的材料相似的材料，並且可以以相似的方式形成。舉例來說，介電層112可以由介電材料形成，例如氧化物、磷摻雜矽玻璃（PSG）、硼摻雜矽玻璃（BSG）、硼摻雜磷矽玻璃（BPSG）、未摻雜矽玻璃（USG），且可以沉積通過任何合適的方法，例如化學氣相沉積（CVD）或電漿化學氣相沉積（PECVD）。介電層112可以是不同於這些示例的另一種材料。在一些情況下，介電層112可以認為是「第三層間介電質（ILD）」。在一些實施例中，在沉積介電層 112 之前，形成可選的（optional）蝕刻停止層 110。蝕刻停止層 110 可以是與那些描述蝕刻停止層 100 （參見第15A-B圖）的材料類似的材料，並且可以使用類似的技術形成，或者蝕刻停止層 110 可以是與那些描述蝕刻停止層 100不同的材料。
第22A和22B圖，根據一些實施例，繪示出介電層112、蝕刻停止層110、第二層間介電質（ILD） 102和蝕刻停止層100的圖案化製程，以形成開口113A-C。開口113A-C可以露出閘極電極94及/或導電部件108的表面。舉例來說，開口113A可以露出閘極電極94的表面，且開口113B可以露出導電部件108的表面。在一些實施例中，開口113C可以露出閘極電極94的表面、導電部件108的表面以及第二層間介電質（ILD） 102的頂面。
執行圖案化開口113A-C可以使用一或多種可接受的微影和蝕刻技術。舉例來說，可以在介電層112上方形成光阻並對其圖案化。形成光阻可以通過使用例如旋轉塗佈技術，並且可以對其圖案化使用可接受的微影技術。形成開口113A-C可以執行一或多種合適的蝕刻製程，使用圖案化的光阻作為蝕刻遮罩。在一些實施例中，一或多種蝕刻製程可以包括濕及/或乾蝕刻製程，其可以類似於先前描述用於形成開口103（參見第16A-B圖）的那些製程。可以同時或以個別的圖案化步驟圖案化開口113A、113B及/或113C。第22A-B圖示出開口113A-C為具有大致垂直的側壁，但在其他實施例中，開口113A-C可以具有傾斜側壁、彎曲（curved）側壁或其他側壁輪廓。
在第23A和23B圖中，根據一些實施例，在開口113A-C中沉積導電材料，形成導電部件114A-C。導電材料填充開口113A-C以形成導電部件114A-C。在一些實施例中，導電材料可以包括一或多種金屬材料，例如Ru、Ir、Ni、Os、Rh、Al、Mo、W、Co、Cu、Ag、其組合等。沉積導電材料可以使用合適的技術，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電化學電鍍製程、化學鍍製程、其組合等。其他材料或沉積技術是可能的。在一些實施例中，導電材料類似於導電部件108的第一導電材料104或第二導電材料106，並且可以以類似的方式形成。舉例來說，在一些實施例中，導電部件108包括Ru和Co，並且導電材料是Ru或Co。其他材料或材料的組合是可能的。在其他實施例中，導電材料不同於第一導電材料104及/或第二導電材料106。可以沉積導電材料在介電層112上。可以執行平坦化製程（例如研磨、化學機械拋光（CMP）等），以從介電層 112去除多餘的導電材料，並且可以導致介電材料112和導電部件114A-C的表面大致齊平。第23A-B圖示出導電部件114A-C為具有大致垂直的側壁，但在其他實施例中，導電部件114A-C可以具有傾斜側壁、彎曲（curved）側壁或另一種側壁輪廓。
第24A和24B圖，根據一些實施例，繪示出形成包括第一導電材料116和第二導電材料118的導電部件115A-C。導電部件115A-C類似於第23A-B圖的導電部件114A-C，差別在於，導電部件115A-C由多於一種的導電材料形成。在一些實施例中，導電部件 115A-C 由第一導電材料 116 和第二導電材料 118 形成。第一導電材料 116 可以是與那些描述第一導電材料 104（參見第17A-B圖）類似的材料，並且可以沉積使用類似的技術。第二導電材料118可以是與那些描述第二導電材料106（參見第18A-B圖）類似的材料，並且可以沉積使用類似的技術。其他材料和沈積技術是可能的。導電部件115A-C的第一導電材料116及/或第二導電材料118可以與下層的導電部件108的第一導電材料104及/或第二導電材料106相同或不同。
在一些實施例中，形成導電部件 115A-C 使用類似於先前描述導電部件 108的製程。舉例來說，可以形成導電部件 115A-C通過在開口113A-C中沉積第一導電材料116，然後在第一導電材料116上方沉積第二導電材料118。在一些實施例中，在沉積第二導電材料118之後，執行熱製程以在第一導電材料116和第二導電材料118之間形成混合界面117，這可以降低導電部件115A-C的電阻。熱製程可以類似於之前描述的熱製程107，並且混合界面117可以具有類似於之前描述混合界面105（參見第19A-B圖）的特徵。在一些實施例中，在形成導電部件115A-C之前，執行第一熱製程，以形成導電部件108的混合界面105。然後進行第二熱製程以形成導電部件115A-C的混合界面117。在其他實施例中，執行單個熱製程以形成導電部件108的混合界面105和導電部件115A-C的混合界面117。通過以這種方式形成導電部件115A-C，導電部件115A-C可以具有與之前描述導電部件108相似的優點，例如提高可靠性和降低電阻。
第25A和25B圖，根據一些實施例，繪示出形成導電部件122A-C和導電部件128A-C。第25A-B圖中所示的結構可以由第23A-B圖中所示的結構接著製程。在其他實施例中，類似於第25A-B圖中所示的結構可以由第24A-B圖中所示的結構接著製程。導電部件122A-C和導電部件128A-C可以電性連接到導電部件114A-C並且可以在結構內提供額外的電性互連。以這種方式，導電部件122A-C及/或導電部件128A-C可以包括導電佈線（electrical routing）、導電導孔、導電線等。在一些實施例中，可以在導電部件128A-C上形成導電部件的額外層。在一些實施例中，不形成導電部件122A-C及/或導電部件128A-C。形成導電部件122A-C和導電部件128A-C可以使用合適的製程，例如鑲嵌製程、雙鑲嵌製程或另一種製程。在一些實施例中，可以形成導電部件122A-C及/或導電部件128A-C使用類似於形成導電部件115A-C所描述的製程。
作為形成導電部件122A-C的一示例製程，可以在介電層112和導電部件114A-C上方形成介電層120。介電層120可以類似於介電層112，並且可以使用類似的技術形成。可以在介電層112和介電層120之間形成可選的（optional）蝕刻停止層118，其可以類似於之前描述的蝕刻停止層110。其他材料或技術是可能的。然後可以在介電層120和蝕刻停止層118中圖案化開口以露出導電部件114A-C的表面。可以沉積導電材料在開口內以形成導電部件122A-C。導電材料可以類似於那些描述的導電部件114A-C（參見第23A-B圖），並且可以以類似的方式形成。其他導電材料是可能的。可以執行平坦化製程以從介電層 120 去除多餘的導電材料。第25A-B圖繪示導電部件122A-C為具有大致上垂直的側壁，但在其他實施例中，導電部件122A-C可以具有傾斜的側壁、彎曲的側壁或另一種側壁輪廓。
在一些實施例中，可以形成導電部件122A-C以類似於導電部件115A-C（參見第24A-B圖）或下面第26A-F圖描述導電部件210的方式。舉例來說，可以沉積第一導電材料在開口內，然後在第一導電材料上沉積第二導電材料。然後可以執行熱製程以在第一導電材料和第二導電材料之間形成混合界面。第一導電材料可以類似於第一導電材料116，第二導電材料可以類似於第二導電材料118，混合界面可以類似於混合界面117，且熱製程可以類似於熱製程。其他材料或技術是可能的。
作為形成導電部件128A-C的一示例製程，可以在介電層120和導電部件122A-C上方形成介電層126。介電層126可以類似於介電層112，並且可以形成使用類似的技術。可以形成可選的（optional）蝕刻停止層124在介電層120和介電層126之間，其可以類似於之前描述的蝕刻停止層110。其他材料或技術是可能的。然後可以在介電層126和蝕刻停止層124中圖案化開口以露出導電部件122A-C的表面。可以沉積導電材料在開口內，以形成導電部件128A-C。導電材料可以類似於那些導電部件114A-C（參見第23A-B圖）的描述，並且可以以類似的方式形成。其他導電材料是可能的。可以執行平坦化製程以從介電層 126 去除多餘的導電材料。第25A-B圖示出導電部件128為具有大致上垂直的側壁，但在其他實施例中，導電部件128可以具有傾斜的側壁、彎曲的側壁或另一種側壁輪廓。
在一些實施例中，可以形成導電部件 128A-C以類似於導電部件 115A-C （參見第24A-B圖）或下面第26A-F圖描述的導電部件 210 的方式。舉例來說，可以沉積第一導電材料在開口內，然後在第一導電材料上沉積第二導電材料。然後可以執行熱製程以在第一導電材料和第二導電材料之間形成混合界面。第一導電材料可以類似於第一導電材料116，第二導電材料可以類似於第二導電材料118，混合界面可以類似於混合界面117，且熱製程可以類似於熱製程 107。其他材料或技術是可能的。
參見第26A至26F圖，根據一​​些實施例，繪示出形成導電部件210（參見第26E-F圖）的中間步驟。導電部件210可以是例如導電線、導電導孔等。在一些實施例中，導電部件210在下導電部件202和上導電部件216之間形成電性連接，如第26F圖所示。在一些實施例中，可以形成導電部件210作為後段製程（BEOL）的一部分或作為中段製程（MEOL）的一部分。在一些實施例中，第20B圖所示的導電部件108、第24A-B圖所示的導電部件115A-C、第25A-B圖所示的導電部件122A-C、第25A-B圖所示的導電部件128A-C及/或本文描述的其他導電部件，可以類似於導電部件210，並且使用類似的技術形成。在一些實施例中，使用與那些描述導電部件108（參見第20A-B圖）類似的技術形成導電部件210。以這種方式，先前描述關於導電部件108的優點可以適用於形成作為後段製程（BEOL）或中段製程（MEOL）等的一部分的導電部件210。
第26A圖根據一些實施例，繪示出開口203露出下導電部件202。第26A圖所示的結構包括形成在介電層204中的下導電部件202。形成下導電部件202可以使用任何合適的製程，例如鑲嵌製程、雙鑲嵌製程或其他製程。在下導電部件 202 上方形成可選的（optional）蝕刻停止層 205 和介電層 206，並且圖案化開口 203 以露出下導電部件 202。介電層 204 及/或介電層 206 可以類似於 第二層間介電質（ILD） 102或先前描述的介電層112，並且可以使用類似的技術形成。蝕刻停止層205可以類似於之前描述的蝕刻停止層110或蝕刻停止層118，並且可以使用類似的技術形成。圖案化開口203可以使用與那些描述開口103（參見第16B圖）或開口113A-C（參見第22A-B圖）類似的技術。下導電部件202可以是導電線、導電導孔等，並且可以類似於導電部件108、114A-C、115A-C、122A-C、128A-C或本文描述的其他導電部件，並且可以使用類似的技術形成。舉例來說，下導電部件202可以包括單個導電材料，類似於導電部件114A-C，或包括多種導電材料，類似於導電部件115A-C。
在第26B圖中，根據一些實施例，在開口203中和下導電部件202上沉積第一導電材料207。可以順應沉積第一導電材料 207在開口 203 的側壁上和下導電部件 202 的露出表面上。第一導電材料 207 可以類似於第一導電材料 104 （參見第 17A-B圖） 或第一導電材料116（參見第24A-B圖），並且可以使用類似的技術形成。在一些實施例中，第一導電材料207和下導電部件202可以是相同的材料。在其他實施例中，第一導電材料207是與下導電部件202不同的材料。
在第26C圖中，根據一些實施例，在開口203中和第一導電材料207上方沉積第二導電材料209。第二導電材料209可以填充開口203。第二導電材料209可以類似於第二導電材料106（參見第18A-B圖）或第一導電材料118（參見第24A-B圖），並且可以使用類似的技術形成。在一些實施例中，第二導電材料209和下導電部件202可以是相同的材料。在其他實施例中，第二導電材料209是與下導電部件202不同的材料。
在第26D圖中，根據一些實施例，執行熱製程107，以形成混合界面208。熱製程107可以類似於先前描述的熱製程107（參見第19A-B圖）。混合界面208是第一導電材料207和第二導電材料209的混合物，並且可以類似於之前描述的混合界面105（參見第19A-B圖）。在第26E圖中，執行平坦化製程（例如研磨、化學機械拋光（CMP）等），以去除多餘的第一導電材料207和第二導電材料209，形成導電部件210。在執行平坦化製程之後，介電層206和導電部件210可以具有大致齊平的表面。第26E-F圖示出導電部件210為具有大致上垂直的側壁，但在其他實施例中，導電部件210可以具有傾斜的側壁、彎曲的側壁或另一種側壁輪廓，其示例將在下面關於第29A-D圖描述。
在第26F圖中，根據一些實施例，在導電部件210上形成上導電部件216。上導電部件216可以是導電線、導電導孔等。形成上導電部件216可以使用任何合適的製程，例如鑲嵌製程、雙鑲嵌製程或其他製程。在一些實施例中，上導電部件216可以類似於下導電部件202或本文所述的其他導電部件，並且可使用類似技術形成。舉例來說，上導電部件216可以包括單個導電材料，類似於導電部件114A-C，或包括多種導電材料，類似於導電部件115A-C。
作為形成上導電部件 216 的一示例，可以在導電部件 210 和介電層 206 上方形成可選的（optional）蝕刻停止層 212 和介電層 214。可以圖案化開口以露出導電部件 210，可以沉積導電材料在開口中以形成上導電部件216。介電層214可以類似於之前描述的介電層206，並且可以使用類似的技術形成。蝕刻停止層212可以類似於之前描述的蝕刻停止層205，並且可以使用類似的技術形成。上導電部件216的導電材料可以與下導電部件202的導電材料相同或不同。在一些實施例中，上導電部件216的導電材料包括第一導電材料207及/或第二導電材料209。
在一些實施例中，可以執行熱製程以在導電部件210和其他導電部件之間形成混合界面。舉例來說，第27A、27B和27C圖繪示出在導電部件210和下導電部件202之間形成混合界面218、在導電部件210和上導電部件216之間形成混合界面219的中間步驟。根據一些實施例，第27A圖繪示出在導電部件210和下導電部件202之間形成下混合界面218，第27B圖繪示出在導電部件210和上導電部件216之間形成上混合界面219，且第27C繪示出形成下混合界面218和上混合界面219兩者。關於第27A-C圖描述的技術可以應用於本文描述的其他導電部件或結構。通過在導電部件210和另一個導電部件之間形成混合界面，可以降低導電部件210和那個其他導電部件之間的電阻，這可以提高裝置性能。
第27A圖繪示出與第26F圖所示結構相似的結構，差別在於，在導電部件210和下導電部件202之間形成下混合界面218。可以選擇下導電部件202的材料使得可以與第一導電材料207形成均質混合物（homogeneous mixture）。舉例來說，在一些實施例中，下導電部件202的材料可以與第二導電材料209相同。在其他實施例中，下導電部件202的材料可以不同於第二導電材料209。可以執行類似於熱製程107（參見第19A-B圖）的熱製程以形成下混合界面218。在一些實施例中，在沉積第一導電材料 207之後，可以執行熱製程以形成下混合界面 218，然後在沉積第二導電材料209之後，接著執行另外的熱製程（例如熱製程 107），以形成混合界面208。在其他實施例中，在沉積第二導電材料207之後，可以執行熱製程以形成下混合界面218和混合界面208。
第27B圖繪示出與第26F圖所示結構相似的結構，差別在於，在導電部件210和上導電部件216之間形成上混合界面219。可以選擇上導電部件216的材料使得可以與第一導電材料207形成均質混合物（homogeneous mixture）。舉例來說，在一些實施例中，上導電部件216的材料可以與第二導電材料209相同。在其他實施例中，上導電部件216的材料可以不同於第二導電材料209。可以執行類似於熱製程107（參見第19A-B圖）的熱製程以形成上混合界面219。在一些實施例中，在形成上導電部件216之前，可以執行第一熱製程（例如熱製程107），以形成混合界面208，然後在形成導電部件216之後，可以執行第二熱製程，以形成上混合界面219。在其他實施例中，在形成上導電部件216之後，可以形成上混合界面219和混合界面208兩者，使用單個熱製程。
第27C圖繪示出類似於第26F圖中所示的結構，差別在於，形成下混合界面218和上混合界面219。可以選擇下導電部件202和上導電部件216的材料使得可以與第一導電材料207形成均質混合物（homogeneous mixture）。舉例來說，在一些實施例中，下導電部件202及/或上導電部件216可以與第二導電材料209相同。在其他實施例中，下導電部件202、上導電部件216或第二導電材料209的一或多種材料可以不同。可以執行類似於熱製程107（參見第19A-B圖）的一或多個熱製程，以形成下混合界面218和上混合界面219。舉例來說，在一些實施例中，可以執行第一熱製程以形成下混合界面218，然後可以接著執行第二熱製程（例如熱製程107），以形成混合界面208，然後可以接著執行第三熱製程，以形成上混合界面219。在其他實施例中，可以執行第一熱製程，以形成下混合界面218和混合界面208，然後可以接著執行第二熱製程，以形成上混合界面219。在其他實施例中，可以執行第一熱製程，以形成下混合界面218，然後可以接著執行第二熱製程，以形成混合界面208和上混合界面219。在其他實施例中，在形成上導電部件 216 之後，可以形成下混合界面218、混合界面208和上混合界面219，使用單個熱製程。
第28A至28D圖根據一些實施例，繪示出形成具有蓋層220的導電部件210的中間步驟。第28A-D圖中所示的結構類似於第26E-F圖中所示的結構，差別在於，形成蓋層220和執行可選的（optional）熱製程227。蓋層220可以有效增加導電部件210和上導電部件216之間的接觸面積，這可以降低導電部件210和上導電部件216之間的接觸電阻。此外，通過執行可選的熱製程227，可以在蓋層220和上導電部件216之間，形成混合界面221，這可以進一步降低接觸電阻。描述關於形成第28A-D圖中所示的蓋層的技術，可以應用於本文描述的其他導電部件或結構。
第28A圖根據一些實施例，繪示出導電部件210。第28A圖所示的結構類似於第26E圖所示的結構，並且可以以類似的方式形成。在第28B圖中，根據一些實施例，在導電部件210上方形成蓋層220。可以選擇蓋層220的材料使得可以與導電部件207的第一導電材料207形成均質混合物（homogeneous mixture）。舉例來說，在一些實施例中，蓋層220的材料可以與第二導電材料209的材料相同。在其他實施例中，蓋層220的材料可以不同於第二導電材料209。可以形成蓋層220具有厚度在約5Å至約100Å的範圍，儘管其他厚度是可能的。蓋層220的寬度可以小於導電部件210的寬度、大約等於導電部件210的寬度，或者大於導電部件210的寬度。舉例來說，蓋層220可以具有寬度在其下層的導電部件210的寬度的約50％至約95％的範圍。其他寬度是可能的。
蓋層220的形成可以使用合適的微影和沉積製程。舉例來說，在一些實施例中，可以在介電層206和導電部件210上方形成光阻。接著可以在對應蓋層220的光阻中，圖案化開口。然後在開口中和導電部件 210 上，可以沉積蓋層220的材料。沉積蓋層 220 的材料可以使用合適的技術，例如之前關於第一導電材料 104 （參見第17A-B圖）或第二導電材料 106 的那些描述（參見第 18A-B圖）。在沉積蓋層220的材料之後，可以去除光阻和多餘的材料，使用例如合適的蝕刻及/或灰化製程。這是用於形成蓋層220的一示例製程，且其他製程在本揭露的考慮範圍內。
在第28C圖中，根據一些實施例，在蓋層220上方形成上導電部件216。上導電部件216可以類似於第26F圖中所示的上導電部件216，並且可以以類似的方式形成。在一些實施例中，上導電部件216可以圍繞並覆蓋蓋層220。可以選擇上導電部件216的材料使得可以與蓋層220的材料形成均質混合物（homogeneous mixture）。舉例來說，在一些實施例中，上導電部件216的材料可以與第一導電材料207相同。在其他實施例中，上導電部件216的材料可以不同於第一導電材料207。以這種方式，上導電部件216可以至少部分通過蓋層220與導電部件210電性接觸，這可以降低電阻。
在第28D圖中，根據一些實施例，可以執行可選的（optional）熱製程227，在蓋層220周圍形成混合界面221。在一些實施例中，熱製程227可以包括退火等，並且可以類似於先前描述的熱製程107（參見第19A-B圖）。熱製程227可以在蓋層220和上導電部件216之間形成混合界面221。在一些實施例中，熱製程227可以在蓋層220和第一導電材料207之間形成混合界面221。在一些實施例中，熱製程227是與熱製程107分開的熱製程。在其他實施例中，不預先執行熱製程107，且熱製程227形成混合界面208和混合界面221兩者。以這種方式形成混合界面221，可以減少上導電部件216和蓋層220之間的電阻，這可以進一步減少導電部件210和上導電部件216之間的電阻。
第26A至28D圖繪示導電部件210為具有大致上垂直的側壁，但在其他實施例中，導電部件210可以具有傾斜的側壁、彎曲的側壁或另一種側壁輪廓。作為示例，第29A、29B、29C和29D圖繪示出導電部件210具有不同側壁輪廓的實施例。第29A-D圖中所示的導電部件210可以類似於關於第26A至28D圖描述的導電部件210，並且可以使用類似的技術形成。例如，可以通過控制形成開口203（參見第26A圖）的一或多個蝕刻製程，控制導電部件210的側壁輪廓。第29A-D圖中所示的側壁輪廓為示例，且其他側壁輪廓是可能的，且在本揭露考慮的範圍內。
第29A和29B圖根據一些實施例，繪示出具有傾斜或錐形側壁輪廓的導電部件210。舉例來說，導電部件210的上部寬度可以大於下部寬度。第29A圖繪示出沒有蓋層220的導電部件210，類似於第26F或27A-C圖中所示的導電部件。第29B圖繪示出具有蓋層220的導電部件210，類似於第28C-D圖中所示的導電部件210和蓋層220。在一些情況下，具有傾斜側壁的導電部件210可以在導電部件210和上層的上導電部件216之間，具有降低的接觸電阻。
第29C和29D圖根據一些實施例，繪示出具有弧形（rounded）或傾斜的上側壁區的導電部件210。舉例來說，導電部件210的上側壁區的寬度可以大於下側壁區的寬度。第圖29C圖繪示出沒有蓋層220的導電特徵210，類似於第26F或27A-C圖中所示的導電部件。第29D圖繪示出具有蓋層220的導電部件210，類似於第28C-D圖中所示的導電部件210和蓋層220。在一些情況下，導電部件210具有更寬的上側壁區，可以降低導電部件210和上層的上導電部件216之間的接觸電阻。
本揭露鰭式場效應電晶體（FinFET）的實施例也可以應用於奈米結構裝置，例如奈米結構（例如奈米片、納米線、全繞式閘極等）場效應電晶體（NSFET）。在奈米結構場效應電晶體（NSFET）的實施例中，鰭片被通過圖案化的通道層和犧牲層的交替層的堆疊形成的奈米結構取代。虛設閘極堆疊和源極/汲極區的形成方式類似於上述實施例。在去除虛設閘極堆疊後，可以部分或完全去除通道區的犧牲層。替代閘極結構的形成方式類似於上述實施例，替代閘極結構可以部分或完全填充去除犧牲層留下的開口，且替代閘極結構可以部分或完全包圍奈米結構場效應電晶體（NSFET）裝置的通道區中的通道層。可以以與上述實施例類似的方式形成層間介電質（ILD）以及與替代閘極結構和源極/汲極區連接的接觸件。可以形成奈米結構裝置，如美國專利申請號2016/0365414，此申請案透過引用將其全部內容併入本文。
本揭露的實施例可以實現優點。在一些實施例中，可以形成導電部件，例如導電導孔或導電線，使用第二導電材料沉積在第一導電材料上。在一些情況下，第一導電材料可以具有相對小的電阻，這可以降低導電部件的整體電阻。導電材料中的一或兩者可以具有相對小的平均自由路徑，這可以降低較小導電部件的電阻。在一些情況下，通過使用除了第一導電材料之外的第二導電材料，可以減少第一導電材料的問題特性。舉例來說，可以減少或消除由於熱膨脹引起的應力或由於接縫合併（seam merging）引起的彎曲影響。在一些情況下，第一導電材料可以作為「襯層」，並提高第二導電材料的黏合力。
在一些實施例中，可以選擇導電部件的第一導電材料和第二導電材料，使得可以在兩種導電材料之間形成均質混合物（homogeneous mixture）。可以執行熱製程，例如退火，以擴散第一導電材料和第二導電材料，並形成具有均相的混合界面。在一些情況下，以這種方式形成混合界面可以降低第一導電材料和第二導電材料之間的電阻，也可以提高第一導電材料和第二導電材料之間的黏合力。在一些實施例中，可以在導電部件上方形成蓋層以增加接觸面積，並降低對上層的部件的接觸電阻。在此描述的實施例也可以應用於在中段製程（MEOL）及/或後段製程（BEOL）期間形成的各種部件，例如接觸插塞、導電線及/或導電導孔。
根據一實施例，一種半導體裝置的形成方法，包括：在基板上形成裝置區；在裝置區上方形成第一介電層；在第一介電層中形成開口；沿著開口的側壁和底面順應沉積第一導電材料；在第一導電材料上沉積第二導電材料，以填充開口，其中第二導電材料不同於第一導電材料；以及執行第一熱製程，以形成從第一導電材料的第一區延伸到第二導電材料的第二區的界面區，其中界面區包括第一導電材料和第二導電材料的均質混合物（homogeneous mixture）。在一實施例中，第一導電材料為Ru，第二導電材料為Co。在一實施例中，第一熱製程將第一導電材料擴散到第二導電材料中。在一實施例中，第一熱製程將第二導電材料擴散到第一導電材料中。在一實施例中，第一熱製程包括在100°C至1000°C的溫度範圍執行退火。在一實施例中，上述半導體裝置的形成方法更包括：執行平坦化製程，以去除多餘的第一導電材料和多餘的第二導電材料；在執行平坦化製程之後，在第二導電材料上方沉積蓋層，其中蓋層包括第二導電材料；以及形成第一導電部件，覆蓋蓋層。在一實施例中，上述半導體裝置的形成方法更包括：執行第二熱製程，以將蓋層擴散到第一導電部件中。在一實施例中，第一介電層中的開口露出第二導電部件的表面，以及第一熱製程將第一導電材料擴散到第二導電部件中。
根據一實施例，一種半導體裝置的形成方法，包括：形成鰭片，鰭片突出於基板；形成閘極結構，閘極結構沿著鰭片的側壁延伸並位在鰭片的頂面上方；在鄰近閘極結構的鰭片中形成源極/汲極區；在源極/汲極區上方形成第一介電層；在第一介電層中形成開口，其中開口露出源極/汲極區的表面；沿著開口的多個側壁且在露出的源極/汲極區的表面上沉積襯層，襯層包括第一材料；在襯層上沉積填充層，其中填充層包括不同於第一材料的第二材料，其中襯層和填充層之間的界面具有階梯濃度（step concentration）輪廓；以及執行退火製程，其中在執行退火製程之後，襯層與填充層之間的界面具有梯度濃度（gradient concentration）輪廓。在一實施例中，在執行退火製程之前，襯層的第一區沒有第二材料，而填充層的第二區沒有第一材料，且在執行退火製程之後，第一區和第二區包括第一材料和第二材料的混合物。在一實施例中，退火製程降低襯層和填充層之間的接觸電阻。在一實施例中，第一材料包括Ru，且第二材料包括Co。在一實施例中，上述半導體裝置的形成方法更包括在襯層和填充層上方形成導電部件，其中形成導電部件包括在填充層上沉積一層的第一材料。在一實施例中，形成導電部件更包括在上述層的第一材料上沉積一層的第二材料。在一實施例中，導電部件與閘極結構實體接觸且電性接觸。在一實施例中，上述半導體裝置的形成方法更包括在第一介電層上方沉積第二介電層，其中開口延伸穿過第二介電層。
根據一實施例，一種半導體裝置，包括：第一導電部件，延伸穿過介電層以實體接觸且電性接觸第二導電部件，其中第一導電部件包括：外層，包括第一導電材料；內層，包括不同於第一導電材料的第二導電材料，其中外層至少部分圍繞內層；以及界面層，在外層和內層之間，包括第一導電材料和第二導電材料的均質混合物（homogeneous mixture），其中鄰近外層的界面層的區域比鄰近內層的界面層的區域具有更大的第一導電材料濃度。在一實施例中，第二導電部件包括第二導電材料。在一實施例中，上述半導體裝置更包括第三導電部件，與第一導電部件的頂面實體接觸且電性接觸，其中第三導電部件包括一層的第二導電材料。在一實施例中，第三導電部件更包括一層的第一導電材料，在上述層的第二導電材料上。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:基板 50N:n型區 50P:p型區 51:分隔物 52:鰭片 54:絕緣材料 56:隔離區、淺溝槽隔離區 58:通道區 60:虛設介電層 62:虛設閘極層 64:遮罩層 72:虛設閘極 74:遮罩 80:閘極封合間隔物 82:源極/汲極區 86:閘極間隔物 87:接觸蝕刻停止層 88:第一層間介電質 89:區域 90:凹槽 92:閘極介電層 94:閘極電極 100:蝕刻停止層 102:第二層間介電質 103:開口 104:導電材料、襯層 105:混合界面 106:導電材料、填充層 107:熱製程 108:導電部件 110:蝕刻停止層 112:介電層、第三層間介電質 113A,113B,113C:開口 114A:導電部件、閘極接觸插塞 114B:導電部件、導電導孔 114C:導電部件 115A,115B,115C:導電部件 116:第一導電材料 118:第二導電材料 117:混合界面 118:蝕刻停止層 120:介電層 122A,122B,122C:導電部件 124:蝕刻停止層 126:介電層 128A,128B,128C:導電部件 202:下導電部件 203:開口 204:介電層 205:蝕刻停止層 206:介電層 207:第一導電材料 208:混合界面 209:第二導電材料 210:導電部件 212:蝕刻停止層 214:介電層 216:上導電部件 218:混合界面、下混合界面 219:混合界面、上混合界面 220:蓋層 221:混合界面 227:熱製程
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小單元的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖根據一些實施例，繪示出一示例的三維視圖。 第2、 3、 4、 5、 6、 7、 8A、 8B、 9A、 9B、 10A、 10B、 10C、 10D、 11A、 11B、 12A、 12B、 13A、 13B、 14A、 14B、 14C、 15A、 15B、 16A、 16B、 17A、 17B、 18A、 18B、 19A、 19B、 20A、 20B、 21A、 21B、 22A、 22B、 23A、 23B、 24A、 24B、 25A和25B圖根據一些實施例，繪示出製造鰭式場效應電晶體（FinFET）的中間階段的剖面圖。 第26A、26B、26C、26D、26E和26F圖根據一些實施例，繪示出製造導電部件的中間階段的剖面圖。 第27A、27B和27C圖根據一些實施例，繪示出導電部件的剖面圖。 第28A、28B、28C和28D圖根據一些實施例，繪示出製造具有蓋層的導電部件的中間階段的剖面圖。 第29A、29B、29C和29D圖根據一些實施例，繪示出導電部件的剖面圖。
50:基板
52:鰭片
58:通道區
60:虛設介電層
80:閘極封合間隔物
82:源極/汲極區
86:閘極間隔物
87:接觸蝕刻停止層
92:閘極介電層
94:閘極電極
100:蝕刻停止層
102:第二層間介電質
104:導電材料、襯層
105:混合界面
106:導電材料、填充層
107:熱製程

Claims (14)

  1. 一種半導體裝置的形成方法，包括：在一基板上形成一裝置區；在該裝置區上方形成一第一介電層；在該第一介電層中形成一開口；沿著該開口的側壁和底面順應沉積一第一導電材料；在該第一導電材料上沉積一第二導電材料，以填充該開口，其中該第二導電材料不同於該第一導電材料；執行一第一熱製程，以形成從該第一導電材料的一第一區延伸到該第二導電材料的一第二區的一界面區，其中該界面區包括該第一導電材料和該第二導電材料的一均質混合物(homogeneous mixture)；執行一平坦化製程，以去除多餘的第一導電材料和多餘的第二導電材料；在執行該平坦化製程之後，在該第二導電材料上方沉積一蓋層，其中該蓋層包括該第二導電材料；以及形成一第一導電部件，覆蓋該蓋層。
  2. 如請求項1之半導體裝置的形成方法，其中該第一導電材料為Ru，該第二導電材料為Co。
  3. 如請求項1之半導體裝置的形成方法，其中該第一熱製程將該第一導電材料擴散到該第二導電材料中。
  4. 如請求項1之半導體裝置的形成方法，其中該第一熱製程將該第二導電材料擴散到該第一導電材料中。
  5. 如請求項1之半導體裝置的形成方法，更包括：執行一第二熱製 程，以將該蓋層擴散到該第一導電部件中。
  6. 如請求項1之半導體裝置的形成方法，其中該第一介電層中的該開口露出一第二導電部件的一表面，以及其中該第一熱製程將該第一導電材料擴散到該第二導電部件中。
  7. 一種半導體裝置的形成方法，包括：形成一鰭片，該鰭片突出於一基板；形成一閘極結構，該閘極結構沿著該鰭片的一側壁延伸並位在該鰭片的一頂面上方；在鄰近該閘極結構的該鰭片中形成一源極/汲極區；在該源極/汲極區上方形成一第一介電層；在該第一介電層中形成一開口，其中該開口露出該源極/汲極區的一表面；沿著該開口的多個側壁且在露出的該源極/汲極區的該表面上沉積一襯層，該襯層包括一第一材料；在該襯層上沉積一填充層，其中該填充層包括不同於該第一材料的一第二材料，其中該襯層和該填充層之間的一界面具有階梯濃度(step concentration)輪廓；執行一退火製程，其中在執行該退火製程之後，該襯層與該填充層之間的該界面具有一梯度濃度(gradient concentration)輪廓；執行一平坦化製程，以去除多餘的第一導電材料和多餘的第二導電材料；在執行該平坦化製程之後，在該第二導電材料上方沉積一蓋層，其中該蓋層包括該第二導電材料；以及形成一第一導電部件，覆蓋該蓋層。
  8. 如請求項7之半導體裝置的形成方法，其中在執行該退火製程之前，該襯層的一第一區沒有該第二材料，而該填充層的一第二區沒有該第一材料，其中在執行該退火製程之後，該第一區和該第二區包括該第一材料和該第二材料的混合物。
  9. 如請求項7之半導體裝置的形成方法，其中該退火製程降低該襯層和該填充層之間的接觸電阻。
  10. 如請求項7之半導體裝置的形成方法，更包括在該襯層和該填充層上方形成一導電部件，其中形成該導電部件包括在該填充層上沉積一層的該第一材料，其中形成該導電部件更包括在該層的該第一材料上沉積一層的該第二材料，以及其中該導電部件與該閘極結構實體接觸且電性接觸。
  11. 一種半導體裝置，包括：一第一導電部件，延伸穿過一介電層以實體接觸且電性接觸一第二導電部件，其中該第一導電部件包括：一外層，包括一第一導電材料；一內層，包括不同於該第一導電材料的一第二導電材料，其中該外層至少部分圍繞該內層；一界面層，在該外層和該內層之間，包括該第一導電材料和該第二導電材料的一均質混合物(homogeneous mixture)，其中鄰近該外層的該界面層的區域比鄰近該內層的該界面層的區域具有更大的該第一導電材料濃度；一蓋層，在該第二導電材料上方，該蓋層包括該第二導電材料；以及一第一導電部件，覆蓋該蓋層。
  12. 如請求項11之半導體裝置，其中該第二導電部件包括該第二導 電材料。
  13. 如請求項11之半導體裝置，更包括一第三導電部件，與該第一導電部件的一頂面實體接觸且電性接觸，其中該第三導電部件包括一層的該第二導電材料。
  14. 如請求項13之半導體裝置，其中該第三導電部件更包括一層的該第一導電材料，在該層的該第二導電材料上。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12131945B2 (en) * 2022-01-21 2024-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN119815907B (zh) * 2025-03-10 2025-06-24 合肥晶合集成电路股份有限公司 一种半导体器件的制造方法及半导体器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120235106A1 (en) * 2011-03-17 2012-09-20 Micron Technology, Inc. Methods of forming at least one conductive element, methods of forming a semiconductor structure, methods of forming a memory cell and related semiconductor structures
US20180151424A1 (en) * 2016-11-27 2018-05-31 Applied Materials, Inc. Methods to fill high aspect ratio features on semiconductor substrates with mocvd cobalt film
US20200006063A1 (en) * 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Device and Method for High Pressure Anneal

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087094A (ja) * 2008-09-30 2010-04-15 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US20130299937A1 (en) * 2012-04-26 2013-11-14 Applied Materials, Inc. Method and apparatus for ultra-low contact resistance for semiconductor channel n-fet
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
JP6257217B2 (ja) * 2013-08-22 2018-01-10 東京エレクトロン株式会社 Ｃｕ配線構造の形成方法
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US20150270168A1 (en) * 2014-03-19 2015-09-24 International Business Machines Corporation Semiconductor contact with diffusion-controlled in situ insulator formation
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
JP6998945B2 (ja) * 2016-10-02 2022-01-18 アプライド マテリアルズ インコーポレイテッド ルテニウムライナーと共に銅のエレクトロマイグレーションを改善するドープされた選択的な金属キャップ
US10163695B1 (en) * 2017-06-27 2018-12-25 Lam Research Corporation Self-forming barrier process
US10501846B2 (en) * 2017-09-11 2019-12-10 Lam Research Corporation Electrochemical doping of thin metal layers employing underpotential deposition and thermal treatment
US10790142B2 (en) * 2017-11-28 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Selective capping processes and structures formed thereby
US11011413B2 (en) 2017-11-30 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming the same
US11929327B2 (en) 2020-01-29 2024-03-12 Taiwan Semiconductor Manufacturing Co., Inc. Liner-free conductive structures with anchor points
US11521929B2 (en) 2020-04-28 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Capping layer for liner-free conductive structures
US11594609B2 (en) 2020-05-29 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Liner-free conductive structures
US11894437B2 (en) 2021-05-14 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid conductive structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120235106A1 (en) * 2011-03-17 2012-09-20 Micron Technology, Inc. Methods of forming at least one conductive element, methods of forming a semiconductor structure, methods of forming a memory cell and related semiconductor structures
US20180151424A1 (en) * 2016-11-27 2018-05-31 Applied Materials, Inc. Methods to fill high aspect ratio features on semiconductor substrates with mocvd cobalt film
US20200006063A1 (en) * 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Device and Method for High Pressure Anneal

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